JP3552774B2

JP3552774B2 - メモリ試験装置及びメモリ試験装置用アダプタ及びメモリ試験方法

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Publication number: JP3552774B2
Application number: JP01780695A
Authority: JP
Inventors: 修一亀山; 剛柳瀬; 章篠崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-02-06
Filing date: 1995-02-06
Publication date: 2004-08-11
Anticipated expiration: 2019-08-11
Also published as: JPH08211126A

Description

【０００１】
【産業上の利用分野】
本発明は、被験メモリに試験データを書き込み、書き込んだ試験データを読み出すのに必要な信号を出力し、書き込んだ試験データと読み出した試験データが一致するかを照合するメモリ試験装置、そのための試験装置用アダプタ及びメモリ試験方法に関し、特にデータ幅は被験メモリのデータ幅に対して十分な余裕があるが、動作速度が遅く被験メモリの動作速度での試験ができないメモリテスタに関する。
【０００２】
【従来の技術】
半導体メモリの製造工程においては、半導体メモリが正常に動作するかを確認する動作試験が複数の工程で行われる。例えば、ウエハ上に形成された多数のメモリ素子をプローバに保持し、テスタで各メモリ素子の動作を試験し、不良のメモリ素子については後工程から除くことで製造コストを低減することが行われている。また、最終工程では半導体メモリの完成品に対して最終的な試験が行われるが、この工程でも当然動作試験が行われる。更に、半導体メモリはプリント基板等に組み込まれたメモリボードとしても使用されるが、そのような場合にはメモリボード自体を１個の大容量のメモリと考えることができ、メモリボードに対する動作試験も行われる。本発明は以上のようなメモリ試験のすべてに適用可能である。
【０００３】
メモリ試験においては、メモリテスタと呼ばれる試験装置が使用される。図８はメモリテスタを使用した従来のメモリ試験装置の構成を示す図である。
図８において、参照番号１はメモリテスタであり、内部に制御プロセッサ１１、マイクロプログラム格納メモリ１２、テストパターン発生器１３及びタイミング発生器１４を有している。２は試験される被試験体であり、半導体メモリ素子やメモリボードである。３１は被試験体を物理的に保持すると共に被試験体２とメモリテスタ１を電気的に接続するテストアダプタであり、メモリテスタ１の入出力コネクタと被試験体の入出力コネクタを適合させるために使用され、被試験体の入出力コネクタに合わせて製作される。
【０００４】
メモリテスタ１の制御プロセッサ１１はメモリテスタ１全体を制御する。マイクロプログラム格納メモリ１２はテストパターン発生方法を記述したマイクロプログラムを記憶する。タイミング発生器１４は制御プロセッサ１１からの指令に基づきテストサイクルタイムやＲＡＳ、ＣＡＳ等のメモリ制御信号のタイミング及びメモリからのリードデータのチェックタイミング等を決定するタイミング信号を発生し、テストパターン発生器１３に送る。テストパターン発生器１３はタイミング発生器１４からのタイミング信号に同期して、マイクロプログラム格納メモリ１２カラプログラムを読み出しては解読しながら、アドレス信号群、書き込みデータ信号群、制御信号群を発生し、それらの信号を被試験体に印加し、被試験体からの読み出しデータを内部で保持している書き込みデータに対応する期待データと比較照合し、一致するかを判定する。一致していれば正常に動作しているが、不一致の場合には不良になる。このようなサイクルを繰り返しながら被試験メモリの全記憶領域について書き込み読み出し機能及び性能を試験していく。
【０００５】
上記のようなメモリ試験装置の構成で被験メモリを試験する場合の書き込み動作（ライトサイクル）と読み出し動作（リードサイクル）を図９に示す。
図９でも明らかなように、このライトサイクルとリードサイクルは通常のメモリに対する書き込み及び読み出し動作である。メモリテスタ１では、このようなサイクルによって被験メモリにデータを書き込み、それを読み出して書き込んだデータと一致するか照合する。
【０００６】
半導体メモリの動作速度には改良が加え続けられており、一貫して動作速度が向上している。そのため動作速度の速い被試験体については、速い動作速度で試験を行う必要がある。例えば、動作速度を２倍にして試験するためには、図９のサイクルタイムを２倍にする必要がある。このためにはメモリテスタ１が出力するアドレス信号群Ａ０〜Ａ（ｎ−１）やデータ信号群ＷＤ０〜ＷＤ（ｍ−１）等の発生サイクルを２倍にする必要があり、またテストアダプタ３１から出力されるデータを２倍の速度で読み取れることが必要である。従って、メモリテスタ１内の制御プロセッサ１１、マイクロプログラム格納メモリ１２、テストパターン発生器１３及びタイミング発生器１４等がすべて２倍の速度で動作する必要がある。
【０００７】
【発明が解決しようとする課題】
しかし、メモリテスタは高速の動作が可能なほど高価であり、通常は速度の増加率以上に価格が増加するのが一般的である。しかも、メモリテスタは設備として導入されるのが一般的であり、導入された後はかなりの期間使用されるものであるが、半導体メモリの動作速度の向上はめざましく次々に高速の半導体メモリが開発されるため、たとえある時点で最高速のメモリテスタであっても、短期間に試験できない動作速度の半導体メモリが出現するのが現状である。その度に新しいメモリテスタを導入していては設備費が増大し、試験コストの増大を招くという問題がある。そのため、簡単な装置でメモリテスタの動作速度より速い被試験体を試験できることが望まれている。
【０００８】
通常、メモリテスタは複数の被試験体を同時に試験できるように、被試験体のデータ幅より大きなデータ幅を有するのが一般的である。本発明はこの点に着目して、データ幅に余裕のあるが動作速度が不十分なメモリテスタを使用して、高速の被試験体を試験できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明のメモリ試験装置は、被験メモリに試験データを書き込み、書き込んだ試験データを読み出すのに必要な信号を出力し、書き込んだ試験データと読み出した試験データが一致するかを照合するメモリテスタと、被験メモリを保持すると共にメモリテスタと被験メモリを電気的に接続するアダプタとを備えるメモリ試験装置において、上記目的を達成するため、メモリテスタは、被験メモリの連続した複数のメモリアドレスに入出力する試験データを、被験メモリの入出力動作周期の前記複数倍の周期で同時に入出力するのに必要な信号を出力するようにし、メモリテスタとアダプタの間に、メモリテスタからの信号を受けて、試験データを連続した複数のメモリアドレスに１アドレスずつ順に入出力されるように変換する倍速回路を備えることを特徴とする。
【００１０】
上記の倍速回路は、被験メモリの入出力動作周期に対応したメモリクロック信号を発生するクロック信号発生回路と、メモリクロック信号を受けて被験メモリに試験データを入出力するのに必要な信号を発生するタイミング信号発生回路と、メモリテスタからテスタアドレス信号を受けて、テスタアドレス信号に対応する連続した複数のメモリアドレス信号を被験メモリの入出力動作周期で順次出力するアドレス変換回路と、メモリテスタから書き込みデータ信号を受けて複数の試験データに分割し、被験メモリの入出力動作周期で順次出力する書き込みデータ変換回路と、被験メモリから被験メモリの入出力動作周期で試験データを順次読み出し、複数のデータにまとめて出力する読み出しデータ変換回路とを備えることで実現できる。
【００１１】
上記のクロック信号発生回路は、メモリテスタからメモリテスタの入出力動作周期に対応したテスタクロック信号を受け、テスタクロック信号の周波数の複数倍の周波数のメモリクロック信号を発生させる周波数逓倍回路で実現でき、更にこの周波数逓倍回路はＰＬＬ回路で実現できる。
メモリテスタが、それ自体の入出力動作周期に対応したテスタクロック信号を外部から受ける外部同期式であれば、上記クロック信号発生回路は、メモリクロック信号を発生される発振回路と、メモリクロック信号を分周してテスタクロック信号を発生する分周回路とを備えることで実現でき、分周回路で発生されたテスタクロック信号をメモリテスタに供給するようにすればよい。
【００１２】
メモリテスタが、上記の被験メモリの複数のアドレスに対応して、複数分ずつ変化するテスタアドレス信号を出力するならば、アドレス変換回路は、テスタアドレス信号と、テスタアドレス信号を１ずつこの複数分より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力するようにすることで、メモリテスタのアドレスと被験メモリのアドレスが対応するようになる。
【００１３】
上記のアドレス変換回路は、例えば、プリセット付きアップダウンカウンタで実現できる。
メモリテスタが、１ずつ変化するテスタアドレス信号を出力するならば、アドレス変換回路は、テスタアドレス信号を前記複数倍した倍アドレス信号と、倍テスタアドレス信号を１ずつ上記の複数分より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力するようにする。ここで、アドレス変換回路がプリセット付きアップダウンカウンタであり、メモリテスタが１回の書き込み動作で出力する試験データが書き込まれる被験メモリの連続したメモリアドレスの個数が２の上記の複数の階乗であれば、メモリテスタのアドレスと被験メモリのアドレスが対応するようするには、メモリテスタの出力するテスタアドレス信号をビット位置が上記の複数分シフトされてプリセット付きアップダウンカウンタに入力すればよい。
【００１４】
上記の書き込みデータ変換回路は、例えば、マルチプレクサで実現される。
上記の読み出しデータ変換回路は、例えば、ラッチ機能付きレジスタで実現される。
倍速回路は、アダプタに内蔵されていることが望ましい。
【００１５】
【作用】
本発明によれば、メモリテスタは、データ幅に余裕があるので、被験メモリの連続した複数のメモリアドレスに入出力する試験データを、被験メモリの入出力動作周期の複数倍の周期で同時に入出力するのに必要な信号を出力する。倍速回路は、メモリテスタとアダプタの間で、メモリテスタからの信号を受けて、試験データを連続した複数のメモリアドレスに１アドレスずつ順に被験メモリの入出力動作周期で入出力されるように変換する。従って、被験メモリの入出力動作は被験メモリの入出力動作周期で行われ、メモリテスタの入出力動作は被験メモリの入出力動作周期の複数倍の周期で行われる。
【００１６】
このように、メモリテスタを改造すること無しに、単に倍速回路を付加するだけでメモリテスタの動作速度を実質的に増加させ、高速の被験メモリも試験可能になる。
【００１７】
【実施例】
図１は本発明の第１実施例のメモリ試験装置の構成を示す図である。
図１と図８を比べて明らかなように、第１実施例のメモリ試験装置では倍速回路４が設けられている点が従来のメモリ試験装置と異なる。図１では、倍速回路４はテストアダプタ筐体３内に設けられおり、実用上はこの方が望ましく被試験メモリ毎に最適の倍速回路を構成することが可能であるが、テストアダプタ筐体３の外部に設けることも可能である。
【００１８】
図２は被試験メモリの入出力速度がメモリテスタの入出力速度の２倍である時の倍速回路４の構成を示す図であり、図３は倍速回路４内の周波数逓倍回路の構成を示す図である。図４は更にアドレスが増加するように変化させる場合の書き込み動作を示すタイムチャートであり、図５は読み出し動作を示すタイムチャートである。２倍以上の時には回路規模が大きくなるが、動作原理は同じであり、ここでは２倍の時を例として説明する。
【００１９】
第１実施例においては、メモリテスタ１が、被験メモリの２つアドレスに書き込む試験データを同時に出力し、倍速回路４から被験メモリの２つアドレスに記憶された２つの試験データを同時に読み取る。この時の動作速度は、被験メモリに対する動作速度の１／２であり、メモリテスタ１はこの動作速度に対応するテストサイクル同期信号ＳＹＮＣを倍速回路４に出力する。このテストサイクル同期信号ＳＹＮＣをテスタクロック信号と呼ぶことにする。
【００２０】
倍速回路４は、周波数逓倍回路４１、タイミング発生回路４３、プリセット付きアップダウンカウンタ４５、マルチプレクサ４６、第１及び第２レジスタ４７と４８を有する。
周波数逓倍回路４１は、メモリテスタ１からのテスタクロック信号を受けて、その２倍の周波数の同期信号ＳＹＮＣ２を発生させる。周波数逓倍回路４１は図３に示すようなＰＬＬ回路によって実現される。図３に示すように、ＰＬＬ回路は、電圧制御発振器（ＶＣＯ）４１１と、位相比較器４１２と、ローパスフィルタで構成されるループ・フィルタ４１３と、１／Ｎ分周器４１４とで構成され、１／Ｎ分周器４１４を１／２分周器とすれば、ｆ_ＩＮとしてテスタクロック信号を入力することによりその２倍の周波数の同期信号ＳＹＮＣ２が出力される。
【００２１】
タイミング発生回路４３は、同期信号ＳＹＮＣ２を基準にして倍速回路４内で使用するタイミング信号ＴＣ１〜ＴＣｎ及び被試験メモリの制御信号（ＷＥ等）を発生させる。被試験メモリの制御信号と同期信号ＳＹＮＣ２は同一の周波数を有するため、被試験メモリへの入出力動作は同期信号ＳＹＮＣ２の周期で行われるといえる。そのため、ここでは同期信号ＳＹＮＣ２をメモリクロック信号と呼ぶことにする。
【００２２】
アクセスして試験データの書き込み及び読み出しを行う被試験メモリのアドレスは、メモリテスタ１から出力されるアドレス信号に従って決定される。倍速回路４は、メモリテスタ１から出力されるアドレスに続いてそこから連続するアドレス信号を発生させる。ここでは被試験メモリの動作速度がメモリテスタ１の２倍であるから、プリセット付きアップダウンカウンタ４５は、メモリテスタ１からのアドレス信号Ａ０〜Ａ（ｎ−１）をラッチして、その値そのものを被試験メモリのアドレス信号とするか、そのアドレス値に＋１又は−１してアドレス信号とする。そしてこの２つのアドレス信号をメモリクロック信号の周期、すなわちテスタクロック信号の１／２のサイクルで出力する。カウントアップして＋１するか、カウントダウンして−１するかは、メモリテスタ１内のマイクロプログラムがアドレス増加方向の処理をしているかアドレス減少方向の処理をしているかの識別をする信号ＭＯＤＥにより切り換えている。以下においては、アドレスを増加させる方向に変化させるものとする。また、４倍速時は＋３カウントアップ又は−３カウントダウンする。８倍速時には＋７又は−７となる。
【００２３】
マルチプレクサ４６は、ライトサイクル時に、メモリテスタ１で発生された被試験メモリのデータビット幅の２倍のビット数のライトデータを上位と下位の半分ずつに分割し、タイミング発生回路４３からのタイミングにより時分割で被試験メモリへ出力する。従って、４倍速時と８倍速時には、それぞれ４個と８個のデータに分割して、時分割で出力する。
【００２４】
第１及び第２レジスタ４７と４８は、リードサイクル時に、被試験メモリからの出力される２個のリードデータを一時的に保持し、２個のリードデータを同時にメモリテスタ１に出力する。メモリテスタ１は２個のリードデータが出力された時点でこれをラッチして読み取る。従って、メモリテスタ１がデータをラッチした後は第１及び第２レジスタ４７と４８が出力するデータが変化してもよい。なお、図２では第２レジスタ４８を設けてあるが、駆動能力に問題がなければ、第２レジスタ４８は省くことが可能である。４倍速時と８倍速時には、レジスタをそれぞれ４個と８個を設ける。もし、上記と同様に、駆動能力に問題がなければ、最後に読み出したデータを保持するレジスタは省くことが可能であり、レジスタ数をそれぞれ３個と７個にできる。
【００２５】
図４は被試験メモリに試験データを書き込むライトサイクル時の動作を示すタイムチャートであり、図５は被試験メモリから書き込んだ試験データを読み出すードトサイクル時の動作を示すタイムチャートであり、これらを参照して、第１実施例の装置の動作を説明する。
被試験メモリに試験データを書き込むライトサイクル時には、メモリテスタ１はマイクロプログラムに従って、テストサイクルの開始のタイミングを示す同期信号ＳＹＮＣを出力する。これと同時に、試験データを書き込むアドレスを示すアドレス信号群Ａ０〜Ａ（ｎ−１）と、試験データ群ＷＤ０〜ＷＤ（２ｍ−１）を発生させる。アドレス信号は＋２ずつ増加するようにマイクロプログラムが書かれている。従って、ＭＡｋの次はＭＡ（ｋ＋２）が出力される。試験データは、被試験メモリのデータビット幅がｍビットであるとすると、２倍の２ｍビットのライトデータが出力される。上位半分のｍビットのデータはアドレス信号が示すメモリアドレスに書き込まれる試験データであり、下位半分のデータはアドレス信号が示すメモリアドレスを＋１又は−１したアドレスに書き込まれるデータである。従って、アドレス信号ＭＡｋが出力された時に、試験データＭＷＤｋとＭＷＤ（ｋ＋１）が出力された時には、試験データＭＷＤｋはメモリアドレスＭＡｋに、試験データＭＷＤ（ｋ＋１）はメモリアドレスＭＡ（ｋ＋１）に書き込まれる必要がある。
【００２６】
周波数逓倍回路４１では、同期信号ＳＹＮＣの２倍の周波数の同期信号ＳＹＮＣ２が発生される。
１回目のＳＹＮＣ２が出力されると、タイミング発生回路４３では、ＳＹＮＣ２を基準にして生成されたタイミング信号ＴＣ１とＴＣ２により、アドレス信号線Ａ０〜Ａ（ｎ−１）の内容ＭＡｋをアップダウンカウンタ４５にプリセットすると同時に被試験メモリのアドレス信号線ＭＡ０〜ＭＡ（ｎ−１）に出力する。同時に、マルチプレクサ４６ではタイミング信号ＴＣ３に同期してライトデータ信号ＭＷＤｋ＋ＭＷＤ（ｋ＋１）の内のＭＷＤｋが選択され、被試験メモリのライトデータ線ＭＷＤ０〜ＭＷＤ（ｍ−１）に出力される。被試験メモリにアドレス信号ＭＡｋとライトデータ信号ＭＷＤｋが印加されたところで、ライトイネーブル信号ＷＥが印加され、書き込みが行われる。これで前半のライトサイクルが完了する。
【００２７】
１回目のＳＹＮＣ２が出力されると、タイミング信号ＴＣ１によりアップダウンカウンタ４５が＋１カウントアップされ、メモリアドレスがＭＡ（ｋ＋１）になり、マルチプレクサ４６ではＭＷＤ（ｋ＋１）が選択され、被試験メモリに印加される。そして、ＷＥが印加されて書き込みが行われ、後半のライトサイクルが完了する。
【００２８】
以上のように、メモリテスタ１が１回のライトサイクルをおこなっている間に、被試験メモリに対しては２回のメモリライトサイクルが実行される。
被試験メモリから試験データを書き込むライトサイクル時におけるメモリアドレス発生はライトサイクル時と同じ手順である。メモリテスタ内には、書き込んだデータに対応するリードデータ期待値ＥＸ０〜ＥＸ（２ｍ−１）を、ライトデータと同様に１サイクルで２アドレス分用意しておく。被試験メモリからのデータの読み出しはＳＹＮＣ２のサイクルに従って通常通り行われる。被試験メモリからのリードデータは２アドレス分を倍速回路４内で溜めてからメモリテスタ１に送出する必要があるので、タイミング信号ＴＣ４とＴＣ５で第１及び第２レジスタ４７、４８に取り込んだ後出力している。従って、ＴＣ４とＴＣ５が被試験メモリのリードデータに対する実質的なストローブ信号になる。第１及び第２レジスタ４７、４８から出力されるリードデータが２アドレス分揃った時点で、メモリテスタ１はこれらのデータをラッチして取り込み、上記の期待値ＥＸ０〜ＥＸ（２ｍ−１）と比較する。すなわち、２アドレス分が同時に判定される。
【００２９】
以上２倍速時を例として説明したが、他の場合も同様である。また、説明では、スタティックＲＡＭの試験を例として説明したが、アドレス分割入力型のダイナミックＲＡＭについても、ＲＡＳ、ＣＡＳ等のタイミング信号が増加することや、アドレス信号を２分割して被試験メモリに印加することが異なるが、基本的には同様な試験が可能である。
【００３０】
第１実施例では、メモリテスタが出力するアドレス信号を＋ｎずつ変化させることが可能であり、メモリテスタが出力するアドレスと被試験メモリのアドレスが直接対応しており、不良等が発見された時にはその位置を特定することが容易に行えた。もちろん、メモリテスタのアドレスと被試験メモリのアドレスが直接対応していなくてもアドレスの換算を行えばメモリテスタのアドレスから被試験メモリのアドレスを特定することは可能である。従って、メモリテスタはアドレス信号を＋１ずつ変化させてもよい。その場合も、メモリテスタが出力するアドレス信号が＋１ずつ変化する点を除けば、試験装置の構成は第１実施例と同じである。
【００３１】
しかし、メモリテスタのアドレスと被試験メモリのアドレスが直接対応している方が作業としては望ましい。そこで、メモリテスタは出力するアドレス信号を＋１ずつのみ変化させられる場合にも、メモリテスタのアドレスと被試験メモリのアドレスが直接対応するようにした実施例を次に示す。
図６は第２実施例におけるプリセット付きアップダウンカウンタの部分の構成を示す図であり、他の部分は図１、図２等に示した第１実施例と同じである。但し、第１実施例では被試験メモリの動作速度を整数倍にすることが可能であるが、第２実施例では２倍、４倍、８倍という具合に２の階乗であることが必要である。第２実施例も第１実施例と同様に、被試験メモリの動作速度がメモリテスタの動作速度の２倍である場合を例として示す。
【００３２】
第２実施例では、メモリテスタはアドレス信号を＋１ずつの変化させて出力する。メモリテスタからのアドレス信号は、１ビットだけＭＳＢ（最上位ビット）方向に全体をシフトしてプリセット付きアップダウンカウンタに入力する。そして、アドレスを増加させるか減少させるかを指示する信号ＭＯＤＥに従って、タイミング信号ＴＣ１の変化に応じて＋１又は−１させる。この場合、メモリテスタのマイクロプログラムにおける最大テストアドレスを本来の値の１／２とする。
図６において、４倍速時には、メモリテスタからのアドレス信号を、２ビットだけＭＳＢ方向に全体をシフトしてプリセット付きアップダウンカウンタに入力し、８倍速時には、メモリテスタからのアドレス信号を、３ビットだけＭＳＢ方向に全体をシフトしてプリセット付きアップダウンカウンタに入力する。
【００３３】
上記の第１及び第２実施例では、メモリテスタがテスタクロック信号を発生し、倍速回路の周波数逓減回路でテスタクロック信号の整数倍の周波数の信号を発生させていた。このためには、ＰＬＬ回路が使用されるが、ＰＬＬ回路はかなり複雑な回路である。そこで、メモリテスタが外部から供給するクロック信号に従って動作するタイプのものであれば、より簡単な回路での動作が可能である。第３実施例は、外部同期式のメモリテスタを使用した場合の実施例である。
【００３４】
図７は第３実施例の構成を示す図である。
図４に示すように、第３実施例の倍速回路４は、発振回路４２とタイミング発生回路４３と、分周回路４４とを有するが、プリセット付きアップダウンカウンタと、マルチプレクサ４６と、第１及び第２レジスタ４７と４８は図２と同様である。発振回路４２では、第１実施例の周波数逓倍回路４１が発生する同期信号ＳＹＮＣ２と等しい周波数のクロック信号が発生される。このクロック信号はタイミング発生回路４３に供給されると共に、分周回路４４に供給される。分周回路４４では、このクロック信号を分周して、メモリテスタ１のテスタクロック信号に相当する周波数の信号が生成されメモリテスタ１に供給される。メモリテスタ１はこの信号に従って動作する。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、データ幅に余裕はあるが動作速度が不十分なメモリテスタを使用して、高速の被試験体を試験できるようになる。
【図面の簡単な説明】
【図１】本発明の第１実施例のメモリ試験装置の構成を示す図である。
【図２】第１実施例の倍速回路の構成を示す図である。
【図３】第１実施例の周波数逓倍回路の構成を示すブロック図である。
【図４】第１実施例の書き込み動作を示すタイムチャートである。
【図５】第１実施例の読み出し動作を示すタイムチャートである。
【図６】第２実施例の倍速回路のアドレスカウンタを示す図である。
【図７】第３実施例の同期信号発生部の構成を示す図である。
【図８】メモリテスタを有する従来の試験装置の構成を示す図である。
【図９】従来の試験方法における動作を示すタイムチャートである。
【符号の説明】
１…メモリテスタ
２…被試験体（メモリ）
３…テストアダプタ筐体
４…倍速回路
１１…制御プロセッサ
１２…マイクロプログラム格納メモリ
１３…テストパターン発生器
１４…タイミング発生器
３１…テストアダプタ

Claims

被験メモリに試験データを書き込み、書き込んだ試験データを読み出すのに必要な信号を出力し、書き込んだ試験データと読み出した試験データが一致するかを照合するメモリテスタと、
前記被験メモリを保持すると共に、前記メモリテスタと前記被験メモリを電気的に接続するアダプタとを備えるメモリ試験装置において、
前記メモリテスタは、前記被験メモリの連続した複数のメモリアドレスに入出力する試験データを、前記被験メモリの入出力動作周期の前記複数倍の周期で同時に入出力するのに必要な信号を出力し、
当該メモリ試験装置は、前記メモリテスタと前記アダプタの間に、前記メモリテスタからの信号を受けて、前記試験データを前記連続した複数のメモリアドレスに１アドレスずつ順に入出力されるように変換する倍速回路を備えることを特徴とするメモリ試験装置。
前記倍速回路は、
前記被験メモリの入出力動作周期に対応したメモリクロック信号を発生するクロック信号発生回路と、
該メモリクロック信号を受けて前記被験メモリに前記試験データを入出力するのに必要な信号を発生するタイミング信号発生回路と、
前記メモリテスタからテスタアドレス信号を受けて、該テスタアドレス信号に対応する連続した複数のメモリアドレス信号を前記被験メモリの入出力動作周期で順次出力するアドレス変換回路と、
前記メモリテスタから書き込みデータ信号を受けて複数の試験データに分割し、前記被験メモリの入出力動作周期で順次出力する書き込みデータ変換回路と、
前記被験メモリから前記被験メモリの入出力動作周期で試験データを順次読み出し、複数のデータにまとめて出力する読み出しデータ変換回路とを備えることを特徴とする請求項１に記載のメモリ試験装置。
前記クロック信号発生回路は、前記メモリテスタから該メモリテスタの入出力動作周期に対応したテスタクロック信号を受け、該テスタクロック信号の周波数の前記複数倍の周波数のメモリクロック信号を発生させる周波数逓倍回路であることを特徴とする請求項２に記載のメモリ試験装置。
前記周波数逓倍回路はＰＬＬ回路であることを特徴とする請求項３に記載のメモリ試験装置。
前記メモリテスタは、該メモリテスタの入出力動作周期を外部クロック信号に同期させることができる外部同期式であり、
前記クロック信号発生回路は、前記メモリクロック信号を発生させる発振回路と、前記メモリクロック信号を分周して前記外部クロック信号を発生する分周回路とを備え、該分周回路で発生された前記外部クロック信号が前記メモリテスタに供給されることを特徴とする請求項２に記載のメモリ試験装置。
前記メモリテスタは、前記複数分ずつ変化するテスタアドレス信号を出力し、
前記アドレス変換回路は、前記テスタアドレス信号と、該テスタアドレス信号を１ずつ前記複数より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力することを特徴とする請求項２に記載のメモリ試験装置。
前記アドレス変換回路は、プリセット付きアップダウンカウンタであることを特徴とする請求項２又は６に記載のメモリ試験装置。
前記メモリテスタは、１ずつ変化するテスタアドレス信号を出力し、
前記アドレス変換回路は、前記テスタアドレス信号を前記複数倍した倍アドレス信号と、該倍テスタアドレス信号を１ずつ前記複数より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力することを特徴とする請求項２に記載のメモリ試験装置。
前記アドレス変換回路は、プリセット付きアップダウンカウンタであることを特徴とする請求項８に記載のメモリ試験装置。
前記メモリテスタが１回の書き込み動作で出力する試験データが書き込まれる前記被験メモリの連続したメモリアドレスの個数は２の前記複数の階乗であり、
前記メモリテスタの出力するテスタアドレス信号は、ビット位置が前記複数分シフトされて前記プリセット付きアップダウンカウンタに入力されることを特徴とする請求項９に記載のメモリ試験装置。
前記書き込みデータ変換回路は、マルチプレクサであることを特徴とする請求項２から１０のいずれか１項に記載のメモリ試験装置。
前記読み出しデータ変換回路は、ラッチ機能付きレジスタであることを特徴とする請求項２から１１のいずれか１項に記載のメモリ試験装置。
前記倍速回路は、前記アダプタに内蔵されていることを特徴とする請求項１から１２のいずれか１項に記載のメモリ試験装置。
被験メモリに試験データを書き込み、書き込んだ試験データを読み出すのに必要な信号を出力し、書き込んだ試験データと読み出した試験データが一致するかを照合するメモリテスタと組み合わされて使用され、前記被験メモリを保持すると共に、前記メモリテスタと前記被験メモリを電気的に接続するアダプタであって、
前記被験メモリの連続した複数のメモリアドレスに入出力する試験データを、前記被験メモリの入出力動作周期の前記複数倍の周期で同時に入出力するのに必要な信号を出力するメモリテスタと組み合わされて使用されるアダプタにおいて、
前記メモリテスタからの信号を受けて、前記試験データを前記連続した複数のメモリアドレスに１アドレスずつ順に入出力されるように変換する倍速回路を備えることを特徴とするメモリ試験装置用アダプタ。
前記倍速回路は、
前記被験メモリの入出力動作周期に対応したメモリクロック信号を発生するクロック信号発生回路と、
該メモリクロック信号を受けて前記被験メモリに前記試験データを入出力するのに必要な信号を発生するタイミング信号発生回路と、
前記メモリテスタからテスタアドレス信号を受けて、該テスタアドレス信号に対応する連続した複数のメモリアドレス信号を前記被験メモリの入出力動作周期で順次出力するアドレス変換回路と、
前記メモリテスタから書き込みデータ信号を受けて複数の試験データに分割し、前記被験メモリの入出力動作周期で順次出力する書き込みデータ変換回路と、
前記被験メモリから前記被験メモリの入出力動作周期で試験データを順次読み出し、複数のデータにまとめて出力する読み出しデータ変換回路とを備えることを特徴とする請求項１４に記載のメモリ試験装置用アダプタ。
前記クロック信号発生回路は、前記メモリテスタから該メモリテスタの入出力動作周期に対応したテスタクロック信号を受け、該テスタクロック信号の周波数の前記複数倍の周波数のメモリクロック信号を発生させる周波数逓倍回路であることを特徴とする請求項１５に記載のメモリ試験装置用アダプタ。
前記周波数逓倍回路はＰＬＬ回路であることを特徴とする請求項１６に記載のメモリ試験装置用アダプタ。
前記メモリテスタは、該メモリテスタの入出力動作周期に対応したテスタクロック信号を外部から受ける外部同期式であり、
前記クロック信号発生回路は、前記メモリクロック信号を発生される発振回路と、前記メモリクロック信号を分周して前記テスタクロック信号を発生する分周回路とを備え、該分周回路で発生された前記テスタクロック信号が前記メモリテスタに供給されることを特徴とする請求項１５に記載のメモリ試験装置用アダプタ。
前記メモリテスタは、前記複数分ずつ変化するテスタアドレス信号を出力し、
前記アドレス変換回路は、前記テスタアドレス信号と、該テスタアドレス信号を１ずつ前記複数より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力することを特徴とする請求項１５に記載のメモリ試験装置用アダプタ。
前記アドレス変換回路は、プリセット付きアップダウンカウンタであることを特徴とする請求項１５又は１９に記載のメモリ試験装置用アダプタ。
前記メモリテスタは、１ずつ変化するテスタアドレス信号を出力し、
前記アドレス変換回路は、前記テスタアドレス信号を前記複数倍した倍アドレス信号と、該倍テスタアドレス信号を１ずつ前記複数より１少ない値まで増加又は減少させたアドレス信号とをメモリアドレス信号として出力することを特徴とする請求項１５に記載のメモリ試験装置用アダプタ。
前記アドレス変換回路は、プリセット付きアップダウンカウンタであることを特徴とする請求項２１に記載のメモリ試験装置用アダプタ。
前記メモリテスタが１回の書き込み動作で出力する試験データが書き込まれる前記被験メモリの連続したメモリアドレスの個数は２の前記複数の階乗であり、
前記メモリテスタの出力するテスタアドレス信号は、ビット位置が前記複数分シフトされて前記プリセット付きアップダウンカウンタに入力されることを特徴とする請求項２２に記載のメモリ試験装置用アダプタ。
前記書き込みデータ変換回路は、マルチプレクサであることを特徴とする請求項１５から２３のいずれか１項に記載のメモリ試験装置。
前記読み出しデータ変換回路は、ラッチ機能付きレジスタであることを特徴とする請求項１５から２４のいずれか１項に記載のメモリ試験装置用アダプタ。
被験メモリに試験データを書き込み、書き込んだ試験データを読み出すのに必要な信号を出力し、書き込んだ試験データと読み出した試験データが一致するかを照合するメモリ試験方法であって、
試験データの書き込み時には、
前記被験メモリの連続した複数のメモリアドレスに書き込む試験データを、前記被験メモリの入出力動作周期の前記複数倍の周期で同時に書き込むのに必要な信号を出力する工程と、
前記試験データを前記連続した複数のメモリアドレスに１アドレスずつ順に書き込む工程とを備え、
試験データの読み出し時には、
前記試験データを前記連続した複数のメモリアドレスから１アドレスずつ順に読み出す工程と、
読み出した複数の試験データを１つの試験データにまとめる工程とを備え、複数のアドレス分の試験データをまとめて照合することを特徴とするメモリ試験方法。