JP3556450B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に関し、特にフリップチップ実装構造を有する半導体装置に関する。
フリップチップ実装技術は、電極パッドを形成された半導体チップを実装基板上に、前記電極パッドを形成された面が前記実装基板上の配線パターンに面するように裏返した状態で、はんだバンプを介して実装する技術であり、ボンディングワイヤを使った場合のような寄生インダクタンスの問題が回避でき、特に携帯電話等の無線通信システムや自動車用ミリ波レーダ等の高周波・広帯域用途で使われる半導体装置において広く使われている。フリップチップ実装技術は表面実装技術であるため、半導体装置あるいはかかる半導体装置を使った電子装置を安価に製造することを可能にする。
【０００２】
【従来の技術】
図９は従来の典型的なフリップチップ構造の半導体装置１０の構成を示す。
図９を参照するに、半導体装置１０は配線パターン１Ａを担持した実装基板１と、前記実装基板１上に実装される半導体チップ２とよりなり、前記半導体チップ２はその主面上に電極等を含む配線パターン２Ａを担持する。半導体チップ２は前記実装基板１上に、前記主面が前記実装基板１に面するように反転した状態で実装されており、チップ２上の配線パターン２Ａは実装基板１上の対応する配線パターン１Ａにはんだバンプ３により電気的および機械的に接続されている。
【０００３】
【発明が解決しようとする課題】
ところで、このようなフリップチップ構造の半導体装置では、実装基板１と半導体チップ２との間の距離、あるいは配線パターン１Ａ、２Ａの幅は、前記配線パターン１Ａあるいは２Ａを介しての信号伝達が促進されるように、前記配線パターン１Ａ，２Ａが所定の最適インピーダンス、典型的には５０Ωのインピーダンスを有するように設計される。
【０００４】
ところが、このように設計された半導体装置では、配線パターン１Ａあるいは２Ａ中の信号ラインも、また配線パターン１Ａあるいは２Ａ中の電源ラインも同じ５０Ωのインピーダンスを有するため、高周波信号が電源ラインにリークしやすい問題があった。この問題を回避するには電源ラインとして使われる配線パターンのインピーダンスを、配線幅を狭める等により増大させればよいが、電源ラインでは配線幅を減少させるのは電流供給能力を減少させることになり、好ましくない。
【０００５】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置を提供することを概括的課題とする
本発明のより具体的な課題は、フリップチップ構成の半導体装置において、簡単な構成により、配線パターンのインピーダンスを所望値に設定できる半導体装置を提供することにある。
【０００６】
本発明のさらに具体的な課題は、フリップチップ構成の半導体装置において、配線パターンのインピーダンスを、電源供給系配線パターンのインピーダンスが高くなるように設定できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、上記の課題を、
請求項１に記載したように、
第１の主面を有し、前記第１の主面上に第１の配線パターンを担持する基板と、
第２の主面を有し、前記第２の主面上に第２の配線パターンを担持し、前記基板上に前記第２の主面が前記第１の主面に対面するように配設される半導体チップと、
前記第１の配線パターンと前記第２の配線パターンとを相互に電気的および機械的に接続する接続手段とよりなる半導体装置において、
前記第２の配線パターンは電源配線パターンを含み、
前記第１の主面と前記第２の主面との間隔は、前記第２の主面上の前記電源配線パターンに対応する部分において選択的に増大されていることを特徴とする半導体装置により、または
請求項２に記載したように、
前記基板の前記第１の主面上には、前記電源配線パターンに対応して凹部が形成されていることを特徴とする請求項１記載の半導体装置により、または
請求項３に記載したように、
前記半導体チップの前記第２の主面上には、前記電源配線パターンに対応して凹部が形成されていることを特徴とする請求項２または３記載の半導体装置により、または
請求項４に記載したように、
前記第１の配線パターンは接地パターンを含み、前記接地パターンは前記凹部の表面を覆うように形成されていることを特徴とする請求項２記載の半導体装置により、または
請求項５に記載したように、
前記凹部は斜面により画成されており、前記接地パターンは前記斜面上をも覆うことを特徴とする請求項４記載の半導体装置により、または
請求項６に記載したように、
前記第１の基板上の前記第１の配線パターンは、前記第１の主面上に形成された第１の接地パターンを含み、前記基板は、前記第１の配線パターンの下に、前記第１の主面に実質的に平行な別の接地パターンをさらに含み、前記凹部は前記第１の接地パターン中に形成され、前記別の接地パターンを露出することを特徴とする請求項２記載の半導体装置により、または
請求項７に記載したように、
前記基板は、前記第１の主面に対向する主面上に接地パターンを担持することを特徴とする請求項２記載の半導体装置により、または
請求項８に記載したように、
前記第２の配線パターンは、マイクロストリップ線路を含むことを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置により、解決する。
［作用］
本発明によれば、前記電源配線パターンのインピーダンスを、前記基板上の第１の主面あるいは前記半導体チップ上の第２の主面に、前記電源配線パターンに対応して凹部を形成することにより、前記半導体チップ上の信号ラインのインピーダンスに対して増大させることが可能になり、信号ラインから電源配線パターンへの信号のリークの問題が軽減される。本発明では、前記電源配線パターンのインピーダンスを増大させるにあたり、前記電源配線パターンの幅を狭める必要がないため、電源配線パターンの抵抗が増大することはない。
【０００８】
図１は、上記本発明による半導体装置の原理を説明する図である
図１を参照するに、実装基板１１の上面上には接地電極パターン１１Ａが、全面を覆うように形成されており、前記実装基板１１上には、主面上に電極パッド１２Ａ〜１２Ｄを形成された半導体チップが、前記主面が前記実装基板１１の上面に対面するように、はんだバンプ等の接続手段１３により、フリップチップ実装されている。
【０００９】
より具体的には、電極パッド１２Ａおよび１２Ｄは接地電極であり、はんだバンプ１３により前記接地電極パターン１１Ａに電気的および機械的に接続されており、また電極１２Ｂは信号配線パターンの一部を形成している。信号配線パターン１２Ｂは前記実装基板１１上の接地電極パターン１１Ａに対面し、例えば５０Ωの所定インピーダンスを有するマイクロストリップ線路を形成する。また、このために、前記信号配線パターン１２Ｂと前記接地電極パターン１１Ａとの間隔Ｈ１ は所定値、例えば約１５μｍに設定される。
【００１０】
さらに、本発明では、前記半導体チップ１２上において電源配線パターンの一部を構成する電極パッド１２Ｃに対応して、前記実装基板１１の主面に凹部１１Ｂが形成されている。前記凹部１１Ｂは前記接地電極パターン１１Ａにより覆われているが、前記電源配線パターン１２Ｃと前記凹部１１Ｂ上の接地電極パターン１１Ａとの間の間隔Ｈ２ は前記間隔Ｈ１ よりも増大されており、その結果前記電源配線パターン１２Ｃのインピーダンスは前記信号配線パターン１２Ｂのインピーダンスよりも増大する。
【００１１】
図２は、電源配線パターン１２Ｃについて、幅が１０μｍの場合と２０μｍの場合に前記間隔ないし高さＨ２ を様々に変化させた場合のインピーダンスを計算した結果を示す。
図２を参照するに、パターン幅が１０μｍの場合、予想される通り、パターン幅が２０μｍの場合よりもインピーダンスは高いが、いずれの場合でも、インピーダンスは高さＨ２ の増大と共に増大し、高さＨ２ を１００μｍまで増大させた場合、インピーダンスは約１００Ωあるいはそれ以上に達することがわかる。
【００１２】
【発明の実施の形態】
図３（Ａ），（Ｂ）は、本発明の一実施例によるフリップチップ半導体装置２０の構成を示す。ただし、図３（Ａ）は前記フリップチップ半導体装置２０の一部を構成する半導体チップ２１の下面上に形成される配線パターンを、また図３（Ｂ）は、前記図３（Ａ）の配線パターンに対応して前記半導体装置２０の一部を構成する実装基板２２上に形成される配線パターンを示す。
【００１３】
図３（Ａ）を参照するに、前記半導体チップ２１の下面上には、半導体チップ２１中に直列接続して形成された一対のＦＥＴの各々のゲート電極に共通に接続され、入力電圧信号を供給する入力信号配線パターン２１Ａと、前記信号ラインパターン２１Ａに接続され、これに電源電圧をバイアス電圧として供給する第１の電源配線パターン２１Ｂと、前記各々のＦＥＴのドレイン電極に共通に接続され、出力電圧信号を担持する出力信号配線パターン２１Ｃと、前記配線パターン２１Ｃに接続され、これに電源電圧を供給する第２の電源配線パターン２１Ｄとが形成されており、さらに前記各々のＦＥＴのソース電極パターン２１Ｅおよび２１Ｆが形成されている。また、前記電源配線パターン２１Ｂおよび２１Ｄは、それぞれダイオードあるいは抵抗よりなる保護素子２１Ｇ、２１Ｈにより接地端子に接続されている。
【００１４】
一方、図３（Ｂ）に示すように、前記実装基板２２の主面は接地パターン２２Ｇにより一様に覆われ、さらに前記接地パターン２２Ｇ中には、前記電極パターン２１Ａに対応して信号配線パターン２２Ａが、対応するカットアウト部２２Ｇａ 中に形成される。同様に、前記電極パターン２１Ｂに対応する電源配線パターン２２Ｂが、対応するカットアウト部２２Ｇｂ 中に、また前記電極パターン２１Ｃに対応する信号配線パターン２２Ｃが対応するカットアウト部２２Ｇｃ 中に、さらに前記電源配線パターン２２Ｄに対応する電源配線パターン２２Ｄが、対応するカットアウト部２２Ｇｄ 中に形成される。ただし、図３（Ｂ）中、図３（Ａ）の半導体チップ２１を実装した場合のチップ２１上の配線パターンを、前記接地パターン２２Ｇおよびパターン２２Ａ〜２２Ｄに重畳して、破線で示してある。
【００１５】
図４は、図３（Ｂ）に示す実装基板２２の、ラインＡ−Ａ’に沿った断面図を示す。
図４を参照するに、前記実装基板２２中には前記接地パターン２２Ｇの下側にさらに別の接地パターン２２Ｈが埋設されており、前記接地パターン２２Ｇと前記接地パターン２２Ｈとは、導体プラグ２２ｇにより相互に接続されている。また、前記基板２２上には前記半導体チップ２１上の電源配線パターン２１Ｂに対応して凹部２２Ｇ１ が形成されており、前記凹部２２Ｇ１ において前記下側接地パターン２２Ｈが露出している。同様に、前記電源配線パターン２１Ｄに対応して前記実装基板２２上には凹部２２Ｇ２ が形成されており、前記下側接地パターン２２Ｈは前記凹部２２Ｇ２ においても、前記凹部２２Ｇ１ におけると同様に露出されている。
【００１６】
かかる構成では、前記信号配線パターン２１Ａあるいは２１Ｃは、前記実装基板２２上の接地パターン２２Ｇと所定の間隔で対向し、所定のインピーダンスを有するマイクロストリップ線路を形成するが、前記電源配線パターン２１Ｂあるいは２１Ｄは、前記下側接地パターン２２Ｈと対向するため、前記信号配線パターン２１Ａあるいは２１Ｃよりも高いインピーダンスを有する。このため、信号配線パターン２１Ａあるいは２１Ｃ上の高周波信号が前記電源配線パターン２１Ｂあるいは２１Ｄを伝播して、半導体装置が使われている電子装置中の他の部分に干渉を生じる問題が実質的に軽減される。
【００１７】
図５は、図３，図４の実装基板２２の一変形例を示す。ただし、図５は図３のラインＢ−Ｂ’に沿った断面図に対応する断面図である。
図５の変形例では、前記下側接地パターン２２Ｈの更に下側に別の接地パターン２２Ｉが、導体プラグ２２ｈにより前記接地パターン２２Ｈに接続・形成され、さらに前記凹部２２Ｇ１ 中に、前記接地パターン２２Ｉを露出する別の開口部を形成する。その際、前記接地パターン２２Ｉを露出する開口部の径を前記凹部２２Ｇ１ の径Ｌよりも小さく設定することにより、かかる凹部ないし溝における接地パターン２２Ｉのインピーダンスの急変を緩和でき、かかる凹部における信号の反射等の問題を軽減できる。
【００１８】
図４あるいは図５の凹部２２Ｇ１ あるいは２２Ｇ２ は、周知のエッチング技術により、容易に形成することができる。
図６は、本発明の第２実施例によるフリップチップ半導体装置３０の構成を示す。ただし、図６も、図３中ラインＢ−Ｂ’に沿った断面図に対応する断面図である。
【００１９】
図６を参照するに、フリップチップ半導体装置３０は、下面に図３の信号配線パターン２１Ａに対応する信号配線パターン３１Ａおよびこれに連続し図３の電源配線パターン２１Ｂに対応する電源配線パターン３１Ｂを形成された半導体チップ３１と、主面上に前記接地電極パターン２２Ｇに対応する接地電極パターン３２Ａおよび前記電源配線パターン２２Ｂに対応する電源配線パターン３２Ｂを形成され、前記半導体チップ３１を、前記配線パターン３１Ａ，３１Ｂが前記配線パターン３２Ａ，３２Ｂに対面する状態で担持する実装基板３２とよりなり、前記半導体チップ３１は前記実装基板３２上に、前記チップ３１上の電極中に含まれる電源パターン３１Ｂを、前記実装基板３２上の電源配線パターン３２Ｂにはんだバンプ３３により電気的および機械的に結合することにより実装される。
【００２０】
かかる構成では、前記チップ３１の電極中に含まれ高周波信号を担持する信号配線パターン３１Ａは、前記接地電極パターン３２Ａに対して所定の間隔Ｈ１ で保持され、所定の例えば５０Ωのインピーダンスを有するマイクロストリップラインを形成する。これに対し、前記実装基板３２上には、前記チップ３１上の電源配線パターン電極３１Ｂに対応して凹部ないし溝３２Ｇが形成され、その結果前記電源配線パターン３１Ｂと前記溝３２Ｇ上の前記接地電極パターン３２Ａとの間の間隔Ｈ２ は前記凹部３２Ｇにおいて前記間隔Ｈ１ よりも大きくなっている。これに伴い、前記電源配線パターン３１Ｂのインピーダンスは前記信号配線パターン３１Ａのインピーダンスよりも高くなる。
【００２１】
特に、本実施例では前記凹部３２Ｇが、領域３２Ｇａにおいて滑らかな側壁で画成されており、このため前記凹部３２Ｇにおけるインピーダンスの変化がゆるやかになり、前記チップ３１上において前記凹部３２Ｇを横切って延在する配線電源パターン３１Ｃにおけるインピーダンスの急変、およびこれに伴う信号の反射の問題が、図５の実施例の場合と同様に最小化される。
【００２２】
図７は、本発明の第３実施例によるフリップチップ半導体装置４０の構成を示す。
図７を参照するに、前記フリップチップ半導体装置４０は、図示していない信号電極の他に接地電極４１Ａおよび電源配線パターン４１Ｂを担持する半導体チップ４１と、前記半導体チップ４１がはんだバンプ４３によりフリップチップ実装される、接地電極パターン４２Ａを一様な厚さに形成された実装基板４２とよりなるが、前記電源配線パターン４１Ｂに対応して前記半導体チップ４１の下面には凹部ないし溝４１Ｇが形成され、前記電源配線パターン４１Ｂはかかる凹部４１Ｇに形成される。
【００２３】
かかる構成によっても、電源配線パターン４１Ｂのインピーダンスを選択的に増大させ、信号配線パターンからの高周波電気信号の電源配線パターンへのリークを軽減することが可能になる。
図８は、本発明の第４実施例によるフリップチップ半導体装置５０の構成を示す。
【００２４】
図８を参照するに、フリップチップ半導体装置５０は下面に電極パターン５１Ａ〜５１Ｄを形成された半導体チップ５１と、主面上に接地電極パターン５２Ａを形成され、前記半導体チップ５１を、前記電極パターン５１Ａ〜５１Ｄが前記接地電極パターン５２Ａに対面する状態で担持する実装基板５２とよりなり、前記半導体チップ５１は前記実装基板５２上に、前記電極中に含まれる接地電極パターン５１Ａ，５１Ｄを前記接地電極パターン５１Ａにはんだバンプ５３により電気的および機械的に結合することにより実装される。
【００２５】
かかる構成では、前記チップ５１の電極中に含まれ高周波信号を担持する信号電極配線パターンを形成する電極パターン５１Ｂは、前記接地電極パターン５２Ａに対して所定の間隔Ｈ１ で保持され、所定の例えば５０Ωのインピーダンスを有するマイクロストリップラインを形成する。これに対し、前記実装基板５２上の接地電極パターン５２Ａには、前記チップ５１の電極中に含まれ電源配線パターンを構成する電極パターン５１Ｃに対応してカットアウト５２Ｇが形成され、その結果前記電源配線パターン５１Ｃのインピーダンスは前記信号配線パターン５１Ｂのインピーダンスよりも高くなる。
【００２６】
本実施例では、前記カットアウト５２Ｇで実装基板５２が露出しているが、このような構成でも、前記電源配線パターン５１Ｃのインピーダンスを信号配線パターン５１Ｂよりも増大させることが可能になる。一方、前記カットアウト５２Ｇを形成した構成では、前記電源配線パターンのインピーダンスが不安定になりやすいので、図８の例では、実装基板５２の対向主面上に別の接地電極５２Ｂを設けている。接地電極５２Ｂは、実装基板５２中に埋設してもよい。
【００２７】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨内において様々な変形・変更が可能である。
【００２８】
【発明の効果】
請求項１〜８記載の本発明の特徴によれば、
第１の主面を有し、前記第１の主面上に第１の配線パターンを担持する基板と、第２の主面を有し、前記第２の主面上に第２の配線パターンを担持し、前記基板上に前記第２の主面が前記第１の主面に対面するように配設される半導体チップと、前記第１の配線パターンと前記第２の配線パターンとを相互に電気的および機械的に接続する接続手段とよりなる半導体装置において、前記第２の配線パターンは電源配線パターンを含み、前記第１の主面と前記第２の主面との間隔を、前記第２の主面上の前記電源配線パターンに対応する部分において選択的に増大させることにより、前記電源配線パターンのインピーダンスを、前記第２の配線パターンに含まれる信号配線パターンのインピーダンスよりも増大させることができ、前記信号配線パターンから前記電源配線パターンへの高周波電気信号のリークを軽減することが可能になる。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】本発明の原理を説明する別の図である。
【図３】（Ａ），（Ｂ）は本発明の第１実施例によるフリップチップ半導体装置の構成を示す図である。
【図４】本発明の第１実施例で使われる実装基板の構成を示す断面図である。
【図５】図４の実装基板の変形例を示す図である。
【図６】本発明の第２実施例によるフリップチップ半導体装置の構成を示す図である。
【図７】本発明の第３実施例によるフリップチップ半導体装置の構成を示す図である。
【図８】本発明の第４実施例によるフリップチップ半導体装置の構成を示す図である。
【図９】従来のフリップチップ半導体装置の構成を示す図である。
【符号の説明】
１０，２０，３０，４０，５０ 半導体装置
１，１１．２２，３２，４２，５２ 実装基板
１Ａ，２Ａ，１２Ａ〜１２Ｄ，２１Ａ〜２１Ｈ， ２２Ａ〜２２Ｄ，３１Ａ〜３１Ｄ，４１Ａ〜４１Ｂ，５１Ａ〜５１Ｄ 配線パターン
２，１２，２１，３１，４１，５１ 半導体チップ
３，１３ はんだバンプ
１１Ａ，２２Ｇ，２２Ｇ１ ，２２Ｇ２ ，２２Ｈ，２２Ｉ，３２Ａ，４２Ａ，５２Ａ，５２Ｂ 接地パターン
１１Ｂ，２２Ａ〜２２Ｄ，３２Ｇ，４１Ｇ 凹部
２２Ｇａ 〜２２Ｇｄ ，５２Ｇカットアウト
２２ｇ，２２ｈ 導体プラグ
【発明の属する技術分野】
本発明は一般に半導体装置に関し、特にフリップチップ実装構造を有する半導体装置に関する。
フリップチップ実装技術は、電極パッドを形成された半導体チップを実装基板上に、前記電極パッドを形成された面が前記実装基板上の配線パターンに面するように裏返した状態で、はんだバンプを介して実装する技術であり、ボンディングワイヤを使った場合のような寄生インダクタンスの問題が回避でき、特に携帯電話等の無線通信システムや自動車用ミリ波レーダ等の高周波・広帯域用途で使われる半導体装置において広く使われている。フリップチップ実装技術は表面実装技術であるため、半導体装置あるいはかかる半導体装置を使った電子装置を安価に製造することを可能にする。
【０００２】
【従来の技術】
図９は従来の典型的なフリップチップ構造の半導体装置１０の構成を示す。
図９を参照するに、半導体装置１０は配線パターン１Ａを担持した実装基板１と、前記実装基板１上に実装される半導体チップ２とよりなり、前記半導体チップ２はその主面上に電極等を含む配線パターン２Ａを担持する。半導体チップ２は前記実装基板１上に、前記主面が前記実装基板１に面するように反転した状態で実装されており、チップ２上の配線パターン２Ａは実装基板１上の対応する配線パターン１Ａにはんだバンプ３により電気的および機械的に接続されている。
【０００３】
【発明が解決しようとする課題】
ところで、このようなフリップチップ構造の半導体装置では、実装基板１と半導体チップ２との間の距離、あるいは配線パターン１Ａ、２Ａの幅は、前記配線パターン１Ａあるいは２Ａを介しての信号伝達が促進されるように、前記配線パターン１Ａ，２Ａが所定の最適インピーダンス、典型的には５０Ωのインピーダンスを有するように設計される。
【０００４】
ところが、このように設計された半導体装置では、配線パターン１Ａあるいは２Ａ中の信号ラインも、また配線パターン１Ａあるいは２Ａ中の電源ラインも同じ５０Ωのインピーダンスを有するため、高周波信号が電源ラインにリークしやすい問題があった。この問題を回避するには電源ラインとして使われる配線パターンのインピーダンスを、配線幅を狭める等により増大させればよいが、電源ラインでは配線幅を減少させるのは電流供給能力を減少させることになり、好ましくない。
【０００５】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置を提供することを概括的課題とする
本発明のより具体的な課題は、フリップチップ構成の半導体装置において、簡単な構成により、配線パターンのインピーダンスを所望値に設定できる半導体装置を提供することにある。
【０００６】
本発明のさらに具体的な課題は、フリップチップ構成の半導体装置において、配線パターンのインピーダンスを、電源供給系配線パターンのインピーダンスが高くなるように設定できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、上記の課題を、
請求項１に記載したように、
第１の主面を有し、前記第１の主面上に第１の配線パターンを担持する基板と、
第２の主面を有し、前記第２の主面上に第２の配線パターンを担持し、前記基板上に前記第２の主面が前記第１の主面に対面するように配設される半導体チップと、
前記第１の配線パターンと前記第２の配線パターンとを相互に電気的および機械的に接続する接続手段とよりなる半導体装置において、
前記第２の配線パターンは電源配線パターンを含み、
前記第１の主面と前記第２の主面との間隔は、前記第２の主面上の前記電源配線パターンに対応する部分において選択的に増大されていることを特徴とする半導体装置により、または
請求項２に記載したように、
前記基板の前記第１の主面上には、前記電源配線パターンに対応して凹部が形成されていることを特徴とする請求項１記載の半導体装置により、または
請求項３に記載したように、
前記半導体チップの前記第２の主面上には、前記電源配線パターンに対応して凹部が形成されていることを特徴とする請求項２または３記載の半導体装置により、または
請求項４に記載したように、
前記第１の配線パターンは接地パターンを含み、前記接地パターンは前記凹部の表面を覆うように形成されていることを特徴とする請求項２記載の半導体装置により、または
請求項５に記載したように、
前記凹部は斜面により画成されており、前記接地パターンは前記斜面上をも覆うことを特徴とする請求項４記載の半導体装置により、または
請求項６に記載したように、
前記第１の基板上の前記第１の配線パターンは、前記第１の主面上に形成された第１の接地パターンを含み、前記基板は、前記第１の配線パターンの下に、前記第１の主面に実質的に平行な別の接地パターンをさらに含み、前記凹部は前記第１の接地パターン中に形成され、前記別の接地パターンを露出することを特徴とする請求項２記載の半導体装置により、または
請求項７に記載したように、
前記基板は、前記第１の主面に対向する主面上に接地パターンを担持することを特徴とする請求項２記載の半導体装置により、または
請求項８に記載したように、
前記第２の配線パターンは、マイクロストリップ線路を含むことを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置により、解決する。
［作用］
本発明によれば、前記電源配線パターンのインピーダンスを、前記基板上の第１の主面あるいは前記半導体チップ上の第２の主面に、前記電源配線パターンに対応して凹部を形成することにより、前記半導体チップ上の信号ラインのインピーダンスに対して増大させることが可能になり、信号ラインから電源配線パターンへの信号のリークの問題が軽減される。本発明では、前記電源配線パターンのインピーダンスを増大させるにあたり、前記電源配線パターンの幅を狭める必要がないため、電源配線パターンの抵抗が増大することはない。
【０００８】
図１は、上記本発明による半導体装置の原理を説明する図である
図１を参照するに、実装基板１１の上面上には接地電極パターン１１Ａが、全面を覆うように形成されており、前記実装基板１１上には、主面上に電極パッド１２Ａ〜１２Ｄを形成された半導体チップが、前記主面が前記実装基板１１の上面に対面するように、はんだバンプ等の接続手段１３により、フリップチップ実装されている。
【０００９】
より具体的には、電極パッド１２Ａおよび１２Ｄは接地電極であり、はんだバンプ１３により前記接地電極パターン１１Ａに電気的および機械的に接続されており、また電極１２Ｂは信号配線パターンの一部を形成している。信号配線パターン１２Ｂは前記実装基板１１上の接地電極パターン１１Ａに対面し、例えば５０Ωの所定インピーダンスを有するマイクロストリップ線路を形成する。また、このために、前記信号配線パターン１２Ｂと前記接地電極パターン１１Ａとの間隔Ｈ１ は所定値、例えば約１５μｍに設定される。
【００１０】
さらに、本発明では、前記半導体チップ１２上において電源配線パターンの一部を構成する電極パッド１２Ｃに対応して、前記実装基板１１の主面に凹部１１Ｂが形成されている。前記凹部１１Ｂは前記接地電極パターン１１Ａにより覆われているが、前記電源配線パターン１２Ｃと前記凹部１１Ｂ上の接地電極パターン１１Ａとの間の間隔Ｈ２ は前記間隔Ｈ１ よりも増大されており、その結果前記電源配線パターン１２Ｃのインピーダンスは前記信号配線パターン１２Ｂのインピーダンスよりも増大する。
【００１１】
図２は、電源配線パターン１２Ｃについて、幅が１０μｍの場合と２０μｍの場合に前記間隔ないし高さＨ２ を様々に変化させた場合のインピーダンスを計算した結果を示す。
図２を参照するに、パターン幅が１０μｍの場合、予想される通り、パターン幅が２０μｍの場合よりもインピーダンスは高いが、いずれの場合でも、インピーダンスは高さＨ２ の増大と共に増大し、高さＨ２ を１００μｍまで増大させた場合、インピーダンスは約１００Ωあるいはそれ以上に達することがわかる。
【００１２】
【発明の実施の形態】
図３（Ａ），（Ｂ）は、本発明の一実施例によるフリップチップ半導体装置２０の構成を示す。ただし、図３（Ａ）は前記フリップチップ半導体装置２０の一部を構成する半導体チップ２１の下面上に形成される配線パターンを、また図３（Ｂ）は、前記図３（Ａ）の配線パターンに対応して前記半導体装置２０の一部を構成する実装基板２２上に形成される配線パターンを示す。
【００１３】
図３（Ａ）を参照するに、前記半導体チップ２１の下面上には、半導体チップ２１中に直列接続して形成された一対のＦＥＴの各々のゲート電極に共通に接続され、入力電圧信号を供給する入力信号配線パターン２１Ａと、前記信号ラインパターン２１Ａに接続され、これに電源電圧をバイアス電圧として供給する第１の電源配線パターン２１Ｂと、前記各々のＦＥＴのドレイン電極に共通に接続され、出力電圧信号を担持する出力信号配線パターン２１Ｃと、前記配線パターン２１Ｃに接続され、これに電源電圧を供給する第２の電源配線パターン２１Ｄとが形成されており、さらに前記各々のＦＥＴのソース電極パターン２１Ｅおよび２１Ｆが形成されている。また、前記電源配線パターン２１Ｂおよび２１Ｄは、それぞれダイオードあるいは抵抗よりなる保護素子２１Ｇ、２１Ｈにより接地端子に接続されている。
【００１４】
一方、図３（Ｂ）に示すように、前記実装基板２２の主面は接地パターン２２Ｇにより一様に覆われ、さらに前記接地パターン２２Ｇ中には、前記電極パターン２１Ａに対応して信号配線パターン２２Ａが、対応するカットアウト部２２Ｇａ 中に形成される。同様に、前記電極パターン２１Ｂに対応する電源配線パターン２２Ｂが、対応するカットアウト部２２Ｇｂ 中に、また前記電極パターン２１Ｃに対応する信号配線パターン２２Ｃが対応するカットアウト部２２Ｇｃ 中に、さらに前記電源配線パターン２２Ｄに対応する電源配線パターン２２Ｄが、対応するカットアウト部２２Ｇｄ 中に形成される。ただし、図３（Ｂ）中、図３（Ａ）の半導体チップ２１を実装した場合のチップ２１上の配線パターンを、前記接地パターン２２Ｇおよびパターン２２Ａ〜２２Ｄに重畳して、破線で示してある。
【００１５】
図４は、図３（Ｂ）に示す実装基板２２の、ラインＡ−Ａ’に沿った断面図を示す。
図４を参照するに、前記実装基板２２中には前記接地パターン２２Ｇの下側にさらに別の接地パターン２２Ｈが埋設されており、前記接地パターン２２Ｇと前記接地パターン２２Ｈとは、導体プラグ２２ｇにより相互に接続されている。また、前記基板２２上には前記半導体チップ２１上の電源配線パターン２１Ｂに対応して凹部２２Ｇ１ が形成されており、前記凹部２２Ｇ１ において前記下側接地パターン２２Ｈが露出している。同様に、前記電源配線パターン２１Ｄに対応して前記実装基板２２上には凹部２２Ｇ２ が形成されており、前記下側接地パターン２２Ｈは前記凹部２２Ｇ２ においても、前記凹部２２Ｇ１ におけると同様に露出されている。
【００１６】
かかる構成では、前記信号配線パターン２１Ａあるいは２１Ｃは、前記実装基板２２上の接地パターン２２Ｇと所定の間隔で対向し、所定のインピーダンスを有するマイクロストリップ線路を形成するが、前記電源配線パターン２１Ｂあるいは２１Ｄは、前記下側接地パターン２２Ｈと対向するため、前記信号配線パターン２１Ａあるいは２１Ｃよりも高いインピーダンスを有する。このため、信号配線パターン２１Ａあるいは２１Ｃ上の高周波信号が前記電源配線パターン２１Ｂあるいは２１Ｄを伝播して、半導体装置が使われている電子装置中の他の部分に干渉を生じる問題が実質的に軽減される。
【００１７】
図５は、図３，図４の実装基板２２の一変形例を示す。ただし、図５は図３のラインＢ−Ｂ’に沿った断面図に対応する断面図である。
図５の変形例では、前記下側接地パターン２２Ｈの更に下側に別の接地パターン２２Ｉが、導体プラグ２２ｈにより前記接地パターン２２Ｈに接続・形成され、さらに前記凹部２２Ｇ１ 中に、前記接地パターン２２Ｉを露出する別の開口部を形成する。その際、前記接地パターン２２Ｉを露出する開口部の径を前記凹部２２Ｇ１ の径Ｌよりも小さく設定することにより、かかる凹部ないし溝における接地パターン２２Ｉのインピーダンスの急変を緩和でき、かかる凹部における信号の反射等の問題を軽減できる。
【００１８】
図４あるいは図５の凹部２２Ｇ１ あるいは２２Ｇ２ は、周知のエッチング技術により、容易に形成することができる。
図６は、本発明の第２実施例によるフリップチップ半導体装置３０の構成を示す。ただし、図６も、図３中ラインＢ−Ｂ’に沿った断面図に対応する断面図である。
【００１９】
図６を参照するに、フリップチップ半導体装置３０は、下面に図３の信号配線パターン２１Ａに対応する信号配線パターン３１Ａおよびこれに連続し図３の電源配線パターン２１Ｂに対応する電源配線パターン３１Ｂを形成された半導体チップ３１と、主面上に前記接地電極パターン２２Ｇに対応する接地電極パターン３２Ａおよび前記電源配線パターン２２Ｂに対応する電源配線パターン３２Ｂを形成され、前記半導体チップ３１を、前記配線パターン３１Ａ，３１Ｂが前記配線パターン３２Ａ，３２Ｂに対面する状態で担持する実装基板３２とよりなり、前記半導体チップ３１は前記実装基板３２上に、前記チップ３１上の電極中に含まれる電源パターン３１Ｂを、前記実装基板３２上の電源配線パターン３２Ｂにはんだバンプ３３により電気的および機械的に結合することにより実装される。
【００２０】
かかる構成では、前記チップ３１の電極中に含まれ高周波信号を担持する信号配線パターン３１Ａは、前記接地電極パターン３２Ａに対して所定の間隔Ｈ１ で保持され、所定の例えば５０Ωのインピーダンスを有するマイクロストリップラインを形成する。これに対し、前記実装基板３２上には、前記チップ３１上の電源配線パターン電極３１Ｂに対応して凹部ないし溝３２Ｇが形成され、その結果前記電源配線パターン３１Ｂと前記溝３２Ｇ上の前記接地電極パターン３２Ａとの間の間隔Ｈ２ は前記凹部３２Ｇにおいて前記間隔Ｈ１ よりも大きくなっている。これに伴い、前記電源配線パターン３１Ｂのインピーダンスは前記信号配線パターン３１Ａのインピーダンスよりも高くなる。
【００２１】
特に、本実施例では前記凹部３２Ｇが、領域３２Ｇａにおいて滑らかな側壁で画成されており、このため前記凹部３２Ｇにおけるインピーダンスの変化がゆるやかになり、前記チップ３１上において前記凹部３２Ｇを横切って延在する配線電源パターン３１Ｃにおけるインピーダンスの急変、およびこれに伴う信号の反射の問題が、図５の実施例の場合と同様に最小化される。
【００２２】
図７は、本発明の第３実施例によるフリップチップ半導体装置４０の構成を示す。
図７を参照するに、前記フリップチップ半導体装置４０は、図示していない信号電極の他に接地電極４１Ａおよび電源配線パターン４１Ｂを担持する半導体チップ４１と、前記半導体チップ４１がはんだバンプ４３によりフリップチップ実装される、接地電極パターン４２Ａを一様な厚さに形成された実装基板４２とよりなるが、前記電源配線パターン４１Ｂに対応して前記半導体チップ４１の下面には凹部ないし溝４１Ｇが形成され、前記電源配線パターン４１Ｂはかかる凹部４１Ｇに形成される。
【００２３】
かかる構成によっても、電源配線パターン４１Ｂのインピーダンスを選択的に増大させ、信号配線パターンからの高周波電気信号の電源配線パターンへのリークを軽減することが可能になる。
図８は、本発明の第４実施例によるフリップチップ半導体装置５０の構成を示す。
【００２４】
図８を参照するに、フリップチップ半導体装置５０は下面に電極パターン５１Ａ〜５１Ｄを形成された半導体チップ５１と、主面上に接地電極パターン５２Ａを形成され、前記半導体チップ５１を、前記電極パターン５１Ａ〜５１Ｄが前記接地電極パターン５２Ａに対面する状態で担持する実装基板５２とよりなり、前記半導体チップ５１は前記実装基板５２上に、前記電極中に含まれる接地電極パターン５１Ａ，５１Ｄを前記接地電極パターン５１Ａにはんだバンプ５３により電気的および機械的に結合することにより実装される。
【００２５】
かかる構成では、前記チップ５１の電極中に含まれ高周波信号を担持する信号電極配線パターンを形成する電極パターン５１Ｂは、前記接地電極パターン５２Ａに対して所定の間隔Ｈ１ で保持され、所定の例えば５０Ωのインピーダンスを有するマイクロストリップラインを形成する。これに対し、前記実装基板５２上の接地電極パターン５２Ａには、前記チップ５１の電極中に含まれ電源配線パターンを構成する電極パターン５１Ｃに対応してカットアウト５２Ｇが形成され、その結果前記電源配線パターン５１Ｃのインピーダンスは前記信号配線パターン５１Ｂのインピーダンスよりも高くなる。
【００２６】
本実施例では、前記カットアウト５２Ｇで実装基板５２が露出しているが、このような構成でも、前記電源配線パターン５１Ｃのインピーダンスを信号配線パターン５１Ｂよりも増大させることが可能になる。一方、前記カットアウト５２Ｇを形成した構成では、前記電源配線パターンのインピーダンスが不安定になりやすいので、図８の例では、実装基板５２の対向主面上に別の接地電極５２Ｂを設けている。接地電極５２Ｂは、実装基板５２中に埋設してもよい。
【００２７】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨内において様々な変形・変更が可能である。
【００２８】
【発明の効果】
請求項１〜８記載の本発明の特徴によれば、
第１の主面を有し、前記第１の主面上に第１の配線パターンを担持する基板と、第２の主面を有し、前記第２の主面上に第２の配線パターンを担持し、前記基板上に前記第２の主面が前記第１の主面に対面するように配設される半導体チップと、前記第１の配線パターンと前記第２の配線パターンとを相互に電気的および機械的に接続する接続手段とよりなる半導体装置において、前記第２の配線パターンは電源配線パターンを含み、前記第１の主面と前記第２の主面との間隔を、前記第２の主面上の前記電源配線パターンに対応する部分において選択的に増大させることにより、前記電源配線パターンのインピーダンスを、前記第２の配線パターンに含まれる信号配線パターンのインピーダンスよりも増大させることができ、前記信号配線パターンから前記電源配線パターンへの高周波電気信号のリークを軽減することが可能になる。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】本発明の原理を説明する別の図である。
【図３】（Ａ），（Ｂ）は本発明の第１実施例によるフリップチップ半導体装置の構成を示す図である。
【図４】本発明の第１実施例で使われる実装基板の構成を示す断面図である。
【図５】図４の実装基板の変形例を示す図である。
【図６】本発明の第２実施例によるフリップチップ半導体装置の構成を示す図である。
【図７】本発明の第３実施例によるフリップチップ半導体装置の構成を示す図である。
【図８】本発明の第４実施例によるフリップチップ半導体装置の構成を示す図である。
【図９】従来のフリップチップ半導体装置の構成を示す図である。
【符号の説明】
１０，２０，３０，４０，５０ 半導体装置
１，１１．２２，３２，４２，５２ 実装基板
１Ａ，２Ａ，１２Ａ〜１２Ｄ，２１Ａ〜２１Ｈ， ２２Ａ〜２２Ｄ，３１Ａ〜３１Ｄ，４１Ａ〜４１Ｂ，５１Ａ〜５１Ｄ 配線パターン
２，１２，２１，３１，４１，５１ 半導体チップ
３，１３ はんだバンプ
１１Ａ，２２Ｇ，２２Ｇ１ ，２２Ｇ２ ，２２Ｈ，２２Ｉ，３２Ａ，４２Ａ，５２Ａ，５２Ｂ 接地パターン
１１Ｂ，２２Ａ〜２２Ｄ，３２Ｇ，４１Ｇ 凹部
２２Ｇａ 〜２２Ｇｄ ，５２Ｇカットアウト
２２ｇ，２２ｈ 導体プラグ
Claims (8)
- 第１の主面を有し、前記第１の主面上に第１の配線パターンを担持する基板と、
第２の主面を有し、前記第２の主面上に第２の配線パターンを担持し、前記基板上に前記第２の主面が前記第１の主面に対面するように配設される半導体チップと、
前記第１の配線パターンと前記第２の配線パターンとを相互に電気的および機械的に接続する接続手段とよりなる半導体装置において、
前記第２の配線パターンは電源配線パターンを含み、
前記第１の主面と前記第２の主面との間隔は、前記第２の主面上の前記電源配線パターンに対応する部分において選択的に増大されていることを特徴とする半導体装置。 - 前記基板の前記第１の主面上には、前記電源配線パターンに対応して凹部が形成されていることを特徴とする請求項１記載の半導体装置。
- 前記半導体チップの前記第２の主面上には、前記電源配線パターンに対応して凹部が形成されていることを特徴とする請求項２または３記載の半導体装置。
- 前記第１の配線パターンは接地パターンを含み、前記接地パターンは前記凹部の表面を覆うように形成されていることを特徴とする請求項２記載の半導体装置。
- 前記凹部は斜面により画成されており、前記接地パターンは前記斜面上をも覆うことを特徴とする請求項４記載の半導体装置。
- 前記第１の基板上の前記第１の配線パターンは、前記第１の主面上に形成された第１の接地パターンを含み、前記基板は、前記第１の配線パターンの下に、前記第１の主面に実質的に平行な別の接地パターンをさらに含み、前記凹部は前記第１の接地パターン中に形成され、前記別の接地パターンを露出することを特徴とする請求項２記載の半導体装置。
- 前記基板は、前記第１の主面に対向する主面上に接地パターンを担持することを特徴とする請求項２記載の半導体装置。
- 前記第２の配線パターンは、マイクロストリップ線路を含むことを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置。
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