JP3556512B2

JP3556512B2 - Pulse compression processor

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Publication number: JP3556512B2
Application number: JP07784099A
Authority: JP
Inventors: 孝後藤; 信一藤川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-23
Filing date: 1999-03-23
Publication date: 2004-08-18
Anticipated expiration: 2019-03-23
Also published as: JP2000275331A

Description

【０００１】
【発明の属する技術分野】
本発明は、レーダ装置におけるパルス圧縮処理装置に関する。
【０００２】
【従来の技術】
レーダ装置では、送信側で一定の周波数の範囲で周波数変調をしたチャープパルス信号を送信し、受信側で、ターゲット物体に当たって、反射して戻ってきた受信波を受信する。そして、受信した時間領域テータをＦＦＴ演算して周波数領域データに変換してから、ウェイト係数を周波数領域データに掛けて、パルス圧縮演算をする。パルス圧縮演算データをＩＦＦＴ演算して時間領域データに戻して、パルス圧縮し、レーダとターゲット物体との距離を求めている。
【０００３】
図２０は、従来のパルス圧縮処理装置の構成図である。図２０に示すように、従来のパルス圧縮処理装置は、ＦＦＴ演算部２、パルス圧縮演算部６及びＩＦＦＴ演算部８から成る。ＦＦＴ演算部２及びＩＦＦＴ演算部８は、独立に構成される。ＦＦＴ演算部２は、Ｎ個のＩステージバタフライ演算部４＃Ｉ（Ｉ＝１〜Ｎ）を有する。ＩＦＦＴ演算部８は、Ｎ個のＩステージバタフライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）を有する。
【０００４】
レーダ装置の受信部で受信された複素デジタルデータは、パルス圧縮処理装置内の処理ビット数に応じて、その値に関係なく、単純に固定ビット数だけ０が左詰めされ、レベル拡張される。例えば、入力データを８ビット、パルス圧縮処理装置内の処理ビット数を１６ビットとしたとき、全ての入力データに対して、下位８ビットに入力ビットが設定されて、上位８ビットに０が挿入される。
【０００５】
ＦＦＴ演算部２は、パイプライ結合したＩステージバタフライ演算部４＃Ｉ（Ｉ＝１〜Ｎ）により、ＦＦＴ演算を行って、周波数領域データに変換する。パルス圧縮処理装置６は、周波数軸上でパルス圧縮係数との乗算処理を行う。その後、ＩＦＦＴ演算部８は、パイプライン結合したＩステージバタフライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）により、ＦＦＴ演算部２のＩステージバタフライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）と同じアルゴリズムを用いて、ＩＦＦＴ演算をして、時間領域データに再変換する。これにより、パルス圧縮処理が行われていた。
【０００６】
【発明が解決しようとする課題】
従来のパルス圧縮処理装置では、以下の問題点があった。
【０００７】
（１）図２１は、２^１６個の複素デジタルデータ列に対して単純に入力データをレベル拡張してパルス圧縮処理を８回、位相をずらして実施して、各波形を重ね合わせて出力したときの出力波形図である。横軸にポイント番号（Ｐｏｉｎｔ［ｎ］）、他軸に最大出力レベルとレベル比（ｌｅｖｅｌ［ｄＢ］）を示している。
【０００８】
従来のパルス圧縮処理装置では、パルス圧縮処理装置の内部処理ビットに合わせて単純にレベル拡張して、固定少数点演算によりパルス圧縮処理を行っている。そのために、固定少数点演算による丸め誤差により、パルス圧縮波形の劣化が生じていた。
【０００９】
特に、最大振幅レベルが比較的小さい入力データ列が入力された図２１のような場合では、微小な振幅のデータについては、ＦＦＴ演算部２、パルス圧縮演算部６及びＩＦＦＴ演算部８における丸め誤差により、パルス圧縮後の時間データ値に誤差を生じ、パルス圧縮波形の劣化が顕著である。
【００１０】
そのため、ピーク値付近において、波形に切り込みが入ったような結果になってしまうため、ピーク値の位置検出に誤差を生じ、ターゲット物体の位置の検出に誤差が生じる。
【００１１】
これを回避する手法として、ブロック浮動少数点演算を使用する手段も考えられるが、内部の演算回路において、常に演算データの振幅を比較判定し、演算結果のオーバフローを監視する機能が必要となるため、回路規模が大きくなる。
【００１２】
（２）従来のＦＦＴ演算部２及びＩＦＦＴ演算部８は、それぞれ独立したＮ段パイプライン構成のバタフライ演算器で構成していたため、パルス圧縮処理装置の回路規模が大きくなるという問題点があった。
【００１３】
（３）従来のＦＦＴ演算部２とＩＦＦＴ演算部８では、同じアルゴリズムを使用していた。図２２は、Ｎ＝３の場合の従来のＦＦＴ演算アルゴリズムとＩＦＦＴ演算アルゴリズムを示す図である。図２２の白丸は、加減算器を示す。
【００１４】
図２２に示すように、従来のパルス圧縮処理装置では、ＦＦＴ演算とＩＦＦＴ演算とも同じアルゴリズム、例えば、入力データ整列型アルゴリズムを使用していた。入力整列型アルゴリズムを使用してＦＦＴ演算を行うと、Ｘ（０），Ｘ（４），Ｘ（２），Ｘ（６），Ｘ（１），Ｘ（５），Ｘ（３），Ｘ（７）の順に、ＦＦＴ演算データが出力される。
【００１５】
このＦＦＴ演算データに対して、入力整列型アルゴリズムを使用してＩＦＦＴ演算を行うと、１ステージバタフライ演算部では、Ｘ（０）とＸ（４），Ｘ（１）とＸ（５），Ｘ（２）とＸ（６），…を用いて、バタフライ演算が行われる。しかし、ＦＦＴ演算データの出力順とＩＦＦＴ演算データの処理順とが異なるため、ＩＦＦＴ演算データの処理順に合わせるために、ＦＦＴ演算データの並べ替えが必要であった。その並べ替えのために制御回路を必要としており、それだけ回路規模が大きくなっていた。
【００１６】
本発明は、このような点に鑑みてなされたものであり、簡単な回路構成によりパルス圧縮波形の劣化を防止し、且つＦＦＴ演算部及びＩＦＦＴ演算部の簡単な回路構成を実現することのできるパルス圧縮処理装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
図１は、本発明の原理図である。図１に示すように、パルス圧縮処理装置は、周波数変調された一定時間の第１複素デジタルデータ列の振幅の最大値と上限値とからレベル拡張量を算出し、前記各第１複素デジタルデータと前記レベル拡張量とを乗算して、第２複素デジタルデータ列を出力する入力レベル拡張手段１２と、一定時間の第２複素デジタルデータ列に対してＦＦＴ演算をして、第１周波数データ列に変換するＦＦＴ演算手段１４とを具備する。
【００１８】
そして、ウェイト関数に基いて第１周波数データの周波数に応じたウェイト係数を第１周波数データに乗算してパルス圧縮演算をして、第２周波数データ列を出力するパルス圧縮演算手段１６と、第２周波数データ列に対してＩＦＦＴ演算をして、一定時間の第３複素デジタルデータ列に変換するＩＦＦＴ演算手段１８と、各第３複素デジタルデータをレベル拡張量で除算する出力レベル制御手段２０とを具備する。
【００１９】
以上のような構成によれば、入力レベル拡張手段１２は、周波数変調された一定時間の第１複素デジタルデータ列の振幅の最大値を求め、上限値と比較して、レベル拡張量を算出する。そして、レベル拡張量に従って、各第１複素デジタルデータとレベル拡張量を乗算してレベル拡張をする。
【００２０】
これにより、第１複素デジタルデータの最大振幅が微小な場合であっても、ＦＦＴ／ＩＦＦＴ演算における丸め誤差により波形が劣化することを防止することができる。出力レベル制御手段２０は、入力レベル拡張手段１２がレベル拡張量で乗算した分だけ除算して、入力の振幅レベルに戻す。このため、出力波形の劣化を防止することができると共に、入力の振幅レベルを保持することができる。
【００２１】
【発明の実施の形態】
図２は、本発明の実施形態によるパルス圧縮処理装置の構成図である。図２に示すように、パルス圧縮処理装置は、入力レベル拡張部２８、ＦＦＴ／ＩＦＦＴ演算データ入力部３０、ＦＦＴ／ＩＦＦＴ演算部３２及びパルス圧縮演算部３８及び出力レベル制御部４０を具備する。
【００２２】
本実施形態では、入力複素デジタルデータ列が一定の時間において、一定の範囲で周波数変調（例えば、−１００ＭＨｚ〜１００ＭＨｚ）されたチャープパルスであり、その実部（Ｉ信号）及び虚部（Ｑ信号）が共に８ビット、パルス圧縮処理装置の内部処理ビット数が１６ビット、チャープパルスの振幅の上限値が１２７であるとする。
【００２３】
図３は、図２中の入力レベル拡張部の構成図である。図３に示すように、入力レベル拡張部２８は、８→１６ビット拡張部４２、最大値検出部４４、データメモリ４６、空きビット数算出部４８及びレベル拡張部５０から構成される。
【００２４】
８→１６ビット拡張部４２は、外部から装置に入力される第１クロックに同期して、入力されるＩ，Ｑ信号の８ビットデータを、値はそのままにして、単純に１６ビットに拡張する。
【００２５】
レーダトリガ及び第１クロックに同期してカウントして、カウント値に従って、ＦＦＴ／ＩＦＦＴ演算部３２におけるＦＦＴ演算アルゴリズム（例えば、入力整列型）での処理順に一致し且つ各Ｉ，Ｑ信号がＦＦＴ演算において用いられるＡ系データ／Ｂ系データに応じて、図示しないがデータメモリ４６のＡ系／Ｂ系データメモリにライトする。Ｂ系データとは、ＦＦＴ演算において、複素係数が乗算される複素データをいう。Ａ系データとは、複素係数が乗算されない複素データをいう。
【００２６】
尚、ＦＦＴ演算アルゴリズムが入力データ整列型のとき、２^Ｎ個の前半の２^Ｎ−１個を入力順にＡ系データメモリにライトし、後半の２^Ｎ−１個を入力順にＢ系データメモリにライトする。
【００２７】
最大値検出部４４は、レーダトリガ及び第１クロックに同期して、各入力データのＩ，Ｑ成分の振幅を算出して、２^Ｎ個の入力データ列の振幅の最大値を算出する。データメモリ４６は、図示しないが２^Ｎ−１個の１６ビットに拡張されたＡ系データを記憶するＡ系データメモリ及び２^Ｎ−１個の１６ビットに拡張されたＢ系データを記憶するＢ系データメモリからなるＲＡＭである。
【００２８】
空きビット数算出部４８は、振幅の最大値から符号ビットと同じ値が何ビット分あるかを算出して、レベル拡張量を出力する。図４は、図３中のレベル拡張量を示す図である。図４に示すように、空きビット数算出部４８は、空きビット数が０，１，２，３，４，５，６，７に応じて、レベル拡張量２^０，２^１，２^２，２^３，２^４，２^５，２^６，２^０を出力すると共に、出力レベル制御部４０にシフト無し、１ビットシフト、２ビットシフト、３ビットシフト、４ビットシフト、５ビットシフト、６ビットシフト、シフト無しを通知する。
【００２９】
レベル拡張部５０は、レーダトリガ及び第２クロック（以下、これらの信号をタイミング信号という）に従ってカウントして、カウント値に応じて、データメモリ４６からＡ系データとＢ系データを同時にシーケンシャルにリードして、Ａ系データ×レベル拡張量及びＢ系データ×レベル拡張量を実施する。尚、レベル拡張部５０は、Ａ系及びＢ系データを出力しない場合は、出力信号線をハイインピーダンスにする。
【００３０】
図５は、図２中のＦＦＴ／ＩＦＦＴ演算用データ入力部の構成図である。図５に示すように、ＦＦＴ／ＩＦＦＴ演算用データ入力部３０は、ＦＦＴ演算用Ａ系データ，Ｂ系データが入力される各入力信号線に、抵抗５２＃Ａ１，５２＃Ｂ１を介して、ハイレベル（５Ｖ）が印加され、抵抗５２＃Ａ２，５２＃Ｂ２を介して、ローレベル（０Ｖ）が印加されている。
【００３１】
ＦＦＴ演算用Ａ系データ及びＩＦＦＴ演算用Ａ系データが入力される入力信号線が接続され、ＦＦＴ／ＩＦＦＴ演算部３２のＡ系データの入力端子に接続されている。ＦＦＴ演算用Ｂ系データとＩＦＦＴ演算用Ｂ系データが入力される入力信号線が接続され、ＦＦＴ／ＩＦＦＴ演算部３２のＢ系データの入力端子に接続されている。
【００３２】
ＦＦＴ／ＩＦＦＴ演算部３２は、ダイナミックレンジ制御部３４及びＮ個のＩステージバタフライ演算部３６＃Ｉ（Ｉ＝１〜Ｎ）からなる。ダイナミックレンジ制御部３４は、各ステージのＦＦＴ／ＩＦＦＴ信号がＦＦＴ演算期間を示すときは、各ステージバタフライ演算部３６＃Ｉの演算結果に対して、レベル制御を行い、ＦＦＴ／ＩＦＦＴ信号がＩＦＦＴ演算期間を示すときは、ウェイト関数信号に従って、各ステージバタフライ演算部３６＃Ｉの演算結果に対して、レベル制御を行う。
【００３３】
レベル制御するのは、次ステージバタフライ演算部３６＃（Ｉ＋１）等で入力データ列に含まれるノイズなどによるオーバフローを最小の誤差で防止するためである。レベル制御には、ビットシフト処理とリミッティング処理がある。ビットシフト処理とは、１ビット下位にシフトして１／２倍することをいう。リミッティング処理とは、Ｉステージバタフライ演算部３６＃Ｉでの演算結果の複素データの振幅が（２^１５−１）より大きいときは、振幅を（２^１５−１）に固定し、−（２^１５−１）より小さいときは、振幅を−（２^１５−１）に固定することをいう。
【００３４】
レベル制御は、各ステージバタフライ演算部３６＃Ｉ毎に行われる。ＦＦＴ演算結果に対するレベル制御は、装置入力であるチャープパルス信号に対する各ステージバタフライ演算部３６＃Ｉの出力データ列のレベル遷移を、シミュレーシンにより算出し、どのバタフライ演算部３６＃Ｉでオーバフローが予測されるかを求めておく。
【００３５】
この予測結果に従って、ビットシフト処理するステージバタフライ演算部３６＃Ｉ及びリミッティング処理するバタフライ演算部３６＃Ｊを決定して、これに従って、ダイナミックレンジ制御部３４によりレベル制御する。
【００３６】
また、ＩＦＦＴ演算結果に対するレベル制御は、チャープパルス信号、ＦＦＴ演算、ウェイト関数に応じたパルス圧縮演算及びＩＦＦＴ演算をシミュレーションして、各ステージバタフライ演算部３６＃Ｉでのレベル遷移を算出しておき、シミュレーション結果に従って、レベル制御部３４により、各ステージ毎に、ビットシフト又はリミッティング処理を行う。
【００３７】
図６は、パルス圧縮処理演算におけるウェイト関数を示す図である。ウェイト関数には、図６（ａ）に示すようにパルス圧縮切関数、図６（ｂ）に示すように矩形ウェイト関数（ウェイト種別１）及び図６（ｃ）に示すようにハミングウェイト関数（ウェイト種別２）などがある。
【００３８】
図７は、ミュレーションによる予測に基いたダイナミックレンジ制御の一例を示す図である。図７に示すダイナミックレンジ制御は、振幅＝１２７のチャープパルスを用いて、ＦＦＴ演算、ＦＦＴ演算＋パルス圧縮切関数によるパルス圧縮演算＋ＩＦＦＴ演算、ＦＦＴ演算＋ウェイト種別１によるパルス圧縮演算＋ＩＦＦＴ演算、及びＦＦＴ演算＋ウェイト種別２によるパルス圧縮演算＋ＩＦＦＴ演算をシミュレーションした結果に従って、ビットシフトするバタフライ演算ステージが決定したものである。
【００３９】
図８は、図２中のＩステージバタフライ演算部の構成図である。図８に示すように、Ｉステージバタフライ演算部３６＃Ｉは、時分割処理制御部６０＃Ｉ、係数メモリ６２＃Ｉ、複素乗算器６４＃Ｉ、Ｄ−ＦＦ６６＃Ｉ、複素加算器６８＃Ｉ、複素減算器７０＃Ｉ、レベル制御部７２＃Ｉ、スイッチング制御・データメモリ制御部７４＃Ｉ、マトリクススイッチ７６＃Ｉ、データメモリ７８＃Ｄ１１，７８＃Ｄ１２，７８＃Ｄ２１，７８＃Ｄ２２及びマトリクススイッチ８２＃Ｉからなる。
【００４０】
時分割処理制御部６０＃Ｉは、ＩステージのステージＮｏ．（＝Ｉ）を出力すると共に、タイミング信号に同期してカウントし、カウント値に従って、レーダトリガの周期ＴのＦＦＴ演算期間とＩＦＦＴ演算期間とに時分割して、ＦＦＴ演算期間／ＩＦＦＴ演算期間いずれであるかを示すＦＦＴ／ＩＦＦＴ信号を生成する。
【００４１】
但し、ステージバタフライ演算部３６＃ＩのＦＦＴ演算期間／ＩＦＦＴ演算期間は、次ステージバタフライ演算部３６＃（Ｉ＋１）のＩＦＦＴ／ＦＦＴ演算期間に一致するものとする。
【００４２】
これにより、ＦＦＴ演算とＩＦＦＴ演算を一定時間Ｔ内に実行できると共に、ＩステージのＦＦＴ／ＩＦＦＴ演算が終了すると、（Ｉ＋１）ステージで間欠的にＩステージのＦＦＴ／ＩＦＦＴ演算結果を使用して、ＦＦＴ／ＩＦＦＴ演算を行うことができる。即ち、Ｎステージのバタフライ演算部３６＃Ｉ（Ｉ＝１〜Ｎ）によりＦＦＴ演算及びＩＦＦＴ演算がパイプライン処理することができる。
【００４３】
図９は、本発明の実施形態によるＮ＝３（入力データ数＝２^３）の場合におけるＦＦＴ演算及びＩＦＦＴ演算の一例を示す図である。係数メモリ６２＃Ｉには、全てのステージにおけるＦＦＴ／ＩＦＦＴ演算用の複素係数がＦＦＴ／ＩＦＦＴ演算の処理順に従って、シーケンシャルに予め記憶されている。尚、ＩＦＦＴ係数は、ＦＦＴ係数の複素共役形の形をしたものである。
【００４４】
例えば、Ｎ＝３の場合、図に示すように、係数メモリ６２＃Ｉには、１ステージのＦＦＴ演算について、Ｗ^０，Ｗ^０，Ｗ^０，Ｗ^０、ＩＦＦＴ演算について、Ｗ^０，Ｗ^０，Ｗ^０，Ｗ^０、２ステージのＦＦＴ演算について、Ｗ^０，Ｗ^０，Ｗ^２，Ｗ^２，ＩＦＦＴ演算について、Ｗ^０，Ｗ^６，Ｗ^０，Ｗ^６がシーケンシャルに記憶される。但し、Ｗ^ｘ＝ｅ^−ｊ２π^ｘ／Ｎである。
【００４５】
係数メモリ６２＃Ｉは、タイミング信号に同期してカウントし、カウント値とＦＦＴ／ＩＦＦＴ信号及びステージＮｏ．に応じたアドレス領域から複素係数をリードする。複素乗算器６４＃Ｉは、係数メモリ６２＃Ｉから出力される複素係数とＢ系データとの乗算を行う。Ｄ−ＦＦ６６＃Ｉは、Ａ系データと同時に入力されるＢ系データに対する乗算が終了するまでの間、Ａ系データを保持する。
【００４６】
複素加算器６８＃Ｉは、Ｄ−ＦＦ６６＃Ｉの複素データ出力と複素乗算器６４＃Ｉの複素データ出力とを複素加算する。複素減算器７０＃Ｉは、Ｄ−ＦＦ６６＃Ｉの複素データ出力から複素乗算器６４＃Ｉの複素データ出力を複素減算する。レベル制御部７２＃Ｉは、ダイナミックレンジ制御部３４の指示に従って、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉの２つの複素データ出力に対して、１ビットシフト処理又はリミティング処理を行う。
【００４７】
スイッチング制御・データメモリ制御部７４＃Ｉは、タイミング信号に同期してカウントし、カウント値及びＦＦＴ／ＩＦＦＴ信号に従って、マトリクススイッチ７６＃Ｉ，８２＃Ｉ及びデータメモリ７８＃Ｄ１１，７８＃Ｄ１２，７８＃Ｄ２１，７８＃Ｄ２２を以下のように制御する。
【００４８】
（１）データメモリ７８＃Ｄ１１，７８＃Ｄ１２とデータメモリ７８＃Ｄ２１，７８＃Ｄ２２に、リードとライトを同時に行う。例えば、データメモリ７８＃Ｄ１１，７８＃Ｄ１２に複素データをライトしている間は、データメモリ７＃Ｄ２１，７８＃Ｄ２２から複素データのリードを行う。
【００４９】
（２）データメモリ７８＃Ｄ１１，７８＃Ｄ１１とデータメモリ７８＃Ｄ２１，７８＃Ｄ２２へのリード及びライトを半周期Ｔ／２毎に切り替える。前半の半周期（例えば、ＦＦＴ演算期間）において、データメモリ７８＃Ｄ１１，７８＃Ｄ１２にライト、データメモリ７８＃２１，７８＃２２からリードしているとき、後半の半周期（例えば、ＩＦＦＴ演算期間）において、データメモリ７８＃Ｄ１１，７８＃Ｄ１２からリード、データメモリ７８＃Ｄ２１，７８＃Ｄ２２にライトする。
【００５０】
（３）複素加算器６８＃Ｉ及び複素減算器７０＃Ｉから同時に出力される２つの複素データに対してレベル制御部７２＃Ｉによりレベル制御された複素データを、データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２のいずれか）に、次ステージのＦＦＴ／ＩＦＦＴ演算アルゴリズムに従った処理順の並びでライトされるように、データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２のいずれか）及びマトリックススイッチ７６＃Ｉを制御する。これらの制御は、タイミング信号に同期してカウントして、カウント値とＦＦＴ／ＩＦＦＴ信号が示すＦＦＴ演算期間／ＩＦＦＴ演算期間に従って行う。
【００５１】
例えば、Ｎ＝３の場合、図９に示すように、１ステージについて、ＦＦＴ演算では、Ｘ（０）とＸ（４）に対してバタフライ演算をした２つの複素データが同時に出力されるが、２ステージにおいて、複素加算器６８＃Ｉの出力データＸ（０）が最初にＡ系データとして処理され、複素減算器７０＃Ｉの出力データＸ（４）は３番目にＡ系データとして処理される。そのため、複素加算器６８＃Ａの出力データＸ（０）は、例えば、データメモリ７８＃Ｄ１１の１番目のアドレス領域に、複素減算器７０＃Ｉの出力データＸ（４）は、例えば、データメモリ７８＃Ｄ１２の３番目のアドレス領域にライトする。
【００５２】
また、Ｎ＝３の場合、１ステージについて、３番目に演算されるＸ（２）とＸ（６）の対する複素加算器７８＃Ｉの出力データＸ（２）は２ステージにおいて、最初にＢ系データとして処理されるので、出力データＸ（２）は、最初に処理されるＡ系データがライトされたデータメモリ７８＃Ｄ１１とは異なるデータメモリ７８＃Ｄ１２の１番目のアドレス領域にライトされる。同様に、１ステージについて、３番目に演算されるＸ（２）とＸ（６）に対する複素減算器８０＃Ｉの出力データＸ（６）は２ステージにおいて、３番目にＢ系データとして処理されるので、出力データＸ（６）は、３番目に処理されるＡ系データＸ（４）がライトされたデータメモリ７８＃Ｄ１２と異なるデータメモリ７８＃Ｄ１１の３番目のアドレスにライトされる。
【００５３】
（４）データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２）の先頭から順にリードし、Ａ系データをＡ系の信号線に、Ｂ系データをＢ系の信号線にそれぞれ出力するようにマトリクススイッチ８２＃Ｉを制御する。
【００５４】
図１０は、本発明の実施形態によるＮ＝３の場合におけるＦＦＴ演算アルゴリズムとＩＦＦＴ演算アルゴリズムの一例を示す図である。図１０に示すように、本実施形態では、ＦＦＴ演算とＩＦＦＴ演算でアルゴリズムが異なる。例えば、ＦＦＴ演算を入力データ整列型、ＩＦＦＴ演算を出力データ整列型としている。尚、ＦＦＴ演算を出力データ整列型、ＩＦＦＴ演算を入力データ整列型としてもよい。
【００５５】
図１０に示すように、ＦＦＴ演算を入力データ整列型としたとき、ＦＦＴ演算データは、（Ｘ（０），Ｘ（４）），（Ｘ（２），Ｘ（６）），（Ｘ（１），Ｘ（５）），（Ｘ（３），Ｘ（７））の並びの順に出力される。ここで、（Ｘ（０），Ｘ（４））などの大括弧中のカンマにより区切られた２つの複素データは同時に出力されることを示す。
【００５６】
尚、図１０中のＸ（ｉ）の括弧中の番号ｉは、ｉ番目の入力データ、ｉ×ｆ０の周波数のＦＦＴ変換データ又はｉ番目の入力データのＩＦＦＴ演算データを示す。但し、ｆ０＝１／（ｔ×２^Ｎ）、ｔは入力データのサンプリング周期である。
【００５７】
ＩＦＦＴ演算は出力整列型であり、ＩＦＦＴ演算では、Ｘ（０）とＸ（４），Ｘ（２）とＸ（６），Ｘ（１）とＸ（５），Ｘ（３）とＸ（７）の順に、ＩＦＦＴ演算をするので、データの並び替えの必要がない。そのため、最終ステージでＦＦＴ演算データをデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライトするとき、その出力順にデータをライトすれば良く、スイッチング制御・データメモリ制御部７４＃Ｎの制御が簡単になる。
【００５８】
図８中のマトリクススイッチ７６＃Ｉは、スイッチング制御部７４＃Ｉの制御に従って、レベル制御部７２の２つの複素データを指示された出力端子に出力する。データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１，２）は、スイッチング制御・データメモリ制御部７４＃Ｉの制御に従って、データをリード／ライトする。マトリクススイッチ８２＃Ｉは、スイッチング制御部７４＃Ｉの制御に従って、入力端子に入力されたデータを指示された出力端子に出力する。
【００５９】
図１１は、図２中のパルス圧縮演算部の構成図である。図１１に示すようにパルス圧縮演算部３６は、時分割処理制御部９０、係数メモリ９２、複素乗算器９４、出力タイミング制御部９６、データメモリ９８及び出力経路選択部１００を有する。時分割処理制御部９０は、タイミング信号に従ってカウントして、周期Ｔをパルス圧縮演算期間とスルー演算期間に時分割して、パルス圧縮演算期間及びスルー演算期間のいずれかであるかを示すＦＦＴ／ＩＦＦＴ信号を出力する。
【００６０】
係数メモリ９２は、ＦＦＴ演算されてＮステージバタフライ演算部３６＃Ｎから出力されたＡ系，Ｂ系の各周波数データに対して複素乗算する、パルス圧縮波形の複素共役波形に図６に示したウェイト関数を乗じた係数波形の係数を記憶している。
【００６１】
係数メモリ９２は、タイミング信号に従ってカウントし、カウント値とＦＦＴ／ＩＦＦＴ信号及びウェイト関数信号に従って、ＦＦＴ／ＩＦＦＴ信号がパルス圧縮演算期間を示すとき、カウント値が示すＦＦＴ演算データに掛けるウェイト関数に応じたＡ系及びＢ系データに対する係数を読み出す。また、ＦＦＴ／ＩＦＦＴ信号がスルー演算期間を示すとき、係数＝１を読み出して、出力する。
【００６２】
複素乗算器９４は、Ａ系データ及びＢ系データと係数メモリ９２から出力される係数をそれぞれ乗算して、出力する。出力タイミング制御部９６は、フィードバック用タイミング信号（レーダトリガ及び第２クロック）に従ってカウントして、カウント値とＦＦＴ／ＩＦＦＴ信号に従って、データメモリ９８を制御して、係数を乗算したＡ系，Ｂ系のＩＦＦＴ演算用データ又はスルーしたパルス圧縮演算データをリード又はライトする。
【００６３】
出力タイミング制御部９６は、データメモリ９８へのリードとライトを、同時に行うよう制御すると共に、データメモリ９８へのリードとライトをパルス圧縮演算期間とスルー演算期間の遷移に従って切り替える。更に、出力タイミング制御部９６は、パルス圧縮演算期間のとき、データメモリ９８からの出力を、パルス圧縮演算出力データを出力する信号線に、スルー演算期間のとき、データメモリ９８からの出力を、ＩＦＦＴ演算用データを出力する信号線に出力するよう指示する選択信号を出力経路選択部１００に出力する。
【００６４】
データメモリ９８は、パルス圧縮演算出力データとＩＦＦＴ演算用フィードバックデータを記憶するための２ブロックで構成されて、出力タイミング制御部９６の制御に従って、データのライト及びリードをする。
【００６５】
出力経路選択部１００は、選択信号に従って、パルス圧縮演算データ又はＩＦＦＴ演算用フィードバックデータを該当する信号線に出力する。パルス圧縮演算用データを出力する信号線は、出力レベル制御部４０に接続され、ＩＦＦＴ演算用フィードバックデータを出力する信号線は、ＦＦＴ／ＩＦＦＴ演算データ入力部３０に接続されている。
【００６６】
図１２は、図２中の出力レベル制御部の構成図である。図１２に示すように、出力レベル制御部４０は、レベル補正部１１０を有する。レベル補正部１１０は、タイミング信号に従って、パルス圧縮演算出力データを図１３に示すレベル補正量に従って、ビットシフトをする。
【００６７】
図１３は、レベル補正量を示す図である。図１３に示すように、レベル補正量は、入力レベル拡張部２８からの情報に従って補正量である。たとえば、入力レベル拡張部２８からの情報が、シフト無し、１ビットシフト、２ビットシフト、３ビットシフト、４ビットシフト、５ビットシフト、６ビットシフトであれば、レベル補正量は、１倍、１／２倍、１／２^２倍、１／２^３倍、１／２^４、１／２^５倍、１／２^６倍である。
【００６８】
以下、図２のパルス圧縮処理装置の動作説明をする。図１４は、装置入力データ波形図であり、特に、同図（ａ）はＩ信号、同図（ｂ）はＱ信号であり、横軸に時間、縦軸に振幅を示している。図１５は、図２のパルス圧縮処理装置のタイミングチャートである。図１６は、図２のパルス圧縮処理装置の動作説明図である。
【００６９】
（ａ）入力レベル拡張
パルス圧縮処理装置には、図１４で示される周波数（−１００ＭＨｚ〜１００ＭＨｚ）の範囲で周波数変調されたチャープパルスを含むＩｃｈ（実部）及びＱｃｈ（虚部）の８ビットデジタルデータが２^１６（＝６５５３６）個、順次入力される。尚、ここでは、Ｎ＝１６の場合を例に説明する。
【００７０】
図３中の８→１６ビット拡張部４２は、第１クロックに同期して、８ビットデジタル複素データを入力して、上詰めにしにして１６ビット長のデータにビット拡張する。レーダトリガ及び第１クロックに同期してカウントして、ＦＦＴ演算アルゴリズムの処理順の並びになるように、Ａ系データ又はＢ系データをデータメモリ４６の該当するアドレス領域にライトする。
【００７１】
最大値検出部４４は、ＩｃｈとＱｃｈのデジタル複素データの絶対値（振幅）を算出して、２^１６個の複素データについて、振幅の最大値を求める。尚、ここでは、振幅の最大値の上限は、１２７とする。空きビット数算出部４８は、振幅の最大値が符号ビットと同じ値が何ビット分であるかを算出して、図４に示したレベル拡張量をレベル拡張部５０及び出力レベル拡張部４０に出力する。
【００７２】
レベル拡張部５０は、タイミング信号に同期して、データメモリ４６からＡ系データ及びＢ系データを同時にリードして、Ａ系及びＢ系データ×レベル拡張量を行い、ＦＦＴ／ＩＦＦＴ演算用データ入力部３０を通して、ＦＦＴ／ＩＦＦＴ演算部３２に出力する。
【００７３】
（ｂ）ＦＦＴ演算、ＩＦＦＴ演算の時分割制御
ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉ中の時分割処理制御部６０＃Ｉは、ステージＮｏ．を出力すると共に、タイミング信号に同期してカウントして、カウンタ値に従って、周期Ｔの半周期をＦＦＴ演算，残りの半周期をＩＦＦＴ演算を行うように指示するＦＦＴ／ＩＦＦＴ信号を出力する。
【００７４】
１ステージバタフライ演算部３６＃１におけるＦＦＴ演算周期期間は、入力レベル拡張部２８からのＡ系及びＢ系データの出力タイミングにより決まる。１ステージＦＦＴ／ＩＦＦＴ演算部３６＃１でＦＦＴ演算周期期間が決まる、１ステージでのＩＦＦＴ演算周期が決まる。ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉ（２≦Ｉ≦１６）のＦＦＴ演算周期／ＩＦＦＴ演算周期は、図１５に示すように、（Ｉ−１）ステージＦＦＴ／ＩＦＦＴ演算部３６＃（Ｉ−１）のＩＦＦＴ演算周期／ＦＦＴ演算周期に一致するように決定される。
【００７５】
（ｃ）ＦＦＴ演算
係数メモリ６２＃Ｉは、ＦＦＴ／ＩＦＦＴ信号がＦＦＴ演算期間を示すとき、タイミング信号に従ってカウントして、カウント値に従って、Ｂ系データに応じた複素係数を複素乗算器６４＃Ｉに出力する。
【００７６】
複素乗算器６４＃Ｉは、Ｂ系データと複素係数とを乗算して、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉに出力する。Ｄ−ＦＦ６６＃Ｉは、Ａ系データを一定時間保持してから、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉに出力する。
【００７７】
ダイナミックレンジ制御部３４は、ステージＮｏ．で示されるステージのＦＦＴ／ＩＦＦＴ信号及び図７に示したダイナミックレンジ制御に従って、ＦＦＴ演算の場合は、図７に該当するステージのレベル制御部７２＃Ｉにビットシフトを指示して、図７に該当しないステージのレベル制御部７２＃Ｊ（Ｊ≠Ｉ）にリミッティング処理を指示する。
【００７８】
レベル制御部７２＃Ｉは、ダイナミックレンジ制御部３４からの指示に従って、複素加算器６８＃Ｉ及び複素減算器７０＃Ｉの出力複素データに対して、１ビットシフト処理又はリミッティング処理を行って、マトリクススイッチ７６＃Ｉに出力する。これによりＦＦＴ演算におけるオーバフローを最小限の演算誤差で防止することができる。
【００７９】
スイッチング制御・データメモリ制御部７４＃Ｉは、タイミング信号に従って、カウントして、ＦＦＴ演算期間のとき、カウンタ値から、マトリクススイッチ７６＃Ｉ及びデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２）を制御して、レベル制御部７２＃Ｉの２個の複素出力データを、次ステージにおける入力順の並びに一致するようにデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ＝１又は２）にライトする。
【００８０】
尚、本実施形態では、ＦＦＴ演算とＩＦＦＴ演算のアルゴリズムが異なるので、１６ステージＦＦＴ／ＩＦＦＴ演算部３６＃１６のデータメモリ制御部７４＃１６では、レベル制御部７２＃Ｉの複素出力データの出力順にデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライトして行けばよい。
【００８１】
ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉにおいて、２^１６個のＡ系データ及びＢ系データに対するＦＦＴのバタフライ演算を終了すると、ＦＦＴ演算期間にデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライトされた複素データは、ＩＦＦＴ演算期間の間に、スイッチング制御・マトリクス制御部７４＃Ｉの制御により、先頭から順にＡ系データ及びＢ系データがリードされて、次ステージＦＦＴ／ＩＦＦＴ演算部３６＃（Ｉ＋Ｉ）又はパルス圧縮演算部３８に出力される。
【００８２】
このようにして、各ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃ＩでＦＦＴ演算周期の間にＦＦＴ演算が行われることにより、図１５及び図１６に示すように、パイプライン処理される。
【００８３】
１ステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉに複素データが入力されてから１６周期後にパルス圧縮演算部３８に出力される。このＦＦＴ演算処理は、タイミング信号により同期が取られているので、データが欠落することなくパイプライン処理される。
【００８４】
（ｄ）パルス圧縮演算
図１１中の時分割処理制御部９０は、フィードバック用タイミング信号に従って、レーダトリガの周期Ｔの半周期をパルス圧縮演算周期、残り半周期をスルー演算周期に時分割する信号を生成する。
【００８５】
但し、パルス圧縮演算周期／スルー演算周期は、１６ステージバタフライ演算部３６＃１６のＩＦＦＴ演算周期／ＦＦＴ演算周期に一致する。
【００８６】
係数メモリ９２は、ＦＦＴタイミング信号に従ってカウントして、ＦＦＴ／ＩＦＦＴ信号がパルス圧縮演算を示すとき、ウェイト関数信号に従い、カウント値に対応するＡ系データ及びＢ系データに対する係数を出力する。複素乗算器９４は、Ａ系データ及びＢ系データと係数を乗算して出力する。
【００８７】
出力タイミング制御部９６は、フィードバック用タイミング信号に同期してカウントして、複素乗算器９４から出力されるＡ系データ及びＢ系データをデータメモリ９８に入力順と同じ並びでライトする。
【００８８】
データメモリ９８にライトされたパルス圧縮演算されたＡ系及びＢ系データは、スルー演算期間、出力タイミング制御部９６の制御によりリードされて、出力経路選択部１００及びＦＦＴ／ＩＦＦＴ演算データ入力部３０を通して、ＦＦＴ／ＩＦＦＴ演算部３２の１ステージバタフライ演算部３６＃１に入力される。
【００８９】
Ｎ＝１６であり偶数なので、１ステージバタフライ演算部３６＃１のＩＦＦＴ演算期間とスルー期間とが一致するので、パルス圧縮演算部３８のＡ系及びＢ系データは、１ステージバタフライ演算部３６＃１のＩＦＦＴ演算期間の間に入力される。
【００９０】
（ｅ）ＩＦＦＴ演算
ＦＦＴ／ＩＦＦＴ信号がＩＦＦＴ演算期間を示す場合もＦＦＴ演算の場合と同様にして、Ｉステージバタフライ演算部３６＃Ｉの係数メモリ６２＃Ｉは、ＩＦＦＴ演算用の複素係数を複素乗算器６２＃Ｉに出力する。複素乗算器６４＃Ｉ，Ｄ−ＦＦ６６＃Ｉ，複素加算器６８＃Ｉ及び複素減算器７０＃ＩによりＩＦＦＴ演算を行って、レベル制御部７２＃Ｉに出力される。
【００９１】
ダイナミックレンジ制御部３４は、ＩＦＦＴ演算周期の間に、図６に示したウェイト関数の係数に従って設定された図７に示したダイナミックレンジ制御により、各ステージ毎に、１ビットシフト処理又はリミッティング処理をレベル制御部７２＃Ｉに指示する。
【００９２】
レベル制御部７２＃Ｉは、ダイナミックレンジ制御部３４の指示に従って、２個の複素データに対して、１ビットシフト又はリミッティング処理を行う。これにより、ＩＦＦＴ演算によるオーバフロを最小の演算誤差で回避することができる。
【００９３】
スイッチング制御・データメモリ制御部７４＃Ｉは、ＦＦＴ演算期間にライトしたデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２とは異なるデータメモリ７８＃Ｄｊ１，Ｄｊ２（ｊ≠ｉ）に、次（Ｉ＋１）ステージバタフライ演算部３６＃（Ｉ＋１）のＩＦＦＴ演算処理順の並びでレベル制御部７２＃Ｉの２個の複素出力データをライトする。
【００９４】
スイッチング制御・データメモリ制御部７４＃Ｉは、ＦＦＴ周期の間にデータメモリ７８＃Ｄｊ１，７８＃Ｄｊ２にライトしたＡ系及びＢ系データを先頭から順にリードして、次ステージバタフライ演算部３６＃（Ｉ＋１）に出力する。このようにして、ＩＦＦＴ演算周期において、各Ｉステージバタフライ演算部３６＃ＩでＩＦＦＴ演算がパイプライン処理される。
【００９５】
１６ステージバタフライ演算部３６＃１６から出力されたＡ系，Ｂ系のパルス圧縮演算出力データは、スルー演算期間において、パルス圧縮演算部３８に入力される。パルス圧縮演算部３８は、スルー演算期間において、図１６に示すように、パルス圧縮演算出力データ×１のスルー演算をして、データメモリ９８にライトする。パルス圧縮演算期間において、データメモリ９８からパルス圧縮演算出力データをリードして、出力レベル制御部４０に出力する。
【００９６】
（ｆ）レベル補正
図１２中のレベル補正部１１０は、タイミング信号に同期して、パルス圧縮演算出力データを入力して、入力レベル拡張部２８からのレベル拡張量の情報を元に、レベル補正（指示された情報分のビット分、全データ列を下位方向にビットシフトする）を行い、外部に出力する。このため、装置入力データの振幅レベルの情報を損なうことなく、外部に出力できる。
【００９７】
図１７は、最大振幅に応じて、入力レベル拡張部２８により入力データをレベル拡張した場合のパルス圧縮処理波形図である。図１７に示すように、最大振幅レベルに応じて入力データをレベル拡張した場合は、最大振幅レベルが微小レベルの入力データが入力されたときでも、図２１の場合と比較して、波形劣化を防止することができることが分かる。
【００９８】
図１８は、図１４の入力波形に対してウェイト種別１によりパルス圧縮演算を行ったときの図２のパルス圧縮処理装置の出力波形図である。図１９は、図１８と同じ入力波形とパルス圧縮演算をパソコンにより行った場合の理論波形図である。図１８及び図１９に示すように、図２のパルス圧縮処理装置を使用したとき、理論波形に近い波形が出力されることが分かる。
【００９９】
【発明の効果】
本発明によれば、最大振幅レベルに応じて、レベルを拡張してＦＦＴ／ＩＦＦＴ演算をするので、演算誤差を極力抑えて、パルス圧縮処理出力波形の劣化を抑制することができる。また、１つのバタフライ演算部でＦＦＴ／ＩＦＦＴ演算を時分割して行うので、回路規模を小さくすることができる。更に、ダイナミックレンジ制御をするので演算中でのオーバーフローを防止することができるため、演算誤差を最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の実施形態によるパルス圧縮処理装置の構成図である。
【図３】図２中の入力レベル拡張部の構成図である。
【図４】図３中のレベル拡張量を示す図である。
【図５】図２中のＦＦＴ／ＩＦＦＴ演算用データ入力部の構成図である。
【図６】ウェイト関数を示す図である。
【図７】ダイナミックレンジ制御を示す図である。
【図８】図２中のＩステージバタフライ演算部の構成図である。
【図９】本発明の実施形態によるＦＦＴ演算及びＩＦＦＴ演算を示す図である。
【図１０】本発明の実施形態によるＦＦＴ演算アルゴリズム及びＩＦＦＴ演算アルゴリズムを示す図である。
【図１１】図２中のパルス圧縮演算部の構成図である。
【図１２】図２中の出力レベル制御部の構成図である。
【図１３】レベル補正量を示す図である。
【図１４】装置入力データ波形図である。
【図１５】図２のパルス圧縮処理装置のタイミングチャートである。
【図１６】図２のパルス圧縮処理装置の動作説明図である。
【図１７】最大振幅レベルに応じて、入力データをレベル拡張した場合のパルス圧縮処理波形図である。
【図１８】図２のパルス圧縮処理装置の出力波形図である。
【図１９】パルス圧縮出力の理論波形図である。
【図２０】従来のパルス圧縮処理装置の構成図である。
【図２１】単純にレベル拡張をした従来のパルス圧縮処理装置の出力波形図である。
【図２２】従来のＦＦＴ演算アルゴリズムとＩＦＦＴ演算アルゴリズムを示す図である。
【符号の説明】
１２入力レベル拡張手段
１４ＦＦＴ演算手段
１６パルス圧縮演算手段
１８ＩＦＦＴ演算手段
２０出力レベル制御手段[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a pulse compression processing device in a radar device.
[0002]
[Prior art]
In the radar device, a transmitting side transmits a chirped pulse signal that has been frequency-modulated in a certain frequency range, and a receiving side receives a reflected wave that has hit a target object and has returned. Then, the received time domain data is subjected to an FFT calculation to convert it into frequency domain data, and then a weight coefficient is multiplied by the frequency domain data to perform a pulse compression calculation. The pulse compression calculation data is subjected to an IFFT calculation to return to time domain data, pulse compression is performed, and the distance between the radar and the target object is obtained.
[0003]
FIG. 20 is a configuration diagram of a conventional pulse compression processing device. As shown in FIG. 20, the conventional pulse compression processing device includes an FFT operation unit 2, a pulse compression operation unit 6, and an IFFT operation unit 8. The FFT operation unit 2 and the IFFT operation unit 8 are configured independently. The FFT operation unit 2 includes N I-stage butterfly operation units 4 # I (I = 1 to N). The IFFT operation unit 8 includes N I-stage butterfly operation units 10 # I (I = 1 to N).
[0004]
The complex digital data received by the receiving unit of the radar device is simply left-justified with a fixed number of bits to the left according to the number of bits to be processed in the pulse compression processing device and regardless of its value, and the level is extended. For example, when the input data is 8 bits and the number of processing bits in the pulse compression processing apparatus is 16 bits, the input bits are set in the lower 8 bits and 0 is inserted in the upper 8 bits for all the input data. Is done.
[0005]
The FFT operation unit 2 performs an FFT operation by using an I-stage butterfly operation unit 4 # I (I = 1 to N) connected in a pipeline manner, and converts the data into frequency domain data. The pulse compression processing device 6 performs a multiplication process with a pulse compression coefficient on the frequency axis. Thereafter, the IFFT operation unit 8 is connected to the I-stage butterfly operation units 10 # I (I = 1 to N) of the FFT operation unit 2 by the pipeline-connected I-stage butterfly operation units 10 # I (I = 1 to N). Using the same algorithm, an IFFT operation is performed, and the data is converted back to time domain data. Thus, the pulse compression processing has been performed.
[0006]
[Problems to be solved by the invention]
The conventional pulse compression processing apparatus has the following problems.
[0007]
(1) FIG. ¹⁶ FIG. 10 is an output waveform diagram when the input data is simply extended in level with respect to a plurality of complex digital data strings, pulse compression processing is performed eight times with a phase shifted, and the respective waveforms are superimposed and output. The horizontal axis indicates the point number (Point [n]), and the other axis indicates the maximum output level and the level ratio (level [dB]).
[0008]
In the conventional pulse compression processing apparatus, the level is simply extended according to the internal processing bits of the pulse compression processing apparatus, and the pulse compression processing is performed by fixed-point arithmetic. For this reason, the rounding error caused by the fixed-point operation causes deterioration of the pulse compression waveform.
[0009]
In particular, in the case as shown in FIG. 21 in which an input data string having a relatively small maximum amplitude level is input, for data having a small amplitude, a rounding error in the FFT operation unit 2, the pulse compression operation unit 6, and the IFFT operation unit 8 causes Then, an error occurs in the time data value after the pulse compression, and the pulse compression waveform is significantly deteriorated.
[0010]
As a result, the waveform has a notch near the peak value, so that an error occurs in the detection of the position of the peak value, and an error occurs in the detection of the position of the target object.
[0011]
As a method of avoiding this, a means using block floating-point arithmetic is also conceivable, but since an internal arithmetic circuit always needs to have a function of comparing and judging the amplitude of arithmetic data and monitoring an overflow of the arithmetic result. , The circuit scale becomes large.
[0012]
(2) Since the conventional FFT operation unit 2 and IFFT operation unit 8 are each configured by an independent N-stage pipelined butterfly operation unit, there is a problem that the circuit scale of the pulse compression processing device becomes large. .
[0013]
(3) The conventional FFT operation unit 2 and the IFFT operation unit 8 use the same algorithm. FIG. 22 shows a conventional FFT operation algorithm and an IFFT operation algorithm when N = 3. A white circle in FIG. 22 indicates an adder / subtractor.
[0014]
As shown in FIG. 22, in the conventional pulse compression processing apparatus, the same algorithm as the FFT operation and the IFFT operation, for example, the input data alignment type algorithm is used. When an FFT operation is performed using the input alignment type algorithm, X (0), X (4), X (2), X (6), X (1), X (5), X (3), X FFT operation data is output in the order of (7).
[0015]
When an IFFT operation is performed on the FFT operation data using an input alignment type algorithm, the one-stage butterfly operation unit generates X (0) and X (4), X (1) and X (5), X A butterfly operation is performed using (2) and X (6),. However, since the output order of the FFT operation data is different from the processing order of the IFFT operation data, it is necessary to rearrange the FFT operation data in order to match the processing order of the IFFT operation data. A control circuit was required for the rearrangement, and the circuit scale was accordingly increased.
[0016]
The present invention has been made in view of such a point, and it is possible to prevent a pulse compression waveform from deteriorating by a simple circuit configuration and realize a simple circuit configuration of an FFT operation unit and an IFFT operation unit. It is an object to provide a pulse compression processing device.
[0017]
[Means for Solving the Problems]
FIG. 1 is a diagram illustrating the principle of the present invention. As shown in FIG. 1, the pulse compression processing apparatus calculates a level expansion amount from a maximum value and an upper limit value of the amplitude of the frequency-modulated first complex digital data sequence for a certain period of time, and calculates each of the first complex digital data. Input level extending means 12 for multiplying the second complex digital data sequence by the first frequency data sequence by multiplying the second complex digital data sequence by the first frequency data sequence And FFT operation means 14 for converting the
[0018]
A pulse compression operation means for multiplying the first frequency data by a weight coefficient corresponding to the frequency of the first frequency data based on the weight function to perform a pulse compression operation and outputting a second frequency data sequence; IFFT operation means 18 for performing an IFFT operation on the two-frequency data string to convert it into a third complex digital data string for a fixed time; output level control means 20 for dividing each third complex digital data by a level extension amount; Is provided.
[0019]
According to the above-described configuration, the input level extending unit 12 calculates the maximum value of the amplitude of the first frequency-modulated first complex digital data sequence and compares it with the upper limit to calculate the level extension amount. . Then, in accordance with the level extension amount, each first complex digital data is multiplied by the level extension amount to extend the level.
[0020]
Thereby, even if the maximum amplitude of the first complex digital data is minute, it is possible to prevent the waveform from being deteriorated due to the rounding error in the FFT / IFFT operation. The output level control means 20 divides by the amount multiplied by the level expansion amount by the input level expansion means 12 to return to the input amplitude level. Therefore, it is possible to prevent the output waveform from deteriorating and to maintain the input amplitude level.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 2 is a configuration diagram of the pulse compression processing device according to the embodiment of the present invention. As shown in FIG. 2, the pulse compression processing device includes an input level extending unit 28, an FFT / IFFT operation data input unit 30, an FFT / IFFT operation unit 32, a pulse compression operation unit 38, and an output level control unit 40.
[0022]
In the present embodiment, the input complex digital data sequence is a chirp pulse frequency-modulated (for example, -100 MHz to 100 MHz) in a certain range for a certain time, and its real part (I signal) and imaginary part (Q signal) Are 8 bits, the number of internal processing bits of the pulse compression processing apparatus is 16 bits, and the upper limit value of the amplitude of the chirp pulse is 127.
[0023]
FIG. 3 is a configuration diagram of the input level extension unit in FIG. As shown in FIG. 3, the input level extension unit 28 includes an 8 → 16-bit extension unit 42, a maximum value detection unit 44, a data memory 46, a free bit number calculation unit 48, and a level extension unit 50.
[0024]
The 8 → 16-bit expansion unit 42 simply expands the 8-bit data of the input I and Q signals to 16 bits while keeping the value in synchronization with the first clock externally input to the device. .
[0025]
Counting is performed in synchronization with the radar trigger and the first clock. According to the count value, the FFT / IFFT calculation unit 32 matches the processing order in the FFT calculation algorithm (for example, input alignment type), and the I and Q signals are used in the FFT calculation. Although not shown, the data is written to the A / B data memory of the data memory 46 in accordance with the A / B data used. The B-system data refers to complex data multiplied by a complex coefficient in the FFT operation. The A-system data refers to complex data that is not multiplied by complex coefficients.
[0026]
When the FFT operation algorithm is of the input data alignment type, 2 ^N First half 2 ^N-1 Are written in the A-system data memory in the order of input, and ^N-1 Are written in the B-system data memory in the order of input.
[0027]
The maximum value detector 44 calculates the amplitudes of the I and Q components of each input data in synchronization with the radar trigger and the first clock, and ^N The maximum value of the amplitude of the input data sequence is calculated. Although not shown, the data memory 46 includes ^N-1 A-system data memory for storing A-system data expanded to 16 bits ^N-1 This is a RAM comprising a B-system data memory for storing the B-system data expanded to 16 bits.
[0028]
The number-of-free-bits calculating section 48 calculates the number of bits having the same value as the sign bit from the maximum value of the amplitude, and outputs the level expansion amount. FIG. 4 is a diagram showing the level extension amount in FIG. As shown in FIG. 4, the number-of-free-bits calculation section 48 calculates the level expansion amount 2 according to the number of free bits of 0, 1, 2, 3, 4, 5, 6, and 7. ⁰ , 2 ¹ , 2 ² , 2 ³ , 2 ⁴ , 2 ⁵ , 2 ⁶ , 2 ⁰ And notifies the output level controller 40 of no shift, 1-bit shift, 2-bit shift, 3-bit shift, 4-bit shift, 5-bit shift, 6-bit shift, and no shift.
[0029]
The level extension unit 50 counts according to a radar trigger and a second clock (hereinafter, these signals are referred to as timing signals), and sequentially and sequentially reads A-system data and B-system data from the data memory 46 according to the count value. Then, A system data × level extension amount and B system data × level extension amount are implemented. When not outputting the A-system and B-system data, the level extension unit 50 sets the output signal line to high impedance.
[0030]
FIG. 5 is a configuration diagram of the FFT / IFFT calculation data input unit in FIG. As shown in FIG. 5, the FFT / IFFT calculation data input unit 30 connects the FFT calculation A-system data and the B-system data to input signal lines via resistors 52 # A1 and 52 # B1, respectively. The high level (5V) is applied, and the low level (0V) is applied via the resistors 52 # A2 and 52 # B2.
[0031]
An input signal line to which the AFT data for FFT operation and the A data for IFFT operation are input is connected, and is connected to the input terminal of the A system data of the FFT / IFFT operation unit 32. An input signal line to which the B-system data for FFT operation and the B-system data for IFFT operation are input is connected, and is connected to the input terminal of the B-system data of the FFT / IFFT operation unit 32.
[0032]
The FFT / IFFT operation unit 32 includes a dynamic range control unit 34 and N I-stage butterfly operation units 36 # I (I = 1 to N). When the FFT / IFFT signal of each stage indicates the FFT operation period, the dynamic range control unit 34 performs level control on the operation result of each stage butterfly operation unit 36 # I, and the FFT / IFFT signal When indicating the period, the level control is performed on the operation result of each stage butterfly operation unit 36 # I according to the weight function signal.
[0033]
The level control is performed to prevent overflow due to noise or the like included in the input data string with the next stage butterfly operation unit 36 # (I + 1) or the like with a minimum error. The level control includes a bit shift process and a limiting process. Bit shift processing refers to shifting one bit lower and halving it. The limiting process means that the amplitude of the complex data of the operation result in the I-stage butterfly operation unit 36 # I is (2 ^Fifteen -1), the amplitude is set to (2) ^Fifteen -1) and-(2 ^Fifteen If smaller than -1), the amplitude is set to-(2 ^Fifteen -1).
[0034]
The level control is performed for each stage butterfly operation unit 36 # I. In the level control for the FFT operation result, the level transition of the output data string of each stage butterfly operation unit 36 # I with respect to the chirp pulse signal input to the apparatus is calculated by a simulation, and which butterfly operation unit 36 # I predicts the overflow. Ask if it will be done.
[0035]
According to the prediction result, the stage butterfly operation unit 36 # I for performing the bit shift process and the butterfly operation unit 36 # J for performing the limiting process are determined, and the level control is performed by the dynamic range control unit 34 according to the determination.
[0036]
The level control for the IFFT operation result is performed by simulating the chirped pulse signal, the FFT operation, the pulse compression operation according to the weight function and the IFFT operation, and calculating the level transition in each stage butterfly operation unit 36 # I. According to the simulation result, the level control unit 34 performs a bit shift or limiting process for each stage.
[0037]
FIG. 6 is a diagram illustrating a weight function in the pulse compression processing operation. The weight functions include a pulse compression cutoff function as shown in FIG. 6A, a rectangular weight function (weight type 1) as shown in FIG. 6B, and a hamming weight function (weight type) as shown in FIG. Weight type 2) and the like.
[0038]
FIG. 7 is a diagram illustrating an example of dynamic range control based on prediction by simulation. The dynamic range control shown in FIG. 7 uses an FFT operation, an FFT operation + a pulse compression operation using a pulse compression off function + IFFT operation, an FFT operation + a pulse compression operation using a weight type 1 + IFFT operation, using a chirp pulse of amplitude = 127, and The butterfly operation stage to be bit-shifted is determined according to the result of simulating the FFT operation + pulse compression operation + weighted type 2 + IFFT operation.
[0039]
FIG. 8 is a configuration diagram of the I-stage butterfly operation unit in FIG. As shown in FIG. 8, the I-stage butterfly operation unit 36 # I includes a time-division processing control unit 60 # I, a coefficient memory 62 # I, a complex multiplier 64 # I, a D-FF 66 # I, and a complex adder 68 #. I, complex subtractor 70 # I, level control section 72 # I, switching control / data memory control section 74 # I, matrix switch 76 # I, data memories 78 # D11, 78 # D12, 78 # D21, 78 # D22. And a matrix switch 82 # I.
[0040]
The time-division processing control unit 60 # I outputs the stage No. of the I stage. (= I), and counts in synchronization with the timing signal. In accordance with the count value, the signal is time-divided into an FFT operation period and an IFFT operation period of a cycle T of the radar trigger. Generate an FFT / IFFT signal indicating whether there is any.
[0041]
However, the FFT operation period / IFFT operation period of the stage butterfly operation unit 36 # I is assumed to coincide with the IFFT / FFT operation period of the next stage butterfly operation unit 36 # (I + 1).
[0042]
As a result, the FFT operation and the IFFT operation can be performed within the fixed time T, and when the I-stage FFT / IFFT operation is completed, the (I + 1) stage intermittently uses the I-stage FFT / IFFT operation result, FFT / IFFT operations can be performed. That is, the NFT stage butterfly operation unit 36 # I (I = 1 to N) can perform pipeline processing for the FFT operation and the IFFT operation.
[0043]
FIG. 9 shows N = 3 (the number of input data = 2) according to the embodiment of the present invention. ³ FIG. 7 is a diagram illustrating an example of an FFT operation and an IFFT operation in the case of ()). In the coefficient memory 62 # I, complex coefficients for FFT / IFFT calculations in all stages are sequentially stored in advance according to the processing order of the FFT / IFFT calculations. The IFFT coefficient is in the form of a complex conjugate of the FFT coefficient.
[0044]
For example, when N = 3, as shown in the figure, the coefficient memory 62 # I stores W ⁰ , W ⁰ , W ⁰ , W ⁰ , IFFT operation, W ⁰ , W ⁰ , W ⁰ , W ⁰ For two-stage FFT operation, W ⁰ , W ⁰ , W ² , W ² , IFFT operation, W ⁰ , W ⁶ , W ⁰ , W ⁶ Are sequentially stored. Where W ^x = E ^-J2 π ^{x / N} It is.
[0045]
The coefficient memory 62 # I counts in synchronization with the timing signal, and counts the FFT / IFFT signal and the stage number. The complex coefficient is read from the address area corresponding to. Complex multiplier 64 # I multiplies the complex coefficient output from coefficient memory 62 # I by the B-system data. The D-FF 66 # I holds the A-system data until the multiplication of the B-system data input simultaneously with the A-system data is completed.
[0046]
The complex adder 68 # I performs a complex addition of the complex data output of the D-FF 66 # I and the complex data output of the complex multiplier 64 # I. The complex subtractor 70 # I performs a complex subtraction on the complex data output of the complex multiplier 64 # I from the complex data output of the D-FF 66 # I. The level control unit 72 # I performs a 1-bit shift process or a limiting process on the two complex data outputs of the complex adder 68 # I and the complex subtractor 70 # I according to the instruction of the dynamic range control unit 34.
[0047]
The switching control / data memory control unit 74 # I counts in synchronization with the timing signal, and according to the count value and the FFT / IFFT signal, the matrix switches 76 # I, 82 # I and the data memories 78 # D11, 78 # D12, 78 # D21 and 78 # D22 are controlled as follows.
[0048]
(1) Reading and writing are simultaneously performed on the data memories 78 # D11 and 78 # D12 and the data memories 78 # D21 and 78 # D22. For example, while the complex data is being written to the data memories 78 # D11 and 78 # D12, the complex data is read from the data memories 7 # D21 and 78 # D22.
[0049]
(2) Reading and writing to the data memories 78 # D11, 78 # D11 and the data memories 78 # D21, 78 # D22 are switched every half cycle T / 2. In the first half period (for example, FFT operation period), when writing to data memory 78 # D11, 78 # D12 and reading from data memory 78 # 21, 78 # 22, the second half period (for example, IFFT operation period) In the period), data is read from the data memories 78 # D11 and 78 # D12 and written to the data memories 78 # D21 and 78 # D22.
[0050]
(3) The two complex data output simultaneously from the complex adder 68 # I and the complex subtractor 70 # I are subjected to level control by the level control unit 72 # I to the complex data, and the data memory 78 # Di1, 78 The data memories 78 # Di1 and 78 # Di2 (i = 1 or 2) are written in # Di2 (either i = 1 or 2) in a processing order according to the FFT / IFFT operation algorithm of the next stage. 2) and the matrix switch 76 # I. These controls are performed in synchronization with the timing signal, and are performed in accordance with the count value and the FFT operation period / IFFT operation period indicated by the FFT / IFFT signal.
[0051]
For example, when N = 3, as shown in FIG. 9, in the FFT operation for one stage, two complex data obtained by performing a butterfly operation on X (0) and X (4) are simultaneously output. In the two stages, output data X (0) of complex adder 68 # I is first processed as A-system data, and output data X (4) of complex subtracter 70 # I is processed third as A-system data. You. Therefore, the output data X (0) of the complex adder 68 # A is, for example, stored in the first address area of the data memory 78 # D11. Write to the third address area of the memory 78 # D12.
[0052]
In the case of N = 3, the output data X (2) of the complex adder 78 # I corresponding to X (2) and X (6), which is calculated thirdly, in one stage is B Therefore, the output data X (2) is written to the first address area of the data memory 78 # D12 different from the data memory 78 # D11 to which the A-system data to be processed is first written. You. Similarly, for one stage, the output data X (6) of the complex subtractor 80 # I for X (2) and X (6) calculated third is processed as B-system data third in the second stage. Therefore, the output data X (6) is written to the third address of the data memory 78 # D11 different from the data memory 78 # D12 to which the A-system data X (4) to be processed third is written.
[0053]
(4) The data memories 78 # Di1 and 78 # Di2 (i = 1 or 2) are sequentially read from the head, and the A-system data is output to the A-system signal line, and the B-system data is output to the B-system signal line. The matrix switch 82 # I is controlled as described above.
[0054]
FIG. 10 is a diagram illustrating an example of the FFT operation algorithm and the IFFT operation algorithm when N = 3 according to the embodiment of the present invention. As shown in FIG. 10, in the present embodiment, the algorithm differs between the FFT operation and the IFFT operation. For example, the FFT operation is an input data alignment type, and the IFFT operation is an output data alignment type. The FFT operation may be of the output data alignment type, and the IFFT operation may be of the input data alignment type.
[0055]
As shown in FIG. 10, when the FFT operation is of the input data alignment type, the FFT operation data is (X (0), X (4)), (X (2), X (6)), (X ( 1), X (5)) and (X (3), X (7)). Here, two pieces of complex data separated by commas in square brackets such as (X (0), X (4)) are output simultaneously.
[0056]
The number i in parentheses of X (i) in FIG. 10 indicates the i-th input data, the FFT conversion data of the frequency of i × f0, or the IFFT operation data of the i-th input data. However, f0 = 1 / (t × 2 ^N ) And t are sampling periods of input data.
[0057]
The IFFT operation is an output alignment type. In the IFFT operation, X (0) and X (4), X (2) and X (6), X (1) and X (5), X (3) and X ( Since the IFFT operation is performed in the order of 7), there is no need to rearrange the data. Therefore, when writing the FFT operation data to the data memories 78 # Di1 and 78 # Di2 in the final stage, the data may be written in the output order, and the control of the switching control / data memory control unit 74 # N is simplified.
[0058]
Matrix switch 76 # I in FIG. 8 outputs two complex data of level control unit 72 to the designated output terminal under the control of switching control unit 74 # I. The data memories 78 # Di1 and 78 # Di2 (i = 1, 2) read / write data under the control of the switching control / data memory control unit 74 # I. The matrix switch 82 # I outputs the data input to the input terminal to the specified output terminal under the control of the switching control unit 74 # I.
[0059]
FIG. 11 is a configuration diagram of the pulse compression calculator in FIG. As shown in FIG. 11, the pulse compression operation unit 36 includes a time division processing control unit 90, a coefficient memory 92, a complex multiplier 94, an output timing control unit 96, a data memory 98, and an output path selection unit 100. The time-division processing control unit 90 counts according to the timing signal, time-divides the cycle T into a pulse compression operation period and a through operation period, and indicates whether the FFT is a pulse compression operation period or a through operation period. Output an IFFT signal.
[0060]
The coefficient memory 92 performs complex multiplication on each of the A-system and B-system frequency data output from the N-stage butterfly operation unit 36 # N after the FFT operation, as shown in FIG. The coefficient of the coefficient waveform multiplied by the weight function is stored.
[0061]
The coefficient memory 92 counts according to the timing signal, and according to the count value, the FFT / IFFT signal, and the weight function signal, when the FFT / IFFT signal indicates the pulse compression calculation period, according to the weight function multiplied by the FFT calculation data indicated by the count value. The coefficients for the A-system and B-system data are read. Also, when the FFT / IFFT signal indicates the through operation period, coefficient = 1 is read and output.
[0062]
The complex multiplier 94 multiplies the A-system data and the B-system data by the coefficient output from the coefficient memory 92 and outputs the result. The output timing control unit 96 counts according to the feedback timing signal (radar trigger and second clock), controls the data memory 98 according to the count value and the FFT / IFFT signal, and multiplies the coefficients by the A system and the B system. The IFFT calculation data or the pulse compression calculation data that has passed through is read or written.
[0063]
The output timing control unit 96 controls reading and writing to the data memory 98 at the same time, and switches reading and writing to the data memory 98 in accordance with the transition between the pulse compression operation period and the through operation period. Further, the output timing control unit 96 outputs the output from the data memory 98 during the pulse compression operation period to the signal line that outputs the pulse compression operation output data, and outputs the output from the data memory 98 during the through operation period. A selection signal for instructing to output to the signal line for outputting the IFFT operation data is output to the output path selection unit 100.
[0064]
The data memory 98 is composed of two blocks for storing pulse compression calculation output data and IFFT calculation feedback data, and writes and reads data under the control of the output timing control unit 96.
[0065]
The output path selection unit 100 outputs pulse compression operation data or IFFT operation feedback data to the corresponding signal line according to the selection signal. The signal line that outputs the data for pulse compression operation is connected to the output level control unit 40, and the signal line that outputs the feedback data for IFFT operation is connected to the FFT / IFFT operation data input unit 30.
[0066]
FIG. 12 is a configuration diagram of the output level control unit in FIG. As shown in FIG. 12, the output level control unit 40 has a level correction unit 110. The level corrector 110 bit-shifts the pulse compression operation output data according to the level correction amount shown in FIG. 13 according to the timing signal.
[0067]
FIG. 13 is a diagram illustrating the level correction amount. As shown in FIG. 13, the level correction amount is a correction amount according to the information from the input level extending unit 28. For example, if the information from the input level extending unit 28 is no shift, 1 bit shift, 2 bit shift, 3 bit shift, 4 bit shift, 5 bit shift, 6 bit shift, the level correction amount is 1 × 1/2 times, 1/2 ² Times, 1/2 ³ Times, 1/2 ⁴ , 1/2 ⁵ Times, 1/2 ⁶ It is twice.
[0068]
Hereinafter, the operation of the pulse compression processing apparatus of FIG. 2 will be described. FIG. 14 is a waveform diagram of the device input data. In particular, FIG. 14A shows the I signal, and FIG. 14B shows the Q signal, with the horizontal axis representing time and the vertical axis representing amplitude. FIG. 15 is a timing chart of the pulse compression processing apparatus of FIG. FIG. 16 is an explanatory diagram of the operation of the pulse compression processing device of FIG.
[0069]
(A) Input level extension
In the pulse compression processing device, two pieces of 8-bit digital data of Ich (real part) and Qch (imaginary part) including a chirp pulse frequency-modulated in the frequency range (−100 MHz to 100 MHz) shown in FIG. ¹⁶ (= 65536) are sequentially input. Here, a case where N = 16 will be described as an example.
[0070]
The 8 → 16-bit expansion unit 42 in FIG. 3 receives the 8-bit digital complex data in synchronization with the first clock, and performs upper-justification to expand the bits to 16-bit data. Counting is performed in synchronization with the radar trigger and the first clock, and the A-system data or the B-system data is written to the corresponding address area of the data memory 46 so as to be arranged in the processing order of the FFT operation algorithm.
[0071]
The maximum value detector 44 calculates the absolute value (amplitude) of the digital complex data of Ich and Qch, and ¹⁶ The maximum value of the amplitude is obtained for the complex data. Here, the upper limit of the maximum value of the amplitude is 127. The number-of-free-bits calculating section 48 calculates how many bits the maximum value of the amplitude is equal to the code bit, and sends the level extension amount shown in FIG. 4 to the level extending section 50 and the output level extending section 40. Output.
[0072]
The level extender 50 reads the A-system data and the B-system data simultaneously from the data memory 46 in synchronization with the timing signal, performs A-system and B-system data × the amount of level extension, and inputs data for FFT / IFFT operation. The signal is output to the FFT / IFFT operation unit 32 through the unit 30.
[0073]
(B) Time division control of FFT operation and IFFT operation
The time-division processing control unit 60 # I in the I-stage FFT / IFFT operation unit 36 # I receives the stage No. And counts in synchronization with the timing signal, and outputs an FFT / IFFT signal instructing to perform an FFT operation on a half cycle of the cycle T and an IFFT operation on the remaining half cycle in accordance with the counter value.
[0074]
The FFT operation cycle period in one-stage butterfly operation unit 36 # 1 is determined by the output timing of A-system and B-system data from input level extension unit 28. The one-stage FFT / IFFT calculation unit 36 # 1 determines the FFT calculation cycle period, and the one-stage IFFT calculation cycle. As shown in FIG. 15, the FFT calculation cycle / IFFT calculation cycle of the I-stage FFT / IFFT calculation unit 36 # I (2 ≦ I ≦ 16) is (I-1) -stage FFT / IFFT calculation unit 36 # (I− It is determined to match the IFFT operation cycle / FFT operation cycle of 1).
[0075]
(C) FFT operation
When the FFT / IFFT signal indicates the FFT operation period, coefficient memory 62 # I counts according to the timing signal, and outputs a complex coefficient corresponding to B-system data to complex multiplier 64 # I according to the count value.
[0076]
Complex multiplier 64 # I multiplies the B-system data by the complex coefficient, and outputs the result to complex adder 68 # I and complex subtractor 70 # I. The D-FF 66 # I holds the A-system data for a certain period of time, and then outputs the data to the complex adder 68 # I and the complex subtractor 70 # I.
[0077]
The dynamic range control unit 34 controls the stage No. According to the FFT / IFFT signal of the stage indicated by and the dynamic range control shown in FIG. 7, in the case of the FFT operation, a bit shift is instructed to the level control unit 72 # I of the stage corresponding to FIG. The level control unit 72 # J (J ＃ I) of the stage which does not correspond is instructed to perform the limiting process.
[0078]
According to the instruction from the dynamic range control unit 34, the level control unit 72 # I performs 1-bit shift processing or limiting processing on the complex data output from the complex adder 68 # I and the complex subtractor 70 # I. , To the matrix switch 76 # I. Thus, an overflow in the FFT operation can be prevented with a minimum operation error.
[0079]
The switching control / data memory control unit 74 # I counts according to the timing signal and, during the FFT operation period, determines from the counter value the matrix switch 76 # I and the data memories 78 # Di1, 78 # Di2 (i = 1 or 2), the two complex output data of the level control unit 72 # I are stored in the data memories 78 # Di1 and 78 # Di2 (i = 1 or 2) so as to match the input order in the next stage. Write.
[0080]
In this embodiment, since the algorithms of the FFT operation and the IFFT operation are different, the data memory control unit 74 # 16 of the 16-stage FFT / IFFT operation unit 36 # 16 outputs the complex output data of the level control unit 72 # I. The data may be written to the data memories 78 # Di1 and 78 # Di2 in order.
[0081]
In the I stage FFT / IFFT operation unit 36 # I, 2 ¹⁶ When the FFT butterfly operation on the A-system data and the B-system data is completed, the complex data written to the data memories 78 # Di1 and 78 # Di2 during the FFT operation period is switched to the switching control matrix during the IFFT operation period. Under the control of the control unit 74 # I, the A-system data and the B-system data are sequentially read from the head, and output to the next stage FFT / IFFT operation unit 36 # (I + I) or the pulse compression operation unit 38.
[0082]
In this manner, the FFT operation is performed during the FFT operation cycle in each I-stage FFT / IFFT operation unit 36 # I, whereby the pipeline processing is performed as shown in FIGS.
[0083]
The complex data is input to the one-stage FFT / IFFT operation unit 36 # I, and is output to the pulse compression operation unit 38 after 16 cycles. Since the FFT operation is synchronized by the timing signal, the FFT operation is pipelined without data loss.
[0084]
(D) Pulse compression operation
The time division processing control unit 90 in FIG. 11 generates a signal that divides a half cycle of the radar trigger cycle T into a pulse compression operation cycle and the other half cycle into a through operation cycle in accordance with the feedback timing signal.
[0085]
However, the pulse compression calculation cycle / through calculation cycle matches the IFFT calculation cycle / FFT calculation cycle of the 16-stage butterfly calculation unit 36 # 16.
[0086]
The coefficient memory 92 counts according to the FFT timing signal. When the FFT / IFFT signal indicates a pulse compression operation, the coefficient memory 92 outputs a coefficient for the A-system data and the B-system data corresponding to the count value according to the weight function signal. The complex multiplier 94 multiplies the A-system data and the B-system data by a coefficient and outputs the result.
[0087]
The output timing control unit 96 counts in synchronization with the feedback timing signal, and writes the A-system data and the B-system data output from the complex multiplier 94 to the data memory 98 in the same order as the input order.
[0088]
The pulse-compressed A-system and B-system data written to the data memory 98 are read under the control of the output timing control unit 96 during the through operation period, and are output to the output path selection unit 100 and the FFT / IFFT operation data input unit 30. To the one-stage butterfly operation unit 36 # 1 of the FFT / IFFT operation unit 32.
[0089]
Since N = 16 and an even number, the IFFT operation period of the one-stage butterfly operation unit 36 # 1 matches the through period, so that the A-system and B-system data of the pulse compression operation unit 38 are output from the one-stage butterfly operation unit 36 # 1. Input during one IFFT operation period.
[0090]
(E) IFFT operation
When the FFT / IFFT signal indicates the IFFT operation period, similarly to the case of the FFT operation, the coefficient memory 62 # I of the I-stage butterfly operation unit 36 # I stores the complex coefficient for the IFFT operation in the complex multiplier 62 # I Output to The IFFT operation is performed by the complex multiplier 64 # I, the D-FF 66 # I, the complex adder 68 # I, and the complex subtractor 70 # I, and the result is output to the level control unit 72 # I.
[0091]
The dynamic range control unit 34 performs one-bit shift processing or limiting processing for each stage by the dynamic range control shown in FIG. 7 set according to the coefficient of the weight function shown in FIG. 6 during the IFFT calculation cycle. To the level control unit 72 # I.
[0092]
The level control unit 72 # I performs a one-bit shift or limiting process on the two complex data according to the instruction of the dynamic range control unit. As a result, overflow due to the IFFT operation can be avoided with a minimum operation error.
[0093]
The switching control / data memory control unit 74 # I stores the next (I + 1) stage butterfly in the data memories 78 # Dj1, Dj2 (j ≠ i) different from the data memories 78 # Di1, 78 # Di2 written during the FFT operation period. The two complex output data of the level control unit 72 # I are written in the order of the IFFT operation processing of the operation unit 36 # (I + 1).
[0094]
The switching control / data memory control unit 74 # I reads the A-system data and the B-system data written in the data memories 78 # Dj1 and 78 # Dj2 sequentially from the top during the FFT cycle, and the next stage butterfly operation unit 36 # (I + 1). Thus, in the IFFT operation cycle, the IFFT operation is pipeline-processed in each I-stage butterfly operation unit 36 # I.
[0095]
The A-system and B-system pulse compression operation output data output from the 16-stage butterfly operation unit 36 # 16 is input to the pulse compression operation unit 38 during the through operation period. The pulse compression operation unit 38 performs a through operation of pulse compression operation output data × 1, and writes the data to the data memory 98 during the through operation period, as shown in FIG. In the pulse compression calculation period, the pulse compression calculation output data is read from the data memory 98 and output to the output level control unit 40.
[0096]
(F) Level correction
The level correction unit 110 in FIG. 12 receives the pulse compression operation output data in synchronization with the timing signal, and performs level correction (instructed information) based on the level expansion amount information from the input level expansion unit 28. (The entire data string is bit-shifted in the lower direction by the number of bits) and output to the outside. For this reason, it is possible to output to the outside without losing the information on the amplitude level of the device input data.
[0097]
FIG. 17 is a waveform diagram of the pulse compression processing when the input data is level-extended by the input level extending unit 28 according to the maximum amplitude. As shown in FIG. 17, when the level of the input data is extended according to the maximum amplitude level, even when input data having a very small maximum amplitude level is input, waveform deterioration is reduced as compared with the case of FIG. It can be seen that it can be prevented.
[0098]
FIG. 18 is an output waveform diagram of the pulse compression processing apparatus of FIG. 2 when a pulse compression operation is performed on the input waveform of FIG. FIG. 19 is a theoretical waveform diagram when the same input waveform and pulse compression calculation as in FIG. 18 are performed by a personal computer. As shown in FIGS. 18 and 19, when the pulse compression processing apparatus of FIG. 2 is used, it can be seen that a waveform close to the theoretical waveform is output.
[0099]
【The invention's effect】
According to the present invention, since the FFT / IFFT operation is performed by expanding the level according to the maximum amplitude level, the operation error can be suppressed as much as possible, and the deterioration of the output waveform of the pulse compression processing can be suppressed. Further, since the FFT / IFFT operation is performed by one butterfly operation unit in a time-division manner, the circuit scale can be reduced. Further, since dynamic range control is performed, it is possible to prevent an overflow during a calculation, so that a calculation error can be minimized.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating the principle of the present invention.
FIG. 2 is a configuration diagram of a pulse compression processing device according to an embodiment of the present invention.
FIG. 3 is a configuration diagram of an input level extension unit in FIG. 2;
FIG. 4 is a diagram showing a level extension amount in FIG. 3;
FIG. 5 is a configuration diagram of an FFT / IFFT calculation data input unit in FIG. 2;
FIG. 6 is a diagram showing a weight function.
FIG. 7 is a diagram illustrating dynamic range control.
FIG. 8 is a configuration diagram of an I-stage butterfly operation unit in FIG. 2;
FIG. 9 is a diagram illustrating an FFT operation and an IFFT operation according to an embodiment of the present invention.
FIG. 10 is a diagram illustrating an FFT operation algorithm and an IFFT operation algorithm according to an embodiment of the present invention.
FIG. 11 is a configuration diagram of a pulse compression calculator in FIG. 2;
FIG. 12 is a configuration diagram of an output level control unit in FIG. 2;
FIG. 13 is a diagram illustrating a level correction amount.
FIG. 14 is a device input data waveform diagram.
FIG. 15 is a timing chart of the pulse compression processing apparatus of FIG. 2;
16 is an operation explanatory diagram of the pulse compression processing device of FIG. 2;
FIG. 17 is a waveform diagram of pulse compression processing when input data is level-extended according to the maximum amplitude level.
18 is an output waveform diagram of the pulse compression processing device of FIG.
FIG. 19 is a theoretical waveform diagram of a pulse compression output.
FIG. 20 is a configuration diagram of a conventional pulse compression processing device.
FIG. 21 is an output waveform diagram of a conventional pulse compression processing device in which the level is simply extended.
FIG. 22 is a diagram showing a conventional FFT operation algorithm and an IFFT operation algorithm.
[Explanation of symbols]
12 Input level expansion means
14 FFT operation means
16 Pulse compression calculation means
18 IFFT calculation means
20 Output level control means

Claims

A level extension amount is calculated from the maximum value and the upper limit value of the amplitude of the frequency-modulated first complex digital data sequence for a certain period of time, and the first complex digital data is multiplied by the level extension amount to obtain a second level. Input level extending means for outputting a complex digital data sequence;
FFT operation means for performing an FFT operation on the second complex digital data sequence for the fixed time to convert it into a first frequency data sequence;
Pulse compression operation means for multiplying the first frequency data by a weight coefficient corresponding to the frequency of the first frequency data based on a weight function to perform a pulse compression operation and outputting a second frequency data sequence;
IFFT operation means for performing an IFFT operation on the second frequency data sequence and converting the second frequency data sequence into the third complex digital data sequence for the predetermined time;
Output level control means for dividing each of the third complex digital data by the level extension amount;
A pulse compression processing device comprising:

FFT operation means for performing an FFT operation on the frequency-modulated first complex digital data string for a fixed time, pulse compression operation means for performing a pulse compression operation based on a weight function, and IFFT operation means for performing an IFFT operation In the pulse compression processing apparatus including
The FFT operation means and the IFFT operation means share N (N ≧ 2) pipeline-connected stage butterfly operation means,
Each of the stage butterfly operation means includes:
First time-division processing means for time-dividing each period into an FFT operation period and an IFFT operation period in accordance with a radar trigger and a clock having a constant period;
A first coefficient memory that counts according to the radar trigger and the clock, outputs a complex coefficient for FFT operation during the FFT operation period, and outputs a complex coefficient for IFFT operation during the IFFT operation period according to the count value; When,
A first complex multiplier that multiplies the input B-system complex digital data by the complex coefficient and outputs second complex digital data;
A complex adder that adds the input A-system complex digital data and the second complex output data and outputs third complex digital data;
A complex subtractor that subtracts the second complex digital data from the A-system complex digital data and outputs fourth complex digital data;
First and second data memories for storing fifth and sixth complex digital data based on the third and fourth complex digital data,
According to the count value, the FFT operation period, and the IFFT operation period, writing is performed to an address area of one of the first and second data memories, and the write operation is performed from the address area of the other data memory. Controlling means for simultaneously reading and switching between data memories to be read and written during the FFT operation period and the IFFT operation period;
The pulse compression processing device according to claim 1, wherein the FFT operation period of each of the stage butterfly operation units coincides with the IFFT operation period of the next stage butterfly operation unit.

The first data memory includes third and fourth data memories, the second data memory includes fifth and sixth data memories,
The first and second input terminals for receiving the fifth and sixth complex digital data and the first and fourth output terminals for outputting to the third to sixth data memories; A first matrix switch that performs a switching operation between an input terminal and the first to fourth output terminals;
A third input terminal connected to the third to sixth data memories and fifth and sixth output terminals for outputting the A-system and B-system complex digital data; A second matrix switch that performs a switching operation between an input terminal and the fifth and sixth output terminals;
The control means may control the third and fourth data memories or the fifth and sixth data memories in the order of input of the A-system and B-system complex digital data in the next stage butterfly operation means in accordance with an FFT operation algorithm or an IFFT operation algorithm. The first and second matrix switches and the third to sixth data memories are controlled so that the data is written to the data memory and then sequentially read from the third and fourth data memories or the fifth and sixth data memories. 3. The pulse compression processing device according to claim 2, wherein

Dynamic range control means for performing level control for preventing overflow of the third and fourth complex digital data for each of the stage butterfly operation means based on the first complex digital data sequence and the weight function. The pulse compression processing device according to claim 2, further comprising:

The FFT operation means is an input-aligned FFT operation algorithm and the IFFT operation means is an output-aligned IFFT operation algorithm, or the FFT operation means is an output-aligned FFT operation algorithm and the IFFT operation means 3. The pulse compression processing device according to claim 2, wherein the pulse compression processing device is an aligned IFFT operation algorithm.

The pulse compression calculation means,
Second time-division processing means for time-dividing each of the periods into a pulse compression operation period and a through operation period according to the radar trigger and the clock;
A second coefficient memory that counts according to the radar trigger and the clock, outputs a count value and a weight coefficient corresponding to the weight function during the pulse compression operation period, and outputs a weight coefficient = 1 during the through operation period; ,
A second complex multiplier that multiplies the input seventh complex digital data by the weight coefficient and outputs eighth complex digital data;
A seventh data memory for writing / reading the eighth complex digital data;
A seventh input terminal to which ninth complex digital data read from the seventh data memory is input, a seventh output terminal to output pulse compression output data, or an eighth output terminal to output IFFT operation feedback data. Output path selecting means for outputting the ninth complex digital data input to the seventh input terminal to one of the seventh and eighth output terminals;
3. The pulse compression processing apparatus according to claim 2, further comprising: an output timing control unit that controls the seventh data memory and the output path selection unit.