JP3557700B2

JP3557700B2 - Wiring formation method

Info

Publication number: JP3557700B2
Application number: JP06578595A
Authority: JP
Inventors: 貞浩岸井; 秀樹原田; 幸博佐藤; 憲一井上; 章孝柄沢; 嘉之大倉; 昭男伊藤; 亘中村; 明良大石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-03-24
Filing date: 1995-03-24
Publication date: 2004-08-25
Anticipated expiration: 2019-08-25
Also published as: JPH08264534A

Description

【０００１】
【産業上の利用分野】
本発明は，研磨を用いて形成する埋込み配線の形成方法に関し，特に半導体装置の埋込み配線の形成方法に関する。
【０００２】
埋込み配線の形成には，基板上に堆積された絶縁層に溝状，穴状又は板状の窪みを形成し，その窪みを埋め込む金属層を基板上全面に堆積した後，研磨することにより，窪みに埋め込まれた金属を配線として残し，それ以外の絶縁層上面に堆積した金属を除去して配線を形成するＣＭＰ（化学機械的ポリッシング）法が採用されている。
【０００３】
かかる埋込み配線が形成された基板表面は，後にその上に多層に配線を形成するために平坦に研磨される必要がある。
また，汚染による半導体装置の品質劣化を回避するため，研磨後の表面の金属汚染は少ないことが望ましい。
【０００４】
そこで，金属汚染が少ない埋込み配線形成方法，及び，表面を平坦にかつ金属汚染が少ない方法で埋込み配線を形成する方法が必要とされている。
【０００５】
【従来の技術】
絶縁層に埋め込まれた埋込み配線を表面が平坦になるように形成するための従来の方法は，絶縁層を研磨のストッパとし配線材料を選択的に研磨する研磨剤（以下「金属研磨剤」という。）を用いる研磨によりなされていた。以下，従来例に沿って従来の埋込み配線の形成方法を説明する。
【０００６】
図５は，従来の第一実施例断面工程図であり，ＭＯＳトランジスタに接続する配線の形成工程を表している。
図５（ａ）を参照して，先ず半導体基板１表面にＬＯＣＯＳを用いて，素子形成領域を画定するフィールド酸化膜２を形成する。次いで，周知の方法により，素子形成領域にゲート電極７及びソース・ドレイン領域を形成し，基板１全面にＣＶＤ法によりＳｉＯ_２からなる絶縁層３を堆積する。
【０００７】
次いで，図５（ｂ）を参照して，絶縁層３上面を平坦に研磨する。次いで，フォトリソグラフィを用いてゲート電極７上面に開口するビアホール５ａ，及びソース又はドレイン領域上にそれぞれ開口するコンタクトホール５ｂを開設し，配線を画定する窪み５とする。次いで，窪み５を埋め込む金属層４を，ＣＶＤ法を用いて基板１上に堆積する。
【０００８】
次いで，図５（ｃ）を参照して，金属層４を金属研磨剤を用いて研磨し，絶縁層３上面に堆積した金属層４を除去する。このとき，絶縁層３は研磨ストッパとして機能し，その結果，窪み５に埋め込まれた金属は，そのまま残されて埋込み配線８，例えはビア８ａ，コンタクト配線８ｂが形成される。
【０００９】
しかし，窪み５に埋め込んだ金属層４には，図５（ｂ）を参照して，窪みの表面中心から内部に向かって延びる金属組成又は組織の異なる領域６（以下「巣」という。）が発生する。この巣６は，金属研磨剤により容易に研磨，腐蝕される結果，上記の方法で形成された配線８には，図５（ｃ）を参照して，その表面に凹みが生ずる。このため，配線８の信頼性が劣化する。
【００１０】
さらに，金属を選択的に研磨する金属研磨剤を用いると，金属層を除去した後の絶縁膜表面が金属により汚染される。かかる汚染は半導体装置の信頼性を著しく劣化する。
【００１１】
研磨を用いて基板上の絶縁膜に埋込み配線を形成する従来の第二の方法は，埋込み配線の材料である金属と絶縁層とが同時に，即ち同一の研磨速度で研磨される研磨剤を用いる方法である。次に，特公平６−８２６６０に開示された内容に基づき，この方法を説明する。
【００１２】
図６は従来の第二実施例断面工程図であり，ＭＯＳトランジスタ上の配線の形成工程を表している。
図６（ａ）を参照して，基板１上のフィールド酸化膜２で画定されたトランジスタ形成領域に，ゲート電極７を有するＭＯＳトランジスタを形成する。次いで，基板１全面に均一な厚さの絶縁膜３を堆積し，絶縁膜３にゲート電極７上面及びソース又はドレイン領域に開口するビアホール５ａ及びコンタクトホール５ｂを開設する。次いで，ビアホール及びコンタクトホールを埋め込み，金属層４を基板全面に堆積する。
【００１３】
次いで，絶縁膜３及び金属層４を同一速度で研磨する条件下で研磨し，ビアホール５ａ及びコンタクトホール５ｂを埋め込む金属層４を残して，その他の金属層４を除去する。この結果，図６（ｂ）を参照して，ゲート電極７に接続するビア８ａ及びソース，ドレインに接続するコンタクト配線８ｂが形成される。
【００１４】
この研磨は，絶縁膜３と金属層４とを同一速度で研磨するから，研磨面は研磨前の形状如何によらず平面に研磨されるべきである。しかし，研磨速度は，温度，研磨圧，研磨布の状態，研磨剤の組成若しくはＰＨ等の条件により微妙に変わるから，絶縁層３と金属層４とを同一速度で研磨することは容易ではない。また，金属層４について相当の研磨速度有する研磨剤は，一般に研磨された絶縁膜３表面を金属で汚染し易い。さらに，巣６を研磨又は腐蝕して配線８表面に窪みを生じやすい。
【００１５】
従来の選択的に金属層を研磨する方法を用いた場合の他の問題は，配線密度に粗密がある場合に生ずる。
図７は，従来の第三実施例端面工程図であり，配線密度の粗密がある場合の配線の断面形状を表している。
【００１６】
図７（ａ）を参照して，基板１上にエッチストッパ１０として窒化シリコン薄膜を堆積し，その上にＣＶＤ法により絶縁層３としてシリコン酸化膜を平坦に堆積する。ついで，フォトエッチングにより，エッチストッパ１０をエッチング用のストッパとして用い，絶縁層３に配線８を画定する窪み５を開設する。次いで，窪み５を埋め込む金属層４を基板１上全面に堆積する。次いで，金属研磨剤を用いて金属層４を平坦に研磨し，図７（ｂ）を参照して，絶縁層３上の金属層４を除去して，埋込み配線８を形成する。
【００１７】
この方法では，研磨ストッパの機能をする酸化膜２が，配線８が密に配設される密配線領域１１では研磨されて薄くなり，一方配線８が粗に配設される粗配線領域１２では余り研磨されず厚いままに残る。その結果，密配線領域１１の研磨面に凹部１１ａを生ずる。通常，半導体装置の多層配線では，密配線領域を重畳して配置する場合が多い。かかる場合，図７（ｃ）を参照して，層間絶縁膜１３を挟んで上層の絶縁層３１に形成された密配線領域１１の表面が，下層の凹部と重畳するため，深い凹部１１ａを形成する。このため，多層配線の形成が困難になる。
【００１８】
【発明が解決しようとする課題】
上述したように，金属層を選択性に研磨する金属研磨剤を用いて金属層を除去する従来の埋込み配線の形成方法では，金属層中の巣が研磨又は腐蝕されて埋込み配線の表面に凹みを形成するため，平坦化が難しくかつ配線の信頼性が劣るという問題がある。また，研磨面が金属で汚染されるという問題がある。さらに，配線密度の高い領域の配線及び絶縁層の厚さが薄くなり平坦化が難しいという問題がある。
【００１９】
本発明は，絶縁層をスピン塗布ガラス（以下「ＳＯＧ」という。）で形成し，金属研磨剤を用いて絶縁層上の金属層を除去したのち絶縁層を選択的に研磨することで平坦面な研磨面とするもので，平坦なかつ金属汚染が少ない埋込み配線の形成方法を提供することを目的とする。また，金属層除去後に絶縁層の仕上げ研磨工程を挿入することで，金属汚染を減少する。さらに，配線密度の低い領域にダミーの埋込み配線を設けることで，配線密度の粗密に起因する研磨量の変動を防止し，平坦な配線を形成する方法を提供する。
【００２０】
【課題を解決するための手段】
図１は本発明の第一実施例断面工程図であり，フィールド酸化膜が形成された基板上に埋込み配線を形成する工程を表している。
【００２１】
図２は本発明の第二実施例断面工程図であり，配線密度に粗密がある場合の半導体装置の配線形成工程を表している。
上記の課題を解決するための本発明の第一の構成は，図１を参照して，基板１上に設けられた絶縁層３に配線８を画定する窪み５を形成する工程と，該絶縁層３上に該窪み５を埋込み金属層４を堆積する工程と，該金属層４の該窪み５に埋め込まれた部分を該配線８として残し，該絶縁層３上に堆積された該金属層４を除去する研磨工程とを有する配線形成方法において，該絶縁層３は，スピン塗布ガラス（ＳＯＧ）層を含み，該研磨工程は，該絶縁層３をストッパとし該金属層４を選択的に除去して，該絶縁層３上面を表出する金属研磨工程と，次いで，該絶縁層３を選択的に研磨して該絶縁層３上面を平坦に研磨する平坦化研磨工程とを有することを特徴として構成し，及び，
第二の構成は，基板１上に設けられた絶縁層３に配線８を画定する窪み５を形成する工程と，該絶縁層３上に該窪み５を埋込み金属層４を堆積する工程と，該金属層４の該窪み５に埋め込まれた部分を該配線８として残し，該絶縁層３上に堆積された該金属層４を除去する研磨工程とを有する配線形成方法において，該研磨工程は，該絶縁層３をストッパとし該金属層４を選択的に除去して，該絶縁層３上面を表出する金属研磨工程と，次いで，該絶縁層３を選択的に研磨する仕上げ研磨工程とを有することを特徴として構成し，及び，
第三の構成は，図２を参照して，基板１上に設けられた絶縁層３に配線８を画定する窪み５を形成する工程と，該絶縁層３上に該窪み５を埋込み金属層４を堆積する工程と，該金属層４の該窪み５に埋め込まれた部分を該配線８として残して，該絶縁層３上に堆積された該金属層４を除去する研磨工程とを有する配線形成方法において，該絶縁層３上の領域のうち該配線８が粗に配設される領域に，該金属層４を除去する研磨工程により該配線８と同時に形成されるダミー配線９を設けたことを特徴として構成し，及び，
第四の構成は，第一〜第三の構成の配線形成方法において，該絶縁層３はシリコン酸化物からなり，該金属層４はタングステンからなることを特徴として構成する。
【００２２】
【作用】
本発明の第一の構成では，図１（ａ），（ｂ）を参照して，先ず絶縁層３上に堆積した金属層４を，金属層４を選択的に除去する研磨剤を用いた研磨により除去し（以下「金属層除去工程」という。），絶縁層３の窪み５に埋め込まれた金属層４を配線として残す。この研磨は金属層４を選択的に除去する結果，研磨面に表出した絶縁層３表面は堆積当初の絶縁層３の表面形状をそのまま保持している。
【００２３】
かかる選択的研磨は，よく知られているように，例えば，絶縁層３の研磨速度よりも金属層４の研磨速度が速い研磨剤，即ち既述の金属研磨剤を用いた研磨によりなすことができる。なお，本明細書において「配線」とは，金属配線であって，素子間を接続するための線状の導電線，コンタクトホール及び板状のものを含む。又，「ダミー配線」とは，「配線」と同一材料からなり，形状が「配線」と同様の線状，穴状，板状であって他と電気的接続がされないものをいう。
【００２４】
第一の構成では，絶縁層３はＳＯＧ又はＳＯＧ層を含む層からなる。このため，図１（ａ），（ｂ）を参照して，基板１表面の凹凸が緩和され，ＣＶＤ法により堆積した酸化膜に較べて，絶縁層３の表面は僅かな凹凸は残るものの著しく平坦にされている。本構成では，続いて絶縁層３を選択的に研磨する研磨剤（以下「絶縁層研磨剤」という。）を用いて，絶縁層３を研磨する平坦化研磨を行う。この絶縁層３の研磨により，ＳＯＧで平坦化された絶縁層３表面の僅かな凹凸は除去され，より完全に平坦化される。
【００２５】
本構成では，金属層除去工程直後に，窪み５に埋め込まれた金属層４の表面に巣６に起因して凹みを生ずるが，この凹みは，その後の平坦化研磨により除去される。また，絶縁層研磨剤を用いる平坦化研磨では，巣６の研磨，腐蝕は殆ど無視できる大きさである。従って，本構成では，絶縁層３と配線８の上面が同一平面内にありかつ配線８上面の凹みがない極めて平坦な研磨面が実現される。
【００２６】
本発明の第二の構成では，金属層除去工程の後に絶縁層研磨剤を用いた仕上げ研磨を行う。なお，仕上げ研磨とは，研磨の最終工程に行う研磨であって，通常の研磨より軽研磨圧の下で若しくは研磨剤を変えて又は研磨圧及び研磨剤を変えてなされる短時間の研磨をいう。かかる仕上げ研磨における研磨面の形状の変化及び研磨量の増加は，通常は無視できる大きさである。本発明の発明者は，仕上げ研磨により研磨面の金属汚染が少なくなることを明らかにした。以下，この実験とその結果を説明する。
【００２７】
本実験では，図２を参照して，基板１上に配線８及びダミー配線を形成し，その研磨直後の表面をスクラバにより洗浄した後，０．５％弗酸水溶液で洗浄した。次いで，基板１上に堆積した絶縁層３，配線８及びダミー配線９の表層を弗硝酸蒸気に暴露して溶解し，その溶液をＩＰＣ−ＭＳ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）により分析した。
【００２８】
金属研磨剤による金属層除去工程の後，０．５分間の絶縁層研磨剤を用いた仕上げ研磨をした場合，Ｎａが２．２×１０^１０ａｔｏｍｓ／ｃｍ^２，Ｋが１．６×１０^１０ａｔｏｍｓ／ｃｍ^２以下，Ｃａが１．２×１０^１０ａｔｏｍｓ／ｃｍ^２，Ａｌが２５×１０^１０ａｔｏｍｓ／ｃｍ^２及びＦｅが１．１×１０^１０ａｔｏｍｓ／ｃｍ^２であった。他方，金属研磨剤による金属層除去工程の直後では，Ｎａが２．１×１０^１０ａｔｏｍｓ／ｃｍ^２，Ｋが１．６×１０^１０ａｔｏｍｓ／ｃｍ^２以下，Ｃａが２．８×１０^１０ａｔｏｍｓ／ｃｍ^２，Ａｌが１０２０×１０^１０ａｔｏｍｓ／ｃｍ^２及びＦｅが１１×１０^１０ａｔｏｍｓ／ｃｍ^２であった。このことは，仕上げ研磨によりＡｌ及びＦｅ汚染がそれぞれ略１／２０及び１／１０に減少したことを明らかにしている。なお，仕上げ研磨の研磨圧は，軽荷重が好ましいが，基板１全面に研磨布が一様に接触する圧力は必要である。
【００２９】
さらに，基板上に絶縁層となる酸化膜をＣＶＤ法により堆積し，その絶縁層上に厚さ５０ｎｍの窒化チタン層を堆積後，厚さ４００ｎｍのタングステン層を金属層として堆積した試料を用意した。この金属層及び窒化チタン層を第一の実験の金属層除去工程と同一工程により除去した。その後さらに，０．５分間の仕上げ研磨を行った試料と，金属層除去工程をそのまま０．５分間継続してオーバポリッシュした試料とを作成した。これら２種の試料の表面を０．５％弗酸水溶液で洗浄したのち，それぞれの試料の研磨面に存在する直径０．３μｍ以上の塵埃の数を計測した。
【００３０】
仕上げ研磨後の研磨面の塵埃数は直径６インチのウエーハにおいて１２個であり，金属層除去工程を継続してオーバポリッシュした後の研磨面の塵埃数は１３０２個であった。即ち，塵埃数は従来の１／１００に低減している。
【００３１】
上述のように，本発明の第二の構成では，金属層除去工程後に絶縁層研磨剤を用いて仕上げ研磨を行うので，研磨面の塵埃数が低減する。また，研磨面の金属汚染も少ない。
【００３２】
本発明の第三の構成では，図２を参照して，基板１上の粗配線領域１２に配線８とは別にダミー配線９を形成する。このダミー配線は，粗配線領域１２と密配線領域１１とにおいて，配線８とダミー配線９とが占める占有面積が略等しくなるように形成される。従って，金属層除去工程で配線８の形成とダミー配線９の形成とを同時に行うことにより，密配線領域１１の絶縁膜３及び配線８が薄くなることを回避することができる。
【００３３】
なお，ダミー配線９と配線８の形成工程は，金属除去工程が同一であればよく，その前工程，例えは窪みの形成工程が同じである必要はない。また，その形状，例えば平面形状又は断面形状が異なっていてもよい。さらに，本発明において，窪み５は絶縁層３を貫通する必要は必ずしもなく，窪み５の底面が絶縁層３内にあってもよい。
【００３４】
【実施例】
以下，実施例を参照して本発明を詳細に説明する。
本発明の第一実施例は，半導体装置の製造におけるトランジスタのビア及びコンタクト配線の形成に関する。
【００３５】
図１を参照して，図１（ａ）を参照して，シリコン基板１表面の一部領域にＬＯＣＯＳによるフィールド酸化膜２を形成したのち，ゲート電極７を有するトランジスタを形成した。その後，全面にＳＯＧにより形成されたシリコン酸化膜を堆積して絶縁層３とした。
【００３６】
次いで，反応性イオンエッチングを用いて，ゲート電極７上及びドレイン領域上の絶縁層３に，ビアホール５ａ及びコンタクトホール５ｂを開設した。なお，ビアホール５ａ及びコンタクトホール５ｂは，絶縁層３に設けられた窪み５の一種である。
【００３７】
次いで，ＣＶＤ法によりタングステンを全面に堆積し，金属層４を形成した。この金属層４は，各ホール５ａ，５ｂの中心に巣６を生じている。
次いで，図１（ｂ）を参照して，金属層４を金属層研磨剤を用いて除去する。
【００３８】
金属研磨剤には，αアルミナを主成分とする砥粒にフタル酸カリウムを主成分ととする添加剤を加えた商品名ＸＧＢ５５１８と，過酸化水素水とを１：１の比で混合したものを用い，研磨布には不織布の商品名ＳＵＢＡ４００を用いた。研磨圧を３５０ｇ／ｃｍ^２とした時，絶縁層３と金属層４との研磨速度の比は，１：２０，金属層４の研磨速度は略１００ｎｍ／分であり，絶縁層３上面に堆積した厚さ４００ｎｍの金属層４は４分間の研磨により略除去された。このとき，ビアホール５ａ及びコンタクトホール５ｂ内に残る金属層の表面に巣６に起因する凹みが生じた。
【００３９】
次いで，図１（ｃ）を参照して，絶縁層研磨剤を用いた平坦化研磨により，絶縁層３表面を平坦化した。平坦化研磨工程では，研磨剤にフュームドシリカを主成分とする砥粒に水酸化カリウムを主成分とする添加剤を加えた商品名ＳＣ１１２を，研磨布に独立発泡タイプのポリウレタンからなる商品名ＩＣ１０００を用い，研磨圧３００ｇ／ｃｍ^２で０．５分間研磨した。
【００４０】
この例では，平坦な埋込み配線を容易に形成される。また，表面の金属汚染が少ない清浄な表面が容易に実現される。
本発明の第二実施例は，半導体基板上に形成した配線に関する。
【００４１】
図２（ａ）を参照して，半導体基板１上に窒化シリコン薄膜からなるエッチストッパ１０を堆積し，その上にＣＶＤ法によりシリコン酸化膜を堆積して絶縁層３とする。次いで，配線８を画定する溝５ｃ及びダミー配線９を画定する溝５ｄを絶縁層３に開設する。
【００４２】
配線８は，密配線領域１１に高密度に配置され，粗配線領域１２には低密度に配置される。ダミー配線９は，粗配線領域に基板全面の配線密度が等しくなるように設けられる。その後，第一実施例と同じ条件で金属層除去工程及び平坦化研磨工程を経て，図２（ｂ）を参照して，埋込み配線８を形成する。この実施例では，配線の粗密分布があっても絶縁層表面は平坦に研磨される。
【００４３】
図３は本発明の第二実施例斜視図であり，絶縁層３に開設された溝５ｃ，５ｄの一部を表している。図３（ａ）を参照して，配線８を画定する溝５ｃは平行線状に配置され，粗配線領域１２の略全面に，配線９と平行に延在するダミー配線９を画定する溝５ｄが設けられる。また，図３（ｂ）を参照して，粗配線領域１２の略全面に，穴状のダミー配線９を画定する溝５ｄを設けることもできる。この穴状のダミー配線９を用いると，ダミー配線９が隣接する配線８或いは上下に配置された配線と接触した場合に，他の配線と電気的に短絡する危険が少ない点で優れる。また，線状のダミー配線では配線密度を高くすることができる。
【００４４】
図４は本発明の第三実施例断面工程図であり，多層配線を有する半導体装置の断面を表している。
図４（ａ）を参照して，シリコン基板表面にＭＯＳトランジスタ形成領域を画定するフィールド酸化膜２を形成する。次いで，そのトランジスタ形成領域に側壁７を有するゲート電極を形成し，イオン注入によりソース及びドレイン領域を形成する。次いで，ＳＯＧを基板全面に形成したのち，本発明の第一実施例と同様の方法により，上面が平坦なＳＯＧからなる絶縁層３中に埋め込まれた配線８，例えはゲート電極７に接続するビア８ａ，ドレイン領域にオーミック接続するコンタクト配線８ｂ及びゲート電極７とソース領域を接続する配線８ｃを形成する。なお，配線８はＣＶＤ法で堆積したタングステンである。
【００４５】
次いで，図４（ｂ）を参照して，基板上全面に，窒化シリコンのエッチストッパ１０及びシリコン酸化膜からなる第二層の絶縁層３を順次堆積する。次いで，エッチストッパ１０をストッパとする反応性イオンエッチングにより，絶縁層３に配線８及びダミー配線９を画定する窪みを形成する。さらに，その窪みの底に表出するエッチストッパ１０をエッチングして除去し，窪みの底面に下層の絶縁層３表面及び下層のビア８ａ，コンタクト配線８ｂ，配線８ｃを表出させる。
【００４６】
次いで，ＣＶＤ法で金属層としてタングステンを堆積した後，金属層を研磨により除去し，最後に荷重を最小にして研磨するタッチポリッシュを１０秒間行い，仕上げ研磨とする。この研磨工程は，本発明の第二実施例と同様の条件でおこなった。この結果，第二層の配線８及びダミー配線９が形成される。
【００４７】
次いで，図４（ｃ）を参照して，基板上全面にエッチストッパ１０及び層間絶縁膜１３を順次堆積し，第二層配線８と接続するためのビア８ａを第三層配線として形成する。このビアａは，第二層配線と同様の方法で形成される。
【００４８】
次いで，層間絶縁膜１３上に第四層配線を第二層配線と同様の方法で形成する。さらに，通常の半導体装置の製造工程をへて，多層配線を有する半導体装置が製造される。
【００４９】
【発明の効果】
本発明によれば，基板表面に凹凸があっても，容易に平坦なかつ金属汚染が少ない埋込み配線を研磨により形成する配線形成方法を提供することがことができる。また，金属研磨剤を用いる研磨により埋込み配線が形成された絶縁層表面の金属汚染及び塵埃が少ない配線形成方法を提供することがことができる。さらに配線密度の粗密によらず表面が平坦な配線を形成する配線形成方法を提供することがことができる。従って，半導体装置の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の第一実施例断面工程図
【図２】本発明の第二実施例断面工程図
【図３】本発明の第二実施例斜視図
【図４】本発明の第三実施例断面工程図
【図５】従来の第一実施例断面工程図
【図６】従来の第二実施例断面工程図
【図７】従来の第三実施例断面工程図
【符号の説明】
１基板
２フィールド酸化膜
３，３１絶縁層
４金属層
５，５ａ〜５ｄ窪み
６巣
７ゲート電極
８，８ａ，８ｂ，８ｃ配線
９凹み
１０エッチストッパ
１１密配線領域
１２粗配線領域
１３層間絶縁膜[0001]
[Industrial applications]
The present invention relates to a method for forming an embedded wiring formed by polishing, and more particularly to a method for forming an embedded wiring in a semiconductor device.
[0002]
The buried wiring is formed by forming a groove, hole, or plate-shaped depression in the insulating layer deposited on the substrate, depositing a metal layer filling the depression over the entire surface of the substrate, and then polishing. A CMP (Chemical Mechanical Polishing) method is employed in which a metal buried in a depression is left as a wiring, and other metal deposited on the upper surface of the insulating layer is removed to form a wiring.
[0003]
The surface of the substrate on which such buried wiring is formed needs to be polished flat to form a multi-layer wiring thereon.
Further, in order to avoid deterioration of the quality of the semiconductor device due to contamination, it is desirable that the metal contamination on the surface after polishing is small.
[0004]
Therefore, there is a need for a method of forming an embedded wiring with less metal contamination and a method of forming the embedded wiring with a method of flattening the surface and reducing metal contamination.
[0005]
[Prior art]
A conventional method for forming a buried wiring buried in an insulating layer so as to have a flat surface is a polishing agent that selectively polishes wiring material using the insulating layer as a polishing stopper (hereinafter referred to as a “metal polishing agent”). ) Was performed by polishing. Hereinafter, a conventional method of forming a buried interconnect will be described along with a conventional example.
[0006]
FIG. 5 is a cross-sectional process diagram of the first embodiment of the related art, showing a process of forming a wiring connected to a MOS transistor.
Referring to FIG. 5A, first, a field oxide film 2 for defining an element formation region is formed on the surface of a semiconductor substrate 1 by using LOCOS. Next, a gate electrode 7 and a source / drain region are formed in a device forming region by a known method, and an insulating layer 3 made of SiO ₂ is deposited on the entire surface of the substrate 1 by a CVD method.
[0007]
Next, referring to FIG. 5B, the upper surface of the insulating layer 3 is polished flat. Next, a via hole 5a opened on the upper surface of the gate electrode 7 and a contact hole 5b opened on each of the source and drain regions are opened by photolithography to form a recess 5 for defining a wiring. Next, a metal layer 4 filling the depression 5 is deposited on the substrate 1 by using the CVD method.
[0008]
Next, referring to FIG. 5C, the metal layer 4 is polished using a metal abrasive to remove the metal layer 4 deposited on the upper surface of the insulating layer 3. At this time, the insulating layer 3 functions as a polishing stopper. As a result, the metal buried in the depression 5 is left as it is, and the buried wiring 8, for example, the via 8a and the contact wiring 8b are formed.
[0009]
However, in the metal layer 4 embedded in the depression 5, referring to FIG. 5 (b), regions 6 having different metal compositions or structures extending from the center of the surface of the depression toward the inside (hereinafter referred to as "nests"). appear. This cavity 6 is easily polished and corroded by a metal abrasive, so that the wiring 8 formed by the above-described method has a dent on its surface, as shown in FIG. 5C. For this reason, the reliability of the wiring 8 deteriorates.
[0010]
Further, when a metal polishing agent for selectively polishing a metal is used, the surface of the insulating film after removing the metal layer is contaminated with the metal. Such contamination significantly degrades the reliability of the semiconductor device.
[0011]
The second conventional method of forming a buried wiring in an insulating film on a substrate by polishing uses a polishing agent in which the metal, which is the material of the buried wiring, and the insulating layer are polished simultaneously, that is, at the same polishing rate. Is the way. Next, this method will be described based on the contents disclosed in Japanese Patent Publication No. 6-82660.
[0012]
FIG. 6 is a cross-sectional process diagram of a second conventional example, showing a process of forming a wiring on a MOS transistor.
Referring to FIG. 6A, a MOS transistor having a gate electrode 7 is formed in a transistor forming region defined by field oxide film 2 on substrate 1. Next, an insulating film 3 having a uniform thickness is deposited on the entire surface of the substrate 1, and a via hole 5 a and a contact hole 5 b opening in the upper surface of the gate electrode 7 and the source or drain region are formed in the insulating film 3. Next, the via hole and the contact hole are buried, and the metal layer 4 is deposited on the entire surface of the substrate.
[0013]
Next, the insulating film 3 and the metal layer 4 are polished under the same polishing conditions, and the other metal layers 4 are removed except for the metal layer 4 filling the via holes 5a and the contact holes 5b. As a result, referring to FIG. 6B, a via 8a connected to the gate electrode 7 and a contact wiring 8b connected to the source and drain are formed.
[0014]
In this polishing, since the insulating film 3 and the metal layer 4 are polished at the same speed, the polished surface should be polished to a flat surface regardless of the shape before polishing. However, the polishing rate is slightly changed depending on conditions such as temperature, polishing pressure, polishing cloth state, composition of polishing agent or PH, and it is not easy to polish the insulating layer 3 and the metal layer 4 at the same rate. . In addition, an abrasive having a considerable polishing rate for the metal layer 4 generally tends to contaminate the polished surface of the insulating film 3 with metal. Further, the cavity 6 is polished or corroded, so that a depression is easily generated on the surface of the wiring 8.
[0015]
Another problem when using the conventional method of selectively polishing a metal layer occurs when the wiring density varies.
FIG. 7 is a process drawing of an end face of the third embodiment of the related art, and shows the cross-sectional shape of the wiring when the wiring density varies.
[0016]
Referring to FIG. 7A, a silicon nitride thin film is deposited on substrate 1 as etch stopper 10, and a silicon oxide film is deposited flatly thereon as insulating layer 3 by CVD. Next, a recess 5 for defining the wiring 8 is formed in the insulating layer 3 by photoetching using the etch stopper 10 as a stopper for etching. Next, a metal layer 4 filling the depression 5 is deposited on the entire surface of the substrate 1. Next, the metal layer 4 is polished flat using a metal abrasive, and as shown in FIG. 7B, the metal layer 4 on the insulating layer 3 is removed to form an embedded wiring 8.
[0017]
In this method, the oxide film 2 functioning as a polishing stopper is polished and thinned in the dense wiring region 11 where the wirings 8 are densely arranged, while it is polished in the coarse wiring region 12 where the wirings 8 are coarsely arranged. It remains thick without being polished too much. As a result, a concave portion 11a is formed on the polished surface of the dense wiring region 11. Usually, in a multilayer wiring of a semiconductor device, a dense wiring region is often arranged to overlap. In this case, referring to FIG. 7 (c), since the surface of dense wiring region 11 formed in upper insulating layer 31 with interlayer insulating film 13 therebetween overlaps with the lower concave portion, deep concave portion 11a is formed. I do. This makes it difficult to form a multilayer wiring.
[0018]
[Problems to be solved by the invention]
As described above, in the conventional method of forming a buried wiring in which the metal layer is removed using a metal polishing agent that selectively polishes the metal layer, a nest in the metal layer is polished or corroded and a recess is formed on the surface of the buried wiring. Therefore, there is a problem that flattening is difficult and the reliability of wiring is inferior. There is also a problem that the polished surface is contaminated with metal. Further, there is a problem that the thickness of the wiring and the insulating layer in a region where the wiring density is high becomes thin and it is difficult to flatten the wiring.
[0019]
According to the present invention, a flat surface is formed by forming an insulating layer from spin-coated glass (hereinafter referred to as "SOG"), removing the metal layer on the insulating layer using a metal abrasive, and then selectively polishing the insulating layer. It is an object of the present invention to provide a method for forming a buried wiring which is flat and has little metal contamination. Further, by inserting a finishing polishing step of the insulating layer after removing the metal layer, metal contamination is reduced. Further, by providing a dummy embedded wiring in a region having a low wiring density, a variation in the amount of polishing caused by the density of the wiring is prevented, and a method for forming a flat wiring is provided.
[0020]
[Means for Solving the Problems]
FIG. 1 is a sectional process diagram of the first embodiment of the present invention, showing a process of forming a buried wiring on a substrate on which a field oxide film is formed.
[0021]
FIG. 2 is a sectional process view of the second embodiment of the present invention, showing a wiring forming process of a semiconductor device when the wiring density varies.
Referring to FIG. 1, a first configuration of the present invention for solving the above-mentioned problem is a step of forming a recess 5 for defining a wiring 8 in an insulating layer 3 provided on a substrate 1, Embedding the depression 5 in the layer 3 and depositing the metal layer 4, and leaving the portion of the metal layer 4 embedded in the depression 5 as the wiring 8 and depositing the metal layer 4 on the insulating layer 3. The insulating layer 3 includes a spin-coated glass (SOG) layer, and the polishing step selectively uses the metal layer 4 with the insulating layer 3 as a stopper. Removing a metal polishing step of exposing the upper surface of the insulating layer 3, and then selectively polishing the insulating layer 3 to polish the upper surface of the insulating layer 3 flat. Configured as features, and
The second configuration includes a step of forming a depression 5 for defining the wiring 8 in the insulating layer 3 provided on the substrate 1, a step of embedding the depression 5 on the insulating layer 3 and depositing the metal layer 4; A polishing step of leaving the portion of the metal layer 4 embedded in the recess 5 as the wiring 8 and removing the metal layer 4 deposited on the insulating layer 3. A metal polishing step of selectively removing the metal layer 4 using the insulating layer 3 as a stopper to expose the upper surface of the insulating layer 3; and a finish polishing step of selectively polishing the insulating layer 3; And characterized by having
Referring to FIG. 2, a third configuration is a step of forming a dent 5 for defining a wiring 8 in an insulating layer 3 provided on a substrate 1 and embedding the dent 5 on the insulating layer 3 with a metal layer. And a polishing step of removing the metal layer 4 deposited on the insulating layer 3 while leaving a portion of the metal layer 4 embedded in the recess 5 as the wiring 8. In the forming method, a dummy wiring 9 formed simultaneously with the wiring 8 is provided in a region on the insulating layer 3 where the wiring 8 is coarsely provided by a polishing step of removing the metal layer 4. Characterized by the fact that
A fourth configuration is characterized in that, in the wiring formation method of the first to third configurations, the insulating layer 3 is made of silicon oxide, and the metal layer 4 is made of tungsten.
[0022]
[Action]
In the first configuration of the present invention, referring to FIGS. 1A and 1B, first, the metal layer 4 deposited on the insulating layer 3 is used with an abrasive for selectively removing the metal layer 4. The metal layer 4 is removed by polishing (hereinafter referred to as a “metal layer removing step”), and the metal layer 4 embedded in the recess 5 of the insulating layer 3 is left as a wiring. This polishing selectively removes the metal layer 4, so that the surface of the insulating layer 3 exposed on the polished surface retains the surface shape of the insulating layer 3 at the beginning of deposition.
[0023]
As is well known, such selective polishing can be performed by, for example, polishing using a polishing agent in which the polishing rate of the metal layer 4 is higher than that of the insulating layer 3, that is, polishing using the above-described metal polishing agent. it can. In this specification, the term "wiring" is a metal wiring, and includes a linear conductive wire for connecting elements, a contact hole, and a plate. The term "dummy wiring" refers to a material made of the same material as the "wiring", having a shape similar to that of the "wiring" such as a line, a hole, and a plate, and not being electrically connected to the other.
[0024]
In the first configuration, the insulating layer 3 is made of SOG or a layer including an SOG layer. For this reason, referring to FIGS. 1A and 1B, the irregularities on the surface of the substrate 1 are alleviated, and the surface of the insulating layer 3 has a small amount of irregularities as compared with the oxide film deposited by the CVD method, but is remarkable. Flattened. In the present configuration, subsequently, flattening polishing for polishing the insulating layer 3 is performed using a polishing agent for selectively polishing the insulating layer 3 (hereinafter, referred to as “insulating layer polishing agent”). By polishing the insulating layer 3, slight irregularities on the surface of the insulating layer 3 planarized by SOG are removed, and the surface is more completely planarized.
[0025]
In this configuration, immediately after the metal layer removing step, a dent is formed on the surface of the metal layer 4 embedded in the dent 5 due to the nest 6, and the dent is removed by subsequent flattening polishing. In the planarization polishing using the insulating layer abrasive, polishing and corrosion of the nest 6 are almost negligible. Therefore, in this configuration, an extremely flat polished surface in which the upper surfaces of the insulating layer 3 and the wiring 8 are in the same plane and the upper surface of the wiring 8 is not dented is realized.
[0026]
In the second configuration of the present invention, after the metal layer removing step, finish polishing using an insulating layer abrasive is performed. The final polishing is a polishing performed in the final polishing step, and is a polishing performed for a short time under a light polishing pressure or a different polishing agent, or by changing the polishing pressure and the polishing agent. Say. The change in the shape of the polished surface and the increase in the amount of polishing in the final polishing are usually negligible. The inventors of the present invention have clarified that the finish polishing reduces metal contamination on the polished surface. Hereinafter, this experiment and its results will be described.
[0027]
In this experiment, referring to FIG. 2, wirings 8 and dummy wirings were formed on substrate 1, and the surfaces immediately after polishing were cleaned with a scrubber, and then washed with a 0.5% hydrofluoric acid aqueous solution. Next, the surface layers of the insulating layer 3, the wiring 8 and the dummy wiring 9 deposited on the substrate 1 were exposed to fluorine nitric acid vapor to dissolve the solution, and the solution was analyzed by IPC-MS (Inductively Coupled Plasma Mass Spectrometry).
[0028]
After the metal layer removing step with the metal abrasive, when the final polishing using the insulating layer abrasive is performed for 0.5 minutes, Na is 2.2 × 10 ¹⁰ atoms / cm ² and K is 1.6 × 10 ^10. Atomics / cm ² or less, Ca was 1.2 × 10 ¹⁰ atoms / cm ² , Al was 25 × 10 ¹⁰ atoms / cm ^2, and Fe was 1.1 × 10 ¹⁰ atoms / cm ² . On the other hand, immediately after the metal layer removing step using the metal abrasive, Na is 2.1 × 10 ¹⁰ atoms / cm ² , K is 1.6 × 10 ¹⁰ atoms / cm ² or less, and Ca is 2.8 × 10 ¹⁰ atoms / cm ^2. / Cm ² , Al was 1020 × 10 ¹⁰ atoms / cm ^2, and Fe was 11 × 10 ¹⁰ atoms / cm ² . This demonstrates that Al and Fe contamination were reduced to approximately 1/20 and 1/10, respectively, by the final polishing. The polishing pressure for the final polishing is preferably a light load, but a pressure for uniformly contacting the polishing cloth to the entire surface of the substrate 1 is required.
[0029]
Further, a sample was prepared in which an oxide film serving as an insulating layer was deposited on the substrate by a CVD method, a titanium nitride layer having a thickness of 50 nm was deposited on the insulating layer, and a tungsten layer having a thickness of 400 nm was deposited as a metal layer. . The metal layer and the titanium nitride layer were removed by the same process as the metal layer removing process of the first experiment. Thereafter, a sample that had been subjected to a final polishing for 0.5 minutes and a sample that had been over-polished by continuing the metal layer removing step for 0.5 minutes were prepared. After cleaning the surfaces of these two types of samples with a 0.5% hydrofluoric acid aqueous solution, the number of dust particles having a diameter of 0.3 μm or more present on the polished surfaces of each sample was measured.
[0030]
The number of dust on the polished surface after the final polishing was 12 on a wafer having a diameter of 6 inches, and the number of dust on the polished surface after overpolishing while continuing the metal layer removing step was 1302. That is, the number of dust is reduced to 1/100 of that of the related art.
[0031]
As described above, in the second configuration of the present invention, the finish polishing is performed using the insulating layer abrasive after the metal layer removing step, so that the number of dust on the polished surface is reduced. Also, metal contamination on the polished surface is small.
[0032]
In the third configuration of the present invention, referring to FIG. 2, dummy wiring 9 is formed separately from wiring 8 in coarse wiring area 12 on substrate 1. The dummy wiring is formed such that the occupied area of the wiring 8 and the dummy wiring 9 in the coarse wiring area 12 and the dense wiring area 11 are substantially equal. Therefore, by simultaneously forming the wiring 8 and the dummy wiring 9 in the metal layer removing step, it is possible to prevent the insulating film 3 and the wiring 8 in the dense wiring region 11 from becoming thin.
[0033]
Note that the process of forming the dummy wiring 9 and the wiring 8 may be the same as that of the metal removing step, and it is not necessary that the preceding step, for example, the step of forming the depression is the same. Further, the shape, for example, the planar shape or the cross-sectional shape may be different. Further, in the present invention, the depression 5 does not necessarily have to penetrate the insulating layer 3, and the bottom surface of the depression 5 may be in the insulating layer 3.
[0034]
【Example】
Hereinafter, the present invention will be described in detail with reference to examples.
The first embodiment of the present invention relates to formation of a transistor via and a contact wiring in the manufacture of a semiconductor device.
[0035]
Referring to FIG. 1 and FIG. 1A, after a field oxide film 2 is formed by LOCOS in a partial region of the surface of a silicon substrate 1, a transistor having a gate electrode 7 is formed. Thereafter, a silicon oxide film formed by SOG was deposited on the entire surface to form an insulating layer 3.
[0036]
Next, via holes 5a and contact holes 5b were opened in the insulating layer 3 on the gate electrode 7 and the drain region using reactive ion etching. The via hole 5a and the contact hole 5b are a kind of the dent 5 provided in the insulating layer 3.
[0037]
Next, tungsten was deposited on the entire surface by a CVD method to form a metal layer 4. The metal layer 4 has a nest 6 at the center of each of the holes 5a and 5b.
Next, referring to FIG. 1B, the metal layer 4 is removed using a metal layer abrasive.
[0038]
Metal abrasive is a mixture of XGB5518 (trade name), which is an abrasive mainly composed of α-alumina and an additive mainly composed of potassium phthalate, mixed with a hydrogen peroxide solution at a ratio of 1: 1. And a nonwoven fabric trade name SUBA400 was used as the polishing cloth. When the polishing pressure is 350 g / cm ² , the polishing rate ratio between the insulating layer 3 and the metal layer 4 is 1:20, and the polishing rate of the metal layer 4 is about 100 nm / min. The 400 nm thick metal layer 4 was substantially removed by polishing for 4 minutes. At this time, a dent caused by the nest 6 occurred on the surface of the metal layer remaining in the via hole 5a and the contact hole 5b.
[0039]
Next, referring to FIG. 1C, the surface of the insulating layer 3 was flattened by flattening polishing using an insulating layer abrasive. In the flattening and polishing step, SC112, which is a polishing agent containing fumed silica as a main component and an additive mainly containing potassium hydroxide, is added to the polishing cloth, and a polishing cloth is a product made of a closed-cell type polyurethane. Polishing was performed at a polishing pressure of 300 g / cm ² for 0.5 minute using IC1000.
[0040]
In this example, a flat embedded wiring is easily formed. In addition, a clean surface with little metal contamination on the surface can be easily realized.
The second embodiment of the present invention relates to a wiring formed on a semiconductor substrate.
[0041]
Referring to FIG. 2A, an etch stopper 10 made of a silicon nitride thin film is deposited on a semiconductor substrate 1, and a silicon oxide film is deposited thereon by a CVD method to form an insulating layer 3. Next, a groove 5c defining the wiring 8 and a groove 5d defining the dummy wiring 9 are formed in the insulating layer 3.
[0042]
The wirings 8 are arranged at high density in the dense wiring area 11 and at low density in the coarse wiring area 12. The dummy wiring 9 is provided in the rough wiring area so that the wiring density on the entire surface of the substrate becomes equal. Thereafter, under the same conditions as in the first embodiment, a buried wiring 8 is formed through a metal layer removing step and a flattening polishing step with reference to FIG. 2B. In this embodiment, the surface of the insulating layer is polished flat even if the wiring has a coarse / dense distribution.
[0043]
FIG. 3 is a perspective view of the second embodiment of the present invention, showing a part of the grooves 5c and 5d formed in the insulating layer 3. FIG. Referring to FIG. 3A, grooves 5c defining wirings 8 are arranged in parallel lines, and grooves 5d defining dummy wirings 9 extending in parallel with wirings 9 over substantially the entire surface of coarse wiring region 12. Is provided. Referring to FIG. 3B, a groove 5d for defining the hole-shaped dummy wiring 9 can be provided on substantially the entire surface of the rough wiring area 12. The use of the hole-shaped dummy wirings 9 is excellent in that when the dummy wirings 9 are in contact with the adjacent wirings 8 or wirings arranged above and below, there is little risk of an electrical short circuit with other wirings. In addition, the wiring density can be increased with the linear dummy wiring.
[0044]
FIG. 4 is a sectional process view of a third embodiment of the present invention, showing a section of a semiconductor device having a multilayer wiring.
Referring to FIG. 4A, a field oxide film 2 defining a MOS transistor formation region is formed on the surface of a silicon substrate. Next, a gate electrode having a side wall 7 is formed in the transistor formation region, and source and drain regions are formed by ion implantation. Next, after SOG is formed on the entire surface of the substrate, the wiring 8 buried in the insulating layer 3 made of SOG having a flat upper surface, for example, the gate electrode 7 is connected by the same method as in the first embodiment of the present invention. A via 8a, a contact wiring 8b for ohmic connection to the drain region, and a wiring 8c for connecting the gate electrode 7 to the source region are formed. The wiring 8 is tungsten deposited by the CVD method.
[0045]
Next, referring to FIG. 4B, an etch stopper 10 of silicon nitride and a second insulating layer 3 made of a silicon oxide film are sequentially deposited on the entire surface of the substrate. Next, a recess for defining the wiring 8 and the dummy wiring 9 is formed in the insulating layer 3 by reactive ion etching using the etch stopper 10 as a stopper. Further, the etch stopper 10 exposed at the bottom of the depression is removed by etching, and the surface of the lower insulating layer 3 and the lower via 8a, the contact wiring 8b, and the wiring 8c are exposed at the bottom of the depression.
[0046]
Next, after tungsten is deposited as a metal layer by the CVD method, the metal layer is removed by polishing, and finally, touch polishing for polishing with a minimum load is performed for 10 seconds to perform final polishing. This polishing step was performed under the same conditions as in the second embodiment of the present invention. As a result, a second layer wiring 8 and a dummy wiring 9 are formed.
[0047]
Next, referring to FIG. 4C, an etch stopper 10 and an interlayer insulating film 13 are sequentially deposited on the entire surface of the substrate, and a via 8a for connecting to the second layer wiring 8 is formed as a third layer wiring. The via a is formed in the same manner as the second layer wiring.
[0048]
Next, a fourth layer wiring is formed on the interlayer insulating film 13 in the same manner as the second layer wiring. Further, a semiconductor device having a multilayer wiring is manufactured through a normal semiconductor device manufacturing process.
[0049]
【The invention's effect】
According to the present invention, it is possible to provide a wiring forming method for easily forming a buried wiring that is flat and has little metal contamination by polishing even if the substrate surface has irregularities. In addition, it is possible to provide a wiring forming method with less metal contamination and dust on the surface of the insulating layer where the embedded wiring is formed by polishing using a metal abrasive. Further, it is possible to provide a wiring forming method for forming a wiring having a flat surface regardless of the density of the wiring. Therefore, it greatly contributes to improving the performance of the semiconductor device.
[Brief description of the drawings]
1 is a sectional view of a first embodiment of the present invention. FIG. 2 is a sectional view of a second embodiment of the present invention. FIG. 3 is a perspective view of a second embodiment of the present invention. FIG. 5 is a sectional view of a conventional first embodiment. FIG. 6 is a sectional view of a conventional second embodiment. FIG. 7 is a sectional view of a conventional third embodiment.
DESCRIPTION OF SYMBOLS 1 Substrate 2 Field oxide film 3, 31 Insulating layer 4 Metal layer 5, 5a-5d Depression 6 Nest 7 Gate electrode 8, 8a, 8b, 8c Wiring 9 Depression 10 Etch stopper 11 Dense wiring area 12 Rough wiring area 13 Interlayer insulating film

Claims

Forming a recess defining an interconnect in an insulating layer provided on the substrate, embedding the recess in the insulating layer and depositing a metal layer; A polishing step of leaving the wiring and removing the metal layer deposited on the insulating layer.
The polishing step comprises selectively removing the metal layer using the insulating layer as a stopper to expose the upper surface of the insulating layer;
And a finish polishing step of selectively polishing the insulating layer.

2. The wiring forming method according to claim 1,
The insulating layer is made of silicon oxide;
The method for forming a wiring, wherein the metal layer is made of tungsten.