JP3559914B2 - クロック発生回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、例えば音声、映像機器においてディジタル信号処理を行なう場合に、基準となるマスタークロックを発生させるクロック発生回路に関するものである。
【０００２】
【従来の技術】
近年、ディジタル技術の発達により、サンプリング定理に基づいたＰＣＭ 音声により、原音に極めて近い音声を記録、再生することが可能になった。そして高音質再生に関しては、コンパクトディスク （以下ＣＤという） の出現によって、サンプリング周波数４４．１ｋＨｚ 、量子化ビット数１６ビットのＰＣＭ 音声を再生することが可能となっている。また高音質記録に関してはディジタルオーディオテープレコーダ （以下ＤＡＴ という） によって、標準記録用ではサンプリング周波数４８ｋＨｚ 、量子化ビット数１６ビットの記録方法により、長時間記録用ではサンプリング周波数３２ｋＨｚ 、量子化ビット数１２ビットの記録方法によって、高音質記録、再生が可能となっている。
【０００３】
現在ディジタル音声の記録、再生に使用されているサンプリング周波数は、４８ｋＨｚ 、３２ｋＨｚ と、ＣＤ音声記録再生用の４４．１ｋＨｚ の３種類の周波数が主流となっている。このような３種類の周波数を用いたディジタル音声を記録、再生するための信号処理に必要なクロックは必ずサンプリング周波数に同期した周波数、即ちサンプリング周波数ｆＳ の整数倍に定められている。そして現在、ディジタルオーディオの信号処理に用いているマスタークロックはサンプリング周波数ｆＳ の２５６倍である ２５６ｆＳ 、 ３８４倍である ３８４ｆＳ 、 ５１２倍である ５１２ｆＳ 等が使用されており、このマスタークロックを適宜に分周することにより、信号処理に必要なクロックを発生することができる。
【０００４】
なお、単にクロックを発生させる場合は、コイルと、コンデンサとを用いたＬＣ発振器で十分であるが、発振精度、周波数安定度等の点で問題があり、通常、ディジタルオーディオ機器には、このようなマスタークロックを発生させる水晶発振子と、反転アンプとを用いたクロック発振回路を使用している。この水晶発振子についても、オーディオ機器により必要とされる発振周波数、発振精度が異なり、例えばＣＤの場合、サンプリング周波数ｆＳ が４４．１ｋＨｚ のみであるため、マスタークロックに ２５６ｆＳ を用いる場合は ２５６×４４．１ｋＨｚ ＝１１．２８９ＭＨｚ の水晶発振子が１個必要となる。
【０００５】
また、ＤＡＴ の場合は、サンプリング周波数ｆＳ が３種類であるため、マスタークロックに ２５６ｆＳ を用いる場合は、 ２５６×３２ｋＨｚ ＝８．１９２ ＭＨｚ 、 ２５６×４８ｋＨｚ ＝１２．２８８ＭＨｚ 、 ２５６×４４．１ｋＨｚ ＝１１．２８９ＭＨｚ の発振周波数が異なる合計３個の水晶発振子が必要となる。
【０００６】
このような水晶発振子の使用例は例えば （株） アイエー出版が発行した技術専用誌「ラジオ技術」１９９１年４月号に掲載されており、図１４はその“ソニーＴＣＤ −Ｄ３、ＤＡＴ ウォークマンの魅力をさぐる”に示されているＤＡＴ の信号処理回路のブロック図である。記録時に、記録音声入力端子１００，１００ に入力された音声信号はラインアンプ１０３，１０３ により増幅される。増幅された信号はＡＤコンバータ１０４ へ入力され、ＡＤ変換されたディジタル信号はディジタルシグナルプロセッサ （以下ＤＳＰ という） １０５ へ入力され、記録フォーマットに沿った信号処理が行われた後、ＲＦアンプ１０７ へ入力されて、磁気テープ１２１ に記録するのに十分な信号レベルまで増幅された後、記録再生ヘッド１０８ を介して磁気テープ１２１ に記録される。
【０００７】
一方、再生時は、磁気テープ１２１ からの再生データを磁気ヘッド１０８ により再生信号として取出した後、ＲＦアンプ１０７ により増幅し、増幅した再生信号をＤＳＰ １０５ へ入力して再生信号処理を行なう。ＤＳＰ １０５ の出力信号は、ディジタルＩ／Ｏ コントローラ１１６ によりディジタル出力を生成するとともに、ディジタルフィルタ１１０ に入力され、帯域制限を行った後ＤＡコンバータ１１１ でＤＡ変換を行う。そして高域遮断アンプ１１２，１１２ を通った再生信号はライン出力端子１１５，１１５ へ出力されて、アナログ音声信号として再生される。
【０００８】
そして、ＤＳＰ １０５ の信号処理には通常、サンプリング周波数ｆＳ の整数倍の周波数を、基準クロックの周波数としており、ここでは３２ｋＨｚ 、４４．１ｋＨｚ 、４８ｋＨｚ の３種類のサンプリング周波数ｆＳ 夫々に対応させて、サンプリング周波数発振回路１０６ に３個の水晶発振子１２２ａ，１２２ｂ，１２２ｃを使用してクロックを発生させている。
また、再生時記録媒体、例えば磁気テープと回転ヘッドとを用いたＤＡＴ については、その記録構造からテープと回転ヘッドとの摩擦、その他の外乱等により磁気テープに振動が発生し、再生オーディオデータ、クロックにジッタが発生する。この状態における音声データは、例え再生データ処理を行っても音声が途切れたり、異音が生じることから、通常は再生音声データを基準クロックに同期させ、安定した音声データを得るためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を設けている。
【０００９】
図１５は一般的なＰＬＬ 回路のブロック図である。
ジッタを含む再生時の入力クロック５及びジッタを含まない出力クロック６は、位相比較器１へ入力されて位相比較される。位相比較器１の出力は、通常、２入力の位相差が０の場合に所定電圧に設定され、例えば進み位相の場合には電圧値を正方向に、遅れ位相の場合には負方向に位相差に比例して変化させる。位相比較器１の出力は、ローパスフィルタ２により高周波域成分を除去した後、ＶＣＯ（電圧制御発振器） ３へ入力される。ＶＣＯ ３は入力電圧の変化に応じて、その発振周波数を可変にでき、入力電圧に対応した発振周波数のクロックを出力する。そして、入力クロック５の周波数に対し、ＶＣＯ ３の発振周波数が高い場合は、分周器４によって整数分の１の出力クロック６を出力するとともに、位相比較器１へ帰還させる。この出力クロック６はＶＣＯ ３による周波数安定度の極めて高いクロックとして以後の信号処理に用いられる。
【００１０】
なお、ディジタル音声信号の記録再生においては、通常サンプリングクロックの ２５６倍の周波数をＶＣＯ ３の基準周波数に設定している。例えばサンプリング周波数ｆＳ が４８ｋＨｚ の場合、４８ｋＨｚ × ２５６＝１２．２８８ＭＨｚ となり、同様に４４．１ｋＨｚ の場合は１１．２８９ＭＨｚ となり、３２ｋＨｚ の場合は８．１９２ ＭＨｚ となる。それにより、３種類のサンプリング周波数に対応した音声信号の記録再生処理を行う場合には、前記ＰＬＬ 回路において、これらの３種類の夫々の周波数に対応したＶＣＯ ３を使用する必要がある。
【００１１】
【発明が解決しようとする課題】
従来のクロック発振回路は、前述したように構成されているので、複数種類のサンプリング周波数を用いてディジタル音声信号の記録再生を行う場合、夫々のサンプリング周波数ごとに、高価であり、しかも部品実装面積が広い水晶発振子又はコイルを設ける必要があり、製品コストの上昇を招くという問題がある。また広い部品実装面積を必要として、製品の小型軽量化が図れないという問題がある。
本発明は斯かる問題に鑑み、複数種類のサンプリング周波数を用いる音声信号のディジタル処理に対して、少数の水晶発振子又はコイルを用いてマスタークロックを発生させるクロック発生回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号を６ｎ（ｎは正整数）分周して出力する６ｎ分周器と、前記基準クロック信号の周期を遅延時間の単位として、前記６ｎ分周器が出力したクロック信号を遅延させて出力する遅延回路とを備え、該遅延回路は、前記６ｎ分周器が出力したクロック信号を該クロック信号の１／４周期分遅延させたクロック信号を出力すべくなしてあり、前記遅延回路が出力したクロック信号と前記６ｎ分周器が出力したクロック信号との排他的論理和演算を用いて、前記基準クロック信号を３ｎ（ｎは正整数）分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１４】
第２発明に係るクロック発生回路は、基準クロック信号を２ｎ（ｎは正整数）分周する２ｎ分周器を更に備え、該２ｎ分周器が２ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１５】
第３発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が出力した基準クロック信号をｎ（ｎは正整数）分周して出力するｎ分周器と、該ｎ分周器が出力したクロック信号をカウントする３進カウンタとを備え、該３進カウンタが出力した上位ビット信号を反転させることにより、前記基準クロック信号に同期し、該基準クロック信号を３ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１６】
第４発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号を３ｎ（ｎは正整数）分周して出力する３ｎ分周器と、前記基準クロック信号の周期を遅延時間の単位として、前記３ｎ分周器が出力したクロック信号を遅延させて出力する遅延回路とを備え、前記３ｎ分周器が出力したクロック信号及び前記遅延回路が出力したクロック信号の排他的論理和演算を用いて、前記基準クロック信号を（３／２）ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１７】
第５発明に係るクロック発生回路は、ｎ分周器が出力したクロック信号と、前記３進カウンタが出力した上位ビット信号の反転信号との論理積により、前記基準クロック信号を（３／２）ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１８】
第６発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号をｍ（ｍは正整数）分周して出力するｍ分周器と、選択的に複数種類のクロック信号を発振させて出力する電圧制御発振器と、該電圧制御発振器が選択的に出力したクロック信号に応じて、該クロック信号を前記ｍ分周器が出力したクロック信号の周波数に分周して出力するプログラマブル分周器と、前記ｍ分周器が出力したクロック信号及び前記プログラマブル分周器が出力したクロック信号の位相を比較する位相比較器とを備え、該位相比較器の比較結果である位相差を０にするように、前記電圧制御発振器が出力するクロック信号の周波数を制御すべくなしてあることを特徴とする。
【００２７】
【作用】
第１発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、６ｎ分周器が、基準クロック信号を６ｎ（ｎは正整数）分周して出力する。遅延回路が、６ｎ分周器が出力したクロック信号をそのクロック信号の１／４周期分遅延させたクロック信号を出力し、遅延回路が出力したクロック信号と６ｎ分周器が出力したクロック信号との排他的論理和を用いて、基準クロック信号を３ｎ（ｎは正整数）分周したクロック信号を出力する。
【００２９】
第２発明に係るクロック発生回路では、２ｎ分周器が、基準クロック信号を２ｎ（ｎは正整数）分周し、２ｎ分周器が２ｎ分周したクロック信号を出力する。
【００３０】
第３発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、ｎ分周器が基準クロック信号をｎ（ｎは正整数）分周して出力する。３進カウンタが、ｎ分周器が出力したクロック信号をカウントし、３進カウンタが出力した上位ビット信号を反転させることにより、基準クロック信号に同期し、基準クロック信号を３ｎ分周したクロック信号を出力する。
【００３１】
第４発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、３ｎ分周器が基準クロック信号を３ｎ（ｎは正整数）分周して出力する。遅延回路が、基準クロック信号の周期を遅延時間の単位として、３ｎ分周器が出力したクロック信号を遅延させて出力する。３ｎ分周器が出力したクロック信号及び遅延回路が出力したクロック信号に基づき、基準クロック信号を（３／２）ｎ分周したクロック信号を出力する。
【００３２】
第５発明に係るクロック発生回路では、ｎ分周器が出力したクロック信号と、３進カウンタが出力した上位ビット信号の反転信号との論理積により、基準クロック信号を（３／２）ｎ分周したクロック信号を出力する。
【００３３】
第６発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、ｍ分周器が、基準クロック信号をｍ（ｍは正整数）分周して出力する。電圧制御発振器が、選択的に複数種類のクロック信号を発振させて出力し、プログラマブル分周器が、電圧制御発振器が選択的に出力したクロック信号に応じて、そのクロック信号をｍ分周器が出力したクロック信号の周波数に分周して出力する。位相比較器が、ｍ分周器が出力したクロック信号及びプログラマブル分周器が出力したクロック信号の位相を比較し、位相比較器の比較結果である位相差を０にするように、電圧制御発振器が出力するクロック信号の周波数を制御する。
【００４２】
【実施例】
以下本発明をその実施例を示す図面により詳述する。
図１は本発明に係るクロック発生回路の一部である基準クロック発生回路のブロック図である。水晶発振子２２に、反転アンプ２３及び抵抗２４が夫々並列接続される。水晶発振子２２の一側端子、他側端子はコンデンサ２５，２５ を介して接地される。水晶発振子２２と、反転アンプ２３と、抵抗２４と、コンデンサ２５，２５ とにより基準クロック発生回路４１が構成される。基準クロック発生回路４１は水晶発振子２２のインダクタンス値と、コンデンサ２５，２５ の静電容量とにより発振周波数が定まることから、同じ回路構成で異なるインダクタンスを有する水晶発振子２２を使用することにより、サンプリング周波数ｆＳ に応じたディジタルオーディオ信号処理に必要なマスタークロックを発生させることができる。
【００４３】
この図１においては、２４．５７６×ｎＭＨｚ（４８ｋ× ５１２ｎＨｚ） 、 （ｎは正の整数） の水晶発振子２２を用いて基準クロック（基準クロック信号）４０を発生させている。図２はｎ＝１であり、２４．５７６×ｎＭＨｚ（４８ｋ× ５１２ｎＨｚ） の基準クロックから４８ｋ×２５６Ｈｚ 及び３２ｋ×２５６Ｈｚ のクロック（クロック信号）を発生させる本発明に係るクロック発生回路の第１実施例のブロック図である。２４．５７６×ｎＭＨｚ の基準クロック４０は２ｎ分周器２６、６ｎ分周器２７及びｎ分周器２８へ入力される。６ｎ分周器２７の出力クロックはＤフリップフロップ回路２９及び排他的論理和回路 （以下ＥＸＯＲ回路という） ３１の一入力端子へ入力される。Ｄフリップフロップ回路２９の出力はＤフリップフロップ回路３０へ入力され、その出力はＥＸＯＲ回路３１の他入力端子へ入力される。ｎ分周器２８の出力クロックはインバータ回路３３を介して、Ｄフリップフロップ回路２９，３０ の各クロック端子へ入力される。そして、６ｎ分周器２７、ｎ分周器２８、Ｄフリップフロップ回路２９，３０ 、インバータ回路３３及びＥＸＯＲ回路３１により３分周器３４が構成される。
【００４４】
次にこのクロック発生回路の動作を、各部信号のタイミングチャートを示す図３とともに説明する。
図１に示した基準クロック発生回路４１により発生させた２４．５７６ＭＨｚ（４８ｋ×５１２ ＭＨｚ ） の図３（ａ） に示す基準クロック４０は、２ｎ分周器２６により２分周 （ｎ＝１） されて、図３（ｂ） に示すサンプリング周波数ｆＳ ＝４８ｋＨｚ に対するマスタークロック（マスタークロック信号） ２５６ｆＳ （４８ｋ× ２５６ＭＨｚ ） を発生させることができる。また、この基準クロック４０は、６ｎ分周器２７により６分周 （ｎ＝１） されて、６ｎ分周器２７の出力クロック（出力クロック信号）Ａは図３（ｃ） に示すようになる。そしてこの出力クロックＡがＤフリップフロップ回路２９及びＥＸＯＲ回路３１へ入力される。
【００４５】
一方基準クロック４０をｎ分周器２８によりｎ分周した出力クロックをインバータ回路３３で反転させた反転クロックがＤフリップフロップ２９，３０ のクロック端子へ入力され、Ｄフリップフロップ２９から、反転クロックの立上りに同期してｎ分周したクロックの０．５ クロック分（周期分）遅延した図３（ｄ） に示すクロックＢが出力される。このクロックＢがＤフリップフロップ回路３０へ入力され、Ｄフリップフロップ回路３０によってｎ分周したクロックの１クロック分（周期分）遅延して、Ｄフリップフロップ回路３０から図３（ｅ） に示すように、Ｄフリップフロップ回路２９に入力したクロックより、このクロックの１／４ クロック分（ 周期分 ）遅延したクロックＣが出力される。このクロックＣがＥＸＯＲ回路３１へ入力され、クロックＡとクロックＣとの排他的論理和が成立するとＥＸＯＲ回路３１から図３（ｆ） に示す３２ｋ×２５６Ｈｚ であり、デューティ５０％であるマスタークロックを発生することができる。
【００４６】
なお、ｎ＝１の場合においては、ｎ分周器２８の出力クロックは入力クロックと同様であることから、特に分周器を設ける必要がなく、基準クロックをそのまま通過させても同様のマスタークロック、つまりクロック ２５６ｆＳ を発生させ得る。
またｎ≧２の場合においても、ｎ分周器２８、２ｎ分周器２６、６ｎ分周器２７及び３ｎ分周器３４の各分周比はｎの変化に対応することから、前述したと同様に３２ｋ×２５６Ｈｚ 、デューティ５０％のマスタークロックを発生させることができる。この実施例ではインバータ回路３３及びＤフリップフロップ回路２９，３０ により、６ｎ分周したクロックを、そのクロックの１／４ クロック分遅延させたが、それに代えて１／４ クロック分遅延させ得る遅延回路を用いても同様の効果が得られる。
【００４７】
なお、前述した水晶発振子２２の代わりに図４に示すようにインダクタンスを有するコイル５０を用いて、コイル５０とコンデンサ２５，２５ とを使用しても前述したと同様に基準クロック４０を発生することができる。
【００４８】
図５は本発明に係るクロック発生回路の第２実施例のブロック図である。
ｎ＝１であり、２４．５７６×ｎＭＨｚ（４８ｋ× ５１２ｎＨｚ） の基準クロックから、３２ｋ×２５６Ｈｚ のクロックを同期クロックで実現する場合である。４８ｋ× ５１２ｎＨｚの基準クロック４０は２ｎ分周器２６及びｎ分周器２８へ入力される。ｎ分周器２８の出力クロックは３進カウンタ３２へ入力される。３進カウンタ３２の出力の上位ビット ＣＯＵＮＴａ ［１］はインバータ回路３３へ入力される。
【００４９】
次にこのクロック発生回路の動作を、各部クロックのタイミングチャートを示す図６とともに説明する。
前述した基準クロック発生回路４１により発生した２４．５７６ＭＨｚ（４８ｋ×５１２Ｈｚ）の図６（ａ） に示す基準クロック４０は２ｎ分周器２６により２ｎ分周され、１２．２８８ＭＨｚ のクロックが出力される。また基準クロック４０はｎ分周器２８により１分周 （ｎ＝１） 、即ち、特に分周処理を行わないまま２ビットの出力を得る３進カウンタ３２へ入力され、図６（ｂ） に示す３進カウンタ３２の出力の上位ビット、下位ビット ＣＯＵＮＴａ ［１：０］を発生する。この上位ビット ＣＯＵＮＴａ ［１］をインバータ回路３３により反転することによって、基準クロック４０に同期した図６（ｄ） に示す３２ｋ×２５６Ｈｚ の同期クロックを発生できる。
【００５０】
なお、ｎ≧２の場合も、ｎ分周器２８の出力クロックはｎの変化に係わらず一定周期のクロックであることから、ｎ＝１の場合と同様３２ｋ×２５６Ｈｚ の同期クロックを発生できる。
また、前述したと同様、水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより基準クロック４０を発生させることができる。
【００５１】
図７は本発明に係るクロック発生回路の第３実施例のブロック図であり、ｎ＝１であり、基準クロック４０を１２．２８８×ｎＭＨｚ（４８ｋ× ２５６ｎＨｚ） としている場合のブロック図である。基準クロック４０はｎ分周器２８及び３ｎ分周器３５へ入力され、ｎ分周器２８から１２．２８８ＭＨｚ のクロックが出力される。３ｎ分周器３５の出力クロックはＤフリップフロップ回路４２及びＥＸＯＲ回路３６の一入力端子へ入力される。Ｄフリップフロップ回路４２の出力はＥＸＯＲ回路３６の他入力端子へ入力される。
【００５２】
次にこのクロック発生回路の動作を、各部信号のタイミングチャートを示す図８とともに説明する。図１に示した基準クロック発生回路４１により発生した図８（ａ） に示す１２．２８８ＭＨｚ の基準クロック４０は３ｎ分周器３５に入力されて３分周 （ｎ＝１） され、３ｎ分周器３５の出力クロックは図８（ｂ） に示すクロックＤとなる。このクロックＤはＤフリップフロップ４２及びＥＸＯＲ回路３６へ入力され、Ｄフリップフロップ４２から基準クロック４０に対し１クロック遅延した図８（ｃ） に示すクロックＥを出力する。このクロックＥがＥＸＯＲ回路３６へ入力され、ＥＸＯＲ回路３６からクロックＤとＥとの排他的論理和による図８（ｄ） に示す８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生できる。
【００５３】
なお、ｎ≧２の場合も３ｎ分周器３５はｎの変化に対応して、所定の信号Ｄを発生することにより、ｎ＝１の場合と同様、８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生させることができる。
また、水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより、水晶発振子２２の場合と同様の基準クロック４０を発生させることができる。
【００５４】
図９は本発明に係るクロック発生回路の第４実施例のブロック図であり、ｎ＝１であり、基準クロック４０を１２．２８８ＭＨｚ ×ｎＭＨｚ（４８ｋ× ２５６ｎＨｚ） としている場合のブロック図である。基準クロック４０はｎ分周器２８ａ 及びｎ分周器２８ｂ へ入力され、ｎ分周器２８ａ から１２．２８８ＭＨｚ のクロックが出力される。ｎ分周器２８ｂ の出力クロックは３進カウンタ３２及びＡＮＤ 回路４５の一入力端子へ入力される。３進カウンタ３２の出力の上位ビット ＣＯＵＮＴｂ ［１］及び下位ビット ＣＯＵＮＴｂ ［０］のうち、上位ビット ＣＯＵＮＴｂ ［１］はインバータ回路３３を介してＡＮＤ 回路４５の他入力端子へ入力される。
【００５５】
次にこのクロック発生回路の動作を、各部信号のタイミングチャートを示す図１０とともに説明する。図１に示した基準クロック発生回路４１によって発生した１２．２８８ＭＨｚ（４８ｋ× ２５６ｎＨｚ） の基準クロック４０がｎ分周器２８ａ に入力され１分周 （ｎ＝１） されて１２．２８８ＭＨｚ のクロックを出力する。またｎ分周器２８ｂ によりｎ分周され、即ち分周を行わないまま図１０（ａ） に示すクロックＦが３進カウンタ３２及びＡＮＤ 回路４５へ入力される。３進カウンタ３２は図１０（ｂ） に示すように３進カウンタの出力の上位ビット及び下位ビット ＣＯＵＮＴｂ ［１， ０］を発生させる。そして上位ビット ＣＯＵＮＴｂ ［１］の信号Ｇがインバータ回路４４によって反転され、反転した図１０（ｄ） に示す信号ＨがＡＮＤ 回路４５へ入力される。そしてＡＮＤ 回路４５によりクロックＦ及び信号Ｈの論理積により、図１０（ｅ） に示す８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生させることができる。
【００５６】
なお、ｎ≧２の場合、１２．２８８×ｎＭＨｚ のクロックは、ｎ分周器５２によりｎ分周されることから、前述したｎ＝１の場合と同様、８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生させることができる。
また、水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより、水晶発振子２２を用いた場合と同様の基準クロック４０を発生することができる。
【００５７】
図１１は本発明に係るクロック発生回路の第５実施例のブロック図であって、ｎ＝１であり、基準クロック４０を１２．２８８ＭＨｚ ×ｎ （４８ｋ×２５６ ×ｎＨｚ） として、ディジタル音声の再生時に使用するＰＬＬ 回路を使用して、記録時の基準クロックを発生するためのブロック図である。
【００５８】
図１に示した基準クロック発生回路４１によって発生した１２．２８８×ｎＭＨｚ の基準クロック４０は、１２２８８０ （４８×２５６ ×１０ｎ） 分周器３７により１００Ｈｚ のクロックＪに分周される。サンプリング周波数ｆＳ が４４．１ｋＨｚ の場合に“１”に、３２ｋＨｚ の場合に“０”になるモード信号３９がＶＣＯ ３及びプログラマブル分周器３８に入力される。モード信号３９が“１”の場合ＶＣＯ ３の出力周波数は４４．１ｋ×２５６Ｈｚ に、プログラマブル分周器３８の分周比は１１２８９６ （４４．１×２５６ ×１０ｎ） に設定される。これによりプログラマブル分周器３８から出力されるクロックＰは、１２２８８０ｎ分周器３７の出力クロックＪと同様、１００Ｈｚ のクロックＰに分周される。図１２はクロックＪ， クロックＰのタイミングチャートである。
【００５９】
なお、クロックＪ， Ｐの周波数を１００Ｈｚ としているが、実際には １００±αＨｚの周波数となることから、２つのクロックＪ， Ｐの位相差θを検出するため、両クロックＪ， Ｐは位相比較器１へ入力され位相が比較される。図１３は位相比較器１の理想的な入出力特性と、ＶＣＯ ３の出力周波数との関係を示す特性図であり、縦軸を位相比較器１の出力電圧Ｖとし、横軸をクロックＪに対するクロックＰの位相差θとしている。
【００６０】
図１２に示すクロックタイミングチャートにおいて、クロックＪに対するクロックＰ１ の位相差をθａ２、クロックＪに対するクロックＰ２ の位相差をθｂ２、クロックＪに対するクロックＰ３ の位相差をθａ１、クロックＪに対するクロックＰ４ の位相差をθｂ１とする （θａ１， θａ２＞０、θａ１＜θａ２、θｂ１， θｂ２＜０、θｂ１＜θｂ２＜０） 。そして図１３から明らかなように、位相差θａ１， θａ２、θｂ１， θｂ２に対する位相比較器１の出力電圧は夫々Ｖａ１， Ｖａ２ （Ｖａ１， Ｖａ２＞０） 、Ｖｂ１， Ｖｂ２ （Ｖｂ１， Ｖｂ２＜０） となり、位相差θに対して出力電圧Ｖはリニアな特性を示す。そして、位相比較器１の出力電圧はローパスフィルタ２を介してＶＣＯ ３に入力され、位相差θを０に近付ける方向へ発振周波数を制御する。
【００６１】
なお、ＰＬＬ 回路の動作としては、位相比較器１へ入力されるクロックＪ， Ｐの位相差θが所定範囲内、例えば図１３の位相差θｂ１からθａ１内にある場合に、位相比較器１の出力電圧は略一定値となる。この出力電圧がローパスフィルタ２を介してＶＣＯ ３の図示しない電圧制御端子へ入力されることから、ＶＣＯ ３の出力周波数は所定値となり、クロックＪ， Ｐは同期関係を保持する。
【００６２】
このときのＶＣＯ ３の出力周波数は、周波数ｆ２ からｆ３ の周波数範囲で安定し、周波数が安定したクロック （４４．１ｋ×２５６Ｈｚ）を得ることができる。なお、位相差がθ＞θａ１、θ＜θｂ１の場合は同期状態が崩れて、ＶＣＯ ３の出力電圧は、安定した状態を保持する方向へ出力周波数を変化させる。
なお、前述したようにモード信号３９を“１”としている場合は、ＶＣＯ ３は周波数が４４．１ｋ×２５６Ｈｚ のクロックを発生するが、モード信号３９を“０”とすることによって、ＶＣＯ ３は周波数が３２ｋ×２５６Ｈｚ のクロックを発生することになり、モード信号３９が“１”の場合と同様に周波数が安定したクロックを出力する。
【００６３】
また、ｎ≧２の場合も１２２８８０ｎ分周器３７及びプログラマブル分周器３８の分周比はｎの変化に対応していることから、位相比較器１に入力されるクロックＪ， Ｐの周波数はいずれも１００Ｈｚ となり、ｎ＝１の場合と同様、安定した４４．１ｋ×２５６Ｈｚ 、又は３２ｋ×２５６Ｈｚ のクロックを得ることができる。
【００６４】
本実施例では、発振する基準クロック４０が４８ｋ× ２５６ｎＨｚである発振子を用いており、ＶＣＯ ３による電圧、周波数制御を行って、３２ｋ×２５６Ｈｚ 又は４４．１ｋ×２５６Ｈｚ のクロックを得るようにしたが、これらの周波数に限るものではなく、基準クロックが３２基準× ２５６ｎＨｚ（８．１９２×ｎＭＨｚ ） 又は４４．１ｋ× ２５６ｎＨｚ（１１．２８９６×ｎＭＨｚ ） なる発振回路を用いて構成しても同様の効果が得られる。
【００６５】
またＰＬＬ 回路の構成自体は、ディジタル音声の再生時に使用するものを兼用しているため何ら回路を追加することなく容易に実施できる。
更に基準クロック発生回路４１における水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより、水晶発振子２２を用いた場合と同様の基準クロック４０を発生することができる。
【００６６】
【発明の効果】
以上詳述したように、本発明によれば必要とするサンプリング周波数に対応した基準クロックを発生させるための発振素子又はコイルの数を削減することができ、クロック発生回路の回路面積を減少させ得るとともに、クロック発生回路の製造コストを低減できる。また、必要とするサンプリング周波数に対応した基準クロックを発生させるための発振素子又はコイルの数を削減できることから、クロック発生回路を実装する製品に実装する他の回路の実装面積を拡大できるとともに、クロック発生回路を実装した製品の小型、軽量化が図れる。
【００６７】
また、ディジタル音声の再生信号処理用ＰＬＬ 回路を用いて、記録時のサンプリングクロックを作成するように構成したから、回路の増加がなく、少数の発振素子又はコイルを用いることにより、複数種類の周波数のサンプリングクロックを安定に発生させることができる。
また、分周器自体は通常のバイナリカウンタを用いることが容易であり、ＬＳＩ 作成の場合には回路の増幅も僅かであって実現が容易である。そのため、本発明のクロック発生回路において分周器を付加する必要があるものについては、発振素子等の回路部品の削減効果がより大である等の優れた効果を奏する。
【図面の簡単な説明】
【図１】水晶発振子を用いた基準クロック発振回路のブロック図である。
【図２】本発明に係るクロック発生回路の第１実施例のブロック図である。
【図３】各部クロックのタイミングチャートである。
【図４】基準クロック発振回路の他の構成を示すブロック図である。
【図５】本発明に係るクロック発生回路の第２実施例のブロック図である。
【図６】各部クロックのタイミングチャートである。
【図７】本発明に係るクロック発生回路の第３実施例のブロック図である。
【図８】各部クロックのタイミングチャートである。
【図９】本発明に係るクロック発生回路の第４実施例のブロック図である。
【図１０】各部クロックのタイミングチャートである。
【図１１】本発明に係るクロック発生回路の第５実施例のブロック図である。
【図１２】各部クロックのタイミングチャートである。
【図１３】位相比較器の入出力特性、位相差、ＶＣＯ の出力周波数との関係を示す特性図である。
【図１４】従来のクロック発生回路におけるＰＬＬ 回路のブロック図である。
【図１５】従来のＤＡＴ の信号処理回路のブロック図である。
【符号の説明】
１ 位相比較器、３ ＶＣＯ（電圧制御発振器） 、２２ 水晶発振子、２５ コンデンサ、２６ ２ｎ分周器、２７ ６ｎ分周器、２８，２８ａ，２８ｂ ｎ分周器、２９，３０ Ｄフリップフロップ、３１ ＥＸＯＲ回路、３２ ３進カウンタ、３３ インバータ回路、３５ ３ｎ分周器、３６ ＥＸＯＲ回路、３７ １２２８８０ｎ分周器、３８ プログラマブル分周器、４１ 基準クロック発生回路、４２ Ｄフリップフロップ、４５ ＡＮＤ 回路、５０ コイル。
【産業上の利用分野】
本発明は、例えば音声、映像機器においてディジタル信号処理を行なう場合に、基準となるマスタークロックを発生させるクロック発生回路に関するものである。
【０００２】
【従来の技術】
近年、ディジタル技術の発達により、サンプリング定理に基づいたＰＣＭ 音声により、原音に極めて近い音声を記録、再生することが可能になった。そして高音質再生に関しては、コンパクトディスク （以下ＣＤという） の出現によって、サンプリング周波数４４．１ｋＨｚ 、量子化ビット数１６ビットのＰＣＭ 音声を再生することが可能となっている。また高音質記録に関してはディジタルオーディオテープレコーダ （以下ＤＡＴ という） によって、標準記録用ではサンプリング周波数４８ｋＨｚ 、量子化ビット数１６ビットの記録方法により、長時間記録用ではサンプリング周波数３２ｋＨｚ 、量子化ビット数１２ビットの記録方法によって、高音質記録、再生が可能となっている。
【０００３】
現在ディジタル音声の記録、再生に使用されているサンプリング周波数は、４８ｋＨｚ 、３２ｋＨｚ と、ＣＤ音声記録再生用の４４．１ｋＨｚ の３種類の周波数が主流となっている。このような３種類の周波数を用いたディジタル音声を記録、再生するための信号処理に必要なクロックは必ずサンプリング周波数に同期した周波数、即ちサンプリング周波数ｆＳ の整数倍に定められている。そして現在、ディジタルオーディオの信号処理に用いているマスタークロックはサンプリング周波数ｆＳ の２５６倍である ２５６ｆＳ 、 ３８４倍である ３８４ｆＳ 、 ５１２倍である ５１２ｆＳ 等が使用されており、このマスタークロックを適宜に分周することにより、信号処理に必要なクロックを発生することができる。
【０００４】
なお、単にクロックを発生させる場合は、コイルと、コンデンサとを用いたＬＣ発振器で十分であるが、発振精度、周波数安定度等の点で問題があり、通常、ディジタルオーディオ機器には、このようなマスタークロックを発生させる水晶発振子と、反転アンプとを用いたクロック発振回路を使用している。この水晶発振子についても、オーディオ機器により必要とされる発振周波数、発振精度が異なり、例えばＣＤの場合、サンプリング周波数ｆＳ が４４．１ｋＨｚ のみであるため、マスタークロックに ２５６ｆＳ を用いる場合は ２５６×４４．１ｋＨｚ ＝１１．２８９ＭＨｚ の水晶発振子が１個必要となる。
【０００５】
また、ＤＡＴ の場合は、サンプリング周波数ｆＳ が３種類であるため、マスタークロックに ２５６ｆＳ を用いる場合は、 ２５６×３２ｋＨｚ ＝８．１９２ ＭＨｚ 、 ２５６×４８ｋＨｚ ＝１２．２８８ＭＨｚ 、 ２５６×４４．１ｋＨｚ ＝１１．２８９ＭＨｚ の発振周波数が異なる合計３個の水晶発振子が必要となる。
【０００６】
このような水晶発振子の使用例は例えば （株） アイエー出版が発行した技術専用誌「ラジオ技術」１９９１年４月号に掲載されており、図１４はその“ソニーＴＣＤ −Ｄ３、ＤＡＴ ウォークマンの魅力をさぐる”に示されているＤＡＴ の信号処理回路のブロック図である。記録時に、記録音声入力端子１００，１００ に入力された音声信号はラインアンプ１０３，１０３ により増幅される。増幅された信号はＡＤコンバータ１０４ へ入力され、ＡＤ変換されたディジタル信号はディジタルシグナルプロセッサ （以下ＤＳＰ という） １０５ へ入力され、記録フォーマットに沿った信号処理が行われた後、ＲＦアンプ１０７ へ入力されて、磁気テープ１２１ に記録するのに十分な信号レベルまで増幅された後、記録再生ヘッド１０８ を介して磁気テープ１２１ に記録される。
【０００７】
一方、再生時は、磁気テープ１２１ からの再生データを磁気ヘッド１０８ により再生信号として取出した後、ＲＦアンプ１０７ により増幅し、増幅した再生信号をＤＳＰ １０５ へ入力して再生信号処理を行なう。ＤＳＰ １０５ の出力信号は、ディジタルＩ／Ｏ コントローラ１１６ によりディジタル出力を生成するとともに、ディジタルフィルタ１１０ に入力され、帯域制限を行った後ＤＡコンバータ１１１ でＤＡ変換を行う。そして高域遮断アンプ１１２，１１２ を通った再生信号はライン出力端子１１５，１１５ へ出力されて、アナログ音声信号として再生される。
【０００８】
そして、ＤＳＰ １０５ の信号処理には通常、サンプリング周波数ｆＳ の整数倍の周波数を、基準クロックの周波数としており、ここでは３２ｋＨｚ 、４４．１ｋＨｚ 、４８ｋＨｚ の３種類のサンプリング周波数ｆＳ 夫々に対応させて、サンプリング周波数発振回路１０６ に３個の水晶発振子１２２ａ，１２２ｂ，１２２ｃを使用してクロックを発生させている。
また、再生時記録媒体、例えば磁気テープと回転ヘッドとを用いたＤＡＴ については、その記録構造からテープと回転ヘッドとの摩擦、その他の外乱等により磁気テープに振動が発生し、再生オーディオデータ、クロックにジッタが発生する。この状態における音声データは、例え再生データ処理を行っても音声が途切れたり、異音が生じることから、通常は再生音声データを基準クロックに同期させ、安定した音声データを得るためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路を設けている。
【０００９】
図１５は一般的なＰＬＬ 回路のブロック図である。
ジッタを含む再生時の入力クロック５及びジッタを含まない出力クロック６は、位相比較器１へ入力されて位相比較される。位相比較器１の出力は、通常、２入力の位相差が０の場合に所定電圧に設定され、例えば進み位相の場合には電圧値を正方向に、遅れ位相の場合には負方向に位相差に比例して変化させる。位相比較器１の出力は、ローパスフィルタ２により高周波域成分を除去した後、ＶＣＯ（電圧制御発振器） ３へ入力される。ＶＣＯ ３は入力電圧の変化に応じて、その発振周波数を可変にでき、入力電圧に対応した発振周波数のクロックを出力する。そして、入力クロック５の周波数に対し、ＶＣＯ ３の発振周波数が高い場合は、分周器４によって整数分の１の出力クロック６を出力するとともに、位相比較器１へ帰還させる。この出力クロック６はＶＣＯ ３による周波数安定度の極めて高いクロックとして以後の信号処理に用いられる。
【００１０】
なお、ディジタル音声信号の記録再生においては、通常サンプリングクロックの ２５６倍の周波数をＶＣＯ ３の基準周波数に設定している。例えばサンプリング周波数ｆＳ が４８ｋＨｚ の場合、４８ｋＨｚ × ２５６＝１２．２８８ＭＨｚ となり、同様に４４．１ｋＨｚ の場合は１１．２８９ＭＨｚ となり、３２ｋＨｚ の場合は８．１９２ ＭＨｚ となる。それにより、３種類のサンプリング周波数に対応した音声信号の記録再生処理を行う場合には、前記ＰＬＬ 回路において、これらの３種類の夫々の周波数に対応したＶＣＯ ３を使用する必要がある。
【００１１】
【発明が解決しようとする課題】
従来のクロック発振回路は、前述したように構成されているので、複数種類のサンプリング周波数を用いてディジタル音声信号の記録再生を行う場合、夫々のサンプリング周波数ごとに、高価であり、しかも部品実装面積が広い水晶発振子又はコイルを設ける必要があり、製品コストの上昇を招くという問題がある。また広い部品実装面積を必要として、製品の小型軽量化が図れないという問題がある。
本発明は斯かる問題に鑑み、複数種類のサンプリング周波数を用いる音声信号のディジタル処理に対して、少数の水晶発振子又はコイルを用いてマスタークロックを発生させるクロック発生回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号を６ｎ（ｎは正整数）分周して出力する６ｎ分周器と、前記基準クロック信号の周期を遅延時間の単位として、前記６ｎ分周器が出力したクロック信号を遅延させて出力する遅延回路とを備え、該遅延回路は、前記６ｎ分周器が出力したクロック信号を該クロック信号の１／４周期分遅延させたクロック信号を出力すべくなしてあり、前記遅延回路が出力したクロック信号と前記６ｎ分周器が出力したクロック信号との排他的論理和演算を用いて、前記基準クロック信号を３ｎ（ｎは正整数）分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１４】
第２発明に係るクロック発生回路は、基準クロック信号を２ｎ（ｎは正整数）分周する２ｎ分周器を更に備え、該２ｎ分周器が２ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１５】
第３発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が出力した基準クロック信号をｎ（ｎは正整数）分周して出力するｎ分周器と、該ｎ分周器が出力したクロック信号をカウントする３進カウンタとを備え、該３進カウンタが出力した上位ビット信号を反転させることにより、前記基準クロック信号に同期し、該基準クロック信号を３ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１６】
第４発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号を３ｎ（ｎは正整数）分周して出力する３ｎ分周器と、前記基準クロック信号の周期を遅延時間の単位として、前記３ｎ分周器が出力したクロック信号を遅延させて出力する遅延回路とを備え、前記３ｎ分周器が出力したクロック信号及び前記遅延回路が出力したクロック信号の排他的論理和演算を用いて、前記基準クロック信号を（３／２）ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１７】
第５発明に係るクロック発生回路は、ｎ分周器が出力したクロック信号と、前記３進カウンタが出力した上位ビット信号の反転信号との論理積により、前記基準クロック信号を（３／２）ｎ分周したクロック信号を出力すべくなしてあることを特徴とする。
【００１８】
第６発明に係るクロック発生回路は、基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号をｍ（ｍは正整数）分周して出力するｍ分周器と、選択的に複数種類のクロック信号を発振させて出力する電圧制御発振器と、該電圧制御発振器が選択的に出力したクロック信号に応じて、該クロック信号を前記ｍ分周器が出力したクロック信号の周波数に分周して出力するプログラマブル分周器と、前記ｍ分周器が出力したクロック信号及び前記プログラマブル分周器が出力したクロック信号の位相を比較する位相比較器とを備え、該位相比較器の比較結果である位相差を０にするように、前記電圧制御発振器が出力するクロック信号の周波数を制御すべくなしてあることを特徴とする。
【００２７】
【作用】
第１発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、６ｎ分周器が、基準クロック信号を６ｎ（ｎは正整数）分周して出力する。遅延回路が、６ｎ分周器が出力したクロック信号をそのクロック信号の１／４周期分遅延させたクロック信号を出力し、遅延回路が出力したクロック信号と６ｎ分周器が出力したクロック信号との排他的論理和を用いて、基準クロック信号を３ｎ（ｎは正整数）分周したクロック信号を出力する。
【００２９】
第２発明に係るクロック発生回路では、２ｎ分周器が、基準クロック信号を２ｎ（ｎは正整数）分周し、２ｎ分周器が２ｎ分周したクロック信号を出力する。
【００３０】
第３発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、ｎ分周器が基準クロック信号をｎ（ｎは正整数）分周して出力する。３進カウンタが、ｎ分周器が出力したクロック信号をカウントし、３進カウンタが出力した上位ビット信号を反転させることにより、基準クロック信号に同期し、基準クロック信号を３ｎ分周したクロック信号を出力する。
【００３１】
第４発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、３ｎ分周器が基準クロック信号を３ｎ（ｎは正整数）分周して出力する。遅延回路が、基準クロック信号の周期を遅延時間の単位として、３ｎ分周器が出力したクロック信号を遅延させて出力する。３ｎ分周器が出力したクロック信号及び遅延回路が出力したクロック信号に基づき、基準クロック信号を（３／２）ｎ分周したクロック信号を出力する。
【００３２】
第５発明に係るクロック発生回路では、ｎ分周器が出力したクロック信号と、３進カウンタが出力した上位ビット信号の反転信号との論理積により、基準クロック信号を（３／２）ｎ分周したクロック信号を出力する。
【００３３】
第６発明に係るクロック発生回路では、基準クロック発生回路が基準クロック信号を発生させ、ｍ分周器が、基準クロック信号をｍ（ｍは正整数）分周して出力する。電圧制御発振器が、選択的に複数種類のクロック信号を発振させて出力し、プログラマブル分周器が、電圧制御発振器が選択的に出力したクロック信号に応じて、そのクロック信号をｍ分周器が出力したクロック信号の周波数に分周して出力する。位相比較器が、ｍ分周器が出力したクロック信号及びプログラマブル分周器が出力したクロック信号の位相を比較し、位相比較器の比較結果である位相差を０にするように、電圧制御発振器が出力するクロック信号の周波数を制御する。
【００４２】
【実施例】
以下本発明をその実施例を示す図面により詳述する。
図１は本発明に係るクロック発生回路の一部である基準クロック発生回路のブロック図である。水晶発振子２２に、反転アンプ２３及び抵抗２４が夫々並列接続される。水晶発振子２２の一側端子、他側端子はコンデンサ２５，２５ を介して接地される。水晶発振子２２と、反転アンプ２３と、抵抗２４と、コンデンサ２５，２５ とにより基準クロック発生回路４１が構成される。基準クロック発生回路４１は水晶発振子２２のインダクタンス値と、コンデンサ２５，２５ の静電容量とにより発振周波数が定まることから、同じ回路構成で異なるインダクタンスを有する水晶発振子２２を使用することにより、サンプリング周波数ｆＳ に応じたディジタルオーディオ信号処理に必要なマスタークロックを発生させることができる。
【００４３】
この図１においては、２４．５７６×ｎＭＨｚ（４８ｋ× ５１２ｎＨｚ） 、 （ｎは正の整数） の水晶発振子２２を用いて基準クロック（基準クロック信号）４０を発生させている。図２はｎ＝１であり、２４．５７６×ｎＭＨｚ（４８ｋ× ５１２ｎＨｚ） の基準クロックから４８ｋ×２５６Ｈｚ 及び３２ｋ×２５６Ｈｚ のクロック（クロック信号）を発生させる本発明に係るクロック発生回路の第１実施例のブロック図である。２４．５７６×ｎＭＨｚ の基準クロック４０は２ｎ分周器２６、６ｎ分周器２７及びｎ分周器２８へ入力される。６ｎ分周器２７の出力クロックはＤフリップフロップ回路２９及び排他的論理和回路 （以下ＥＸＯＲ回路という） ３１の一入力端子へ入力される。Ｄフリップフロップ回路２９の出力はＤフリップフロップ回路３０へ入力され、その出力はＥＸＯＲ回路３１の他入力端子へ入力される。ｎ分周器２８の出力クロックはインバータ回路３３を介して、Ｄフリップフロップ回路２９，３０ の各クロック端子へ入力される。そして、６ｎ分周器２７、ｎ分周器２８、Ｄフリップフロップ回路２９，３０ 、インバータ回路３３及びＥＸＯＲ回路３１により３分周器３４が構成される。
【００４４】
次にこのクロック発生回路の動作を、各部信号のタイミングチャートを示す図３とともに説明する。
図１に示した基準クロック発生回路４１により発生させた２４．５７６ＭＨｚ（４８ｋ×５１２ ＭＨｚ ） の図３（ａ） に示す基準クロック４０は、２ｎ分周器２６により２分周 （ｎ＝１） されて、図３（ｂ） に示すサンプリング周波数ｆＳ ＝４８ｋＨｚ に対するマスタークロック（マスタークロック信号） ２５６ｆＳ （４８ｋ× ２５６ＭＨｚ ） を発生させることができる。また、この基準クロック４０は、６ｎ分周器２７により６分周 （ｎ＝１） されて、６ｎ分周器２７の出力クロック（出力クロック信号）Ａは図３（ｃ） に示すようになる。そしてこの出力クロックＡがＤフリップフロップ回路２９及びＥＸＯＲ回路３１へ入力される。
【００４５】
一方基準クロック４０をｎ分周器２８によりｎ分周した出力クロックをインバータ回路３３で反転させた反転クロックがＤフリップフロップ２９，３０ のクロック端子へ入力され、Ｄフリップフロップ２９から、反転クロックの立上りに同期してｎ分周したクロックの０．５ クロック分（周期分）遅延した図３（ｄ） に示すクロックＢが出力される。このクロックＢがＤフリップフロップ回路３０へ入力され、Ｄフリップフロップ回路３０によってｎ分周したクロックの１クロック分（周期分）遅延して、Ｄフリップフロップ回路３０から図３（ｅ） に示すように、Ｄフリップフロップ回路２９に入力したクロックより、このクロックの１／４ クロック分（ 周期分 ）遅延したクロックＣが出力される。このクロックＣがＥＸＯＲ回路３１へ入力され、クロックＡとクロックＣとの排他的論理和が成立するとＥＸＯＲ回路３１から図３（ｆ） に示す３２ｋ×２５６Ｈｚ であり、デューティ５０％であるマスタークロックを発生することができる。
【００４６】
なお、ｎ＝１の場合においては、ｎ分周器２８の出力クロックは入力クロックと同様であることから、特に分周器を設ける必要がなく、基準クロックをそのまま通過させても同様のマスタークロック、つまりクロック ２５６ｆＳ を発生させ得る。
またｎ≧２の場合においても、ｎ分周器２８、２ｎ分周器２６、６ｎ分周器２７及び３ｎ分周器３４の各分周比はｎの変化に対応することから、前述したと同様に３２ｋ×２５６Ｈｚ 、デューティ５０％のマスタークロックを発生させることができる。この実施例ではインバータ回路３３及びＤフリップフロップ回路２９，３０ により、６ｎ分周したクロックを、そのクロックの１／４ クロック分遅延させたが、それに代えて１／４ クロック分遅延させ得る遅延回路を用いても同様の効果が得られる。
【００４７】
なお、前述した水晶発振子２２の代わりに図４に示すようにインダクタンスを有するコイル５０を用いて、コイル５０とコンデンサ２５，２５ とを使用しても前述したと同様に基準クロック４０を発生することができる。
【００４８】
図５は本発明に係るクロック発生回路の第２実施例のブロック図である。
ｎ＝１であり、２４．５７６×ｎＭＨｚ（４８ｋ× ５１２ｎＨｚ） の基準クロックから、３２ｋ×２５６Ｈｚ のクロックを同期クロックで実現する場合である。４８ｋ× ５１２ｎＨｚの基準クロック４０は２ｎ分周器２６及びｎ分周器２８へ入力される。ｎ分周器２８の出力クロックは３進カウンタ３２へ入力される。３進カウンタ３２の出力の上位ビット ＣＯＵＮＴａ ［１］はインバータ回路３３へ入力される。
【００４９】
次にこのクロック発生回路の動作を、各部クロックのタイミングチャートを示す図６とともに説明する。
前述した基準クロック発生回路４１により発生した２４．５７６ＭＨｚ（４８ｋ×５１２Ｈｚ）の図６（ａ） に示す基準クロック４０は２ｎ分周器２６により２ｎ分周され、１２．２８８ＭＨｚ のクロックが出力される。また基準クロック４０はｎ分周器２８により１分周 （ｎ＝１） 、即ち、特に分周処理を行わないまま２ビットの出力を得る３進カウンタ３２へ入力され、図６（ｂ） に示す３進カウンタ３２の出力の上位ビット、下位ビット ＣＯＵＮＴａ ［１：０］を発生する。この上位ビット ＣＯＵＮＴａ ［１］をインバータ回路３３により反転することによって、基準クロック４０に同期した図６（ｄ） に示す３２ｋ×２５６Ｈｚ の同期クロックを発生できる。
【００５０】
なお、ｎ≧２の場合も、ｎ分周器２８の出力クロックはｎの変化に係わらず一定周期のクロックであることから、ｎ＝１の場合と同様３２ｋ×２５６Ｈｚ の同期クロックを発生できる。
また、前述したと同様、水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより基準クロック４０を発生させることができる。
【００５１】
図７は本発明に係るクロック発生回路の第３実施例のブロック図であり、ｎ＝１であり、基準クロック４０を１２．２８８×ｎＭＨｚ（４８ｋ× ２５６ｎＨｚ） としている場合のブロック図である。基準クロック４０はｎ分周器２８及び３ｎ分周器３５へ入力され、ｎ分周器２８から１２．２８８ＭＨｚ のクロックが出力される。３ｎ分周器３５の出力クロックはＤフリップフロップ回路４２及びＥＸＯＲ回路３６の一入力端子へ入力される。Ｄフリップフロップ回路４２の出力はＥＸＯＲ回路３６の他入力端子へ入力される。
【００５２】
次にこのクロック発生回路の動作を、各部信号のタイミングチャートを示す図８とともに説明する。図１に示した基準クロック発生回路４１により発生した図８（ａ） に示す１２．２８８ＭＨｚ の基準クロック４０は３ｎ分周器３５に入力されて３分周 （ｎ＝１） され、３ｎ分周器３５の出力クロックは図８（ｂ） に示すクロックＤとなる。このクロックＤはＤフリップフロップ４２及びＥＸＯＲ回路３６へ入力され、Ｄフリップフロップ４２から基準クロック４０に対し１クロック遅延した図８（ｃ） に示すクロックＥを出力する。このクロックＥがＥＸＯＲ回路３６へ入力され、ＥＸＯＲ回路３６からクロックＤとＥとの排他的論理和による図８（ｄ） に示す８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生できる。
【００５３】
なお、ｎ≧２の場合も３ｎ分周器３５はｎの変化に対応して、所定の信号Ｄを発生することにより、ｎ＝１の場合と同様、８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生させることができる。
また、水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより、水晶発振子２２の場合と同様の基準クロック４０を発生させることができる。
【００５４】
図９は本発明に係るクロック発生回路の第４実施例のブロック図であり、ｎ＝１であり、基準クロック４０を１２．２８８ＭＨｚ ×ｎＭＨｚ（４８ｋ× ２５６ｎＨｚ） としている場合のブロック図である。基準クロック４０はｎ分周器２８ａ 及びｎ分周器２８ｂ へ入力され、ｎ分周器２８ａ から１２．２８８ＭＨｚ のクロックが出力される。ｎ分周器２８ｂ の出力クロックは３進カウンタ３２及びＡＮＤ 回路４５の一入力端子へ入力される。３進カウンタ３２の出力の上位ビット ＣＯＵＮＴｂ ［１］及び下位ビット ＣＯＵＮＴｂ ［０］のうち、上位ビット ＣＯＵＮＴｂ ［１］はインバータ回路３３を介してＡＮＤ 回路４５の他入力端子へ入力される。
【００５５】
次にこのクロック発生回路の動作を、各部信号のタイミングチャートを示す図１０とともに説明する。図１に示した基準クロック発生回路４１によって発生した１２．２８８ＭＨｚ（４８ｋ× ２５６ｎＨｚ） の基準クロック４０がｎ分周器２８ａ に入力され１分周 （ｎ＝１） されて１２．２８８ＭＨｚ のクロックを出力する。またｎ分周器２８ｂ によりｎ分周され、即ち分周を行わないまま図１０（ａ） に示すクロックＦが３進カウンタ３２及びＡＮＤ 回路４５へ入力される。３進カウンタ３２は図１０（ｂ） に示すように３進カウンタの出力の上位ビット及び下位ビット ＣＯＵＮＴｂ ［１， ０］を発生させる。そして上位ビット ＣＯＵＮＴｂ ［１］の信号Ｇがインバータ回路４４によって反転され、反転した図１０（ｄ） に示す信号ＨがＡＮＤ 回路４５へ入力される。そしてＡＮＤ 回路４５によりクロックＦ及び信号Ｈの論理積により、図１０（ｅ） に示す８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生させることができる。
【００５６】
なお、ｎ≧２の場合、１２．２８８×ｎＭＨｚ のクロックは、ｎ分周器５２によりｎ分周されることから、前述したｎ＝１の場合と同様、８．１９２ ＭＨｚ（３２ｋ×２５６Ｈｚ）のクロックを発生させることができる。
また、水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより、水晶発振子２２を用いた場合と同様の基準クロック４０を発生することができる。
【００５７】
図１１は本発明に係るクロック発生回路の第５実施例のブロック図であって、ｎ＝１であり、基準クロック４０を１２．２８８ＭＨｚ ×ｎ （４８ｋ×２５６ ×ｎＨｚ） として、ディジタル音声の再生時に使用するＰＬＬ 回路を使用して、記録時の基準クロックを発生するためのブロック図である。
【００５８】
図１に示した基準クロック発生回路４１によって発生した１２．２８８×ｎＭＨｚ の基準クロック４０は、１２２８８０ （４８×２５６ ×１０ｎ） 分周器３７により１００Ｈｚ のクロックＪに分周される。サンプリング周波数ｆＳ が４４．１ｋＨｚ の場合に“１”に、３２ｋＨｚ の場合に“０”になるモード信号３９がＶＣＯ ３及びプログラマブル分周器３８に入力される。モード信号３９が“１”の場合ＶＣＯ ３の出力周波数は４４．１ｋ×２５６Ｈｚ に、プログラマブル分周器３８の分周比は１１２８９６ （４４．１×２５６ ×１０ｎ） に設定される。これによりプログラマブル分周器３８から出力されるクロックＰは、１２２８８０ｎ分周器３７の出力クロックＪと同様、１００Ｈｚ のクロックＰに分周される。図１２はクロックＪ， クロックＰのタイミングチャートである。
【００５９】
なお、クロックＪ， Ｐの周波数を１００Ｈｚ としているが、実際には １００±αＨｚの周波数となることから、２つのクロックＪ， Ｐの位相差θを検出するため、両クロックＪ， Ｐは位相比較器１へ入力され位相が比較される。図１３は位相比較器１の理想的な入出力特性と、ＶＣＯ ３の出力周波数との関係を示す特性図であり、縦軸を位相比較器１の出力電圧Ｖとし、横軸をクロックＪに対するクロックＰの位相差θとしている。
【００６０】
図１２に示すクロックタイミングチャートにおいて、クロックＪに対するクロックＰ１ の位相差をθａ２、クロックＪに対するクロックＰ２ の位相差をθｂ２、クロックＪに対するクロックＰ３ の位相差をθａ１、クロックＪに対するクロックＰ４ の位相差をθｂ１とする （θａ１， θａ２＞０、θａ１＜θａ２、θｂ１， θｂ２＜０、θｂ１＜θｂ２＜０） 。そして図１３から明らかなように、位相差θａ１， θａ２、θｂ１， θｂ２に対する位相比較器１の出力電圧は夫々Ｖａ１， Ｖａ２ （Ｖａ１， Ｖａ２＞０） 、Ｖｂ１， Ｖｂ２ （Ｖｂ１， Ｖｂ２＜０） となり、位相差θに対して出力電圧Ｖはリニアな特性を示す。そして、位相比較器１の出力電圧はローパスフィルタ２を介してＶＣＯ ３に入力され、位相差θを０に近付ける方向へ発振周波数を制御する。
【００６１】
なお、ＰＬＬ 回路の動作としては、位相比較器１へ入力されるクロックＪ， Ｐの位相差θが所定範囲内、例えば図１３の位相差θｂ１からθａ１内にある場合に、位相比較器１の出力電圧は略一定値となる。この出力電圧がローパスフィルタ２を介してＶＣＯ ３の図示しない電圧制御端子へ入力されることから、ＶＣＯ ３の出力周波数は所定値となり、クロックＪ， Ｐは同期関係を保持する。
【００６２】
このときのＶＣＯ ３の出力周波数は、周波数ｆ２ からｆ３ の周波数範囲で安定し、周波数が安定したクロック （４４．１ｋ×２５６Ｈｚ）を得ることができる。なお、位相差がθ＞θａ１、θ＜θｂ１の場合は同期状態が崩れて、ＶＣＯ ３の出力電圧は、安定した状態を保持する方向へ出力周波数を変化させる。
なお、前述したようにモード信号３９を“１”としている場合は、ＶＣＯ ３は周波数が４４．１ｋ×２５６Ｈｚ のクロックを発生するが、モード信号３９を“０”とすることによって、ＶＣＯ ３は周波数が３２ｋ×２５６Ｈｚ のクロックを発生することになり、モード信号３９が“１”の場合と同様に周波数が安定したクロックを出力する。
【００６３】
また、ｎ≧２の場合も１２２８８０ｎ分周器３７及びプログラマブル分周器３８の分周比はｎの変化に対応していることから、位相比較器１に入力されるクロックＪ， Ｐの周波数はいずれも１００Ｈｚ となり、ｎ＝１の場合と同様、安定した４４．１ｋ×２５６Ｈｚ 、又は３２ｋ×２５６Ｈｚ のクロックを得ることができる。
【００６４】
本実施例では、発振する基準クロック４０が４８ｋ× ２５６ｎＨｚである発振子を用いており、ＶＣＯ ３による電圧、周波数制御を行って、３２ｋ×２５６Ｈｚ 又は４４．１ｋ×２５６Ｈｚ のクロックを得るようにしたが、これらの周波数に限るものではなく、基準クロックが３２基準× ２５６ｎＨｚ（８．１９２×ｎＭＨｚ ） 又は４４．１ｋ× ２５６ｎＨｚ（１１．２８９６×ｎＭＨｚ ） なる発振回路を用いて構成しても同様の効果が得られる。
【００６５】
またＰＬＬ 回路の構成自体は、ディジタル音声の再生時に使用するものを兼用しているため何ら回路を追加することなく容易に実施できる。
更に基準クロック発生回路４１における水晶発振子２２の代わりにコイル５０を用いて、コイル５０とコンデンサ２５とにより、水晶発振子２２を用いた場合と同様の基準クロック４０を発生することができる。
【００６６】
【発明の効果】
以上詳述したように、本発明によれば必要とするサンプリング周波数に対応した基準クロックを発生させるための発振素子又はコイルの数を削減することができ、クロック発生回路の回路面積を減少させ得るとともに、クロック発生回路の製造コストを低減できる。また、必要とするサンプリング周波数に対応した基準クロックを発生させるための発振素子又はコイルの数を削減できることから、クロック発生回路を実装する製品に実装する他の回路の実装面積を拡大できるとともに、クロック発生回路を実装した製品の小型、軽量化が図れる。
【００６７】
また、ディジタル音声の再生信号処理用ＰＬＬ 回路を用いて、記録時のサンプリングクロックを作成するように構成したから、回路の増加がなく、少数の発振素子又はコイルを用いることにより、複数種類の周波数のサンプリングクロックを安定に発生させることができる。
また、分周器自体は通常のバイナリカウンタを用いることが容易であり、ＬＳＩ 作成の場合には回路の増幅も僅かであって実現が容易である。そのため、本発明のクロック発生回路において分周器を付加する必要があるものについては、発振素子等の回路部品の削減効果がより大である等の優れた効果を奏する。
【図面の簡単な説明】
【図１】水晶発振子を用いた基準クロック発振回路のブロック図である。
【図２】本発明に係るクロック発生回路の第１実施例のブロック図である。
【図３】各部クロックのタイミングチャートである。
【図４】基準クロック発振回路の他の構成を示すブロック図である。
【図５】本発明に係るクロック発生回路の第２実施例のブロック図である。
【図６】各部クロックのタイミングチャートである。
【図７】本発明に係るクロック発生回路の第３実施例のブロック図である。
【図８】各部クロックのタイミングチャートである。
【図９】本発明に係るクロック発生回路の第４実施例のブロック図である。
【図１０】各部クロックのタイミングチャートである。
【図１１】本発明に係るクロック発生回路の第５実施例のブロック図である。
【図１２】各部クロックのタイミングチャートである。
【図１３】位相比較器の入出力特性、位相差、ＶＣＯ の出力周波数との関係を示す特性図である。
【図１４】従来のクロック発生回路におけるＰＬＬ 回路のブロック図である。
【図１５】従来のＤＡＴ の信号処理回路のブロック図である。
【符号の説明】
１ 位相比較器、３ ＶＣＯ（電圧制御発振器） 、２２ 水晶発振子、２５ コンデンサ、２６ ２ｎ分周器、２７ ６ｎ分周器、２８，２８ａ，２８ｂ ｎ分周器、２９，３０ Ｄフリップフロップ、３１ ＥＸＯＲ回路、３２ ３進カウンタ、３３ インバータ回路、３５ ３ｎ分周器、３６ ＥＸＯＲ回路、３７ １２２８８０ｎ分周器、３８ プログラマブル分周器、４１ 基準クロック発生回路、４２ Ｄフリップフロップ、４５ ＡＮＤ 回路、５０ コイル。
Claims (6)
- 基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号を６ｎ（ｎは正整数）分周して出力する６ｎ分周器と、前記基準クロック信号の周期を遅延時間の単位として、前記６ｎ分周器が出力したクロック信号を遅延させて出力する遅延回路とを備え、該遅延回路は、前記６ｎ分周器が出力したクロック信号を該クロック信号の１／４周期分遅延させたクロック信号を出力すべくなしてあり、前記遅延回路が出力したクロック信号と前記６ｎ分周器が出力したクロック信号との排他的論理和演算を用いて、前記基準クロック信号を３ｎ（ｎは正整数）分周したクロック信号を出力すべくなしてあることを特徴とするクロック発生回路。
- 基準クロック信号を２ｎ（ｎは正整数）分周する２ｎ分周器を更に備え、該２ｎ分周器が２ｎ分周したクロック信号を出力すべくなしてある請求項１記載のクロック発生回路。
- 基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が出力した基準クロック信号をｎ（ｎは正整数）分周して出力するｎ分周器と、該ｎ分周器が出力したクロック信号をカウントする３進カウンタとを備え、該３進カウンタが出力した上位ビット信号を反転させることにより、前記基準クロック信号に同期し、該基準クロック信号を３ｎ分周したクロック信号を出力すべくなしてあることを特徴とするクロック発生回路。
- 基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号を３ｎ（ｎは正整数）分周して出力する３ｎ分周器と、前記基準クロック信号の周期を遅延時間の単位として、前記３ｎ分周器が出力したクロック信号を遅延させて出力する遅延回路とを備え、前記３ｎ分周器が出力したクロック信号及び前記遅延回路が出力したクロック信号の排他的論理和演算を用いて、前記基準クロック信号を（３／２）ｎ分周したクロック信号を出力すべくなしてあることを特徴とするクロック発生回路。
- ｎ分周器が出力したクロック信号と、前記３進カウンタが出力した上位ビット信号の反転信号との論理積により、前記基準クロック信号を（３／２）ｎ分周したクロック信号を出力すべくなしてある請求項３記載のクロック発生回路。
- 基準クロック信号を発生させる基準クロック発生回路と、該基準クロック発生回路が発生させた基準クロック信号をｍ（ｍは正整数）分周して出力するｍ分周器と、選択的に複数種類のクロック信号を発振させて出力する電圧制御発振器と、該電圧制御発振器が選択的に出力したクロック信号に応じて、該クロック信号を前記ｍ分周器が出力したクロック信号の周波数に分周して出力するプログラマブル分周器と、前記ｍ分周器が出力したクロック信号及び前記プログラマブル分周器が出力したクロック信号の位相を比較する位相比較器とを備え、該位相比較器の比較結果である位相差を０にするように、前記電圧制御発振器が出力するクロック信号の周波数を制御すべくなしてあることを特徴とするクロック発生回路。
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- 1995-02-09 JP JP02207395A patent/JP3559914B2/ja not_active Expired - Fee Related
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