JP3561564B2 - 固体素子の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子，超伝導体素子，磁性体素子，光集積回路素子、等の各種固体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路素子等の製造では、マスクあるいはレチクル（以下では、マスクと総称する）上に形成されたマスクパタンを露光光を照射して基板上に転写する光リソグラフィ法が主に用いられてきた。特に、マスクパタンを結像光学系を介して基板上に縮小転写する縮小投影露光法が設計寸法１μｍ程度以下の微細パタンの転写で主に用いられてきた。
【０００３】
縮小投影露光法における解像度の向上は露光光の短波長化，結像光学系の高 ＮＡ化により進められてきた。さらに、最近は位相シフトマスク露光法，変形照明露光法などの高解像度化技術の開発も進められてきた。
【０００４】
また、素子の高集積化とともにチップサイズも次第に拡大してきた。一回の露光光で転写可能な領域である最大フィールドサイズも次第に拡大し、最近のステップアンドリピート方式の縮小投影露光装置（以下では、ステッパと呼ぶ）ではウエハ基板上寸法で２２ｍｍ角（３１．１ｍｍφ）の領域を転写できるようになってきた。本方式は露光光照射によるマスクパタン転写と基板ステージ移動をステップアンドリピートで繰り返し行うことにより基板上に複数のチップを繰り返し転写する方法である。
【０００５】
さらに大きな領域を転写可能な装置として、ステップアンドスキャン方式の縮小投影露光装置（以下では、スキャナと呼ぶ）も開発されてきた。本方式は、マスクと基板を所定のマスクパタン縮小比率に応じて相対移動させながら、円弧状あるいはスリット状等の照明領域をマスク上をスキャンさせてマスクパタンを転写する方式である。
【０００６】
しかし、これら露光装置に各種高解像度化技術を適用しても、光リソグラフィ法を用いて１００ｎｍ以下の微細パタンを形成することは非常に困難であると予測されている。
【０００７】
これに対して、電子線を用いてパタンを描画あるいは転写する電子線露光法は、１００ｎｍ以下の極微細パタンを形成可能な微細加工技術の一つとして実用化されている。電子線露光法の方式は、矩形状に整形した電子線を用いて基板上にパタンを直接描く可変矩形成形式電子線直接描画法や、ある所定の図形状に整形した電子線を繰り返し転写するセルプロジェクション方式電子線露光法など、いくつかの露光方式が開発されてきた。しかし、一般に電子線露光法はマスクパタンを一括転写する光リソグラフィ法と比較してスループットが低くなってしまうという問題があった。
【０００８】
そこで、電子線露光法の極微細寸法加工性能を活用しつつリソグラフィ工程でのスループットの低下を抑えるために、例えば、光リソグラフィ法で転写できないような微細寸法パタンを電子線露光法で、それ以外の比較的大きなパタンを光リソグラフィ法で転写するといったように、複数のリソグラフィ技術をミックスアンドマッチで混用する方法が用いられている。
【０００９】
【発明が解決しようとする課題】
スキャンタイプの露光装置では、マスクパタンを転写する基板が載置された基板ステージとマスクが載置されたマスクステージとを、マスクパタン縮小比に応じて相対的に同期させて精密に移動させながらマスクパタンを転写する。このとき、ステージ移動の誤差が生じてしまうことがある。この誤差はマスクパタン転写精度に影響を与えてしまう。特に、ステージ誤差によるパタン位置の誤差は、重ね合わせ露光精度に大きく影響する。
【００１０】
また、電子線露光装置を用いてパタンを転写する場合も同様に、基板が載置された基板ステージの移動誤差が重ね合わせ露光精度に影響を与える恐れがある。さらに、スキャンタイプの露光装置と電子線露光装置とをミックスアンドマッチで使用する場合、両者の各ステージ移動位置の差が重ね合わせ露光精度に影響を与えてしまう。
【００１１】
従来は、このようなステージ誤差に起因した重ね合わせ誤差を重ね合わせ露光時に考慮していなかったため、重ね合わせ精度が劣化してしまうという問題があった。
【００１２】
【課題を解決するための手段】
上記問題は、露光光で所定形状の照明領域を照明し、該所定形状の照明領域を第１の回路パタン転写用のマスクパタンが形成されたマスク上を走査するとともに、前記所定形状の照明領域を投影光学系で基板上に投影した所定形状の露光領域に対して前記マスクと同期して基板を走査することにより、前記第１の回路パタンを前記基板上に露光する際に、該所定形状の照明領域がマスク上を走査する際の走査位置誤差に関する情報と上記所定形状の露光領域が基板上を走査する際の走査位置誤差に関する情報とから、上記基板上に転写した第１の回路パタンの転写位置誤差に関する情報を求める工程と、該基板上の該第１の回路パタンに対して第２の回路パタンを位置合わせして重ね合わせ転写する際に該第１の回路パタンの転写位置誤差に関する情報を用いて該第１の回路パタンとの重ね合わせ誤差を小さくするように該第２の回路パタンの転写位置を補正するパタン転写方法により、さらに、露光光で所定形状の照明領域を照明し、該所定形状の照明領域を第２の回路パタン転写用のマスクパタンが形成されたマスク上を走査するとともに、前記所定形状の照明領域を投影光学系で基板上に投影した所定形状の露光領域に対して前記マスクと同期して基板を走査することにより、前記第２の回路パタンを前記基板上に露光する際に、前記基板上に転写した第１の回路パタンの転写位置誤差に関する情報を用いて上記所定形状の照明領域を第２の回路パタン転写用のマスクパタンが形成されたマスク上を走査する際の走査位置を補正することにより、あるいは前記所定形状の照明領域を投影光学系で基板上に投影した所定形状の露光領域に対して前記マスクと同期して基板を走査する際の走査位置を補正することにより、該第１の回路パタンとの重ね合わせ誤差を小さくするように上記第２の回路パタンの転写位置を補正するパタン転写方法により、さらに、前記第２の回路パタンを電子線露光法を用いて転写するとともに、該第２の回路パタンを電子線露光する際の電子線の偏向位置を前記基板上に転写した第１の回路パタンの転写位置誤差に関する情報を用いて補正することにより、あるいは前記基板を載置した試料台の駆動位置を補正することにより、該第１の回路パタンとの重ね合わせ誤差を小さくするように上記第２の回路パタンの転写位置を補正するパタン転写方法により解決される。
【００１３】
ステージ誤差を補正するためには、被重ね合わせパタンを転写したときのステージ駆動位置をもとに、重ね合わせパタン転写時にステージを調整して駆動してやれば良い。また、電子線描画装置を用いて重ね合わせパタンを転写する場合、ステージ駆動補正を行わず、電子線偏向位置を補正することにより行ってもよい。
【００１４】
補正方法を図１を用いてさらに説明する。まず、第１の回路パタンを転写する工程１を処理する。このとき、パタン転写時のステージ駆動結果をモニタし、記憶装置にステージ駆動結果、転写パタン位置誤差に関する情報を求め（工程２）、記憶装置に記憶する（工程３）。ステージ位置はレーザ干渉系によりモニタされているので、そのステージ位置駆動結果を制御装置を介して記憶装置に記憶させておく。スキャナの場合、基板ステージとマスクステージの同期駆動誤差に関する情報を記憶してもよい。このとき、露光日時，ロット識別子，処理ウエハ識別子，転写チップ配列，順序，転写パタン識別子，露光装置識別子，使用マスク識別子、等のマスクパタン転写に関わる情報も同時に記憶しておくことにより、プロセス処理工程を管理することもできる。
【００１５】
記憶した情報は、磁気テープや磁気ディスク装置，光磁気ディスク装置等の手段により他の露光装置へデータを送ることができる。また、各露光装置の制御装置をネットワークを介して相互に接続しておけば、情報をより容易に転送することができる。また、各露光装置をネットワークを介して相互に接続するとともに各露光装置間で情報を記憶しておく記憶装置を共通で設けておいたり、マスクパタン露光に関わるこれら情報を専用に操作する制御装置を設けておけば、作業をより効率的に行うこともできる。
【００１６】
所定の回路パタンを加工する工程４を処理した後、第１の回路パタンに対して第２の回路パタンを重ね合わせ転写する。このとき、以上のようにして記憶しておいた情報を読み出し（工程５）、この情報をもとにステージ駆動位置を補正しながらマスクパタンを転写すればよい（工程６）。例えば、被重ね合わせパタンを転写した時のマスクパタン転写に関わる情報を上述の記憶装置から呼び出し、基板ステージやマスクステージの駆動結果に関する情報から転写すべきマスクパタン位置の補正量を求めれば良い。
【００１７】
電子線描画装置を用いて重ね合わせパタンを転写する場合も、被重ね合わせパタン転写結果に関する情報をもとに基板ステージ駆動位置を補正しながらマスクパタンを描画すればよい。また、基板ステージ駆動位置ではなくパタンを描画する電子線の偏向量を電子レンズを制御することにより調整して転写パタン位置を補正することも可能である。
【００１８】
【発明の実施の形態】
（実施例１）
最小設計寸法１８０ｎｍ，転写チップサイズ２０ｍｍ×２４ｍｍ角の１ギガビットＤＲＡＭ（ダイナミックランダムアクセスメモリ）級の大規模集積回路の回路パタンを加工する工程を例に説明する。
【００１９】
本実施例では、ＫｒＦエキシマレーザ露光装置（縮小比４：１）を用いて所定の半導体記憶装置の配線パタンを所定の工程を処理した基板上に転写した。
【００２０】
図２を用いて本発明のマスクパタン露光方法を実現する投影露光装置の構成の例を説明する。光源３１から発する光は、照明光学系３０を介してマスキングブレード５２により成形されてマスク３６を照明する。
【００２１】
マスク３６はマスクステージ４８上に載置されている。マスクステージ４８は主制御系４９からの制御命令に応じて駆動手段４７によって駆動されるので、所望の位置に移動可能である。マスクステージ４８の位置は、ステージ上に固定されたミラー５３の位置としてレーザ測長機５４で正確にモニタされている。マスク３６上には異物付着によるパタン転写不良を防止するためのペリクル３７が設けられている。
【００２２】
マスク３６上に描かれたマスクパタンは、投影レンズ３８を介して試料基板であるウエハ３９上に投影される。ウエハ３９は、基板ステージ４０上に真空吸着されている。基板ステージ４０は、投影レンズ３８の光軸方向、すなわち、Ｚ方向に移動可能なＺステージ４１上に載置され、さらにＸＹステージ４２上に搭載されている。Ｚステージ４１及びＸＹステージ４２は、主制御系４９からの制御命令に応じてそれぞれの駆動手段４３，４４によって駆動されるので、所望の露光位置に移動可能である。その位置はＺステージ４１に固定されたミラー４６の位置として、レーザ測長機４５で正確にモニタされている。また、ウエハ３９の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージ４１を駆動させることにより、ウエハ３９の表面は常に投影レンズ３８の結像面と一致させることができる。
【００２３】
マスク３６はマスキングブレード５２によりスリット形状に成形された照明光により照明される。マスクステージ４８を移動させることによりマスク３６上をスリット形状照明光が走査し、これにより照明されたマスク３６上のマスクパタンがマスク３６に同期して移動されるウエハ３９上に転写される。
【００２４】
マスクパタン縮小比は４：１であったので、マスクステージ４８の駆動量は基板ステージ４０の駆動量に対して４倍の距離だけ大きく駆動される。例えば、マスクステージのＹ方向移動量１に対して基板ステージ４０のＹ方向移動量を４とし、お互いに同期させてＹ方向に連続的に移動させればよい。
【００２５】
本実施例で、パタンを転写する基板サイズは６インチφであったので、本実施例では図３に模式的に示したような露光チップ配置とし、全てのウエハについて、左下のチップから図中で矢印で示した順に露光した。また、基板は２５枚で１ロットを構成し、ロット識別子はＬＯＴ１５４、基板は１毎目から順に０１， ０２，…，２４，２５とした。
【００２６】
パタン転写時の基板ステージ４０の駆動結果及びマスクステージ４８の駆動結果を、それぞれレーザ測長機４５，５４により正確にモニタし、モニタ結果を演算処理して得たパタン配置誤差に関する情報を制御装置４９を介して記憶装置 ５１内にファイル形式で記憶した。なお、記憶装置５１はネットワーク４２５を介して他の露光装置間でデータを共有できるように構成した。
【００２７】
記憶装置５１に記憶したパタン配置に関する情報は、図８に示したようにネットワーク装置４２５に接続されたデータ処理専用の制御装置２０１に転送し、記憶装置２０２に記憶した。このような装置構成は、処理プロセスに関する情報の一括管理，生産管理のために有効である。
【００２８】
投影露光装置を用いて所定のゲートパタンを転写した。基板ステージ４０、及びマスクステージ４８の駆動結果を演算処理して両者の同期駆動誤差により生じた転写パタン配置誤差に関する情報を求め、得られた結果を記憶装置５１にファイル形式で記憶した。
【００２９】
本実施例では、転写パタン配置誤差に関する情報をファイル形式で記憶したが、記憶方式等はこれに限るものではない。また、ファイルは、ファイルの先頭からロット識別子，露光日時，露光装置識別子，転写パタン識別子，使用マスク識別子，転写パタン配置誤差に関する情報を基板１枚目から順に２５枚目まで、順に配置したファイル構成としたが、記憶する内容，順序，ファイル形式等、これに限るものではない。
【００３０】
所定のレジストパタン現像処理工程後、形成したレジストパタンをマスクに所定の配線パタンを加工した。次に、層間絶縁膜をこの基板上に形成し、今度は電子線露光装置を用いて所定の電極取り出し孔用の第２の回路パタンを転写した。図４を用いて、本発明のパタン転写方法を実現する電子線露光装置の構成例を説明する。電子銃４０１より放出された電子４０２は複数の電子レンズ４０３，４０４により集束され偏向レンズ４０５，４０６により偏向されてステージ４０７上のウエハ４０８に照射される。この時電子線の形状は二つのアパーチャ４０９と４１０によって決定される。第２のアパーチャ支持台４１０に例えば図７に示されたようなアパーチャを搭載し電子線成形レンズ４１１及び４１２により第２アパーチャ支持台４１０上の任意のアパーチャパタンを選択して使用する。同時にアパーチャ支持台４０１の中心部には矩形のアパーチャパタンが形成されているので可変矩形型電子線描画装置としても使用することができる。ウエハ４０８は試料交換室４１５を介して試料室４１３の高真空雰囲気を破らずに装置外部との出し入れが可能である。
【００３１】
装置全体のシステムは制御装置４２３により制御され、データを記憶する記憶装置４２４が接続されている。さらに、制御装置４２３はネットワーク装置４２５に接続され、他の露光装置やプロセス装置とデータ通信可能なように接続されている。
【００３２】
本実施例では、ネットワーク装置４２５を介して記憶装置２０２内にファイル形式で記憶したパタン配置に関する情報を制御装置４２３に読み込んだ。なお、本実施例とは異なり制御装置や記憶装置がネットワーク装置に接続されてなく、露光装置がスタンドアローン構成である場合、磁気テープ，磁気ディスク，光磁気ディスク等の移動可能な記憶手段を介して情報を転送してもよい。
【００３３】
以上のようにして読み込んだパタン配置に関する情報を用いて、所定の電極取り出し孔パタンを転写する際の転写位置を補正した。
【００３４】
図１２は、第１の回路パタンを転写した際の、あるチップに対する基板ステージ４０のｙ方向駆動結果をモニタした結果を表わした図である。横軸は基板ステージ４０を駆動する際に用いた基準座標位置を表わし、縦軸は基板ステージ駆動結果のモニタ結果から求めた上記基準座標位置からのずれ量を表わしている。図では、実際のモニタ結果から駆動誤差が２０ｎｍ未満である部分は切り捨てて表示した。これは、ステージ駆動位置の再現性が２０ｎｍ程度であったため、ステージ駆動精度を考慮するとパタン転写位置を十分に補正することが困難であったためである。
【００３５】
図９は、図１２の結果を用いて被重ね合わせパタンである第１の回路パタンの転写パタン配置を２次元的に模式的に示したものである。図の格子点は、２０ｍｍ×２４ｍｍ角転写パタン内２ｍｍピッチ格子点位置における転写パタン位置のずれを模式的に示した図である。各格子点位置は、転写パタン位置誤差がない場合を基準としたときの第１の回路パタンの転写位置を示したものである。格子点間１１のｙ方向距離は基準長２ｍｍに対して２０ｎｍ縮小し、格子点間１２のｙ方向距離は基準長２ｍｍに対して２０ｎｍ拡大して転写された例を示している。
【００３６】
以下では、ステージをｙ方向にスキャンして転写した場合において主にｙ方向のずれが生じた例を用いて説明するが、図１０に示したようにｘ方向，ｙ方向ともに同程度の転写パタン位置の誤差が生じる恐れもある。但し、スキャン方向と垂直なｘ方向に対しては、投影露光装置の転写チップ倍率が一定であるとすると転写パタン位置がシフトして転写される。図１０は格子点間１３のｘ方向位置がマイナス方向に２５ｎｍシフトし、格子点間１４のｘ方向位置がプラス方向に ２５ｎｍシフトするとともにｙ方向距離が基準長２ｍｍに対して２０ｎｍ拡大して転写された例を示している。この場合も、以下で述べる方法を応用して適用することができる。
【００３７】
上述のパタン配置に関する情報から、例えば、図９に示したような回路パタン配置に関する情報を求め、これを用いて電極取り出し孔パタンの転写位置を補正することができる。本実施例では上述のパタン配置に関する情報を用いて偏向レンズ４０５，４０６を制御して電子線の偏向を制御，補正することにより、第１の回路パタン転写位置に合わせて電極取り出し孔パタン転写位置を補正した。なお、ステージ４０７の駆動位置を補正することにより、パタン転写位置を補正してもよい。
【００３８】
図５は素子の製造工程を示す断面図である。図５（ａ）に示すように、Ｐ型のＳｉ半導体７１を基板に用い。その表面に公知の素子分離技術を用い素子分離領域７２を形成する。次に、例えば厚さ１５０ｎｍの多結晶シリコンと厚さ２００ｎｍの酸化シリコンを積層した構造のワード線７３を形成し、さらに化学気相成長法を用いて例えば厚さ１５０ｎｍの酸化シリコンを被着し、異方的に加工してワード線の側壁に酸化シリコンのサイドスペーサ７４を形成する。次に、通常の方法でｎ拡散層７５を形成する。
【００３９】
次に図５（ｂ）に示すように、通常の工程を経て多結晶シリコン又は高融点金属シリサイド、あるいはこれらの積層膜などから成るデータ線７６を形成する。次に図５（ｃ）に示すように、通常の工程を経て多結晶シリコンからなる蓄積電極７８を形成する。その後、五酸化タンタル，窒化シリコン，酸化シリコン，強誘電体、あるいはこれらの複合膜などを被着し、キャパシタ用絶縁膜７９を形成する。ひきつづき多結晶シリコン，高融点金属，高融点金属シリサイド、あるいはＡｌ，Ｃｕ等の低抵抗な導体を被着しプレート電極８０を形成する。
【００４０】
次に図５（ｄ）に示すように、通常の工程を経て配線８１を形成する。次に通常の配線層形成工程やパッシベーション工程を経て半導体記憶素子を作製した。なお、ここでは、代表的な製造工程のみを説明したが、これ以外は通常の素子製造工程を用いた。この素子製造工程におけるリソグラフィ工程では一部の工程に光リソグラフィ法を適用し、上述の投影露光装置を用いてパタンの転写を行った。
【００４１】
次に、リソグラフィ工程で形成したパタンについて説明する。図６は製造した半導体記憶素子を構成する代表的なパタンのメモリ部のパタン配置を示す。図６（ａ）は作製した第１の素子のパタンの一例を示す。８２がワード線，８３がデータ線，８４がアクティブ領域，８５が蓄積電極，８６が電極取り出し孔のパタンである。本実施例では、図６（ａ）に示したパタンではワード線８２，データ線８３，アクティブ領域８４のパタンの転写に上記投影露光装置と位相シフトマスクを用いた。また、図６（ａ）に示したパタンでは電極取り出し孔８６と蓄積電極８５を形成するためのパタンを電子線露光装置を用いて転写した。
【００４２】
また、図６（ｂ）は作製した第２の素子のパタンの一例を示す。８７がワード線，８８がデータ線，８９がアクティブ領域，９０が蓄積電極，９１が電極取り出し孔のパタンである。この例でも、ワード線，データ線，アクティブ領域のパタンの転写に投影露光装置を、電極取り出し孔，蓄積電極のパタンの転写に電子線露光装置を用いた。
【００４３】
以上のようにしてパタンを転写した後、所定の配線パタンと所定の電極取り出し孔パタンの重ね合わせ誤差を電子線顕微鏡を用いて測定したところ、重ね合わせ誤差が８０ｎｍより大きくなっている部分は観察されなかった。すなわち、二つのパタンの重ね合わせ誤差は、所望の重ね合わせ誤差許容範囲内であり、所望の重ね合わせ精度が達成された。
【００４４】
以上で述べたような方法を適用して大規模集積回路素子を製造することにより、所望の精度で所定の回路パタンを加工することが可能であるので、高い歩留まりで素子を製造することが可能である。さらに、加工ばらつきを小さくできるので、安定した特性の回路素子の製造が可能となる。すなわち、高い歩留まりで素子を製造することが可能である。
【００４５】
なお、本発明は上述の実施例に限定されるものではなく、本発明の主旨を逸脱しない範囲内において本発明を応用して適用することができる。
【００４６】
（実施例２）
本実施例では、最小設計寸法２５０ｎｍ，転写チップサイズ２０ｍｍ角の２５６メガビットＤＲＡＭ級の大規模集積回路の回路パタンを加工する工程を例に説明する。
【００４７】
本実施例で用いた露光装置の構成を図８に示す。露光装置４２６Ａ，４２６Ｂ，４２６Ｃはそれぞれ制御装置４２３Ａ，４２３Ｂ，４２３Ｃにより制御され、さらに、記憶装置４２４Ａ，４２４Ｂ，４２４Ｃが各々の制御装置に接続されている。また、制御装置２０１には記憶装置２０２が接続されている。制御装置 ４２３Ａ，４２３Ｂ，４２３Ｃ，２０１はネットワーク装置４２５に接続されているので、制御装置間でのデータ通信がネットワーク装置４２５を介して可能である。制御装置２０１と記憶装置２０２は各プロセス装置のプロセス処理結果、処理状態等を専用に管理するために設けたものである。ネットワーク装置４２５にはリソグラフィ装置以外のプロセス処理装置（図示せず）も接続されている。さらに、データ通信装置４２７により、ネットワーク装置４２５に直接接続されていない制御装置とのデータ通信も可能である。
【００４８】
まず、実施例１と同様にして第１の回路パタンを転写した。第１の回路パタンは、投影露光装置４２６Ａを用いて転写した。このとき、パタン転写時の基板ステージ４０の駆動結果及びマスクステージ４８の駆動結果を、それぞれレーザ測長機４５，５４によりモニタし、モニタ結果を演算処理して得たパタン配置誤差に関する情報を制御装置４２３Ａを介して記憶装置４２４Ａにファイル形式で記憶した。さらに、ネットワーク装置４２５を介して制御装置２０１に転送し、記憶装置２０２に記憶して保存した。
【００４９】
次に、第１の回路パタンを転写したものと同じ構成の第２の投影露光装置４２６Ｂを用いて第２の回路パタンを転写した。本実施例では、ネットワーク装置４２５，制御装置２０１を介して記憶装置２０２内にファイル形式で記憶したパタン配置に関する情報を制御装置４２３Ｂに読み込んだ。なお、本実施例とは異なり制御装置や記憶装置がネットワーク装置に接続されておらず、露光装置がスタンドアローン構成である場合、磁気テープ，磁気ディスク，光磁気ディスク等の移動可能な記憶手段を介して情報を転送してもよい。
【００５０】
上述のようにして読み込んだ第１の回路パタンのパタン配置に関する情報を用いて、第１の回路パタンに対する第２の回路パタンの重ね合わせ誤差を小さくするようにマスクステージ４８の駆動位置を補正しながら第２の回路パタンを転写した。なお、基板ステージ４０の駆動位置を補正することにより、あるいは基板ステージ４０とマスクステージ４８の両方の駆動位置を補正することにより第２の回路パタンのパタン転写位置を補正してもよい。
【００５１】
以上のようにしてパタンを転写した後、上記の第１の回路パタンと第２の回路パタンとの重ね合わせ誤差を電子線顕微鏡を用いて測定したところ、重ね合わせ誤差が１００ｎｍより大きくなっている部分は観察されなかった。すなわち、二つのパタンの重ね合わせ誤差は、所望の重ね合わせ誤差許容範囲内であり、所望の重ね合わせ精度が達成された。
【００５２】
本実施例で述べた方法は、図６（ｂ）に示したパタンでは、例えばアクティブ領域８９に対してワード線８７を重ね合わせ転写する際に用いたが、これに限定されるものではない。
【００５３】
以上で述べたような方法を適用して大規模集積回路素子を製造することにより、所望の精度で所定の回路パタンを加工することが可能であるので、高い歩留まりで素子を製造することが可能である。さらに、加工ばらつきを小さくできるので、安定した特性の回路素子の製造が可能となる。すなわち、高い歩留まりで素子を製造することが可能である。
【００５４】
（実施例３）
本実施例では、最小設計寸法１８０ｎｍ，転写チップサイズ２０ｍｍ角の１ギガビットＤＲＡＭ級の大規模集積回路の回路パタンを加工する工程を例に説明する。
【００５５】
まず、電子線露光装置４２６Ｃを用いて第１の回路パタンを転写した。このとき、パタン転写時の基板ステージ４０７の駆動結果をモニタした。さらに、第１の回路パタンを転写したときの電子線露光装置の露光フィールド内のディストーション誤差と上述の基板ステージ駆動位置モニタ結果を用いて演算処理して得た第１の回路パタンのパタン配置誤差に関する情報を制御装置４２３Ｃを介して記憶装置４２４Ｃにファイル形式で記憶した。さらに、ネットワーク装置４２５を介して制御装置２０１に転送し、記憶装置２０２に記憶して保存した。
【００５６】
次に、電子線露光装置４２６Ｃを用いて第２の回路パタンを転写した。本実施例では、ネットワーク装置４２５，制御装置２０１を介して記憶装置２０２内にファイル形式で記憶したパタン配置に関する情報を制御装置４２３Ｃに読み込んだ。
【００５７】
上述のようにして読み込んだ第１の回路パタンのパタン配置に関する情報を用いて、第１の回路パタンに対する第２の回路パタンの重ね合わせ誤差を小さくするように偏向レンズ４０５，４０６を制御して電子線の偏向を調整して第２の回路パタン転写位置を補正した。なお、第２の回路パタン露光時の電子線露光装置のディストーション誤差は、露光前に所定の方法を用いてあらかじめ露光装置側で補正しておいた。
【００５８】
本実施例における第１の回路パタンのパタン配置を図１１に模式的に示す。格子点間１５Ａと１５Ｂの重なる領域と、格子点間１６Ａと１６Ｂの重なる領域において、各格子点位置における転写パタン位置のずれに応じて、各格子点間位置では線形補間してパタン転写位置を補正した。なお、ステージ４０７の駆動位置を補正することにより、第２の回路パタンの転写位置を補正してもよい。
【００５９】
本実施例で述べた方法は、図６（ｂ）で示したパタンでは例えばデータ線８８に対して電極取り出し孔パタン９１を重ね合わせ転写する際に用いたが、これに限定されるものではない。
【００６０】
以上のようにしてパタンを転写した後、上記の第１の回路パタンと第２の回路パタンとの重ね合わせ誤差を電子線顕微鏡を用いて測定したところ、重ね合わせ誤差が１００ｎｍより大きくなっている部分は観察されなかった。すなわち、二つのパタンの重ね合わせ誤差は、所望の重ね合わせ誤差許容範囲内であり、所望の重ね合わせ精度が達成された。
【００６１】
以上で述べたような方法を適用して大規模集積回路素子を製造することにより、所望の精度で所定の回路パタンを加工することが可能であるので、高い歩留まりで素子を製造することが可能である。さらに、加工ばらつきを小さくできるので、安定した特性の回路素子の製造が可能となる。すなわち、高い歩留まりで素子を製造することが可能である。
【００６２】
【発明の効果】
本発明によれば、高い重ね合わせ精度でパタンを転写できる。
【図面の簡単な説明】
【図１】本発明による工程を示した工程のフローチャート。
【図２】実施例で用いた投影露光装置のブロック図。
【図３】実施例におけるパタン転写順序を示した説明図。
【図４】実施例で用いた電子線露光装置の構成を示したブロック図。
【図５】実施例において製造した半導体装置の製造途中の素子の断面図。
【図６】実施例において製造した半導体装置のパタン配置を示した平面図。
【図７】電子線露光装置で用いたアパーチャを示した平面図。
【図８】実施例における露光装置群のブロック図。
【図９】転写パタンの位置ずれの例を示した説明図。
【図１０】転写パタンの位置ずれの例を示した説明図。
【図１１】転写パタンの位置ずれの例を示した説明図。
【図１２】基板ステージの駆動位置誤差を示した説明図。
【符号の説明】
１…第１の回路パタンを転写する工程、２…第１の回路パタンの転写位置誤差を求める工程、３…転写位置誤差に関する情報を記憶する工程、４…回路パタンを加工する工程、５…転写位置誤差に関する情報を読み出す工程、６…第２の回路パタンを転写位置を補正しながら転写する工程、７…回路パタンを加工する工程。

Claims (10)

1. 露光光で所定形状の照明領域を照明し、第１の回路パタンが形成されたマスクを走査することにより上記所定形状の照明領域をマスク上を走査させるとともに、前記所定形状の照明領域を投影光学系を用いて基板上に投影した前記所定形状の露光領域に対して前記マスクと同期して前記基板を走査することにより前記第１の回路パタンを前記基板上に露光する際に、前記露光で用いる露光装置が前記マスクを載置したマスクステージの走査位置を検出する第１の検出系と前記基板を載置した試料台の走査位置を検出する第２の検出系とを備え、前記第１の検出系を用いてマスクステージの走査位置を検出するとともに前記第２の検出系を用いて試料台の走査位置を検出する工程と、検出した前記マスクステージの走査位置及び前記試料台の走査位置に関する情報から前記第１の回路パタンの転写位置に関する情報を求める工程と、前記基板上の第１の回路パタンに対して第２の回路パタンを位置合わせして重ね合わせ転写する際に前記第１の回路パタンの転写位置に関する情報を用いて前記第１の回路パタンとの重ね合わせ誤差を小さくするように前記第２の回路パタンの転写位置を補正して前記第２の回路パタンを重ね合わせ転写する工程を含むことを特徴とする固体素子の製造方法。
2. 前記露光光で前記所定形状の照明領域を照明し、前記第２の回路パタンが形成された第２のマスクを走査することにより前記所定形状の照明領域を前記第２のマスク上を走査させるとともに、前記所定形状の照明領域を投影光学系を用いて前記基板上に投影した前記所定形状の露光領域に対して前記マスクと同期して前記基板を走査することにより前記第２の回路パタンを前記基板上の第１の回路パタンに対して位置合わせして重ね合わせ露光する際に、前記第１の回路パタンの転写位置に関する情報を用いて前記第１の回路パタンと前記第２の回路パタンとの重ね合わせずれ量を小さくするように前記第２のマスクが載置された前記マスクステージの走査位置と前記基板を載置された試料台の走査位置のいずれか一つ、もしくは両方を補正することを特徴とする請求項１記載の固体素子の製造方法。
3. 前記第２の回路パタンを電子線露光法を用いて転写するとともに、前記基板上に転写した前記第１の回路パタンの転写位置に関する情報を用いて前記第２の回路パタンを電子線露光する際の電子線の偏向量を補正することにより前記第１の回路パタンとの重ね合わせ誤差を小さくするように前記第２の回路パタンの転写位置を補正することを特徴とする請求項１記載の固体素子の製造方法。
4. 前記第２の回路パタンを電子線露光法を用いて転写するとともに、前記基板上に転写した前記第１の回路パタンの転写位置誤差に関する情報を用いて前記基板を載置した試料台の駆動位置を補正することにより前記第１の回路パタンとの重ね合わせ誤差を小さくするように前記第２の回路パタンの転写位置を補正することを特徴とする請求項１記載の固体素子の製造方法。
5. 前記検出したマスクステージの走査位置に関する情報，前記試料台の走査位置に関する情報，前記第１の回路パタンの転写位置に関する情報のうち、一つ以上の情報を記憶する工程を第２の回路パタンを重ね合わせ転写する工程以前に行う請求項１乃至４の何れかに記載の固体素子の製造方法。
6. 第１の回路パタンを有する第１のマスクが搭載されたマスクステージと基板が搭載された試料台とを同期させて走査しながら前記マスクに形成された第１の回路パタンを前記基板上に転写する際に、前記マスクステージの走査位置誤差及び前記試料台の走査位置誤差に基づいて前記基板での前記第１の回路パタンの転写位置に関する情報を求め、記憶する工程と、その後、
   電子線を用いて第２の回路パタンを前記基板上に転写する際に、記憶された前記転写位置に関する情報を用いて前記第２の回路パタンの転写位置を補正しながら前記基板に前記第２の回路パタンを転写する工程とを有することを特徴とする固体素子の製造方法。
7. 前記第２の回路パタンの転写位置の補正は、前記電子線の偏向を制御すること により行うことを特徴とする請求項６記載の固体素子の製造方法。
8. 前記第２の回路パタンの転写位置の補正は、前記基板が搭載された第２の試料台の駆動位置を補正することにより行うことを特徴とする請求項６記載の固体素子の製造方法。
9. マスクが搭載されたマスクステージと基板が搭載された試料台とを同期させて走査しながら前記マスクに形成された所望の回路パタンを前記基板に転写する工程を有する固体素子の製造方法において、
   第１の回路パタンを有する第１のマスクを用いて基板上に前記第 １ の回路パタンを転写する際に、前記マスクステージの走査位置誤差及び前記試料台の走査位置誤差に基づいて前記基板での前記第１の回路パタンの転写位置に関する情報を求め、記憶する工程と、その後、
   第２の回路パタンを有する第２のマスクを用いて前記基板上に前記第２の回路パタンを転写する際に、記憶された前記転写位置に関する情報を用いて前記第２の回路パタンの転写位置を補正しながら前記基板に前記第２の回路パタンを転写する工程とを有することを特徴とする固体素子の製造方法。
10. 前記第２の回路パタンの転写位置の補正は、マスクステージや試料台の走査速度を制御することにより行うことを特徴とする請求項９記載の固体素子の製造方法。

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