JP3562282B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ構造型の半導体装置に関するものである。
【０００２】
【従来の技術】
近年、発光素子と受光素子とを光結合し、受光素子の出力によって出力用パワー素子にスイッチング動作を行わせる光結合型半導体リレーにおいて、リレーオフ時の出力端子間容量を低減するために出力用パワー素子にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を利用したＳＯＩ構造型のパワー半導体装置を使用することが注目されている。この種のパワー半導体装置の一つとして、横型二重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）がある。
【０００３】
図６は、従来例に係る光結合型半導体リレーの一部を示す概略平面配置図である。受光素子である太陽電池１６と２つの出力用のＭＯＳＦＥＴ１７がＧＮＤ端子フレーム１８上に配設され、太陽電池１６のカソード１６ａ及びＭＯＳＦＥＴ１７のソース電極１７ａがボンディングワイヤ１９によりＧＮＤ端子フレーム１８と電気的に接続されている。これにより、太陽電池１６のカソード１６ａとＭＯＳＦＥＴ１７のソース電極１７ａとは、ＧＮＤ端子フレーム１８を介して電気的に接続されている。なお、ＭＯＳＦＥＴ１７としては、ＳＯＩ構造型のＬＤＭＯＳＦＥＴが用いられる。
【０００４】
また、ＧＮＤ端子フレーム１８の両側に並設された出力端子フレーム２０とＭＯＳＦＥＴ１７のドレイン電極１７ｂとがボンディングワイヤ１９により電気的に接続され、太陽電池１６のアノード１６ｂとＭＯＳＦＥＴ１７のゲート電極１７ｃとがボンディングワイヤ１９により電気的に接続されている。
【０００５】
図７は、従来例に係る光結合型半導体リレーの概略断面図である。光結合型半導体リレーは、図７に示すように、ＧＮＤ端子フレーム１８に対向配置された入力端子フレーム２１上には、発光素子である発光ダイオード２２が配設され、全体を遮光性樹脂２３でモールドされて１パッケージ化されている。そして、太陽電池１６と発光ダイオード２２との間を光を透過する透光性樹脂２４から成る導光路により光結合され、発光ダイオード２２からの光を太陽電池１６で受光できるようにしている。
【０００６】
このように構成された光結合型半導体リレーは、発光ダイオード２２を外部駆動信号で発光させ、その発光ダイオード２２からの光を受光した太陽電池１６は電圧を発生させ、この電圧が一定レベルに達すると、出力用のＭＯＳＦＥＴ１７がスイッチングし、光結合型半導体リレーがオン、またはオフする。
【０００７】
図８は、従来例に係る光結合型半導体リレーの出力端子間容量の容量成分を示す等価回路図である。出力端子間容量は、二つのＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量（Ｃｏｓｓ）の直列合成容量で形成され、出力容量（Ｃｏｓｓ）は、ドレイン・ソース間容量（Ｃｄｓ），ゲート・ドレイン間容量（Ｃｇｄ）及びドレイン・基板間容量（Ｃｄｓｕｂ）の並列合成容量で形成される。
【０００８】
図９は、従来例に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略断面図である。このＬＤＭＯＳＦＥＴは、単結晶シリコン等の半導体基板１の一主表面上にシリコン酸化膜等の第一の絶縁層である絶縁層２が形成され、絶縁層２上に第一導電型半導体層であるｎ型半導体層３が形成されてＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）基板を構成している。
【０００９】
なお、ＳＯＩ基板の形成方法の一例としては、絶縁層上に気相，液相，固相の各相で単結晶シリコンを成長させるＳＯＩ成長法や、基板を貼り合わせる貼り合わせＳＯＩ法や、単結晶シリコン中に酸素をイオン注入して内部に絶縁層を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法や、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法等がある。
【００１０】
ＳＯＩ基板におけるｎ型半導体層３内に、表面から絶縁層２に達するように高濃度第二導電型素子分離領域であるｐ＋型素子分離領域４が形成され、ｎ型半導体層３は、絶縁層２及びｐ＋型素子分離領域４により絶縁分離された複数の領域に分割される。
【００１１】
そして、絶縁分離されたｎ型半導体層３の表面に露出するように、ｎ型半導体層３内の略中央に高濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域５が形成され、ｎ＋型ドレイン領域５との間で所定の耐圧を保持できる最短の距離だけ離間されるようにｎ＋型ドレイン領域５を囲み、ｎ型半導体層３の表面に露出するようにｎ型半導体層３内に第二導電型ウェル領域であるｐ型ウェル領域６が形成され、ｐ型ウェル領域６に内包され、ｎ型半導体層３の表面に露出するように高濃度第一導電型ソース領域であるｎ＋型ソース領域７が形成されている。
【００１２】
なお、ｎ＋型ドレイン領域５及ぴｎ＋型ソース領域７の形成方法としては、リン（Ｐ）等のｎ型不純物をイオン注入及ぴアニール処理を行うことにより形成することができ、ｐ型ウェル領域６の形成方法としては、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニール処理を行うことにより形成することができる。
【００１３】
また、ｎ＋型ドレイン領域５とｎ＋型ソース領域７との間に介在するｐ型ウェル領域６上には、薄い膜厚の第二の絶縁層であるゲート酸化膜８を介してポリシリコン等から成る絶縁ゲート９が形成され、ＳＯＩ基板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三の絶縁層であるパッシベーション膜１０が形成されている。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５とｎ＋型ソース領域７との間でｎ型半導体層３内を流れる主電流を制御するものである。
【００１４】
そして、ｎ＋型ドレイン領域５と電気的に接続されるようにアルミニウム（Ａｌ）等から成るドレイン電極１１が形成され、ｎ＋型ソース領域７及び絶縁ゲート９に囲まれたドレイン電極１１上には、ドレインボンディングパッド１１ａが形成されている。ここで、ドレインボンディングパッド１１ａは、ボンディングワイヤと接続するため通常１００μｍ□（１辺約１００μｍの正方形、以下において同じ）以上の面積を必要とする。
【００１５】
また、ｐ型ウェル領域６及びｎ＋型ソース領域７と電気的に接続されるようにＡｌ等から成るソース電極（図示せず）が形成され、絶縁ゲート９と電気的に接続されるようにＡｌ等から成るゲート電極（図示せず）が形成されている。
【００１６】
ここで、ドレイン・基板間容量（Ｃｄｓｕｂ）は、ＳＯＩ基板の絶縁層２を挟んだドレイン電位とＧＮＤ電位との電位差によって生じる容量であり、ｐ型ウェル領域６によって囲まれた内側のｎ型半導体層３の絶縁層２側の面の面積（以下において、ドレイン面積という）に比例する特性である。そこで、ドレイン面積が大きくなると、出力容量（Ｃｏｓｓ）も大きくなり、結局光結合型半導体リレーの出力端子間容量も大きくなるという欠点を有する。
【００１７】
また、近年では素子の小型化も望まれているが、図９（ａ）に示すように、ドレインボンディングパッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に囲まれた内側に形成されている構造においては、ＳＯＩ構造型のＬＤＭＯＳＦＥＴをパッド面積以下に小さくすることができないという欠点も有する。
【００１８】
この問題を解決する方法として、図１０に示すように、ｐ型ウェル領域６の内側のドレイン電極１１から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐようにドレイン電極１１を引き出し、ドレインボンディングパッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の外側に形成すれば良く、この場合、ｐ型ウェル領域６に囲まれた内側のドレイン面積を小さくすることができ、ドレイン・基板間容量（Ｃｄｓｕｂ）を小さくすることができる。また、ＳＯＩ構造型のＬＤＭＯＳＦＥＴもドレインボンディングパッド１１ａの面積に依存せず、小型化することができる。
【００１９】
【発明が解決しようとする課題】
ところが、上述の場合、ドレイン電極１１のドレインボンディングパッド１１ａと、ドレインボンディングパッド１１ａ下部のｐ＋型素子分離領域４との電位差により、パッシベーション膜１０を挟んで新たな寄生容量Ｃ１が生じるという問題があった。
【００２０】
本発明は、上記の点に鑑みて成されたものであり、その目的とするところは、ドレインボンディングパッドを絶縁ゲート及びソース領域の外側に形成した場合の、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することのできる半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】
請求項１記載の発明は、半導体基板と該半導体基板上に第一の絶縁層を介して形成された第一導電型半導体層とから成るＳＯＩ基板と、該第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された高濃度第一導電型ドレイン領域と、前記高濃度第一導電型ドレイン領域と離間して囲むとともに、前記第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された第二導電型ウェル領域と、該第二導電型ウェル領域に内包され、前記第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された高濃度第一導電型ソース領域と、前記高濃度第一導電型ドレイン領域と前記高濃度第一導電型ソース領域との間に介在する前記第二導電型ウェル領域上に第二の絶縁層を介して形成された絶縁ゲートと、前記高濃度第一導電型ソース領域を囲むとともに、前記第一導電型半導体層の表面から前記第一の絶縁層に達するように形成された高濃度第二導電型素子分離領域と、前記高濃度第一導電型ドレイン領域と電気的に接続されたドレイン電極と、該ドレイン電極に電気的に接続されたドレインボンディングパッドとを有して成る半導体装置において、前記ドレイン電極が第三の絶縁層を介して前記高濃度第二導電型素子分離領域を跨いで外側まで延設され、前記ドレインボンディングパッドが、前記高濃度第二導電型素子分離領域を跨いだ外側で前記ドレイン電極と電気的に接続されて成ることを特徴とするものである。
【００２２】
請求項２記載の発明は、請求項１記載の半導体装置において、前記高濃度第二導電型素子分離領域を跨いで外側の前記第一導電型半導体層内に、該第一導電型半導体層の表面から前記第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、該高濃度第二導電型不純物領域上に前記第三の絶縁層を介して前記ドレインボンディングパッドが配置され、前記高濃度第二導電型不純物領域が前記高濃度第二導電型素子分離領域と離間して成ることを特徴とするものである。
【００２３】
請求項３記載の発明は、請求項１記載の半導体装置において、前記高濃度第二導電型素子分離領域を跨いで外側の前記第一導電型半導体層内に、該第一導電型半導体層の表面から前記第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、該高濃度第二導電型不純物領域内に、絶縁分離されて成る第一導電型半導体領域が形成され、該第一導電型半導体領域上に、前記第三の絶縁層を介して前記ドレインボンディングパッドが配置され、前記高濃度第二導電型不純物領域が前記高濃度第二導電型素子分離領域と離間して成ることを特徴とするものである。
【００２４】
請求項４記載の発明は、請求項１乃至請求項３のいずれかに記載の半導体装置において、前記ドレインボンディングパッド直下及びその近傍の前記半導体基板に、前記第一の絶縁層に達する貫通孔を形成したことを特徴とするものである。
【００２５】
請求項５記載の発明は、請求項１乃至請求項４のいずれかに記載の半導体装置において、少なくとも前記ドレインボンディングパッド直下の前記第三の絶縁層が、シリコン酸化膜とシリコン窒化膜とから成る多層膜で構成されて成ることを特徴とするものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づき説明する。なお、以下の実施形態においては、第一導電型をｎ型、第二導電型をｐ型として説明するが、第一導電型がｐ型、第二導電型がｎ型の場合にも適用できる。
【００２７】
＝実施形態１＝
図１は、本発明の一実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＡーＡ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、従来例として図１０に示すＬＤＭＯＳＦＥＴにおいて、ドレイン電極１１をｐ＋型素子分離領域４を跨いで引き出し、ｐ＋型素子分離領域４の外部にドレインボンディングパッド１１ａを形成した構成である。
【００２８】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、ドレインボンディングパッド１１ａ直下のパッシベーション膜１０による容量Ｃ１に、絶縁層２による容量Ｃ２と、ｐ＋型素子分離領域４との接合による容量Ｃ３との並列容量が直列に結合する直並列回路となるため、従来の技術に示したような容量Ｃ１のみの場合と比べると、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は小さくなる。
【００２９】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型素子分離領域４のジャンクション面積を約３．４×１０−５ｃｍ２，絶縁層２の厚みを約２μｍ，ドレイン面積を約２．９×１０−３ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ２≒５．０ｐＦ，Ｃ３≒１．６ｐＦであり、Ｃｐａｄ≒０．６５ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．１ｐＦ減少（１３％削減）される。
【００３０】
＝実施形態２＝
図２は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＢーＢ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態１として図１に示すＬＤＭＯＳＦＥＴにおいて、ドレインボンディングパッド１１ａの下部及びその近傍のｎ型半導体層３内に、表面から絶縁層２に到達するように高濃度第二導電型不純物領域であるｐ＋型浮遊電位領域１２が形成された構成である。ここで、ｐ＋型浮遊電位領域１２とｐ＋型素子分離領域４とは離間されて成る。
【００３１】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、絶縁層２による容量Ｃ４と、ｐ＋型素子分離領域４による容量Ｃ５と、ｐ＋型浮遊電位領域１２の接合による容量Ｃ６との直並列回路となる。
【００３２】
ここで、本実施形態においては、ｐ＋型浮遊電位領域１２の接合容量Ｃ８にｐ＋型素子分離領域４の接合容量Ｃ７が直列に結合することで、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、実施形態２における寄生容量（Ｃｐａｄ）よりも更に小さくなる。
【００３３】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型浮遊電位領域１２の側壁の面積を約１．１×１０−５ｃｍ２，絶縁層２の厚みを約２μｍ，ドレイン面積を約１．４×１０−２ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ４≒０．５５ｐＦ，Ｃ５≒１．６ｐＦ，Ｃ６≒０．３４ｐＦであり、Ｃｐａｄ≒０．４０ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．３５ｐＦ減少（４７％削減）される。
【００３４】
＝実施形態３＝
図３は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＣーＣ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態２として図２に示すＬＤＭＯＳＦＥＴにおいて、ｐ＋型浮遊電位領域１２内に、ｎ型半導体層３から成る第一導電型半導体領域であるｎ型半導体領域１３を形成し、ｎ型半導体領域１３上にパッシベーション膜１０を介してドレインボンディングパッド１１ａが形成された構成である。ここで、ｐ＋型浮遊電位領域１２とｐ＋型素子分離領域４とは離間されて成る。
【００３５】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、絶縁層２による容量Ｃ７と、ｐ＋型浮遊電位領域１２のｐ＋型素子分離領域４側の容量Ｃ８と、ｐ＋型浮遊電位領域１２のｎ型半導体領域１３側の容量Ｃ９と、ｐ＋型素子分離領域４の容量Ｃ５との直並列回路となる。
【００３６】
ここで、本実施形態においては、ｐ＋型素子分離領域４の接合容量Ｃ５に、ｐ＋型浮遊電位領域１２の外側及び内側の接合容量Ｃ８，Ｃ９が直列に結合することで、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、実施形態２における寄生容量（Ｃｐａｄ）よりも更に小さくなる。
【００３７】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型浮遊電位領域１２の側壁の面積を約１．１×１０−５ｃｍ２，絶縁層２の厚みを約２μｍ，ドレイン面積を約１．４×１０−２ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ７≒０．５５ｐＦ，Ｃ５≒１．６ｐＦ，Ｃ８≒０．３４ｐＦ，Ｃ９≒０．３４ｐＦであり、Ｃｐａｄ≒０．３６ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．３９ｐＦ減少（５２％削減）される。
【００３８】
＝実施形態４＝
図４は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＤーＤ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態１として図１に示すＬＤＭＯＳＦＥＴにおいて、ドレインボンディングパッド１１ａ下部の半導体基板１に、半導体基板１の裏面側（ＳＯＩ基板のパッシベーション膜１０形成面と異なる面側）から絶縁層２に達する、ドレインボンディングパッド１１ａの大きさと略同様の大きさの貫通孔１４が形成された構成である。ここで、貫通孔１４の開口面積は、ドレインボンディングパッド１１ａの開口面積と同等以上となっている。
【００３９】
なお、貫通孔１４は、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）等の異方性エッチャントを用いたウェットエッチングや、プラズマを用いたドライエッチングによって形成することができる。
【００４０】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ直下の半導体基板１に貫通孔１４が形成されているため、絶縁層２による容量が殆ど発生せず、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、ｐ＋型素子分離領域４による容量Ｃ３との直列結合となり、従来の技術に示したような容量Ｃ１のみの場合と比べると、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は小さくなる。
【００４１】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ジャンクション面積を約３．４×１０−５ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ３≒１．６ｐＦであり、Ｃｐａｄ≒０．５１ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．２４ｐＦ減少（３２％削減）される。
【００４２】
＝実施形態５＝
図５は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＥーＥ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態１として図１に示すＬＤＭＯＳＦＥＴにおいて、パッシベーション膜１０と、ドレイン電極１１及びドレインボンディングパッド１１ａとの間にシリコン窒化膜１５を介在させた構成である。
【００４３】
なお、本実施形態においては、パッシベーション膜１０と、ドレイン電極１１及びドレインボンディングパッド１１ａとの間にシリコン窒化膜１５のみを介在させるようにしたが、これに限定されるものではなく、多層膜を介在させるようにしても良い。
【００４４】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、ドレインボンディングパッド１１ａ形成箇所のシリコン窒化膜１５による容量Ｃ１０と、絶縁層２による容量Ｃ２と、ｐ＋型素子分離領域４による容量Ｃ３との直並列回路となる。
【００４５】
本実施形態における寄生容量（Ｃｐａｄ）の低減を具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型素子分離領域４のジャンクション面積を約３．４×１０−５ｃｍ２，シリコン窒化膜１４の厚みを約０．５μｍ，絶縁層２の厚みを約２μｍ，ドレイン面積を約１．４×１０−２ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ２≒０．５５ｐＦ，Ｃ３≒１．６ｐＦ，Ｃ１０≒２．６ｐＦであり、Ｃｐａｄ≒０．４６ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．２９ｐＦ減少（３９％削減）される。
【００４６】
なお、本実施形態において、ドレイン電極１１及びドレインボンディングパッド１１ａと、パッシベーション膜１０との間にシリコン窒化膜１５を介在させるようにしたが、上述の全ての実施形態においても適用でき、シリコン窒化膜１５を介在させることによりさらに寄生容量を低減することができる。
【００４７】
また、実施形態４において、ドレインボンディングパッド１１ａ直下の半導体基板１に貫通孔１４を形成するようにしたが、実施形態１〜３，５においても適用でき、これにより絶縁層２による寄生容量成分をなくすことができる。
【００４８】
【発明の効果】
請求項１記載の発明は、半導体基板と半導体基板上に第一の絶縁層を介して形成された第一導電型半導体層とから成るＳＯＩ基板と、第一導電型半導体層の表面に露出するように第一導電型半導体層内に形成された高濃度第一導電型ドレイン領域と、高濃度第一導電型ドレイン領域と離間して囲むとともに、第一導電型半導体層の表面に露出するように第一導電型半導体層内に形成された第二導電型ウェル領域と、第二導電型ウェル領域に内包され、第一導電型半導体層の表面に露出するように第一導電型半導体層内に形成された高濃度第一導電型ソース領域と、高濃度第一導電型ドレイン領域と高濃度第一導電型ソース領域との間に介在する第二導電型ウェル領域上に第二の絶縁層を介して形成された絶縁ゲートと、高濃度第一導電型ソース領域を囲むとともに、第一導電型半導体層の表面から第一の絶縁層に達するように形成された高濃度第二導電型素子分離領域と、高濃度第一導電型ドレイン領域と電気的に接続されたドレイン電極と、ドレイン電極に電気的に接続されたドレインボンディングパッドとを有して成る半導体装置において、ドレイン電極が第三の絶縁層を介して高濃度第二導電型素子分離領域を跨いで外側まで延設され、ドレインボンディングパッドが、高濃度第二導電型素子分離領域を跨いだ外側でドレイン電極と電気的に接続されて成るので、ドレインボンディングパッド直下の第三の絶縁層による容量に、第一の絶縁層による容量と、高濃度第二導電型素子分離領域による容量との並列回路を直列に容量結合することとなり、ドレインボンディングパッドを絶縁ゲート及びソース領域の外側に形成した場合の、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することのできる半導体装置を提供することができた。
【００４９】
請求項２記載の発明は、請求項１記載の半導体装置において、高濃度第二導電型素子分離領域を跨いで外側の第一導電型半導体層内に、第一導電型半導体層の表面から第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、高濃度第二導電型不純物領域上に第三の絶縁層を介してドレインボンディングパッドが配置され、高濃度第二導電型不純物領域が高濃度第二導電型素子分離領域と離間して成るので、高濃度第二導電型素子分離領域の接合容量に高濃度第二導電型不純物領域の接合容量が直列結合されることになり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【００５０】
請求項３記載の発明は、請求項１記載の半導体装置において、高濃度第二導電型素子分離領域を跨いで外側の第一導電型半導体層内に、第一導電型半導体層の表面から第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、高濃度第二導電型不純物領域内に、絶縁分離されて成る第一導電型半導体領域が形成され、第一導電型半導体領域上に、第三の絶縁層を介してドレインボンディングパッドが配置され、高濃度第二導電型不純物領域が高濃度第二導電型素子分離領域と離間して成るので、高濃度第二導電型素子分離領域の接合容量に、高濃度第二導電型不純物領域の外側及び内側の接合容量が直列に結合されることになり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【００５１】
請求項４記載の発明は、請求項１乃至請求項３のいずれかに記載の半導体装置において、ドレインボンディングパッド直下及びその近傍の半導体基板に、第一の絶縁層に達する貫通孔を形成したので、第一の絶縁層による寄生容量成分が無くなり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【００５２】
請求項５記載の発明は、請求項１乃至請求項４のいずれかに記載の半導体装置において、少なくともドレインボンディングパッド直下の第三の絶縁層が、シリコン酸化膜とシリコン窒化膜とから成る多層膜で構成されて成るので、シリコン酸化膜による容量と、シリコン窒化膜による容量とが直列に結合されることになり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＡーＡ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図２】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＢーＢ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図３】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＣーＣ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図４】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＤーＤ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図５】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＥーＥ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図６】従来例に係る光結合型半導体リレーの一部を示す概略平面配置図である。
【図７】従来例に係る光結合型半導体リレーの概略断面図である。
【図８】従来例に係る光結合型半導体リレーの出力端子間容量の容量成分を示す等価回路図である。
【図９】従来例に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略断面図である。
【図１０】従来例に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＧーＧ’での概略断面図である。
【符号の説明】
１ 半導体基板
２ 絶縁層
３ ｎ型半導体層
４ ｐ＋型素子分離領域
５ ｎ＋型ドレイン領域
６ ｐ型ウェル領域
７ ｎ＋型ソース領域
８ ゲート酸化膜
９ 絶縁ゲート
１０ パッシベーション膜
１１ ドレイン電極
１１ａ ドレインボンディングパッド
１２ ｐ＋型浮遊電位領域
１３ ｎ型半導体領域
１４ 貫通孔
１５ シリコン窒化膜
１６ 太陽電池
１６ａ カソード
１６ｂ アノード
１７ ＭＯＳＦＥＴ
１７ａ ソース電極
１７ｂ ドレイン電極
１７ｃ ゲート電極
１８ ＧＮＤ端子フレーム
１９ ボンディングワイヤ
２０ 出力端子フレーム
２１ 入力端子フレーム
２２ 発光ダイオード
２３ 遮光性樹脂
２４ 透光性樹脂
【発明の属する技術分野】
本発明は、ＳＯＩ構造型の半導体装置に関するものである。
【０００２】
【従来の技術】
近年、発光素子と受光素子とを光結合し、受光素子の出力によって出力用パワー素子にスイッチング動作を行わせる光結合型半導体リレーにおいて、リレーオフ時の出力端子間容量を低減するために出力用パワー素子にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を利用したＳＯＩ構造型のパワー半導体装置を使用することが注目されている。この種のパワー半導体装置の一つとして、横型二重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）がある。
【０００３】
図６は、従来例に係る光結合型半導体リレーの一部を示す概略平面配置図である。受光素子である太陽電池１６と２つの出力用のＭＯＳＦＥＴ１７がＧＮＤ端子フレーム１８上に配設され、太陽電池１６のカソード１６ａ及びＭＯＳＦＥＴ１７のソース電極１７ａがボンディングワイヤ１９によりＧＮＤ端子フレーム１８と電気的に接続されている。これにより、太陽電池１６のカソード１６ａとＭＯＳＦＥＴ１７のソース電極１７ａとは、ＧＮＤ端子フレーム１８を介して電気的に接続されている。なお、ＭＯＳＦＥＴ１７としては、ＳＯＩ構造型のＬＤＭＯＳＦＥＴが用いられる。
【０００４】
また、ＧＮＤ端子フレーム１８の両側に並設された出力端子フレーム２０とＭＯＳＦＥＴ１７のドレイン電極１７ｂとがボンディングワイヤ１９により電気的に接続され、太陽電池１６のアノード１６ｂとＭＯＳＦＥＴ１７のゲート電極１７ｃとがボンディングワイヤ１９により電気的に接続されている。
【０００５】
図７は、従来例に係る光結合型半導体リレーの概略断面図である。光結合型半導体リレーは、図７に示すように、ＧＮＤ端子フレーム１８に対向配置された入力端子フレーム２１上には、発光素子である発光ダイオード２２が配設され、全体を遮光性樹脂２３でモールドされて１パッケージ化されている。そして、太陽電池１６と発光ダイオード２２との間を光を透過する透光性樹脂２４から成る導光路により光結合され、発光ダイオード２２からの光を太陽電池１６で受光できるようにしている。
【０００６】
このように構成された光結合型半導体リレーは、発光ダイオード２２を外部駆動信号で発光させ、その発光ダイオード２２からの光を受光した太陽電池１６は電圧を発生させ、この電圧が一定レベルに達すると、出力用のＭＯＳＦＥＴ１７がスイッチングし、光結合型半導体リレーがオン、またはオフする。
【０００７】
図８は、従来例に係る光結合型半導体リレーの出力端子間容量の容量成分を示す等価回路図である。出力端子間容量は、二つのＳＯＩ構造型のＬＤＭＯＳＦＥＴの出力容量（Ｃｏｓｓ）の直列合成容量で形成され、出力容量（Ｃｏｓｓ）は、ドレイン・ソース間容量（Ｃｄｓ），ゲート・ドレイン間容量（Ｃｇｄ）及びドレイン・基板間容量（Ｃｄｓｕｂ）の並列合成容量で形成される。
【０００８】
図９は、従来例に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略断面図である。このＬＤＭＯＳＦＥＴは、単結晶シリコン等の半導体基板１の一主表面上にシリコン酸化膜等の第一の絶縁層である絶縁層２が形成され、絶縁層２上に第一導電型半導体層であるｎ型半導体層３が形成されてＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）基板を構成している。
【０００９】
なお、ＳＯＩ基板の形成方法の一例としては、絶縁層上に気相，液相，固相の各相で単結晶シリコンを成長させるＳＯＩ成長法や、基板を貼り合わせる貼り合わせＳＯＩ法や、単結晶シリコン中に酸素をイオン注入して内部に絶縁層を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法や、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法等がある。
【００１０】
ＳＯＩ基板におけるｎ型半導体層３内に、表面から絶縁層２に達するように高濃度第二導電型素子分離領域であるｐ＋型素子分離領域４が形成され、ｎ型半導体層３は、絶縁層２及びｐ＋型素子分離領域４により絶縁分離された複数の領域に分割される。
【００１１】
そして、絶縁分離されたｎ型半導体層３の表面に露出するように、ｎ型半導体層３内の略中央に高濃度第一導電型ドレイン領域であるｎ＋型ドレイン領域５が形成され、ｎ＋型ドレイン領域５との間で所定の耐圧を保持できる最短の距離だけ離間されるようにｎ＋型ドレイン領域５を囲み、ｎ型半導体層３の表面に露出するようにｎ型半導体層３内に第二導電型ウェル領域であるｐ型ウェル領域６が形成され、ｐ型ウェル領域６に内包され、ｎ型半導体層３の表面に露出するように高濃度第一導電型ソース領域であるｎ＋型ソース領域７が形成されている。
【００１２】
なお、ｎ＋型ドレイン領域５及ぴｎ＋型ソース領域７の形成方法としては、リン（Ｐ）等のｎ型不純物をイオン注入及ぴアニール処理を行うことにより形成することができ、ｐ型ウェル領域６の形成方法としては、ボロン（Ｂ）等のｐ型不純物をイオン注入及びアニール処理を行うことにより形成することができる。
【００１３】
また、ｎ＋型ドレイン領域５とｎ＋型ソース領域７との間に介在するｐ型ウェル領域６上には、薄い膜厚の第二の絶縁層であるゲート酸化膜８を介してポリシリコン等から成る絶縁ゲート９が形成され、ＳＯＩ基板の絶縁ゲート９形成面側にはシリコン酸化膜等の第三の絶縁層であるパッシベーション膜１０が形成されている。ここで、絶縁ゲート９は、ｎ＋型ドレイン領域５とｎ＋型ソース領域７との間でｎ型半導体層３内を流れる主電流を制御するものである。
【００１４】
そして、ｎ＋型ドレイン領域５と電気的に接続されるようにアルミニウム（Ａｌ）等から成るドレイン電極１１が形成され、ｎ＋型ソース領域７及び絶縁ゲート９に囲まれたドレイン電極１１上には、ドレインボンディングパッド１１ａが形成されている。ここで、ドレインボンディングパッド１１ａは、ボンディングワイヤと接続するため通常１００μｍ□（１辺約１００μｍの正方形、以下において同じ）以上の面積を必要とする。
【００１５】
また、ｐ型ウェル領域６及びｎ＋型ソース領域７と電気的に接続されるようにＡｌ等から成るソース電極（図示せず）が形成され、絶縁ゲート９と電気的に接続されるようにＡｌ等から成るゲート電極（図示せず）が形成されている。
【００１６】
ここで、ドレイン・基板間容量（Ｃｄｓｕｂ）は、ＳＯＩ基板の絶縁層２を挟んだドレイン電位とＧＮＤ電位との電位差によって生じる容量であり、ｐ型ウェル領域６によって囲まれた内側のｎ型半導体層３の絶縁層２側の面の面積（以下において、ドレイン面積という）に比例する特性である。そこで、ドレイン面積が大きくなると、出力容量（Ｃｏｓｓ）も大きくなり、結局光結合型半導体リレーの出力端子間容量も大きくなるという欠点を有する。
【００１７】
また、近年では素子の小型化も望まれているが、図９（ａ）に示すように、ドレインボンディングパッド１１ａがｎ＋型ソース領域７及び絶縁ゲート９に囲まれた内側に形成されている構造においては、ＳＯＩ構造型のＬＤＭＯＳＦＥＴをパッド面積以下に小さくすることができないという欠点も有する。
【００１８】
この問題を解決する方法として、図１０に示すように、ｐ型ウェル領域６の内側のドレイン電極１１から絶縁ゲート９及びｎ＋型ソース領域７を跨ぐようにドレイン電極１１を引き出し、ドレインボンディングパッド１１ａを絶縁ゲート９及びｎ＋型ソース領域７の外側に形成すれば良く、この場合、ｐ型ウェル領域６に囲まれた内側のドレイン面積を小さくすることができ、ドレイン・基板間容量（Ｃｄｓｕｂ）を小さくすることができる。また、ＳＯＩ構造型のＬＤＭＯＳＦＥＴもドレインボンディングパッド１１ａの面積に依存せず、小型化することができる。
【００１９】
【発明が解決しようとする課題】
ところが、上述の場合、ドレイン電極１１のドレインボンディングパッド１１ａと、ドレインボンディングパッド１１ａ下部のｐ＋型素子分離領域４との電位差により、パッシベーション膜１０を挟んで新たな寄生容量Ｃ１が生じるという問題があった。
【００２０】
本発明は、上記の点に鑑みて成されたものであり、その目的とするところは、ドレインボンディングパッドを絶縁ゲート及びソース領域の外側に形成した場合の、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することのできる半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】
請求項１記載の発明は、半導体基板と該半導体基板上に第一の絶縁層を介して形成された第一導電型半導体層とから成るＳＯＩ基板と、該第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された高濃度第一導電型ドレイン領域と、前記高濃度第一導電型ドレイン領域と離間して囲むとともに、前記第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された第二導電型ウェル領域と、該第二導電型ウェル領域に内包され、前記第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された高濃度第一導電型ソース領域と、前記高濃度第一導電型ドレイン領域と前記高濃度第一導電型ソース領域との間に介在する前記第二導電型ウェル領域上に第二の絶縁層を介して形成された絶縁ゲートと、前記高濃度第一導電型ソース領域を囲むとともに、前記第一導電型半導体層の表面から前記第一の絶縁層に達するように形成された高濃度第二導電型素子分離領域と、前記高濃度第一導電型ドレイン領域と電気的に接続されたドレイン電極と、該ドレイン電極に電気的に接続されたドレインボンディングパッドとを有して成る半導体装置において、前記ドレイン電極が第三の絶縁層を介して前記高濃度第二導電型素子分離領域を跨いで外側まで延設され、前記ドレインボンディングパッドが、前記高濃度第二導電型素子分離領域を跨いだ外側で前記ドレイン電極と電気的に接続されて成ることを特徴とするものである。
【００２２】
請求項２記載の発明は、請求項１記載の半導体装置において、前記高濃度第二導電型素子分離領域を跨いで外側の前記第一導電型半導体層内に、該第一導電型半導体層の表面から前記第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、該高濃度第二導電型不純物領域上に前記第三の絶縁層を介して前記ドレインボンディングパッドが配置され、前記高濃度第二導電型不純物領域が前記高濃度第二導電型素子分離領域と離間して成ることを特徴とするものである。
【００２３】
請求項３記載の発明は、請求項１記載の半導体装置において、前記高濃度第二導電型素子分離領域を跨いで外側の前記第一導電型半導体層内に、該第一導電型半導体層の表面から前記第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、該高濃度第二導電型不純物領域内に、絶縁分離されて成る第一導電型半導体領域が形成され、該第一導電型半導体領域上に、前記第三の絶縁層を介して前記ドレインボンディングパッドが配置され、前記高濃度第二導電型不純物領域が前記高濃度第二導電型素子分離領域と離間して成ることを特徴とするものである。
【００２４】
請求項４記載の発明は、請求項１乃至請求項３のいずれかに記載の半導体装置において、前記ドレインボンディングパッド直下及びその近傍の前記半導体基板に、前記第一の絶縁層に達する貫通孔を形成したことを特徴とするものである。
【００２５】
請求項５記載の発明は、請求項１乃至請求項４のいずれかに記載の半導体装置において、少なくとも前記ドレインボンディングパッド直下の前記第三の絶縁層が、シリコン酸化膜とシリコン窒化膜とから成る多層膜で構成されて成ることを特徴とするものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づき説明する。なお、以下の実施形態においては、第一導電型をｎ型、第二導電型をｐ型として説明するが、第一導電型がｐ型、第二導電型がｎ型の場合にも適用できる。
【００２７】
＝実施形態１＝
図１は、本発明の一実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＡーＡ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、従来例として図１０に示すＬＤＭＯＳＦＥＴにおいて、ドレイン電極１１をｐ＋型素子分離領域４を跨いで引き出し、ｐ＋型素子分離領域４の外部にドレインボンディングパッド１１ａを形成した構成である。
【００２８】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、ドレインボンディングパッド１１ａ直下のパッシベーション膜１０による容量Ｃ１に、絶縁層２による容量Ｃ２と、ｐ＋型素子分離領域４との接合による容量Ｃ３との並列容量が直列に結合する直並列回路となるため、従来の技術に示したような容量Ｃ１のみの場合と比べると、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は小さくなる。
【００２９】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型素子分離領域４のジャンクション面積を約３．４×１０−５ｃｍ２，絶縁層２の厚みを約２μｍ，ドレイン面積を約２．９×１０−３ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ２≒５．０ｐＦ，Ｃ３≒１．６ｐＦであり、Ｃｐａｄ≒０．６５ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．１ｐＦ減少（１３％削減）される。
【００３０】
＝実施形態２＝
図２は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＢーＢ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態１として図１に示すＬＤＭＯＳＦＥＴにおいて、ドレインボンディングパッド１１ａの下部及びその近傍のｎ型半導体層３内に、表面から絶縁層２に到達するように高濃度第二導電型不純物領域であるｐ＋型浮遊電位領域１２が形成された構成である。ここで、ｐ＋型浮遊電位領域１２とｐ＋型素子分離領域４とは離間されて成る。
【００３１】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、絶縁層２による容量Ｃ４と、ｐ＋型素子分離領域４による容量Ｃ５と、ｐ＋型浮遊電位領域１２の接合による容量Ｃ６との直並列回路となる。
【００３２】
ここで、本実施形態においては、ｐ＋型浮遊電位領域１２の接合容量Ｃ８にｐ＋型素子分離領域４の接合容量Ｃ７が直列に結合することで、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、実施形態２における寄生容量（Ｃｐａｄ）よりも更に小さくなる。
【００３３】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型浮遊電位領域１２の側壁の面積を約１．１×１０−５ｃｍ２，絶縁層２の厚みを約２μｍ，ドレイン面積を約１．４×１０−２ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ４≒０．５５ｐＦ，Ｃ５≒１．６ｐＦ，Ｃ６≒０．３４ｐＦであり、Ｃｐａｄ≒０．４０ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．３５ｐＦ減少（４７％削減）される。
【００３４】
＝実施形態３＝
図３は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＣーＣ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態２として図２に示すＬＤＭＯＳＦＥＴにおいて、ｐ＋型浮遊電位領域１２内に、ｎ型半導体層３から成る第一導電型半導体領域であるｎ型半導体領域１３を形成し、ｎ型半導体領域１３上にパッシベーション膜１０を介してドレインボンディングパッド１１ａが形成された構成である。ここで、ｐ＋型浮遊電位領域１２とｐ＋型素子分離領域４とは離間されて成る。
【００３５】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、絶縁層２による容量Ｃ７と、ｐ＋型浮遊電位領域１２のｐ＋型素子分離領域４側の容量Ｃ８と、ｐ＋型浮遊電位領域１２のｎ型半導体領域１３側の容量Ｃ９と、ｐ＋型素子分離領域４の容量Ｃ５との直並列回路となる。
【００３６】
ここで、本実施形態においては、ｐ＋型素子分離領域４の接合容量Ｃ５に、ｐ＋型浮遊電位領域１２の外側及び内側の接合容量Ｃ８，Ｃ９が直列に結合することで、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、実施形態２における寄生容量（Ｃｐａｄ）よりも更に小さくなる。
【００３７】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型浮遊電位領域１２の側壁の面積を約１．１×１０−５ｃｍ２，絶縁層２の厚みを約２μｍ，ドレイン面積を約１．４×１０−２ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ７≒０．５５ｐＦ，Ｃ５≒１．６ｐＦ，Ｃ８≒０．３４ｐＦ，Ｃ９≒０．３４ｐＦであり、Ｃｐａｄ≒０．３６ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．３９ｐＦ減少（５２％削減）される。
【００３８】
＝実施形態４＝
図４は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＤーＤ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態１として図１に示すＬＤＭＯＳＦＥＴにおいて、ドレインボンディングパッド１１ａ下部の半導体基板１に、半導体基板１の裏面側（ＳＯＩ基板のパッシベーション膜１０形成面と異なる面側）から絶縁層２に達する、ドレインボンディングパッド１１ａの大きさと略同様の大きさの貫通孔１４が形成された構成である。ここで、貫通孔１４の開口面積は、ドレインボンディングパッド１１ａの開口面積と同等以上となっている。
【００３９】
なお、貫通孔１４は、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）等の異方性エッチャントを用いたウェットエッチングや、プラズマを用いたドライエッチングによって形成することができる。
【００４０】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ直下の半導体基板１に貫通孔１４が形成されているため、絶縁層２による容量が殆ど発生せず、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、ｐ＋型素子分離領域４による容量Ｃ３との直列結合となり、従来の技術に示したような容量Ｃ１のみの場合と比べると、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は小さくなる。
【００４１】
具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ジャンクション面積を約３．４×１０−５ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ３≒１．６ｐＦであり、Ｃｐａｄ≒０．５１ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．２４ｐＦ減少（３２％削減）される。
【００４２】
＝実施形態５＝
図５は、本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＥーＥ’での概略断面図であり、（ｃ）はドレインボンディングパッド１１ａ形成箇所の寄生容量の等価回路図である。本実施形態に係るＬＤＭＯＳＦＥＴは、実施形態１として図１に示すＬＤＭＯＳＦＥＴにおいて、パッシベーション膜１０と、ドレイン電極１１及びドレインボンディングパッド１１ａとの間にシリコン窒化膜１５を介在させた構成である。
【００４３】
なお、本実施形態においては、パッシベーション膜１０と、ドレイン電極１１及びドレインボンディングパッド１１ａとの間にシリコン窒化膜１５のみを介在させるようにしたが、これに限定されるものではなく、多層膜を介在させるようにしても良い。
【００４４】
本実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は、ドレインボンディングパッド１１ａ形成箇所のパッシベーション膜１０による容量Ｃ１と、ドレインボンディングパッド１１ａ形成箇所のシリコン窒化膜１５による容量Ｃ１０と、絶縁層２による容量Ｃ２と、ｐ＋型素子分離領域４による容量Ｃ３との直並列回路となる。
【００４５】
本実施形態における寄生容量（Ｃｐａｄ）の低減を具体的に示すと、ドレインボンディングパッド１１ａの面積を約１４５μｍ□，ドレインボンディングパッド１１ａ直下のパッシベーション膜１０の厚みを約１μｍ，ｎ型半導体層３の厚みを約２μｍ，ｎ型半導体層３の濃度を約７×１０１５ｃｍ−３，ｐ＋型素子分離領域４の濃度を約１×１０１８ｃｍ−３，ｐ＋型素子分離領域４のジャンクション面積を約３．４×１０−５ｃｍ２，シリコン窒化膜１４の厚みを約０．５μｍ，絶縁層２の厚みを約２μｍ，ドレイン面積を約１．４×１０−２ｃｍ２と考えると、Ｃ１≒０．７５ｐＦ，Ｃ２≒０．５５ｐＦ，Ｃ３≒１．６ｐＦ，Ｃ１０≒２．６ｐＦであり、Ｃｐａｄ≒０．４６ｐＦとなるから、ドレインボンディングパッド１１ａ形成箇所の寄生容量（Ｃｐａｄ）は０．２９ｐＦ減少（３９％削減）される。
【００４６】
なお、本実施形態において、ドレイン電極１１及びドレインボンディングパッド１１ａと、パッシベーション膜１０との間にシリコン窒化膜１５を介在させるようにしたが、上述の全ての実施形態においても適用でき、シリコン窒化膜１５を介在させることによりさらに寄生容量を低減することができる。
【００４７】
また、実施形態４において、ドレインボンディングパッド１１ａ直下の半導体基板１に貫通孔１４を形成するようにしたが、実施形態１〜３，５においても適用でき、これにより絶縁層２による寄生容量成分をなくすことができる。
【００４８】
【発明の効果】
請求項１記載の発明は、半導体基板と半導体基板上に第一の絶縁層を介して形成された第一導電型半導体層とから成るＳＯＩ基板と、第一導電型半導体層の表面に露出するように第一導電型半導体層内に形成された高濃度第一導電型ドレイン領域と、高濃度第一導電型ドレイン領域と離間して囲むとともに、第一導電型半導体層の表面に露出するように第一導電型半導体層内に形成された第二導電型ウェル領域と、第二導電型ウェル領域に内包され、第一導電型半導体層の表面に露出するように第一導電型半導体層内に形成された高濃度第一導電型ソース領域と、高濃度第一導電型ドレイン領域と高濃度第一導電型ソース領域との間に介在する第二導電型ウェル領域上に第二の絶縁層を介して形成された絶縁ゲートと、高濃度第一導電型ソース領域を囲むとともに、第一導電型半導体層の表面から第一の絶縁層に達するように形成された高濃度第二導電型素子分離領域と、高濃度第一導電型ドレイン領域と電気的に接続されたドレイン電極と、ドレイン電極に電気的に接続されたドレインボンディングパッドとを有して成る半導体装置において、ドレイン電極が第三の絶縁層を介して高濃度第二導電型素子分離領域を跨いで外側まで延設され、ドレインボンディングパッドが、高濃度第二導電型素子分離領域を跨いだ外側でドレイン電極と電気的に接続されて成るので、ドレインボンディングパッド直下の第三の絶縁層による容量に、第一の絶縁層による容量と、高濃度第二導電型素子分離領域による容量との並列回路を直列に容量結合することとなり、ドレインボンディングパッドを絶縁ゲート及びソース領域の外側に形成した場合の、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することのできる半導体装置を提供することができた。
【００４９】
請求項２記載の発明は、請求項１記載の半導体装置において、高濃度第二導電型素子分離領域を跨いで外側の第一導電型半導体層内に、第一導電型半導体層の表面から第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、高濃度第二導電型不純物領域上に第三の絶縁層を介してドレインボンディングパッドが配置され、高濃度第二導電型不純物領域が高濃度第二導電型素子分離領域と離間して成るので、高濃度第二導電型素子分離領域の接合容量に高濃度第二導電型不純物領域の接合容量が直列結合されることになり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【００５０】
請求項３記載の発明は、請求項１記載の半導体装置において、高濃度第二導電型素子分離領域を跨いで外側の第一導電型半導体層内に、第一導電型半導体層の表面から第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、高濃度第二導電型不純物領域内に、絶縁分離されて成る第一導電型半導体領域が形成され、第一導電型半導体領域上に、第三の絶縁層を介してドレインボンディングパッドが配置され、高濃度第二導電型不純物領域が高濃度第二導電型素子分離領域と離間して成るので、高濃度第二導電型素子分離領域の接合容量に、高濃度第二導電型不純物領域の外側及び内側の接合容量が直列に結合されることになり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【００５１】
請求項４記載の発明は、請求項１乃至請求項３のいずれかに記載の半導体装置において、ドレインボンディングパッド直下及びその近傍の半導体基板に、第一の絶縁層に達する貫通孔を形成したので、第一の絶縁層による寄生容量成分が無くなり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【００５２】
請求項５記載の発明は、請求項１乃至請求項４のいずれかに記載の半導体装置において、少なくともドレインボンディングパッド直下の第三の絶縁層が、シリコン酸化膜とシリコン窒化膜とから成る多層膜で構成されて成るので、シリコン酸化膜による容量と、シリコン窒化膜による容量とが直列に結合されることになり、ドレインボンディングパッドにより形成される寄生容量を小さくし、かつ、出力容量を低減化することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＡーＡ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図２】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＢーＢ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図３】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＣーＣ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図４】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＤーＤ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図５】本発明の他の実施形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＥーＥ’での概略断面図であり、（ｃ）はドレインボンディングパッド形成箇所の寄生容量の等価回路図である。
【図６】従来例に係る光結合型半導体リレーの一部を示す概略平面配置図である。
【図７】従来例に係る光結合型半導体リレーの概略断面図である。
【図８】従来例に係る光結合型半導体リレーの出力端子間容量の容量成分を示す等価回路図である。
【図９】従来例に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＦーＦ’での概略断面図である。
【図１０】従来例に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略構成図であり、（ａ）は上面から見た状態を示す概略平面図であり、（ｂ）は（ａ）におけるＧーＧ’での概略断面図である。
【符号の説明】
１ 半導体基板
２ 絶縁層
３ ｎ型半導体層
４ ｐ＋型素子分離領域
５ ｎ＋型ドレイン領域
６ ｐ型ウェル領域
７ ｎ＋型ソース領域
８ ゲート酸化膜
９ 絶縁ゲート
１０ パッシベーション膜
１１ ドレイン電極
１１ａ ドレインボンディングパッド
１２ ｐ＋型浮遊電位領域
１３ ｎ型半導体領域
１４ 貫通孔
１５ シリコン窒化膜
１６ 太陽電池
１６ａ カソード
１６ｂ アノード
１７ ＭＯＳＦＥＴ
１７ａ ソース電極
１７ｂ ドレイン電極
１７ｃ ゲート電極
１８ ＧＮＤ端子フレーム
１９ ボンディングワイヤ
２０ 出力端子フレーム
２１ 入力端子フレーム
２２ 発光ダイオード
２３ 遮光性樹脂
２４ 透光性樹脂
Claims (5)
- 半導体基板と該半導体基板上に第一の絶縁層を介して形成された第一導電型半導体層とから成るＳＯＩ基板と、該第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された高濃度第一導電型ドレイン領域と、前記高濃度第一導電型ドレイン領域と離間して囲むとともに、前記第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された第二導電型ウェル領域と、該第二導電型ウェル領域に内包され、前記第一導電型半導体層の表面に露出するように前記第一導電型半導体層内に形成された高濃度第一導電型ソース領域と、前記高濃度第一導電型ドレイン領域と前記高濃度第一導電型ソース領域との間に介在する前記第二導電型ウェル領域上に第二の絶縁層を介して形成された絶縁ゲートと、前記高濃度第一導電型ソース領域を囲むとともに、前記第一導電型半導体層の表面から前記第一の絶縁層に達するように形成された高濃度第二導電型素子分離領域と、前記高濃度第一導電型ドレイン領域と電気的に接続されたドレイン電極と、該ドレイン電極に電気的に接続されたドレインボンディングパッドとを有して成る半導体装置において、前記ドレイン電極が第三の絶縁層を介して前記高濃度第二導電型素子分離領域を跨いで外側まで延設され、前記ドレインボンディングパッドが、前記高濃度第二導電型素子分離領域を跨いだ外側で前記ドレイン電極と電気的に接続されて成ることを特徴とする半導体装置。
- 前記高濃度第二導電型素子分離領域を跨いで外側の前記第一導電型半導体層内に、該第一導電型半導体層の表面から前記第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、該高濃度第二導電型不純物領域上に前記第三の絶縁層を介して前記ドレインボンディングパッドが配置され、前記高濃度第二導電型不純物領域が前記高濃度第二導電型素子分離領域と離間して成ることを特徴とする請求項１記載の半導体装置。
- 前記高濃度第二導電型素子分離領域を跨いで外側の前記第一導電型半導体層内に、該第一導電型半導体層の表面から前記第一の絶縁層に達する高濃度第二導電型不純物領域が形成され、該高濃度第二導電型不純物領域内に、絶縁分離されて成る第一導電型半導体領域が形成され、該第一導電型半導体領域上に、前記第三の絶縁層を介して前記ドレインボンディングパッドが配置され、前記高濃度第二導電型不純物領域が前記高濃度第二導電型素子分離領域と離間して成ることを特徴とする請求項１記載の半導体装置。
- 前記ドレインボンディングパッド直下及びその近傍の前記半導体基板に、前記第一の絶縁層に達する貫通孔を形成したことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
- 少なくとも前記ドレインボンディングパッド直下の前記第三の絶縁層が、シリコン酸化膜とシリコン窒化膜とから成る多層膜で構成されて成ることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
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