JP3563142B2

JP3563142B2 - Method for manufacturing pn junction element

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Publication number: JP3563142B2
Application number: JP3960395A
Authority: JP
Inventors: 光彦荻原; 真澄谷中; 真澄小泉; 幸夫中村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-02-28
Filing date: 1995-02-28
Publication date: 2004-09-08
Anticipated expiration: 2019-09-08
Also published as: JPH08236466A

Description

【０００１】
【産業上の利用分野】
この発明は、ｐｎ接合素子例えば発光素子に用いるｐｎ接合素子の製造方法に関する。
【０００２】
【従来の技術】
従来より、ｐｎ接合素子を製造するための不純物拡散工程においては、Ａｌ_２Ｏ_３膜、ＳｉＮ_Ｘ膜等の膜が拡散マスクとして用いられている。
【０００３】
例えば特開昭６２−１３９３２０号公報に開示されている固相拡散法にあっては、ＧａＡｓ基板上に順次に、拡散マスク及び拡散源膜を形成する。拡散源膜によりＺｎを供給し、Ｚｎを拡散マスクを介して選択的に基板中へ拡散させる。Ｚｎ拡散により基板中に不純物拡散層を形成する。拡散マスクとして、Ａｌ_２Ｏ_３と、ＳｉＯ_２、ＳｉＮ_Ｘ又はＡｌＮとの混合物が用いられ、さらに拡散源膜としてＺｎドープトＳｉＯ_２膜が用いられる。
【０００４】
一般に、拡散源膜は拡散終了後にＨＦ系エッチャントを用いてエッチング除去され、拡散マスクは層間絶縁膜として基板上に残存させる。
【０００５】
【発明が解決しようとする課題】
しかしながら従来にあっては、拡散マスクをＡｌ_２Ｏ_３膜又はＳｉＮ_Ｘ膜とし、或は、拡散マスクをＡｌ_２Ｏ_３とＳｉＯ_２、ＳｉＮ_Ｘ又はＡｌＮとの混合物としており、これら拡散マスクはいずれも、ＨＦ系エッチャントに対して耐食性を有さない。従って拡散源膜をエッチング除去する際に、拡散マスクもエッチングされてしまう。
【０００６】
その結果、拡散マスクの拡散窓が広がってＺｎが拡散されていない領域（非拡散領域）の基板面が露出したり、拡散マスクに穴を生じたりする。従って基板中の不純物拡散層と電気接続する電極を、拡散マスク上に形成すると、この電極が、拡散窓周辺において露出する非拡散領域の基板面と接触し或は穴を介して非拡散領域の基板面と接触して、基板にリーク電流が流れるという問題を生ずる。
【０００７】
この出願の目的は上述した従来の問題点を解決し、不純物拡散層に電気接続する電極と非拡散領域の基板とがショートするのを防止できる層間絶縁構造のｐｎ接合素子を製造するための方法を提供することにある。
【０００８】
【課題を解決するための手段及び作用】
この目的を達成するため、請求項１記載のｐｎ接合素子の製造方法は、ｎ型ＧａＡｓ系化合物半導体上に、拡散予定領域を露出する第一の窓を備えたＡｌ ₂ Ｏ ₃ 膜からなる拡散マスクを形成する工程と、拡散マスク上に順次に、ＺｎＯ／ＳｉＯ ₂ 混合膜から構成される拡散源膜及びＳｉＮ膜から構成されるアニールキャップ膜を形成する工程と、不純物を拡散源膜から拡散予定領域に熱拡散させて、不純物拡散領域を形成する工程と、アニールキャップ膜及び拡散源膜をエッチング除去して、不純物拡散領域を第一の窓を介し露出させる工程と、拡散マスク上にＳｉＮ膜から構成される層間絶縁膜を形成し、然る後、少なくとも電極配設領域の層間絶縁膜は残存させるように、層間絶縁膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる工程とを含み、電極配設領域を、拡散マスクの上面から第一の窓の側面を経て第一の窓内側の不純物拡散領域の上面に至る領域として成ることを特徴とする。
【０００９】
このような製造方法によれば、拡散マスク上に形成した層間絶縁膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる際に、電極配設領域（不純物拡散領域に電気接続する電極が設けられる領域）を、拡散マスク上面から第一の窓側面を経て第一の窓内側の不純物拡散領域上面に至る領域とし、少なくとも電極配設領域の層間絶縁膜を残存させるように、エッチングを行なう。従って電極コンタクト領域の不純物拡散領域を露出させ、かつ、電極配設領域を層間絶縁膜で被覆する。
【００１０】
従ってアニールキャップ膜及び拡散源膜をエッチング除去して不純物拡散領域を第一の窓を介し露出させた際に、拡散マスクがエッチングされその結果電極配設領域の拡散マスクに穴を生じたとしても、また膜の形成、第一の窓の形成、或は拡散アニールの際に電極配設領域の拡散マスクに穴或はピンホールを生じたとしても、その電極配設領域の穴を、層間絶縁膜により塞ぐことができる。
【００１１】
さらにアニールキャップ膜及び拡散源膜をエッチング除去して不純物拡散領域を第一の窓を介し露出させた際に、拡散マスクがエッチングされその結果拡散マスクが備える第一の窓が広がって不純物拡散領域周辺の非拡散領域（不純物が拡散されていない領域）の化合物半導体が露出されたとしても、電極配設領域で露出する非拡散領域の化合物半導体を、層間絶縁膜で被覆することができる。
【００１２】
また請求項４記載のｐｎ接合素子の製造方法によれば、ｎ型ＧａＡｓ系化合物半導体上に、拡散予定領域を露出する第一の窓を備えたＡｌ ₂ Ｏ ₃ 膜からなる拡散マスクを形成する工程と、拡散マスク上に順次に、ＺｎＯ／ＳｉＯ ₂ 混合膜から構成される拡散源膜及びＳｉＮ膜から構成されるアニールキャップ膜を形成する工程と、不純物を拡散源膜から拡散予定領域に熱拡散させて、不純物拡散領域を形成する工程と、少なくとも電極配設領域の拡散源膜は残存させるように、アニールキャップ膜及び拡散源膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる工程とを含み、電極配設領域を、拡散マスク上面から第一の窓の側面を経て第一の窓内側の不純物拡散領域上面に至る領域として成ることを特徴とする。
【００１３】
このような製造方法によれば、拡散マスク上に順次に拡散源膜及びアニールキャップ膜を形成し、拡散源膜から拡散マスクの第一の窓を介して化合物半導体へ不純物を拡散させる。然る後、アニールキャップ膜及び拡散源膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる。このエッチングの際に、電極配設領域（不純物拡散領域に電気接続する電極を設ける領域）を、拡散マスク上面から第一の窓側面を経て第一の窓内側の不純物拡散領域上面に至る領域とし、少なくとも電極配設領域の拡散源膜を残存させるように、エッチングを行なう。
【００１４】
従ってアニールキャップ膜及び拡散源膜をエッチングして電極コンタクト領域の不純物拡散領域を露出させる際に、電極配設領域の拡散マスクの上面がエッチングされるのを防止できるので、電極配設領域の拡散マスクに穴が生じるのを防止できる。また拡散マスクを形成するための膜形成、第一の窓の形成或は拡散アニールの際に、電極配設領域の拡散マスクにピンホールを生じたとしても、電極配設領域のピンホールを拡散源膜で塞ぐことができる。
【００１５】
またアニールキャップ膜及び拡散源膜をエッチングして電極コンタクト領域の不純物拡散領域を露出させる際に、電極配設領域において第一の窓の側面部分がエッチングされるのを防止できるので、電極配設領域において不純物拡散領域周辺の非拡散領域が露出するのを防止できる。
【００１６】
【実施例】
以下、図面を参照し、発明の実施例につき説明する。尚、図面は発明が理解できる程度に概略的に示してあるにすぎず、従って発明を図示例に限定するものではない。
【００１７】
図１〜図３は請求項１記載の発明の実施例の説明に供する製造工程図である。これら図にあっては、ｐｎ接合素子アレイを構成するｐｎ接合素子一素子分の製造工程を断面図で段階的に示してある。
【００１８】
（第一導電型の化合物半導体上に、拡散予定領域を露出する第一の窓を備えた拡散マスクを形成する工程ａ）この実施例では、第一導電型の化合物半導体１０を、半導体基板ここでは発光素子として機能させるｐｎ接合素子の製造に良く用いられるｎ−ＧａＡｓ_１−ＸＰ_Ｘ基板とする。例えばＸ＝０．２である。そして化合物半導体１０の一方の主面１０ａ上に、主面全面にわたって、マスク形成用のＡｌ_２Ｏ_３膜１２を堆積させる（図１（Ａ））。スパッタ法によりＡｌ_２Ｏ_３膜を形成すれば良い。
【００１９】
次いでフォトリソ及びエッチング技術により、拡散予定領域のＡｌ_２Ｏ_３膜１２を部分的にエッチング除去して、拡散予定領域１４の主面１０ａを露出する第一の窓１６を形成する。これにより拡散マスク１８として第一の窓１６を備えるＡｌ_２Ｏ_３膜１２が得られ、拡散マスク１８の形成が終了する（図１（Ｂ））。ふっ酸系エッチャント又は熱りん酸を用いたウエットエッチングにより、Ａｌ_２Ｏ_３膜１２をエッチングすれば良い。ふっ酸系エッチャントとしては、例えばバッファードふっ酸を用いることができる。
【００２０】
（拡散マスク上に順次に、拡散源膜及びアニールキャップ膜を形成する工程ｂ）次にこの実施例では、拡散マスク１８上に順次に、拡散源膜２０及びアニールキャップ膜２２を形成し、これら膜２０及び２２により拡散予定領域１４を覆う（図１（Ｃ））。これら膜２０及び２２を、主面１０ａ全面にわたって形成する。尚、拡散マスク１８上にアニールキャップ膜２２を形成するのみならず、化合物半導体１０の他方の主面１０ｂ上にもアニールキャップ膜を形成するようにしても良い。
【００２１】
ここでは、拡散源膜２０を、ドープトオキサイド（ｄｏｐｅｄｏｘｉｄｅ）膜例えばＺｎＯ及びＳｉＯ_２の混合膜（以下、ＺｎＯ／ＳｉＯ_２混合膜）とする。拡散源膜２０は化合物半導体１０に拡散させる不純物例えばＺｎを含む膜であれば良く、このような拡散源膜２０であれば拡散源膜２０の形成材料の種類は問わない。ＺｎＯ／ＳｉＯ_２混合膜のほか例えばＺｎＯ膜を、拡散源膜２０とすることもできる。拡散源膜２０をＺｎＯ膜とする場合には、拡散源膜２０と主面１０ａとの間にＳｉＯ_２保護膜を形成しても良い。
【００２２】
またアニールキャップ膜２２を、例えばＳｉＮ膜とする。アニールキャップ膜２２は化合物半導体１０に拡散させる不純物例えばＺｎを透過或は拡散しにくい膜であれば良い。このようなアニールキャップ膜２２であればアニールキャップ膜２２の形成材料の種類は問わない。
【００２３】
不純物が透過しにくければ、不純物拡散のための加熱処理において、化合物半導体１０に拡散させた不純物が雰囲気中へ逃散するのを防止でき、従って高濃度の不純物拡散領域を形成することができる。
【００２４】
さらに好ましくはアニールキャップ膜２２は不純物を透過或は拡散しにくい膜であることに加え、化合物半導体１０の構成元素ここではＧａ、Ａｓ及びＰをも透過しにくい膜であるのが良い。化合物半導体１０の構成元素が透過しにくければ、不純物拡散のための熱処理において、化合物半導体１０の構成元素が雰囲気中へ逃散するのを防止でき、従って化合物半導体１０の欠陥を生じにくくすることができる。ＳｉＮ膜は、不純物と化合物半導体１０の構成元素とを透過しにくい膜であり、従ってＳｉＮ膜はアニールキャップ膜２２に非常に適した膜である。
【００２５】
（不純物を拡散源膜から拡散予定領域に熱拡散させて、第二導電型の不純物拡散領域を形成する工程ｃ）次にこの実施例では、Ｎ_２雰囲気大気圧下でアニールを行なって、固相拡散法により、拡散源膜２０が含む不純物を、拡散源膜２０から化合物半導体１０に熱拡散させる。不純物は、拡散マスク１８の拡散窓すなわち第一の窓１６を介して、拡散予定領域１４の化合物半導体１０に選択的に拡散し、従って拡散予定領域１４に、第二導電型の不純物拡散領域２４を形成できる（図２（Ａ））。ここではＺｎを拡散させてｐ型の不純物拡散領域２４を形成する。アニール温度及びアニール時間を制御することにより、不純物拡散領域２４の深さを制御する。
【００２６】
（アニールキャップ膜及び拡散源膜をエッチング除去して、不純物拡散領域を第一の窓を介し露出させる工程ｄ）次にこの実施例では、ふっ酸系エッチャントを用いたウエットエッチングにより、ＳｉＮアニールキャップ膜２２を主面１０ａ全面にわたってエッチング除去する。次いで、ふっ酸系エッチャントを用いたウエットエッチングにより、拡散源膜２０を主面１０ａ全面にわたってエッチング除去し、拡散マスク１８の第一の窓１６を介して不純物拡散領域２４を露出させる（図２（Ｂ））。
【００２７】
尚、アニールキャップ膜２２の除去に用いるエッチャントは、アニールキャップ膜２２の組成に応じて任意好適に変更できる。ふっ酸系エッチャントを用いてエッチングできる組成の膜例えばＳｉＮ膜を、アニールキャップ膜２２として用いれば、拡散源膜２０に加えてアニールキャップ膜２２も、ふっ酸系エッチャントでエッチング除去でき、工程の簡略化を図れる。拡散源膜２０を膜厚５００Å程度のＺｎＯ／ＳｉＯ_２混合膜及びアニールキャップ膜２２を膜厚５００Å程度のＳｉＮとした場合、バッファードふっ酸を用いると、これら膜２０、２２を除去するのに要するエッチング時間は１２〜１５分程度となる。
【００２８】
（拡散マスク上に層間絶縁膜を形成し、然る後、少なくとも電極配設領域の層間絶縁膜は残存させるように、層間絶縁膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる工程ｅ：ここで電極配設領域は不純物拡散領域に電気接続する電極を設ける領域であって、この電極配設領域を、拡散マスク上面から第一の窓側面を経て第一の窓内側の不純物拡散領域上面に至る領域とする）次にこの実施例では、拡散マスク１８上に、層間絶縁膜２６としてＳｉＮ膜を堆積させる（図２（Ｃ））。尚、層間絶縁膜２６としてＳｉＮ膜のほか、Ａｌ_２Ｏ_３膜或はそのほかの酸化物膜や、ＡｌＮ膜或はそのほかの窒化物膜を用いても良い。
【００２９】
次いでフォトリソ及びエッチング技術を用い、電極コンタクト領域の不純物拡散領域２４に対応する部分の層間絶縁膜２６をエッチング除去して、層間絶縁膜２６に第二の窓２８を形成する（図３（Ａ））。このエッチングの際、電極配設領域（ここでは後述する第二電極３０が形成される領域）を拡散マスク１８上面から第一の窓１６側壁面を経て第一の窓１６内側の不純物拡散領域２４上面に至る領域領域とし、少なくともこの電極配設領域の層間絶縁膜２６を残存させるように、第二の窓２８を形成して、電極コンタクト領域の不純物拡散領域２４を第二の窓２８を介して露出させる。層間絶縁膜２６のエッチングを行なう際には、第二の窓２８を形成しない領域の層間絶縁膜２６をエッチングマスクで覆い、このエッチングマスクにより、第二の窓２８以外の穴やピンホールが層間絶縁膜２６に生じるのを防止するのが好ましい。
【００３０】
ここでは、電極コンタクト領域の不純物拡散領域２４を露出しかつ第一の窓１６よりも小さい第二の窓２８を備えた層間絶縁膜２６を、拡散マスク１８上に形成する。設計形状及び設計寸法が第一の窓１６よりも小さい第二の窓２８を、平面的に見て、第一の窓１６の内側に配置し、これにより、拡散マスク１８上面から第一の窓１６側壁面を経て第一の窓１６内側の不純物拡散領域２４上面に至る領域を、層間絶縁膜２６で被覆しつつ、電極コンタクト領域の不純物拡散領域２４を第二の窓２８を介し露出させることができる。
【００３１】
従ってアニールキャップ膜２２及び拡散源膜２０をエッチングして不純物拡散領域２４を第一の窓１６を介し露出させた際に、第一の窓１６側壁面の拡散マスク１８がエッチングされて第一の窓１６が広がり、その結果、不純物拡散領域２４周辺の非拡散領域が露出したとしても、露出した非拡散領域を層間絶縁膜２６で覆うことができるので、電極コンタクト領域で不純物拡散領域２４に電気接続する電極と不純物拡散領域２４周辺の非拡散領域との間でリークやショートが発生するのを防止できる。また不純物拡散領域２４の拡散深さを浅くした場合に横方向拡散距離が短くなるが、この場合でも、不純物拡散領域２４に電気接続する電極と不純物拡散領域２４周辺の非拡散領域との間に、層間絶縁膜２６が介在するので、これら電極及び非拡散領域を離すことができ、これがため、これら電極及び非拡散領域の間でリークやショートが発生するのを防止できる。
【００３２】
また層間絶縁膜２６が備える第二の窓２８の設計形状及び設計寸法は、拡散マスク１８が備える第一の窓１６の設計形状及び設計寸法よりも小さく、例えば、第二の窓２８の設計寸法を、第一の窓１６の設計寸法よりも１０μｍ程度小さくして、第二の窓２８側壁面と第一の窓１６側壁面との間の離間距離が５μｍ程度となるようにする。この１０μｍという数値は、フォトリソ工程における露光マスクの位置合わせ余裕を考慮しつつ、不純物拡散領域２４に電気接続する電極と不純物拡散領域２４周辺の非拡散領域との間に、前述したリークやショートを防止するに充分な離間距離を、確保するという観点から導き出した値である。第二の窓２８の設計寸法は露光マスクの位置合わせ精度に応じて任意好適に変更できる。
【００３３】
図示例では、平面的に見て第二の窓２８全体が第一の窓１６の内側に位置するように、第二の窓２８を形成し、これにより第一の窓１６の全周にわたって、第一の窓１６の側面を、層間絶縁膜２６で被覆している。しかしながら、不純物拡散領域２４に接続する電極を設ける電極配設領域を、拡散マスク１８上面から第一の窓１６側壁面を経て第一の窓１６内側の不純物拡散領域２４上面に至る領域とし、少なくともこの電極配設領域を層間絶縁膜２６で覆ってあれば、不純物拡散領域２４に接続する電極を設けない領域（電極非配設領域）にあっては、拡散マスク１８上面、第一の窓１６の側壁面或は不純物拡散領域２４上面を、層間絶縁膜２６で被覆せずに露出させても良い。
【００３４】
（第一導電型の化合物半導体及び第二導電型の不純物拡散領域と電気接続する第一及び第二電極を形成する工程ｆ）次にこの実施例では、第二電極３０ここではＡｌ電極を層間絶縁膜２６上に形成する。第二電極３０を、第二の窓２８を介して不純物拡散領域２４と接触させる。然る後、シンターを行なって、第二電極３０と不純物拡散領域２４との間にオーミック接続を形成する。
【００３５】
次いで不純物拡散領域２４を形成した側とは反対側の主面１０ｂを研磨する。次いで主面１０ｂ上に、第一電極３２ここではＡｕ合金電極を形成する。第一電極３２を、化合物半導体１０の主面１０ｂと接触させる。然る後、シンターを行なって、第一電極３２と化合物半導体１０との間にオーミック接続を形成し、図３（Ｂ）に示す構造のｐｎ接合素子３４を完成する。このｐｎ接合素子３４は発光素子として用いて好適である。
【００３６】
この実施例によれば、アニールキャップ膜２２及び拡散源膜２０をふっ酸系エッチャントでエッチングして不純物拡散領域２４を第一の窓１６を介し露出させた際にこのエッチャントにより拡散マスク１８がエッチングされ、その結果、拡散マスク１８に第一の窓１６以外の穴が新たに形成された場合でも、この新たな穴を層間絶縁膜２６で塞ぐことができる。また拡散マスク１８がエッチングされ、その結果、拡散マスク１８が備える第一の窓１６の形状及び寸法が設計形状及び設計寸法よりも大きくなり、従って不純物拡散領域２４の周縁部分の非拡散領域（不純物が拡散されていない化合物半導体１０）であって電極配設領域の非拡散領域が、エッチングにより広がった第一の窓１６を介して露出されることとなった場合でも、第二の窓２８の設計寸法及び設計形状を第一の窓１６の設計寸法及び設計形状よりも小さくしているので、この露出された電極配設領域の非拡散領域を層間絶縁膜２６で覆うことができる。また不純物拡散領域２４の拡散深さを浅くした場合のように横方向拡散距離が短くなった場合でも、不純物拡散領域２４に接続する電極と不純物拡散領域２４周辺の非拡散領域とを、層間絶縁膜２６を介して離間させることができるので、これら電極及び非拡散領域の間で短絡及びリーク電流が発生するという問題は、起こりにくくなる。この結果、良好な特性を有するｐｎ接合素子３４を、歩留り良く製造できる。
【００３７】
図４は請求項１記載の発明の変形例の説明に供する説明図であって、図４（Ａ）及び（Ｂ）はいずれも、図３（Ｂ）の製造工程段階に対応する製造工程段階の断面図である。
【００３８】
上述した請求項１記載の発明の実施例では、層間絶縁膜２６が備える第二の窓２８を、拡散マスク１２が備える第一の窓１６よりも小さな寸法及び形状の、窓としたが、図４（Ａ）にも示すように、第二の窓２８を、第一の窓１６よりも大きな寸法及び形状の、窓としても良い。不純物拡散領域２４に接続する電極が設けられる電極配設領域を、拡散マスク１２上面から第一の窓１６側壁面を経て第一の窓１６内側の不純物拡散領域２４上面に至る領域とし、少なくともこの電極配設領域に層間絶縁膜２６を残存させるようにして、電極コンタクト領域の不純物拡散領域を露出する第二の窓２８を形成してあれば、第二の窓２８は第一の窓１６よりも大きくても良いし、また第二の窓２８と第一の窓１６とを同一の寸法形状としこれら窓２８、１６を位置をずらして形成しても良い。
【００３９】
また図４（Ｂ）にも示すように、不純物拡散領域２４に接続する電極が設けられる電極配設領域の層間絶縁膜２６のみを残存させ、不純物拡散領域２４に接続する電極を設けない領域（電極非配設領域）の層間絶縁膜２６を全てエッチング除去しても良い。
【００４０】
図５〜図６は請求項３記載の発明の実施例の説明に供する製造工程図である。これら図にあっては、ｐｎ接合素子アレイを構成するｐｎ接合素子一素子分の製造工程を断面図で段階的に示してある。
【００４１】
（第一導電型の化合物半導体上に、拡散予定領域を露出する第一の窓を備えた拡散マスクを形成する工程Ａ）この実施例では、第一導電型の化合物半導体４０を、半導体基板ここでは発光素子として機能させるｐｎ接合素子の製造に良く用いられるｎ−ＧａＡｓ_１−ＸＰ_Ｘ基板とする。例えばＸ＝０．２である。そして化合物半導体４０の一方の主面４０ａ上に、主面全面にわたって、マスク形成用のＡｌ_２Ｏ_３膜４２を堆積させる（図５（Ａ））。スパッタ法によりＡｌ_２Ｏ_３膜を形成すれば良い。
【００４２】
次いでフォトリソ及びエッチング技術により、拡散予定領域のＡｌ_２Ｏ_３膜４２を部分的にエッチング除去して、拡散予定領域４４の主面４０ａを露出する第一の窓４６を形成する。これにより拡散マスク４８として第一の窓４６を備えるＡｌ_２Ｏ_３膜４２が得られ、拡散マスク４８の形成が終了する（図５（Ｂ））。ふっ酸系エッチャント又は熱りん酸を用いたウエットエッチングにより、Ａｌ_２Ｏ_３膜４２をエッチングすれば良い。例えばバッファードふっ酸を、ふっ酸系エッチャントとして用いることができる。
【００４３】
（拡散マスク上に順次に、拡散源膜及びアニールキャップ膜を形成する工程Ｂ）次にこの実施例では、拡散マスク４８上に順次に、拡散源膜５０及びアニールキャップ膜５２を形成し、これら膜５０及び５２により拡散予定領域４４を覆う（図５（Ｃ））。これら膜５０及び５２を、主面４０ａ全面にわたって形成する。尚、拡散マスク４８上にアニールキャップ膜５２を形成するのみならず、化合物半導体４０の他方の主面４０ｂ上にもアニールキャップ膜を形成するようにしても良い。
【００４４】
ここでは、拡散源膜５０を、ドープトオキサイド（ｄｏｐｅｄｏｘｉｄｅ）膜例えばＺｎＯ及びＳｉＯ_２の混合膜（以下、ＺｎＯ／ＳｉＯ_２混合膜）とする。拡散源膜５０は化合物半導体４０に拡散させる不純物例えばＺｎを含む膜であれば良く、このような拡散源膜５０であれば拡散源膜５０の形成材料の種類は問わない。ＺｎＯ／ＳｉＯ_２混合膜のほか例えばＺｎＯ膜を、拡散源膜５０とすることもできる。拡散源膜５０をＺｎＯ膜とする場合には、拡散源膜５０と主面４０ａとの間にＳｉＯ_２保護膜を形成しても良い。
【００４５】
またアニールキャップ膜５２を、ＳｉＮ膜とする。アニールキャップ膜５２は化合物半導体４０に拡散させる不純物例えばＺｎを透過或は拡散しにくい膜であれば良い。このようなアニールキャップ膜５２であればアニールキャップ膜５２の形成材料の種類は問わない。
【００４６】
不純物が透過しにくければ、不純物拡散のための加熱処理において、化合物半導体４０に拡散させた不純物が雰囲気中へ逃散するのを防止でき、従って高濃度の不純物拡散領域を形成することができる。
【００４７】
さらに好ましくはアニールキャップ膜５２は不純物を透過或は拡散しにくい膜であることに加え、化合物半導体４０の構成元素ここではＧａ、Ａｓ及びＰをも透過しにくい膜であるのが良い。化合物半導体４０の構成元素が透過しにくければ、不純物拡散のための熱処理において、化合物半導体４０の構成元素が雰囲気中へ逃散するのを防止でき、従って化合物半導体４０の欠陥を生じにくくすることができる。ＳｉＮ膜は、不純物と化合物半導体４０の構成元素とを透過しにくい膜であり、従ってＳｉＮ膜はアニールキャップ膜５２に非常に適した膜である。
【００４８】
（不純物を拡散源膜から拡散予定領域に熱拡散させて、第二導電型の不純物拡散領域を形成する工程Ｃ）次にこの実施例では、Ｎ_２雰囲気大気圧下でアニールを行なって、固相拡散法により、拡散源膜５０が含む不純物を、拡散源膜５０から化合物半導体４０に熱拡散させる。不純物は、拡散マスク４８の拡散窓すなわち第一の窓４６を介して、拡散予定領域４４の化合物半導体４０に選択的に拡散し、従って拡散予定領域４４に、第二導電型の不純物拡散領域５４を形成できる（図６（Ａ））。ここではＺｎを拡散させてｐ型の不純物拡散領域５４を形成する。アニール温度及びアニール時間を制御することにより、不純物拡散領域５４の深さを制御する。
【００４９】
（少なくとも電極配設領域の拡散源膜は残存させるように、アニールキャップ膜及び拡散源膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる工程Ｄ：電極配設領域は不純物拡散領域に電気接続する電極が設けられる領域であって、この電極配設領域を拡散マスク上面から第一の窓側面を経て第一の窓内側の不純物拡散領域上面に至る領域とする）次にこの実施例では、フォトリソ及びエッチング技術を用い、アニールキャップ膜５２及び拡散源膜５０を順次にエッチングして、アニールキャップ膜５２に第三の窓５６を及び拡散源膜５０に第二の窓５８を形成し、これら窓５６及び５８を介して電極コンタクト領域の不純物拡散領域５４を露出させる（図６（Ｂ））。このエッチングの際、電極配設領域（ここでは後述する第二電極６０が形成される領域）を、拡散マスク４８上面から第一の窓４６側壁面を経て第一の窓４６内側の不純物拡散領域５４上面に至る領域とし、少なくともこの電極配設領域のアニールキャップ膜５２及び拡散源膜５０を残存させるように、窓５６、５８を形成する。
【００５０】
ＳｉＮアニールキャップ膜５２及びＺｎＯ／ＳｉＯ_２拡散源膜５０のエッチングにはふっ酸系エッチャント例えばバッファードふっ酸を用いれば良い。アニールキャップ膜５２及び拡散源膜５０のエッチングを行なう際には、第三の窓５６及び第二の窓５８を形成しない領域のアニールキャップ膜５２及び拡散源膜５０をエッチングマスクで覆い、このエッチングマスクにより、窓５６及び５８以外の穴がアニールキャップ膜５２及び拡散源膜５０に生じるのを防止するのが好ましい。
【００５１】
ここでは、電極コンタクト領域の不純物拡散領域５４を露出しかつ第一の窓４６よりも小さい第二の窓５８を、拡散源膜５０に形成する。設計形状及び設計寸法が第一の窓４６の設計形状及び設計寸法より小さい第二の窓５８を、平面的に見て、第一の窓４６の内側に配置し、これにより、拡散マスク４８上面から第一の窓４６側壁面を経て第一の窓４６内側の不純物拡散領域５４上面に至る領域を、拡散源膜５０で被覆した状態のまま、電極コンタクト領域の不純物拡散領域５４を露出させることができる。
【００５２】
従って不純物拡散領域５４に接続する電極を設ける電極配設領域にあっては、第一の窓４６がエッチングで広がるのを防止できるので、不純物拡散領域５４周辺の非拡散領域が露出するのを防止できる。これに加え、不純物拡散領域５４に接続する電極と不純物拡散領域５４周辺の非拡散領域との間には、拡散源膜５０が介在するので、これら電極及び非拡散領域の間のショート、リークを防止できる。また不純物拡散領域５４の拡散深さを浅くした場合には、横方向拡散距離が短くなるが、この場合でも、不純物拡散領域５４に接続する電極と不純物拡散領域５４周辺の非拡散領域との間に、拡散源膜５０が介在するので、これら電極及び非拡散領域を離間させて、これら電極及び非拡散領域の間のショート、リークを防止できる。
【００５３】
また拡散源膜５０が備える第二の窓５８の設計形状及び設計寸法は、拡散マスク４８が備える第一の窓４６の設計形状及び設計寸法よりも小さく、例えば、第二の窓５８の設計寸法を、第一の窓４６の設計寸法よりも１０μｍ程度小さくして、第一の窓４６側壁面と第二の窓５８側壁面との離間距離が５μｍ程度となるようにする。この１０μｍという数値は、フォトリソ工程における露光マスクの位置合わせ余裕を考慮しつつ、不純物拡散領域５４に接続する電極と不純物拡散領域５４周辺の非拡散領域との間に、前述したショート、リークを防止するに充分な離間距離を確保するという観点から、導き出した値である。第二の窓５８の設計寸法は露光マスクの位置合わせ精度に応じて任意好適に変更できる。
【００５４】
図示例では、平面的に見て第二の窓５８全体が第一の窓４６の内側に位置するように、第二の窓５８を形成し、これにより第一の窓４６全周にわたって、第一の窓４６側壁面を、拡散源膜５０で被覆している。しかしながら、不純物拡散領域５４に接続する電極を設ける電極配設領域を、拡散マスク４８上面から第一の窓４６側壁面を経て第一の窓４６内側の不純物拡散領域５４に至る領域とし、少なくともこの電極配設領域を、拡散源膜５０で覆ってあれば、不純物拡散領域５４に接続する電極を設けない領域（電極非配設領域）にあっては、拡散マスク４８上面、第一の窓４６側壁面或は不純物拡散領域５４上面を、拡散源膜５０で覆わずに露出させても良い。
【００５５】
またアニールキャップ膜５２が備える第三の窓５６の設計形状及び設計寸法は、拡散マスク４８が備える第一の窓４６の設計形状及び設計寸法よりも、大きくても小さくても良いが、ここでは、第三の窓５６の設計形状及び設計寸法を、拡散源膜５０が備える第二の窓５８の設計形状及び設計寸法と等しくする。さらに図示例では、第三の窓５６を第二の窓５８と同じ位置に形成しているが、第三の窓５６の形成位置は、電極コンタクト領域の不純物拡散領域５４を露出できる任意好適な位置とすることができる。
【００５６】
窓形成後、拡散マスク４８上に残存させたアニールキャップ膜５２及び拡散源膜５０は、層間絶縁膜として機能させる。
【００５７】
（第一導電型の化合物半導体及び第二導電型の不純物拡散領域と電気接続する第一及び第二電極を形成する工程Ｅ）次にこの実施例では、第二電極６０ここではＡｌ電極を拡散マスク４８上に形成する。第二電極６０を、第二の窓５８を介して不純物拡散領域５４と接触させる。然る後、シンターを行なって、第二電極６０と不純物拡散領域５４との間にオーミック接続を形成する。
【００５８】
次いで不純物拡散領域５４を形成した側とは反対側の主面４０ｂを研磨する。次いで主面４０ｂ上に、第一電極６２ここではＡｕ合金電極を形成する。第一電極６２を、化合物半導体４０の主面４０ｂと接触させる。然る後、シンターを行なって、第一電極６２と化合物半導体４０との間にオーミック接続を形成し、図６（Ｂ）に示す構造のｐｎ接合素子６４を完成する。このｐｎ接合素子６４は発光素子として用いて好適である。
【００５９】
この実施例によれば、不純物拡散終了後に、アニールキャップ膜５２及び拡散源膜５０に窓５６及び５８を形成する。そしてこれら窓５６及び５８の設計形状及び設計寸法を、拡散マスク４２が備える第一の窓４６の設計形状及び設計寸法よりも小さくする。従って第一の窓４６側壁部分の拡散マスク４２が、これら窓５６及び５８を形成するためのエッチングで、エッチングされるのを防止できるので、拡散マスク４２の窓４６が大きくなるのを防止しまた拡散マスク４２に窓４６以外の穴やピンホールが新たに生じるのを防止できる。しかもこれら窓５６及び５８を介して電極コンタクト領域の不純物拡散領域５４を露出させ、拡散源膜５０及びアニールキャップ膜５２を層間絶縁膜として残存させるので、非拡散領域（不純物が拡散されない領域）の化合物半導体４０を露出するような穴が拡散マスクに生じるのを、起こりにくくできる。
【００６０】
従って不純物拡散領域５４に接続する第二電極６０と不純物拡散領域５４周辺の非拡散領域との間で短絡及びリーク電流が発生するという問題は、起こりにくくなる。この結果、良好な特性を有するｐｎ接合素子６４を、歩留り良く製造できる。
【００６１】
図７は請求項３記載の発明の変形例の説明に供する説明図であって、図７（Ａ）及び（Ｂ）はいずれも、図６（Ｃ）の製造工程段階に対応する製造工程段階の断面図である。
【００６２】
上述した請求項３記載の発明の実施例では、拡散源膜５０が備える第二の窓５８を、拡散マスク４８が備える第一の窓４６よりも小さな寸法及び形状の、窓としたが、図７（Ａ）にも示すように、第二の窓５８を、第一の窓４６よりも大きな寸法及び形状の、窓としても良い。不純物拡散領域５４に接続する電極を設ける電極配設領域を、拡散マスク４８上面から第一の窓４６側壁面を経て第一の窓４６内側の不純物拡散領域５４上面に至る領域とし、少なくともこの電極配設領域に拡散源膜５０を残存させるようにして、第二の窓５８を形成してあれば、第二の窓５８は第一の窓４６よりも大きくても良いし、また第二の窓５８と第一の窓４６とを同一の寸法形状としこれら窓５８、４６を位置をずらして形成しても良い。これら窓５８、４６を同一の寸法形状とした場合、フォトリソ工程で用いる露光マスクを、第二の窓２８と第一の窓１６とで共通のマスクとすることができる。
【００６３】
また図７（Ｂ）にも示すように、不純物拡散領域５４に接続する電極を設ける電極配設領域の拡散源膜５０のみを残存させ、不純物拡散領域５４に接続する電極を設けない領域（電極非配設領域）の拡散源膜５０を全てエッチング除去して、不純物拡散領域５４を露出させるようにしても良い。
【００６４】
発明は上述した実施例にのみ限定されるものではなく、従って各構成成分の形状、寸法、配設位置、形成材料、組成及び導電型を、発明の趣旨の範囲内で任意好適に変更できる。
【００６５】
例えば、第二導電型の不純物拡散領域２４、５４を形成するための不純物をＺｎ以外の不純物とすることもできる。また第一導電型をｎ型及び第二導電型をｐ型とするほか、第一導電型をｐ型及び第二導電型をｎ型としても良い。導電型に応じて第二導電型の不純物拡散領域２４、５４に拡散させる不純物の種類を選択すれば良い。
【００６６】
また化合物半導体１０、４０をＧａＡｓ_０．８Ｐ_０．２としたが、ＧａＡｓ_１−ＸＰ_Ｘの組成Ｘを任意好適に変更できる。さらには化合物半導体１０、４０をＧａＡｓＰ以外の種類の半導体材料例えばＡｌＧａＡｓとすることもできる。
【００６７】
また上述した実施例ではアレイを製造する例につき説明したが、発明は素子を単独で製造する場合にも適用できることは明らかである。
【００６８】
【発明の効果】
上述した説明からも明らかなように、請求項１記載のｐｎ接合素子の製造方法によれば、ｎ型ＧａＡｓ系化合物半導体に固相拡散により不純物拡散領域を形成した後、Ａｌ ₂ Ｏ ₃ 膜からなる拡散マスク上の、ＳｉＮ膜から構成されるアニールキャップ膜及びＺｎＯ／ＳｉＯ ₂ 混合膜から構成される拡散源膜をエッチング除去する。次いで拡散マスク上にＳｉＮ膜から構成される層間絶縁膜を形成し、然る後、不純物拡散領域と接続する電極を設ける電極配設領域を、拡散マスク上面から第一の窓側面を経て第一の窓内側の不純物拡散領域上面に至る領域とし、少なくともこの電極配設領域の層間絶縁膜を残存させるように、層間絶縁膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる。
【００６９】
従って拡散源膜のエッチング除去に用いるふっ酸系エッチャントで拡散マスクがエッチングされその結果拡散マスクに第一の窓以外の穴が新たに形成された場合でも、この新たな穴を層間絶縁膜で塞ぐことができる。また拡散マスクがエッチングされその結果、拡散マスクが備える第一の窓の形状及び寸法が設計形状及び設計寸法よりも大きくなり、従って不純物拡散領域の周縁部分の非拡散領域（不純物が拡散されていない化合物半導体）が第一の窓を介して露出されることとなった場合でも、前述した電極配設領域の層間絶縁膜を残存させているので、露出された非拡散領域を、層間絶縁膜で被覆することができる。
【００７０】
従って不純物拡散領域に電気接続する電極が不純物拡散領域周辺の非拡散領域と短絡し或はこれら電極及び非拡散領域との間にリーク電流が流れるという問題は、起こりにくくなる。これがため、良好な特性を有するｐｎ接合素子を歩留り良く製造できる。
【００７１】
また請求項４記載のｐｎ接合素子の製造方法によれば、ｎ型ＧａＡｓ系化合物半導体に固相拡散法により不純物拡散領域を形成した後、Ａｌ ₂ Ｏ ₃ 膜からなる拡散マスク上の、ＳｉＮ膜から構成されるアニールキャップ膜及びＺｎＯ／ＳｉＯ ₂ 混合膜から構成される拡散源膜をエッチングして、電極コンタクト領域の不純物拡散領域を露出させる。このエッチングの際、不純物拡散領域に接続する電極を設ける電極配設領域を、拡散マスク上面から第一の窓側面を経て第一の窓内側の不純物拡散領域上面に至る領域とし、少なくともこの電極配設領域に、拡散源膜を残存させ、この拡散源膜の残存部分を層間絶縁膜として機能させる。
【００７２】
従ってアニールキャップ膜及び拡散源膜をエッチングして電極コンタクト領域の不純物拡散領域を露出させた際に、電極配設領域の第一の窓の側壁面がエッチングされるのを防止できるので、電極配設領域において不純物拡散領域周辺の非拡散領域（不純物が拡散されていない領域）が露出するのを防止できる。またアニールキャップ膜及び拡散源膜をエッチングして不純物拡散領域を露出させた際に、電極配設領域の拡散マスクに第一の窓以外の穴が新たに生じるのを防止できる。また拡散マスクの形成の際に、拡散マスクにピンホールを生じていたとしても、このピンホールを層間絶縁膜として残存させた拡散源膜で塞ぐことができる。
【００７３】
従って不純物拡散領域に電気接続する電極が不純物拡散領域周辺の非拡散領域と短絡し或はこれら電極及び非拡散領域の間でリーク電流をが流れるという問題は、起こりにくくなる。これがため、良好な特性を有するｐｎ接合素子を歩留り良く製造できる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は請求項１記載の発明の実施例の説明に供する製造工程図である。
【図２】（Ａ）〜（Ｃ）は請求項１記載の発明の実施例の説明に供する製造工程図である。
【図３】（Ａ）〜（Ｂ）は請求項１記載の発明の実施例の説明に供する製造工程図である。
【図４】（Ａ）〜（Ｂ）は請求項１記載の発明の変形例の説明図である。
【図５】（Ａ）〜（Ｃ）は請求項３記載の発明の実施例の説明に供する製造工程図である。
【図６】（Ａ）〜（Ｃ）は請求項３記載の発明の実施例の説明に供する製造工程図である。
【図７】（Ａ）〜（Ｂ）は請求項３記載の発明の変形例の説明図である。
【符号の説明】
１０、４０：化合物半導体
１４、４４：拡散予定領域
１６、４６：第一の窓
１８、４８：拡散マスク
２０、５０：拡散源膜
２４、５４：不純物拡散領域
２６：層間絶縁膜
２８、５８：第二の窓
３４、６４：ｐｎ接合素子[0001]
[Industrial applications]
The present invention relates to a method for manufacturing a pn junction element, for example, a pn junction element used for a light emitting element.
[0002]
[Prior art]
Conventionally, in an impurity diffusion step for manufacturing a pn junction element, Al₂  O₃  Film, SiN_X  A film such as a film is used as a diffusion mask.
[0003]
For example, in the solid-phase diffusion method disclosed in Japanese Patent Application Laid-Open No. 62-139320, a diffusion mask and a diffusion source film are sequentially formed on a GaAs substrate. Zn is supplied by the diffusion source film, and Zn is selectively diffused into the substrate via the diffusion mask. An impurity diffusion layer is formed in the substrate by Zn diffusion. Al as a diffusion mask₂  O₃  And SiO₂  , SiN_X  Alternatively, a mixture with AlN is used, and Zn-doped SiO is used as a diffusion source film.₂  A membrane is used.
[0004]
Generally, the diffusion source film is removed by etching using an HF-based etchant after the diffusion is completed, and the diffusion mask is left on the substrate as an interlayer insulating film.
[0005]
[Problems to be solved by the invention]
However, conventionally, the diffusion mask is made of Al₂  O₃  Film or SiN_X  Film or a diffusion mask of Al₂  O₃  And SiO₂  , SiN_X  Or a mixture with AlN, and none of these diffusion masks has corrosion resistance to an HF-based etchant. Therefore, when the diffusion source film is removed by etching, the diffusion mask is also etched.
[0006]
As a result, the diffusion window of the diffusion mask is widened, and the substrate surface in a region where Zn is not diffused (non-diffusion region) is exposed, or a hole is formed in the diffusion mask. Therefore, when an electrode electrically connected to the impurity diffusion layer in the substrate is formed on the diffusion mask, this electrode comes into contact with the substrate surface of the non-diffusion region exposed around the diffusion window or through the hole. A problem arises in that a leak current flows through the substrate due to contact with the substrate surface.
[0007]
An object of this application is to solve the above-mentioned conventional problems and to provide a method for manufacturing a pn junction element having an interlayer insulating structure capable of preventing a short circuit between an electrode electrically connected to an impurity diffusion layer and a substrate in a non-diffusion region. Is to provide.
[0008]
Means and Action for Solving the Problems
In order to achieve this object, a method for manufacturing a pn junction device according to claim 1 includes:n-type GaAs systemA first window is provided on the compound semiconductor to expose a diffusion region.Al _Two O _Three Consisting of a membraneStep of forming a diffusion mask, and sequentially on the diffusion mask,ZnO / SiO _Two Composed of mixed filmDiffusion source film andConsists of SiN filmForming an annealing cap film; thermally diffusing impurities from the diffusion source film to the diffusion planned region to form an impurity diffusion region; and etching away the annealing cap film and the diffusion source film to remove the impurity diffusion region. Exposing through a first window and on a diffusion maskConsists of SiN filmForming an interlayer insulating film, and thereafter, exposing the impurity diffusion region of the electrode contact region by etching the interlayer insulating film so that at least the interlayer insulating film in the electrode arrangement region remains. The disposition region is formed as a region extending from the upper surface of the diffusion mask to the upper surface of the impurity diffusion region inside the first window via the side surface of the first window.
[0009]
According to such a manufacturing method, when the interlayer insulating film formed on the diffusion mask is etched to expose the impurity diffusion region of the electrode contact region, the electrode arrangement region (the electrode electrically connected to the impurity diffusion region is not formed). (A region provided) from the upper surface of the diffusion mask to the upper surface of the impurity diffusion region inside the first window via the first window side surface, and etching is performed so as to leave at least the interlayer insulating film in the electrode arrangement region. . Therefore, the impurity diffusion region of the electrode contact region is exposed, and the electrode arrangement region is covered with the interlayer insulating film.
[0010]
Therefore, even if the diffusion mask is etched when the impurity diffusion region is exposed through the first window by etching away the annealing cap film and the diffusion source film, even if a hole is formed in the diffusion mask in the electrode arrangement region. Also, even if a hole or a pinhole is formed in the diffusion mask in the electrode arrangement region during film formation, first window formation, or diffusion annealing, the hole in the electrode arrangement region is subjected to interlayer insulation. Can be closed by a membrane.
[0011]
Further, when the annealing cap film and the diffusion source film are removed by etching to expose the impurity diffusion region through the first window, the diffusion mask is etched, and as a result, the first window provided in the diffusion mask is widened and the impurity diffusion region is expanded. Even if the compound semiconductor in the peripheral non-diffusion region (region where the impurity is not diffused) is exposed, the compound semiconductor in the non-diffusion region exposed in the electrode arrangement region can be covered with the interlayer insulating film.
[0012]
Claims4According to the method for manufacturing a pn junction element described above,n-type GaAs systemA first window is provided on the compound semiconductor to expose a diffusion region.Al _Two O _Three Consisting of a membraneStep of forming a diffusion mask, and sequentially on the diffusion mask,ZnO / SiO _Two Composed of mixed filmDiffusion source film andConsists of SiN filmForming an annealing cap film; thermally diffusing impurities from the diffusion source film to the diffusion planned region to form an impurity diffusion region; and performing annealing capping so that at least the diffusion source film in the electrode arrangement region remains. Exposing the impurity diffusion region of the electrode contact region by etching the film and the diffusion source film, the electrode arrangement region from the upper surface of the diffusion mask through the side surface of the first window, the impurity inside the first window It is characterized by being formed as a region reaching the upper surface of the diffusion region.
[0013]
According to such a manufacturing method, the diffusion source film and the annealing cap film are sequentially formed on the diffusion mask, and the impurity is diffused from the diffusion source film into the compound semiconductor through the first window of the diffusion mask. Thereafter, the annealing cap film and the diffusion source film are etched to expose the impurity diffusion region in the electrode contact region. At the time of this etching, the electrode arrangement region (the region where the electrode electrically connected to the impurity diffusion region is provided) is a region extending from the upper surface of the diffusion mask to the upper surface of the impurity diffusion region inside the first window via the first window side surface. Etching is performed so that at least the diffusion source film in the electrode arrangement region remains.
[0014]
Therefore, when the annealing cap film and the diffusion source film are etched to expose the impurity diffusion region in the electrode contact region, it is possible to prevent the upper surface of the diffusion mask in the electrode installation region from being etched. The formation of holes in the mask can be prevented. Also, even if a pinhole is formed in the diffusion mask in the electrode arrangement area during the film formation for forming the diffusion mask, the formation of the first window, or the diffusion annealing, the pinhole in the electrode arrangement area is diffused. Can be closed with source film.
[0015]
Further, when the annealing cap film and the diffusion source film are etched to expose the impurity diffusion region of the electrode contact region, it is possible to prevent the side portion of the first window from being etched in the electrode arrangement region. In the region, the non-diffusion region around the impurity diffusion region can be prevented from being exposed.
[0016]
【Example】
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The drawings are only schematically shown to the extent that the invention can be understood, and thus the invention is not limited to the illustrated examples.
[0017]
1 to 3 are manufacturing process diagrams for explaining an embodiment of the first aspect of the present invention. In these figures, the manufacturing process for one pn junction element constituting the pn junction element array is shown in a sectional view stepwise.
[0018]
(Step a of Forming a Diffusion Mask Having a First Window Exposing a Diffusion Expected Region on a First-Conductivity-Type Compound Semiconductor) In this embodiment, a first-conductivity-type compound semiconductor 10 is formed on a semiconductor substrate. Describes n-GaAs, which is often used in the manufacture of a pn junction device functioning as a light emitting device._1-X  P_X  Substrate. For example, X = 0.2. Then, on one main surface 10a of the compound semiconductor 10, an Al for mask formation is formed over the entire main surface.₂  O₃  The film 12 is deposited (FIG. 1A). Al by sputtering₂  O₃  What is necessary is just to form a film.
[0019]
Next, by photolithography and etching technology, the Al₂  O₃  The film 12 is partially etched away to form a first window 16 exposing the main surface 10a of the diffusion expected region 14. Thereby, the Al having the first window 16 as the diffusion mask 18 is formed.₂  O₃  The film 12 is obtained, and the formation of the diffusion mask 18 is completed (FIG. 1B). By wet etching using a hydrofluoric acid etchant or hot phosphoric acid, Al₂  O₃  The film 12 may be etched. As the hydrofluoric acid-based etchant, for example, buffered hydrofluoric acid can be used.
[0020]
(Step b of Forming a Diffusion Source Film and Annealing Cap Film in Succession on a Diffusion Mask) Next, in this embodiment, a diffusion source film 20 and an annealing cap film 22 are sequentially formed on a diffusion mask 18 and The diffusion regions 14 are covered with the films 20 and 22 (FIG. 1C). These films 20 and 22 are formed over the entire main surface 10a. In addition, not only the annealing cap film 22 may be formed on the diffusion mask 18, but also the annealing cap film may be formed on the other main surface 10 b of the compound semiconductor 10.
[0021]
Here, the diffusion source film 20 is formed of a doped oxide film such as ZnO and SiO 2.₂  Mixed film (hereinafter, ZnO / SiO₂  Mixed film). The diffusion source film 20 only needs to be a film containing an impurity, for example, Zn, to be diffused into the compound semiconductor 10, and the material of the diffusion source film 20 is not limited as long as the diffusion source film 20 is used. ZnO / SiO₂  In addition to the mixed film, for example, a ZnO film can be used as the diffusion source film 20. When the diffusion source film 20 is a ZnO film, a SiO 2 film is provided between the diffusion source film 20 and the main surface 10a.₂  A protective film may be formed.
[0022]
The annealing cap film 22 is, for example, a SiN film. The annealing cap film 22 may be any film as long as it does not easily transmit or diffuse impurities, for example, Zn diffused into the compound semiconductor 10. As long as such an annealing cap film 22 is used, the type of material for forming the annealing cap film 22 does not matter.
[0023]
If the impurities are difficult to permeate, the impurities diffused into the compound semiconductor 10 can be prevented from escaping into the atmosphere during the heat treatment for impurity diffusion, and thus a high concentration impurity diffusion region can be formed.
[0024]
More preferably, the anneal cap film 22 is a film that does not easily transmit or diffuse impurities, and is also a film that does not easily transmit constituent elements of the compound semiconductor 10, here, Ga, As, and P. If the constituent elements of the compound semiconductor 10 are difficult to permeate, the constituent elements of the compound semiconductor 10 can be prevented from escaping into the atmosphere during the heat treatment for impurity diffusion, so that defects in the compound semiconductor 10 can be hardly generated. . The SiN film is a film that does not easily transmit impurities and constituent elements of the compound semiconductor 10. Therefore, the SiN film is very suitable for the annealing cap film 22.
[0025]
(Step c of forming an impurity diffusion region of the second conductivity type by thermally diffusing the impurity from the diffusion source film to the region to be diffused) Next, in this embodiment, N₂  Annealing is performed under an atmospheric pressure, and impurities contained in the diffusion source film 20 are thermally diffused from the diffusion source film 20 to the compound semiconductor 10 by a solid phase diffusion method. The impurities are selectively diffused into the compound semiconductor 10 in the diffusion region 14 through the diffusion window, that is, the first window 16 of the diffusion mask 18, so that the impurity diffusion region 24 of the second conductivity type is formed in the diffusion region 14. Can be formed (FIG. 2A). Here, the p-type impurity diffusion region 24 is formed by diffusing Zn. By controlling the annealing temperature and the annealing time, the depth of the impurity diffusion region 24 is controlled.
[0026]
(Step d) of removing the annealing cap film and the diffusion source film by etching to expose the impurity diffusion region through the first window d) Next, in this embodiment, the SiN annealing cap is formed by wet etching using a hydrofluoric acid-based etchant. The film 22 is removed by etching over the entire main surface 10a. Next, the diffusion source film 20 is etched and removed over the entire main surface 10a by wet etching using a hydrofluoric acid-based etchant, and the impurity diffusion region 24 is exposed through the first window 16 of the diffusion mask 18 (FIG. 2 ( B)).
[0027]
The etchant used for removing the annealing cap film 22 can be arbitrarily and suitably changed according to the composition of the annealing cap film 22. If a film having a composition that can be etched using a hydrofluoric acid-based etchant, such as a SiN film, is used as the annealing cap film 22, the annealing cap film 22 in addition to the diffusion source film 20 can be removed by etching with the hydrofluoric acid-based etchant, thus simplifying the process. Can be achieved. The diffusion source film 20 is made of ZnO / SiO having a thickness of about 500 °.₂  In the case where the mixed film and the annealing cap film 22 are made of SiN having a thickness of about 500 °, if buffered hydrofluoric acid is used, the etching time required for removing these films 20 and 22 is about 12 to 15 minutes.
[0028]
(Step of forming an interlayer insulating film on the diffusion mask, and thereafter exposing the impurity diffusion region of the electrode contact region by etching the interlayer insulating film so that at least the interlayer insulating film in the electrode arrangement region remains. e: Here, the electrode disposition region is a region where an electrode electrically connected to the impurity diffusion region is provided, and this electrode disposition region is formed from the upper surface of the diffusion mask through the first window side surface to the impurity diffusion inside the first window. Next, in this embodiment, a SiN film is deposited as an interlayer insulating film 26 on the diffusion mask 18 (FIG. 2C). In addition, as the interlayer insulating film 26, in addition to the SiN film,₂  O₃  A film or another oxide film, an AlN film or another nitride film may be used.
[0029]
Next, by using photolithography and an etching technique, the portion of the interlayer insulating film 26 corresponding to the impurity diffusion region 24 of the electrode contact region is removed by etching to form a second window 28 in the interlayer insulating film 26 (FIG. 3A). ). At the time of this etching, the electrode disposition region (the region where the second electrode 30 described later is formed) is changed from the upper surface of the diffusion mask 18 through the side wall surface of the first window 16 to the impurity diffusion region 24 inside the first window 16. A second window 28 is formed so as to be a region reaching the upper surface, and at least the interlayer insulating film 26 in the electrode arrangement region is left, and the impurity diffusion region 24 of the electrode contact region is interposed through the second window 28. To expose. When etching the interlayer insulating film 26, the interlayer insulating film 26 in a region where the second window 28 is not formed is covered with an etching mask, and holes and pinholes other than the second window 28 are formed by the etching mask. It is preferable to prevent the occurrence in the insulating film 26.
[0030]
Here, an interlayer insulating film 26 exposing the impurity diffusion region 24 of the electrode contact region and having a second window 28 smaller than the first window 16 is formed on the diffusion mask 18. A second window 28 having a design shape and a design dimension smaller than the first window 16 is disposed inside the first window 16 when viewed in a plan view. Exposing the impurity diffusion region 24 of the electrode contact region through the second window 28 while covering the region reaching the upper surface of the impurity diffusion region 24 inside the first window 16 through the 16 side wall surface with the interlayer insulating film 26. Can be.
[0031]
Therefore, when the impurity diffusion region 24 is exposed through the first window 16 by etching the annealing cap film 22 and the diffusion source film 20, the diffusion mask 18 on the side wall surface of the first window 16 is etched and the first Even if the window 16 is widened and the non-diffusion region around the impurity diffusion region 24 is exposed as a result, the exposed non-diffusion region can be covered with the interlayer insulating film 26. It is possible to prevent a leak or a short circuit from occurring between the electrode to be connected and the non-diffusion region around the impurity diffusion region 24. Also, when the diffusion depth of the impurity diffusion region 24 is reduced, the lateral diffusion distance becomes shorter. Even in this case, the distance between the electrode electrically connected to the impurity diffusion region 24 and the non-diffusion region around the impurity diffusion region 24 is increased. Since the interlayer insulating film 26 is interposed, the electrode and the non-diffusion region can be separated from each other, which can prevent a leak or a short circuit from occurring between the electrode and the non-diffusion region.
[0032]
The design shape and the design size of the second window 28 provided in the interlayer insulating film 26 are smaller than the design shape and the design size of the first window 16 provided in the diffusion mask 18. Is made smaller than the design dimension of the first window 16 by about 10 μm so that the separation distance between the side wall surface of the second window 28 and the side wall surface of the first window 16 is about 5 μm. The value of 10 μm allows the above-described leakage or short circuit between the electrode electrically connected to the impurity diffusion region 24 and the non-diffusion region around the impurity diffusion region 24 while taking into account the alignment margin of the exposure mask in the photolithography process. This is a value derived from the viewpoint of securing a sufficient separation distance to prevent the separation. The design dimension of the second window 28 can be arbitrarily and suitably changed according to the alignment accuracy of the exposure mask.
[0033]
In the illustrated example, the second window 28 is formed such that the entire second window 28 is located inside the first window 16 when viewed in a plan view. The side surface of the first window 16 is covered with an interlayer insulating film 26. However, the electrode arrangement region where the electrode connected to the impurity diffusion region 24 is provided is a region extending from the upper surface of the diffusion mask 18 to the upper surface of the impurity diffusion region 24 inside the first window 16 through the side wall surface of the first window 16, and If this electrode arrangement region is covered with the interlayer insulating film 26, in the region where no electrode connected to the impurity diffusion region 24 is provided (electrode non-arrangement region), the upper surface of the diffusion mask 18, the first window 16 May be exposed without being covered with the interlayer insulating film 26.
[0034]
(Step f of forming first and second electrodes electrically connected to the compound semiconductor of the first conductivity type and the impurity diffusion region of the second conductivity type) Next, in this embodiment, the second electrode 30, here the Al electrode, is It is formed on the insulating film 26. The second electrode 30 is brought into contact with the impurity diffusion region 24 via the second window 28. Thereafter, sintering is performed to form an ohmic connection between the second electrode 30 and the impurity diffusion region 24.
[0035]
Next, main surface 10b opposite to the side where impurity diffusion region 24 is formed is polished. Next, the first electrode 32, here, an Au alloy electrode is formed on the main surface 10b. The first electrode 32 is brought into contact with the main surface 10b of the compound semiconductor 10. Thereafter, sintering is performed to form an ohmic connection between the first electrode 32 and the compound semiconductor 10, thereby completing the pn junction element 34 having the structure shown in FIG. This pn junction element 34 is suitable for use as a light emitting element.
[0036]
According to this embodiment, the diffusion mask 18 is etched by the etchant when the impurity diffusion region 24 is exposed through the first window 16 by etching the annealing cap film 22 and the diffusion source film 20 with a hydrofluoric acid-based etchant. As a result, even when a hole other than the first window 16 is newly formed in the diffusion mask 18, the new hole can be closed by the interlayer insulating film 26. Further, the diffusion mask 18 is etched, and as a result, the shape and size of the first window 16 provided in the diffusion mask 18 become larger than the design shape and design size, and accordingly, the non-diffusion region (impurity Is a non-diffused compound semiconductor 10) and the non-diffused region of the electrode arrangement region is exposed through the first window 16 expanded by etching. Since the design size and design shape are smaller than the design size and design shape of the first window 16, the exposed non-diffusion region of the electrode arrangement region can be covered with the interlayer insulating film 26. Further, even when the lateral diffusion distance is short, such as when the diffusion depth of the impurity diffusion region 24 is made shallow, the electrode connected to the impurity diffusion region 24 and the non-diffusion region around the impurity diffusion region 24 are separated by an interlayer insulating film. Since the electrodes and the non-diffusion region can be separated from each other via the film 26, the problem that a short circuit and a leak current occur between the electrodes and the non-diffusion region is less likely to occur. As a result, a pn junction element 34 having good characteristics can be manufactured with high yield.
[0037]
FIG. 4 is an explanatory view for explaining a modification of the first embodiment of the present invention. FIGS. 4 (A) and 4 (B) each show a manufacturing process stage corresponding to the manufacturing process stage of FIG. 3 (B). FIG.
[0038]
In the embodiment of the first aspect of the present invention, the second window 28 provided in the interlayer insulating film 26 is a window having a size and shape smaller than that of the first window 16 provided in the diffusion mask 12. As shown in FIG. 4A, the second window 28 may be a window having a larger size and shape than the first window 16. An electrode arrangement region where an electrode connected to the impurity diffusion region 24 is provided is a region extending from the upper surface of the diffusion mask 12 to the upper surface of the impurity diffusion region 24 inside the first window 16 via the side wall surface of the first window 16. If the second window 28 exposing the impurity diffusion region of the electrode contact region is formed so as to leave the interlayer insulating film 26 in the electrode disposition region, the second window 28 is higher than the first window 16. The second window 28 and the first window 16 may have the same size and shape, and the windows 28 and 16 may be formed at different positions.
[0039]
Also, as shown in FIG. 4B, only the interlayer insulating film 26 in the electrode arrangement region where the electrode connected to the impurity diffusion region 24 is provided, and the region where the electrode connected to the impurity diffusion region 24 is not provided ( All of the interlayer insulating film 26 in the region where the electrode is not provided) may be removed by etching.
[0040]
5 to 6 are manufacturing process diagrams for explaining the embodiment of the third aspect of the present invention. In these figures, the manufacturing process for one pn junction element constituting the pn junction element array is shown in a sectional view stepwise.
[0041]
(Step A of Forming a Diffusion Mask Having a First Window Exposing a Diffusion Area on a First Conductive Compound Semiconductor) In this embodiment, a first conductive compound semiconductor 40 is formed on a semiconductor substrate. Describes n-GaAs, which is often used in the manufacture of a pn junction device functioning as a light emitting device._1-X  P_X  Substrate. For example, X = 0.2. Then, on one main surface 40a of the compound semiconductor 40, an Al for mask formation is formed over the entire main surface.₂  O₃  A film 42 is deposited (FIG. 5A). Al by sputtering₂  O₃  What is necessary is just to form a film.
[0042]
Next, by photolithography and etching technology, the Al₂  O₃  The film 42 is partially etched away to form a first window 46 exposing the main surface 40 a of the diffusion expected region 44. Thereby, the Al having the first window 46 as the diffusion mask 48 is formed.₂  O₃  The film 42 is obtained, and the formation of the diffusion mask 48 is completed (FIG. 5B). By wet etching using a hydrofluoric acid etchant or hot phosphoric acid, Al₂  O₃  The film 42 may be etched. For example, buffered hydrofluoric acid can be used as a hydrofluoric acid-based etchant.
[0043]
(Step B of Forming Diffusion Source Film and Annealing Cap Film in Succession on Diffusion Mask) Next, in this embodiment, a diffusion source film 50 and an annealing cap film 52 are sequentially formed on the diffusion mask 48, and The diffusion regions 44 are covered with the films 50 and 52 (FIG. 5C). These films 50 and 52 are formed over the entire main surface 40a. In addition, the annealing cap film may be formed not only on the diffusion mask 48 but also on the other main surface 40 b of the compound semiconductor 40.
[0044]
Here, the diffusion source film 50 is formed of a doped oxide film such as ZnO and SiO 2.₂  Mixed film (hereinafter, ZnO / SiO₂  Mixed film). The diffusion source film 50 may be a film containing an impurity, for example, Zn, which diffuses into the compound semiconductor 40, and the kind of the material for forming the diffusion source film 50 is not limited as long as the diffusion source film 50 is used. ZnO / SiO₂  In addition to the mixed film, for example, a ZnO film can be used as the diffusion source film 50. When the diffusion source film 50 is a ZnO film, a SiO 2 film is provided between the diffusion source film 50 and the main surface 40a.₂  A protective film may be formed.
[0045]
The annealing cap film 52 is a SiN film. The anneal cap film 52 may be any film as long as it does not easily transmit or diffuse impurities, for example, Zn diffused into the compound semiconductor 40. As long as such an annealing cap film 52 is used, the type of material for forming the annealing cap film 52 does not matter.
[0046]
If the impurities are difficult to permeate, the impurities diffused into the compound semiconductor 40 can be prevented from escaping into the atmosphere during the heat treatment for impurity diffusion, and thus a high-concentration impurity diffusion region can be formed.
[0047]
More preferably, the annealing cap film 52 is a film that does not easily transmit or diffuse impurities, and is also a film that does not easily transmit the constituent elements of the compound semiconductor 40, here, Ga, As, and P. If the constituent elements of the compound semiconductor 40 are difficult to permeate, it is possible to prevent the constituent elements of the compound semiconductor 40 from escaping into the atmosphere during the heat treatment for impurity diffusion, and thus it is possible to make it difficult for the compound semiconductor 40 to have defects. . The SiN film is a film that does not easily transmit impurities and constituent elements of the compound semiconductor 40. Therefore, the SiN film is a film very suitable for the annealing cap film 52.
[0048]
(Step C of Forming a Second Conduction-Type Impurity Diffusion Region by Thermally Diffusing Impurities from the Diffusion Source Film to the Diffusion Planned Region)₂  Annealing is performed under the atmospheric pressure, and impurities contained in the diffusion source film 50 are thermally diffused from the diffusion source film 50 to the compound semiconductor 40 by a solid phase diffusion method. The impurities are selectively diffused into the compound semiconductor 40 in the diffusion region 44 through the diffusion window of the diffusion mask 48, that is, the first window 46, so that the diffusion region 44 has the impurity diffusion region 54 of the second conductivity type. Can be formed (FIG. 6A). Here, the p-type impurity diffusion region 54 is formed by diffusing Zn. By controlling the annealing temperature and the annealing time, the depth of the impurity diffusion region 54 is controlled.
[0049]
(Step D: exposing the impurity diffusion region in the electrode contact region by etching the annealing cap film and the diffusion source film so that at least the diffusion source film in the electrode arrangement region remains; This is a region where electrodes to be electrically connected are provided, and this electrode arrangement region is a region extending from the upper surface of the diffusion mask to the upper surface of the impurity diffusion region inside the first window via the first window side surface. Then, the annealing cap film 52 and the diffusion source film 50 are sequentially etched using photolithography and etching techniques to form a third window 56 in the annealing cap film 52 and a second window 58 in the diffusion source film 50. Then, the impurity diffusion region 54 of the electrode contact region is exposed through the windows 56 and 58 (FIG. 6B). At the time of this etching, the electrode disposition region (the region where the second electrode 60 described later is formed) is changed from the upper surface of the diffusion mask 48 to the impurity diffusion region inside the first window 46 through the side wall surface of the first window 46. The windows 56 and 58 are formed so as to leave the annealing cap film 52 and the diffusion source film 50 at least in the region where the electrodes are provided.
[0050]
SiN annealing cap film 52 and ZnO / SiO₂  The etching of the diffusion source film 50 may be performed using a hydrofluoric acid-based etchant such as buffered hydrofluoric acid. When the annealing cap film 52 and the diffusion source film 50 are etched, the annealing cap film 52 and the diffusion source film 50 in a region where the third window 56 and the second window 58 are not formed are covered with an etching mask. The mask preferably prevents holes other than the windows 56 and 58 from being formed in the annealing cap film 52 and the diffusion source film 50.
[0051]
Here, a second window 58 exposing the impurity diffusion region 54 of the electrode contact region and smaller than the first window 46 is formed in the diffusion source film 50. A second window 58 having a design shape and a design dimension smaller than the design shape and the design dimension of the first window 46 is disposed inside the first window 46 in a plan view. Exposing the impurity diffusion region 54 of the electrode contact region from a region extending from the first through the side wall surface of the first window 46 to the upper surface of the impurity diffusion region 54 inside the first window 46 with the diffusion source film 50 covered. Can be.
[0052]
Accordingly, in the electrode disposition region where the electrode connected to the impurity diffusion region 54 is provided, the first window 46 can be prevented from being expanded by etching, so that the non-diffusion region around the impurity diffusion region 54 is prevented from being exposed. it can. In addition, since the diffusion source film 50 is interposed between the electrode connected to the impurity diffusion region 54 and the non-diffusion region around the impurity diffusion region 54, short-circuit and leak between these electrodes and the non-diffusion region are reduced. Can be prevented. When the diffusion depth of the impurity diffusion region 54 is reduced, the lateral diffusion distance becomes shorter. However, even in this case, the distance between the electrode connected to the impurity diffusion region 54 and the non-diffusion region around the impurity diffusion region 54 is increased. In addition, since the diffusion source film 50 is interposed, the electrodes and the non-diffusion region are separated from each other, so that a short circuit and a leak between the electrodes and the non-diffusion region can be prevented.
[0053]
The design shape and the design size of the second window 58 provided in the diffusion source film 50 are smaller than the design shape and the design size of the first window 46 provided in the diffusion mask 48, for example, the design size of the second window 58. Is made smaller by about 10 μm than the design dimension of the first window 46 so that the distance between the side wall surface of the first window 46 and the side wall surface of the second window 58 is about 5 μm. The value of 10 μm prevents the above-described short-circuit and leak between the electrode connected to the impurity diffusion region 54 and the non-diffusion region around the impurity diffusion region 54, while taking into account the alignment margin of the exposure mask in the photolithography process. This value is derived from the viewpoint of ensuring a sufficient separation distance. The design size of the second window 58 can be arbitrarily and suitably changed according to the alignment accuracy of the exposure mask.
[0054]
In the illustrated example, the second window 58 is formed such that the entire second window 58 is located inside the first window 46 in a plan view, and thus the second window 58 is formed around the entire periphery of the first window 46. The side wall surface of one window 46 is covered with a diffusion source film 50. However, the electrode arrangement region where an electrode connected to the impurity diffusion region 54 is provided is a region extending from the upper surface of the diffusion mask 48 to the impurity diffusion region 54 inside the first window 46 through the side wall surface of the first window 46, and If the electrode-provided region is covered with the diffusion source film 50, the region where the electrode connected to the impurity diffusion region 54 is not provided (the electrode-free region) is the upper surface of the diffusion mask 48, the first window 46. The side wall surface or the upper surface of the impurity diffusion region 54 may be exposed without being covered with the diffusion source film 50.
[0055]
The design shape and design dimension of the third window 56 provided in the annealing cap film 52 may be larger or smaller than the design shape and design size of the first window 46 provided in the diffusion mask 48. The design shape and design dimension of the third window 56 are made equal to the design shape and design size of the second window 58 provided in the diffusion source film 50. Further, in the illustrated example, the third window 56 is formed at the same position as the second window 58. However, the formation position of the third window 56 is any suitable one that can expose the impurity diffusion region 54 of the electrode contact region. Location.
[0056]
After the window is formed, the annealing cap film 52 and the diffusion source film 50 left on the diffusion mask 48 function as an interlayer insulating film.
[0057]
(Step E of Forming First and Second Electrodes That Are Electrically Connected to the First Conduction Type Compound Semiconductor and the Second Conduction Type Impurity Diffusion Region) Next, in this embodiment, the second electrode 60, here the Al electrode, is diffused. It is formed on a mask 48. The second electrode 60 is brought into contact with the impurity diffusion region 54 through the second window 58. Thereafter, sintering is performed to form an ohmic connection between the second electrode 60 and the impurity diffusion region 54.
[0058]
Next, main surface 40b opposite to the side where impurity diffusion region 54 is formed is polished. Next, a first electrode 62, here, an Au alloy electrode is formed on the main surface 40b. The first electrode 62 is brought into contact with the main surface 40b of the compound semiconductor 40. Thereafter, sintering is performed to form an ohmic connection between the first electrode 62 and the compound semiconductor 40, thereby completing the pn junction element 64 having the structure shown in FIG. 6B. This pn junction element 64 is suitable for use as a light emitting element.
[0059]
According to this embodiment, windows 56 and 58 are formed in the annealing cap film 52 and the diffusion source film 50 after the impurity diffusion is completed. The design shapes and dimensions of these windows 56 and 58 are made smaller than the design shape and design dimensions of the first window 46 provided in the diffusion mask 42. Therefore, since the diffusion mask 42 on the side wall of the first window 46 can be prevented from being etched by the etching for forming the windows 56 and 58, the window 46 of the diffusion mask 42 can be prevented from being enlarged. A hole or a pinhole other than the window 46 can be prevented from being newly formed in the diffusion mask 42. Moreover, the impurity diffusion region 54 of the electrode contact region is exposed through these windows 56 and 58, and the diffusion source film 50 and the anneal cap film 52 are left as an interlayer insulating film, so that the non-diffusion region (region where impurities are not diffused) is formed. A hole that exposes the compound semiconductor 40 is less likely to occur in the diffusion mask.
[0060]
Therefore, the problem that a short circuit and a leak current occur between the second electrode 60 connected to the impurity diffusion region 54 and the non-diffusion region around the impurity diffusion region 54 is less likely to occur. As a result, the pn junction element 64 having good characteristics can be manufactured with high yield.
[0061]
FIGS. 7A and 7B are explanatory views for explaining a modification of the invention according to the third embodiment. FIGS. 7A and 7B each show a manufacturing process corresponding to the manufacturing process shown in FIG. 6C. FIG.
[0062]
In the above-described embodiment of the third aspect of the present invention, the second window 58 provided in the diffusion source film 50 has a smaller size and shape than the first window 46 provided in the diffusion mask 48. As shown in FIG. 7A, the second window 58 may be a window having a larger size and shape than the first window 46. An electrode arrangement region where an electrode connected to the impurity diffusion region 54 is provided is a region extending from the upper surface of the diffusion mask 48 to the upper surface of the impurity diffusion region 54 inside the first window 46 via the side wall surface of the first window 46, and at least this electrode If the second window 58 is formed so that the diffusion source film 50 remains in the disposition area, the second window 58 may be larger than the first window 46, or the second window 58 may be formed. The window 58 and the first window 46 may have the same size and shape, and the windows 58 and 46 may be formed at different positions. When the windows 58 and 46 have the same size and shape, the exposure mask used in the photolithography process can be a common mask for the second window 28 and the first window 16.
[0063]
Further, as shown in FIG. 7B, only the diffusion source film 50 in the electrode arrangement region where the electrode connected to the impurity diffusion region 54 is provided and the region where the electrode connected to the impurity diffusion region 54 is not provided (the electrode All of the diffusion source film 50 in the non-arranged region) may be removed by etching to expose the impurity diffusion region 54.
[0064]
The present invention is not limited only to the above-described embodiments, and accordingly, the shape, size, arrangement position, forming material, composition and conductivity type of each component can be arbitrarily and suitably changed within the scope of the invention.
[0065]
For example, the impurities for forming the impurity diffusion regions 24 and 54 of the second conductivity type may be impurities other than Zn. In addition to the n-type first conductivity type and the p-type second conductivity type, the first conductivity type may be p-type and the second conductivity type may be n-type. The type of impurity to be diffused into the impurity diffusion regions 24 and 54 of the second conductivity type may be selected according to the conductivity type.
[0066]
The compound semiconductors 10 and 40 are made of GaAs._0.8  P_0.2  But GaAs_1-X  P_X  Can be arbitrarily and suitably changed. Further, the compound semiconductors 10 and 40 can be made of a semiconductor material other than GaAsP, for example, AlGaAs.
[0067]
In the above embodiment, an example of manufacturing an array has been described. However, it is apparent that the present invention can be applied to a case where an element is manufactured alone.
[0068]
【The invention's effect】
As is clear from the above description, according to the method for manufacturing a pn junction element according to claim 1,For n-type GaAs compound semiconductorAfter forming the impurity diffusion region by solid phase diffusion,Al _Two O _Three Consisting of a membraneOn the diffusion mask,Consists of SiN filmAnnealed cap film andZnO / SiO _Two Composed of mixed filmThe diffusion source film is removed by etching. Then on the diffusion maskConsists of SiN filmAfter forming an interlayer insulating film, an electrode disposing region for providing an electrode connected to the impurity diffusion region is formed in the first window from the upper surface of the diffusion mask.sideTo expose the impurity diffusion region of the electrode contact region by etching the interlayer insulation film so as to leave at least the interlayer insulation film in the electrode disposition region. Let it.
[0069]
Therefore, even if the diffusion mask is etched with a hydrofluoric acid-based etchant used for etching and removing the diffusion source film, and a hole other than the first window is newly formed in the diffusion mask, the new hole is closed with the interlayer insulating film. be able to. In addition, the diffusion mask is etched, and as a result, the shape and size of the first window provided in the diffusion mask become larger than the design shape and design size. Even when the compound semiconductor is exposed through the first window, the exposed non-diffusion region is removed by the interlayer insulating film because the above-described interlayer insulating film in the electrode arrangement region remains. Can be coated.
[0070]
Therefore, the problem that the electrode electrically connected to the impurity diffusion region is short-circuited with the non-diffusion region around the impurity diffusion region, or that a leak current flows between these electrodes and the non-diffusion region is less likely to occur. Therefore, a pn junction element having good characteristics can be manufactured with high yield.
[0071]
Claims4According to the method for manufacturing a pn junction element described above,For n-type GaAs compound semiconductorAfter forming the impurity diffusion region by solid phase diffusion method,Al _Two O _Three Composed of a SiN film on a diffusion mask made of a filmAnnealed cap film andZnO / SiO _Two Composed of mixed filmThe diffusion source film is etched to expose the impurity diffusion region in the electrode contact region. At the time of this etching, the electrode arrangement region where the electrode connected to the impurity diffusion region is provided is placed on the first window from the upper surface of the diffusion mask.sideAnd a region extending to the upper surface of the impurity diffusion region inside the first window through at least the diffusion source film at least in the electrode arrangement region, and the remaining portion of the diffusion source film functions as an interlayer insulating film.
[0072]
Therefore, when the annealing cap film and the diffusion source film are etched to expose the impurity diffusion region of the electrode contact region, it is possible to prevent the side wall surface of the first window of the electrode arrangement region from being etched. It is possible to prevent the non-diffusion region (region where the impurity is not diffused) around the impurity diffusion region from being exposed in the set region. Further, when the annealing cap film and the diffusion source film are etched to expose the impurity diffusion region, it is possible to prevent a hole other than the first window from being newly formed in the diffusion mask in the electrode arrangement region. Further, even if a pinhole is formed in the diffusion mask when forming the diffusion mask, the pinhole can be closed by the diffusion source film left as an interlayer insulating film.
[0073]
Therefore, the problem that the electrode electrically connected to the impurity diffusion region is short-circuited with the non-diffusion region around the impurity diffusion region or that a leak current flows between these electrodes and the non-diffusion region is less likely to occur. Therefore, a pn junction element having good characteristics can be manufactured with high yield.
[Brief description of the drawings]
1 (A) to 1 (C) are manufacturing process diagrams for explaining an embodiment of the present invention.
FIGS. 2A to 2C are manufacturing process diagrams for explaining an embodiment of the invention according to claim 1;
3 (A) and 3 (B) are manufacturing process diagrams for explaining the embodiment of the first aspect of the present invention. FIG.
FIGS. 4A and 4B are explanatory views of a modification of the first embodiment.
FIGS. 5A to 5C are manufacturing process diagrams for explaining an embodiment of the invention according to claim 3;
FIGS. 6A to 6C are manufacturing process diagrams for explaining an embodiment of the invention according to claim 3;
FIGS. 7A and 7B are explanatory views of a modification of the third aspect of the present invention.
[Explanation of symbols]
10, 40: Compound semiconductor
14, 44: Area to be spread
16, 46: First window
18, 48: Diffusion mask
20, 50: diffusion source film
24, 54: impurity diffusion region
26: interlayer insulating film
28, 58: Second window
34, 64: pn junction element

Claims

forming a diffusion mask made of an Al ₂ O ₃ film provided with a first window exposing a diffusion expected region on the n-type GaAs compound semiconductor;
Sequentially forming a diffusion source film composed of a ZnO / SiO ₂ mixed film and an annealing cap film composed of a SiN film on the diffusion mask;
Thermally diffusing the impurities from the diffusion source film to the diffusion planned region to form an impurity diffusion region;
Etching away the annealing cap film and the diffusion source film to expose the impurity diffusion region through a first window;
Forming an interlayer insulating film made of a SiN film on the diffusion mask, and then etching the interlayer insulating film so as to leave at least the interlayer insulating film in the electrode arrangement region; Exposing the diffusion region,
A method for manufacturing a pn junction device, wherein the electrode arrangement region is formed as a region extending from the upper surface of the diffusion mask to the upper surface of the impurity diffusion region inside the first window via the first window side surface.

The method for manufacturing a pn junction device according to claim 1,
A method for manufacturing a pn junction device, comprising etching an interlayer insulating film to expose an impurity diffusion region of an electrode contact region and forming a second window smaller than the first window in the interlayer insulating film.

3. The pn junction device according to claim 1, wherein in the step of exposing the impurity diffusion region through a first window, the etching is performed using a hydrofluoric acid-based etchant. Device manufacturing method.

forming a diffusion mask made of an Al ₂ O ₃ film provided with a first window exposing a diffusion expected region on the n-type GaAs compound semiconductor;
Sequentially forming a diffusion source film composed of a ZnO / SiO ₂ mixed film and an annealing cap film composed of a SiN film on the diffusion mask;
Thermally diffusing the impurities from the diffusion source film to the diffusion planned region to form an impurity diffusion region;
Etching the annealing cap film and the diffusion source film so as to leave at least the diffusion source film in the electrode arrangement region, thereby exposing the impurity diffusion region in the electrode contact region.
A method for manufacturing a pn junction device, wherein the electrode arrangement region is formed as a region extending from the upper surface of the diffusion mask to the upper surface of the impurity diffusion region inside the first window via the first window side surface.

The method for manufacturing a pn junction device according to claim 4 ,
A pn junction element, wherein an annealing cap film and a diffusion source film are etched to expose an impurity diffusion region of an electrode contact region and a second window smaller than the first window is formed in the diffusion source film. Manufacturing method.

6. The method of manufacturing a pn junction device according to claim 4, wherein, in the step of exposing the impurity diffusion region of the electrode contact region, the etching is performed using a hydrofluoric acid-based etchant. Method.