JP3564610B2

JP3564610B2 - 不揮発性半導体記憶装置

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Publication number: JP3564610B2
Application number: JP17451694A
Authority: JP
Inventors: 浩植木
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1994-07-26
Filing date: 1994-07-26
Publication date: 2004-09-15
Anticipated expiration: 2019-09-15
Also published as: US5671177A; JPH0836894A; US5825688A

Description

【０００１】
【産業上の利用分野】
本発明は、メモリセルトランジスタ群のデータをバイト単位に消去できる不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１０は、不揮発性半導体記憶装置であるフラッシュメモリの模式的構成図である。行方向（横方向）に並んでいるメモリセルトランジスタ（以下メモリセルという）Ｍ，Ｍ…のコントロールゲート１は、行単位でワード線Ｗ_１，Ｗ_２…Ｗ_６と各別に接続されている。列（縦）方向に並んでいるメモリセルＭ，Ｍ…のドレインＤは、列単位で、ビット線Ｂ_１，Ｂ_２，Ｂ_３，Ｂ_４と各別に接続されている。
【０００３】
夫々のメモリセルＭにはフローティングゲート２が形成されている。メモリセルＭのソースＳは行単位でソース線ＳＬ_１，ＳＬ_２，ＳＬ_３，ＳＬ_４と各別に接続されている。ソース線ＳＬ_１，ＳＬ_２，ＳＬ_３，ＳＬ_４はソース電位制御線ＳＣと共通接続されている。ワード線Ｗ_１，Ｗ_２…Ｗ_６及びソース線ＳＬ_１，ＳＬ_２，ＳＬ_３，ＳＬ_４と、ビット線Ｂ_１，Ｂ_２，Ｂ_３，Ｂ_４及びソース電位制御線ＳＣとが直交して形成されている。
【０００４】
図１１は図１０に示したフラッシュメモリのレイアウトパターンである。ビット線Ｂ_１，Ｂ_２，Ｂ_３，Ｂ_４及びソース電位制御線ＳＣはアルミニウム配線により形成される。ワード線Ｗ_１，Ｗ_２…Ｗ_６はポリシリコン線で形成される。Ｐウエル基板内には行方向にＮ^＋拡散領域ＮＺによるソース線ＳＬ_１，ＳＬ_２，ＳＬ_３，ＳＬ_４が形成される。これにより行方向に配列されたメモリセルＭのソースＳが電気的に接続される。
【０００５】
図１１に斜線で示す部分には、ポリシリコン層からなるフローティングゲート２が形成される。コンタクトホールＣＨを介してＮ^＋拡散領域ＮＺとビット線Ｂ_１，Ｂ_２，Ｂ_３，Ｂ_４とが接続される。また、コンタクトホールＣＨを介してＮ^＋拡散領域ＮＺとソース電位制御線ＳＣとが接続される。メモリセルＭのコントロールゲートは行単位でワード線Ｗ_１〜Ｗ_６と各別に接続されている。
【０００６】
次にこのフラッシュメモリのデータ消去動作を説明する。先ずソース電位制御線ＳＣに高電位を与えて、全てのメモリセルＭ，Ｍ…のソースＳに高電位を与える。また、全てのワード線Ｗ_１〜Ｗ_６を接地電位にし、全てのメモリセルＭ，Ｍ…のコントロールゲート１を接地電位にする。
【０００７】
一方、全てのビット線Ｂ_１，Ｂ_２，Ｂ_３，Ｂ_４を開放状態にしてメモリセルＭのドレインＤを開放状態にする。これにより、メモリセルＭ，Ｍ…のコントロールゲート１，ソースＳ間に大きい電位差が生じ、フローティングゲート２に蓄積された電子がトンネル効果により、ソースＳ側に引き抜かれる。その結果、全てのメモリセルＭのデータが消去される。一方、メモリセルＭにデータを書込む場合は、所定のビット線にデータを書込むための電位を与えてソース電位制御線ＳＣに接地電位を与え、メモリセルＭのソースＳに接地電位を与える。そして、所定のワード線に高電位を与える。これにより、ソースＳとドレインＤ間の電位差によりドレインＤ近傍で発生する高エネルギーをもった電子がコントロールゲート１に引かれてフローティングゲート２に注入され、蓄積される。その結果、メモリセルＭにデータが書込まれる。
【０００８】
また、バイト単位でデータの消去動作をするフラッシュメモリは、例えば特開平４−３０４６９号公報に示されている。図１２はそのフラッシュメモリの模式的構成図である。このフラッシュメモリのメモリセルアレイは１本のワード線ごとにｘバイトのメモリセルトランジスタが配置されており、バイト単位にｎ個のメモリセルＴＭ_１，ＴＭ_２…ＴＭ_ｎ〜ＴＭ_ｘ１，ＴＭ_ｘ２…ＴＭ_ｘｎを備えて構成されている。メモリセルＴＭ_１，ＴＭ_２…ＴＭ_ｎ〜ＴＭ_ｘ１，ＴＭ_ｘ２…ＴＭ_ｘｎのドレインＤは、対応するビット線ＢＬ_１１〜ＢＬ_１ｎ…ＢＬ_ｘ１〜ＢＬ_ｘｎと接続され、ゲートＧは対応する共通のワード線ＷＬ_１〜ＷＬ_ｍと接続されている。各ソースＳは各バイトごとに共通のセレクト用トランジスタのドレインと接続されている。
【０００９】
例えばワード線ＷＬ_１の第１バイトを構成する各メモリセルＴＭ_１〜ＴＭ_ｎの各ソースＳは、セレクト用トランジスタＴＳ_１１のドレインＤと共通接続されている。各セレクト用トランジスタＴＳ_１１〜ＴＳ_ｍｘのゲートＧにはセレクト信号ＳＥＬ_１１〜ＳＥＬ_ｍｘが入力される。各セレクト用トランジスタＴＳ_１１〜ＴＳ_ｍｘのソースＳは共通の消去用電源ＶＰと接続されている。
【００１０】
次にこのフラッシュメモリの消去動作を説明する。いま、消去すべきデータがワード線ＷＬ_１の第１バイトに格納されているとする。図示しないメモリ制御回路により、セレクト用トランジスタＴＳ_１１のゲートＧにセレクト信号ＳＥＬ_１１を入力して、セレクト用トランジスタＴＳ_１１をオンさせる。このとき、セレクト用トランジスタＴＳ_１１のソースＳに消去用電源ＶＰから消去用電圧を与えておくと、セレクト用トランジスタＴＳ_１１を介して第１バイトを構成しているメモリセルＴＭ_１〜ＴＭ_ｎの各ソースＳに消去用電圧が与えられる。
【００１１】
そのため、メモリセルＴＭ_１〜ＴＭ_ｎのフローティングゲートに蓄えられていた電子はソースＳ側へトンネル効果により放出される。このようにしてメモリセルが記憶していたデータをバイト単位に消去することができる。またセレクト用トランジスタＴＳ_２１のゲートにセレクト信号ＳＥＬ_２１を入力することにより前述したと同様にワード線ＷＬ_２と接続される図１２において破線で囲まれた１バイト分のメモリセルのフローティングゲートに蓄えていた電子が放出されて、バイト単位にデータを消去する。
【００１２】
【発明が解決しようとする課題】
前述したように、図１０に示す従来のフラッシュメモリは、全てのメモリセルのソースが共通に接続されているため、全メモリセルのデータを一括でないと消去することができない。そのため、特定アドレスのメモリセルのデータのみを消去することができず、データの修正及びプログラムのデバッグに不便である。また特定アドレスのメモリのデータを消去できるＥＥＰＲＯＭに比べてフラッシュメモリは応用上に制限がある等の問題がある。
【００１３】
また図１２に示す従来のフラッシュメモリは、メモリセルのデータをバイト単位に消去できるが、全アドレス数と同数のセレクト用トランジスタ及びこのセレクト用トランジスタのゲートへセレクト信号を入力するための多数の信号線を必要とし、それによりフラッシュメモリのレイアウトパターンの面積が増大して、フラッシュメモリの小型化が図れないという問題がある。
本発明は斯かる問題に鑑み、バイト単位に、メモリセルのデータを消去できるとともに、小型化を図り得る不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、メモリセルトランジスタのドレインに接続され、第１層に形成された第１ビット線と、メモリセルトランジスタのソースに接続され、第２層に形成された第２ビット線と、メモリセルトランジスタを選択するワード線と、該ワード線に、高電位，中間電位及び接地電位を選択的に与えるワード線デコーダとを備え、選択した前記メモリセルのデータを消去する場合には、選択した前記メモリセルに接続された前記第１ビット線を開放状態とし、選択した前記メモリセルに接続された前記第２ビット線に所定の電位を与え、選択した前記メモリセルに接続された前記ワード線に接地電位を与えることにより、選択した前記メモリセルのデータを消去する構成としてあることを特徴とする。
【００１６】
【作用】
本発明では、選択するメモリセルトランジスタに接続された第２ビット線に高電位を与え、選択するメモリセルトランジスタに接続されたワード線に接地電位を与える。また選択しないメモリセルトランジスタに接続されたワード線に中間電位を与え、残りの第２ビット線及び全ての第１ビット線を開放状態にすると、選択されたメモリセルトランジスタの電子がソース側にトンネル効果により引き抜かれ、メモリセルトランジスタのデータが消滅する。
これにより、高電位を与えた第２ビット線と、接地電位を与えたワード線とで選択された１バイト分のメモリセルトランジスタのデータのみを消去できる。
【００１８】
【実施例】
以下本発明をその実施例を示す図面により詳述する。
図１は本発明に係る不揮発性半導体記憶装置の模式的構成図である。行（横）方向に並んでいるメモリセルＭ，Ｍ，Ｍ，Ｍのコントロールゲート１は、行単位で、対応するワード線Ｗ_１，Ｗ_２…Ｗ_６と接続される。列（縦）方向に並んでいるメモリセルＭ，Ｍ…のドレインＤは、相隣するメモリセルと対をなすメモリセル対単位で、対応する第１ビット線Ｂ_１，Ｂ_２と接続されている。第１ビット線Ｂ_１，Ｂ_２はいずれも蛇行して、対をなすメモリセル列の間に形成される。列方向に並んでいるメモリセルＭ，Ｍ…のソースＳは、メモリセル列単位で、対応する第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４と接続される。各メモリセルＭにはフローティングゲート２が形成される。
【００１９】
そして第１ビット線Ｂ_１，Ｂ_２はともに下層に形成されており、第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４は上層に形成されている。つまり、第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４と、第１ビット線Ｂ_１，Ｂ_２とが上，下二層構造となっている。
【００２０】
図２は図１に示す不揮発性半導体記憶装置のレイアウトパターンである。第１ビット線Ｂ_１，Ｂ_２及び第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４はアルミニウム配線により形成され、ワード線Ｗ_１，Ｗ_２…Ｗ_６はポリシリコン配線により形成される。Ｐウエル基板内には列方向にＮ^＋拡散領域ＮＺが形成される。図２において斜線で示す部分には、ポリシリコン層からなるフローティングゲート２が形成される。
【００２１】
また夫々のＮ^＋拡散領域ＮＺに沿って上層の第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４が形成される。第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４より下の層、即ち下層には第１ビット線Ｂ_１，Ｂ_２が形成される。第１ビット線Ｂ_１は相隣している第２ビット線Ｂ_２１と第２ビット線Ｂ_２２の下層に蛇行して形成され、コンタクトホールＣＨを介してメモリセルＭのドレイン側となるＮ^＋拡散領域ＮＺに電気的に接続される。但し、第１ビット線Ｂ_１，第２ビット線Ｂ_２１，Ｂ_２２は夫々互いに絶縁される。また第１ビット線Ｂ_２は相隣している第２ビット線Ｂ_２３と第２ビット線Ｂ_２４の下層に蛇行して形成され、コンタクトホールＣＨを介してメモリセルＭのドレイン側となるＮ^＋拡散領域ＮＺに電気的に接続される。但し、第１ビット線Ｂ_２，第２ビット線Ｂ_２３，Ｂ_２４は夫々互いに絶縁される。
また、列方向に並ぶコンタクトホールＣＨ，ＣＨ間に第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４と直交してワード線Ｗ_１，Ｗ_２…Ｗ_６が形成される。そしてＮ^＋拡散領域ＮＺとワード線Ｗ_１，Ｗ_２〜Ｗ_６とが交差する各位置にはメモリセルＭが形成される。
【００２２】
次にこの不揮発性半導体記憶装置の動作を、データの消去、書き込み、読み出しを行う場合の第１ビット線Ｂ_１，Ｂ_２、第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４、ワード線Ｗ_１〜Ｗ_６に与える電位を示す表１とともに説明する。なお、表１に示すＶ_ＰＰ，Ｖ_ＥＥ，Ｖ_ＤＤ，Ｖ_ＢＢ，Ｖ_ＣＣは、夫々１２Ｖ，５〜１２Ｖ、６Ｖ、１Ｖ，５Ｖ程度の電圧を示している。
【００２３】
【表１】

【００２４】
いま、図１に破線で囲んだメモリセルＭ_Ｓのデータを消去する場合は、表１に示すように、そのメモリセルＭ_Ｓに接続された第２ビット線Ｂ_２２に電圧Ｖ_ＰＰ（１２Ｖ）を与え、残りの第２ビット線Ｂ_２１，Ｂ_２３，Ｂ_２４を開放状態にする。また、メモリセルＭ_Ｓと接続されたワード線Ｗ_４を０Ｖに、残りのワード線Ｗ_１，Ｗ_２，Ｗ_３，Ｗ_５，Ｗ_６に電圧Ｖ_ＥＥ（５〜１２Ｖ）を与え、更に第１ビット線Ｂ_１，Ｂ_２を開放状態にする。このようにすると、メモリセルＭ_Ｓのフローティングゲート２とＮ^＋拡散領域ＮＺとの間のトンネル酸化膜に高電界が加わる。つまりソースＳ側のＮ^＋拡散領域ＮＺが高電位になり、メモリセルＭ_Ｓのフローティングゲート２内に蓄積されていた電子が、そのＮ^＋拡散領域ＮＺにトンネル効果で引き抜かれてメモリセルＭ_Ｓのデータのみが消去される。
【００２５】
また、メモリセルＭ_Ｓにデータを書込む場合は、メモリセルＭ_Ｓに接続されている第２ビット線Ｂ_２２に０Ｖを与え、残りの第２ビット線Ｂ_２１，Ｂ_２３，Ｂ_２４を開放状態にし、メモリセルＭ_Ｓと接続されている第１ビット線Ｂ_１に電圧Ｖ_ＤＤ（６Ｖ）を与え、残りの第１ビット線Ｂ_２を開放状態にする。そして、メモリセルＭ_Ｓと接続されているワード線Ｗ_４に電圧Ｖ_ＰＰ（１２Ｖ）を与え、残りのワード線Ｗ_１，Ｗ_２，Ｗ_３，Ｗ_５，Ｗ_６に０Ｖを与える。そうすると、メモリセルＭ_ＳのドレインＤとコントロールゲート１との間に高電界が加わり、ソースＳとドレインＤとの間の電位差によりドレインＤ近傍で発生する高エネルギーをもった電子がフローティングゲート２内に注入されて、メモリセルＭ_Ｓにデータが書込まれる。
【００２６】
またメモリセルＭ_Ｓからデータを読出す場合は、メモリセルＭ_Ｓに接続されている第２ビット線Ｂ_２２に０Ｖを与え、残りの第２ビット線Ｂ_２１，Ｂ_２３，Ｂ_２４を開放状態にして、メモリセルＭ_Ｓに接続されている第１ビット線Ｂ_１に電圧Ｖ_ＢＢ（１Ｖ）を与える。そして、残りの第１ビット線Ｂ_２を開放状態にし、メモリセルＭ_Ｓと接続されているワード線Ｗ_４に電圧Ｖ_ＣＣ（５Ｖ）を与えて、残りのワード線Ｗ_１，Ｗ_２，Ｗ_３，Ｗ_５，Ｗ_６に０Ｖを与える。そうするとメモリセルＭ_Ｓがオンして、メモリセルＭ_Ｓのデータが第２ビット線Ｂ_２２へ読出される。
【００２７】
しかして、表１に示すようにデータ消去時には、選択されたワード線であるメモリセルＭ_Ｓと接続されているワード線Ｗ_４にのみ０Ｖを与えるのに対し、データの書き込み時及び読み出し時には選択されたワード線である、メモリセルＭ_Ｓと接続されたワード線Ｗ_４のみに高電位を与える必要がある。
図３は、このようにワード線を制御するためのワード線デコーダの模式的ブロック図である。
【００２８】
ワード線を選択するためのアドレス線ＡＤ_１、アドレス線ＡＤ_２、アドレス線ＡＤ_３は、インバータＩＶ_１，ＩＶ_２，ＩＶ_３を介して３入力ＮＡＮＤ回路Ｎ_１の第１，第２，第３の入力端子と接続され、インバータＩＶ_４，ＩＶ_５を介して、また直接に３入力ＮＡＮＤ回路Ｎ_２の第１，第２，第３の入力端子と接続される。またアドレス線ＡＤ_１，ＡＤ_２は直接に、アドレス線ＡＤ_３はインバータＩＶ_６を介して３入力ＮＡＮＤ回路Ｎ_６の第１，第２，第３の入力端子と接続される。
【００２９】
ＮＡＮＤ回路Ｎ_１（Ｎ_２）の出力端子は、インバータＩＶ_１０（ＩＶ_１２）の入力側と接続され、その出力側はトランスファゲートＴＧ_１（ＴＧ_３）を介してインバータＩＶ_１１（ＩＶ_１３）の入力側と接続される。またＮＡＮＤ回路Ｎ_１（Ｎ_２）の出力側は、トランスファゲートＴＧ_２（ＴＧ_４）を介してインバータＩＶ_１１（ＩＶ_１３）の入力側と接続される。インバータＩＶ_１１（ＩＶ_１３）の出力側はワード線Ｗ_１（Ｗ_２）と接続される。ＮＡＮＤ回路Ｎ_６の出力側はインバータＩＶ_１５の入力側と接続され、その出力側はトランスファゲートＴＧ_５を介してインバータＩＶ_１６の入力側と接続される。またＮＡＮＤ回路Ｎ_６の出力側はトランスファゲートＴＧ_６を介してインバータＩＶ_１６の入力側と接続される。インバータＩＶ_１６の出力側はワード線Ｗ_６と接続される。
【００３０】
消去モード又は非消去モードの信号を入力する制御信号線２８は、インバータＩＶ_２０の入力側と、トランスファゲートＴＧ_１のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ_２のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ_３のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ_４のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ_５のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ_６のＮチャネルトランジスタのゲートとに接続される。インバータＩＶ_２０の出力側は、トランスファゲートＴＧ_１のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ_２のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ_３のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ_４のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ_５のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ_６のＰチャネルトランジスタのゲートとに接続される。
【００３１】
制御信号線２８には、データの非消去時、即ちデータの書き込み時及びデータの読み出し時に“Ｈ”レベルのアドレス信号が与えられ、データ消去時に“Ｌ”レベルのアドレス信号が与えられるようになっている。そして、図３に示すワード線デコーダにおいて、“Ｈ”レベルの値は、表１の夫々のモード時の電圧Ｖ_ＥＥ（５〜１２Ｖ）、Ｖ_ＰＰ（１２Ｖ）、Ｖ_ＣＣ（５Ｖ）とし、“Ｌ”レベルの値は０Ｖとする。
【００３２】
次にこのワード線デコーダの動作を説明する。
先ず、ワード線Ｗ_２を選択してデータの書き込み及び読み出しを制御する場合について説明する。
いま、アドレス線ＡＤ_１，ＡＤ_２，ＡＤ_３夫々のアドレス信号が“Ｌ”， “Ｌ”， “Ｈ”であった場合、３入力ＮＡＮＤ回路Ｎ_２の出力のみが“Ｌ”レベルになり、３入力ＮＡＮＤ回路Ｎ_２を除く３入力ＮＡＮＤ回路Ｎ_１〜Ｎ_６の出力は“Ｈ”レベルになる。このとき、ワード線デコーダはデータの書き込み、又は読み出しモードであるので、制御信号線２８が“Ｈ”レベルでありトランスファゲートＴＧ_２，ＴＧ_４，ＴＧ_６がともにオンする。そのため選択しているワード線Ｗ_２のみが“Ｈ”レベルとなり、残りのワード線は全て“Ｌ”レベルとなる。
【００３３】
次にワード線Ｗ_２を選択してデータの消去を制御する場合を説明する。
いま、アドレス線ＡＤ_１，ＡＤ_２，ＡＤ_３夫々のアドレス信号が“Ｌ”， “Ｌ”， “Ｈ”であった場合、３入力ＮＡＮＤ回路Ｎ_２の出力が“Ｌ”レベルとなり、残りの３入力ＮＡＮＤ回路の出力は“Ｈ”レベルになる。このとき、ワード線デコーダはデータ消去モードであるので、制御信号線２８は“Ｌ”レベルであり、そのためトランスファゲートＴＧ_１，ＴＧ_３，ＴＧ_５がともにオンする。そして選択しているワード線Ｗ_２のみが“Ｌ”レベルとなり、残りのワード線は全て“Ｈ”レベルとなる。したがって、このようなワード線デコーダを用いることにより表１に示すように、データの書き込み、読み出し、消去の各モードに応じた電位を選択しているワード線に与えることができる。
【００３４】
なお、表１においては特定のメモリセルのデータのみを消去する場合について説明したが、表１に示したモード以外に全てのソース線に電圧Ｖ_ＰＰを与え、全てのワード線に０Ｖを与えて、全てのビット線を開放状態にする一括消去モードを追加すれば、メモリセルのデータを一括して消去することができる。
【００３５】
これまでは、特定のメモリセルのみのデータを消去する方法について詳述したが、次にバイト単位にデータを消去する方法について説明する。
図４及び図５夫々はバイト単位にデータを消去できる不揮発性半導体記憶装置の模式的構成図の半部である。メモリセルアレイ３７_１，３７_２…３７_８夫々は、図１に示す不揮発性半導体記憶装置と同様に構成されており、同一構成部分には同一符号を付している。なお、図１に示した構成とは、行方向と列方向のメモリセルの数が若干多い構造となっている。
【００３６】
メモリセルアレイ３７_１における第１ビット線Ｂ_１，Ｂ_２…Ｂ_ｎは第１ビット線用デコーダ３３_１と接続されており、第１ビット線用デコーダ３３_１はセンスアンプ２９_１と接続されている。第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４…Ｂ_２ｎ−１，Ｂ_２ｎは第２ビット線用デコーダ３９_１と接続されている。メモリセルアレイ３７_２（３７_３…３７_８）はメモリセルアレイ３７_１と同様に構成されており、第１ビット線Ｂ_１，Ｂ_２…Ｂ_ｎは第１ビット線用デコーダ３３_２（３３_３…３３_８）と接続されており、第１ビット線デコーダ３３_２（３３_３…３３_８）は、センスアンプ２９_２（２９_３…２９_８）と接続されている。メモリセルアレイ３７_２（３７_３…３７_８）における第２ビット線Ｂ_２１，Ｂ_２２，Ｂ_２３，Ｂ_２４…Ｂ_２ｎ−１，Ｂ_２ｎは、第２ビット線用デコーダ３９_２（３９_３…３９_８）と接続されている。
【００３７】
ワード線Ｗ_１，Ｗ_２…Ｗ_ｎ−１，Ｗ_ｎ夫々はメモリセルアレイ３７_１，３７_２…３７_８に共通接続されており、ワード線デコーダ３８と接続されている。またワード線デコーダ３８はアドレス線ＡＤ_１，ＡＤ_２…ＡＤ_ｋ−１，ＡＤ_ｋと接続されている。これにより８ビットの不揮発性半導体記憶装置が構成されている。
【００３８】
次にこの不揮発性半導体記憶装置のデータ消去動作を説明する。図１により説明したように例えば第２ビット線Ｂ_２２に電圧Ｖ_ＰＰ（１２Ｖ）を与え、例えばワード線Ｗ_４を０Ｖにして、残りのワード線Ｗ_１，Ｗ_２，Ｗ_３，Ｗ_５…Ｗ_ｎに電圧Ｖ_ＥＥ（５〜１２Ｖ）を与える。また、残りの第１ビット線及び第２ビット線を開放状態にする。そうすると、各メモリセルアレイ３７_１，３７_２…３７_８における第２ビット線Ｂ_２２とワード線Ｗ_４とが接続されているメモリセルＭから電子がソースＳ側にトンネル効果によって引き抜かれて、１バイト（８ビット）のデータを一斉に消去できる。
【００３９】
なお、メモリセルアレイを更に行方向に８個追加し、１６個のメモリセルアレイを並べて形成すれば、１６ビットのデータを一斉に消去できる。
【００４０】
図６及び図７夫々は本発明に係る不揮発性半導体記憶装置の他の実施例の模式的構成図の半部である。ここでは便宜上、ビット線が２４本、ワード線が４本からなるメモリセルアレイの構成にしている。ここで１バイトは８個のメモリセルからなり、アドレス総数は１２である。
【００４１】
ビット０（１，２…７）用センスアンプ１１７（１１８，１１９ …１２４）は、トランジスタ１３３（１３４，１３５ …１４０）を介してビット線７８（７９，８０…８５）と接続され、トランジスタ１４１（１４２，１４３ …１４８）を介してビット線８６（８７，８８…９３）と接続され、トランジスタ１４９（１５０，１５１ …１５６）を介してビット線９４（９５，９６…１０１）と接続される。ビット線７８（７９，８０…８５）は、直列接続されたメモリセルａ_１，ａ_２，ａ_３，ａ_４（ｂ_１，ｂ_２，ｂ_３，ｂ_４、ｃ_１，ｃ_２，ｃ_３，ｃ_４、…ｈ_１，ｈ_２，ｈ_３，ｈ_４）の各ドレインＤと接続される。ビット線８６（８７，８８…９３）は、直列接続されたメモリセルｉ_１，ｉ_２，ｉ_３，ｉ_４（ｊ_１，ｊ_２，ｊ_３，ｊ_４、ｋ_１，ｋ_２，ｋ_３，ｋ_４、…ｐ_１，ｐ_２，ｐ_３，ｐ_４）の各ドレインと接続される。
【００４２】
ビット線９４（９５，９６…１０１）は、直列接続されたメモリセルｑ_１，ｑ_２，ｑ_３，ｑ_４（ｒ_１，ｒ_２，ｒ_３，ｒ_４、ｓ_１，ｓ_２，ｓ_３，ｓ_４、…ｘ_１，ｘ_２，ｘ_３，ｘ_４）の各ドレインと接続される。ビット線の１本を選択してそれに電位を与えるビット線デコーダ１２５は、ビット選択線１０５を介してトランジスタ１４９，１５０ …１５６の各ゲートと接続され、ビット選択線１０６を介してトランジスタ１４１，１４２ …１４８の各ゲートと接続され、ビット選択線１０７を介してトランジスタ１３３，１３４ …１４０の各ゲートと接続される。ワード線の１本を選択して電位を与えるワード線デコーダ１２６は、図３に示すワード線デコーダと同様に構成され、ワード線は４本で構成されている。
【００４３】
このワード線デコーダ１２６はワード線１０８（１０９，１１０，１１１）を介してメモリセルａ_１，ｂ_１…ｘ_１（ａ_２，ｂ_２…ｘ_２、ａ_３，ｂ_３…ｘ_３、ａ_４，ｂ_４…ｘ_４）の各コントロールゲートと接続される。またワード線デコーダ１２６は、非消去モード又は消去モードを選択する信号が与えられる制御信号線１２８と接続される。メモリセルａ_１，ｂ_１…ｈ_１、メモリセルａ_２，ｂ_２…ｈ_２、メモリセルａ_３，ｂ_３…ｈ_３及びメモリセルａ_４，ｂ_４…ｈ_４の各ソースＳは、ソース線１０２と接続され、ソース線１０２はトランジスタ１３０を介して切換回路１１６の共通端子１１６ａと接続される。
【００４４】
メモリセルｉ_１，ｊ_１…ｐ_１、メモリセルｉ_２，ｊ_２…ｐ_２、メモリセルｉ_３，ｊ_３…ｐ_３及びメモリセルｉ_４，ｊ_４…ｐ_４の各ソースは、ソース線１０３と接続され、ソース線１０３はトランジスタ１３１を介して切換回路１１６の共通端子１１６ａと接続される。また、メモリセルｑ_１，ｒ_１…ｘ_１、メモリセルｑ_２，ｒ_２…ｘ_２、メモリセルｑ_３，ｒ_３…ｘ_３及びメモリセルｑ_４，ｒ_４…ｘ_４の各ソースはソース線１０４と接続され、ソース線１０４はトランジスタ１３２を介して切換回路１１６の共通端子１１６ａと接続される。切換回路１１６の切換端子１１６ｂには電圧Ｖ_ＰＰが与えられ、切換端子１１６ｃは接地される。ソース線の１本を選択してそれに電位を与えるソース線デコーダ１２７は、ソース選択線１１２を介してトランジスタ１３２のゲートと接続され、ソース選択線１１３を介してトランジスタ１３１のゲートと接続され、ソース選択線１１４を介してトランジスタ１３０のゲートと接続される。
【００４５】
図８及び図９夫々は、図６及び図７に示す不揮発性半導体記憶装置のレイアウトパターンの半部である。ビット線７８，７９…１０１及びソース線１０２，１０３，１０４はアルミニウム配線で列方向に並べて形成される。Ｐウエルの基板内にはビット線７８，７９ …８５、ビット線８６，８７…９３、ビット線９４，９５…１０１単位で、行方向にＮ^＋拡散領域ＮＺが形成される。これによりビット線方向に並ぶコンタクトホールＣＨを介してビット線７８，７９…８５、ビット線８６，８７…９３、ビット線９４，９５…１０１単位で列方向に形成されるメモリセルのドレイン同士が電気的に接続される。
【００４６】
夫々のＮ^＋拡散領域ＮＺに平行し、ビット線７８，７９…１０１に直交して、ポリシリコン配線からなるワード線１０８，１９０，１１０，１１１が形成される。ビット線７８，７９…８５と接続されるドレイン側のＮ^＋拡散領域ＮＺと向かい合うソース側のＮ^＋拡散領域ＮＺがコンタクトホールＣＨを介してソース線１０２と電気的に接続される。ビット線８６，８７…９３と接続されるドレイン側のＮ^＋拡散領域ＮＺと向かい合うソース側のＮ^＋拡散領域ＮＺがコンタクトホールＣＨを介して、ビット線８５と８６との間に形成されたソース線１０３と電気的に接続される。ビット線９４，９５…１０１と接続されるドレイン側のＮ^＋拡散領域ＮＺと向かい合うソース側のＮ^＋拡散領域ＮＺがコンタクトホールＣＨを介してビット線９３と９４との間に形成されたソース線１０４と電気的に接続される。
【００４７】
Ｎ^＋拡散領域ＮＺと、ワード線１０８，１０９，１１０，１１１が各別に交差する夫々の位置、即ち斜線で示した部分にはポリシリコン層からなるフローティングゲートが形成されてメモリセルが形成される。ソース線１０２，１０３，１０４はビット線７８〜１０１と同じ層に形成される。そして例えばビット線７８に沿ってメモリセルａ_１，ａ_２，ａ_３，ａ_４が形成される。なお、図５、図６と同一構成部分には同一符号を付している。
【００４８】
表２はこの不揮発性半導体記憶装置において、図５に破線で囲んだ同一アドレスに属する１バイト分のメモリセル群ＭＢのデータの消去，書き込み，読み出しを夫々行う場合のビット線７８〜１０１、ソース線１０２〜１０４、ワード線１０８〜１１１に与える電位を示したものである。ここで電圧Ｖ_ＰＰ、Ｖ_ＥＥ、Ｖ_ＤＤ、Ｖ_ＢＢ、Ｖ_ＣＣは夫々、１２Ｖ、５〜１２Ｖ、６Ｖ、１Ｖ、５Ｖの程度である。また０Ｖは接地電位である。なお、開放と記入した状態は０Ｖを与えても同様の効果が得られる。
【００４９】
【表２】

【００５０】
次にこのように構成した不揮発性半導体記憶装置において、図７に破線で囲んだ同一アドレスに属する１バイト分のメモリセル群ＭＢのデータを消去する場合の動作を説明する。切換回路１１６を切換端子１１６ｂ側に切換え、表２に示す内容にしたがって、ソース線デコーダ１２７によりソース選択線１１３を選択してトランジスタ１３１をオンさせ、メモリセル群ＭＢに接続されているソース線１０３に電圧Ｖ_ＰＰ（１２Ｖ）を与え、残りのソース線１０２，１０４を開放状態にし、メモリセル群ＭＢに接続されているワード線１１０を選択し、それに０Ｖを与え、残りのワード線１０８，１０９，１１１に電圧Ｖ_ＥＥ（５〜１２Ｖ）を与える。また全ビット線７８〜１０１を開放状態にする。
【００５１】
一方、制御信号線１２８に０Ｖを与えて、ワード線デコーダ１２６によりワード線１１０を選択させる。これにより図３によって前述した如く、ワード線１１０のみに０Ｖを与え、残りのワード線１０８，１０９，１１１に電圧Ｖ_ＥＥ（５〜１２Ｖ）を与える。またビット線デコーダ１２５により、ビット選択線１０５，１０６，１０７を全て非選択、即ち０Ｖにする。これにより、トランジスタ１３３〜１５６が全てオフして、メモリセル群ＭＢに接続されているビット線８６〜９３を含む全ビット線が開放状態になる。
【００５２】
そうすると、メモリセル群ＭＢに含まれる８個のメモリセルｉ_３，ｊ_３，ｋ_３，ｌ_３，ｍ_３，ｎ_３，ｏ_３，ｐ_３のフローティングゲート２とＮ^＋拡散領域ＮＺとの間のトンネル酸化膜に高電界が加わる。それにより、フローティングゲート２内に蓄積されていた電子がソース側のＮ^＋拡散領域ＮＺにトンネル効果により引き抜かれて、メモリセル群ＭＢのメモリセルｉ_３，ｊ_３…ｐ_３からなる１バイト分のメモリセルＭＢのデータが一斉に消去される。
【００５３】
次にメモリセル群ＭＢにデータを書込む場合は切換回路１１６を接地側に切換える。そしてトランジスタ１３１をオンさせてソース線１０３に接地電位を与え、残りのソース線１０２，１０４を開放状態にし、選択されたビット線８６〜９３に電圧Ｖ_ＤＤ（６Ｖ）を与える。また残りのビット線７８〜８５、９４〜１０１を開放状態にし、選択されたワード線１１０に電圧Ｖ_ＰＰ（１２Ｖ）を与え、残りのワード線１０８，１０９，１１１に０Ｖの電圧を与える。そうするとメモリセル群ＭＢ内のメモリセルのドレインとコントロールゲートとの間に高電界が加わり、ソースＳでドレインＤとの間の電位差によりドレインＤ近傍で発生する高エネルギーをもった電子がフローティングゲートに注入されて、メモリセルにデータが書込まれる。
【００５４】
またメモリセル群ＭＢのメモリセルからデータを読出す場合は、選択されたソース線１０３に０Ｖの電圧を与え、残りのソース線１０２，１０４を開放状態にし、選択されたビット線８６〜９３に電圧Ｖ_ＢＢ（１Ｖ）を与え、残りのビット線７８〜８５、８６〜１０１を開放状態にする。そして選択されたワード線１１０に電圧Ｖ_ＣＣ（５Ｖ）を与え、残りのワード線１０８，１０９，１１１に０Ｖの電圧を与える。そうすると、メモリセル群ＭＢのメモリセルがオンして、メモリセルのデータがヒット線８６〜９３に読出される。このような動作は他のメモリセル群であっても同様に行われる。
【００５５】
本実施例において示したビット線、ワード線及びソース線夫々の数は例示であり、これらの数に何ら限定されるものではない。また、ビット線、ワード線及びソース線に与える電位についても例示であるのは言うまでもない。
【００５６】
【発明の効果】
以上詳述したように、本発明は、従来のように全アドレス数と同数のスイッチトランジスタ及び多数のセレクト信号線を必要とせずに、１バイト単位でデータを消去することができる。それによりレイアウトパターンの面積が増大せず、高集積化が図れてバイト単位にデータを一斉に消去し得る不揮発性半導体記憶装置を提供できる優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の模式的構成図である。
【図２】不揮発性半導体記憶装置のレイアウトパターンである。
【図３】ワード線デコーダの構成を示すブロック図である。
【図４】バイト単位にデータを消去できる本発明に係る不揮発性半導体記憶装置の模式的構成図の半部である。
【図５】バイト単位にデータを消去できる本発明に係る不揮発性半導体記憶装置の模式的構成図の半部である。
【図６】本発明に係る不揮発性半導体記憶装置の他の実施例の模式的構成図の半部である。
【図７】本発明に係る不揮発性半導体記憶装置の他の実施例の模式的構成図の半部である。
【図８】不揮発性半導体記憶装置のレイアウトパターンの半部である。
【図９】不揮発性半導体記憶装置のレイアウトパターンの半部である。
【図１０】従来のフラッシュメモリの模式的構成図である。
【図１１】フラッシュメモリのレイアウトパターンである。
【図１２】従来のフラッシュメモリの他の構成を示す模式的構成図である。
【符号の説明】
１コントロールゲート、２フローティングゲート、Ｂ_１，Ｂ_２第１ビット線、Ｂ_２１〜Ｂ_２４第２ビット線、Ｗ_１〜Ｗ_６ワード線、Ｍメモリセルトランジスタ、ＭＢメモリセル群、ＮＺＮ^＋拡散領域、３７メモリセルアレイ、
７８〜１０１ビット線、１０２〜１０４ソース線、１０５〜１０７ビット選択線、
１１２〜１１４ソース選択線、１３３〜１５６トランジスタ、１１６切換回路。

Claims

メモリセルトランジスタ群におけるメモリセルのデータをバイト単位に消去できる不揮発性半導体記憶装置において、前記メモリセルトランジスタのドレインに接続され、第１層に形成された第１ビット線と、前記メモリセルトランジスタのソースに接続され、第２層に形成された第２ビット線と、前記メモリセルトランジスタを選択するワード線と、該ワード線に、高電位，中間電位及び接地電位を与えるワード線デコーダとを備え、
選択した前記メモリセルのデータを消去する場合は、選択した前記メモリセルに接続された前記第１ビット線を開放状態とし、選択した前記メモリセルに接続された前記第２ビット線に所定の電位を与え、選択した前記メモリセルに接続された前記ワード線に接地電位を与えることにより、選択した前記メモリセルのデータを消去する構成としてあることを特徴とする不揮発性半導体記憶装置。
前記第１ビット線を、相隣するメモリセルトランジスタ列の間に蛇行して配置してある請求項１記載の不揮発性半導体記憶装置。