JP3565283B2

JP3565283B2 - Semiconductor integrated circuit

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Publication number: JP3565283B2
Application number: JP23560794A
Authority: JP
Inventors: 健倉澤
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1994-09-29
Filing date: 1994-09-29
Publication date: 2004-09-15
Anticipated expiration: 2019-09-15
Also published as: JPH0897372A

Description

【０００１】
【産業上の利用分野】
本発明は、電源配線ＶＤＤ及びグランド配線ＧＮＤから供給される電源にて動作する内部回路を有する半導体集積回路に係り、特に、半導体集積回路の、（１）テスト時等に用いる特殊な信号や、（２）新たに追加する機能に用いる信号等の利用を可能とする半導体集積回路に関する。結果的に、本発明は、半導体集積回路パッケージに設けられるピンを削減し、これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前の半導体集積回路とのパッケージやピン配置等の互換性の確保を可能とする半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＳＩ（ｌａｒｇｅｓｃａｌｅｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）等の半導体集積回路の試験方法として、スタンバイ電流測定がある。このスタンバイ電流測定は、測定対象となる半導体集積回路に入力される論理状態や出力される論理状態、又場合によってはその内部の論理状態を定常状態とし、その時の電源電流を測定するというものである。
【０００３】
又、このようなスタンバイ電流測定によれば、半導体集積回路のスタンバイ状態における静的電流（静的な電源電流）を測定することができる。更に、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体集積回路では、これに用いられるＭＯＳ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのオフ時のリーク電流を測定することができ、これによって劣化又は故障してしまっているＭＯＳトランジスタの有無を判定することができる。
【０００４】
図７は、従来のＣＭＯＳ型半導体集積回路に用いられる入力回路の一例の回路図である。
【０００５】
この図７において、ＰチャネルＭＯＳトランジスタＴＰ１１とＮチャネルＭＯＳトランジスタＴＮ１０とによって、入力バッファとして用いられるインバータゲートが構成されている。又、抵抗Ｒ１、ダイオードＤ１及びＤ２は、ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃｄｉｓｃｈａｒｇｅ）対策として用いられている。又、抵抗Ｒ３は、前述の入力バッファの入力と電源ＶＤＤとの間に接続され、プルアップ抵抗として用いられている。
【０００６】
このような入力回路にあって、例えば入力信号ＤＩがＨ状態に固定されると、前記ＰチャネルＭＯＳトランジスタＴＰ１１のソース：ドレイン間はオフとなる。このため、電源ＶＤＤとグランドＧＮＤとの間にあって直列接続される、前記ＰチャネルＭＯＳトランジスタＴＰ１１のソース：ドレイン及び前記ＮチャネルＭＯＳトランジスタＴＮ１０のドレイン：ソースの経路には電流が流れなくなる。従って、この入力回路の静的電流はゼロとなり、消費電力は基本的にゼロとなる。
【０００７】
しかしながら、例えば前記ＰチャネルＭＯＳトランジスタＴＰ１１に、例えば製造上の欠陥等があると、ソース：ドレイン間が完全にオフ状態とはならず、リーク電流が流れてしまう。又、このようなリーク電流を測定することで、例えば将来誤動作を生じさせてしまう恐れのある劣化してしまっているＭＯＳトランジスタの有無を検査することができる。
【０００８】
なお、前記入力信号ＤＩがＬ状態でのスタンバイ電流測定については、より詳しく後述する。
【０００９】
図８は、従来のＣＭＯＳ型半導体集積回路に用いられる双方向入出力回路の一例の回路図である。
【００１０】
この入出力回路にあって、ＰチャネルＭＯＳトランジスタＴＰ２０とＮチャネルＭＯＳトランジスタＴＮ２０とによって、出力バッファとされるインバータゲートが構成される。又、ＰチャネルＭＯＳトランジスタＴＰ２２とＮチャネルＭＯＳトランジスタＴＮ２１とによって、入力バッファとして用いられるインバータゲートが構成される。又、抵抗Ｒ２と、ダイオードＤ３及びＤ４は、ＥＳＤ対策として備えられている。又、抵抗Ｒ４は、電源ＶＤＤに対して接続され、プルアップ抵抗となっている。
【００１１】
更に、ＯＲ論理ゲートＧ５０とＡＮＤ論理ゲートＧ５１とによって、前記出力バッファからＨ状態を出力するか、Ｌ状態を出力するか、あるいはその出力をハイインピーダンス状態とするかを制御している。
【００１２】
即ち、当該双方向入出力回路にあって、内部回路から生成される出力選択信号ＳＥＬがＬ状態となると、前記ＰチャネルＭＯＳトランジスタＴＰ２０はオフ状態となり、且つ、前記ＮチャネルＭＯＳトランジスタＴＮ２０もオフ状態となる。一方、前記出力選択信号ＳＥＬがＨ状態となると、内部回路から出力される出力信号ＳＯの論理状態を反転させたものが、前記出力バッファから出力される。
【００１３】
即ち、前記出力選択信号ＳＥＬがＨ状態となり、且つ前記出力信号ＳＯがＨ状態となると、前記ＰチャネルＭＯＳトランジスタＴＰ２０はオフ状態となり、前記ＮチャネルＭＯＳトランジスタＴＮ２０はオン状態となり、これらＭＯＳトランジスタによって構成される前記出力バッファからＬ状態が出力される。一方、前記出力選択信号ＳＥＬがＨ状態となり、且つ、前記出力信号ＳＯがＬ状態となると、前記ＰチャネルＭＯＳトランジスタＴＰ２０はオンとなり前記ＮチャネルＭＯＳトランジスタＴＮ２０はオフとなり、これらＭＯＳトランジスタによって構成される前記出力バッファからはＨ状態が出力されることとなる。又、該出力バッファから出力される信号は、半導体集積回路のパッケージに設けられる端子ＤＩＯから出力される。
【００１４】
このような双方向入出力回路にあって、例えば前記出力選択信号ＳＥＬをＨ状態に固定し、前記出力信号ＳＯをＬ状態に固定した定常状態にあっては、前記出力バッファの前記ＰチャネルＭＯＳトランジスタＴＰ２０はオン状態となり、前記ＮチャネルＭＯＳトランジスタＴＮ２０はオフ状態となり、前記入力バッファの前記ＰチャネルＭＯＳトランジスタＴＰ２２はオフ状態となり、前記ＮチャネルＭＯＳトランジスタＴＮ２１はオン状態となる。
【００１５】
従って、前記出力バッファや前記入力バッファ、又前記ＯＲ論理ゲートＧ５０や前記ＡＮＤ論理ゲートＧ５１等にあって、静的電流はゼロとなり、基本的に消費電力はゼロとなる。
【００１６】
しかしながら、例えば前記ＰチャネルＭＯＳトランジスタＴＰ２０やＴＰ２２、又前記ＮチャネルＭＯＳトランジスタＴＮ２０やＴＮ２１、更には前記ＯＲ論理ゲートＧ５０や前記ＡＮＤ論理ゲートＧ５１等に用いられるＭＯＳトランジスタに欠陥があった場合、定常状態であっても、リーク電流による静的電流が生じてしまう。このため、このような双方向入出力回路を定常状態としながら、前述のようなスタンバイ電流測定を行うことで、用いられるＭＯＳトランジスタの不良の存在を見出すことができる。
【００１７】
欠陥の混入経路については、例えば、半導体集積回路の製造過程において、洗浄が不十分であったり異物が混入してしまうことがある。又、その半導体集積回路チップ上に異物が付着してしまっていると、その半導体集積回路の動作特性が低下してしまったり、更には後日完全な不良状態となってしまう場合がある。このように表面に異物が付着してしまったものでは、例えば前記スタンバイ電流測定方法によって、一般的にはリーク電流を検出することができる。従って、このようにリーク電流を検出することで、動作特性が低下してしまったり、あるいは動作特性が低下する恐れがあるもの等についても、その不良判定を行うことができる。
【００１８】
このようなスタンバイ電流測定方法は、Ｉ_ＤＤＱテスト、あるいは定常電流Ｉ_ＤＤＱ測定テスト等とも呼ばれる。又、このようなテストに採用される評価用のテストパターンは、例えば、ユーザが作成した多数の機能テスト用のテストパターンから選択されるものである。しかしながら、このような評価用テストパターンのうち、後述するように例えば前記図７や前記図８のプルアップ抵抗へ流れてしまう電流等、何等かの原因で前述のようなリーク電流に比べて大きな電流が流れる場合には、このリーク電流を十分検出することができない。従って、このように大きな電流が流れてしまうテストパターンや、回路の動作が不安定になってしまう回路パターンは用いることができない。
【００１９】
例えば、前述した図７や図８のようなプルアップ抵抗を用いたもの、あるいはプルダウン抵抗を用いたものでは、これらプルアップ抵抗やプルダウン抵抗に電流が流れる場合、前述のようなリーク電流を検出することができない。
【００２０】
従って、前記図７や前記図８に示すように、前記プルアップ抵抗や前記プルダウン抵抗を用いるものでは、スタンバイ電流測定に際して加えられるテストパターンを選択する必要がある。即ち、プルアップ抵抗を用いる回路では、プルアップされている箇所の論理状態をＨ状態としながら、前述のようなスタンバイ電流測定を行わなければならない。あるいは、プルダウン抵抗を用いる回路では、そのプルダウンされている箇所の論理状態をＬ状態としながら、前述のようなスタンバイ電流測定を行わなければならない。このため、このようなスタンバイ電流測定に用いるテストパターンを作成することが非常に困難である。
【００２１】
更に、スタンバイ電流測定によってトランジスタ等の劣化や故障をより確実に見い出すためには、各ノードをＨ状態にもＬ状態にも設定しながら、静的電流を測定できることが望ましい。例えば前記図７では、前記ＰチャネルＭＯＳトランジスタＴＰ１１の劣化や故障は、前記入力信号ＤＩがＬ状態の場合の静的電流を測定しないと、検出が困難である。しかしながら、このようにＬ状態とした場合には、前述のとおりプルアップ抵抗に電流が流れてしまい、このため静的電流を測定することは困難である。
【００２２】
このため、特開平４−１５２７１４では、このようなスタンバイ電流測定の際に、前記プルアップ抵抗や前記プルダウン抵抗に電流が流れてしまうことを防止するため、これらプルアップ抵抗あるいはプルダウン抵抗を前記スタンバイ電流測定の際に切り離すよう制御する制御用信号端子を設けるという技術が開示されている。該特開平４−１５２７１４では、前記制御用信号端子へ入力される信号に従ってオンオフする、例えばＰチャネルＭＯＳトランジスタやＮチャネルＭＯＳトランジスタにて、前記スタンバイ電流測定の際に前記プルアップ抵抗や前記プルダウン抵抗を切り離すようにしている。このため、前記スタンバイ電流測定の際、これらプルアップ抵抗やプルダウン抵抗に電流が流れてしまうことがないため、より自由なテストパターンの選択が可能となっている。
【００２３】
一方、従来から、ＬＳＩ等の半導体集積回路のテストを容易化するために、スキャンパス方式と呼ばれる方式が用いられている。これは、回路中の全てのフリップフロップを、テスト時に通常の回路接続から切り離して、１つの長大なシフトレジスタに切り換えるというものである。又、この方式では、テスト中の各フリップフロップへのアクセスは、全てのフリップフロップを１つのシフトレジスタとして動作させながら行う。
【００２４】
例えば、全てのフリップフロップを１つのシフトレジスタとして動作させながら、所望のテストパターンをシリアルに入力する。あるいは、それぞれのフリップフロップの論理状態を読み出す際には、全てのフリップフロップを１つのシフトレジスタとして動作させながら、それぞれの論理状態を順次シフトさせながら読み出す。
【００２５】
一般的に、論理回路は、フリップフロップやカウンタ等の順序回路と、ゲート等の組合せ回路とに分けることができる。このようなスキャンパステスト法では、テスト対象となる論理回路を、このような順序回路の部分と、組合せ回路の部分とに分けてテストすることができる。
【００２６】
一方、従来から行われているＬＳＩ等の半導体集積回路のテスト方法として、いわゆるバウンダリスキャンレジスタを用いたものがある。
【００２７】
これは、ユーザ回路等のテスト対象となる論理回路の入力あるいは出力、更にはその内部に、バウンダリスキャンレジスタを予め接続しておくというものである。又、このようなテスト対象の論理回路の入力や出力等の論理状態の設定、あるいはその論理状態の読み出しの際には、前記バウンダリスキャンレジスタを介してアクセスする。
【００２８】
一般的な前記バウンダリスキャンレジスタは、主として、フリップフロップとマルチプレクサとにより構成される。又、論理状態の設定の際には、個々のバウンダリスキャンレジスタ内のマルチプレクサを切り換えることによって、多数のバウンダリスキャンレジスタを、１つの長大なシフトレジスタに構成する。従って、このようなシフトレジスタとして構成されたものに対して、シリアルなデータパターンを順次シフトしながら入力することにより、個々のバウンダリスキャンレジスタの論理状態の設定を行うことができる。
【００２９】
一方、個々の前記バウンダリスキャンレジスタの論理状態を読み出す際には、内部のマルチプレクサを切り換えることによって、同様に、多数のバウンダリスキャンレジスタを１つの長大なシフトレジスタとして構成する。又、このようにシフトレジスタとして構成されたものから、シリアルにデータを順次シフトさせながら、個々の前記バウンダリスキャンレジスタの論理状態を順次半導体集積回路の外部へ読み出す。
【００３０】
以上、ＬＳＩ等の半導体集積回路のテスト方法として、前記スタンバイ電流測定方法と、スキャンパス方式と、バウンダリスキャンレジスタを用いたテスト法とについて言及した。これらを含め、大抵の半導体集積回路のテスト方法では、テスト中には独特の信号を用いるものである。
【００３１】
例えば、前記スキャンパス方式にあっては、前述のように被テスト対象となる回路中の全てのフリップフロップを長大なシフトレジスタに切り換えるための信号が少なくとも必要である。又、前記バウンダリスキャンレジスタを用いるテスト方法では、バウンダリスキャンレジスタが有する前記マルチプレクサを切り換えるための信号が必要となる。又、前記スタンバイ電流測定においても、一般的には、例えば前述した特開平４−１５２７１４のように、テストのために専用の信号が必要となるものである。
【００３２】
このため、本願発明出願時には未公開の特願平６−６１５８８では、図９〜図１１に示されるように、特に入力ピンを増加することなく、前述のようなスタンバイ電流測定の際には、プルアップ抵抗やプルダウン抵抗を切り離すようにしている。
【００３３】
例えば前記図９において、半導体集積回路外部へ接続されるパッド１１に接続される入力バッファ１４の入力側には、プルアップ抵抗１５が設けられている。ここで、該プルアップ抵抗１５に対して、ＰチャネルＭＯＳトランジスタ１２及びインバータゲート１３が設けられている。該インバータゲート１３には、半導体集積回路の出力回路用の電源ＯＵＴＶＤＤが接続されている。この電源ＯＵＴＶＤＤは、内部回路の電源ＶＤＤとは独立したものである。
【００３４】
又、前記図１０においては、前記入力バッファ１４の入力に、プルダウン抵抗１５が設けられている。該プルダウン抵抗１５には、ＮチャネルＭＯＳトランジスタ３１が設けられている。該ＮチャネルＭＯＳトランジスタ３１のゲートには、前記電源ＯＵＴＶＤＤが接続されている。
【００３５】
次に、前記図１１については、前記入力バッファ１４の入力に、プルアップ抵抗１５が接続されている。更に、該プルアップ抵抗１５には、ＮチャネルＭＯＳトランジスタ４０及びＰチャネルＭＯＳトランジスタ４１又インバータゲート１３が設けられている。前記ＮチャネルＭＯＳトランジスタ４０と前記ＰチャネルＭＯＳトランジスタ４１とによって、トランスファゲートが構成される。又、前記ＮチャネルＭＯＳトランジスタ４０のゲートと、前記インバータゲート１３の入力とには、前記電源ＯＵＴＶＤＤが接続されている。
【００３６】
これら図９〜図１１に示されるような、前記プルアップ抵抗又は前記プルダウン抵抗が用いられる入力回路にあって、前述のようなスタンバイ電流測定に際して、前記電源ＯＵＴＶＤＤの供給を停止（該電源ＯＵＴＶＤＤの電位がＬ状態）させる。これによって、前記図９では前記ＰチャネルＭＯＳトランジスタ１２がオフとなって、前記プルアップ抵抗１５が切り離される。又、前記図１０では、前記ＮチャネルＭＯＳトランジスタ３１がオフとなり、前記プルダウン抵抗１５が切り離される。前記図１１では、前記トランスファゲートがオフとなり、前記プルアップ抵抗１５が切り離される。
【００３７】
このように、前記特願平６−６１５８８では、前述のようなスタンバイ電流測定の際に前記電源ＯＵＴＶＤＤの電源供給を停止することで、前述のようにプルアップ抵抗やプルダウン抵抗を切り離すことができる。従って、これらプルアップ抵抗やプルダウン抵抗に電流が流れてしまうことがないため、前記スタンバイ電流測定において、より自由なテストパターンの印加もすることができる。
【００３８】
又、この特願平６−６１５８８では、特に前記電源ＯＵＴＶＤＤによって前記プルアップ抵抗や前記プルダウン抵抗の切り離しの制御を行っているため、半導体集積回路のパッケージに設けられるピンを新たに設ける必要がない。
【００３９】
更に、特開平２−２０１９３８では、入力ピンを減らす技術が開示されている。即ち、複数の異なる回路部分に独立した電源系統にて電源を供給すると共に、ある回路部分の信号に他の回路部分の電源線を信号入力として接続するようにしている。これによって、通常電源供給に用いられるピンを、信号入力にも用いることができるようにしている。
【００４０】
又、特開平５−１５００１７では、独立した電源系統を備えるようにし、それぞれの電源系統の入力端子を例えばトライステート出力バッファのイネーブル入力へ接続している。これによって、ある電源系統の電源供給の有無によって、同時に内部回路の制御も行うようにしている。
【００４１】
【発明が達成しようとする課題】
しかしながら、前記特願平６−６１５８８、前記特開平２−２０１９３８及び前記特開平５−１５００１７では、半導体集積回路外部から電源を供給する電源ピンを、外部から信号を入力する入力ピンにも共用しているため、内部回路の動作に制限が生じてしまう。
【００４２】
例えば、前記特願平６−６１５８８では、前記プルアップ抵抗や前記プルダウン抵抗を切り離す信号を入力している場合には、出力回路の電源を供給することができない。このため、このような出力回路に関しては、前記スタンバイ電流測定方法によってリーク電流を検出し、内部の不良等を検出することができない。
【００４３】
又、前記特開平２−２０１９３８では、ある回路部分に電源を供給する電源ピンを他の回路部分の信号入力にも用いているため、一方の回路部分の信号を入力している際には、他方の回路部分への電源供給には制限が生じてしまう。前記特開平５−１５００１７についても同様である。又、これら特開平２−２０１９３８又特開平５−１５００１７では、前記スタンバイ電流測定方法で検出し難いビアやコンタクト関係の抵抗性オープン不良（未接続不良）を、入力されるテストパターンに対応する出力されるテストパターンにて検出することもできない。又、スタンバイ電流不良と論理不良とを同時に検出することはできない。
【００４４】
本発明は、前記従来の問題点を解決するべくなされたもので、半導体集積回路のテスト時等に用いる特殊な信号や、新たに追加する機能に用いる信号等、その信号に対する制限を抑えながら、信号に利用する半導体集積回路パッケージに設けられるピンを削減し、これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前のものとの互換性の確保を可能とする半導体集積回路を提供することを目的とする。
【００４５】
【課題を達成するための手段】
本発明は、電源配線ＶＤＤ及びグランド配線ＧＮＤから供給される電源にて動作する内部回路を有する半導体集積回路において、補助信号を入力する補助信号兼用入力端子ＡＸと、ゲート入力に入力される信号に従って、一方が該補助信号兼用入力端子ＡＸで、他方が前記電源配線ＶＤＤ又は前記グランド配線ＧＮＤの、これらの間をオンオフするスイッチ素子ＳＷと、入力が前記補助信号兼用入力端子ＡＸに接続され、前記内部回路で用いる補助信号ＡＵＸを生成すると共に、前記スイッチ素子ＳＷの前記ゲート入力に入力する信号を生成する補助信号入力回路とを備え、前記スイッチ素子ＳＷがオン時に接続される前記電源配線ＶＤＤ又は前記グランド配線ＧＮＤと同一の電位が前記補助信号兼用入力端子ＡＸへ入力される場合には、前記補助信号入力回路から出力される信号によって前記スイッチ素子ＳＷをオンとし、該補助信号兼用入力端子ＡＸへ入力される信号の電流によって、前記電源配線ＶＤＤ又は前記グランド配線ＧＮＤから供給される電源の電源供給能力を補強するようにしたことにより、前記課題を達成したものである。
【００４６】
又、前記半導体集積回路おいて、前記スイッチ素子ＳＷを経由した、前記補助信号兼用入力端子ＡＸから前記電源配線ＶＤＤ又は前記グランド配線ＧＮＤまでの経路中に、ダイオードを設けたことにより、前記課題を達成すると共に、前記補助信号兼用入力端子ＡＸから入力する論理状態の設定をより容易に行えるようにしたものである。
【００４７】
又、電源配線ＶＤＤ及びグランド配線ＧＮＤから供給される第１の電源にて動作する内部回路を有すると共に、第２の電源配線ＯＵＴＶＤＤ及びグランド配線ＧＮＤから供給される、前記第１の電源とは別の第２の電源が外部から供給される半導体集積回路において、補助信号を入力する補助信号兼用入力端子ＡＸと、ゲート入力に入力される信号に従って、一方が該補助信号兼用入力端子ＡＸで、他方が前記第２の電源配線ＯＵＴＶＤＤ又は前記グランド配線ＧＮＤの、これらの間をオンオフするスイッチ素子ＳＷと、入力が前記補助信号兼用入力端子ＡＸに接続され、前記内部回路で用いる補助信号ＡＵＸを生成すると共に、前記スイッチ素子ＳＷの前記ゲート入力に入力する信号を生成する、前記第１の電源にて動作する補助信号入力回路とを備え、前記スイッチ素子ＳＷがオン時に接続される前記第２の電源配線ＯＵＴＶＤＤ又は前記グランド配線ＧＮＤと同一の電位が前記補助信号兼用入力端子ＡＸへ入力される場合には、前記補助信号入力回路から出力される信号によって前記スイッチ素子ＳＷをオンとし、該補助信号兼用入力端子ＡＸへ入力される信号の電流によって、前記第２の電源配線ＯＵＴＶＤＤ又は前記グランド配線ＧＮＤから供給される電源の電源供給能力を補強するようにしたことにより、前記課題を達成したものである。
【００４８】
【作用】
本発明は、半導体集積回路の内部に設けられるピンにおいて、通常電源やグランドに関するものが複数設けられていることに着目している。これは、たとえ半導体集積回路へ外部から供給される電源の系統が１系統のみであっても、通常このように複数ピン備えられる。これは、半導体集積回路外部から供給する電源に関する電流は、同じく外部から入力する信号に関する電流よりも多いため等である。このため、半導体集積回路のパッケージに設けられる電源に関するピンの数を複数とすることで、電圧降下や電源ノイズの発生を抑えるようにしている。
【００４９】
このような点に着目し、本発明においては、同一系統の電源条件に用いる複数の電源ピンやグランドピンのうち、極一部を、半導体集積回路の内部回路で用いる何等かの信号（以降、補助信号と称する）の入力にも用いるようにしている。このため、電源供給能力の低下についてはある程度抑えながら、このような補助信号の入力に用いるピンを提供することができている。特に、本発明においては、このような補助信号の入力に用いる電源ピンあるいはグランドピンにあっても、その電源供給能力を補強することに極力用いるようにしている。
【００５０】
あるいは、別の見方をすると、本発明の半導体集積回路においては、電源供給とは無関係に設けられていた、内部回路に用いる前記補助信号の入力ピンをも、可能な範囲で、半導体集積回路の外部から供給する電源供給能力の補強にも用いるようにしている。
【００５１】
例えば、半導体集積回路の外部からＨ状態の前記補助信号が入力される場合、該補助信号によって、電源配線側の電源供給能力を補強する。あるいは、Ｌ状態の前記補助信号が入力される場合には、グランド配線側の電源供給能力を補強するようにしている。このように電源供給能力を補強するようにしていても、本発明においては、補助信号に対する利用制限を極力抑えるようにしている。
【００５２】
図１は、本発明の要旨を示すブロック図である。
【００５３】
まず、この図１において、符号ＡＸは、補助信号兼用入力端子あるいは補助信号兼用入力ピンである（以降、補助信号兼用入力端子と称する）。該補助信号兼用入力端子ＡＸは、前述した補助信号を入力するものである。又、本発明においては、このような補助信号兼用入力端子ＡＸに加え、スイッチ素子ＳＷと補助信号入力回路７とを備えるようにしている。
【００５４】
まず、前記スイッチ素子ＳＷは、前記補助信号兼用入力端子ＡＸと電源配線ＶＤＤとの間をオンオフする。あるいは、該スイッチ素子ＳＷは、前記補助信号兼用入力端子ＡＸとグランド配線ＧＮＤとの間をオンオフするものであってもよい。なお、これら電源配線ＶＤＤとグランド配線ＧＮＤとは、一対となり、その半導体集積回路へ電源を供給するものである。
【００５５】
次に、前記補助信号入力回路７は、まず、入力が前記補助信号兼用入力端子ＡＸに接続されている。又、該補助信号入力回路７は、前記補助信号兼用入力端子ＡＸの論理状態に従って、半導体集積回路の内部回路で用いる、前述のような補助信号ＡＵＸを生成する。又、該補助信号入力回路７は、前記スイッチ素子ＳＷのオンオフを制御する信号を生成する。このようにオンオフを制御する信号は、前記スイッチ素子ＳＷのゲート入力へ入力する。
【００５６】
ここで、まず、例えば前記補助信号入力回路７は、前記補助信号兼用入力端子ＡＸからＨ状態が入力されれば、半導体集積回路の内部回路で用いる補助信号ＡＵＸをＨ状態とし、Ｌ状態が入力されれば該補助信号ＡＵＸをＬ状態とする。あるいは、前記補助信号兼用入力端子ＡＸにＨ状態が入力された場合に前記補助信号ＡＵＸをＬ状態とし、Ｌ状態が入力された場合前記補助信号ＡＵＸをＨ状態とするようにしてもよい。
【００５７】
このような本発明にあって、例えば前記スイッチ素子ＳＷが前記補助信号兼用入力端子ＡＸと前記電源配線ＶＤＤとの間をオンオフするものであった場合は次のとおりである。
【００５８】
即ち、前記補助信号兼用入力端子ＡＸからＨ状態が入力された場合、本発明においては、前記補助信号入力回路７から出力する信号Ｓ１によって、前記スイッチ素子ＳＷをオンとする。これによって、前記補助信号兼用入力端子ＡＸ側からこのスイッチ素子ＳＷを経て、前記電源配線ＶＤＤへと電流を流す。これによって、前記電源配線ＶＤＤと前記グランド配線ＧＮＤとによって供給される電源の電源供給能力が補強される。一方、前記補助信号兼用入力端子ＡＸからＬ状態が入力される場合には、前記信号Ｓ１によって前記スイッチ素子ＳＷをオフとする。
【００５９】
一方、本発明において、前記スイッチ素子ＳＷが前記補助信号兼用入力端子ＡＸと前記グランド配線ＧＮＤとの間をオンオフするものであった場合は次のとおりである。
【００６０】
即ち、前記補助信号兼用入力端子ＡＸからＬ状態が入力される場合、前記補助信号入力回路７から出力される前記信号Ｓ１によって、前記スイッチ素子ＳＷをオンとする。これによって、前記グランド配線ＧＮＤ側から前記スイッチ素子ＳＷを経て、前記補助信号兼用入力端子ＡＸへと電流が流れることによって、前記電源配線ＶＤＤと前記グランド配線ＧＮＤとによって供給される電源の電源供給能力が補強される。一方、前記補助信号兼用入力端子ＡＸからＨ状態が入力される場合には、前記信号Ｓ１によって前記スイッチ素子ＳＷはオフとなる。
【００６１】
このように、本発明においては、まず、前記補助信号兼用入力端子ＡＸから、その半導体集積回路の内部回路で用いる前記補助信号ＡＵＸを生成するための信号を入力したとしても、前記電源配線ＶＤＤ及び前記グランド配線ＧＮＤによる電源供給に悪影響を及ぼさない。即ち、前記補助信号兼用入力端子ＡＸからＨ状態が入力されても、あるいはＬ状態が入力されても、前記電源配線ＶＤＤや前記グランド配線ＧＮＤにて供給される電源供給能力が補強されるか否かの影響以上の影響は与えない。
【００６２】
又、前記補助信号ＡＵＸを、例えば、以前に広く用いられていた半導体集積回路に新たに追加した機能に用いる信号とすることもできる。この場合、このような機能追加以前の半導体集積回路にも、新たな機能が追加されている半導体集積回路をも用いることができるよう、パッケージやパッケージピンの互換性を確保できるよう配慮することもできる。
【００６３】
例えば、このような互換性を配慮する際に、新たに追加した機能を用いない場合、例えば、前記補助信号兼用入力端子ＡＸがＨ状態となるのであれば、前記スイッチ素子ＳＷは該補助信号兼用入力端子ＡＸと前記電源配線ＶＤＤとの間をオン状態とすればよい。一方、このように追加された機能を用いない場合、例えば、前記補助信号兼用入力端子ＡＸがＬ状態となる場合には、前記スイッチ素子ＳＷを該補助信号兼用入力端子ＡＸと前記グランド配線ＧＮＤとの間をオン状態とすればよい。
【００６４】
以上説明したように、本発明においては、半導体集積回路のテスト時等に用いる特殊な信号や、新たに追加する機能に用いる信号等にあって、その信号に対する制限を抑えながら、信号に利用する半導体集積回路パッケージに設けられるピンや端子を提供しながら、全体の本数についてはこれを削減することができる。即ち、このような信号に用いる前記補助信号兼用入力端子ＡＸは電源供給能力の補強にも用いられているため、総合的にはピンや端子の削減がなされることとなる。これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前のものとの互換性の確保も可能となる。
【００６５】
【実施例】
以下、図を用いて本発明の実施例を詳細に説明する。
【００６６】
図２は、本発明が適用された半導体集積回路の第１実施例の入力部分の回路図である。
【００６７】
この図２において、前記図１に示した前記スイッチ素子ＳＷとして、ＰチャネルＭＯＳトランジスタＴＰ３１が備えられる。又、補助信号入力回路７は、抵抗Ｒ５とＰチャネルＭＯＳトランジスタＴＰ３０とＮチャネルＭＯＳトランジスタＴＮ３０とにより構成される。
【００６８】
この図２において、補助信号兼用入力端子ＡＸ１（以降、単に入力端子ＡＸと称する）から入力された信号は、前記ＰチャネルＭＯＳトランジスタＴＰ３０と前記ＮチャネルＭＯＳトランジスタＴＮ３０とにより構成されるインバータゲートによって反転される。反転された信号は、補助信号ＡＵＸ１としてその半導体集積回路の内部回路へ出力されると共に、前記ＰチャネルＭＯＳトランジスタＴＰ３１のゲートへも出力される。
【００６９】
従って、その半導体集積回路の内部回路で用いる前記補助信号ＡＵＸ１としてＨ状態を入力したい場合には、前記補助信号兼用入力端子ＡＸ１をＨ状態とすればよい。あるいは、前記補助信号ＡＵＸ１をＬ状態とする場合には、前記補助信号兼用入力端子ＡＸ１からＬ状態を入力すればよい。
【００７０】
又、前記補助信号兼用入力端子ＡＸ１からＨ状態を入力した場合には、前記ＰチャネルＭＯＳトランジスタＴＰ３１がオンとなり、該補助信号兼用入力端子ＡＸ１へ入力される信号の電流によって、電源配線ＶＤＤにて供給される電源の電源供給能力を補強することができる。一方、前記補助信号兼用入力端子ＡＸ１がＬ状態の場合、前記ＰチャネルＭＯＳトランジスタＴＰ３１はオフとなり、電源供給能力の補強は行われない。
【００７１】
このように、本第１実施例においては、ＭＯＳトランジスタ等を用い、本発明を具体的に実現することができる。即ち、内部回路へ入力する前記補助信号ＡＵＸ１を生成するため、Ｈ状態でも、あるいはＬ状態でも、任意の論理状態を前記補助信号兼用入力端子ＡＸ１へ入力することができる。又、いずれの論理状態を入力したとしても、前記電源配線ＶＤＤにて供給する電源には、電源供給能力の補強の有無以上の影響を与えることはない。
【００７２】
なお、本第１実施例において、前記ＰチャネルＭＯＳトランジスタＴＰ３１のオン時のそのソース−ドレイン間の抵抗はより低くすることが望ましい。例えば、数Ω〜数百Ω程度とすることが好ましい。
【００７３】
なお、本実施例において、前記補助信号兼用入力端子ＡＸ１がその半導体集積回路の外部回路に未接続であったとしても、前記ＰチャネルＭＯＳトランジスタＴＰ３１があるため、該補助信号兼用入力端子ＡＸ１と前記電源配線ＶＤＤとの間のインピーダンスは異常に上昇することはない。従って、該補助信号兼用入力端子ＡＸ１へ、プルアップ抵抗やプルダウン抵抗を備える必要性は低い。
【００７４】
なお、本第１実施例において、前記ＰチャネルＭＯＳトランジスタＴＰ３０と前記ＮチャネルＭＯＳトランジスタＴＮ３０とで構成されるインバータゲートの出力と、前記補助信号ＡＵＸ１を用いる内部回路との間に、シュミット型入力の論理ゲート、例えばシュミット型入力のバッファゲートを用いるようにしてもよい。これによって、動作の安定性をより向上することが可能である。
【００７５】
あるいは、本第１実施例の半導体集積回路において、前記補助信号ＡＵＸ１が得られる前記インバータの出力部分に、数ＧΩ程度のプルアップ抵抗ないしはプルダウン抵抗を備えるようにしてもよい。これによって、動作の安定性をより向上することが可能である。このようにプルアップ抵抗乃至はプロダウン抵抗の抵抗値を１〜１００ＧΩとすれば、電源電圧５Ｖでこれらプルアップ抵抗やプルダウン抵抗に流れる電流は、５〜５００ｎＡ程度である。従って、スタンバイ電流を精度良く測定できる。
【００７６】
なお、本第１実施例において、前記ＰチャネルＭＯＳトランジスタＴＰ３１が一旦オン状態となった後、前記補助信号兼用入力端子ＡＸ１からＬ状態を入力することで、前記補助信号ＡＵＸ１をＨ状態としたり、前記ＰチャネルＭＯＳトランジスタＴＰ３１をオフ状態とすることは比較的困難である。特に、前記ＰチャネルＭＯＳトランジスタＴＰ３１のオン抵抗が低くなる程、これがより困難となる。ここで、このように前記ＰチャネルＭＯＳトランジスタＴＰ３１をオフ状態とするのであれば、前記補助信号兼用入力端子ＡＸ１へＬ状態を入力しながら、本第１実施例の半導体集積回路のチップ電源を投入するようにすればよい。
【００７７】
なお、本発明において、前記補助信号ＡＵＸ（実施例のＡＵＸ１及びＡＵＸ２に相当）の利用方法を特に限定するものではない。即ち、前述のようなスタンバイ電流測定の際や、スキャンパス方式やバウンダリスキャンレジスタを用いたテスト方法等で用いられる種々の信号に用いることができる。例えば、前記図９〜前記図１１の符号２２へ入力する前記電源ＯＵＴＶＤＤの信号に代えて、本発明の前記補助信号ＡＵＸを用いることもできる。
【００７８】
図３は、本発明が適用された第２実施例の半導体集積回路の入力回路の回路図である。
【００７９】
本第２実施例については、この図３及び前記図２を比較して明らかなとおり、前記第１実施例に対してダイオードＤ５を備えたものである。
【００８０】
前述したように、前記第１実施例においては、前記ＰチャネルＭＯＳトランジスタＴＰ３１がオン状態のとき、前記補助信号兼用入力端子ＡＸ１へＬ状態を入力したとしても、前記補助信号ＡＵＸ１をＨ状態とし、前記ＰチャネルＭＯＳトランジスタＴＰ３１をオフとすることは比較的困難である。
【００８１】
しかしながら、本第２実施例においては、前記ダイオードＤ５を備えることで、前記補助信号兼用入力端子ＡＸ１へＬ状態を入力すれば、比較的簡単に前記ＰチャネルＭＯＳトランジスタＴＰ３１をオフ状態とすることが可能である。
【００８２】
なお、本第２実施例の前記補助信号兼用入力端子ＡＸ１への信号の入力に対する動作をまとめると、次のとおりである。
【００８３】
（１）前記補助信号兼用入力端子ＡＸ１がＨ状態のとき：前記補助信号ＡＵＸ１はＨ状態となる。電源補強は有り。
（２）前記補助信号兼用入力端子ＡＸ１がＬ状態のとき：前記補助信号ＡＵＸ１はＨ状態となる。電源補強は行われない。
【００８４】
図４は、本発明が適用された半導体集積回路の第３実施例の入力回路の回路図である。
【００８５】
本第３実施例については、半導体集積回路の内部回路に用いる電源系統と、当該半導体集積回路外部へ信号を出力する出力回路の電源系統とが独立したものとなっている。即ち、内部回路の電源系統は、電源配線ＩＣＶＤＤとグランド配線ＧＮＤとによって供給されるものである。一方、出力回路の電源系統は、前記電源配線ＯＵＴＶＤＤと前記グランド配線ＧＮＤとによって供給されるものである。例えば本第３実施例については、この図４と前記図２とを比較して明らかなとおり、前記ＰチャネルＭＯＳトランジスタＴＰ３１は前記補助信号兼用入力端子ＡＸ２と電源配線ＯＵＴＶＤＤとの間をオンオフするものである。
【００８６】
ここで、前記ＰチャネルＭＯＳトランジスタＴＰ３１をオフ状態とする場合には、まず、前記電源配線ＯＵＴＶＤＤへの、その半導体集積回路外部からの電源供給を停止する。このように該電源配線ＯＵＴＶＤＤへの電源供給を停止したとしても、一般的には、半導体集積回路の内部回路の論理状態には影響を与えないものである。
【００８７】
この後、前記補助信号兼用入力端子ＡＸ２へ入力する論理状態をＬ状態とする。すると、前記ＰチャネルＭＯＳトランジスタＴＰ３１を、比較的容易にオフ状態とすることができる。
【００８８】
このように前記ＰチャネルＭＯＳトランジスタＴＰ３１がオフ状態となった後に、前記電源配線ＯＵＴＶＤＤへの電源の供給を再開すればよい。
【００８９】
図５は、本第３実施例における半導体集積回路チップの概略平面図である。
【００９０】
この図５に示される如く、前記補助信号ＡＵＸ１等が用いられる内部回路は、半導体集積回路チップ１の符号２で示される中心側の領域に作り込まれる。又、該内部回路領域２の周囲には、符号４で示される如く、内部回路で特に用いられる電源を供給する、前記電源配線ＩＣＶＤＤ及び前記グランド配線ＧＮＤが設けられている。又、この外側には、符号５で示される如く、出力回路で用いられる電源を供給する、前記電源配線ＯＵＴＶＤＤ及び前記グランド配線ＧＮＤが設けられている。又、この符号５の周辺に、当該半導体集積回路の外部へ信号を出力する際に用いる出力回路が作り込まれている。
【００９１】
なお、本第３実施例において、前記補助信号兼用入力端子ＡＸ２に入力される論理状態及び前記電源配線ＯＵＴＶＤＤの電源電位に対する動作は次のとおりである。
【００９２】
（１）前記補助信号兼用入力端子ＡＸ２がＨ状態であり、且つ、前記電源配線ＯＵＴＶＤＤから電源供給有り（ＯＵＴＶＤＤがＨ状態）のとき：前記補助信号ＡＵＸ１がＬ状態となる。電源補強が行われる。
（２）前記補助信号兼用入力端子ＡＸ２がＬ状態であり、且つ、前記電源配線ＯＵＴＶＤＤに電源が供給されているとき：前記補助信号ＡＵＸ１の論理状態は不定となる。前記ＰチャネルＭＯＳトランジスタＴＰ３１がオン状態であれば、前記電源配線ＯＵＴＶＤＤと前記補助信号兼用入力端子ＡＸ２との間が短絡状態となって大きな電流が流れてしまうが、通常はこの後前記ＰチャネルＭＯＳトランジスタＴＰ３１はオフ状態となる。
（３）前記補助信号兼用入力端子ＡＸ２がＬ状態であり、且つ、前記電源配線ＯＵＴＶＤＤへの電源供給が無い（ＯＵＴＶＤＤがＬ状態）とき：前記補助信号ＡＵＸ１はＨ状態となる。電源補強は行われない。
【００９３】
図６は、本発明が適用された半導体集積回路の第４実施例の入力回路の回路図である。
【００９４】
本第４実施例においては、前記スイッチ素子ＳＷとして用いられる前記ＰチャネルＭＯＳトランジスタＴＰ３１に代えて、同じく前記スイッチ素子ＳＷとして用いられる前記ＮチャネルＭＯＳトランジスタＴＮ３１を用いるようにしている。又、該ＮチャネルＭＯＳトランジスタＴＮ３１は、前記補助信号兼用入力端子ＡＸ３と前記グランド配線ＧＮＤとの間をオンオフするものである。
【００９５】
本第４実施例については、前記補助信号兼用入力端子ＡＸ３からＬ状態が入力される場合、前記補助信号ＡＵＸ２がＨ状態となり、前記ＮチャネルＭＯＳトランジスタＴＮ３１がオン状態となる。従って、このように前記補助信号兼用入力端子ＡＸ３にＬ状態が入力されると、本第４実施例では、前記グランド配線ＧＮＤ等で供給される電源の供給能力が補強される。
【００９６】
一方、前記補助信号兼用入力端子ＡＸ３からＨ状態が入力される場合、前記補助信号ＡＵＸ２はＬ状態となり、前記ＮチャネルＭＯＳトランジスタＴＮ３１はオフ状態となる。従って、該補助信号兼用入力端子ＡＸからＨ状態が入力される場合、特に電源供給能力は補強されない。
【００９７】
このように、本発明は、当該第４実施例の如く、前記グランド配線ＧＮＤ側へと適用することも可能である。
【００９８】
以上説明したように、前記第１実施例〜前記第４実施例によれば、様々なテスト方法に用いる専用の信号や、新たに追加する機能に用いる信号等に利用可能な、前記補助信号ＡＵＸ１、ＡＵＸ２を提供することが可能である。
【００９９】
例えば、これら補助信号ＡＵＸ１、ＡＵＸ２を、前記図９〜前記図１１の符号２２の配線に入力される信号として用いることもできる。即ち、前記図９〜前記図１１の前記電源ＯＵＴＶＤＤに代えて、前記補助信号ＡＵＸ１、ＡＵＸ２を用いることも可能である。このように前記補助信号ＡＵＸ１及びＡＵＸ２を用いることで、半導体集積回路に備えられた前記電源配線ＶＤＤ、前記電源配線ＯＵＴＶＤＤあるいは前記グランド配線ＧＮＤ等に用いる複数の端子やピンの一部を流用し、前記プルアップ抵抗１５の切断の制御を行うことが可能である。
【０１００】
又、このように前記プルアップ抵抗１５の切断の制御を行っていても、その半導体集積回路には従来とほぼ同様の電源が供給され、前記特願平６−６１５８８と異なり、テスト時に出力回路の前記電源ＯＵＴＶＤＤを供給することも可能であり、該出力回路のテストをより正確に行うことができる。
【０１０１】
従って、前記図９〜前記図１１に対して前記補助信号ＡＵＸ１、ＡＵＸ２を用いた場合には、その出力回路をも含め、半導体集積回路の基本的に全ての回路を動作させながら、前記スタンバイ電流測定を行うことが可能である。又、このようなスタンバイ電流測定の際、前記プルアップ抵抗１５を全て切り離すことも可能である。従って、該プルアップ抵抗１５へ電流が流れてしまうことを考慮する必要がないため、大抵のテストパターンをより自由に用いながらスタンバイ電流測定のテストを保証でき、内部故障検出能力が飛躍的に上昇する。例えば機能や動作の異常までには至らない、リーケージ欠陥や、ブリッジ欠陥や、ウイーク欠陥を高確率で検出でき、長期信頼性を向上することができる。
【０１０２】
又、このようなスタンバイ電流測定のテストを、半導体集積回路の機能や動作のテストと並行して行うことも可能である。即ち、順次所定のテストパターンをその半導体集積回路へ入力しながら、これに対応するその半導体集積回路の出力パターンを観測し、その機能や動作をテストすると共に、この過程での定常時の前記スタンバイ電流を測定するということも可能である。これによって、半導体集積回路のテスト能率をより向上することが可能である。
【０１０３】
例えば、特開平１−１７９３３８等で開示されているように、半導体集積回路チップのより綿密な試験を行うために、内部に多数のテストポイントを設けると共に、２次元又は３次元とされたプローブ線及びセンス線によって、各テストポイントに対してアクセスするという、マトリックス・プロービング、あるいはクロスチェックテスト等と称する技術がある。前記図９〜前記図１１に対して前記補助信号ＡＵＸ１、２を用いて、このようなマトリックス・プロービングあるいはクロスチェックテストと並行して、前述のようなスタンバイ電流測定を行い、その半導体集積回路の不良を検出することも可能である。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば、半導体集積回路のテスト時等に用いる特殊な信号や、新たに追加する機能に用いる信号等、信号に対する制限を抑えながら、この信号に利用する、半導体集積回路パッケージに設けるピンを削減し、これによって、半導体集積回路のコスト低減や、前述のように新たに機能を追加する以前のものとの互換性の確保を可能とする半導体集積回路を提供することができるという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の要旨を示すブロック図
【図２】本発明が適用された半導体集積回路の第１実施例の入力回路の回路図
【図３】本発明が適用された半導体集積回路の第２実施例の入力回路の回路図
【図４】本発明が適用された半導体集積回路の第３実施例の入力回路の回路図
【図５】前記第３実施例の半導体集積回路チップの概略平面図
【図６】本発明が適用された半導体集積回路の第４実施例の入力回路の回路図
【図７】従来の半導体集積回路に用いられるプルアップされている入力回路の回路図
【図８】従来の半導体集積回路に用いられるプルアップされている双方向入出力回路の回路図
【図９】従来のスタンバイ電流測定を配慮したプルアップされる入力回路の回路図
【図１０】従来のスタンバイ電流測定を配慮したプルダウンされる入力回路の回路図
【図１１】従来のトランスファゲートを用いてスタンバイ電流測定を配慮したプルアップされる入力回路の回路図
【符号の説明】
１…半導体集積回路チップ
２…内部回路領域
４…内部回路の電源の配線
５…出力回路の電源配線
７…補助信号入力回路
Ｒ１〜Ｒ５…抵抗
ＴＰ１１、ＴＰ２０、ＴＰ２２、ＴＰ３０、ＴＰ３１、１２、４１
…ＰチャネルＭＯＳトランジスタ
ＴＮ１０、ＴＮ２０、ＴＮ２１、ＴＮ３０、ＴＮ３１、３１、４０
…ＮチャネルＭＯＳトランジスタ
ＡＸ、ＡＸ１〜ＡＸ３…補助信号兼用入力端子
ＡＵＸ、ＡＵＸ１、ＡＵＸ２…補助信号
ＶＤＤ…電源（又はその配線）
ＩＣＶＤＤ …内部回路用電源（又はその配線）
ＯＵＴＶＤＤ …出力回路用電源（又はその配線）
ＧＮＤ…グランド（又はその配線）[0001]
[Industrial applications]
The present invention relates to a semiconductor integrated circuit having an internal circuit operated by a power supply supplied from a power supply wiring VDD and a ground wiring GND, and particularly to (1) a special signal used at the time of a test or the like of the semiconductor integrated circuit, (2) The present invention relates to a semiconductor integrated circuit capable of utilizing a signal or the like used for a newly added function. As a result, the present invention reduces the number of pins provided in the semiconductor integrated circuit package, thereby reducing the cost of the semiconductor integrated circuit and the package and the semiconductor integrated circuit before adding a new function as described above. The present invention relates to a semiconductor integrated circuit capable of securing compatibility such as pin arrangement.
[0002]
[Prior art]
As a test method of a semiconductor integrated circuit such as an LSI (large scale integrated circuit), there is a standby current measurement. In this standby current measurement, the logic state input to and output from the semiconductor integrated circuit to be measured, and the logic state output therefrom, and in some cases, the internal logic state is set to a steady state, and the power supply current at that time is measured. is there.
[0003]
According to such a standby current measurement, a static current (static power supply current) in a standby state of the semiconductor integrated circuit can be measured. Further, in a CMOS (complementary metal oxide semiconductor) type semiconductor integrated circuit, a leakage current when a metal oxide semiconductor (MOS) transistor used in the semiconductor integrated circuit is turned off can be measured, thereby causing deterioration or failure. The presence or absence of the MOS transistor can be determined.
[0004]
FIG. 7 is a circuit diagram of an example of an input circuit used in a conventional CMOS semiconductor integrated circuit.
[0005]
In FIG. 7, a P-channel MOS transistor TP11 and an N-channel MOS transistor TN10 form an inverter gate used as an input buffer. The resistor R1 and the diodes D1 and D2 are used as an ESD (electrostatic discharge) countermeasure. The resistor R3 is connected between the input of the input buffer and the power supply VDD, and is used as a pull-up resistor.
[0006]
In such an input circuit, for example, when the input signal DI is fixed to the H state, the source and drain of the P-channel MOS transistor TP11 are turned off. Therefore, no current flows through the source-drain path of the P-channel MOS transistor TP11 and the drain-source path of the N-channel MOS transistor TN10, which are connected in series between the power supply VDD and the ground GND. Therefore, the static current of this input circuit is zero, and the power consumption is basically zero.
[0007]
However, for example, if the P-channel MOS transistor TP11 has, for example, a manufacturing defect or the like, the source-drain region is not completely turned off, and a leak current flows. Further, by measuring such a leak current, it is possible to inspect, for example, the presence or absence of a deteriorated MOS transistor which may cause a malfunction in the future.
[0008]
The standby current measurement when the input signal DI is in the L state will be described later in more detail.
[0009]
FIG. 8 is a circuit diagram of an example of a bidirectional input / output circuit used in a conventional CMOS semiconductor integrated circuit.
[0010]
In this input / output circuit, the P-channel MOS transistor TP20 and the N-channel MOS transistor TN20 form an inverter gate serving as an output buffer. Further, the P-channel MOS transistor TP22 and the N-channel MOS transistor TN21 form an inverter gate used as an input buffer. The resistor R2 and the diodes D3 and D4 are provided as a measure against ESD. The resistor R4 is connected to the power supply VDD and is a pull-up resistor.
[0011]
Further, an OR logic gate G50 and an AND logic gate G51 control whether the output buffer outputs an H state, an L state, or a high impedance state.
[0012]
That is, in the bidirectional input / output circuit, when the output selection signal SEL generated from the internal circuit goes to the L state, the P-channel MOS transistor TP20 is turned off, and the N-channel MOS transistor TN20 is also turned off. It becomes. On the other hand, when the output selection signal SEL goes to the H state, the output buffer outputs a signal obtained by inverting the logical state of the output signal SO output from the internal circuit.
[0013]
That is, when the output selection signal SEL goes high and the output signal SO goes high, the P-channel MOS transistor TP20 is turned off and the N-channel MOS transistor TN20 is turned on. The output buffer outputs the L state. On the other hand, when the output selection signal SEL goes high and the output signal SO goes low, the P-channel MOS transistor TP20 is turned on and the N-channel MOS transistor TN20 is turned off. The H state is output from the output buffer. A signal output from the output buffer is output from a terminal DIO provided on a package of the semiconductor integrated circuit.
[0014]
In such a bidirectional input / output circuit, for example, in a steady state in which the output selection signal SEL is fixed to an H state and the output signal SO is fixed to an L state, the P-channel MOS of the output buffer is The transistor TP20 is turned on, the N-channel MOS transistor TN20 is turned off, the P-channel MOS transistor TP22 of the input buffer is turned off, and the N-channel MOS transistor TN21 is turned on.
[0015]
Therefore, in the output buffer, the input buffer, the OR logic gate G50, the AND logic gate G51, and the like, the static current is zero and the power consumption is basically zero.
[0016]
However, for example, when the P-channel MOS transistors TP20 and TP22, the N-channel MOS transistors TN20 and TN21, and the MOS transistors used for the OR logic gate G50 and the AND logic gate G51 are defective, the steady state However, a static current is generated due to the leak current. Therefore, by performing the standby current measurement as described above while keeping such a bidirectional input / output circuit in a steady state, it is possible to find out the existence of a defect in the MOS transistor used.
[0017]
Regarding the path of entry of a defect, for example, in a manufacturing process of a semiconductor integrated circuit, cleaning may be insufficient or foreign matter may enter. Further, if foreign matter has adhered to the semiconductor integrated circuit chip, the operating characteristics of the semiconductor integrated circuit may be reduced, or the semiconductor integrated circuit may be completely defective at a later date. In the case where foreign matter has adhered to the surface as described above, generally, a leak current can be detected by, for example, the standby current measuring method. Therefore, by detecting the leak current in this way, it is possible to determine the defect of the operation characteristic or the like in which the operation characteristic may be deteriorated.
[0018]
Such a standby current measuring method is based on I_DDQTest or steady-state current I_DDQAlso called a measurement test. In addition, the evaluation test pattern employed in such a test is, for example, selected from a large number of functional test test patterns created by the user. However, among such test patterns for evaluation, as will be described later, for example, a current flowing to the pull-up resistor in FIG. 7 or FIG. When a current flows, the leak current cannot be sufficiently detected. Therefore, a test pattern in which such a large current flows or a circuit pattern in which the operation of the circuit becomes unstable cannot be used.
[0019]
For example, in a device using a pull-up resistor or a device using a pull-down resistor as shown in FIGS. 7 and 8 described above, when a current flows through these pull-up resistor or pull-down resistor, the above-described leak current is detected. Can not do it.
[0020]
Therefore, as shown in FIGS. 7 and 8, in the case of using the pull-up resistor or the pull-down resistor, it is necessary to select a test pattern to be added at the time of measuring the standby current. That is, in the circuit using the pull-up resistor, the standby current measurement as described above must be performed while the logic state of the pulled-up portion is set to the H state. Alternatively, in a circuit using a pull-down resistor, the above-described standby current measurement must be performed while the logic state of the pulled-down portion is set to the L state. Therefore, it is very difficult to create a test pattern used for such a standby current measurement.
[0021]
Furthermore, in order to more reliably find the deterioration or failure of the transistor or the like by the standby current measurement, it is desirable that the static current can be measured while each node is set to the H state or the L state. For example, in FIG. 7, it is difficult to detect the deterioration or failure of the P-channel MOS transistor TP11 without measuring the static current when the input signal DI is in the L state. However, when the L state is set as described above, a current flows through the pull-up resistor as described above, so that it is difficult to measure a static current.
[0022]
For this reason, in Japanese Patent Application Laid-Open No. 4-152714, in order to prevent a current from flowing through the pull-up resistor or the pull-down resistor during such a standby current measurement, the pull-up resistor or the pull-down resistor is connected to the standby resistor. There is disclosed a technique of providing a control signal terminal for controlling disconnection at the time of current measurement. In Japanese Patent Application Laid-Open No. 4-152714, the pull-up resistor and the pull-down resistor are turned on / off in accordance with a signal input to the control signal terminal, for example, using a P-channel MOS transistor or an N-channel MOS transistor when measuring the standby current. Are separated. Therefore, at the time of the standby current measurement, no current flows through these pull-up resistors and pull-down resistors, so that a more flexible test pattern can be selected.
[0023]
On the other hand, a method called a scan path method has been conventionally used in order to facilitate a test of a semiconductor integrated circuit such as an LSI. In this method, all flip-flops in a circuit are disconnected from a normal circuit connection at the time of a test and switched to one long shift register. Further, in this method, access to each flip-flop under test is performed while operating all flip-flops as one shift register.
[0024]
For example, a desired test pattern is input serially while operating all flip-flops as one shift register. Alternatively, when reading out the logic states of the flip-flops, all the flip-flops are operated as one shift register, and the logic states are sequentially shifted and read out.
[0025]
Generally, a logic circuit can be divided into a sequential circuit such as a flip-flop or a counter and a combinational circuit such as a gate. In such a scan path test method, a logic circuit to be tested can be separately tested for such a sequential circuit portion and a combinational circuit portion.
[0026]
On the other hand, as a conventional test method for a semiconductor integrated circuit such as an LSI, there is a method using a so-called boundary scan register.
[0027]
This means that a boundary scan register is connected in advance to the input or output of a logic circuit to be tested, such as a user circuit, and to the inside thereof. Further, when setting a logic state such as an input or an output of the logic circuit to be tested or reading the logic state, access is made through the boundary scan register.
[0028]
The general boundary scan register mainly includes a flip-flop and a multiplexer. In setting the logical state, a large number of boundary scan registers are formed into one long shift register by switching a multiplexer in each boundary scan register. Therefore, the logical state of each boundary scan register can be set by sequentially shifting and inputting a serial data pattern to such a shift register.
[0029]
On the other hand, when reading the logical state of each of the boundary scan registers, a large number of boundary scan registers are similarly configured as one long shift register by switching an internal multiplexer. Further, the logic state of each of the boundary scan registers is sequentially read out of the semiconductor integrated circuit while sequentially shifting data serially from the shift register configured as described above.
[0030]
As described above, as a test method of a semiconductor integrated circuit such as an LSI, the above-described standby current measurement method, a scan path method, and a test method using a boundary scan register have been described. Most of these and other semiconductor integrated circuit test methods use unique signals during the test.
[0031]
For example, in the scan path method, at least a signal for switching all flip-flops in a circuit to be tested to a long shift register is necessary as described above. Further, in the test method using the boundary scan register, a signal for switching the multiplexer included in the boundary scan register is required. Also, in the standby current measurement, generally, a dedicated signal is required for a test as described in, for example, Japanese Patent Laid-Open No. 4-152714.
[0032]
For this reason, as disclosed in Japanese Patent Application No. 6-61588, which was not disclosed at the time of filing the present invention, as shown in FIGS. The pull-up and pull-down resistors are separated.
[0033]
For example, in FIG. 9, a pull-up resistor 15 is provided on the input side of an input buffer 14 connected to a pad 11 connected to the outside of the semiconductor integrated circuit. Here, a P-channel MOS transistor 12 and an inverter gate 13 are provided for the pull-up resistor 15. The power supply OUTVDD for the output circuit of the semiconductor integrated circuit is connected to the inverter gate 13. This power supply OUTVDD is independent of the power supply VDD of the internal circuit.
[0034]
In FIG. 10, a pull-down resistor 15 is provided at the input of the input buffer 14. The pull-down resistor 15 is provided with an N-channel MOS transistor 31. The power supply OUTVDD is connected to the gate of the N-channel MOS transistor 31.
[0035]
Next, in FIG. 11, a pull-up resistor 15 is connected to the input of the input buffer 14. Further, the pull-up resistor 15 is provided with an N-channel MOS transistor 40, a P-channel MOS transistor 41 and the inverter gate 13. The N-channel MOS transistor 40 and the P-channel MOS transistor 41 form a transfer gate. The power supply OUTVDD is connected to the gate of the N-channel MOS transistor 40 and the input of the inverter gate 13.
[0036]
In the input circuit using the pull-up resistor or the pull-down resistor as shown in FIGS. 9 to 11, when the standby current is measured as described above, the supply of the power supply OUTVDD is stopped (the power supply OUTVDD is not supplied). (The potential is in the L state). As a result, in FIG. 9, the P-channel MOS transistor 12 is turned off, and the pull-up resistor 15 is disconnected. In FIG. 10, the N-channel MOS transistor 31 is turned off, and the pull-down resistor 15 is disconnected. In FIG. 11, the transfer gate is turned off, and the pull-up resistor 15 is disconnected.
[0037]
As described above, in Japanese Patent Application No. 6-61588, the pull-up resistor and the pull-down resistor can be separated as described above by stopping the power supply of the power source OUTVDD during the standby current measurement as described above. . Therefore, no current flows through these pull-up resistors and pull-down resistors, so that a more flexible test pattern can be applied in the standby current measurement.
[0038]
Further, in Japanese Patent Application No. 6-61588, since the control of disconnection of the pull-up resistor and the pull-down resistor is performed by the power supply OUTVDD, it is not necessary to newly provide a pin provided in the package of the semiconductor integrated circuit. .
[0039]
Further, Japanese Patent Application Laid-Open No. 2-201938 discloses a technique for reducing the number of input pins. That is, power is supplied to a plurality of different circuit parts by independent power supply systems, and a power supply line of another circuit part is connected to a signal of one circuit part as a signal input. This allows the pins normally used for power supply to be used for signal input.
[0040]
In Japanese Patent Laid-Open No. 5-150017, an independent power supply system is provided, and an input terminal of each power supply system is connected to, for example, an enable input of a tri-state output buffer. Thus, the control of the internal circuit is performed at the same time depending on the presence or absence of power supply from a certain power supply system.
[0041]
[Problems to be solved by the invention]
However, in Japanese Patent Application Nos. 6-61588, 2-201938 and 5-150017, a power supply pin for supplying power from outside the semiconductor integrated circuit is also used as an input pin for inputting a signal from outside. Therefore, the operation of the internal circuit is restricted.
[0042]
For example, in Japanese Patent Application No. 6-61588, when a signal for disconnecting the pull-up resistor or the pull-down resistor is input, power for the output circuit cannot be supplied. For this reason, in such an output circuit, the leak current cannot be detected by the above-described standby current measuring method, and an internal defect or the like cannot be detected.
[0043]
In Japanese Patent Application Laid-Open No. Hei 2-201938, a power supply pin for supplying power to a certain circuit part is also used for signal input to another circuit part. The power supply to the other circuit is limited. The same applies to JP-A-5-150017. Further, in JP-A-2-201938 and JP-A-5-150017, a resistive open defect (unconnected defect) related to a via or a contact which is difficult to be detected by the standby current measuring method is used as an output corresponding to an input test pattern. It cannot be detected in the test pattern. Further, it is impossible to detect a standby current failure and a logic failure simultaneously.
[0044]
The present invention has been made in order to solve the above conventional problems, a special signal used at the time of testing a semiconductor integrated circuit, a signal used for a newly added function, and the like, while suppressing restrictions on the signal, Reduces the number of pins provided in the semiconductor integrated circuit package used for signals, thereby reducing the cost of the semiconductor integrated circuit and ensuring compatibility with those before adding new functions as described above. It is an object to provide a semiconductor integrated circuit.
[0045]
[Means for achieving the object]
The present invention relates to a semiconductor integrated circuit having an internal circuit operated by a power supply supplied from a power supply wiring VDD and a ground wiring GND, in accordance with an auxiliary signal input terminal AX for inputting an auxiliary signal and a signal input to a gate input. One is the auxiliary signal / input terminal AX, the other is the power supply line VDD or the ground line GND, a switch element SW for turning on / off between them, and an input is connected to the auxiliary signal / input terminal AX; An auxiliary signal input circuit for generating an auxiliary signal AUX used in an internal circuit and generating a signal to be input to the gate input of the switch element SW, wherein the switch element SW is turned on.SometimesWhen the same potential as the connected power supply wiring VDD or the ground wiring GND is input to the auxiliary signal input terminal AX, the switch element SW is turned on by a signal output from the auxiliary signal input circuit. The object is achieved by reinforcing the power supply capability of the power supplied from the power supply line VDD or the ground line GND by the current of a signal input to the auxiliary signal / input terminal AX. It is.
[0046]
or,In the semiconductor integrated circuit, the object is achieved by providing a diode in a path from the auxiliary signal / input terminal AX to the power supply line VDD or the ground line GND via the switch element SW. In addition, the setting of the logic state input from the auxiliary signal / shared input terminal AX can be performed more easily.
[0047]
or,It has an internal circuit that operates on the first power supply supplied from the power supply wiring VDD and the ground wiring GND, and is different from the first power supply and supplied from the second power supply wiring OUTVDD and the ground wiring GND. In the semiconductor integrated circuit to which the power is supplied from the outside, one is the auxiliary signal / input terminal AX and the other is the auxiliary signal / input terminal AX according to the signal input to the auxiliary signal and the gate input. A switch element SW for turning on / off the second power supply line OUTVDD or the ground line GND and an input connected to the auxiliary signal / input terminal AX to generate an auxiliary signal AUX used in the internal circuit, An auxiliary signal input circuit that operates on the first power supply and generates a signal to be input to the gate input of the switch element SW And when the same potential as the second power supply line OUTVDD or the ground line GND connected when the switch element SW is turned on is input to the auxiliary signal / input terminal AX, the auxiliary signal input circuit The switch element SW is turned on by a signal output from the second power supply line OUTVDD or a power supply of a power supply supplied from the second power supply line OUTVDD or the ground line GND by a current of a signal input to the auxiliary signal / input terminal AX. The object has been achieved by reinforcing the ability.
[0048]
[Action]
The present invention focuses on the fact that a plurality of pins provided inside a semiconductor integrated circuit are usually provided for a power supply and a ground. Even if there is only one power supply system externally supplied to the semiconductor integrated circuit, a plurality of pins are usually provided as described above. This is because the current related to the power supplied from outside the semiconductor integrated circuit is larger than the current related to the signal input from the outside. For this reason, the number of pins related to the power supply provided in the package of the semiconductor integrated circuit is set to be plural, so that the occurrence of voltage drop and power supply noise is suppressed.
[0049]
Focusing on this point, in the present invention, among a plurality of power supply pins and ground pins used under the same system power supply condition, a very small part of the plurality of power supply pins and ground pins is used for some signal used in the internal circuit of the semiconductor integrated circuit (hereinafter, referred to as (Referred to as an auxiliary signal). For this reason, it is possible to provide a pin used for inputting such an auxiliary signal while suppressing a decrease in power supply capability to some extent. In particular, in the present invention, the power supply pin or the ground pin used for inputting such an auxiliary signal is used as much as possible to reinforce the power supply capability.
[0050]
Alternatively, from another viewpoint, in the semiconductor integrated circuit of the present invention, the input pin of the auxiliary signal used for the internal circuit, which is provided independently of the power supply, is also connected to the semiconductor integrated circuit to the extent possible. It is also used to reinforce the ability to supply power from outside.
[0051]
For example, when the auxiliary signal in the H state is input from outside the semiconductor integrated circuit, the auxiliary signal reinforces the power supply capability on the power supply wiring side. Alternatively, when the L-state auxiliary signal is input, the power supply capability on the ground wiring side is reinforced. Even if the power supply capability is reinforced as described above, in the present invention, the use restriction on the auxiliary signal is minimized.
[0052]
FIG. 1 is a block diagram showing the gist of the present invention.
[0053]
First, in FIG. 1, reference symbol AX is an auxiliary signal / input terminal or an auxiliary signal / input pin (hereinafter, referred to as an auxiliary signal / input terminal). The auxiliary signal input terminal AX is for inputting the above-mentioned auxiliary signal. Further, in the present invention, in addition to such an auxiliary signal input terminal AX, a switch element SW and an auxiliary signal input circuit 7 are provided.
[0054]
First, the switch element SW turns on and off the portion between the auxiliary signal / input terminal AX and the power supply line VDD. Alternatively, the switch element SW may turn on and off between the auxiliary signal / input terminal AX and the ground wiring GND. The power supply line VDD and the ground line GND are paired to supply power to the semiconductor integrated circuit.
[0055]
Next, the input of the auxiliary signal input circuit 7 is first connected to the auxiliary signal / input terminal AX. The auxiliary signal input circuit 7 generates the auxiliary signal AUX used in the internal circuit of the semiconductor integrated circuit according to the logic state of the auxiliary signal / input terminal AX. Further, the auxiliary signal input circuit 7 generates a signal for controlling on / off of the switch element SW. The signal for controlling the on / off operation is input to the gate input of the switch element SW.
[0056]
Here, first, for example, when the H state is input from the auxiliary signal / input terminal AX, the auxiliary signal input circuit 7 sets the auxiliary signal AUX used in the internal circuit of the semiconductor integrated circuit to the H state, and the L state is input. Then, the auxiliary signal AUX is set to the L state. Alternatively, the auxiliary signal AUX may be set to the L state when the H state is input to the auxiliary signal / shared input terminal AX, and the auxiliary signal AUX may be set to the H state when the L state is input.
[0057]
In the present invention as described above, for example, the case where the switch element SW turns on and off between the auxiliary signal / input terminal AX and the power supply wiring VDD is as follows.
[0058]
That is, when the H state is input from the auxiliary signal input terminal AX, in the present invention, the switch element SW is turned on by the signal S1 output from the auxiliary signal input circuit 7. As a result, a current flows from the auxiliary signal / input terminal AX to the power supply wiring VDD via the switch element SW. This reinforces the power supply capability of the power supplied by the power supply line VDD and the ground line GND. On the other hand, when the L state is input from the auxiliary signal / input terminal AX, the switch element SW is turned off by the signal S1.
[0059]
On the other hand, in the present invention, the case where the switch element SW turns on and off between the auxiliary signal / input terminal AX and the ground wiring GND is as follows.
[0060]
That is, when an L state is input from the auxiliary signal / input terminal AX, the switch element SW is turned on by the signal S1 output from the auxiliary signal input circuit 7. As a result, a current flows from the ground wiring GND side to the auxiliary signal / input terminal AX via the switch element SW, thereby providing power supply capability of the power supplied by the power wiring VDD and the ground wiring GND. Is reinforced. On the other hand, when the H state is input from the auxiliary signal / input terminal AX, the switch element SW is turned off by the signal S1.
[0061]
As described above, in the present invention, first, even if a signal for generating the auxiliary signal AUX used in the internal circuit of the semiconductor integrated circuit is input from the auxiliary signal / input terminal AX, the power supply wiring VDD and The power supply by the ground wiring GND is not adversely affected. That is, even if the H state or the L state is input from the auxiliary signal / input terminal AX, whether or not the power supply capability supplied by the power supply line VDD or the ground line GND is enhanced. It has no effect beyond this effect.
[0062]
Further, the auxiliary signal AUX may be, for example, a signal used for a function newly added to a semiconductor integrated circuit widely used before. In this case, care must be taken to ensure compatibility of packages and package pins so that a semiconductor integrated circuit with a new function can be used as a semiconductor integrated circuit before such a function is added. it can.
[0063]
For example, in consideration of such compatibility, when a newly added function is not used, for example, when the auxiliary signal / input terminal AX is in the H state, the switch element SW is connected to the auxiliary signal / input terminal AX. What is necessary is just to turn on between the input terminal AX and the power supply wiring VDD. On the other hand, when the added function is not used, for example, when the auxiliary signal / input terminal AX is in the L state, the switch element SW is connected to the auxiliary signal / input terminal AX and the ground line GND. May be turned on.
[0064]
As described above, in the present invention, there are special signals used at the time of testing a semiconductor integrated circuit, signals used for a newly added function, and the like. While providing pins and terminals provided in the semiconductor integrated circuit package, the number of pins and terminals can be reduced as a whole. That is, since the auxiliary signal / input terminal AX used for such a signal is also used to reinforce the power supply capability, the number of pins and terminals is reduced overall. As a result, it is possible to reduce the cost of the semiconductor integrated circuit and to ensure compatibility with the one before adding a new function as described above.
[0065]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0066]
FIG. 2 is a circuit diagram of an input portion of the first embodiment of the semiconductor integrated circuit to which the present invention is applied.
[0067]
2, a P-channel MOS transistor TP31 is provided as the switch element SW shown in FIG. The auxiliary signal input circuit 7 includes a resistor R5, a P-channel MOS transistor TP30, and an N-channel MOS transistor TN30.
[0068]
In FIG. 2, a signal input from auxiliary signal / input terminal AX1 (hereinafter, simply referred to as input terminal AX) is inverted by an inverter gate constituted by P-channel MOS transistor TP30 and N-channel MOS transistor TN30. Is done. The inverted signal is output to the internal circuit of the semiconductor integrated circuit as the auxiliary signal AUX1, and is also output to the gate of the P-channel MOS transistor TP31.
[0069]
Therefore, when it is desired to input the H state as the auxiliary signal AUX1 used in the internal circuit of the semiconductor integrated circuit, the auxiliary signal / input terminal AX1 may be set to the H state. Alternatively, when the auxiliary signal AUX1 is set to the L state, the L state may be input from the auxiliary signal / shared input terminal AX1.
[0070]
When the H state is input from the auxiliary signal / input terminal AX1, the P-channel MOS transistor TP31 is turned on, and the current of the signal input to the auxiliary signal / input terminal AX1 causes the power supply line VDD to be turned on. The power supply capability of the supplied power can be reinforced. On the other hand, when the auxiliary signal / shared input terminal AX1 is in the L state, the P-channel MOS transistor TP31 is turned off, and the power supply capability is not enhanced.
[0071]
As described above, in the first embodiment, the present invention can be specifically realized by using the MOS transistors and the like. That is, since the auxiliary signal AUX1 to be input to the internal circuit is generated, any logic state can be input to the auxiliary signal / input terminal AX1 in either the H state or the L state. In addition, no matter which logic state is input, the power supplied through the power supply wiring VDD has no more influence than whether the power supply capability is reinforced.
[0072]
In the first embodiment, it is desirable that the resistance between the source and the drain of the P-channel MOS transistor TP31 when it is turned on be lower. For example, it is preferable that the resistance is about several Ω to several hundred Ω.
[0073]
In this embodiment, even if the auxiliary signal / shared input terminal AX1 is not connected to an external circuit of the semiconductor integrated circuit, the auxiliary signal / shared input terminal AX1 and the auxiliary signal / shared input terminal AX1 are not connected because of the P-channel MOS transistor TP31. The impedance between the power supply line VDD and the power supply line VDD does not rise abnormally. Therefore, it is not necessary to provide a pull-up resistor or a pull-down resistor in the auxiliary signal / input terminal AX1.
[0074]
In the first embodiment, a Schmitt-type input is provided between the output of the inverter gate composed of the P-channel MOS transistor TP30 and the N-channel MOS transistor TN30 and the internal circuit using the auxiliary signal AUX1. A logic gate, for example, a Schmitt-type input buffer gate may be used. This makes it possible to further improve the operation stability.
[0075]
Alternatively, in the semiconductor integrated circuit of the first embodiment, a pull-up resistor or a pull-down resistor of about several GΩ may be provided at an output portion of the inverter from which the auxiliary signal AUX1 is obtained. This makes it possible to further improve the operation stability. If the resistance value of the pull-up resistor or the pro-down resistor is 1 to 100 GΩ, the current flowing through the pull-up resistor or the pull-down resistor at a power supply voltage of 5 V is about 5 to 500 nA. Therefore, the standby current can be accurately measured.
[0076]
In the first embodiment, after the P-channel MOS transistor TP31 is once turned on, the auxiliary signal AUX1 is set to the H state by inputting the L state from the auxiliary signal / shared input terminal AX1, It is relatively difficult to turn off the P-channel MOS transistor TP31. In particular, this becomes more difficult as the on-resistance of the P-channel MOS transistor TP31 decreases. Here, if the P-channel MOS transistor TP31 is turned off as described above, the chip power of the semiconductor integrated circuit of the first embodiment is turned on while inputting the L state to the auxiliary signal / input terminal AX1. What should I do?
[0077]
In the present invention, the method of using the auxiliary signal AUX (corresponding to AUX1 and AUX2 in the embodiment) is not particularly limited. That is, it can be used for various signals used in the above-described standby current measurement, a scan path method, a test method using a boundary scan register, and the like. For example, the auxiliary signal AUX of the present invention may be used instead of the signal of the power supply OUTVDD input to the reference numeral 22 in FIGS. 9 to 11.
[0078]
FIG. 3 is a circuit diagram of an input circuit of a semiconductor integrated circuit according to a second embodiment to which the present invention is applied.
[0079]
As apparent from the comparison between FIG. 3 and FIG. 2, the second embodiment includes a diode D5 in the first embodiment.
[0080]
As described above, in the first embodiment, when the P-channel MOS transistor TP31 is in the ON state, the auxiliary signal AUX1 is set to the H state even if the L state is input to the auxiliary signal / input terminal AX1; It is relatively difficult to turn off the P-channel MOS transistor TP31.
[0081]
However, in the second embodiment, the provision of the diode D5 makes it possible to relatively easily turn off the P-channel MOS transistor TP31 by inputting the L state to the auxiliary signal / input terminal AX1. It is possible.
[0082]
The operation of the second embodiment for inputting a signal to the auxiliary signal / input terminal AX1 is summarized as follows.
[0083]
(1) When the auxiliary signal / shared input terminal AX1 is in the H state: The auxiliary signal AUX1 is in the H state. There is power supply reinforcement.
(2) When the auxiliary signal / shared input terminal AX1 is in the L state: The auxiliary signal AUX1 is in the H state. No power reinforcement.
[0084]
FIG. 4 is a circuit diagram of an input circuit according to a third embodiment of the semiconductor integrated circuit to which the present invention has been applied.
[0085]
In the third embodiment, the power supply system used for the internal circuit of the semiconductor integrated circuit and the power supply system of the output circuit that outputs a signal to the outside of the semiconductor integrated circuit are independent. That is, the power supply system of the internal circuit is supplied by the power supply wiring ICVDD and the ground wiring GND. On the other hand, the power supply system of the output circuit is supplied by the power supply wiring OUTVDD and the ground wiring GND. For example, in the third embodiment, as apparent from a comparison between FIG. 4 and FIG. 2, the P-channel MOS transistor TP31 turns on / off between the auxiliary signal / input terminal AX2 and the power supply line OUTVDD. It is.
[0086]
Here, when turning off the P-channel MOS transistor TP31, first, the supply of power to the power supply wiring OUTVDD from outside the semiconductor integrated circuit is stopped. Even when the power supply to the power supply wiring OUTVDD is stopped in this way, generally, it does not affect the logic state of the internal circuit of the semiconductor integrated circuit.
[0087]
Thereafter, the logic state input to the auxiliary signal / shared input terminal AX2 is set to L state. Then, the P-channel MOS transistor TP31 can be turned off relatively easily.
[0088]
After the P-channel MOS transistor TP31 is turned off, the supply of power to the power supply wiring OUTVDD may be restarted.
[0089]
FIG. 5 is a schematic plan view of a semiconductor integrated circuit chip according to the third embodiment.
[0090]
As shown in FIG. 5, an internal circuit in which the auxiliary signal AUX1 and the like are used is formed in a central area of the semiconductor integrated circuit chip 1 indicated by reference numeral 2. As shown by reference numeral 4, the power supply wiring ICVDD and the ground wiring GND for supplying power particularly used in the internal circuit are provided around the internal circuit area 2. Further, as shown by reference numeral 5, the power supply line OUTVDD and the ground line GND for supplying power used in the output circuit are provided outside the power supply line OUTVDD. In addition, an output circuit used for outputting a signal to the outside of the semiconductor integrated circuit is formed around the reference numeral 5.
[0091]
In the third embodiment, the operation of the logic state input to the auxiliary signal / input terminal AX2 and the power supply potential of the power supply line OUTVDD are as follows.
[0092]
(1) When the auxiliary signal / shared input terminal AX2 is in the H state and power is supplied from the power supply wiring OUTVDD (OUTVDD is in the H state): The auxiliary signal AUX1 is in the L state. Power supply reinforcement is performed.
(2) When the auxiliary signal / shared input terminal AX2 is in the L state and power is supplied to the power supply wiring OUTVDD: the logic state of the auxiliary signal AUX1 is undefined. If the P-channel MOS transistor TP31 is turned on, a short circuit will occur between the power supply line OUTVDD and the auxiliary signal / input terminal AX2, causing a large current to flow. The transistor TP31 is turned off.
(3) When the auxiliary signal / shared input terminal AX2 is in the L state and there is no power supply to the power supply wiring OUTVDD (OUTVDD is in the L state): The auxiliary signal AUX1 is in the H state. No power reinforcement.
[0093]
FIG. 6 is a circuit diagram of an input circuit according to a fourth embodiment of the semiconductor integrated circuit to which the present invention has been applied.
[0094]
In the fourth embodiment, instead of the P-channel MOS transistor TP31 used as the switch element SW, the N-channel MOS transistor TN31 also used as the switch element SW is used. The N-channel MOS transistor TN31 turns on and off between the auxiliary signal / input terminal AX3 and the ground wiring GND.
[0095]
In the fourth embodiment, when an L state is input from the auxiliary signal / shared input terminal AX3, the auxiliary signal AUX2 is set to an H state, and the N-channel MOS transistor TN31 is turned on. Therefore, when the L state is input to the auxiliary signal / input terminal AX3 in this manner, in the fourth embodiment, the supply capability of the power supplied by the ground wiring GND or the like is reinforced.
[0096]
On the other hand, when the H state is input from the auxiliary signal / shared input terminal AX3, the auxiliary signal AUX2 is in the L state, and the N-channel MOS transistor TN31 is in the off state. Therefore, when the H state is input from the auxiliary signal / input terminal AX, the power supply capability is not particularly enhanced.
[0097]
Thus, the present invention can be applied to the ground wiring GND side as in the fourth embodiment.
[0098]
As described above, according to the first to fourth embodiments, the auxiliary signal AUX1 that can be used for a dedicated signal used for various test methods, a signal used for a newly added function, and the like. , AUX2 can be provided.
[0099]
For example, these auxiliary signals AUX1 and AUX2 can be used as signals input to the wiring indicated by reference numeral 22 in FIGS. That is, it is possible to use the auxiliary signals AUX1 and AUX2 instead of the power supply OUTVDD in FIGS. 9 to 11. As described above, by using the auxiliary signals AUX1 and AUX2, a part of a plurality of terminals and pins used for the power supply wiring VDD, the power supply wiring OUTVDD, the ground wiring GND, or the like provided in a semiconductor integrated circuit is diverted, It is possible to control the disconnection of the pull-up resistor 15.
[0100]
Even if the control of disconnection of the pull-up resistor 15 is performed in this manner, the power supply to the semiconductor integrated circuit is almost the same as that of the conventional semiconductor integrated circuit. Can be supplied, and the test of the output circuit can be performed more accurately.
[0101]
Therefore, when the auxiliary signals AUX1 and AUX2 are used with respect to FIGS. 9 to 11, the standby current is controlled while operating basically all circuits of the semiconductor integrated circuit including the output circuit. Measurements can be made. Further, at the time of such a standby current measurement, it is possible to disconnect all the pull-up resistors 15. Therefore, since it is not necessary to consider that a current flows to the pull-up resistor 15, a test for standby current measurement can be guaranteed while using most test patterns more freely, and the internal fault detection capability is dramatically increased. I do. For example, leakage defects, bridge defects, and weak defects, which do not lead to abnormal functions or operations, can be detected with high probability, and long-term reliability can be improved.
[0102]
Such a test of the standby current measurement can be performed in parallel with the test of the function and operation of the semiconductor integrated circuit. That is, while sequentially inputting a predetermined test pattern to the semiconductor integrated circuit, a corresponding output pattern of the semiconductor integrated circuit is observed and its function and operation are tested. It is also possible to measure the current. As a result, the test efficiency of the semiconductor integrated circuit can be further improved.
[0103]
For example, as disclosed in Japanese Patent Application Laid-Open No. HEI 1-179338, in order to conduct a more thorough test of a semiconductor integrated circuit chip, a large number of test points are provided inside, and a two-dimensional or three-dimensional probe wire is provided. There is a technique called matrix probing or cross check test in which each test point is accessed by a sense line. Using the auxiliary signals AUX1 and AUX2 in FIG. 9 to FIG. 11, the above-described standby current measurement is performed in parallel with the matrix probing or the cross-check test, and the semiconductor integrated circuit of FIG. It is also possible to detect a defect.
[0104]
【The invention's effect】
As described above, according to the present invention, a semiconductor device used for a signal, such as a special signal used for a test of a semiconductor integrated circuit or a signal used for a newly added function, while suppressing restrictions on the signal. Provided is a semiconductor integrated circuit that reduces the number of pins provided in an integrated circuit package, thereby reducing the cost of the semiconductor integrated circuit and ensuring compatibility with the one before adding a new function as described above. The excellent effect that can be obtained can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing the gist of the present invention.
FIG. 2 is a circuit diagram of an input circuit according to a first embodiment of the semiconductor integrated circuit to which the present invention is applied;
FIG. 3 is a circuit diagram of an input circuit according to a second embodiment of the semiconductor integrated circuit to which the present invention has been applied;
FIG. 4 is a circuit diagram of an input circuit according to a third embodiment of the semiconductor integrated circuit to which the present invention has been applied;
FIG. 5 is a schematic plan view of the semiconductor integrated circuit chip of the third embodiment.
FIG. 6 is a circuit diagram of an input circuit according to a fourth embodiment of the semiconductor integrated circuit to which the present invention has been applied;
FIG. 7 is a circuit diagram of a pull-up input circuit used in a conventional semiconductor integrated circuit.
FIG. 8 is a circuit diagram of a pull-up bidirectional input / output circuit used in a conventional semiconductor integrated circuit.
FIG. 9 is a circuit diagram of a conventional pull-up input circuit considering standby current measurement.
FIG. 10 is a circuit diagram of a conventional pull-down input circuit considering standby current measurement.
FIG. 11 is a circuit diagram of a pull-up input circuit in consideration of standby current measurement using a conventional transfer gate.
[Explanation of symbols]
1. Semiconductor integrated circuit chip
2: Internal circuit area
4: Wiring of power supply for internal circuit
5. Power supply wiring of output circuit
7 ... Auxiliary signal input circuit
R1 to R5 ... resistance
TP11, TP20, TP22, TP30, TP31, 12, 41
... P-channel MOS transistor
TN10, TN20, TN21, TN30, TN31, 31, 40
... N-channel MOS transistor
AX, AX1 to AX3 ... Auxiliary signal / input terminal
AUX, AUX1, AUX2 ... auxiliary signal
VDD: Power supply (or its wiring)
ICVDD: Power supply for internal circuit (or its wiring)
OUTVDD Power supply for output circuit (or its wiring)
GND: Ground (or its wiring)

Claims

In a semiconductor integrated circuit having an internal circuit that operates on power supplied from a power supply wiring VDD and a ground wiring GND,
An auxiliary signal input terminal AX for inputting an auxiliary signal;
According to a signal input to the gate input, one is the auxiliary signal / input terminal AX and the other is the power supply wiring VDD or the ground wiring GND.
An auxiliary signal input circuit connected to the auxiliary signal input terminal AX to generate an auxiliary signal AUX used in the internal circuit and generating a signal to be input to the gate input of the switch element SW;
When the same potential as the power supply wiring VDD or the ground wiring GND connected when the switch element SW is turned on is input to the auxiliary signal / input terminal AX, a signal output from the auxiliary signal input circuit is used. The switch element SW is turned on, and the power supply capability of the power supplied from the power supply wiring VDD or the ground wiring GND is reinforced by the current of the signal input to the auxiliary signal / input terminal AX. Characteristic semiconductor integrated circuit.

Oite to claim 1,
Wherein via the switching element SW, a semiconductor integrated circuit wherein from auxiliary signal Alternate input terminal AX the power wiring VD D also characterized in that in the path to the ground line GND, it is provided a diode.

It has an internal circuit that operates on the first power supply supplied from the power supply wiring VDD and the ground wiring GND, and is different from the first power supply and supplied from the second power supply wiring OUTVDD and the ground wiring GND. In the semiconductor integrated circuit to which the power of (2) is externally supplied,
An auxiliary signal input terminal AX for inputting an auxiliary signal;
In accordance with a signal input to the gate input, one is the auxiliary signal / input terminal AX and the other is the second power supply wiring OUTVDD or the ground wiring GND.
An input is connected to the auxiliary signal input terminal AX to generate an auxiliary signal AUX used in the internal circuit and generate a signal to be input to the gate input of the switch element SW. And an auxiliary signal input circuit for
When the same potential as that of the second power supply wiring OUTVDD or the ground wiring GND connected when the switch element SW is turned on is input to the auxiliary signal / input terminal AX, the signal is output from the auxiliary signal input circuit. The switch element SW is turned on by a signal supplied to the second power line OUTVDD or the ground line GND by the current of the signal input to the auxiliary signal / input terminal AX. A semiconductor integrated circuit characterized in that: