JP3567256B2

JP3567256B2 - Stepping motor drive circuit

Info

Publication number: JP3567256B2
Application number: JP22932894A
Authority: JP
Inventors: 博人志水
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1994-09-26
Filing date: 1994-09-26
Publication date: 2004-09-22
Anticipated expiration: 2019-09-22
Also published as: JPH0898593A

Description

【０００１】
【産業上の利用分野】
本発明は、ステッピングモータの駆動回路に関する。
【０００２】
【従来の技術】
ステッピングモータを駆動するためには、ステッピングモータの励磁巻線に供給する信号位相を切り換える必要がある。ステッピングモータの駆動回路として、図４及び図５に示すようなものが考えらる。
【０００３】
図４の駆動回路は、２個のトグルフリップフロップ１１及び１２と、インバータ１３とで構成されており、一方のトグルフリップフロップ１１のクロック端子にクロック信号ＣＬＫが直接供給され、他方のトグルフリップフロップ１３のクロック端子に、インバータ１３で反転されたクロック信号ＣＬＫが供給されている。
【０００４】
この駆動回路は、クロック信号ＣＬＫの立ち上がりに同期したタイミングで、トグルフリップフロップ１１のＱ出力信号（信号Ａ）が、例えば「１」となり、同時に反転Ｑ出力信号（反転信号Ａ）が「０」となり、クロック信号ＣＬＫの立ち下がりに同期してトグルフリップフロップ１２のＱ出力信号（信号Ｂ）が「１」となり、同時に反転Ｑ出力信号（反転信号Ｂ）が「０」となる。
【０００５】
そして、次のクロック信号の立ち上がりに同期したタイミングで、トグルフリップフロップ１１のＱ出力信号（信号Ａ）が「０」となり、反転Ｑ出力信号（反転信号Ａ）が「１」となる。さらに、そのクロックＣＬＫの立ち下がりに同期したタイミングでトグルフリップフロップ１２のＱ出力信号（信号Ｂ）が「０」となり、反転Ｑ出力信号（反転信号Ｂ）が「１」となる。これらの動作が繰り返されて、図６（Ｂ）に示すような２相励磁の場合の駆動信号Ａ，Ｂ，及びその反転信号Ａ，Ｂが出力される。なお、図６（Ａ）は、１相励磁の場合の駆動信号を示し、同図（Ｃ）は１−２相励磁の場合の駆動信号を示している。
【０００６】
しかしながら、図４の駆動回路では、図６（Ａ）に示すような駆動信号、あるいは図６（Ｃ）に示すような駆動信号を出力することはできない。
図５は、シフトレジスタを用いたステッピングモータ駆動回路の構成を示す図である。
【０００７】
この駆動回路は、トグルフリップフロップ２１と、３個のＤフリップフロップ２２〜２４と１個のインバータ２５とで構成されており、トグルフリップフロップ２１とＤフリップフロップ２３のクロック端子にクロック信号ＣＬＫが直接供給され、Ｄフリップフロップ２２及び２４のクロック端子にインバータ２５で反転されたクロック信号ＣＬＫが供給されている。
【０００８】
この駆動回路は、初期状態において各フリップフロップ２１〜２４の出力信号は全て「０」になっており、最初のクロック信号ＣＬＫの立ち上がりに同期したタイミングで、トグルフリップフロップ２１の出力信号Ａが「１」となり、そのクロック信号ＣＬＫの立ち下がりに同期したタイミングで、トグルフリップフロップ２１の出力信号Ａ（このとき、「１」）がフリップフロップ２２にラッチされ、フリップフロップ２２の出力信号Ｂが「１」となる。
【０００９】
そして、次のクロック信号ＣＬＫの立ち上がりに同期したタイミングで、フリップフロップ２２の出力信号Ｂがフリップフロップ２３にラッチされ、トグルフリップフロップ２１の出力信号Ａが「０」となり、同時にフリップフロップ２３の出力信号、すなわち反転信号Ａが「１」となる。そして、そのクロック信号ＣＬＫの立ち下がりに同期したタイミングで、トグルフリップフロップ２１の「０」の出力信号がフリップフロップ２２にラッチされて、フリップフロップ２２の出力信号Ｂが「０」となり、同時にフリップフロップ２３の「１」の出力信号がフリップフロップ２４にラッチされ、フリップフロップ２４の出力信号、すなわち反転信号Ｂが「１」となる。
【００１０】
これらの動作が繰り返されて、図５（Ｂ）に示すような駆動信号Ａ，Ｂ及びその反転信号Ａ，Ｂが出力される。
この図４の駆動回路は、上述した図３の駆動回路に比べて駆動信号の変更が可能であり、例えばデータのシフト方向を反転させることができれば、ステッピングモータを逆転させる駆動信号を出力することができる。
【００１１】
しかしながら、図４の駆動回路も、ステッピングモータを１相励磁する場合の図５（Ａ）の駆動信号、あるいは１−２相励磁する場合の図５（Ｂ）のような駆動信号をそのままでは作成することができない。
【００１２】
【発明が解決しようとする課題】
上述したように従来のステッピングモータ駆動回路は、励磁位相の変更、あるいはモータの正転、逆転の切り換えを自由に行うことができないという問題点があった。
【００１３】
本発明の課題は、ステッピングモータの励磁位相の変更、あるいは正転、逆転の切り換えを簡単に行うことのできるステッピングモータ駆動回路を提供することである。
【００１４】
【課題を解決するための手段】
本発明のステッピングモータ駆動回路は、ステッピングモータを駆動するためのｎ＋１（ｎは整数、ただしｎ≧０）ビットの波形データを記憶する波形データ記憶回路と、ｎ＋１ビット数分のレジスタからなり、それぞれのレジスタが２つの入力端子と１つの出力端子とを有し、それぞれのレジスタの出力端子が次段のレジスタの２つの入力端子のうちの一方の入力端子に接続され、最終段のレジスタの出力端子が第１段目のレジスタの２つの入力端子のうちの一方の入力端子に接続され、それぞれのレジスタが保持しているデータをクロック信号に同期したタイミングで順次シフトさせるシフトレジスタと、前記シフトレジスタと同じビット数分の選択回路からなり、それぞれの選択回路は２つのデータ入力端子と１つのデータ出力端子とセレクト信号入力端子とを有し、それぞれの選択回路の一方のデータ入力端子は、前記波形データ記憶回路の各ビットの出力に接続され、それぞれの選択回路の他方のデータ入力端子は、ｋビット目の選択回路の他方のデータ入力端子が前記シフトレジスタのｎ−ｋ（ｋは、０≦ｋ≦ｎの整数）ビット目のレジスタの出力端子に接続される接続関係をもって前記シフトレジスタのそれぞれのレジスタの出力端子に接続され、それぞれの選択回路のデータ出力端子は、前記シフトレジスタの対応するビットのレジスタの他方の入力端子に接続され、それぞれの選択回路の前記一方のデータ入力端子を介して前記波形データ記憶回路から入力される波形データと、それぞれの選択回路の前記他方のデータ入力端子を介して前記シフトレジスタの前記接続関係にあるそれぞれのレジスタから入力されるデータの一方をそれぞれの選択回路の前記セレクト信号入力端子から入力されるセレクト信号に基づいて選択してそれぞれの選択回路の前記データ出力端子から対応する前記シフトレジスタのそれぞれのレジスタに出力する選択回路群とを備える。
【００１５】
【作用】
本発明によれば、そのときシフトレジスタに保持されているデータの上位ビットと下位ビットをクロスさせたデータを選択してシフトレジスタの入力端子に供給することで、ステッピングモータの回転を反転させるための波形データをシフトレジスタにプリセットすることができる。これにより、ステッピングモータの回転を正転状態から逆転状態に、あるいは逆転状態から正転状態に簡単に切り換えることができる。また、選択回路群に入力する波形データを変更することで、励磁位相の変更を簡単に実現できる。
【００１６】
【実施例】
以下、本発明の実施例を図面を参照しながら説明する。図１は、本発明の実施例のステッピングモータ駆動回路の回路構成図である。
【００１７】
図１には、ステッピングモータの１相分の駆動回路を示してあり、同様な回路がステッピングモータの相数分設けられている。
同図において、励磁波形設定レジスタ１は、励磁波形の時系列の波形データを記憶する８ビットのレジスタＲ０〜Ｒ７から構成され、設定された波形データをセレクタ群２へ出力する。
【００１８】
セレクタ群（選択回路）２は、それぞれ２つの入力端子と１つの出力端子を有し、２つの入力端子から入力されるデータの一方を選択して出力する８ビットのセレクタＳ０〜Ｓ７で構成されている。このセレクタＳ０〜Ｓ７の一方の入力端子は励磁波形設定レジスタ１の各ビットの出力端子に接続され、他方の入力端子は、後述するシフトレジスタ３の各ビットの出力端子に接続されている。セレクタ群２は、セレクト端子に与えられるセレクト信号ＳＥＬによって、励磁波形設定レジスタ１に設定される波形データと、レシフトレジスタ３に保持されている波形データとの一方を選択し、選択したデータをシフトレジスタ３へ出力する。なお、セレクタ群２は、選択したデータをラッチし、そのラッチしたデータをシフトレジスタ３へ出力するようにしてもよい。
【００１９】
シフトレジスタ３は、それぞれ１ビットのレジスタＦ０〜Ｆ７が８ビット分縱続に接続されて構成され、セレクタ群２からレジスタＦ０〜Ｆ７に出力される波形データをロード信号ＬＯＡＤに同期したタイミングで取り込み、取り込んだデータをシフトクロック信号ＳＣＬＫに同期して順次シフトしていく。また、シフトレジスタ３の最上位ビットのレジスタＦ７の出力端子は、最下位ビットのレジスタＦ０の入力端子に接続されており、シフトレジスタ３にプリセットされた波形データが循環するようになっている。
【００２０】
セレクタ群２の０ビット（最下位ビット）目のセレクタＳ０の入力端子に、シフトレジスタ３の７ビット（最上位ビット）目のレジスタＦ７の出力端子が接続され、１ビット目のセレクタＳ１の入力端子に、シフトレジスタ３の６ビット目のレジスタＦ６の出力端子が接続され、２ビット目のセレクタＳ２の入力端子に、シフトレジスタ３の５ビット目の出力端子が接続され、３ビット目のセレクタＳ３の入力端子に、シフトレジスタ３の４ビット目のレジスタＦ４の出力端子が接続されている。また、４ビット目のセレクタＳ４の入力端子に、シフトレジスタ３の３ビット目のレジスタＦ３の出力端子が接続され、５ビット目のセレクタＳ５の入力端子に、シフトレジスタ３の２ビット目のレジスタＦ２の出力端子が接続され、６ビット目のセレクタＳ６の入力端子に、シフトレジスタＦ１の１ビット目のレジスタＦ１の出力端子が接続され、７ビット目のセレクタＳ７の入力端子に、シフトレジスタ３の０ビット目のレジスタＦ０の出力端子が接続されている。
【００２１】
すなわち、シフトレジスタ３の上位ビットとセレクタ群２の下位ビット及びシフトレジスタ３の下位ビットとセレクタ群２の上位ビットとがクロスするように（たすき状）に接続されており、セレクタ群２が、励磁波形設定レジスタ１の出力データではなく、シフトレジスタ３の出力データを選択した場合には、シフトレジスタ３のシフト方向を反転させた場合と同じ波形データがシフトレジスタ３にプリセットされ、反転させた波形データがシフトレジスタ３から順に出力されるようになっている。
【００２２】
次に、以上のような構成の駆動回路の動作を、図２（Ａ）、（Ｂ）のタイミングチャートを参照しながら説明する。同図（Ａ）は、回転時の信号波形を示し、同図（Ｂ）はホールド時（停止時）の信号波形を示している。
【００２３】
シフトレジスタ３にシフトクロック信号ＳＣＬＫが供給されないときには、シフトレジスタ３は直前の出力信号ＯＵＴ０（図２（Ｂ）では「１」）を保持しており、次のシフトクロック信号ＳＣＬＫが入力するまでその状態を保持している。
【００２４】
次にステッピングモータが回転しているときの駆動回路の動作を説明する。先ず、ステッピングモータを正転させる場合について説明する。
今、セレクタ群２のセレクタ端子には「０」のセレクト信号ＳＥＬが与えられ、励磁波形設定レジスタ１に「０１０１００１１」という波形データが設定されているものとする。このとき、セレクト信号ＳＥＬが「０」であるのでセレクタ群２は、励磁波形設定レジスタ１に設定されている波形データ「０１０１００１１」を選択しシフトレジスタ３に出力しており、その波形データがロード信号ＬＯＡＤの立ち上がりに同期したタイミングてシフトレジスタ３にプリセットされる。そして、次のシフトクロック信号ＳＣＬＫの立ち上がりに同期したタイミングで（図２（Ａ）▲１▼のタイミング）、プリセットされた波形データがシフトレジスタ３のレジスタＦ０〜Ｆ７の各出力端子に出力される。
【００２５】
この結果、シフトレジスタ３の出力データＯＵＴ０として、励磁波形設定レジスタ１の最上位ビットの７ビット目に設定されていた波形データ「１」が出力される。
【００２６】
そして、次のシフトクロック信号ＳＣＬＫに同期して、レジスタＦ０の出力データがレジスタＦ１に、レジスタＦ１の出力データがレジスタＦ２に、レジスタＦ２の出力データがレジスタＦ３というように、下位ビットのレジスタの出力データが上位ビットのレジスタに順にシフトされる。
【００２７】
この結果、シフトレジスタ３の最上位ビットの出力データとして、励磁波形設定レジスタ１の６ビット目の波形データ「１」が出力され、それまでレジスタＦ７にラッチされていた７ビット目の波形データの「１」が、０ビット目のレジスタＦ０にシフトされる。
【００２８】
以下、シフトクロック信号ＳＣＬＫに同期して、シフトレジスタ３の出力端子ＯＵＴ０から、励磁波形設定レジスタ１の５ビット目、４ビット目、３ビット目・・・の波形データが順に出力され、０ビット目の波形データが出力されると、再度、７ビット目の波形データから順に出力される。
【００２９】
ステッピングモータの２相目、３相目、４相目についても同様な動作が繰り返ステッピングモータが正転する。
なお、ステッピングモータの励磁位相の変更は、励磁波形設定レジスタ１に設定する波形データを変更することで、つまり１相励磁用、あるいは１−２相励磁用の波形データを設定することで簡単に実現できる。
【００３０】
次に、ステッピングモータの回転を逆転させる場合について説明する。この場合、セレクタ群２のセレクタ端子にセレクト信号ＳＥＬとして「１」が与えられ、そのセレクト信号ＳＥＬによりセレクタ群２はシフトレジスタ３の出力データを選択し、選択されたデータがシフトレジスタ３にプリセットされる。
【００３１】
すなわち、ロード信号ＬＯＡＤの立ち上がりに同期して、セレクタ群２の７ビット目のセレクタＳ７を介して与えられるシフトレジスタ３の０ビット目のレジスタＦ０の出力データが、シフトレジスタ３の７ビット目のレジスタＦ７にプリセットされ、セレクタ群２の６ビット目のセレクタＳ６を介して与えられるシフトレジスタ３の１ビット目のレジスタＦ１の出力データが、シフトレジスタ３の６ビット目のレジスタＦ６にプリセットされ、セレクタ群２の５ビット目のセレクタＳ５を介して与えられるシフトレジスタ３の２ビット目のレジスタＦ２の出力データが、シフトレジスタ３のビット目のレジスタＦ５にプリセットされ、以下同様にシフトレジスタ３の３ビット目、４ビット目・・・７ビット目の出力データが、シフトレジスタ３の４ビット目、３ビット目・・・０ビット目のレジスタにプリセットされる。
【００３２】
そして、次のシフトクロック信号ＳＣＬＫの立ち上がりに同期して、プリセットされた波形データがシフトレジスタ３のレジスタＦ０〜Ｆ７のそれぞれの出力端子に出力され、以後シフトクロック信号ＳＣＬＫの立ち上がりに同期してその波形データが順次シフトされる。
【００３３】
例えば、図２（Ａ）に示すタイミングでセレクト信号ＳＥＬが「１」に変化し、ロード信号ＬＯＡＤが「１」に変化したとする。このとき、シフトレジスタ３の各レジスタＦ０〜Ｆ７の出力データは下位ビットから上位ビット方向に「００１１０１０１」となっており、その出力データの上位ビットと下位ビットを入れ換えた波形データは下位ビットから上位ビット方向に「１０１０１１００」となり、その波形データがシフトレジスタ３にプリセットされる。そして、次のシフトクロック信号ＳＣＬＫの立ち上がりに同期して、プリセットされたデータが各レジスタＦ０〜Ｆ７の出力端子に出力され、シフトレジスタ３の出力信号ＯＵＴ０として「０」が出力される。以後、シフトクロック信号ＳＣＬＫに同期して波形データが順にシフトされ、出力データＯＵＴ０として、図２（Ａ）に示すように「０」、「１」、「１」・・・が順に出力される。
【００３４】
これにより、シフトレジスタ３の出力データＯＵＴ０として、右方向にシフトされていた波形データを左方向にシフトさせた場合と同じ波形データが得られるので、ステッピングモータを逆転させることができる。
【００３５】
次に、テッピングモータの回転を逆転状態から正転状態に切り換える場合について説明する。
セレクト信号ＳＥＬが「１」の状態で、ロード信号が「１」となると、上述した逆転時と同様に、シフトレジスタ３の７ビット目のレジスタＦ７の出力データが、セレクタ群２の０ビット目のセレクタＳ０を介してシフトレジスタ３の０ビット目のレジスタＦ０にプリセットされ、シフトレジスタ３の６ビット目のレジスタＦ６の出力データが、セレクタ群２の１ビット目のセレクタＳ１を介してシフトレジスタ３の１ビット目のレジスタＦ１にプリセットされる。以下同様にシフトレジスタ３の５ビット目、４ビット目・・・０ビット目のレジスタの出力データが、それぞれセレクタ群２の２ビット目、３ビット目・・・７ビット目のセレクタを介してシフトレジスタ３の２ビット目、３ビット目・・・７ビット目のレジスタにプリセットされる。
【００３６】
これにより、「０１０１００１１」の波形データを逆転した波形データを、さらに逆転した波形データ、すなわち元の波形データがシフトレジスタ３にプリセットされる。
【００３７】
そして、次のクロック信号の立ち上がりに同期して、プリセットされた波形データがそれぞれのレジスタＦ０〜Ｆ７の出力端子に出力され、以後シフトクロック信号ＳＣＬＫに同期して波形データが順次シフトされる。ステッピングモータの２相目。３相目、４相目にも同様な波形データが供給され、ステッピングモータは逆回転から正回転に切り換わる。
【００３８】
以上のように上記第１実施例によれば、セレクタ群２を利用してシフトレジスタ３の上位ビットと下位ビットとを入れ換えることで、ステッピングモータを正転、あるいは逆転させることができ、回転方向の制御を簡単な構成で実現できる。さらに、励磁波形設定レジスタ１に設定する波形データを変更することで、１相励磁、２相励磁、あるいは１−２相励磁等の励磁方法の変更を簡単に実現でき、励磁方法を変更する場合でも、従来のように駆動回路の構成自体を変更する必要がない。
【００３９】
次に、図３は、本発明の第２実施例の駆動回路の構成を示す図である。上述した第１実施例は、図示しないＲＡＭ等に記憶されている波形データを励磁波形設定レジスタ１に設定するようになっているのに対し、この第２実施例は、１相励磁、２相励磁、１ー２相励磁の波形データを生成するロジック回路１１、１２。１３を設け、それらのロジック回路１１〜１３の出力の１つをセレクタ１４で選択し、選択した波形データを前述したセレクタ群２に出力するようになっている。
【００４０】
この第２実施例によれば、１相励磁、２相励磁等を行うための波形データを、ユーザがＲＡＭ等に予め設定する必要がないので、１相励磁、２相励磁等の波形データをユーザが意識せずにステッピングモータの回転制御を実現できる。
【００４１】
【発明の効果】
本発明によれば、駆動回路の構成を変更することなく、波形データを変更するだけで任意の励磁方法を実現できる。また、選択回路を用いてシフトレジスタの上位ビットと下位ビットのデータを入れ換えることで、ステッピングモータの正転、逆転を容易に実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施例の駆動回路の回路構成図である。
【図２】同図（Ａ）は、第１実施例の駆動回路の動作を示すタイミングチャート、同図（Ｂ）は、回転時及び停止時のタイミングチャートである。
【図３】第２実施例の駆動回路の回路構成図である。
【図４】従来の駆動回路の一例を示す図である。
【図５】従来の駆動回路の一例を示す図である。
【図６】同図（Ａ），（Ｂ），（Ｃ）は、励磁波形の一例を示す図である。
【符号の説明】
１励磁波形設定レジスタ
２セレクタ群
３シフトレジスタ[0001]
[Industrial applications]
The present invention relates to a driving circuit for a stepping motor.
[0002]
[Prior art]
In order to drive the stepping motor, it is necessary to switch the signal phase supplied to the excitation winding of the stepping motor. As a driving circuit of the stepping motor, one shown in FIGS. 4 and 5 can be considered.
[0003]
4 is composed of two toggle flip-flops 11 and 12 and an inverter 13. A clock signal CLK is directly supplied to a clock terminal of one toggle flip-flop 11, and the other toggle flip-flop 11 is provided. The clock signal CLK inverted by the inverter 13 is supplied to a clock terminal 13.
[0004]
In this drive circuit, the Q output signal (signal A) of the toggle flip-flop 11 becomes, for example, “1” at the timing synchronized with the rise of the clock signal CLK, and at the same time, the inverted Q output signal (inverted signal A) becomes “0”. The Q output signal (signal B) of the toggle flip-flop 12 becomes “1” in synchronization with the fall of the clock signal CLK, and at the same time, the inverted Q output signal (inverted signal B) becomes “0”.
[0005]
Then, at a timing synchronized with the rising of the next clock signal, the Q output signal (signal A) of the toggle flip-flop 11 becomes “0” and the inverted Q output signal (inverted signal A) becomes “1”. Further, the Q output signal (signal B) of the toggle flip-flop 12 becomes "0" and the inverted Q output signal (inverted signal B) becomes "1" at a timing synchronized with the falling edge of the clock CLK. These operations are repeated to output drive signals A and B and their inverted signals A and B in the case of two-phase excitation as shown in FIG. FIG. 6A shows a drive signal in the case of one-phase excitation, and FIG. 6C shows a drive signal in the case of 1-2 phase excitation.
[0006]
However, the driving circuit in FIG. 4 cannot output a driving signal as shown in FIG. 6A or a driving signal as shown in FIG. 6C.
FIG. 5 is a diagram showing a configuration of a stepping motor drive circuit using a shift register.
[0007]
This drive circuit includes a toggle flip-flop 21, three D flip-flops 22 to 24, and one inverter 25. A clock signal CLK is supplied to clock terminals of the toggle flip-flop 21 and the D flip-flop 23. The clock signal CLK which is directly supplied and inverted by the inverter 25 is supplied to the clock terminals of the D flip-flops 22 and 24.
[0008]
In this drive circuit, in the initial state, the output signals of the flip-flops 21 to 24 are all “0”, and the output signal A of the toggle flip-flop 21 becomes “0” at the timing synchronized with the first rise of the clock signal CLK. 1 ", the output signal A of the toggle flip-flop 21 (at this time," 1 ") is latched by the flip-flop 22 at the timing synchronized with the fall of the clock signal CLK, and the output signal B of the flip-flop 22 becomes" 1 ". 1 ".
[0009]
Then, at a timing synchronized with the next rising of the clock signal CLK, the output signal B of the flip-flop 22 is latched by the flip-flop 23, and the output signal A of the toggle flip-flop 21 becomes "0". The signal, that is, the inverted signal A becomes “1”. Then, at a timing synchronized with the falling of the clock signal CLK, the output signal of “0” of the toggle flip-flop 21 is latched by the flip-flop 22, and the output signal B of the flip-flop 22 becomes “0”, and at the same time, The output signal of "1" of the flip-flop 23 is latched by the flip-flop 24, and the output signal of the flip-flop 24, that is, the inverted signal B becomes "1".
[0010]
These operations are repeated to output drive signals A and B and their inverted signals A and B as shown in FIG.
The drive circuit of FIG. 4 can change the drive signal as compared with the drive circuit of FIG. 3 described above. For example, if the data shift direction can be reversed, a drive signal for reversing the stepping motor is output. Can be.
[0011]
However, the drive circuit of FIG. 4 also creates the drive signal of FIG. 5A when exciting the stepping motor in one phase or the drive signal as shown in FIG. 5B when exciting 1-2 steps. Can not do it.
[0012]
[Problems to be solved by the invention]
As described above, the conventional stepping motor drive circuit has a problem that the excitation phase cannot be changed or the motor can be freely switched between normal rotation and reverse rotation.
[0013]
An object of the present invention is to provide a stepping motor drive circuit that can easily change the excitation phase of a stepping motor or switch between normal rotation and reverse rotation.
[0014]
[Means for Solving the Problems]
The stepping motor drive circuit of the present invention includes a waveform data storage circuit for storing n + 1 (n is an integer, where n ≧ 0) bits of waveform data for driving the stepping motor, and a register for n + 1 bits. Has two input terminals and one output terminal, the output terminal of each register is connected to one of the two input terminals of the next- stage register, and the output of the last-stage register A shift register having a terminal connected to one of the two input terminals of the first-stage register for sequentially shifting data held in each register at a timing synchronized with a clock signal; It consists selection circuits having the same number of bits as registers, each selection circuit and two data input terminals and one data output terminal And one data input terminal of each selection circuit is connected to the output of each bit of the waveform data storage circuit, and the other data input terminal of each selection circuit is connected to the k-th bit. The other data input terminal of the selection circuit is connected to the output terminal of the register of the nkth (k is an integer of 0 ≦ k ≦ n) bit of the shift register, and the respective registers of the shift register are connected. The data output terminal of each selection circuit is connected to the other input terminal of the register of the corresponding bit of the shift register, and the data output terminal of each selection circuit is connected via the one data input terminal of each selection circuit. The waveform data input from the waveform data storage circuit is connected to the front of the shift register via the other data input terminal of each selection circuit. One of the data input from each of the registers in the connection relationship is selected based on the select signal input from the select signal input terminal of each select circuit, and the one corresponding to the data output terminal of each select circuit is selected. And a selection circuit group for outputting to each of the shift registers .
[0015]
[Action]
According to the present invention, the rotation of the stepping motor is reversed by selecting data obtained by crossing the upper bit and the lower bit of the data held in the shift register and supplying the selected data to the input terminal of the shift register. Can be preset in the shift register. Thereby, the rotation of the stepping motor can be easily switched from the normal rotation state to the reverse rotation state or from the reverse rotation state to the normal rotation state. In addition, by changing the waveform data input to the selection circuit group, it is possible to easily change the excitation phase.
[0016]
【Example】
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit configuration diagram of a stepping motor drive circuit according to an embodiment of the present invention.
[0017]
FIG. 1 shows a drive circuit for one phase of a stepping motor, and similar circuits are provided for the number of phases of the stepping motor.
In FIG. 1, an excitation waveform setting register 1 is composed of 8-bit registers R0 to R7 for storing time-series waveform data of an excitation waveform, and outputs the set waveform data to a selector group 2.
[0018]
The selector group (selection circuit) 2 has two input terminals and one output terminal, and is composed of 8-bit selectors S0 to S7 for selecting and outputting one of data input from the two input terminals. ing. One input terminal of each of the selectors S0 to S7 is connected to an output terminal of each bit of the excitation waveform setting register 1, and the other input terminal is connected to an output terminal of each bit of the shift register 3 described later. The selector group 2 selects one of the waveform data set in the excitation waveform setting register 1 and the waveform data held in the shift register 3 by the select signal SEL applied to the select terminal, and selects the selected data. Output to shift register 3. Note that the selector group 2 may latch the selected data and output the latched data to the shift register 3.
[0019]
The shift register 3 is configured by connecting 1-bit registers F0 to F7 in cascade by 8 bits, and captures waveform data output from the selector group 2 to the registers F0 to F7 at a timing synchronized with the load signal LOAD. , And sequentially shifts the fetched data in synchronization with the shift clock signal SCLK. The output terminal of the register F7 of the most significant bit of the shift register 3 is connected to the input terminal of the register F0 of the least significant bit, so that the waveform data preset in the shift register 3 circulates.
[0020]
The input terminal of the selector S0 of the 0th bit (least significant bit) of the selector group 2 is connected to the output terminal of the register F7 of the 7th bit (most significant bit) of the shift register 3, and the input of the selector S1 of the first bit. The output terminal of the sixth bit register F6 of the shift register 3 is connected to the terminal, the fifth bit output terminal of the shift register 3 is connected to the input terminal of the second bit selector S2, and the third bit selector The output terminal of the register F4 of the fourth bit of the shift register 3 is connected to the input terminal of S3. The input terminal of the fourth-bit selector S4 is connected to the output terminal of the third-bit register F3 of the shift register 3, and the input terminal of the fifth-bit selector S5 is connected to the second-bit register of the shift register 3. The output terminal of the shift register F1 is connected to the output terminal of the shift register F1. The output terminal of the shift register F1 is connected to the input terminal of the shift register F1. Is connected to the output terminal of the register F0 of the 0th bit.
[0021]
That is, the upper bits of the shift register 3 and the lower bits of the selector group 2 and the lower bits of the shift register 3 and the upper bits of the selector group 2 are connected so as to cross (cross), and the selector group 2 When the output data of the shift register 3 is selected instead of the output data of the excitation waveform setting register 1, the same waveform data as when the shift direction of the shift register 3 is inverted is preset in the shift register 3 and is inverted. Waveform data is sequentially output from the shift register 3.
[0022]
Next, the operation of the driving circuit having the above configuration will be described with reference to the timing charts of FIGS. FIG. 3A shows a signal waveform during rotation, and FIG. 3B shows a signal waveform during hold (at the time of stop).
[0023]
When the shift clock signal SCLK is not supplied to the shift register 3, the shift register 3 holds the immediately preceding output signal OUT0 ("1" in FIG. 2B), and keeps the output signal OUT0 until the next shift clock signal SCLK is input. Holds state.
[0024]
Next, the operation of the drive circuit when the stepping motor is rotating will be described. First, the case where the stepping motor is rotated forward will be described.
Now, it is assumed that the select signal SEL of “0” is given to the selector terminal of the selector group 2 and the waveform data “01010011” is set in the excitation waveform setting register 1. At this time, since the select signal SEL is “0”, the selector group 2 selects the waveform data “01010011” set in the excitation waveform setting register 1 and outputs it to the shift register 3, and the waveform data is loaded. It is preset in the shift register 3 at a timing synchronized with the rise of the signal LOAD. The preset waveform data is output to the output terminals of the registers F0 to F7 of the shift register 3 at the timing synchronized with the next rise of the shift clock signal SCLK (timing of (1) in FIG. 2A). .
[0025]
As a result, as the output data OUT0 of the shift register 3, the waveform data “1” set in the seventh most significant bit of the excitation waveform setting register 1 is output.
[0026]
In synchronization with the next shift clock signal SCLK, the output data of the register F0 is output to the register F1, the output data of the register F1 is output to the register F2, and the output data of the register F2 is output to the register F3. The output data is sequentially shifted to the upper bit register.
[0027]
As a result, the waveform data “1” of the sixth bit of the excitation waveform setting register 1 is output as the output data of the most significant bit of the shift register 3, and the waveform data of the seventh bit latched in the register F 7 until then is output. "1" is shifted to the register F0 of the 0th bit.
[0028]
Thereafter, in synchronization with the shift clock signal SCLK, the fifth-, fourth-, third-bit, etc. waveform data of the excitation waveform setting register 1 are sequentially output from the output terminal OUT0 of the shift register 3, and 0 bits are output. When the waveform data of the seventh bit is output, the waveform data is output again in order from the seventh bit.
[0029]
Similar operations are repeated for the second, third, and fourth phases of the stepping motor, and the stepping motor rotates forward.
The excitation phase of the stepping motor can be easily changed by changing the waveform data set in the excitation waveform setting register 1, that is, by setting the waveform data for one-phase excitation or 1-2-phase excitation. realizable.
[0030]
Next, a case where the rotation of the stepping motor is reversed will be described. In this case, “1” is given to the selector terminal of the selector group 2 as the select signal SEL, and the selector group 2 selects the output data of the shift register 3 by the select signal SEL, and the selected data is preset in the shift register 3. Is done.
[0031]
That is, in synchronization with the rising of the load signal LOAD, the output data of the 0th bit register F0 of the shift register 3 supplied via the 7th bit selector S7 of the selector group 2 is changed to the 7th bit of the shift register 3 The output data of the first bit register F1 of the shift register 3 which is preset in the register F7 and supplied through the sixth bit selector S6 of the selector group 2 is preset in the sixth bit register F6 of the shift register 3, The output data of the second bit register F2 of the shift register 3 given via the fifth bit selector S5 of the selector group 2 is preset in the bit register F5 of the shift register 3, and so on. The output data of the third bit, the fourth bit,. Fourth bit 3 is preset to the third bit ... 0 th bit of the register.
[0032]
Then, in synchronization with the next rise of the shift clock signal SCLK, the preset waveform data is output to each output terminal of the registers F0 to F7 of the shift register 3, and thereafter, in synchronism with the rise of the shift clock signal SCLK. The waveform data is sequentially shifted.
[0033]
For example, assume that the select signal SEL changes to “1” and the load signal LOAD changes to “1” at the timing shown in FIG. At this time, the output data of each of the registers F0 to F7 of the shift register 3 is "00110101" in the direction from the lower bit to the upper bit, and the waveform data obtained by exchanging the upper bit and the lower bit of the output data is from the lower bit to the upper bit. The value becomes “10101100” in the bit direction, and the waveform data is preset in the shift register 3. Then, in synchronization with the next rise of the shift clock signal SCLK, the preset data is output to the output terminals of the registers F0 to F7, and “0” is output as the output signal OUT0 of the shift register 3. Thereafter, the waveform data is sequentially shifted in synchronization with the shift clock signal SCLK, and "0", "1", "1",... Are sequentially output as output data OUT0 as shown in FIG. .
[0034]
As a result, as the output data OUT0 of the shift register 3, the same waveform data as when the right-shifted waveform data is shifted to the left is obtained, so that the stepping motor can be reversed.
[0035]
Next, the case where the rotation of the stepping motor is switched from the reverse rotation state to the normal rotation state will be described.
When the select signal SEL is “1” and the load signal becomes “1”, the output data of the register F7 of the seventh bit of the shift register 3 becomes the 0th bit of the selector group 2 as in the case of the reverse rotation described above. And the output data of the sixth bit register F6 of the shift register 3 is output to the shift register 3 via the first bit selector S1 of the selector group 2. 3 is preset in the register F1 of the first bit. Similarly, the output data of the fifth bit, the fourth bit,..., The 0th bit of the shift register 3 is transmitted via the second bit, the third bit,. The shift register 3 is preset in the second, third,..., Seventh bit registers.
[0036]
As a result, the waveform data obtained by inverting the waveform data of “01010011” and the waveform data obtained by further inverting the waveform data, that is, the original waveform data, are preset in the shift register 3.
[0037]
Then, in synchronization with the next rise of the clock signal, the preset waveform data is output to the output terminals of the registers F0 to F7, and thereafter the waveform data is sequentially shifted in synchronization with the shift clock signal SCLK. The second phase of the stepping motor. Similar waveform data is supplied to the third and fourth phases, and the stepping motor switches from reverse rotation to normal rotation.
[0038]
As described above, according to the first embodiment, the upper and lower bits of the shift register 3 are exchanged using the selector group 2, whereby the stepping motor can be rotated forward or backward, and the rotation direction can be changed. Control can be realized with a simple configuration. Further, by changing the waveform data set in the excitation waveform setting register 1, it is possible to easily change the excitation method such as one-phase excitation, two-phase excitation, or one-two-phase excitation. However, there is no need to change the configuration of the drive circuit itself as in the related art.
[0039]
Next, FIG. 3 is a diagram showing a configuration of a drive circuit according to a second embodiment of the present invention. In the first embodiment described above, the waveform data stored in the RAM or the like (not shown) is set in the excitation waveform setting register 1. On the other hand, in the second embodiment, one-phase excitation and two-phase Logic circuits 11, 12, and 13 for generating excitation and 1-2-phase excitation waveform data are provided, and one of the outputs of the logic circuits 11 to 13 is selected by a selector 14, and the selected waveform data is selected by the above-described selector. The data is output to the group 2.
[0040]
According to the second embodiment, there is no need for the user to preset waveform data for performing one-phase excitation, two-phase excitation, etc. in the RAM or the like. The rotation control of the stepping motor can be realized without the user's awareness.
[0041]
【The invention's effect】
According to the present invention, an arbitrary excitation method can be realized only by changing the waveform data without changing the configuration of the drive circuit. Further, by exchanging the data of the upper bit and the lower bit of the shift register using the selection circuit, the forward and reverse rotation of the stepping motor can be easily realized.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of a drive circuit according to a first embodiment of the present invention.
FIG. 2A is a timing chart showing the operation of the drive circuit according to the first embodiment, and FIG. 2B is a timing chart at the time of rotation and stop.
FIG. 3 is a circuit configuration diagram of a drive circuit according to a second embodiment.
FIG. 4 is a diagram illustrating an example of a conventional driving circuit.
FIG. 5 is a diagram illustrating an example of a conventional driving circuit.
FIGS. 6A, 6B, and 6C are diagrams illustrating examples of excitation waveforms.
[Explanation of symbols]
1 Excitation waveform setting register 2 Selector group 3 Shift register

Claims

A waveform data storage circuit for storing n + 1 (n is an integer, where n ≧ 0) bits of waveform data for driving the stepping motor;
consists n + 1 number of bits of registers, each register having two input terminals and one output terminal, one input terminal of the two input terminals of the output terminal of each register of the next register And the output terminal of the last stage register is connected to one of the two input terminals of the first stage register, and the data held by each register is synchronized with the clock signal. A shift register for sequentially shifting
The shift register includes selection circuits for the same number of bits, each selection circuit having two data input terminals, one data output terminal, and a select signal input terminal, and one data input terminal of each selection circuit. Is connected to the output of each bit of the waveform data storage circuit, and the other data input terminal of each selection circuit is connected to the nk (k Is an integer of 0.ltoreq.k.ltoreq.n), and is connected to the output terminal of each register of the shift register with a connection relationship connected to the output terminal of the bit-th register. The corresponding bit of the register is connected to the other input terminal of the register, and the wave is connected via the one data input terminal of each selection circuit. One of the waveform data input from the data storage circuit and one of the data input from the respective registers in the connection relationship of the shift register via the other data input terminals of the respective selection circuits is converted into the data of the respective selection circuits. A selection circuit group that selects based on a select signal input from the select signal input terminal and outputs from the data output terminal of each selection circuit to each of the corresponding shift registers ;
A stepping motor drive circuit comprising: