JP3567768B2 - Playback device having long stream playback function - Google Patents

Description

予測部１０５で生成された予測信号Ｓ’（ｎ）は遅延回路１０６により１サンプリングタイミング遅延されて、次の入力サンプルＳ（ｎ＋１）を圧縮符号化する際の予測信号として減算器１０１に供給される。
このようにエンコードされることにより、１６ビットのＰＣＭサンプルが圧縮されて４ビットのＡＤＰＣＭサンプルとなる。
【００１６】
図２はＡＤＰＣＭデコーダの一般的な構成を示すブロック回路図である。図２において、１サンプル当たり４ビットとなるようＡＤＰＣＭ化されたｎ番目のＡＤＰＣＭサンプルＤ（ｎ）は復号部２０１に入力され、量子化幅Δ（ｎ−１）信号と予測信号Ｓ’（ｎ−１）と演算されて元の１６ビットのＰＣＭサンプルに戻るよう伸長される。伸長された１６ビットのＰＣＭサンプルＳ’（ｎ）は遅延回路２０２により１サンプリングタイミング遅延されて、次のＡＤＰＣＭサンプルＤ（ｎ＋１）を伸長する際の予測信号として復号部２０１に供給される。
【００１７】
また、入力されたｎ番目のＡＤＰＣＭサンプルＤ（ｎ）は量子化幅演算部２０３に供給され、前回に量子化幅演算部２０３において演算されて生成された量子化幅Δ（ｎ−１）信号と、ＡＤＰＣＭデータＤ（ｎ）の内のサインビットを除くデータのデータ値に対応する関数との乗算が行われて新たな量子化幅Δ（ｎ）信号が生成される。すなわち、量子化幅演算部２０３においても上記（１）式の演算が行われる。量子化幅演算部２０３で生成された量子化幅Δ（ｎ）信号は遅延回路２０４により１サンプリングタイミング遅延されて、次のＡＤＰＣＭサンプルＤ（ｎ＋１）を伸長する際の量子化幅Δ（ｎ）信号として復号部２０１に供給される。
このようにデコードされることにより、４ビットのＡＤＰＣＭサンプルが伸長されて１６ビットのＰＣＭサンプルにデコードされる。なお、ＡＤＰＣＭデコーダにおいては、上記説明したように隣接する直前のデコード後のサンプルを予測値としてデコードする必要があるため、ＡＤＰＣＭサンプルを順次に逐一デコードしなければ元の正しいＰＣＭサンプルを得ることができない。
【００１８】
本発明のロングストリーム再生機能を有する再生装置に備えられるＡＤＰＣＭデコーダの原理的な構成は前記図２に示すデコーダに示すとおりであり、ＡＤＰＣＭデコーダを備える本発明のロングストリーム再生機能を有する再生装置の実施の形態の全体の構成を回路ブロック図で図３（ａ）に示す。
図３（ａ）における各部の詳細構成は後述するが、図３（ａ）において、１は位相情報発生部（Ｐｈａｓｅ Ｇｅｎｅｒａｔｏｒ あるいは Ｐｉｔｃｈ Ｇｅｎｅｒａｔｏｒ：ＰＧ）であり、オクターブ情報（ＯＣＴ）によりシフトされた周波数情報（ＦＮ）を一定のサンプリング周期ｆｓ毎に累算し、累算値の整数部ＩＮＴと、その小数部データＦＲＡを出力している。ただし、図３に示す本発明のロングストリーム再生機能を有する再生装置は、６４チャンネル分の同時発音が可能とされているので、正確にはサンプリング周波数ｆｓの６４倍の６４ｆｓの周期（１／６４ｆｓ）毎にチャンネル毎の累算が実行される。また、累算値は新たなキーオン信号ＫＯＮＰが発生した際に、発音割当されたチャンネルの累算値はリセットされる。
【００１９】
２はアドレスポインタ（ＡＤＰ）であり、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）６をアクセスするメモリアドレス（ＭＡ）と、ＲＡＭ６をアクセスするタイミングを示すメモリアクセスタイミング（ＭＡＴ）を発生して、メモリコントローラ５を制御している。なお、ＲＡＭ６に記憶されるＡＤＰＣＭ楽音波形サンプルは、打楽器音のような比較的短い時間の音の場合は、最初から最後までのＡＤＰＣＭ楽音波形サンプルを記憶できるが、ブラスやストリングス等の持続音の場合は、割り当てられるメモリ容量に限りがあるため最初から最後までのＡＤＰＣＭ楽音波形サンプルの全てを記憶することはできない。そこで、ＲＡＭ６に記憶されているＡＤＰＣＭ楽音波形サンプルの一部を繰り返し読み出して再生するループ再生が用いられている。
【００２０】
ＲＡＭ６に記憶されている各楽器音の最初のＡＤＰＣＭ楽音波形サンプルが記憶されているメモリ空間のアドレスがスタートアドレスＳＡであり、ループ再生を行う際のループの最初のＡＤＰＣＭ楽音波形サンプルが記憶されているメモリ空間のアドレスがループスタートアドレス（ＬＳＡ）であり、また、ループの最後のＡＤＰＣＭ楽音波形サンプルが記憶されているメモリ空間のアドレスがループエンドアドレス（ＬＥＡ）である。ＡＤＰ２はこれらのアドレスに基づいてアクセスすべきメモリアドレスＭＡ及びメモリアクセスタイミングＭＡＴを生成している。なお、スタートアドレスＳＡは絶対値で表されたメモリアドレスとされ、ループスタートアドレスＬＳＡとループエンドアドレスＬＥＡは、スタートアドレスＳＡからの相対値アドレスとされている。なお、ＲＡＭ６に１度アクセスすると１６ビット読み出すことができ、１ＡＤＰＣＭ楽音波形サンプルは、例えば４ビットとされているので、ＡＤＰＣＭ楽音波形サンプルを４サンプル同時に読み出すことができる。すなわち、ＲＡＭ６における１メモリアドレスに４サンプルのＡＤＰＣＭ楽音波形サンプルが対応していることになる。
【００２１】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３は、本発明のロングストリーム再生機能を有する再生装置を制御する上位装置の役割を担うものであり、発音指示に連動して各部にパラメータをセットすると共に、周辺装置４に含まれているＣＤ−ＲＯＭからＡＤＰＣＭ楽音波形サンプルをメモリコントローラ５を介して読み出し、ＲＡＭ６に転送している。また、ＣＰＵ３はロングストリーム再生をする際の波形サンプル供給手段としても機能している。ＡＤＰＣＭデコーダ７は、読み出されたＡＤＰＣＭ楽音波形サンプルを元の１６ビットのＰＣＭ楽音波形サンプルに伸長するよう順次デコードする。そして、位相情報の小数部データＦＲＡに対応する補間された楽音波形サンプルを得るために必要な隣接する２つのＰＣＭ楽音波形サンプルＳ_０，Ｓ_１が選択されてＡＤＰＣＭデコーダ７から出力される。隣接するＰＣＭ楽音波形サンプルＳ_０，Ｓ_１は、ＡＤＰ２において生成された２種類の選択制御信号ＤＳ０〜３とＳＤＥＣ１〜３，５〜７により選択されてＡＤＰＣＭデコーダ７から出力される。ＡＤＰＣＭデコーダ７から出力される２つのＰＣＭ楽音波形サンプルＳ_０，Ｓ_１は補間器（Ｉｎｔｅｒｐｏｌａｔｏｒ）８に供給されて小数部データＦＲＡに対応した補間サンプルが生成され、楽音波形サンプルＳとしてアキュムレータＡＣＣ９に供給される。
【００２２】
アキュムレータＡＣＣ９では、図３（ｂ）に示すように例えば１／６４ｆｓの周期ごとに供給されるチャンネルＣＨ０〜ＣＨ６３の６４チャンネル分の楽音波形サンプルが累算されてサンプリング周期ｆｓごとに図示しないＤＡＣ（デジタル−アナログ変換器）へ出力される。ＤＡＣでアナログ信号に変換された楽音波形信号はサウンドシステムから楽音信号として放音されるようになる。
なお、図３（ａ）に示す構成においてはＣＤ−ＲＯＭドライブを含む周辺装置４が備えられており、イニシャル時においてＣＤ−ＲＯＭからＲＡＭ６に記憶すべきＡＤＰＣＭ楽音波形サンプルが読み出されて、ＲＡＭ６に記憶される。また、後述するロングストリーム再生時の場合には、分割されたロングストリームデータが順次ＣＤ−ＲＯＭから読み出されてＲＡＭ６の所定記憶エリアに記憶される。
【００２３】
ここで、ＲＡＭ６に記憶されるＡＤＰＣＭ楽音波形サンプルについて図４を参照しながら説明する。図４（ａ）は楽音波形を示しており、波形中のＳ（０），Ｓ（１），・・・Ｓ（Ａ）は、楽音波形をサンプルしてそれぞれ１６ビットに符号化されたＰＣＭ楽音波形サンプルを示している。ただし、カッコ内の数値は１６進で示されている。このＰＣＭ楽音波形サンプルＳ（０），Ｓ（１），・・・Ｓ（Ａ）を、図１に示すようなＡＤＰＣＭエンコーダにより４ビットのＡＤＰＣＭ楽音波形サンプルＤ（０），Ｄ（１），・・・Ｄ（Ａ）に圧縮符号化されてＣＤ−ＲＯＭに記録され、ＣＤ−ＲＯＭから読み出されてＲＡＭ６に記憶される。ここでは、ＡＤＰＣＭ楽音波形サンプルＤ（０），Ｄ（１），・・・Ｄ（Ａ）をメモリアドレス１００番地からＲＡＭ６に書き込むものとする。
【００２４】
この場合、１メモリアドレスに対応するビット数は１６ビットとされていることから、メモリアドレス１００番地には、図４（ｂ）に示すようにＡＤＰＣＭ楽音波形サンプルＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）の４サンプルが書き込まれる。また、次のメモリアドレス１０１番地には続くＡＤＰＣＭ楽音波形サンプルＤ（４），Ｄ（５），Ｄ（６），Ｄ（７）の４サンプルが書き込まれ、次のメモリアドレス１０２番地には残るＡＤＰＣＭ楽音波形サンプルＤ（８），Ｄ（９），Ｄ（Ａ）の３サンプルが書き込まれる。
従って、図４（ａ）に示すＰＣＭ楽音波形サンプルＳ（０），Ｓ（１），・・・Ｓ（Ａ）のスタートアドレスＳＡは、１００番地となる。また、ループ再生する場合にはループスタートのサンプル値とループエンドのサンプル値とをほぼ等しくするのが好適なことから、例えば、ループスタートのサンプルはＳ（５）とされ、ループエンドのサンプルはＳ（Ａ）とされる。ループスタートアドレスＬＳＡはスタートアドレスＳＡからの相対値で５番地、ループエンドアドレスＬＥＡは同様にＡ番地となる。なお、このアドレス番地も１６進で表されている。
【００２５】
次に、図５（ａ）にＰＧ１の詳細構成を示す。図５（ａ）に示すように、整数部と小数部で表された周波数情報（ＦＮ）はシフタ（Ｓｈｉｆｔ）１１に入力され、シフタ１１にシフト信号として入力されたオクターブ情報（ＯＣＴ）によりシフトされる。周知のように１ビットＭＳＢ側へシフトする毎に、ＦＮは２倍の数値となる。シフタ１１によりＯＣＴに対応してシフトされたＦＮは、第１累算器（ＡＣＣ１）１２および第２累算器（ＡＣＣ２）１３に供給され、チャンネル毎のＦＮを一定のサンプリング周期（１／６４ｆｓ）毎に累算する。累算された整数部はデータＩＮＴとして、その小数部はデータＦＲＡとして出力されている。なお、サンプリング周波数はｆｓであるが、本発明のロングストリーム再生機能を有する再生装置は６４チャンネル分の同時発音を可能とするように、各部は時分割動作周波数６４ｆｓの周期で時分割動作されている。すなわち、ＰＧ１では図５（ｂ）に示すように１サンプリング周期（１／ｆｓ）が６４分割されて１／６４ｆｓ周期毎にＣＨ０，ＣＨ１，・・・ＣＨ６３のＦＮの累算が実行されている。
【００２６】
また、新たなキーオン信号ＫＯＮＰが発生した際に、ＡＣＣ１およびＡＣＣ２にキーオン信号ＫＯＮＰが供給されると、発音割当されたチャンネルの累算値がリセットされる。
図５（ｃ）にはループ再生する際の累算値の変化態様がランプ波形で示されている。ただし、横軸は経過時間、縦軸はＡＣＣ１およびＡＣＣ２から出力される累算値である。すなわち、図５（ｃ）に示すようにキーオン信号ＫＯＮＰが発生したタイミングにおいて、対応するチャンネルの累算値はリセットされて「０」からスタートしシフタ１１から出力されるキーオンされた音のピッチに対応するＦＮが１／６４ｆｓ周期毎に累算されていくようになる。これにより累算値は右肩上がりにリニアに上昇していく。そして、累算値がループエンドアドレスＬＥＡを越えると、このことが検出されて累算値はループスタートアドレスＬＳＡに戻されるようになる。この動作を実行するために、累算値がループエンドアドレスＬＥＡを越えたタイミングを示すリターンタイミングＲＴＮＴと、リターン値ＲＴＮＰがＡＤＰ２からＡＣＣ１およびＡＣＣ２に供給されている。なお、リターン値ＲＴＮＰはループスタートアドレスＬＳＡに越えた値Ａを加算した値とされ、リターンタイミングＲＴＮＴが発生した際には、累算値はＬＳＡ＋Ａの値に再セットされる。ループ再生時には、このような動作が繰り返し実行される。
また、ＡＣＣ２から出力される整数部データＩＮＴは、ＣＰＵ３がモニタしており、後述するロングストリームを再生する際に周辺装置４に装着されたＣＤ−ＲＯＭから分割されたロングストリームデータを順次読み出すタイミングを測っている。
【００２７】
次に、図６にアドレスポインタ（ＡＤＰ）２の詳細構成を示す。ＡＤＰ２において、供給された累算値の整数部データＩＮＴは第１加算器（ＡＤ１）において「＋１」が加算され、データＩＮＴ＋１とされる。これは、データＩＮＴで示されるサンプルと、データＩＮＴ＋１で示されるサンプルとを小数部データＦＲＡで補間してＦＮの累算値に対応するサンプル値を得るためである。データＩＮＴ＋１は第１セレクタ（ＳＥＬ１）および第２加算器（ＡＤ２）に供給される。ＡＤ２ではループエンドアドレスＬＥＡからデータＩＮＴ＋１が差し引かれており、その出力のＭＳＢのレベルで、データＩＮＴ＋１がループエンドアドレスＬＥＡを越えたことが検出される。すなわち、データＩＮＴ＋１がループエンドアドレスＬＥＡを越えると、サインビットであるＭＳＢがＨレベルとなるので、この信号をリターンタイミングＲＴＮＴとしてＰＧ１に供給する。また、ループエンドアドレスＬＥＡからデータＩＮＴ＋１が差し引かれた値は第３加算器（ＡＤ３）においてループスタートアドレスＬＳＡが加算されるので、ＡＤ３の出力をリターン値ＲＴＮＰとしてＰＧ１に供給する。
【００２８】
ＡＤ２のＭＳＢ出力はＳＥＬ１の入力Ｂを選択する選択信号ＳＢとされると共に、第１インバータ（ＩＮＶ１）で反転されて入力Ａを選択する選択信号ＳＡとされる。これにより、ＳＥＬ１においてはデータＩＮＴ＋１がループエンドアドレスＬＥＡを越えるまでは、入力Ａが選択されてＡＤ１から出力されるデータＩＮＴ＋１が出力され、越えるとＡＤ３が出力するループエンドアドレスＬＥＡからデータＩＮＴ＋１が差し引かれた値にループスタートアドレスＬＳＡが加算された値が出力される。ＳＥＬ１の出力は第１シフタ（ＳＨ１）で２ビットＬＳＢ側へシフトされて１／４倍されると共に、ＬＳＢ側の２ビットが第１デコーダ（ＤＥＣ１）に入力される。ＳＨ１において１／４とされるのは、１メモリアドレス当たり４つのＡＤＰＣＭ楽音波形サンプルがＲＡＭ６に記憶されているからである。そして、ＳＨ１の出力にスタートアドレスＳＡが第４加算器（ＡＤ４）で加算されて、ＲＡＭ６をアクセスする際のメモリアドレスＭＡが生成される。
【００２９】
また、ＳＥＬ１のＬＳＢ側の２ビットはＤＥＣ１において、デコードされて第１選択制御情報ＤＳ０〜ＤＳ３が発生される。この場合、２ビットが「００」の場合にＤＳ３が発生され、２ビットが「０１」の場合にＤＳ０が発生され、２ビットが「１０」の場合にＤＳ１が発生され、２ビットが「１１」の場合にＤＳ２が発生される。第１選択制御情報ＤＳ０〜ＤＳ３の持つ意味については後述するが、ＲＡＭ６を１度アクセスすることにより読み出されて伸長されたＡＤＰＣＭデコード後の４つのＰＣＭ楽音波形サンプルの内のいずれが、データＩＮＴ＋１に対応するＰＣＭ楽音波形サンプルなのかを示す情報であり、第１選択制御情報ＤＳ０〜ＤＳ３を用いてデータＩＮＴ＋１に対応するＰＣＭ楽音波形サンプルデータＳ_１と、データＩＮＴに対応するＰＣＭ楽音波形サンプルＳ_０とを選択して、補間器８に送出している。
【００３０】
また、ＳＥＬ１の出力は第５加算器（ＡＤ５）において「＋１」だけ減算され、次いで第２シフタ（ＳＨ２）において１／４とされる。従って、ＳＨ２の出力はデータＩＮＴに対応するメモリアドレスとなる。ＳＨ１の出力のＬＳＢとＳＨ２の出力のＬＳＢとは、第１エクスクルーシブオアゲート（ＥＸ−ＯＲ１）に印加され、両ＬＳＢが一致しているか不一致かが検出される。一致している場合にはＥＸ−ＯＲ１からはＬレベルが出力され、従って第１アンドゲート（ＡＮＤ１）出力はＬレベルを維持し、不一致の場合はＥＸ−ＯＲ１の出力がＨレベルとなりＡＮＤ１の一方にＨレベルが印加されると共に、ＡＮＤ１の他方は通常Ｈレベルとされている（後述するＳＤＥＣ５が発生される場合のみＬレベルとされる）ので、ＡＮＤ１からＨレベルのメモリアクセスタイミングＭＡＴが出力されるようになる。すなわち、ＥＸ−ＯＲ１の出力がＨレベルとなるのは、データＩＮＴ＋１に対応するメモリアドレスがデータＩＮＴに対応するメモリアドレスより１だけインクリメントされた場合であり、この場合にメモリアクセスタイミングＭＡＴが出力されるようになる。なお、図３に示す構成の仕様では２オクターブアップまでのピッチシフトとされているので、データＩＮＴ＋１に対応するメモリアドレスがデータＩＮＴに対応するメモリアドレスより２以上インクリメントされることはなく、このためＬＳＢのみ比較している。
【００３１】
さらに、ＳＨ２の出力のＬＳＢは時分割動作サンプリング周波数６４ｆｓにおける６４周期分遅延する第１ディレイ（ＤＬ１）において６４周期分遅延されると共に、第２エクスクルーシブオアゲート（ＥＸ−ＯＲ２）の一方に印加される。ＥＸ−ＯＲ２の他方にはＤＬ１の出力が印加されており、ＥＸ−ＯＲ２では同チャンネルにおいてデータＩＮＴに対応する今回のメモリアドレスが前回のメモリアドレスよりインクリメントされたか否かを検出している。インクリメントされた場合には、ＥＸ−ＯＲ２の出力がＨレベルとなるため、ＡＮＤ１からＨレベルのメモリアクセスタイミングＭＡＴが出力されるようになる。このように、必要とするＡＤＰＣＭ楽音波形サンプルに対応するメモリアドレスがインクリメントされた時に限り、ＡＮＤ１からＨレベルのメモリアクセスタイミングＭＡＴが出力されるので、インクリメントされない場合はＲＡＭ６にアクセスせず、ＣＰＵ３の負担を軽くすることができる。なお、インクリメントされない場合に必要なＡＤＰＣＭ楽音波形サンプルは、今回までに既に読み出されてＡＤＰＣＭデコードされ、ＡＤＰＣＭデコーダ７に備えられている直前ブロックＲＡＭに格納されている。
【００３２】
ＥＸ−ＯＲ１の出力およびＥＸ−ＯＲ２の出力は、第２デコーダ（ＤＥ２）に入力されてデコードされ、第２選択制御情報の内のＳＤＥＣ１，ＳＤＥＣ２，ＳＤＥＣ３が発生されている。この場合、両出力が「００」の場合にＳＤＥＣ１が発生され、ＥＸ−ＯＲ２の出力がＨレベルの「０１」の場合にＳＤＥＣ３が発生され、ＥＸ−ＯＲ１の出力がＨレベルの「１０」の場合にＳＤＥＣ２が発生される。なお、第１ゲートアレイ（ＧＡ１）は、通常はリターンタイミングＲＴＮＴが発生された場合だけ閉じられ、この際には第２選択制御情報ＳＤＥＣ１〜ＳＤＥＣ３の発生を抑制している。このように、第２選択制御情報ＳＤＥＣ１〜ＳＤＥＣ３はループをリターンする以外のタイミングで必要となる情報である。
【００３３】
ＡＤＰ２に入力されたループスタートアドレスＬＳＡは、第３シフタ（ＳＨ３）において１／４とされる。従って、ＳＨ３の出力はアドレスＬＳＡに対応するサンプルのメモリアドレスとなる。ＳＨ３の出力のＬＳＢとＳＨ２の出力のＬＳＢとは、第３エクスクルーシブオアゲート（ＥＸ−ＯＲ３）に印加され、両ＬＳＢが不一致の場合にＨレベルが出力される。なお、第２ゲートアレイ（ＧＡ２）がリターンタイミングＲＴＮＴが発生されたタイミングだけ開くこと、および、第３ゲートアレイ（ＧＡ３）は通常は開いていることから、リターンタイミングＲＴＮＴが発生された場合だけ、ＥＸ−ＯＲ３の出力は有効となる。このことから、ループのリターン時にＳＨ２から出力されるデータＩＮＴに対応するメモリアドレスが、ループスタートアドレスＬＳＡに対応するサンプルのメモリアドレスを越えた際に、ＥＸ−ＯＲ３からＨレベルが出力されることになる。
【００３４】
そして、ＥＸ−ＯＲ１の出力およびＥＸ−ＯＲ３の出力は、第３デコーダ（ＤＥＣ３）に入力されてデコードされ、第２選択制御情報の内のＳＤＥＣ５，ＳＤＥＣ６，ＳＤＥＣ７が発生されている。この場合、両出力が「００」の場合にＳＤＥＣ５が発生され、ＥＸ−ＯＲ３の出力がＨレベルの「０１」の場合にＳＤＥＣ７が発生され、ＥＸ−ＯＲ１の出力がＨレベルの「１０」の場合にＳＤＥＣ６が発生される。なお、ＧＡ２はリターンタイミングＲＴＮＴが発生されたタイミングだけ開くこと、および、ＧＡ３は通常は開いていることから、リターンタイミングＲＴＮＴでのみ第２選択制御情報ＳＤＥＣ５〜ＳＤＥＣ７が発生される。このように、第２選択制御情報ＳＤＥＣ５〜ＳＤＥＣ７はループをリターンするタイミングでのみ必要となる情報である。
【００３５】
さらにまた、ＳＨ１の出力とＳＨ３の出力とは第４ゲートアレイ（ＧＡ４）と第２アンドゲート（ＡＮＤ２）により、全ビットの一致が検出される。すなわち、ループスタートアドレスＬＳＡに対応するサンプルのメモリアドレスに、データＩＮＴ＋１に対応するサンプルのメモリアドレスが一致した際に、Ｈレベルが出力される。このＨレベルの信号は、リターンタイミングＲＴＮＴが発生されている場合を除いて開いている第３アンドゲート（ＡＮＤ３）からリターンスタートアドレス検出信号（ＬＳＡＤＴＣＴ）として発生される。ＬＳＡＤＴＣＴ信号は、ループスタートアドレスＬＳＡに対応するサンプルのメモリアドレスにより読み出された４つのＡＤＰＣＭ楽音波形サンプルをデコードして一時記憶する際に利用される。
【００３６】
次に、第２選択制御情報ＳＤＥＣ１〜ＳＤＥＣ３，ＳＤＥＣ５〜ＳＤＥＣ７の持つ意味を図７を参照しながら説明する。
第２選択制御情報のＳＤＥＣ１が発生される場合は、図７（ａ）に示すようにデータＩＮＴ＋１に対応するサンプルが直前ブロックＲＡＭに記憶されている場合である。この直前ブロックＲＡＭはＡＤＰＣＭデコーダ７に備えられており、前回ＲＡＭ６にアクセスされた際に読み出された４つのＡＤＰＣＭ楽音波形サンプルがＡＤＰＣＭデコーダ７でデコードされて記憶されている。以下、４つのＡＤＰＣＭ楽音波形サンプルおよびこれをデコードした４つのＰＣＭ楽音波形サンプルを１ブロックという。すなわち、直前ブロックＲＡＭには前回までにデコードされた内の最新の４つのＰＣＭ楽音波形サンプル（１サンプルが１６ビットに伸長されている）が、それぞれサブブロックＳＢ１〜ＳＢ４に記憶されている。この場合には、データＩＮＴ＋１に対応するサンプルが既に直前ブロックＲＡＭに記憶されているので、ＲＡＭ６にアクセスする必要はない。従って、ＳＤＥＣ１が発生される場合には、メモリアクセスタイミングＭＡＴ信号は発生されない。また、図示する例ではデータＩＮＴ＋１に対応するサンプルＳ_１がＳＢ３に記憶されており、隣接するデータＩＮＴに対応するサンプルＳ_０がＳＢ２に記憶されている。
【００３７】
第２選択制御情報のＳＤＥＣ２が発生される場合は、図７（ｂ）に示すようにデータＩＮＴ＋１に対応するサンプルが今回デコードされるブロックの先頭のサブブロックＳＢ１のサンプルとなる場合である。従って、今回デコードブロックのＳＢ１のサンプルがＳ_１とされ、隣接する直前ブロックＲＡＭのＳＢ４のサンプルがＳ_０とされる。この場合には、データＩＮＴ＋１に対応するサンプルが含まれる今回デコードブロックをＲＡＭ６にアクセスしデコードして得る必要があるので、ＳＤＥＣ２が発生される場合には、メモリアクセスタイミングＭＡＴ信号が発生される。
第２選択制御情報のＳＤＥＣ３が発生される場合は、図７（ｃ）に示すようにデータＩＮＴ＋１に対応するサンプルが今回デコードされるブロック内のＳＢ２より後のサブブロックのサンプルとなる場合である。図示する例では、今回デコードブロックのＳＢ２のサンプルがＳ_１とされ、隣接する今回デコードブロックのＳＢ１のサンプルがＳ_０とされる。この場合には、データＩＮＴおよびデータＩＮＴ＋１に対応するサンプルを含む今回デコードブロックをＲＡＭ６にアクセスしデコードして得る必要があるので、ＳＤＥＣ３が発生される場合には、メモリアクセスタイミングＭＡＴ信号が発生される。
【００３８】
第２選択制御情報のＳＤＥＣ５が発生される場合は、前記したようにループがリターンされる場合であり、図７（ｄ）に示すようにデータＩＮＴ＋１に対応するサンプルがループエンドアドレスＬＥＡに対応するサンプルが含まれるループエンドブロックのＳＢ２以上のサブブロックのサンプルとなると共に、リターン値ＲＴＮＰに対応するサンプルがループスタートブロックＲＡＭ内のサンプルとされている場合である。このループスタートブロックＲＡＭは、ＡＤＰＣＭデコーダ７に備えられており、ＬＳＡＤＴＣＴ信号が発生した際に読み出されてデコードされた４つのＰＣＭ楽音波形サンプルが一時記憶されるメモリである。このループスタートブロックＲＡＭ内にはループスタートアドレスＬＳＡに対応するサンプルが少なくとも記憶されている。図示する例では、ループエンドアドレスＬＥＡに対応するサンプルがループエンドブロックのＳＢ１とされ、データＩＮＴ＋１に対応するサンプルがループエンドブロックのＳＢ２とされると共に、ループスタートアドレスＬＳＡに対応するサンプルがループスタートブロックＲＡＭのＳＢ１とされ、リターンされた際のデータＩＮＴ＋１に対応するサンプルがループスタートブロックＲＡＭのＳＢ２とされている。この場合には、データＩＮＴおよびデータＩＮＴ＋１に対応するサンプルをＲＡＭ６にアクセスし、デコードして得る必要がないので、ＳＤＥＣ５が発生される場合には、メモリアクセスタイミングＭＡＴ信号は発生されない。
【００３９】
第２選択制御情報のＳＤＥＣ６が発生される場合は、ループがリターンされる場合であって、図７（ｅ）に示すようにデータＩＮＴ＋１に対応するサンプルが、ループエンドアドレスＬＥＡに対応するサンプルが含まれるループエンドブロックを越えたサンプルとなると共に、リターン値ＲＴＮＰに対応するサンプルがループスタートブロックＲＡＭに記憶されているブロックの次の今回デコードブロック内のサンプルとされている場合である。図示する例では、ループエンドアドレスＬＥＡに対応するサンプルがループエンドブロックのＳＢ１とされ、データＩＮＴ＋１に対応するサンプルがループエンドブロックを越えたサンプルとされると共に、ループスタートアドレスＬＳＡに対応するサンプルがループスタートブロックＲＡＭのＳＢ１とされ、リターンされた際のデータＩＮＴ＋１に対応するサンプルがループスタートブロックＲＡＭを越え、今回デコードブロックのサブブロックＳＢ１のサンプルとされている。この場合には、データＩＮＴ＋１に対応するサンプルが含まれる今回デコードデータブロックをＲＡＭ６にアクセスし、デコードすることにより得る必要があるので、ＳＤＥＣ６が発生される場合には、メモリアクセスタイミングＭＡＴ信号が発生される。
【００４０】
第２選択制御情報のＳＤＥＣ７が発生される場合は、ループがリターンされる場合であって、図７（ｆ）に示すようにデータＩＮＴ＋１に対応するサンプルおよびデータＩＮＴに対応するサンプルが、ループエンドアドレスＬＥＡに対応するサンプルが含まれるループエンドブロックを越えたサンプルとなると共に、リターン値ＲＴＮＰに対応するサンプルがループスタートブロックＲＡＭに記憶されているブロックの次の今回デコードブロック内のサンプルとされている場合である。図示する例では、ループエンドアドレスＬＥＡに対応するサンプルがループエンドブロックのＳＢ１とされ、データＩＮＴ＋１，データＩＮＴに対応するサンプルがループエンドブロックを越えたサンプルとされると共に、ループスタートアドレスＬＳＡに対応するサンプルがループスタートブロックＲＡＭのＳＢ１とされ、リターンされた際のデータＩＮＴ＋１，データＩＮＴに対応するサンプルがループスタートブロックＲＡＭを越え、今回デコードブロックのサブブロックＳＢ１，ＳＢ２のサンプルとされている。この場合には、データＩＮＴ＋１およびデータＩＮＴに対応するサンプルが含まれる今回デコードデータブロックをＲＡＭ６にアクセスし、デコードすることにより得る必要があるので、ＳＤＥＣ７が発生される場合には、メモリアクセスタイミングＭＡＴ信号が発生される。
【００４１】
次に、第１選択制御情報ＤＳ０〜ＤＳ３の持つ意味を図８を参照しながら説明する。第１選択制御情報ＤＳ０〜ＤＳ３は、データＩＮＴ＋１に対応するサンプルが直前ブロックＲＡＭ（あるいはループスタートブロックＲＡＭ）および今回デコードブロックのどのサブブロックにあるかを示す情報である。第１選択制御情報のＤＳ０が発生する場合は、データＩＮＴ＋１に対応するサンプルが直前ブロックＲＡＭ（あるいはループスタートブロックＲＡＭ）のサブブロックＳＢ２のサンプルとされる場合である。第１選択制御情報のＤＳ０は、第２選択制御情報のＳＤＥＣ１，３，５，７のいずれかと共に発生する。
また、第１選択制御情報のＤＳ１が発生する場合は、データＩＮＴ＋１に対応するサンプルが直前ブロックＲＡＭ（あるいはループスタートブロックＲＡＭ）のサブブロックＳＢ３のサンプルとされる場合である。第１選択制御情報のＤＳ１も、第２選択制御情報のＳＤＥＣ１，３，５，７のいずれかと共に発生する。
【００４２】
さらに、第１選択制御情報のＤＳ２が発生する場合は、データＩＮＴ＋１に対応するサンプルが直前ブロックＲＡＭ（あるいはループスタートブロックＲＡＭ）のサブブロックＳＢ４のサンプルとされる場合である。第１選択制御情報のＤＳ２も、第２選択制御情報のＳＤＥＣ１，３，５，７のいずれかと共に発生する。なお、第１選択制御情報のＤＳ０〜２が発生する場合におけるデータＩＮＴに対応するサンプルは、同じブロックの隣接する直前のサブブロックのサンプルとされる。
さらにまた、第１選択制御情報のＤＳ３が発生する場合は、データＩＮＴ＋１に対応するサンプルが今回デコードブロックのサブブロックＳＢ１のサンプルとされる場合である。この場合は、データＩＮＴに対応するサンプルは直前ブロックＲＡＭ（あるいはループスタートブロックＲＡＭ）に含まれ、そのサブブロックＳＢ４のサンプルとされる。第１選択制御情報のＤＳ３は、第２選択制御情報のＳＤＥＣ２，６のいずれかと共に発生する。
【００４３】
次に、図１０および図１１に分割して示すＡＤＰＣＭデコーダ７の詳細構成を説明するが、説明する際に必要に応じて図９に示すデコード時における直前ブロックＲＡＭとループスタートブロックＲＡＭの制御態様を示す図、図１２に示すタイミング図、図１３に示す第２選択制御情報ＳＤＥＣと発生される選択信号との関係を示す図表、図１４に示す第１選択制御情報ＤＳおよび第２選択制御情報ＳＤＥＣと発生される選択信号との関係を示す図表を参照して説明するものとする。なお、図１０および図１１に示すＡＤＰＣＭデコーダ７は２つに分割して示されており、図中のラインに付されたイ〜ルはそれぞれ相互に同じラインを示すものとされている。
図１０および図１１に示すＡＤＰＣＭデコーダ７において、ＲＡＭ６から同時に読み出された合計１６ビットの４つのＡＤＰＣＭ楽音波形サンプルは、第１０セレクタ（ＳＥＬ１０）の４つの入力Ａ，Ｂ，Ｃ，Ｄに１ＡＤＰＣＭ楽音波形サンプル（４ビット）ずつ並列に入力される。このＳＥＬ１０には、入力Ａを選択する選択信号ＳＡとして図１２（ｈ）に示すタイミング信号ＴＩＭ０１が印加され、入力Ｂを選択する選択信号ＳＢとして図１２（ｉ）に示すタイミング信号ＴＩＭ２３が印加され、入力Ｃを選択する選択信号ＳＣとして図１２（ｊ）に示すタイミング信号ＴＩＭ４５が印加され、入力Ｄを選択する選択信号ＳＤとして図１２（ｋ）に示すタイミング信号ＴＩＭ６７が印加されている。
【００４４】
タイミング信号ＴＩＭ０１〜ＴＩＭ６７は、図１２（ｂ）に示すように時分割処理用サンプリング周波数６４ｆｓの１周期である図１２（ｃ）に示す１チャンネルに割り当てられた周期（１／６４ｆｓ）をさらに８分割（１／６４ｆｓ＊１／８）した図１２（ｄ）に示す周期の２周期分の周期を有し、図１２（ｈ）〜（ｋ）に示すように相互に重ならないよう順次発生されている。このような、タイミング信号ＴＩＭ０１〜ＴＩＭ６７によりＳＥＬ１０に並列に入力された４つのＡＤＰＣＭ楽音波形サンプルは、入力Ａから入力Ｄに向かって順次選択されて１ＡＤＰＣＭ楽音波形サンプルずつ選択出力される。出力されたＡＤＰＣＭ楽音波形サンプルＤ（ｎ）は、ＡＤＰＣＭデコード部７０に順次入力され、予測値である隣接する直前のデコード後のサンプルＸ（ｎ−１）と量子化幅Δ（ｎ−１）信号に基づいてデコードされる。デコードされることにより１６ビットに伸長されたＰＣＭ楽音波形サンプルＸ（ｎ）は、第１０ラッチ回路（ＬＡ１０）に第１０オアゲート（ＯＲ１０）を介して印加された図１２（ｅ）〜（ｇ）に示すタイミング信号ＴＩＭ１、ＴＩＭ３，ＴＩＭ５，ＴＩＭ７のそれぞれのタイミングによりラッチされる。タイミング信号ＴＩＭ１、ＴＩＭ３，ＴＩＭ５，ＴＩＭ７は、タイミング信号ＴＩＭ０１〜ＴＩＭ６７の後半の半周期にそれぞれ該当しており、ＡＤＰＣＭデコード部７０によるデコードが完了した後のそれぞれのタイミングでラッチするようにしている。ＬＡ１０の出力は第１２セレクタ（ＳＥＬ１２）の入力Ａに入力される。
【００４５】
また、ＳＥＬ１０で選択出力されたＡＤＰＣＭ楽音波形サンプルＤ（ｎ）は量子化幅演算部７１にも入力され、第１４セレクタ（ＳＥＬ１４）から選択出力された量子化幅Δ（ｎ−１）信号と上記（１）式の演算が行われて、新たな量子化幅Δ（ｎ）信号が生成されて出力される。生成された量子化幅Δ（ｎ）信号は、第１１ラッチ回路（ＬＡ１１）に第１６オアゲート（ＯＲ１６）を介して印加されたタイミング信号ＴＩＭ１、ＴＩＭ３，ＴＩＭ５，ＴＩＭ７のそれぞれのタイミングによりラッチされる。タイミング信号ＴＩＭ１、ＴＩＭ３，ＴＩＭ５，ＴＩＭ７は、前記したようにタイミング信号ＴＩＭ０１〜ＴＩＭ６７の後半の半周期にそれぞれ該当しており、量子化幅演算部７１による演算が完了した後のそれぞれのタイミングでラッチするようにしている。ＬＡ１１の出力は第１４セレクタ（ＳＥＬ１４）の入力Ａに入力される。
【００４６】
サンプルをＡＤＰＣＭデコードする動作をさらに説明すると、ＳＥＬ１２において入力Ａは、第１１ナンドゲート（ＮＡＮＤ１１）、第１２ナンドゲート（ＮＡＮＤ１２）、第１３ナンドゲート（ＮＡＮＤ１３）および第１３インバータ（ＩＮＶ１３）の作用により発生された選択信号ＳＡで選択される。すなわち入力Ａは、タイミング信号ＴＩＭ０１が発生されているタイミングを除いて選択されている。このＳＥＬ１２から選択出力されるサンプルＸ（ｎ−１）は予測値としてＡＤＰＣＭデコード部７０に供給される。また、ＳＥＬ１４に印加されている選択信号ＳＡ，ＳＢ，ＳＣは、ＳＥＬ１２と同じ選択信号ＳＡ，ＳＢ，ＳＣとされているので、その入力Ａは、タイミング信号ＴＩＭ０１が発生されているタイミングを除いて選択されている。このＳＥＬ１４の選択出力は量子化幅Δ（ｎ−１）信号としてＡＤＰＣＭデコード部７０に供給される。
【００４７】
ここで、ＳＥＬ１０に入力された４つのＡＤＰＣＭ楽音波形サンプルをＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）とすると、タイミング信号ＴＩＭ２３が発生した際には、ＡＤＰＣＭデコード部７０にＳＥＬ１０で選択出力された入力Ｂの２番目のＡＤＰＣＭ楽音波形サンプルＤ（１）が入力される。同時に、ＬＡ１０から出力されるＡＤＰＣＭデコード部７０においてデコードされた１番目のＡＤＰＣＭ楽音波形サンプルＤ（０）をデコードしたＰＣＭ楽音波形サンプルＸ（０）が予測値としてＳＥＬ１２から選択出力されてＡＤＰＣＭデコード部７０に供給される。さらに、ＬＡ１１から出力される量子化幅演算部７１において演算された量子化幅Δ（０）がＳＥＬ１４から選択出力されてＡＤＰＣＭデコード部７０に供給される。これによりＡＤＰＣＭデコード部７０は、隣接する直前のデコード後のサンプル（０）と量子化幅Δ（０）信号を用いて、ＡＤＰＣＭ楽音波形サンプルＤ（１）をデコードすることができる。タイミング信号ＴＩＭ４５，ＴＩＭ６７が発生した際も同様の動作が行われるので、４つのＡＤＰＣＭ楽音波形サンプルＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）は、順次に逐一ＡＤＰＣＭデコードされる。
なお、読み出された最初のサンプルであるＡＤＰＣＭ楽音波形サンプルＤ（０）のデコード動作については後述する。
【００４８】
ＡＤＰＣＭデコード部７０においてデコードされたＰＣＭ楽音波形サンプルＸ（ｎ）は、第１１セレクタ（ＳＥＬ１１）の入力Ａにも供給される。このＳＥＬ１１の入力Ｂには第１７セレクタ（ＳＥＬ１７）の選択出力が供給され、入力Ａを選択する選択信号ＳＡは第１３オアゲート（ＯＲ１３）および第１４インバータ（ＩＮＶ１４）の作用により第２選択制御情報のＳＤＥＣ５およびＳＤＥＣ６が発生しているタイミングを除いて発生され、入力Ｂを選択する選択信号ＳＢはＯＲ１３の作用により第２選択制御情報のＳＤＥＣ５およびＳＤＥＣ６が発生しているタイミングで発生される。第２選択制御情報ＳＤＥＣ５，ＳＤＥＣ６はリターンタイミングＲＴＮＴが発生した際に発生されることから、リターンされないタイミングにおいてはＳＥＬ１１からは入力Ａに入力されたＰＣＭ楽音波形サンプルＸ（ｎ）が選択出力される。
【００４９】
ＳＥＬ１１の選択出力は、直前ブロックＲＡＭ（ＲＡＭ１０）とループスタートブロックＲＡＭ（ＲＡＭ１１）に並列に供給される。直前ブロックＲＡＭ１０とループスタートブロックＲＡＭ１１はそれぞれ４つのサブブロックＳＢ１〜ＳＢ４に分割されており、それぞれのサブブロックＳＢ１〜ＳＢ４には６４チャンネル分のサンプルが記憶可能とされている。直前ブロックＲＡＭ１０のサブブロックＳＢ１のライトイネーブル（ＷＥ）信号は第１０ゲートアレイ（ＧＡ１０）の作用により、第２選択制御情報のＳＤＥＣ３あるいはリターンタイミングＲＴＮＴ信号が発生されている際のタイミングＴＩＭ１で発生される。また、サブブロックＳＢ２のＷＥ信号は、第２選択制御情報のＳＤＥＣ３あるいはリターンタイミングＲＴＮＴ信号が発生されている際のタイミングＴＩＭ３で発生され、サブブロックＳＢ３のＷＥ信号は、第２選択制御情報のＳＤＥＣ３あるいはリターンタイミングＲＴＮＴ信号が発生されている際のタイミングＴＩＭ５で発生され、サブブロックＳＢ４のＷＥ信号は、第２選択制御情報のＳＤＥＣ３あるいはリターンタイミングＲＴＮＴ信号が発生されている際のタイミングＴＩＭ７で発生される。
【００５０】
ここで、ＳＤＥＣ３は図７（ｃ）に示すようにデータＩＮＴ＋１に対応するサンプルが今回デコードされるブロック内のサブブロックＳＢ２以降のサンプルとなる場合に発生され、ＳＤＥＣ３が発生されるとこの場合のようにＲＡＭ６に対する新たなアクセスを行いＡＤＰＣＭ楽音波形サンプルが１ブロック分読み出される。この１ブロックのＡＤＰＣＭ楽音波形サンプルは前記したように順次デコードされて、上記のＷＥ信号の発生タイミングで直前ブロックＲＡＭ１０に順次書き込まれるようになる。なお、直前ブロックＲＡＭ１０にはチャンネル選択信号ＳＨ（０〜６３）も印加されており、チャンネル毎に直前ブロックＲＡＭ１０に書き込まれる。このように、ＳＤＥＣ３の発生とともにＲＡＭ６にアクセスした場合には、読み出されてデコードされたＰＣＭ楽音波形サンプルにより、直前ブロックＲＡＭ１０の内容が更新されるようになる。
【００５１】
また、リターンタイミングＲＴＮＴが発生される場合はＳＤＥＣ５〜ＳＤＥＣ７のいずれかが発生されることになり、ＳＤＥＣ５が発生される場合は、図７（ｄ）に示すようにデータＩＮＴ＋１に対応するサンプルがループスタートブロックＲＡＭ１１のサブブロックＳＢ２以上のサンプルとなる場合であるので、ＳＤＥＣ５が発生された場合は、ループスタートブロックＲＡＭ１１の内容を直前ブロックＲＡＭ１０に転送して更新する必要がある。さらに、ＳＤＥＣ６が発生される場合は、図７（ｅ）に示すようにデータＩＮＴに対応するサンプルがループスタートブロックＲＡＭ１１のサブブロックＳＢ４のサンプルとなる場合であるので、ＳＤＥＣ６が発生された場合も、ループスタートブロックＲＡＭ１１の内容を直前ブロックＲＡＭ１０に転送して更新する必要がある。そこで、ＳＥＬ１１の入力Ｂに供給されているループスタートブロックＲＡＭ１１のサンプルを、ＳＥＬ１７を介してＳＥＬ１１から選択出力して直前ブロックＲＡＭ１０に供給している。これにより、ループスタートブロックＲＡＭ１１の内容で直前ブロックＲＡＭ１０の内容が更新されるようになる。
【００５２】
また、ＳＥＬ１１の選択出力が供給されるループスタートブロックＲＡＭ１１のサブブロックＳＢ１のライトイネーブル（ＷＥ）信号は第１１ゲートアレイ（ＧＡ１１）の作用により、ループスタートアドレス検出信号ＬＳＡＤＴＣＴが発生されている際のタイミングＴＩＭ１で発生される。また、サブブロックＳＢ２のＷＥ信号はループスタートアドレス検出信号ＬＳＡＤＴＣＴが発生されている際のタイミングＴＩＭ３で発生され、サブブロックＳＢ３のＷＥ信号はループスタートアドレス検出信号ＬＳＡＤＴＣＴが発生されている際のタイミングＴＩＭ５で発生され、サブブロックＳＢ４のＷＥ信号はループスタートアドレス検出信号ＬＳＡＤＴＣＴが発生されている際のタイミングＴＩＭ７で発生される。
【００５３】
ここで、ＬＳＡＤＴＣＴは前記したようにループスタートアドレスＬＳＡに対応するサンプルのメモリアドレスに、データＩＮＴ＋１に対応するサンプルのメモリアドレスが一致した際に発生される。したがって、ＬＳＡＤＴＣＴ発生中にＲＡＭ６に対する新たなアクセスが行われ読み出されて順次デコードされた１ブロックのＰＣＭ楽音波形サンプルには、ループスタートアドレスＬＳＡに対応するサンプルが含まれていることになる。そこで、ループスタートブロックＲＡＭ１１のＷＥ信号を上記の発生タイミングで発生することにより、ループスタートブロックＲＡＭ１１にループスタートアドレスＬＳＡに対応するサンプルを含む１ブロックのサンプルが書き込まれるようになる。なお、ループスタートブロックＲＡＭ１１にはチャンネル選択信号ＳＨ（０〜６３）も印加されており、チャンネル毎にループスタートブロックＲＡＭ１１に書き込まれる。このように、ＬＳＡＤＴＣＴが発生された場合には、読み出されてデコードされたＰＣＭ楽音波形サンプルがループスタートブロックＲＡＭ１１に書き込まれるようになる。
【００５４】
直前ブロックＲＡＭ１０のサブブロックＳＢ１〜ＳＢ４から出力される４つのサンプルは、それぞれ第１６セレクタ（ＳＥＬ１６）の入力Ａから入力Ｄに供給され、ループスタートブロックＲＡＭ１１のサブブロックＳＢ１〜ＳＢ４から出力される４つのサンプルは、それぞれ第１７セレクタ（ＳＥＬ１７）の入力Ａから入力Ｄに供給される。さらに、直前ブロックＲＡＭ１０のサブブロックＳＢ４から出力されるサンプルは、ＳＥＬ１２の入力Ｂに供給され、ループスタートブロックＲＡＭ１１サブブロックＳＢ４から出力されるサンプルは、ＳＥＬ１２の入力Ｃに供給される。ＳＥＬ１２の入力Ｂは、ＳＤＥＣ２あるいはＳＤＥＣ３のいずれかが発生している際に、タイミング信号ＴＩＭ０１が発生したときに発生される選択信号ＳＢにより選択される。すなわち、図７（ｂ）（ｃ）に示すように、ＳＤＥＣ２あるいはＳＤＥＣ３が発生している場合には、ＲＡＭ６にアクセスして読み出されたＡＤＰＣＭ楽音波形サンプルをデコードする必要がある。この際のタイミングＴＩＭ０１の期間において今回デコードブロックの先頭のサブブロックＳＢ１に対応するサンプルのデコードが行われるが、デコード時には予測値としてそのサンプルに隣接する直前のデコード後のサンプルが必要である。この隣接する直前のサンプルは、直前ブロックＲＡＭ１０のサブブロックＳＢ４に記憶されているので、このサンプルをＳＥＬ１２で選択し予測値のサンプルＸ（ｎ−１）としてＡＤＰＣＭデコード部７０に供給しているのである。
【００５５】
また、ＳＥＬ１２の入力Ｃは、ＳＤＥＣ６あるいはＳＤＥＣ７のいずれかが発生している際に、タイミング信号ＴＩＭ０１が発生したときに発生される選択信号ＳＣにより選択される。すなわち、図７（ｅ）（ｆ）に示すように、ＳＤＥＣ６あるいはＳＤＥＣ７が発生している場合には、リターン時にＲＡＭ６にアクセスして読み出されたＡＤＰＣＭ楽音波形サンプルをデコードする場合である。この際のタイミングＴＩＭ０１の期間において今回デコードブロックの先頭のサブブロックＳＢ１に対応するサンプルのデコードが行われるが、デコード時には予測値としてそのサンプルに隣接する直前のデコード後のサンプルが必要である。この隣接する直前のサンプルは、ループスタートブロックＲＡＭ１１のサブブロックＳＢ４に記憶されているので、このサンプルをＳＥＬ１２で選択し予測値のサンプルＸ（ｎ−１）としてＡＤＰＣＭデコード部７０に供給しているのである。
【００５６】
直前ブロックＲＡＭ１０およびループスタートブロックＲＡＭ１１の出力が供給されているＳＥＬ１６およびＳＥＬ１７には、共通の選択信号ＳＡ，ＳＢ，ＳＣ，ＳＤが印加されている。なお、入力Ａを選択する選択信号ＳＡはタイミング信号ＴＩＭ６７、入力Ｂを選択する選択信号ＳＢはタイミング信号ＴＩＭ４５、入力Ｃを選択する選択信号ＳＣはタイミング信号ＴＩＭ２３、入力Ｄを選択する選択信号ＳＤはタイミング信号ＴＩＭ０１とされている。
すると、ＳＥＬ１６からはタイミング信号ＴＩＭ０１の発生タイミングにおいて直前ブロックＲＡＭ１０のサブブロックＳＢ１のサンプルが選択出力され、タイミング信号ＴＩＭ２３の発生タイミングにおいて直前ブロックＲＡＭ１０のサブブロックＳＢ２のサンプルが選択出力され、タイミング信号ＴＩＭ４５の発生タイミングにおいて直前ブロックＲＡＭ１０のサブブロックＳＢ３のサンプルが選択出力され、タイミング信号ＴＩＭ６７の発生タイミングにおいて直前ブロックＲＡＭ１０のサブブロックＳＢ４のサンプルが選択出力され、第１５セレクタ（ＳＥＬ１５）の入力Ｂと第１８セレクタ（ＳＥＬ１８）の入力Ｂに供給される。
【００５７】
また、ＳＥＬ１７からはタイミング信号ＴＩＭ０１の発生タイミングにおいてループスタートブロックＲＡＭ１１のサブブロックＳＢ１のサンプルが選択出力され、タイミング信号ＴＩＭ２３の発生タイミングにおいてループスタートブロックＲＡＭ１１のサブブロックＳＢ２のサンプルが選択出力され、タイミング信号ＴＩＭ４５の発生タイミングにおいてループスタートブロックＲＡＭ１１のサブブロックＳＢ３のサンプルが選択出力され、タイミング信号ＴＩＭ６７の発生タイミングにおいてループスタートブロックＲＡＭ１１のサブブロックＳＢ４のサンプルが選択出力され、ＳＥＬ１５の入力ＣとＳＥＬ１８の入力Ｃに供給される。ＳＥＬ１５の入力ＡにはＡＤＰＣＭデコード部７０のデコード出力が直接供給され、ＳＥＬ１５の入力ＤにはＳＥＬ１２の選択出力が供給されている。さらに、ＳＥＬ１８の入力Ａおよび入力ＤにはＡＤＰＣＭデコード部７０のデコード出力が直接供給されている。
【００５８】
ＳＥＬ１５およびＳＥＬ１８には、共通の選択信号ＳＡ，ＳＢ，ＳＣ，ＳＤが印加されている。そして、この入力Ａを選択する選択信号ＳＡは第１７オアゲート（ＯＲ１７）の作用によりＳＤＥＣ３あるいはＳＤＥＣ７が発生された際に発生され、入力Ｂを選択する選択信号ＳＢはＳＤＥＣ１が発生された際に発生され、入力Ｃを選択する選択信号ＳＣはＳＤＥＣ５が発生された際に発生され、入力Ｄを選択する選択信号ＳＤは第１８オアゲート（ＯＲ１８）の作用によりＳＤＥＣ２あるいはＳＤＥＣ６が発生された際に発生される。
ここで、ＳＤＥＣ１が発生される場合は、図９（ａ）に示すように前回ＳＥＬ１５から選択出力したサンプルＳ_０（１）、および、前回ＳＥＬ１８から選択出力したサンプルＳ_１（１）と、今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）、および、今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）とが、全て直前ブロックＲＡＭ１０に記憶されている場合である。したがって、図１３のＳＤＥＣ１の欄に示すようにデータＩＮＴ＋１に対応するサンプルＳ_１と、データＩＮＴに対応する隣接するサンプルＳ_０として直前ブロックＲＡＭ１０からのサンプルを選択出力するように、選択信号ＳＢが発生されて直前ブロックＲＡＭ１０からの出力が入力されているＳＥＬ１５およびＳＥＬ１８の入力Ｂが選択されるのである。
【００５９】
また、ＳＤＥＣ２が発生される場合は、図９（ｂ）に示すように前回選択出力したサンプルＳ_０（１）および前回選択出力したサンプルＳ_１（１）と、今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）とが直前ブロックＲＡＭ１０に記憶されており、今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）が、今回デコードブロックのサブブロックＳＢ１のサンプルとされている場合である。したがって、ＲＡＭ６に対するアクセスが行われ図１３のＳＤＥＣ２の欄に示すようにデータＩＮＴ＋１に対応するサンプルＳ_１を今回デコードブロックから選択出力するように、選択信号ＳＤが発生されてＡＤＰＣＭデコード部７０から出力される今回デコードブロックが入力されているＳＥＬ１８の入力Ｄが選択される。さらに、データＩＮＴに対応する隣接するサンプルＳ_０を直前ブロックＲＡＭ１０のサブブロックＳＢ４から読み出すように、選択信号ＳＤが発生されて直前ブロックＲＡＭ１０のサブブロックＳＢ４からの出力がＳＥＬ１２を介して入力されているＳＥＬ１５の入力Ｄが選択されるのである。
【００６０】
さらにまた、ＳＤＥＣ３が発生される場合は、図９（ｃ）に示すように前回選択出力したサンプルＳ_０（１）および前回選択出力したサンプルＳ_１（１）とが直前ブロックＲＡＭ１０に記憶されており、今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）と今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）とが、今回デコードブロックに含まれている場合である。したがって、ＲＡＭ６に対するアクセスが行われ図１３のＳＤＥＣ３の欄に示すようにデータＩＮＴ＋１に対応するサンプルＳ_１と、データＩＮＴに対応する隣接するサンプルＳ_０を今回デコードブロックから選択出力するように、選択信号ＳＡが発生されてＡＤＰＣＭデコード部７０から出力される今回デコードブロックが入力されているＳＥＬ１５およびＳＥＬ１８の入力Ａが選択されるのである。
【００６１】
さらにまた、ＳＤＥＣ５が発生される場合は、リターン時であるリターンタイミングＲＴＮＴ信号が発生されていると共に、図９（ｄ）に示すように前回選択出力したサンプルＳ_０（１）および前回選択出力したサンプルＳ_１（１）とが直前ブロックＲＡＭ１０に記憶されており、今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）と今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）とが、ループスタートブロックＲＡＭ１１に記憶されている場合である。したがって、図１３のＳＤＥＣ５の欄に示すようにデータＩＮＴ＋１に対応するサンプルＳ_１と、データＩＮＴに対応する隣接するサンプルＳ_０をループスタートブロックＲＡＭ１１から選択出力するように、選択信号ＳＣが発生されてループスタートブロックＲＡＭ１１からの出力がＳＥＬ１７を介して入力されているＳＥＬ１５およびＳＥＬ１８の入力Ｃが選択されるのである。
【００６２】
さらにまた、ＳＤＥＣ６が発生される場合は、リターンタイミングＲＴＮＴ信号が発生されていると共に、図９（ｅ）に示すように前回選択出力したサンプルＳ_０（１）および前回選択出力したサンプルＳ_１（１）とが直前ブロックＲＡＭ１０に記憶されており、今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）がループスタートブロックＲＡＭ１１に記憶されていると共に、今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）が今回デコードブロックのサブブロックＳＢ１とされている場合である。したがって、ＲＡＭ６に対するアクセスが行われ、図１３のＳＤＥＣ６の欄に示すようにデータＩＮＴ＋１に対応するサンプルＳ_１を今回デコードブロックから選択出力するように、選択信号ＳＤが発生されてＡＤＰＣＭデコード部７０から出力される今回デコードブロックが入力されているＳＥＬ１８の入力Ｄが選択される。さらに、データＩＮＴに対応する隣接するサンプルＳ_０をループスタートブロックＲＡＭ１１のサブブロックＳＢ４から読み出すように、選択信号ＳＤが発生されてループスタートブロックＲＡＭ１１のサブブロックＳＢ４からの出力がＳＥＬ１２を介して入力されているＳＥＬ１５の入力Ｄが選択されるのである。
【００６３】
さらにまた、ＳＤＥＣ７が発生される場合は、リターンタイミングＲＴＮＴ信号が発生されていると共に、図９（ｆ）に示すように前回選択出力したサンプルＳ_０（１）および前回選択出力したサンプルＳ_１（１）とが直前ブロックＲＡＭ１０に記憶されており、今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）と今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）とが、今回デコードブロックに含まれている場合である。したがって、ＲＡＭ６に対するアクセスが行われ、図１３のＳＤＥＣ７の欄に示すようにデータＩＮＴ＋１に対応するサンプルＳ_１と、データＩＮＴに対応する隣接するサンプルＳ_０を今回デコードブロックから選択出力するように、選択信号ＳＡが発生されてＡＤＰＣＭデコード部７０から出力される今回デコードブロックが入力されているＳＥＬ１５およびＳＥＬ１８の入力Ａが選択されるのである。
なお、ＳＤＥＣ５およびＳＤＥＣ６が発生する場合は、ループスタートブロックＲＡＭ１１の内容が直前ブロックＲＡＭ１０に転送されてその内容の更新がおこなわれる。このため、ループスタートブロックＲＡＭ１１の出力が供給されているＳＥＬ１７の選択出力がＳＥＬ１１の入力Ｂに供給され、ＳＤＥＣ５およびＳＤＥＣ６が発生した際に、ＳＥＬ１１は入力Ｂを選択してループスタートブロックＲＡＭ１１からのサンプルを直前ブロックＲＡＭ１０に供給している。
【００６４】
上記したようにＳＥＬ１８からはデータＩＮＴ＋１に対応するサンプルＳ_１が選択出力され、ＳＥＬ１５からはデータＩＮＴに対応する隣接するサンプルＳ_０が選択出力されるが、タイミングによっては必要でないサンプルがＳＥＬ１５，ＳＥＬ１８から出力される。そこで、ＳＥＬ１５の後段に第１２ラッチ回路（ＬＡ１２）を設けると共に、ＳＥＬ１８の後段に第１４ラッチ（ＬＡ１４）を設けて必要なサンプルだけを出力するようにしている。
ＬＡ１２およびＬＡ１４の動作を第１選択制御情報ＤＳ０〜ＤＳ３および第２選択制御情報ＳＤＥＣ１〜ＳＤＥＣ３，ＳＤＥＣ５〜ＳＤＥＣ７の組み合わせで図１３、図１４および図１５を主に参照しながら説明する。
【００６５】
ＳＤＥＣ１とＤＳ０が共に発生している場合は、ＳＥＬ１５およびＳＥＬ１８からは入力Ｂに供給されている直前ブロックＲＡＭ１０から出力される図１５（ｃ）に示す前回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ１〉に示しているように、第１６インバータ（ＩＮＶ１６）と第１２ゲートアレイ（ＧＡ１２）と第１３ゲートアレイ（ＧＡ１３）の作用により、ＬＡ１２にはタイミング信号ＴＩＭ１がラッチ信号として印加され、ＬＡ１４には第１４ゲートアレイ（ＧＡ１４）の作用によりタイミング信号ＴＩＭ３がラッチ信号として印加される。従って、ＬＡ１２に前回デコードブロックの先頭サブブロックのサンプルＳ（−４）がラッチされ、ＬＡ１４にサンプルＳ（−３）がラッチされる。すなわち、ＤＳ０が発生されているので、図８（ａ）に示されているように直前ブロックＲＡＭ１０のサブブロックＳＢ１のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ２のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは同期して出力されるようタイミングＴＩＭ７でラッチされる第１３ラッチ（ＬＡ１３）および第１５ラッチ（ＬＡ１５）を介して出力される。
【００６６】
また、ＳＤＥＣ１とＤＳ１が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ｃ）に示す前回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ１〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ３がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ５がラッチ信号として印加される。従って、ＬＡ１２に前回デコードブロックのサンプルＳ（−３）がラッチされ、ＬＡ１４にサンプルＳ（−２）がラッチされる。すなわち、ＤＳ１が発生されているので、図８（ｂ）に示されているように直前ブロックＲＡＭ１０のサブブロックＳＢ２のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ３のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００６７】
また、ＳＤＥＣ１とＤＳ２が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ｃ）に示す前回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ１〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ５がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ７がラッチ信号として印加される。従って、ＬＡ１２に前回デコードブロックのサンプルＳ（−２）がラッチされ、ＬＡ１４にサンプルＳ（−１）がラッチされる。すなわち、ＤＳ２が発生されているので、図８（ｃ）および図９（ａ）に示されているように直前ブロックＲＡＭ１０のサブブロックＳＢ３のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ４のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００６８】
ＳＤＥＣ１とＤＳ３が共に発生される場合はなく、ＤＳ３はＳＤＥＣ２と共に発生される。この場合は、ＳＥＬ１５からは入力Ｄに供給されている図１５（ｂ）に示すＳＥＬ１２から出力される１サンプル遅延された今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力され、ＳＥＬ１８からは入力Ｄに供給されている図１５（ａ）に示す今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ２〉に示しているように、ＯＲ１８とＧＡ１２とＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ１がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ１がラッチ信号として印加される。従って、ＬＡ１４に今回デコードブロックの先頭サブブロックのサンプルＳ（０）がラッチされ、ＬＡ１２にサンプルＳ（０）に隣接する直前のサンプルＳ（＊）がラッチされる。ＳＤＥＣ２はリターン時には発生しないので、Ｓ（＊）は前回最終デコードサンプルとなる。すなわち、ＤＳ３が発生されているので、図８（ｄ）および図９（ｂ）に示されているように今回デコードブロックのサブブロックＳＢ１のサンプルがサンプルＳ_１とされ、直前デコードブロック（直前ブロックＲＡＭ１０）のサブブロックＳＢ４のサンプルがサンプルＳ_０とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは同期して出力されるようタイミングＴＩＭ７でラッチされるＬＡ１３およびＬＡ１５を介して出力される。
【００６９】
次に、ＳＤＥＣ３とＤＳ０が共に発生された場合は、ＳＥＬ１５およびＳＥＬ１８からは入力Ａに供給されているＡＤＰＣＭデコード部７０から出力される図１５（ａ）に示す今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ３〉に示しているように、ＩＮＶ１６とＧＡ１２とＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ１がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ３がラッチ信号として印加される。従って、ＬＡ１２に今回デコードブロックの先頭サブブロックのサンプルＳ（０）がラッチされ、ＬＡ１４に隣接するサンプルＳ（１）がラッチされる。すなわち、ＤＳ０が発生されているので、図８（ａ）および図９（ｃ）に示されているように今回デコードブロックのサブブロックＳＢ１のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ２のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは同期して出力されるようタイミングＴＩＭ７でラッチされるＬＡ１３およびＬＡ１５を介して出力される。
【００７０】
また、ＳＤＥＣ３とＤＳ１が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ａ）に示す今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ３〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ３がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ５がラッチ信号として印加される。従って、ＬＡ１２に今回デコードブロックのサンプルＳ（１）がラッチされ、ＬＡ１４にサンプルＳ（２）がラッチされる。すなわち、ＤＳ１が発生されているので、図８（ｂ）に示されているように今回デコードブロックのサブブロックＳＢ２のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ３のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００７１】
また、ＳＤＥＣ３とＤＳ２が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ａ）に示す前回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ３〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ５がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ７がラッチ信号として印加される。従って、ＬＡ１２に今回デコードブロックのサンプルＳ（２）がラッチされ、ＬＡ１４にサンプルＳ（３）がラッチされる。すなわち、ＤＳ２が発生されているので、図８（ｃ）に示されているように今回デコードブロックのサブブロックＳＢ３のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ４のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００７２】
次に、ＳＤＥＣ５とＤＳ０が共に発生された場合は、ＳＥＬ１５およびＳＥＬ１８からは入力Ｃに供給されているループスタートブロックＲＡＭ１１から出力される図１５（ｄ）に示すループスタートブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ５〉に示しているように、ＩＮＶ１６とＧＡ１２とＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ１がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ３がラッチ信号として印加される。従って、ＬＡ１２にループスタートブロックの先頭サブブロックのサンプルＳ（−４Ｌ）がラッチされ、ＬＡ１４に隣接するサンプルＳ（１−４Ｌ）がラッチされる。すなわち、ＤＳ０が発生されているので、図８（ａ）に示されているようにループスタートブロックＲＡＭ１１のサブブロックＳＢ１のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ２のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは同期して出力されるようタイミングＴＩＭ７でラッチされるＬＡ１３およびＬＡ１５を介して出力される。
【００７３】
また、ＳＤＥＣ５とＤＳ１が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ｄ）に示す今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ５〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ３がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ５がラッチ信号として印加される。従って、ＬＡ１２にループスタートブロックのサンプルＳ（１−４Ｌ）がラッチされ、ＬＡ１４にサンプルＳ（２−４Ｌ）がラッチされる。すなわち、ＤＳ１が発生されているので、図８（ｂ）および図９（ｄ）に示されているようにループスタートブロックＲＡＭ１１のサブブロックＳＢ２のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ３のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００７４】
また、ＳＤＥＣ５とＤＳ２が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ｄ）に示すループスタートブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ５〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ５がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ７がラッチ信号として印加される。従って、ＬＡ１２にループスタートブロックのサンプルＳ（２−４Ｌ）がラッチされ、ＬＡ１４にサンプルＳ（３−４Ｌ）がラッチされる。すなわち、ＤＳ２が発生されているので、図８（ｃ）に示されているようにループスタートブロックＲＡＭ１１のサブブロックＳＢ３のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ４のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００７５】
ＳＤＥＣ５とＤＳ３が共に発生される場合はなく、ＤＳ３はＳＤＥＣ６と共に発生される。この場合は、ＳＥＬ１５からは入力Ｄに供給されている図１５（ｂ）に示すＳＥＬ１２から出力される１サンプル遅延された今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力され、ＳＥＬ１８からは入力Ｄに供給されている図１５（ａ）に示す今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ６〉に示しているように、ＯＲ１８とＧＡ１２とＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ１がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ１がラッチ信号として印加される。従って、ＬＡ１４に今回デコードブロックの先頭サブブロックのサンプルＳ（０）がラッチされ、ＬＡ１２にサンプルＳ（０）に隣接する直前のサンプルＳ（＊）がラッチされる。ＳＤＥＣ６が発生するのはリターン時なので、Ｓ（＊）はループスタートブロックの最終デコードサンプルとなる。すなわち、ＤＳ３が発生されているので、図８（ｄ）および図９（ｅ）に示されているように今回デコードブロックのサブブロックＳＢ１のサンプルがサンプルＳ_１とされ、ループスタートブロック（ループスタートブロックＲＡＭ１１）のサブブロックＳＢ４のサンプルがサンプルＳ_０とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは同期して出力されるようタイミングＴＩＭ７でラッチされるＬＡ１３およびＬＡ１５を介して出力される。
【００７６】
次に、ＳＤＥＣ７とＤＳ０が共に発生された場合は、ＳＥＬ１５およびＳＥＬ１８からは入力Ａに供給されているＡＤＰＣＭデコード部７０から出力される図１５（ａ）に示す今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ７〉に示しているように、ＩＮＶ１６とＧＡ１２とＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ１がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ３がラッチ信号として印加される。従って、ＬＡ１２に今回デコードブロックの先頭サブブロックのサンプルＳ（０）がラッチされ、ＬＡ１４に隣接するサンプルＳ（１）がラッチされる。すなわち、ＤＳ０が発生されているので、図８（ａ）および図９（ｆ）に示されているように今回デコードブロックのサブブロックＳＢ１のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ２のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは同期して出力されるようタイミングＴＩＭ７でラッチされるＬＡ１３およびＬＡ１５を介して出力される。
【００７７】
また、ＳＤＥＣ７とＤＳ１が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ａ）に示す今回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ７〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ３がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ５がラッチ信号として印加される。従って、ＬＡ１２に今回デコードブロックのサンプルＳ（１）がラッチされ、ＬＡ１４にサンプルＳ（２）がラッチされる。すなわち、ＤＳ１が発生されているので、図８（ｂ）に示されているように今回デコードブロックのサブブロックＳＢ２のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ３のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００７８】
また、ＳＤＥＣ７とＤＳ２が共に発生される場合は、ＳＥＬ１５およびＳＥＬ１８からは同様に図１５（ａ）に示す前回デコードブロックが図１５（ｅ）に示すタイミングで順次選択出力される。この際は図１４の〈ＳＤＥＣ７〉に示しているようにＧＡ１３の作用により、ＬＡ１２にはタイミング信号ＴＩＭ５がラッチ信号として印加され、ＬＡ１４にはＧＡ１４の作用によりタイミング信号ＴＩＭ７がラッチ信号として印加される。従って、ＬＡ１２に今回デコードブロックのサンプルＳ（２）がラッチされ、ＬＡ１４にサンプルＳ（３）がラッチされる。すなわち、ＤＳ２が発生されているので、図８（ｃ）に示されているように今回デコードブロックのサブブロックＳＢ３のサンプルがサンプルＳ_０とされ、隣接するサブブロックＳＢ４のサンプルがサンプルＳ_１とされることになる。ＬＡ１２およびＬＡ１４でラッチされたサンプルＳ_０とサンプルＳ_１とは、タイミングＴＩＭ７でＬＡ１３およびＬＡ１５から出力される。
【００７９】
このようにして第１選択制御情報ＤＳ０〜ＤＳ３および第２選択制御情報ＳＤＥＣ１〜３，５〜７により選択出力されたサンプルＳ_０とサンプルＳ_１とは、補間器（Ｉｎｔｅｒｐｏｌａｔｏｒ）８に供給されて位相情報の小数部データＦＲＡに対応した補間サンプルが生成され、楽音波形サンプルＳとしてアキュムレータＡＣＣ９に供給される。
【００８０】
ここで、図１０および図１１に戻りＡＤＰＣＭデコーダ７の構成における量子化幅Δ（ｎ−１）信号をＡＤＰＣＭデコード部７０に供給するための構成の説明を行う。
前記したように、ＳＥＬ１０で選択出力されたＡＤＰＣＭ楽音波形サンプルＤ（ｎ）は量子化幅演算部７１にも入力され、ＳＥＬ１４から選択出力された量子化幅Δ（ｎ−１）信号と上記（１）式の演算が行われて、新たな量子化幅Δ（ｎ）信号が生成されて出力される。生成された量子化幅Δ（ｎ）信号は、ＬＡ１１にＯＲ１６を介して印加されたタイミング信号ＴＩＭ１，ＴＩＭ３，ＴＩＭ５，ＴＩＭ７のそれぞれのタイミングによりラッチされる。さらに、第１３セレクタ（ＳＥＬ１３）の入力Ａに供給される。入力ＡはＳＤＥＣ５あるいはＳＤＥＣ６が発生されていない場合に選択されて、ＳＥＬ１３の選択出力は直前量子化幅ＲＡＭ１２およびループスタート量子化幅ＲＡＭ１３に並列に供給される。
【００８１】
直前量子化幅ＲＡＭ１２に書き込まれるのはリターンタイミングＲＴＮＴ信号あるいはＳＤＥＣ３が発生されているときのタイミングＴＩＭ７である。すなわち、直前ブロックＲＡＭ１０の内容が更新される際に、その最終のサンプルを用いて演算された量子化幅Δが直前量子化幅ＲＡＭ１２に書き込まれるようになる。この直前量子化幅ＲＡＭ１２の出力は、ＳＤＥＣ２あるいはＳＤＥＣ３が発生されている際のタイミングＴＩＭ０１にＳＥＬ１４から選択出力されてＡＤＰＣＭデコード部７０に量子化幅Δ（ｎ−１）信号として供給される。この際には、直前ブロックＲＡＭ１０のサブブロックＳＢ４のサンプルがＳＥＬ１２から選択出力されてＡＤＰＣＭデコード部７０にサンプルＸ（ｎ−１）として供給されている。
【００８２】
また、ループスタート量子化幅ＲＡＭ１３に書き込まれるのはループスタートブロックスタートアドレス検出信号ＬＳＤＴＣＴが発生されているときのタイミングＴＩＭ７である。すなわち、ループスタートブロックＲＡＭ１１の内容が更新される際に、ループスタートブロックの最終のサンプルを用いて演算された量子化幅Δ信号がループスタート量子化幅ＲＡＭ１３に書き込まれるようになる。このループスタート量子化幅ＲＡＭ１３の出力は、ＳＤＥＣ６あるいはＳＤＥＣ７が発生されている際のタイミングＴＩＭ０１にＳＥＬ１４から選択出力されてＡＤＰＣＭデコード部７０に量子化幅Δ（ｎ−１）信号として供給される。この際には、ループスタートブロックＲＡＭ１１のサブブロックＳＢ４のサンプルがＳＥＬ１２から選択出力されてＡＤＰＣＭデコード部７０にサンプルＸ（ｎ−１）として供給されている。
また、ループスタート量子化幅ＲＡＭ１３の出力はＳＥＬ１３の入力Ｂにも供給されており、リターンタイミングＲＴＮＴ信号と共にＳＤＥＣ５あるいはＳＤＥＣ６が発生した際には、ＳＥＬ１３から選択出力されたループスタート量子化幅ＲＡＭ１３の出力が直前量子化幅ＲＡＭ１２に転送されて、直前量子化幅ＲＡＭ１２の内容が更新される。この動作は、前記した直前ブロックＲＡＭ１０の内容がループスタートブロックＲＡＭ１１の内容で更新される場合と同時に行われる。これにより、必要とする量子化幅Δ（ｎ−１）信号をＡＤＰＣＭデコード部７０に常に供給することができるようになる。
【００８３】
以上説明した本発明のロングストリーム再生機能を有する再生装置においては、図４に示すような波形のサンプルを繰り返し再生するループ再生を行うことにより楽音等を発生している。このようなループ再生のモードをノーマルループモードということにする。そして、本発明のロングストリーム再生機能を有する再生装置においては、ノーマルループモードの再生だけではなく、ループ再生機能を応用してロングストリームの再生も行うことができる。この再生モードをロングストリームモードということにする。
そこで、本発明のロングストリーム再生機能を有する再生装置におけるロングストリームモードにおける再生について図１６を参照しながら次に説明する。なお、ロングストリームモードにおける再生は、６４チャンネルのうちの少なくとも１チャンネルを用いて行われる。
【００８４】
図１６は、図３に示す本発明のロングストリーム再生機能を有する再生装置の構成においてロングストリームモードの再生を行う概略を説明するための図である。ロングストリームモード時には周辺装置４に装着されたＣＤ−ＲＯＭに記録されているＢＧＭ等のロングストリームが再生される。このロングストリームモード時は、最初にＲＡＭ６に用意された同じ大きさのエリアＡとエリアＢとからなるエリアの記憶容量に対応する大きさの図示するロングストリーム部分１が読み出されて記憶される。この記憶動作は、ＣＰＵ３がメモリコントローラ５を制御して、ＣＤ−ＲＯＭから読み出したロングストリーム部分１のＡＤＰＣＭ楽音波形サンプルをＲＡＭ６のエリアＡおよびエリアＢに記憶する。エリアＡとエリアＢとは同じ記憶容量とされ、この例では３ブロック分（１２ＡＤＰＣＭ楽音波形サンプル分）の記憶容量とされる。なお、ロングストリームモード時には、エリアＡの最初のサンプルに対応する先頭アドレスであるスタートアドレスＳＡとループスタートアドレスＬＳＡとを等しくし、エリアＢの最終のブロックの先頭サンプルに対応するアドレスをループエンドアドレスＬＥＡとしている。
【００８５】
ついで、メモリコントローラ５はＲＡＭ６のエリアＡの最初からＡＤＰＣＭ楽音波形サンプルを読み出してＡＤＰＣＭデコーダ７に供給し、前記したようにＡＤＰＣＭデコードが行われてＰＣＭ楽音波形サンプルＳ_０，Ｓ_１が出力される。ＰＣＭ楽音波形サンプルサンプルＳ_０，Ｓ_１は、補間器８に供給されて位相情報の小数部データＦＲＡに対応した補間サンプルが生成され、楽音波形サンプルＳとしてアキュムレータＡＣＣ９に供給される。
ここで、再生が進んでデータＩＮＴが（ＬＥＡ−ＬＳＡ）／２以上となったこと、すなわちエリアＡの最終のＡＤＰＣＭ楽音波形サンプルが読み出されたことが検出されたときに、ＣＰＵ３はＣＤ−ＲＯＭから前回読み出された最終のブロック（エリアＢの最終ブロック）と次の２ブロック分の３ブロック分のロングストリーム部分２Ａを読み出してＲＡＭ６のエリアＡに記憶させる。上記検出は、ＣＰＵ３がＰＧ１から出力される位相情報の整数部データＩＮＴが記憶されているレジスタ１０の内容をモニタすることにより行う。そして、エリアＢに記憶されているロングストリームのＡＤＰＣＭ楽音波形サンプルが順次に逐一読み出されて再生が継続される。
【００８６】
さらに、再生が進んでＣＰＵ３がデータＩＮＴがループエンドアドレスＬＥＡ以上となったことを検出すると、ＣＰＵ３はＣＤ−ＲＯＭから前回読み出された最終のブロックの次の３ブロック分のロングストリーム部分２Ｂを読み出してＲＡＭ６のエリアＢに記憶させる。この場合には、ＡＤＰＣＭデコード部７０からループエンドアドレスＬＥＡを越えた際に発生されるリターンタイミングＲＴＮＴおよびリターン値ＲＴＮＰとがＰＧ１に供給されて、ＰＧ１から出力される位相情報はリターン値ＲＴＮＰに対応した値となる。この際のＰＧ１から出力される位相情報は、エリアＡの先頭ブロックアドレスに対応するようになり、続く再生はエリアＡに記憶されている次のロングストリーム部分２ＡのＡＤＰＣＭ楽音波形サンプルを読み出すことにより継続されるようになる。
このように、データＩＮＴが（ＬＥＡ−ＬＳＡ）／２以上となった際にエリアＡをすでに読み出されている最終のブロックを重複するよう更新すると共に、データＩＮＴがループエンドアドレスＬＥＡ以上となった際にエリアＢを更新しながらループ再生を繰り返し行うことにより、ＲＡＭ６のエリアＡとエリアＢとが交互に所定量毎の新たなロングストリーム部分のＡＤＰＣＭ楽音波形サンプルにより更新されていくようになる。これにより、ＢＧＭ等のＲＡＭ６にすべて記憶することのできない大量のサンプルからなるロングストリームを再生することが可能となる。
【００８７】
次に、ロングストリームモード時に発生される第１選択制御情報ＤＳ０〜ＤＳ３および第２選択制御情報ＳＤＥＣ１〜ＳＤＥＣ３が発生された際のＡＤＰＣＭデコーダ７の動作の概略を図１７を参照しながら説明する。なお、ロングストリームモード時には、図６を参照すれば明らかなようにＳＤＥＣ５〜ＳＤＥＣ７はＧＡ３の作用により発生されない。
図１７に示す（ａ）から（ｃ）の動作は、図９に示す（ａ）から（ｃ）の動作と同様であるので、その説明は省略する。図１７（ｄ）に示す動作は、データＩＮＴ＋１がループエンドアドレスＬＥＡを越えた場合のリターン時の動作であり、図１７（ｄ）にリターンタイミングＲＴＮＴが発生している際にＳＤＥＣ３とＤＳ０とが共に発生された場合の動作を示している。
【００８８】
この場合は、前回選択出力したサンプルＳ_０（１）および前回選択出力したサンプルＳ_１（１）とが直前ブロックＲＡＭ１０に記憶されており、今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）と今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）とが、次のブロックのサブブロックＳＢ１，サブブロックＳＢ２のサンプルとされる場合である。このサブブロックＳＢ１のサンプルに対応するアドレスはループエンドアドレスＬＥＡである。したがって、ＲＡＭ６をアクセスしてエリアＢの最終ブロックを読み出せばよいのであるが、この際にはリターンタイミングＲＴＮＴが発生されているので、この際に発生されるメモリアドレスＭＡはループスタートアドレスＬＳＡに対応するエリアＡの最初のブロックを指すメモリアドレスになる。すなわち、リターン時はエリアＢの最終ブロックとエリアＡの最初のブロックとを同一内容として連続するＡＤＰＣＭ楽音波形サンプルを読み出す必要がある。このため、図１６に示すようにエリアＡが更新される際には、エリアＢの最終ブロックが先頭ブロックとしてエリアＡに重複して書き込まれるのである。このようにしてＲＡＭ６のエリアＡの先頭のブロックが読み出されて、今回デコードブロックとしてデコードされるようになる。
【００８９】
図１７（ｅ）に示す動作は、ピッチアップしてロングストリーム再生する際に、データＩＮＴ＋１がループエンドアドレスＬＥＡを越えた場合のリターン時の動作を示している。この場合は、前回選択出力したサンプルＳ_０（１）が直前ブロックＲＡＭ１０に記憶されていると共に、前回選択出力したサンプルＳ_１（１）が次のブロックのサブブロックＳＢ１のサンプルとされ、直前ブロックＲＡＭ１０に記憶されており今回ＳＥＬ１５から選択出力させるサンプルＳ_０（２）が次のブロックのサブブロックＳＢ４のサンプルとされると共に、今回ＳＥＬ１８から選択出力させるサンプルＳ_１（２）が、さらに次のブロックのサブブロックＳＢ１のサンプルとされる場合である。次のサブブロックＳＢ１のサンプルＳ_１（１）に対応するアドレスはループエンドアドレスＬＥＡである。この場合も前述と同様にループスタートアドレスＬＳＡに対応するエリアＡの最初のブロックにアクセスされるようになる。この際に、次のブロックを読み出してデコードすることは可能であるが、ハードウェアの制限からその次のブロックにアクセスすることはできない。従って、図１７（ｅ）に示すようなピッチアップを伴うことはできないので、このようなピッチアップの再生は制限される。
【００９０】
以上説明した本発明のロングストリーム再生機能を有する再生装置においては、楽音を発生するものとして説明したが楽音に限るものではなく、ゲームにおける効果音等を発生するものであってもよい。また、上記の説明においてはピッチ非同期タイプとして説明したが、必ずしもピッチ非同期タイプとすることはなく、必要に応じて本発明のロングストリーム再生機能を有する再生装置をピッチ同期タイプとしてもよい。
さらに、以上説明した本発明のロングストリーム再生機能を有する再生装置においては、６４音同時発音可能とされているが、この発音数に限られるものではなく１２８音同時発音可能にしても、逆に３２音同時発音可能であってもよい。さらにまた、１オクターブ以内のピッチアップとしたが、２つ以上のブロックを読み出し可能となるようハードウェアを構成すれば、２オクターブ以上のピッチアップを可能とすることができる。
さらにまた、波形サンプルを圧縮する方式として量子化幅を適応的に制御するＡＤＰＣＭ方式を採用したが、この方式に限ることはなく差分ＰＣＭ（ＤＰＣＭ）方式により圧縮するようにしてもよい。
【００９１】
【発明の効果】
本発明は以上のように、楽音を再生することのできる再生装置が従来備えている波形サンプル記憶手段に記憶されている楽音波形サンプルの一部を繰り返し読み出すことにより、持続音を発音するループ再生機能を利用して、ロングストリームの再生を行うことができるようになる。この場合、外部からロングストリームを供給する上位装置は、ロングストリームの波形サンプルをまとめて再生装置に供給すればよく、その再生速度に同期して逐一供給する必要はない。したがって、上位装置の負担を軽減することができる。
また、ロングストリームの波形サンプルが圧縮符号化された圧縮波形サンプルとされていても、再生装置が圧縮符号化された圧縮波形サンプルを再生する際に備えているデコーダを利用して、ロングストリーム圧縮波形サンプルをデコードすることができるため、ロングストリーム再生専用のデコーダを削減することができる。
【図面の簡単な説明】
【図１】ＡＤＰＣＭエンコーダの一般的な構成を示す図である。
【図２】ＡＤＰＣＭデコーダの一般的な構成を示す図である。
【図３】本発明のロングストリーム再生機能を有する再生装置における実施の形態の構成例を示すブロック図である。
【図４】本発明のロングストリーム再生機能を有する再生装置における波形サンプルを圧縮した際にその圧縮波形サンプルを記憶する態様を示す図である。
【図５】本発明のロングストリーム再生機能を有する再生装置の実施の形態における位相情報発生部の構成およびその動作を示す図である。
【図６】本発明のロングストリーム再生機能を有する再生装置の実施の形態におけるアドレスポインタの構成を示す回路図である。
【図７】本発明のロングストリーム再生機能を有する再生装置の実施の形態における第２選択制御情報ＳＤＥＣが発生した際のＡＤＰＣＭデコーダの動作を示す図である。
【図８】本発明のロングストリーム再生機能を有する再生装置の実施の形態における第１選択制御情報ＤＳが発生した際のＡＤＰＣＭデコーダの動作を示す図である。
【図９】本発明のロングストリーム再生機能を有する再生装置の実施の形態における第１選択制御情報ＤＳと第２選択制御情報ＳＤＥＣが共に発生した際のＡＤＰＣＭデコーダの動作を示す図である。
【図１０】本発明のロングストリーム再生機能を有する再生装置の実施の形態におけるＡＤＰＣＭデコーダの詳細構成の一部を示す回路図である。
【図１１】本発明のロングストリーム再生機能を有する再生装置の実施の形態におけるＡＤＰＣＭデコーダの詳細構成の他の一部を示す回路図である。
【図１２】本発明のロングストリーム再生機能を有する再生装置の実施の形態における動作タイミングを示す図である。
【図１３】本発明のロングストリーム再生機能を有する再生装置の実施の形態における第２選択制御情報ＳＤＥＣと第１５セレクタおよび第１８セレクタの選択信号との関係を示す図表である。
【図１４】本発明のロングストリーム再生機能を有する再生装置の実施の形態における第２選択制御情報ＳＤＥＣと第１２ラッチおよび第１４ラッチのラッチ信号との関係を示す図表である。
【図１５】本発明のロングストリーム再生機能を有する再生装置の実施の形態における第１５セレクタおよび第１８セレクタの入力Ａ〜入力Ｄに供給されるサンプルを示す図である。
【図１６】本発明のロングストリーム再生機能を有する再生装置の実施の形態におけるロングストリーム再生の動作を示す図である。
【図１７】本発明のロングストリーム再生機能を有する再生装置の実施の形態におけるロングストリーム再生時の第２選択制御情報ＳＤＥＣが発生した際のＡＤＰＣＭデコーダの動作を示す図である。
【符号の説明】
１ 位相情報発生部，２ アドレスポインタ，３ ＣＰＵ，４ 周辺装置，５ メモリコントローラ，６ ＲＡＭ，７ ＡＤＰＣＭデコーダ，８ 補間器，９ アキュムレータ，１０ レジスタ，１１ シフタ，７０ ＡＤＰＣＭデコード部，７１ 量子化幅演算部，１００ メモリアドレス，１０１ メモリアドレス，１０１ 減算器，１０２ メモリアドレス，１０２ 符号化部，１０３ 量子化幅演算部，１０４ 遅延回路，１０５ 予測部，１０６ 遅延回路，２０１ 復号部，２０２ 遅延回路，２０３ 量子化幅演算部，２０４ 遅延回路，ＤＳ０〜ＤＳ３ 第１選択制御情報，ＲＡＭ１０ 直前ブロックＲＡＭ，ＲＡＭ１１ ループスタートブロックＲＡＭ，ＲＡＭ１２ 直前量子化幅ＲＡＭ，ＲＡＭ１３ループスタート量子化幅ＲＡＭ，ＳＢ１〜ＳＢ４ サブブロック，ＳＤＥＣ１〜３，ＳＤＥＣ５〜７ 第２選択制御情報[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a reproducing apparatus capable of reproducing a long stream when reading and reproducing stored waveform samples.
[0002]
[Prior art]
Conventionally, a PCM sound source has been known in which an actual instrument sound is converted into PCM and stored in a waveform memory such as a ROM (Read Only Memory), and the waveform memory is accessed and read out to reproduce a desired instrument sound during performance. Have been. As a method of shifting the pitch in the PCM sound source and reading it from the waveform memory, a pitch synchronous type and a pitch asynchronous type are known. A pitch synchronous type PCM tone generator counts clocks of a frequency corresponding to a pitch to be reproduced, accesses a waveform memory at a cycle corresponding to a memory address value corresponding to the count value, and sequentially reads out waveform sample data one by one. I have. Also, in a pitch asynchronous type PCM sound source, frequency information of a numerical value corresponding to the pitch is accumulated at a predetermined period (output rate), and a memory address value corresponding to the accumulation result is generated to generate a waveform memory. And read waveform sample data.
[0003]
By the way, the PCM sound source stores the PCM-converted tone waveform samples in the waveform memory as they are, and the tone waveform samples of each tone are stored in the memory area allocated to each tone. Therefore, in the case of a sound of a relatively short time such as a percussion instrument sound, the musical tone waveform samples from the beginning to the end can be stored in the waveform memory, but in the case of a continuous sound such as brass and strings, the allocated memory is Since the area is limited, it is not possible to store all of the musical tone waveform samples from the beginning to the end in the waveform memory. Therefore, when generating a continuous sound, a continuous sound is generated by repeatedly reading out a part of the musical tone waveform sample stored in the waveform memory. Such a reproduction method is called loop reproduction.
[0004]
[Problems to be solved by the invention]
As described above, even if the allocated memory area is limited, the continuous sound can be reproduced by using the loop reproduction. However, when a relatively long musical tone such as BGM is reproduced, it cannot be reproduced by the loop reproduction, and when the allocated memory area is limited, the relatively long musical tone cannot be reproduced. It cannot be played. Hereinafter, such a function of reproducing a music sound for a relatively long time is referred to as a long stream reproduction function.
Therefore, in order to provide the musical sound reproducing device with the long stream function, a data input terminal for long stream reproduction is separately provided, and a waveform sample of the long stream inputted thereto and a musical sound waveform sample reproduced by the musical sound reproducing function part are provided. Has been conventionally considered to be supplied to a digital-to-analog converter (DA). However, in such a long stream reproducing method, when supplying a long stream waveform sample to the musical sound reproducing apparatus from the outside, the long stream waveform sample is supplied to the musical sound reproducing apparatus in synchronization with the reproduction speed of the musical sound reproducing apparatus. Therefore, there is a problem that a burden on a host device that supplies a long stream waveform sample from outside is large.
[0005]
Further, since a long stream waveform sample for reproducing a relatively long musical tone has a huge data amount, a storage device capable of storing a large amount of data is required as a storage device for storing the long stream. It becomes. Therefore, it is conceivable to store a compressed and encoded long stream compressed waveform sample in the storage device and perform the long stream reproduction function by reading the compressed waveform sample so that the storage device may have a limited storage capacity. Can be However, this is similar to the above in that the higher-level device must supply the compressed waveform samples in synchronization with the playback speed, and furthermore, when compression encoding is performed, a decoder that expands the compressed waveform samples exclusively for long stream playback is used. There is a problem that it is necessary separately and that an increase in cost cannot be avoided.
[0006]
Therefore, the present invention can perform long stream playback by using the tone playback function of a playback device including a waveform sample storage unit configured to store a musical tone waveform sample in a limited memory area. It is a first object of the present invention to provide a playback apparatus capable of reducing the burden on a host apparatus that supplies a long stream.
It is a second object of the present invention to provide a playback apparatus that does not require a decoder dedicated to long stream playback even if the waveform samples of the long stream are compressed and encoded.
[0007]
[Means for Solving the Problems]
In order to achieve the first object, a playback apparatus having a long stream playback function according to the present invention comprises: a waveform sample storage unit capable of reading and writing a waveform sample of a partial long stream obtained by dividing a long stream into a plurality; Loop position information generating means for generating information and loop end position information; and at a speed corresponding to a desired reproduction pitch, generating phase information sequentially increasing to a loop end position via a loop start position, and generating the loop position information. When it is detected that the loop end position has been reached based on the loop end position information generated by the information generation means, the phase information is looped back to the loop start position, and the phase information which sequentially increases again is generated. Means, and an address based on the phase information generated by the phase information generating means. Reading means for generating a signal and reading a waveform sample of the partial long stream from the waveform sample storage means, output means for outputting a waveform sample read from the waveform sample storage means by the reading means, Based on the phase information generated by the generating means or the address signal generated by the reading means, the loop read from the loop start position to the loop end position stored in the waveform sample storage means before the loop back is performed. Waveform sample supply means for rewriting the waveform sample of the partial long stream with the waveform sample of the next partial long stream.
[0008]
Further, in the playback device having the long stream playback function, the portion from the loop start position to the loop end position of the waveform sample storage means is equally divided into a first area and a second area, and the waveform sample supply means When it is detected that all the waveform samples stored in the first area have been read based on the phase information generated by the phase information generating means or the address signal generated by the reading means, When the next long stream waveform sample is written in the area of, when it is detected that the loop end position has been reached based on the phase information generated by the phase information generating means or the address signal generated by the reading means, the second May be written in the next area.
[0009]
A playback apparatus having another long stream playback function according to the present invention that can also achieve the second object is a compressed waveform sample of a partial long stream obtained by dividing a long stream compressed and encoded based on a prediction value into a plurality of pieces. Waveform sample storage means capable of reading and writing, loop position information generating means for generating loop start position information and loop end position information, and a loop corresponding to a desired reproduction pitch, through the loop start position to the loop end position. While generating phase information that sequentially increases, when it is detected that the loop end position has been reached based on the loop end position information generated by the loop position information generating means, the phase information is looped back to the loop start position. Phase information generating means for generating phase information which sequentially increases again and again; Reading means for generating an address signal based on the phase information generated from the stage and reading out the waveform sample of the partial long stream from the waveform sample storage means; and reading out the waveform sample from the waveform sample storage means by the read control means. Decoding means for decoding the compressed waveform samples sequentially one by one at predetermined intervals based on the predicted value and sequentially outputting the results as decompressed waveform samples; and at least one decoding means including the latest decompressed waveform samples decoded by the decoding means. Temporary storage means for temporarily storing an expanded waveform sample; and selectively outputting to the decoding means either a decompressed waveform sample output from the decoding means or an expanded waveform sample output from the temporary storage means as a predicted value. Output means for outputting as an output waveform sample, and Based on the phase information generated by the phase information generating means or the address signal generated by the reading means, before the loop-back, the readout from the loop start position to the loop end position stored in the waveform sample storage means has already been performed. Waveform sample supply means for rewriting the compressed waveform sample of the partial long stream that has been set with the compressed waveform sample of the next partial long stream.
[0010]
Further, in the playback device having the long stream playback function, the portion from the loop start position to the loop end position of the waveform sample storage means is equally divided into a first area and a second area, and the waveform sample supply means When it is detected that all the compressed waveform samples stored in the first area have been read based on the phase information generated by the phase information generating means or the address signal generated by the reading means, When the next long stream compressed waveform sample is written in the area 1 and the loop information is detected to have reached the loop end position based on the phase information generated by the phase information generating means or the address signal generated by the reading means, The next long stream compressed waveform sample may be written in the second area.
[0011]
Further, in the playback device having the long stream playback function, the phase information generated by the phase information generation means includes an integer part and a decimal part, and the output means includes at least two samples based on the integer part of the phase information. As an output waveform sample, and by performing an interpolation operation based on the decimal part of the phase information using the at least two selected and output samples, a waveform sample corresponding to the phase information is generated. Is also good.
Still further, in the playback device having the long stream playback function, the phase information generating means accumulates desired pitch information at predetermined intervals instead of a speed corresponding to the desired playback pitch, thereby forming a loop. Along with generating phase information that sequentially increases to the loop end position via the start position, and when it is detected that the loop end position has been reached based on the loop end position information generated from the loop position information generating means, The phase information may be looped back to the loop start position to generate phase information that sequentially increases again.
Still further, in the playback device having the long stream playback function, the waveform sample storage means stores n (n is an integer of 2 or more) compressed waveform samples per address, and the read control means Operating the waveform sample storage means once or not at all for each of the predetermined periods, wherein at least n expanded waveform samples are stored in the temporary storage means. Is also good.
Furthermore, in the playback device having the long stream playback function, the compressed waveform sample may be differentially coded or adaptively differential coded.
[0012]
According to the present invention, a reproduction apparatus capable of reproducing a musical tone repeatedly reads out a part of a musical tone waveform sample stored in a waveform sample storage means provided in a conventional apparatus, thereby generating a continuous tone. Using the playback function, a long stream can be played back. In this case, the higher-level device that supplies the long stream from the outside may collectively supply the waveform samples of the long stream to the playback device, and does not need to supply the waveform samples one by one in synchronization with the playback speed. Therefore, the burden on the host device can be reduced.
Further, even if the waveform sample of the long stream is a compressed waveform sample that has been compression-encoded, the playback device uses a decoder provided when reproducing the compressed-encoded compressed waveform sample to perform long-stream compression. Since the waveform sample can be decoded, the number of decoders dedicated to long stream reproduction can be reduced.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Before describing a playback apparatus having a long stream playback function according to the present invention, a general encoder and decoder of adaptive differential PCM (ADPCM), which is a type of compression encoding employed in the present invention, will be described with reference to FIGS. This will be briefly described with reference to FIG.
FIG. 1 is a block circuit diagram showing a general configuration of the ADPCM encoder. In FIG. 1, the n-th PCM data S (n) converted to PCM with 16 bits per sample is input to a subtractor 101, and a difference from the prediction signal S ′ (n−1) is calculated. The difference data d (n) output from the subtracter 101 is quantized by the quantization width Δ (n−1) output from the quantization width calculation unit 103 in the encoding unit 102 and compression-coded into 4 bits. Is done.
[0014]
The 4-bit ADPCM data D (n) that has been compression-coded is output from the encoder and supplied to the quantization width calculation unit 103 and the prediction unit 105. In the quantization width calculation unit 103, the quantization width Δ (n−1) signal generated by the previous calculation in the quantization width calculation unit 103 and the data of the ADPCM data D (n) excluding the sign bit are output. Is multiplied by a function corresponding to the data value of, and a new quantization width Δ (n) signal is generated. That is, the ADPCM data D (n) is converted to L4 (n), L3 (n), L2 (n), L1 ( n ), Since L4 (n) is a sign bit, the quantization width calculation unit 103 performs the following calculation.
Δ (n) = f ｛L3 (n), L2 (n), L1 (n)｝ * Δ (n-1) (1)
The quantization width Δ (n) signal generated by the quantization width calculation unit 103 is delayed by one sampling timing by the delay circuit 104, and the quantization width Δ (n) when the next input sample S (n + 1) is compression-encoded. n) is supplied to the encoding unit 102.
[0015]
Further, the prediction unit 105 calculates the ADPCM data D (n), the quantization width Δ (n−1) signal generated by the previous quantization width calculation unit 103, and the prediction signal generated by the previous calculation by the prediction unit 105. S ′ (n−1) is calculated to generate a new predicted signal S ′ (n). An arithmetic expression for generating the prediction signal S ′ (n) is shown below.

The prediction signal S ′ (n) generated by the prediction unit 105 is delayed by one sampling timing by the delay circuit 106, and is used as a prediction signal when the next input sample S (n + 1) is compression-coded. Subtractor 101 Supplied to
By being encoded in this manner, the 16-bit PCM sample is compressed into a 4-bit ADPCM sample.
[0016]
FIG. 2 is a block circuit diagram showing a general configuration of the ADPCM decoder. In FIG. 2, an n-th ADPCM sample D (n) that has been ADPCM-formed so as to have 4 bits per sample is input to the decoding unit 201, and a quantization width Δ (n−1) signal and a prediction signal S ′ (n) -1) and decompressed to return to the original 16-bit PCM sample. The expanded 16-bit PCM sample S ′ (n) is delayed by one sampling timing by the delay circuit 202 and supplied to the decoding unit 201 as a prediction signal when the next ADPCM sample D (n + 1) is expanded.
[0017]
Further, the input n-th ADPCM sample D (n) is supplied to the quantization width calculator 203, and the quantization width Δ (n−1) signal generated by the previous calculation by the quantization width calculator 203 is generated. Is multiplied by a function corresponding to the data value of the ADPCM data D (n) excluding the sign bit, to generate a new quantization width Δ (n) signal. That is, the quantization width calculation unit 203 also performs the calculation of the above equation (1). The quantization width Δ (n) signal generated by the quantization width calculation unit 203 is delayed by one sampling timing by the delay circuit 204, and the quantization width Δ (n) when the next ADPCM sample D (n + 1) is expanded. The signal is supplied to the decoding unit 201 as a signal.
By decoding in this way, the 4-bit ADPCM sample is expanded and decoded into a 16-bit PCM sample. As described above, in the ADPCM decoder, since it is necessary to decode the immediately preceding decoded sample as a prediction value, it is necessary to decode the ADPCM samples one by one to obtain the original correct PCM sample. Can not.
[0018]
The principle configuration of the ADPCM decoder provided in the playback device having the long stream playback function of the present invention is as shown in the decoder shown in FIG. 2 above. FIG. 3A is a circuit block diagram showing the entire configuration of the embodiment.
Although the detailed configuration of each unit in FIG. 3A will be described later, in FIG. 3A, reference numeral 1 denotes a phase information generator (Phase Generator or Pitch Generator: PG), and a frequency shifted by octave information (OCT). The information (FN) is accumulated every fixed sampling period fs, and an integer part INT of the accumulated value and its decimal part data FRA are output. However, since the reproducing apparatus having the long stream reproducing function of the present invention shown in FIG. 3 is capable of simultaneously generating 64 channels, a period of 64 fs (1/64 fs) which is 64 times the sampling frequency fs is exactly used. ) Is performed for each channel. The accumulated value is reset when a new key-on signal KONP is generated.
[0019]
Reference numeral 2 denotes an address pointer (ADP), which generates a memory address (MA) for accessing a random access memory (RAM) 6 and a memory access timing (MAT) indicating a timing for accessing the RAM 6 to control the memory controller 5 are doing. Note that the ADPCM musical tone waveform sample stored in the RAM 6 can store the ADPCM musical tone waveform sample from the beginning to the end in the case of a sound of a relatively short time such as a percussion instrument sound. In this case, all of the ADPCM tone waveform samples from the beginning to the end cannot be stored because the allocated memory capacity is limited. Therefore, a loop reproduction for repeatedly reading and reproducing a part of the ADPCM musical tone waveform sample stored in the RAM 6 is used.
[0020]
The address of the memory space where the first ADPCM tone waveform sample of each instrument sound stored in the RAM 6 is stored is the start address SA, and the first ADPCM tone waveform sample of the loop at the time of loop reproduction is stored. The address of the memory space that is present is the loop start address (LSA), and the address of the memory space where the last ADPCM tone waveform sample of the loop is stored is the loop end address (LEA). The ADP 2 generates a memory address MA to be accessed and a memory access timing MAT based on these addresses. Note that the start address SA is a memory address represented by an absolute value, and the loop start address LSA and the loop end address LEA are relative addresses from the start address SA. Note that once the RAM 6 is accessed, 16 bits can be read, and since one ADPCM tone waveform sample is, for example, 4 bits, four ADPCM tone waveform samples can be read simultaneously. In other words, four ADPCM tone waveform samples correspond to one memory address in the RAM 6.
[0021]
The CPU (Central Processing Unit) 3 plays a role of a higher-level device that controls the playback device having the long stream playback function of the present invention. The ADPCM musical tone waveform sample is read from the CD-ROM included in the memory controller 5 via the memory controller 5 and transferred to the RAM 6. Further, the CPU 3 also functions as a waveform sample supply unit when performing long stream reproduction. The ADPCM decoder 7 sequentially decodes the read ADPCM tone waveform samples so as to expand them into original 16-bit PCM tone waveform samples. Then, two adjacent PCM tone waveform samples S necessary to obtain an interpolated tone waveform sample corresponding to the fractional part data FRA of the phase information. ₀ , S ₁ Is selected and output from the ADPCM decoder 7. Adjacent PCM tone waveform sample S ₀ , S ₁ Are selected by two types of selection control signals DS0-3 and SDEC1-3, 5-7 generated by the ADP2, and are output from the ADPCM decoder 7. Two PCM tone waveform samples S output from ADPCM decoder 7 ₀ , S ₁ Is supplied to an interpolator (Interpolator) 8 to generate an interpolated sample corresponding to the decimal part data FRA, and is supplied as a musical sound waveform sample S to the accumulator ACC9.
[0022]
In the accumulator ACC9, as shown in FIG. 3B, for example, musical tone waveform samples for 64 channels CH0 to CH63 supplied at intervals of 1/64 fs are accumulated, and a DAC (not shown) is sampled at each sampling interval fs. Digital-analog converter). The tone waveform signal converted into an analog signal by the DAC is emitted from the sound system as a tone signal.
In the configuration shown in FIG. 3A, a peripheral device 4 including a CD-ROM drive is provided. At the time of initialization, ADPCM tone waveform samples to be stored in the RAM 6 are read from the CD-ROM, and read from the RAM 6. Is stored in In the case of the long stream reproduction described later, the divided long stream data is sequentially read from the CD-ROM and stored in a predetermined storage area of the RAM 6.
[0023]
Here, the ADPCM musical tone waveform sample stored in the RAM 6 will be described with reference to FIG. FIG. 4 (a) shows a musical sound waveform, and S (0), S (1),... S (A) in the waveform are PCM samples of the musical sound waveform, each of which is encoded into 16 bits. 8 shows a musical sound waveform sample. However, numerical values in parentheses are shown in hexadecimal. The PCM musical tone waveform samples S (0), S (1),... S (A) are converted into 4-bit ADPCM musical tone waveform samples D (0), D (1), by an ADPCM encoder as shown in FIG. .., D (A) is compression-coded and recorded on a CD-ROM, read from the CD-ROM, and stored in the RAM 6. Here, it is assumed that the ADPCM tone waveform samples D (0), D (1),... D (A) are written into the RAM 6 from the memory address 100.
[0024]
In this case, since the number of bits corresponding to one memory address is 16 bits, the ADPCM tone waveform samples D (0) and D (1) are stored at the memory address 100 as shown in FIG. , D (2) and D (3) are written. Further, the following four samples of the ADPCM tone waveform samples D (4), D (5), D (6) and D (7) are written at the next memory address 101, and remain at the next memory address 102. ADPCM tone waveform samples D (8), D (9) and D (A) are written.
Therefore, the start address SA of the PCM musical tone waveform samples S (0), S (1),... S (A) shown in FIG. Further, in the case of loop reproduction, it is preferable that the sample value at the loop start and the sample value at the loop end are approximately equal, so for example, the sample at the loop start is S (5), S (A). The loop start address LSA is a relative value from the start address SA at address 5, and the loop end address LEA is also an address A. This address is also expressed in hexadecimal.
[0025]
Next, FIG. 5A shows a detailed configuration of the PG1. As shown in FIG. 5A, frequency information (FN) represented by an integer part and a decimal part is input to a shifter (Shift) 11 and shifted by octave information (OCT) input as a shift signal to the shifter 11. Is done. As is well known, each time the data is shifted to the 1-bit MSB side, the FN is doubled. The FN shifted corresponding to the OCT by the shifter 11 is supplied to a first accumulator (ACC1) 12 and a second accumulator (ACC2) 13, and the FN for each channel is set to a fixed sampling period (1/64 fs). ). The accumulated integer part is output as data INT, and the decimal part thereof is output as data FRA. Although the sampling frequency is fs, each unit is time-divisionally operated at a time-divisional operation frequency of 64 fs so that the reproducing apparatus having the long stream reproduction function of the present invention can simultaneously generate 64 channels. I have. That is, in PG1, one sampling period (1 / fs) is divided into 64 as shown in FIG. 5B, and the accumulation of the FNs of CH0, CH1,... CH63 is executed every 1 / 64fs period. .
[0026]
When a new key-on signal KONP is generated and the key-on signal KONP is supplied to ACC1 and ACC2, the accumulated value of the channel to which sound is assigned is reset.
FIG. 5 (c) shows the manner of change of the accumulated value during loop reproduction by a ramp waveform. Here, the horizontal axis is the elapsed time, and the vertical axis is the accumulated value output from ACC1 and ACC2. That is, at the timing when the key-on signal KONP is generated as shown in FIG. 5C, the accumulated value of the corresponding channel is reset to start from “0” and to the pitch of the key-on sound output from the shifter 11. The corresponding FN is accumulated every 1/64 fs cycle. As a result, the accumulated value linearly rises to the right. When the accumulated value exceeds the loop end address LEA, this is detected, and the accumulated value is returned to the loop start address LSA. In order to execute this operation, a return timing RTNT indicating a timing at which the accumulated value exceeds the loop end address LEA and a return value RTNP are supplied from ADP2 to ACC1 and ACC2. The return value RTNP is a value obtained by adding the value A exceeding the loop start address LSA, and when the return timing RTNT occurs, the accumulated value is reset to the value of LSA + A. At the time of loop reproduction, such an operation is repeatedly executed.
In addition, the integer part data INT output from the ACC 2 is monitored by the CPU 3, and is used to read sequential long stream data from a CD-ROM mounted on the peripheral device 4 when reproducing a long stream described later. Is being measured.
[0027]
Next, FIG. 6 shows a detailed configuration of the address pointer (ADP) 2. In the ADP2, "+1" is added to the supplied integer part data INT of the accumulated value in the first adder (AD1) to obtain data INT + 1. This is because the sample indicated by the data INT and the sample indicated by the data INT + 1 are interpolated by the decimal part data FRA to obtain a sample value corresponding to the accumulated value of FN. The data INT + 1 is supplied to a first selector (SEL1) and a second adder (AD2). In AD2, the data INT + 1 is subtracted from the loop end address LEA, and it is detected at the output MSB level that the data INT + 1 has exceeded the loop end address LEA. That is, when the data INT + 1 exceeds the loop end address LEA, the MSB, which is the sign bit, goes high, so that this signal is supplied to the PG1 as the return timing RTNT. Further, the value obtained by subtracting the data INT + 1 from the loop end address LEA is added to the loop start address LSA in the third adder (AD3), so that the output of AD3 is supplied to PG1 as the return value RTNP.
[0028]
The MSB output of AD2 is used as a selection signal SB for selecting the input B of SEL1, and is also inverted by the first inverter (INV1) and used as a selection signal SA for selecting the input A. Thus, in SEL1, until the data INT + 1 exceeds the loop end address LEA, the input A is selected and the data INT + 1 output from the AD1 is output. When the data INT + 1 exceeds the limit, the data INT + 1 is subtracted from the loop end address LEA output by the AD3. A value obtained by adding the loop start address LSA to the obtained value is output. The output of SEL1 is shifted to the LSB side by 2 bits by the first shifter (SH1) and multiplied by 1/4, and the 2 bits on the LSB side are input to the first decoder (DEC1). The reason why SH1 is 1/4 is that four ADPCM tone waveform samples are stored in the RAM 6 per memory address. Then, the start address SA is added to the output of SH1 by the fourth adder (AD4), and a memory address MA for accessing the RAM 6 is generated.
[0029]
The two bits on the LSB side of SEL1 are decoded in DEC1 to generate first selection control information DS0 to DS3. In this case, DS2 is generated when two bits are “00”, DS0 is generated when two bits are “01”, DS1 is generated when two bits are “10”, and two bits are “11”. DS2 is generated. Although the meaning of the first selection control information DS0 to DS3 will be described later, which one of the four PCM tone waveform samples after ADPCM decoding read and expanded by accessing the RAM 6 once is data INT + 1 Indicating whether the sample is a PCM tone waveform sample corresponding to data INT. PCM tone waveform sample data S corresponding to data INT + 1 using the first selection control information DS0 to DS3. ₁ And the PCM tone waveform sample S corresponding to the data INT ₀ Are sent to the interpolator 8.
[0030]
Further, the output of SEL1 is subtracted by "+1" in the fifth adder (AD5), and then reduced by 1/4 in the second shifter (SH2). Therefore, the output of SH2 is a memory address corresponding to data INT. The LSB of the output of SH1 and the LSB of the output of SH2 are applied to a first exclusive OR gate (EX-OR1), and it is detected whether both LSBs match or do not match. If they match, the L level is output from EX-OR1. Therefore, the output of the first AND gate (AND1) maintains the L level. If they do not match, the output of EX-OR1 becomes H level and one of AND1 Level, and the other of AND1 is normally at H level (L level only when SDEC5 described later is generated), and AND1 outputs H level memory access timing MAT. Become so. That is, the output of EX-OR1 becomes H level when the memory address corresponding to the data INT + 1 is incremented by 1 from the memory address corresponding to the data INT. In this case, the memory access timing MAT is output. Become so. In the specification of the configuration shown in FIG. 3, since the pitch is shifted up to two octaves, the memory address corresponding to the data INT + 1 is not incremented by 2 or more than the memory address corresponding to the data INT. Only LSB is compared.
[0031]
Further, the LSB of the output of SH2 is delayed by 64 cycles in the first delay (DL1) which is delayed by 64 cycles at the time-division operation sampling frequency of 64fs, and is applied to one of the second exclusive OR gates (EX-OR2). You. The output of DL1 is applied to the other of the EX-OR2, and the EX-OR2 detects whether or not the current memory address corresponding to the data INT has been incremented from the previous memory address in the same channel. When the value is incremented, the output of EX-OR2 becomes H level, so that H1 memory access timing MAT is output from AND1. As described above, the H level memory access timing MAT is output from AND1 only when the memory address corresponding to the required ADPCM musical tone waveform sample is incremented. The burden can be reduced. Note that the ADPCM musical tone waveform samples required when the increment is not performed have already been read and ADPCM decoded before this time, and are stored in the immediately preceding block RAM provided in the ADPCM decoder 7.
[0032]
The output of EX-OR1 and the output of EX-OR2 are input to a second decoder (DE2) and decoded, and SDEC1, SDEC2, and SDEC3 of the second selection control information are generated. In this case, if both outputs are "00", SDEC1 is generated and EX-OR 2 Is H level "01", SDEC3 is generated and EX-OR 1 Is "H" level "10", SDEC2 is generated. Note that the first gate array (GA1) is normally closed only when the return timing RTNT is generated, and at this time, the generation of the second selection control information SDEC1 to SDEC3 is suppressed. As described above, the second selection control information SDEC1 to SDEC3 is information required at a timing other than returning from the loop.
[0033]
The loop start address LSA input to ADP2 is reduced to 1/4 in the third shifter (SH3). Therefore, the output of SH3 is the memory address of the sample corresponding to address LSA. The LSB of the output of SH3 and the LSB of the output of SH2 are applied to a third exclusive OR gate (EX-OR3), and when both LSBs do not match, an H level is output. Since the second gate array (GA2) is open only at the timing when the return timing RTNT is generated, and the third gate array (GA3) is normally open, only when the return timing RTNT is generated, The output of EX-OR3 is valid. From this, when the memory address corresponding to the data INT output from the SH2 at the time of the loop return exceeds the memory address of the sample corresponding to the loop start address LSA, the EX-OR3 outputs the H level. become.
[0034]
The output of EX-OR1 and the output of EX-OR3 are input to a third decoder (DEC3) and decoded, and SDEC5, SDEC6, and SDEC7 of the second selection control information are generated. In this case, if both outputs are "00", SDEC5 is generated and EX-OR 3 Is high level "01", SDEC7 is generated and EX-OR 1 Is "H", the SDEC6 is generated. Since GA2 opens only at the timing at which the return timing RTNT is generated, and GA3 is normally open, the second selection control information SDEC5 to SDEC7 is generated only at the return timing RTNT. As described above, the second selection control information SDEC5 to SDEC7 is information necessary only at the timing of returning from the loop.
[0035]
Further, the output of SH1 and the output of SH3 are detected by the fourth gate array (GA4) and the second AND gate (AND2) as coincidence of all bits. That is, when the memory address of the sample corresponding to the data INT + 1 matches the memory address of the sample corresponding to the loop start address LSA, the H level is output. This H-level signal is generated as the return start address detection signal (LSADCT) from the open third AND gate (AND3) except when the return timing RTNT is generated. The LSADTCT signal is used to decode and temporarily store four ADPCM musical tone waveform samples read by the memory address of the sample corresponding to the loop start address LSA.
[0036]
Next, the meaning of the second selection control information SDEC1 to SDEC3 and SDEC5 to SDEC7 will be described with reference to FIG.
The case where the second selection control information SDEC1 is generated is a case where the sample corresponding to the data INT + 1 is stored in the immediately preceding block RAM as shown in FIG. The immediately preceding block RAM is provided in the ADPCM decoder 7. Four ADPCM tone waveform samples read out when the RAM 6 was accessed last time are decoded by the ADPCM decoder 7 and stored. Hereinafter, four ADPCM musical tone waveform samples and four PCM musical tone waveform samples obtained by decoding them are referred to as one block. That is, in the immediately preceding block RAM, the latest four PCM musical tone waveform samples (one sample is expanded to 16 bits) among the previously decoded ones are stored in the sub-blocks SB1 to SB4, respectively. In this case, since the sample corresponding to the data INT + 1 has already been stored in the immediately preceding block RAM, there is no need to access the RAM 6. Therefore, when SDEC1 is generated, the memory access timing MAT signal is not generated. In the illustrated example, the sample S corresponding to the data INT + 1 is sampled. ₁ Are stored in SB3, and the sample S corresponding to the adjacent data INT ₀ Are stored in SB2.
[0037]
When SDEC2 of the second selection control information is generated, as shown in FIG. 7B, the sample corresponding to the data INT + 1 is the sample of the first sub-block SB1 of the block to be decoded this time. Therefore, the sample of SB1 of the current decoding block is S ₁ And the sample of SB4 of the immediately preceding block RAM is S ₀ It is said. In this case, it is necessary to access the RAM 6 and decode the current decoding block including the sample corresponding to the data INT + 1, so that when the SDEC2 is generated, the memory access timing MAT signal is generated.
When the SDEC3 of the second selection control information is generated, as shown in FIG. 7C, the sample corresponding to the data INT + 1 is the sample of the sub-block after SB2 in the block to be decoded this time. . In the illustrated example, the sample of SB2 of the current decoding block is S ₁ And the SB1 sample of the adjacent current decoding block is S ₀ It is said. In this case, it is necessary to access the RAM 6 and decode the current decode block including the samples corresponding to the data INT and the data INT + 1, so that when the SDEC3 is generated, the memory access timing MAT signal is generated. You.
[0038]
When the SDEC5 of the second selection control information is generated, the loop is returned as described above, and the sample corresponding to the data INT + 1 corresponds to the loop end address LEA as shown in FIG. This is a case where the sample is a sample of a sub-block of SB2 or more of a loop end block including a sample, and a sample corresponding to the return value RTNP is a sample in the loop start block RAM. The loop start block RAM is provided in the ADPCM decoder 7 and is a memory for temporarily storing four PCM tone waveform samples read and decoded when the LSADCT signal is generated. The loop start block RAM stores at least a sample corresponding to the loop start address LSA. In the illustrated example, the sample corresponding to the loop end address LEA is set as the loop end block SB1, the sample corresponding to the data INT + 1 is set as the loop end block SB2, and the sample corresponding to the loop start address LSA is set as the loop start address. The sample corresponding to the data INT + 1 at the time of return is SB1 of the loop start block RAM. In this case, since it is not necessary to access the RAM 6 and decode the samples corresponding to the data INT and the data INT + 1, the memory access timing MAT signal is not generated when the SDEC 5 is generated.
[0039]
When the SDEC6 of the second selection control information is generated, the loop is returned, and as shown in FIG. 7E, the sample corresponding to the data INT + 1 is the sample corresponding to the loop end address LEA. This is a case where the sample exceeds the included loop end block and the sample corresponding to the return value RTNP is a sample in the current decoding block next to the block stored in the loop start block RAM. In the illustrated example, the sample corresponding to the loop end address LEA is set as SB1 of the loop end block, the sample corresponding to the data INT + 1 is set as the sample beyond the loop end block, and the sample corresponding to the loop start address LSA is set as SB1. The sample corresponding to the data INT + 1 at the time of return is set as SB1 of the loop start block RAM, and exceeds the loop start block RAM, and is set as the sample of the sub-block SB1 of the current decode block. In this case, the current decoded data block including the sample corresponding to the data INT + 1 must be obtained by accessing the RAM 6 and decoding it. Therefore, when the SDEC 6 is generated, the memory access timing MAT signal is generated. Is done.
[0040]
When the SDEC7 of the second selection control information is generated, the loop is returned, and as shown in FIG. 7F, the sample corresponding to the data INT + 1 and the sample corresponding to the data INT are the loop end. The sample corresponding to the address LEA exceeds the loop end block including the sample, and the sample corresponding to the return value RTNP is set as the sample in the current decoding block next to the block stored in the loop start block RAM. Is the case. In the illustrated example, the sample corresponding to the loop end address LEA is set to SB1 of the loop end block, the samples corresponding to the data INT + 1 and data INT are set to the samples beyond the loop end block, and the sample corresponding to the loop start address LSA. The sample to be executed is defined as SB1 of the loop start block RAM, and the sample corresponding to the data INT + 1 and INT upon return exceeds the loop start block RAM and is defined as a sample of the sub-blocks SB1 and SB2 of the current decode block. In this case, it is necessary to access and decode the currently decoded data block including the sample corresponding to the data INT + 1 and the data INT by accessing the RAM 6. Therefore, when the SDEC 7 is generated, the memory access timing MAT A signal is generated.
[0041]
Next, the meaning of the first selection control information DS0 to DS3 will be described with reference to FIG. The first selection control information DS0 to DS3 is information indicating in which sub-block of the immediately preceding block RAM (or loop start block RAM) and the current decoding block the sample corresponding to the data INT + 1 is located. The case where DS0 of the first selection control information occurs is a case where the sample corresponding to the data INT + 1 is a sample of the sub-block SB2 of the immediately preceding block RAM (or the loop start block RAM). DS0 of the first selection control information is generated together with any of SDEC1, 3, 5, and 7 of the second selection control information.
Further, when DS1 of the first selection control information is generated, the sample corresponding to the data INT + 1 is the sample of the sub-block SB3 of the immediately preceding block RAM (or the loop start block RAM). The first selection control information DS1 is also generated together with any of the second selection control information SDEC1, 3, 5, and 7.
[0042]
Further, when DS2 of the first selection control information is generated, the sample corresponding to the data INT + 1 is a sample of the sub-block SB4 of the immediately preceding block RAM (or the loop start block RAM). The first selection control information DS2 is also generated together with any of the second selection control information SDEC1, 3, 5, and 7. Note that the sample corresponding to the data INT when the first selection control information DS0 to DS2 occurs is a sample of the immediately preceding subblock of the same block.
Furthermore, the case where DS3 of the first selection control information occurs is the case where the sample corresponding to the data INT + 1 is the sample of the sub-block SB1 of the current decoding block. In this case, the sample corresponding to the data INT is included in the immediately preceding block RAM (or the loop start block RAM) and is used as a sample of the sub-block SB4. DS3 of the first selection control information is generated together with one of SDEC2 and SDEC6 of the second selection control information.
[0043]
Next, the detailed configuration of the ADPCM decoder 7 shown separately in FIGS. 10 and 11 will be described. At the time of description, the control of the immediately preceding block RAM and the loop start block RAM at the time of decoding shown in FIG. 12, a timing chart shown in FIG. 12, a chart showing a relationship between the second selection control information SDEC shown in FIG. 13 and the generated selection signal, a first selection control information DS and a second selection control information shown in FIG. This will be described with reference to a table showing the relationship between the SDEC and the generated selection signal. Note that the ADPCM decoder 7 shown in FIGS. 10 and 11 is divided into two parts, and the letters added to the lines in the figures indicate the same line.
In the ADPCM decoder 7 shown in FIGS. 10 and 11, the four ADPCM musical tone waveform samples of 16 bits in total, which are simultaneously read from the RAM 6, are supplied to four inputs A, B, C, and D of the tenth selector (SEL10) by one ADPCM. The tone waveform samples (4 bits) are input in parallel. A timing signal TIM01 shown in FIG. 12H is applied to the SEL 10 as a selection signal SA for selecting the input A, and a timing signal TIM23 shown in FIG. 12I is applied as a selection signal SB for selecting the input B. , A timing signal TIM45 shown in FIG. 12 (j) is applied as a selection signal SC for selecting the input C, and a timing signal TIM67 shown in FIG. 12 (k) is applied as a selection signal SD for selecting the input D.
[0044]
As shown in FIG. 12B, the timing signals TIM01 to TIM67 further have a period (1/64 fs) assigned to one channel shown in FIG. 12C, which is one period of the sampling frequency 64fs for time division processing, of 8 times. The divided (1 / 64fs * 1/8) period has a period corresponding to two periods shown in FIG. 12D, and is sequentially generated so as not to overlap with each other as shown in FIGS. 12H to 12K. ing. The four ADPCM tone waveform samples input to the SEL 10 in parallel by the timing signals TIM01 to TIM67 are sequentially selected from the input A to the input D, and are selectively output one by one ADPCM tone waveform sample. The output ADPCM musical tone waveform sample D (n) is sequentially input to the ADPCM decoding unit 70, and a sample X (n-1) immediately before and adjacent to the predicted value, which is a decoded value X (n-1), is quantized. Decoded based on the signal. The PCM musical tone waveform sample X (n) expanded to 16 bits by being decoded is applied to the tenth latch circuit (LA10) via the tenth OR gate (OR10) as shown in FIGS. Are latched at the respective timings of the timing signals TIM1, TIM3, TIM5 and TIM7 shown in FIG. The timing signals TIM1, TIM3, TIM5, and TIM7 correspond to the latter half cycle of the timing signals TIM01 to TIM67, respectively, and are latched at the respective timings after the decoding by the ADPCM decoding unit 70 is completed. The output of LA10 is input to input A of the twelfth selector (SEL12).
[0045]
The ADPCM tone waveform sample D (n) selected and output by the SEL 10 is also input to the quantization width calculation unit 71, and the quantization width Δ (n-1) signal selectively output from the fourteenth selector (SEL14) is output. The calculation of the above equation (1) is performed, and a new quantization width Δ (n) signal is generated and output. The generated quantization width Δ (n) signal is latched by the respective timings of the timing signals TIM1, TIM3, TIM5, and TIM7 applied to the eleventh latch circuit (LA11) via the sixteenth OR gate (OR16). . The timing signals TIM1, TIM3, TIM5, and TIM7 correspond to the latter half cycle of the timing signals TIM01 to TIM67, respectively, as described above, and are latched at the respective timings after the operation by the quantization width operation unit 71 is completed. I am trying to do it. The output of LA11 is input to input A of the fourteenth selector (SEL14).
[0046]
The operation of ADPCM decoding the sample will be further described. In the SEL12, the input A is generated by the operations of the eleventh NAND gate (NAND11), the twelfth NAND gate (NAND12), the thirteenth NAND gate (NAND13), and the thirteenth inverter (INV13). It is selected by the selection signal SA. That is, the input A is selected except for the timing at which the timing signal TIM01 is generated. The sample X (n-1) selectively output from the SEL 12 is supplied to the ADPCM decoding unit 70 as a predicted value. Further, since the selection signals SA, SB, SC applied to the SEL 14 are the same selection signals SA, SB, SC as the SEL 12, the input A of the input signal A except for the timing at which the timing signal TIM01 is generated. Selected. The selected output of the SEL 14 is supplied to the ADPCM decoding unit 70 as a quantization width Δ (n−1) signal.
[0047]
Here, assuming that the four ADPCM tone waveform samples input to the SEL 10 are D (0), D (1), D (2), and D (3), when the timing signal TIM23 is generated, the ADPCM decoding unit The second ADPCM tone waveform sample D (1) of the input B selected and output by the SEL 10 is input to 70. At the same time, the PCM musical tone waveform sample X (0) obtained by decoding the first ADPCM musical tone waveform sample D (0) decoded by the ADPCM decoding unit 70 output from the LA 10 is selectively output from the SEL 12 as a prediction value, and is output from the ADPCM decoding unit. 70. Further, the quantization width Δ (0) calculated by the quantization width calculation unit 71 output from the LA 11 is selectively output from the SEL 14 and supplied to the ADPCM decoding unit 70. Thus, the ADPCM decoding unit 70 can decode the ADPCM musical tone waveform sample D (1) using the immediately preceding decoded sample (0) and the quantization width Δ (0) signal. Since the same operation is performed when the timing signals TIM45 and TIM67 are generated, the four ADPCM tone waveform samples D (0), D (1), D (2) and D (3) are sequentially ADPCM decoded one by one. Is done.
The decoding operation of the ADPCM musical tone waveform sample D (0), which is the first sample read, will be described later.
[0048]
The PCM tone waveform sample X (n) decoded by the ADPCM decoding unit 70 is also supplied to the input A of the eleventh selector (SEL11). The selection output of the seventeenth selector (SEL17) is supplied to the input B of the SEL11, and the selection signal SA for selecting the input A is the thirteenth. Or The selection signal SB, which is generated by the operation of the gate (OR13) and the fourteenth inverter (INV14) except for the timing when the SDEC5 and SDEC6 of the second selection control information is generated, and selects the input B, is generated by the operation of the OR13. It is generated at the timing when SDEC5 and SDEC6 of the selection control information are generated. Since the second selection control information SDEC5 and SDEC6 are generated when the return timing RTNT is generated, the PCM musical tone waveform sample X (n) input to the input A is selectively output from the SEL 11 at the non-return timing. .
[0049]
The selected output of SEL11 is supplied to the immediately preceding block RAM (RAM10) and the loop start block RAM (RAM11) in parallel. The immediately preceding block RAM 10 and the loop start block RAM 11 are each divided into four sub-blocks SB1 to SB4, and each of the sub-blocks SB1 to SB4 can store samples for 64 channels. The write enable (WE) signal of the sub-block SB1 of the immediately preceding block RAM 10 is generated at the timing TIM1 when the SDEC3 of the second selection control information or the return timing RTNT signal is generated by the operation of the tenth gate array (GA10). You. The WE signal of the sub-block SB2 is generated at SDEC3 of the second selection control information or at the timing TIM3 when the return timing RTNT signal is generated, and the WE signal of the sub-block SB3 is generated at the SDEC3 of the second selection control information. Alternatively, the WE signal of the sub block SB4 is generated at the timing TIM5 when the return timing RTNT signal is generated, and the WE signal of the sub-block SB4 is generated at the timing TIM7 when the return timing RTNT signal is generated. You.
[0050]
Here, SDEC3 is generated when the sample corresponding to the data INT + 1 is a sample after the sub-block SB2 in the block to be decoded this time as shown in FIG. 7C, and when SDEC3 is generated, Thus, new access to the RAM 6 is made, and one block of ADPCM musical tone waveform samples is read. The one-block ADPCM tone waveform samples are sequentially decoded as described above, and are sequentially written to the immediately preceding block RAM 10 at the timing of the generation of the WE signal. Note that a channel selection signal SH (0 to 63) is also applied to the immediately preceding block RAM 10 and is written to the immediately preceding block RAM 10 for each channel. As described above, when the RAM 6 is accessed simultaneously with the occurrence of the SDEC 3, the contents of the immediately preceding block RAM 10 are updated by the read and decoded PCM tone waveform samples.
[0051]
When the return timing RTNT is generated, one of SDEC5 to SDEC7 is generated. When SDEC5 is generated, the sample corresponding to the data INT + 1 is looped as shown in FIG. Since the sample is more than the sub-block SB2 of the start block RAM 11, when the SDEC 5 is generated, it is necessary to transfer the contents of the loop start block RAM 11 to the immediately preceding block RAM 10 and update it. Further, when the SDEC 6 is generated, since the sample corresponding to the data INT is the sample of the sub-block SB4 of the loop start block RAM 11 as shown in FIG. It is necessary to transfer the contents of the loop start block RAM 11 to the immediately preceding block RAM 10 for updating. Therefore, the sample of the loop start block RAM 11 supplied to the input B of the SEL 11 is selectively output from the SEL 11 via the SEL 17 and supplied to the immediately preceding block RAM 10. As a result, the contents of the immediately preceding block RAM 10 are updated with the contents of the loop start block RAM 11.
[0052]
The write enable (WE) signal of the sub-block SB1 of the loop start block RAM11 to which the selected output of the SEL11 is supplied is generated by the operation of the eleventh gate array (GA11) when the loop start address detection signal LSADTCT is generated. It is generated at timing TIM1. The WE signal of the sub-block SB2 is generated at the timing TIM3 when the loop start address detection signal LSAPDTC is generated, and the WE signal of the sub-block SB3 is generated at the timing TIM5 when the loop start address detection signal LSADTCT is generated. And the WE signal of the sub-block SB4 is generated at the timing TIM7 when the loop start address detection signal LSAPDTC is generated.
[0053]
Here, LSADTCT is generated when the memory address of the sample corresponding to the data INT + 1 matches the memory address of the sample corresponding to the loop start address LSA as described above. Therefore, one block of the PCM musical tone waveform sample which is newly accessed to the RAM 6 while the LSADTCT is being generated, read out, and sequentially decoded includes a sample corresponding to the loop start address LSA. Therefore, by generating the WE signal of the loop start block RAM 11 at the above generation timing, one block of samples including the sample corresponding to the loop start address LSA is written in the loop start block RAM 11. Note that a channel selection signal SH (0 to 63) is also applied to the loop start block RAM 11, and is written into the loop start block RAM 11 for each channel. As described above, when the LSADTCT is generated, the read and decoded PCM musical tone waveform sample is written into the loop start block RAM 11.
[0054]
The four samples output from the sub-blocks SB1 to SB4 of the immediately preceding block RAM10 are supplied to the inputs A to D of the sixteenth selector (SEL16), respectively, and are output from the sub-blocks SB1 to SB4 of the loop start block RAM11. The two samples are supplied to inputs A to D of a seventeenth selector (SEL17), respectively. Further, the sub-block of the immediately preceding block RAM 10 SB4 Are supplied to the input B of the SEL12, and the samples output from the loop start block RAM11 sub-block SB4 are supplied to the input C of the SEL12. The input B of the SEL12 is selected by the selection signal SB generated when the timing signal TIM01 is generated when either SDEC2 or SDEC3 is generated. That is, as shown in FIGS. 7B and 7C, when SDEC2 or SDEC3 has occurred, it is necessary to access the RAM 6 and decode the read ADPCM tone waveform sample. At this time, during the period of the timing TIM01, the sample corresponding to the head sub-block SB1 of the current decoding block is decoded. At the time of decoding, the immediately preceding decoded sample adjacent to the sample is required as a prediction value. Since the immediately preceding sample is stored in the sub-block SB4 of the immediately preceding block RAM 10, this sample is selected by the SEL 12 and supplied to the ADPCM decoding section 70 as a sample X (n-1) of the predicted value. is there.
[0055]
The input C of the SEL 12 is selected by the selection signal SC generated when the timing signal TIM01 is generated when either SDEC6 or SDEC7 is generated. That is, as shown in FIGS. 7E and 7F, when the SDEC 6 or the SDEC 7 has occurred, the RAM 6 is accessed at the time of return to decode the read ADPCM tone waveform sample. At this time, during the period of the timing TIM01, the sample corresponding to the head sub-block SB1 of the current decoding block is decoded. At the time of decoding, the immediately preceding decoded sample adjacent to the sample is required as a prediction value. Since the immediately preceding sample is stored in the sub-block SB4 of the loop start block RAM 11, this sample is selected by the SEL 12 and supplied to the ADPCM decoding unit 70 as a sample X (n-1) of the predicted value. It is.
[0056]
Common selection signals SA, SB, SC, and SD are applied to SEL16 and SEL17 to which outputs of the immediately preceding block RAM10 and the loop start block RAM11 are supplied. The selection signal SA for selecting the input A is the timing signal TIM67, the selection signal SB for selecting the input B is the timing signal TIM45, the selection signal SC for selecting the input C is the timing signal TIM23, and the selection signal SD for selecting the input D is The timing signal is TIM01.
Then, the sample of the sub-block SB1 of the immediately preceding block RAM 10 is selectively output from the SEL 16 at the timing of the generation of the timing signal TIM01, and the sample of the sub-block SB2 of the immediately preceding block RAM 10 is selectively output at the timing of the generation of the timing signal TIM23. The sample of the sub-block SB3 of the immediately preceding block RAM 10 is selected and output at the generation timing of the previous block RAM 10, and the sample of the sub-block SB4 of the immediately preceding block RAM 10 is selectively output at the generation timing of the timing signal TIM67. It is supplied to the input B of the 18 selector (SEL18).
[0057]
The sample of the sub-block SB1 of the loop start block RAM11 is selectively output from the SEL17 at the timing of the generation of the timing signal TIM01, and the sample of the sub-block SB2 of the loop start block RAM11 is selectively output at the timing of the generation of the timing signal TIM23. At the generation timing of the signal TIM45, the sample of the sub-block SB3 of the loop start block RAM11 is selectively output, and at the generation timing of the timing signal TIM67, the sample of the sub-block SB4 of the loop start block RAM11 is selectively output. It is provided to input C. The input A of the SEL 15 is directly supplied with the decoded output of the ADPCM decoding unit 70, and the input D of the SEL 15 is supplied with the selected output of the SEL 12. Further, the decoded output of the ADPCM decoding unit 70 is directly supplied to the input A and the input D of the SEL 18.
[0058]
Common selection signals SA, SB, SC, and SD are applied to SEL15 and SEL18. The selection signal SA for selecting the input A is generated when SDEC3 or SDEC7 is generated by the operation of the seventeenth OR gate (OR17), and the selection signal SB for selecting the input B is generated when SDEC1 is generated. The selection signal SC for selecting the input C is generated when SDEC5 is generated, and the selection signal SD for selecting the input D is generated when SDEC2 or SDEC6 is generated by the operation of the eighteenth OR gate (OR18). You.
Here, when SDEC1 is generated, as shown in FIG. ₀ (1) and sample S selected and output from SEL18 last time ₁ (1) and sample S to be selectively output from SEL15 this time ₀ (2) and sample S to be selectively output from SEL 18 this time ₁ (2) is the case where all the data is stored in the immediately preceding block RAM 10. Therefore, as shown in the column of SDEC1 in FIG. ₁ And the adjacent sample S corresponding to the data INT ₀ The selection signal SB is generated and the input B of the SEL15 and SEL18 to which the output from the immediately preceding block RAM 10 is input is selected so that the sample from the immediately preceding block RAM 10 is selectively output.
[0059]
Further, when SDEC2 is generated, as shown in FIG. ₀ (1) and sample S selected and output last time ₁ (1) and sample S to be selectively output from SEL15 this time ₀ (2) is stored in the immediately preceding block RAM 10 and the sample S to be selectively output from the SEL 18 this time ₁ (2) is a case where the sample is the sub-block SB1 of the current decoding block. Therefore, the access to the RAM 6 is performed, and as shown in the column of SDEC2 in FIG. ₁ Is selected from the current decoding block, the selection signal SD is generated, and the input D of the SEL 18 to which the current decoding block output from the ADPCM decoding unit 70 is input is selected. Further, an adjacent sample S corresponding to the data INT ₀ Is selected from the sub-block SB4 of the immediately preceding block RAM 10, the selection signal SD is generated, and the input D of the SEL 15 to which the output from the sub-block SB4 of the immediately preceding block RAM 10 is input via the SEL 12 is selected.
[0060]
Furthermore, when SDEC3 is generated, as shown in FIG. ₀ (1) and sample S selected and output last time ₁ (1) is stored in the immediately preceding block RAM 10, and the sample S to be selectively output from the SEL 15 this time ₀ (2) and sample S to be selectively output from SEL18 this time ₁ (2) is a case in which the current decoding block includes this. Therefore, the access to the RAM 6 is performed, and as shown in the column of SDEC3 in FIG. ₁ And the adjacent sample S corresponding to the data INT ₀ Is selected from the current decoding block, the selection signal SA is generated and the input A of the SEL15 and SEL18 to which the current decoding block output from the ADPCM decoding unit 70 is input is selected.
[0061]
Furthermore, when SDEC5 is generated, the return timing RTNT signal at the time of return is generated, and the sample S selected and output last time is output as shown in FIG. ₀ (1) and sample S selected and output last time ₁ (1) is stored in the immediately preceding block RAM 10, and the sample S to be selectively output from the SEL 15 this time ₀ (2) and sample S to be selectively output from SEL18 this time ₁ (2) is a case where the data is stored in the loop start block RAM11. Therefore, as shown in the column of SDEC5 in FIG. ₁ And the adjacent sample S corresponding to the data INT ₀ Is selected from the loop start block RAM 11, the selection signal SC is generated, and the input C of SEL 15 and SEL 18 to which the output from the loop start block RAM 11 is input via the SEL 17 is selected.
[0062]
Further, when SDEC6 is generated, the return timing RTNT signal is generated, and the sample S selected and output last time is output as shown in FIG. ₀ (1) and sample S selected and output last time ₁ (1) is stored in the immediately preceding block RAM 10, and the sample S to be selectively output from the SEL 15 this time ₀ (2) is stored in the loop start block RAM 11 and the sample S to be selectively output from the SEL 18 this time. ₁ (2) is a case where the current block is the sub-block SB1 of the decoding block. Therefore, the access to the RAM 6 is performed, and as shown in the column of SDEC6 in FIG. ₁ Is selected from the current decoding block, the selection signal SD is generated, and the input D of the SEL 18 to which the current decoding block output from the ADPCM decoding unit 70 is input is selected. Further, an adjacent sample S corresponding to the data INT ₀ Is read from the sub-block SB4 of the loop start block RAM11, the input D of the SEL15 to which the output from the subblock SB4 of the loop start block RAM11 is input via the SEL12 is selected. is there.
[0063]
Furthermore, when SDEC7 is generated, the return timing RTNT signal is generated, and the sample S selected and output last time is output as shown in FIG. ₀ (1) and sample S selected and output last time ₁ (1) is stored in the immediately preceding block RAM 10, and the sample S to be selectively output from the SEL 15 this time ₀ (2) and sample S to be selectively output from SEL18 this time ₁ (2) is a case in which the current decoding block includes this. Therefore, the access to the RAM 6 is performed, and as shown in the column of SDEC7 in FIG. ₁ And the adjacent sample S corresponding to the data INT ₀ Is selected from the current decoding block, the selection signal SA is generated and the input A of the SEL15 and SEL18 to which the current decoding block output from the ADPCM decoding unit 70 is input is selected.
When SDEC5 and SDEC6 occur, the contents of the loop start block RAM 11 are transferred to the immediately preceding block RAM 10 and the contents are updated. For this reason, the selected output of the SEL 17 to which the output of the loop start block RAM 11 is supplied is supplied to the input B of the SEL 11, and when SDEC 5 and SDEC 6 occur, the SEL 11 selects the input B and outputs the signal from the loop start block RAM 11. The sample is supplied to the immediately preceding block RAM 10.
[0064]
As described above, the sample S corresponding to the data INT + 1 is output from the SEL 18. ₁ Is selected and output from SEL15. The adjacent sample S corresponding to the data INT is output from SEL15. ₀ Are selected and output, but unnecessary samples are output from SEL15 and SEL18 depending on the timing. Therefore, a twelfth latch circuit (LA12) is provided at the subsequent stage of the SEL15, and a fourteenth latch (LA14) is provided at the subsequent stage of the SEL18 so as to output only necessary samples.
The operation of LA12 and LA14 will be described with reference to FIGS. 13, 14, and 15 mainly by a combination of first selection control information DS0 to DS3 and second selection control information SDEC1 to SDEC3, SDEC5 to SDEC7.
[0065]
When both SDEC1 and DS0 are generated, the previous decode block shown in FIG. 15C output from the immediately preceding block RAM 10 supplied to the input B from SEL15 and SEL18 is the timing shown in FIG. Are sequentially selected and output. At this time, as shown in <SDEC1> of FIG. 14, the timing signal TIM1 is latched in the LA12 by the operation of the sixteenth inverter (INV16), the twelfth gate array (GA12), and the thirteenth gate array (GA13). The timing signal TIM3 is applied as a latch signal to the LA 14 by the operation of the fourteenth gate array (GA14). Therefore, the sample S (−4) of the first sub-block of the previous decoding block is latched in the LA 12, and the sample S (−3) is latched in the LA 14. That is, since DS0 is generated, as shown in FIG. 8A, the sample of the sub-block SB1 of the immediately preceding block RAM 10 is changed to the sample S. ₀ And the sample of the adjacent sub-block SB2 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Are output in synchronization with the thirteenth latch (LA13) and the fifteenth latch (LA15) latched at the timing TIM7 so as to be output in synchronism.
[0066]
When both SDEC1 and DS1 are generated, the previous decoding block shown in FIG. 15C is similarly sequentially output from SEL15 and SEL18 at the timing shown in FIG. At this time, as shown in <SDEC1> of FIG. 14, the timing signal TIM3 is applied as a latch signal to the LA12 by the action of the GA13, and the timing signal TIM5 is applied as a latch signal to the LA14 by the action of the GA14. . Therefore, the sample S (−3) of the previous decoded block is latched in the LA 12, and the sample S (−2) is latched in the LA 14. That is, since DS1 is generated, as shown in FIG. 8B, the sample of the sub-block SB2 of the immediately preceding block RAM 10 is the sample S2. ₀ And the sample of the adjacent sub-block SB3 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0067]
When both SDEC1 and DS2 are generated, the previous decoding block shown in FIG. 15C is similarly sequentially output from SEL15 and SEL18 at the timing shown in FIG. At this time, as shown in <SDEC1> in FIG. 14, the timing signal TIM5 is applied as a latch signal to the LA12 by the action of the GA13, and the timing signal TIM7 is applied as a latch signal to the LA14 by the action of the GA14. . Therefore, the sample S (−2) of the previous decoded block is latched in the LA 12, and the sample S (−1) is latched in the LA 14. That is, since DS2 has been generated, as shown in FIGS. 8C and 9A, the sample of the sub-block SB3 of the immediately preceding block RAM 10 is the sample S3. ₀ And the sample of the adjacent sub-block SB4 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0068]
There is no case where SDEC1 and DS3 are generated together, and DS3 is generated together with SDEC2. In this case, the one-sample-delayed current decoding block output from the SEL 12 shown in FIG. 15B and supplied to the input D from the SEL 15 is sequentially selected and output at the timing shown in FIG. After that, the current decoding block shown in FIG. 15A supplied to the input D is sequentially selected and output at the timing shown in FIG. In this case, as shown in <SDEC2> in FIG. 14, the timing signal TIM1 is applied to LA12 as a latch signal by the action of OR18, GA12, and GA13, and the timing signal TIM1 is latched to LA14 by the action of GA14. Applied as a signal. Therefore, the sample S (0) of the first sub-block of the current decoding block is latched in the LA 14, and the sample S (*) immediately before the sample S (0) adjacent to the sample S (0) is latched in the LA 12. Since SDEC2 does not occur at the time of return, S (*) is the last last decoded sample. That is, since DS3 is generated, as shown in FIGS. 8D and 9B, the sample of the sub-block SB1 of the current decode block is the sample S3. ₁ The sample of the sub-block SB4 of the immediately preceding decode block (the immediately preceding block RAM 10) is the sample S ₀ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Are output via LA13 and LA15 which are latched at timing TIM7 so as to be output in synchronization with.
[0069]
Next, when both SDEC3 and DS0 are generated, the current decoding block shown in FIG. 15A output from the ADPCM decoding unit 70 supplied to the input A from the SEL15 and SEL18 is the current decoding block shown in FIG. Are sequentially output at the timing shown in FIG. At this time, as shown in <SDEC3> in FIG. 14, the timing signal TIM1 is applied to LA12 as a latch signal by the action of INV16, GA12 and GA13, and the timing signal TIM3 is latched to LA14 by the action of GA14. Applied as a signal. Therefore, the sample S (0) of the head sub-block of the current decoding block is latched in the LA12, and the sample S (1) adjacent to the LA14 is latched. That is, since DS0 is generated, as shown in FIGS. 8A and 9C, the sample of the sub-block SB1 of the current decoding block is the sample S1. ₀ And the sample of the adjacent sub-block SB2 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Are output via LA13 and LA15 which are latched at timing TIM7 so as to be output in synchronization with.
[0070]
When both SDEC3 and DS1 are generated, similarly, the current decoding block shown in FIG. 15A is sequentially selected and output from SEL15 and SEL18 at the timing shown in FIG. At this time, as shown in <SDEC3> in FIG. 14, the timing signal TIM3 is applied as a latch signal to the LA12 by the action of the GA13, and the timing signal TIM5 is applied as a latch signal to the LA14 by the action of the GA14. . Therefore, the sample S (1) of the current decode block is latched in the LA12, and the sample S (2) is latched in the LA14. That is, since DS1 has been generated, as shown in FIG. 8B, the sample of the sub-block SB2 of the current decode block is the sample S2. ₀ And the sample of the adjacent sub-block SB3 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0071]
When both SDEC3 and DS2 are generated, the previous decoding block shown in FIG. 15A is similarly sequentially output from SEL15 and SEL18 at the timing shown in FIG. At this time, as shown in <SDEC3> in FIG. 14, the timing signal TIM5 is applied as a latch signal to the LA12 by the action of the GA13, and the timing signal TIM7 is applied as a latch signal to the LA14 by the action of the GA14. . Accordingly, the sample S (2) of the current decode block is latched in the LA12, and the sample S (3) is latched in the LA14. That is, since DS2 has been generated, as shown in FIG. 8C, the sample of the sub-block SB3 of the current decoding block is the sample S3. ₀ And the sample of the adjacent sub-block SB4 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0072]
Next, when both SDEC5 and DS0 are generated, the loop start block shown in FIG. 15D output from the loop start block RAM 11 supplied to the input C from SEL15 and SEL18 is shown in FIG. Are sequentially output at the timing shown in FIG. At this time, as shown in <SDEC5> in FIG. 14, the timing signal TIM1 is applied to LA12 as a latch signal by the action of INV16, GA12 and GA13, and the timing signal TIM3 is latched to LA14 by the action of GA14. Applied as a signal. Therefore, the sample S (-4L) of the head sub-block of the loop start block is latched in the LA12, and the sample S (1-4L) adjacent to the LA14 is latched. That is, since DS0 is generated, the sample of the sub-block SB1 of the loop start block RAM11 is changed to the sample S as shown in FIG. ₀ And the sample of the adjacent sub-block SB2 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Are output via LA13 and LA15 which are latched at timing TIM7 so as to be output in synchronization with.
[0073]
When both SDEC5 and DS1 are generated, similarly, the current decode block shown in FIG. 15D is sequentially selected and output from SEL15 and SEL18 at the timing shown in FIG. In this case, as shown in <SDEC5> of FIG. 14, the timing signal TIM3 is applied to the LA12 as a latch signal by the action of the GA13, and the timing signal TIM5 is applied as a latch signal to the LA14 by the action of the GA14. . Therefore, the sample S (1-4L) of the loop start block is latched in LA12, and the sample S (2-4L) is latched in LA14. That is, since DS1 is generated, the sample of the sub-block SB2 of the loop start block RAM11 is changed to the sample S as shown in FIGS. 8B and 9D. ₀ And the sample of the adjacent sub-block SB3 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0074]
When both SDEC5 and DS2 are generated, the loop start block shown in FIG. 15D is sequentially selected and output from SEL15 and SEL18 at the timing shown in FIG. At this time, as shown in <SDEC5> of FIG. 14, the timing signal TIM5 is applied as a latch signal to the LA12 by the action of the GA13, and the timing signal TIM7 is applied as a latch signal to the LA14 by the action of the GA14. . Therefore, the sample S (2-4L) of the loop start block is latched in LA12, and the sample S (3-4L) is latched in LA14. That is, since DS2 is generated, the sample of the sub-block SB3 of the loop start block RAM 11 is changed to the sample S as shown in FIG. ₀ And the sample of the adjacent sub-block SB4 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0075]
There is no case where SDEC5 and DS3 are generated together, and DS3 is generated together with SDEC6. In this case, the one-sample-delayed current decoding block output from the SEL 12 shown in FIG. 15B and supplied to the input D from the SEL 15 is sequentially selected and output at the timing shown in FIG. After that, the current decoding block shown in FIG. 15A supplied to the input D is sequentially selected and output at the timing shown in FIG. In this case, as shown in <SDEC6> in FIG. 14, the timing signal TIM1 is applied to LA12 as a latch signal by the action of OR18, GA12, and GA13, and the timing signal TIM1 is latched to LA14 by the action of GA14. Applied as a signal. Therefore, the sample S (0) of the first sub-block of the current decoding block is latched in the LA 14, and the sample S (*) immediately before the sample S (0) adjacent to the sample S (0) is latched in the LA 12. Since SDEC6 occurs at the time of return, S (*) is the last decoded sample of the loop start block. That is, since DS3 has been generated, as shown in FIGS. 8D and 9E, the sample of the sub-block SB1 of the current decode block is the sample S3. ₁ The sample of the sub-block SB4 of the loop start block (loop start block RAM11) is the sample S ₀ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Are output via LA13 and LA15 which are latched at timing TIM7 so as to be output in synchronization with.
[0076]
Next, when both SDEC7 and DS0 are generated, the current decoding block shown in FIG. 15A output from the ADPCM decoding unit 70 supplied to the input A from SEL15 and SEL18 is the current decoding block shown in FIG. Are sequentially output at the timing shown in FIG. At this time, as shown in <SDEC7> of FIG. 14, the timing signal TIM1 is applied to LA12 as a latch signal by the action of INV16, GA12 and GA13, and the timing signal TIM3 is latched to LA14 by the action of GA14. Applied as a signal. Therefore, the sample S (0) of the head sub-block of the current decoding block is latched in the LA12, and the sample S (1) adjacent to the LA14 is latched. That is, since DS0 is generated, as shown in FIGS. 8A and 9F, the sample of the sub-block SB1 of the current decode block is the sample S. ₀ And the sample of the adjacent sub-block SB2 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Are output via LA13 and LA15 which are latched at timing TIM7 so as to be output in synchronization with.
[0077]
When both SDEC7 and DS1 are generated, similarly, the current decoding block shown in FIG. 15A is sequentially selected and output from SEL15 and SEL18 at the timing shown in FIG. At this time, as shown in <SDEC7> of FIG. 14, the timing signal TIM3 is applied as a latch signal to the LA 12 by the action of the GA 13 and the timing signal TIM5 is applied as a latch signal to the LA 14 by the action of the GA 14. . Therefore, the sample S (1) of the current decode block is latched in the LA12, and the sample S (2) is latched in the LA14. That is, since DS1 has been generated, as shown in FIG. 8B, the sample of the sub-block SB2 of the current decode block is the sample S2. ₀ And the sample of the adjacent sub-block SB3 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0078]
When both SDEC7 and DS2 are generated, SEL15 and SEL18 similarly sequentially select and output the previous decoding block shown in FIG. 15A at the timing shown in FIG. At this time, as shown in <SDEC7> in FIG. 14, the timing signal TIM5 is applied to the LA12 as a latch signal by the action of the GA13, and the timing signal TIM7 is applied as a latch signal to the LA14 by the action of the GA14. . Accordingly, the sample S (2) of the current decode block is latched in the LA12, and the sample S (3) is latched in the LA14. That is, since DS2 has been generated, as shown in FIG. 8C, the sample of the sub-block SB3 of the current decoding block is the sample S3. ₀ And the sample of the adjacent sub-block SB4 is the sample S ₁ It will be. Sample S latched by LA12 and LA14 ₀ And sample S ₁ Is output from LA13 and LA15 at timing TIM7.
[0079]
In this manner, the sample S selected and output based on the first selection control information DS0 to DS3 and the second selection control information SDEC1 to SDEC3, 5, 7 ₀ And sample S ₁ Is supplied to the interpolator 8 to generate an interpolation sample corresponding to the fractional part data FRA of the phase information, and to supply it as the musical sound waveform sample S to the accumulator ACC9.
[0080]
Here, returning to FIGS. 10 and 11, the configuration for supplying the quantization width Δ (n-1) signal to the ADPCM decoding unit 70 in the configuration of the ADPCM decoder 7 will be described.
As described above, the ADPCM tone waveform sample D (n) selected and output by the SEL 10 is also input to the quantization width calculator 71, and the quantization width Δ (n-1) signal selected and output from the SEL 14 and the above ( The operation of the expression 1) is performed, and a new quantization width Δ (n) signal is generated and output. The generated quantization width Δ (n) signal is latched by the respective timings of the timing signals TIM1, TIM3, TIM5, and TIM7 applied to the LA 11 via the OR 16. Further, it is supplied to the input A of the thirteenth selector (SEL13). The input A is selected when SDEC5 or SDEC6 is not generated, and the selected output of the SEL 13 is supplied to the immediately preceding quantization width RAM 12 and the loop start quantization width RAM 13 in parallel.
[0081]
What is written to the immediately preceding quantization width RAM 12 is the timing TIM7 when the return timing RTNT signal or SDEC3 is generated. That is, when the contents of the immediately preceding block RAM 10 are updated, the quantization width Δ calculated using the final sample is written to the immediately preceding quantization width RAM 12. The output of the immediately preceding quantization width RAM 12 is selectively output from the SEL 14 at the timing TIM01 when SDEC2 or SDEC3 is generated, and is supplied to the ADPCM decoding unit 70 as a quantization width Δ (n−1) signal. At this time, the sample of the sub-block SB4 of the immediately preceding block RAM 10 is selectively output from the SEL 12 and supplied to the ADPCM decoding unit 70 as the sample X (n-1).
[0082]
What is written to the loop start quantization width RAM 13 is the timing TIM7 when the loop start block start address detection signal LSDTCT is generated. That is, when the contents of the loop start block RAM 11 are updated, the quantization width Δ signal calculated using the last sample of the loop start block is written to the loop start quantization width RAM 13. The output of the loop start quantization width RAM 13 is selectively output from the SEL 14 at the timing TIM01 when SDEC6 or SDEC7 is generated, and is supplied to the ADPCM decoding unit 70 as a quantization width Δ (n−1) signal. At this time, a sample of the sub-block SB4 of the loop start block RAM 11 is selectively output from the SEL 12 and supplied to the ADPCM decoding unit 70 as a sample X (n-1).
The output of the loop start quantization width RAM 13 is also supplied to the input B of the SEL 13. When the SDEC 5 or SDEC 6 occurs together with the return timing RTNT signal, the output of the loop start quantization width RAM 13 selectively output from the SEL 13 is output. The output is transferred to the immediately preceding quantization width RAM 12, and the contents of the immediately preceding quantization width RAM 12 are updated. This operation is performed simultaneously with the case where the contents of the immediately preceding block RAM 10 are updated with the contents of the loop start block RAM 11. As a result, the required quantization width Δ (n−1) signal can always be supplied to the ADPCM decoding unit 70.
[0083]
In the above-described playback apparatus having the long stream playback function of the present invention, a tone or the like is generated by performing loop playback for repeatedly playing back waveform samples as shown in FIG. Such a mode of loop reproduction is referred to as a normal loop mode. The playback device having the long stream playback function of the present invention can play back not only a normal loop mode but also a long stream by applying the loop playback function. This playback mode is referred to as a long stream mode.
Therefore, reproduction in the long stream mode in the reproduction apparatus having the long stream reproduction function of the present invention will be described next with reference to FIG. The reproduction in the long stream mode is performed using at least one of the 64 channels.
[0084]
FIG. 16 is a diagram for explaining an outline of performing playback in the long stream mode in the configuration of the playback apparatus having the long stream playback function of the present invention shown in FIG. In the long stream mode, a long stream such as BGM recorded on a CD-ROM mounted on the peripheral device 4 is reproduced. In the long stream mode, the illustrated long stream portion 1 having a size corresponding to the storage capacity of the area composed of the areas A and B of the same size prepared in the RAM 6 is first read and stored. . In this storage operation, the CPU 3 controls the memory controller 5 to store the ADPCM musical tone waveform sample of the long stream portion 1 read from the CD-ROM in the area A and the area B of the RAM 6. The area A and the area B have the same storage capacity, and in this example, have a storage capacity of three blocks (12 ADPCM musical tone waveform samples). In the long stream mode, the start address SA corresponding to the first sample of the area A and the loop start address LSA are made equal, and the address corresponding to the first sample of the last block of the area B is set as the loop end address. LEA.
[0085]
Next, the memory controller 5 reads the ADPCM tone waveform sample from the beginning of the area A of the RAM 6 and supplies it to the ADPCM decoder 7, where the ADPCM decoding is performed as described above and the PCM tone waveform sample S is read. ₀ , S ₁ Is output. PCM tone waveform sample sample S ₀ , S ₁ Is supplied to the interpolator 8 to generate an interpolation sample corresponding to the fractional part data FRA of the phase information, and to supply it to the accumulator ACC 9 as the musical sound waveform sample S.
Here, when it is detected that the data INT has become equal to or more than (LEA-LSA) / 2, that is, that the last ADPCM musical tone waveform sample in the area A has been read out, the CPU 3 executes CD-CD. The last block (the last block of the area B) read last time and the long stream portion 2A of three blocks of the next two blocks are read from the ROM and stored in the area A of the RAM 6. The above detection is performed by the CPU 3 monitoring the contents of the register 10 in which the integer part data INT of the phase information output from the PG 1 is stored. Then, the long stream ADPCM tone waveform samples stored in the area B are sequentially read out one by one, and the reproduction is continued.
[0086]
Further, when the reproduction proceeds and the CPU 3 detects that the data INT has become equal to or greater than the loop end address LEA, the CPU 3 deletes the long stream portion 2B for the next three blocks from the last block previously read from the CD-ROM. The data is read out and stored in the area B of the RAM 6. In this case, return timing RTNT and return value RTNP generated when the loop end address LEA is exceeded from ADPCM decoding section 70 are supplied to PG1, and the phase information output from PG1 corresponds to return value RTNP. Value. At this time, the phase information output from the PG 1 corresponds to the head block address of the area A, and the subsequent reproduction is performed by reading out the ADPCM tone waveform sample of the next long stream portion 2A stored in the area A. Will be continued.
In this way, when the data INT becomes (LEA-LSA) / 2 or more, the area A is updated so that the last block already read is overlapped, and the data INT becomes more than the loop end address LEA. By repeating the loop reproduction while updating the area B, the area A and the area B of the RAM 6 are alternately updated with ADPCM tone waveform samples of a new long stream portion for each predetermined amount. . This makes it possible to reproduce a long stream composed of a large number of samples that cannot be stored in the RAM 6 such as BGM.
[0087]
Next, an outline of the operation of the ADPCM decoder 7 when the first selection control information DS0 to DS3 and the second selection control information SDEC1 to SDEC3 generated in the long stream mode will be described with reference to FIG. In the long stream mode, SDEC5 to SDEC7 are not generated by the action of GA3, as is apparent from FIG.
The operations (a) to (c) shown in FIG. 17 are the same as the operations (a) to (c) shown in FIG. The operation shown in FIG. 17D is an operation at the time of return when the data INT + 1 exceeds the loop end address LEA. When the return timing RTNT occurs in FIG. 17D, SDEC3 and DS0 are The operation when both are generated is shown.
[0088]
In this case, sample S selected and output last time ₀ (1) and sample S selected and output last time ₁ (1) is stored in the immediately preceding block RAM 10, and the sample S to be selectively output from the SEL 15 this time ₀ (2) and sample S to be selectively output from SEL18 this time ₁ (2) is a case where the samples of the sub-block SB1 and the sub-block SB2 of the next block are used. The address corresponding to the sample of the sub-block SB1 is the loop end address LEA. Therefore, it is only necessary to access the RAM 6 and read the last block of the area B. At this time, since the return timing RTNT has been generated, the memory address MA generated at this time is set to the loop start address LSA. The memory address indicates the first block of the corresponding area A. That is, at the time of return, it is necessary to read out successive ADPCM musical tone waveform samples with the same contents of the last block of area B and the first block of area A. Therefore, when the area A is updated as shown in FIG. 16, the last block of the area B is written in the area A redundantly as the first block. In this way, the first block of the area A of the RAM 6 is read and decoded as the current decode block.
[0089]
The operation shown in FIG. 17E shows the operation at the time of return when the data INT + 1 exceeds the loop end address LEA when performing long stream reproduction with the pitch increased. In this case, sample S selected and output last time ₀ (1) is stored in the immediately preceding block RAM 10 and the sample S selected and output last time is ₁ (1) is a sample S of the sub-block SB1 of the next block, which is stored in the immediately preceding block RAM 10 and is selectively output from the SEL 15 this time. ₀ (2) is the sample of the sub-block SB4 of the next block, and the sample S to be selectively output from the SEL 18 this time. ₁ (2) is a case where a sample of the sub-block SB1 of the next block is used. Sample S of next sub-block SB1 ₁ The address corresponding to (1) is the loop end address LEA. In this case as well, the first block of the area A corresponding to the loop start address LSA is accessed as described above. At this time, the next block can be read and decoded, but the next block cannot be accessed due to hardware limitations. Therefore, since pitch up as shown in FIG. 17E cannot be accompanied, reproduction of such pitch up is limited.
[0090]
In the above-described playback apparatus having the long stream playback function of the present invention, it has been described that a tone is generated. However, the present invention is not limited to the tone, and may be a sound effect in a game. In the above description, the pitch asynchronous type is described. However, the pitch asynchronous type is not always used, and the reproducing apparatus having the long stream reproducing function of the present invention may be the pitch synchronous type as needed.
Furthermore, in the playback device having the long stream playback function of the present invention described above, it is possible to simultaneously generate 64 sounds. However, the present invention is not limited to this number of sounds. It may be possible to simultaneously produce 32 sounds. Further, the pitch is raised within one octave. However, if hardware is configured so that two or more blocks can be read, the pitch can be raised by two octaves or more.
Furthermore, although the ADPCM method for adaptively controlling the quantization width is adopted as a method for compressing the waveform samples, the present invention is not limited to this method, and the waveform samples may be compressed by the differential PCM (DPCM) method.
[0091]
【The invention's effect】
As described above, according to the present invention, a reproducing apparatus capable of reproducing a musical tone repeatedly reads out a part of a musical tone waveform sample stored in a waveform sample storage means provided in a conventional apparatus, thereby producing a loop reproduction for generating a continuous tone. By using the function, a long stream can be reproduced. In this case, the higher-level device that supplies the long stream from the outside may collectively supply the waveform samples of the long stream to the playback device, and does not need to supply the waveform samples one by one in synchronization with the playback speed. Therefore, the burden on the host device can be reduced.
Further, even if the waveform sample of the long stream is a compressed waveform sample that has been compression-encoded, the playback device uses a decoder provided when reproducing the compressed-encoded compressed waveform sample to perform long-stream compression. Since the waveform sample can be decoded, the number of decoders dedicated to long stream reproduction can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a general configuration of an ADPCM encoder.
FIG. 2 is a diagram illustrating a general configuration of an ADPCM decoder.
FIG. 3 is a block diagram illustrating a configuration example of an embodiment of a playback device having a long stream playback function according to the present invention.
FIG. 4 is a diagram showing a mode in which a compressed waveform sample is stored when a waveform sample is compressed in a playback apparatus having a long stream playback function according to the present invention.
FIG. 5 is a diagram showing a configuration and an operation of a phase information generating unit in an embodiment of a reproducing apparatus having a long stream reproducing function of the present invention.
FIG. 6 is a circuit diagram showing a configuration of an address pointer in the embodiment of the reproducing apparatus having a long stream reproducing function of the present invention.
FIG. 7 is a diagram illustrating an operation of the ADPCM decoder when the second selection control information SDEC is generated in the embodiment of the playback device having the long stream playback function of the present invention.
FIG. 8 is a diagram illustrating an operation of the ADPCM decoder when the first selection control information DS is generated in the embodiment of the playback device having the long stream playback function of the present invention.
FIG. 9 is a diagram illustrating an operation of the ADPCM decoder when both the first selection control information DS and the second selection control information SDEC are generated in the embodiment of the playback device having the long stream playback function of the present invention.
FIG. 10 is a circuit diagram showing a part of a detailed configuration of an ADPCM decoder in an embodiment of a playback device having a long stream playback function according to the present invention.
FIG. 11 is a circuit diagram showing another part of the detailed configuration of the ADPCM decoder in the embodiment of the playback device having the long stream playback function of the present invention.
FIG. 12 is a diagram showing operation timings in the embodiment of the playback device having the long stream playback function of the present invention.
FIG. 13 is a table showing a relationship between second selection control information SDEC and selection signals of the fifteenth and eighteenth selectors in the embodiment of the reproducing apparatus having a long stream reproducing function of the present invention.
FIG. 14 is a table showing a relationship between second selection control information SDEC and latch signals of the twelfth and fourteenth latches in the embodiment of the playback device having the long stream playback function of the present invention.
FIG. 15 is a diagram showing samples supplied to inputs A to D of a fifteenth selector and an eighteenth selector in the embodiment of the playback device having the long stream playback function of the present invention.
FIG. 16 is a diagram illustrating an operation of long stream reproduction in an embodiment of a reproduction device having a long stream reproduction function according to the present invention.
FIG. 17 is a diagram illustrating an operation of the ADPCM decoder when the second selection control information SDEC is generated during long stream playback in the embodiment of the playback device having the long stream playback function of the present invention.
[Explanation of symbols]
1 phase information generating unit, 2 address pointer, 3 CPU, 4 peripheral device, 5 memory controller, 6 RAM, 7 ADPCM decoder, 8 interpolator, 9 accumulator, 10 register, 11 shifter, 70 ADPCM decoding unit, 71 quantization width Operation unit, 100 memory address, 101 memory address, 101 subtractor, 102 memory address, 102 encoding unit, 103 quantization width operation unit, 104 delay circuit, 105 prediction unit, 106 delay circuit, 201 decoding unit, 202 delay circuit , 203 quantization width calculation unit, 204 delay circuit, DS0 to DS3 first selection control information, RAM10 immediately before block RAM, RAM11 loop start block RAM, RAM12 immediately before quantization width RAM, RAM13 loop start quantization width RAM, SB1 to SB4 Sub-block, SDEC1-3, SDEC5-7 Second selection control information

Claims (8)

Waveform sample storage means capable of reading and writing waveform samples of a partial long stream obtained by dividing a long stream into a plurality of pieces;
Loop position information generating means for generating loop start position information and loop end position information,
At a speed corresponding to a desired reproduction pitch, phase information is sequentially increased to a loop end position via a loop start position, and a loop end is generated based on loop end position information generated by the loop position information generating means. When it is detected that the position has been reached, phase information generating means for generating phase information which sequentially loops back the phase information to the loop start position and sequentially increases again,
Reading means for generating an address signal based on the phase information generated by the phase information generating means and reading out a waveform sample of a partial long stream from the waveform sample storage means;
Output means for outputting a waveform sample read from the waveform sample storage means by the reading means;
Based on the phase information generated by the phase information generating means or the address signal generated by the reading means, before the loop-back, the read from the loop start position to the loop end position stored in the waveform sample storage means is performed. Waveform sample supply means for rewriting the output partial long stream waveform sample with the next partial long stream waveform sample,
A playback device having a long stream playback function, comprising: A portion from the loop start position to the loop end position of the waveform sample storage means is equally divided into a first area and a second area, and the waveform sample supply means includes a phase information generated by the phase information generation means or When it is detected that all the waveform samples stored in the first area have been read out based on the address signal generated by the reading means, the next long stream waveform sample is written in the first area, When it is detected that the loop end position has been reached based on the phase information generated by the phase information generating means or the address signal generated by the reading means, a waveform sample of the next long stream is written in the second area. 2. The reproducing apparatus having a long stream reproducing function according to claim 1, wherein: Waveform sample storage means capable of reading and writing a compressed waveform sample of a partial long stream obtained by dividing a long stream compressed and encoded based on a prediction value into a plurality of segments,
Loop position information generating means for generating loop start position information and loop end position information,
At a speed corresponding to a desired reproduction pitch, phase information is sequentially increased to a loop end position via a loop start position, and a loop end is generated based on loop end position information generated by the loop position information generating means. When it is detected that the position has been reached, phase information generating means for generating phase information which sequentially loops back the phase information to the loop start position and sequentially increases again,
Reading means for generating an address signal based on the phase information generated by the phase information generating means and reading out a waveform sample of a partial long stream from the waveform sample storage means;
Decoding means for sequentially decoding the compressed waveform samples read from the waveform sample storage means by the read control means at predetermined intervals based on the predicted value, and sequentially outputting the results as decompressed waveform samples;
Temporary storage means for temporarily storing at least one expanded waveform sample including the latest expanded waveform sample decoded by the decoding means;
Output means for selectively outputting either the expanded waveform sample output from the decoding means or the expanded waveform sample output from the temporary storage means to the decoding means as a prediction value, and outputting the output waveform sample;
Based on the phase information generated by the phase information generating means or the address signal generated by the reading means, before the loop-back, the read from the loop start position to the loop end position stored in the waveform sample storage means is performed. Waveform sample supply means for rewriting the output compressed waveform sample of the partial long stream with the compressed waveform sample of the next partial long stream;
A playback device having a long stream playback function, comprising: A portion from the loop start position to the loop end position of the waveform sample storage means is equally divided into a first area and a second area, and the waveform sample supply means includes a phase information generated by the phase information generation means or When it is detected that all the compressed waveform samples stored in the first area have been read out based on the address signal generated by the reading means, the compressed waveform sample of the next long stream is stored in the first area. When it is detected that the loop end position has been reached based on the phase information generated by the writing and phase information generating means or the address signal generated by the reading means, the compressed waveform sample of the next long stream is stored in the second area. 4. The playback device having a long stream playback function according to claim 3, wherein the playback device has a function of writing a long stream. The phase information generated by the phase information generating means includes an integer part and a decimal part, and the output means selectively outputs at least two samples as output waveform samples based on the integer part of the phase information, and selectively outputs. 4. The long stream reproduction according to claim 3, wherein a waveform sample corresponding to the phase information is generated by performing an interpolation operation based on a decimal part of the phase information using the at least two samples. A playback device having functions. The phase information generating means accumulates desired pitch information at predetermined intervals instead of the speed corresponding to the desired reproduction pitch, thereby sequentially increasing the phase to the loop end position via the loop start position. Information, and when it is detected that the loop end position has been reached based on the loop end position information generated by the loop position information generating means, the phase information is looped back to the loop start position and sequentially increased again. 4. The reproducing apparatus having a long stream reproducing function according to claim 3, wherein phase information for generating a long stream is generated. The waveform sample storage means stores n (n is an integer equal to or greater than 2) samples of compressed waveform samples per address, and the read control means stores the waveform sample storage means in each of the predetermined periods. 7. The long stream reproduction function according to claim 6, wherein the temporary storage means is operated so as to access once or not at all, and at least n expanded waveform samples are stored in the temporary storage means. A playback device having 7. The reproducing apparatus having a long stream reproducing function according to claim 3, wherein the compressed waveform sample is subjected to differential encoding or adaptive differential encoding.

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