JP3567779B2

JP3567779B2 - Synthesizer and reference signal generation circuit

Info

Publication number: JP3567779B2
Application number: JP05786199A
Authority: JP
Inventors: 廣信本郷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-05
Filing date: 1999-03-05
Publication date: 2004-09-22
Anticipated expiration: 2019-03-05
Also published as: JP2000261318A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばマイクロ波帯無線装置の局部発振器等に用いられるシンセサイザ及び基準信号生成回路に関し、特に低位相雑音特性を維持しつつ、出力周波数の広帯域化及び周波数設定誤差の低減を図ったシンセサイザ等に関する。
【０００２】
【従来の技術】
従来のマイクロ波多重無線装置の局部発振器等に利用される位相同期発振器においては、出力信号を帰還信号として位相比較器に入力し、基準信号と比較することによりフィードバック制御をかけることが知られている。かかるフィードバック制御においては、帰還ループ内に分周器を設け、出力信号を基準信号と同じ周波数まで下げて位相比較する必要がある。
【０００３】
しかし、発振周波数の低い基準発振器から出力された周波数の低い基準信号により位相比較を行なおうとすると、位相同期発振器の出力周波数が高い場合には、帰還ループ内の分周器の分周数を大きくする必要があり、結果的に、位相同期発振器の出力信号のループ帯域内の位相雑音が増大することとなり好ましくない。そこで、帰還ループ内に分周器のみならず、周波数変換器を設け（いわゆる周波数変換方式）、周波数変換を行なう分だけ分周数を低く抑えことにより、位相同期発振器の出力信号のループ帯域内の位相雑音の低減化を図るものがある。
【０００４】
この従来の周波数変換方式を用いた位相同期発振器について図１０を用いて説明する。図１０は従来の位相同期発振器の構成の一例を表す。
【０００５】
図において、１は基準発振器、２は分周器、３は位相比較器、４はループフィルタ、５は電圧制御発振器、６は分周器、７は周波数変換器、８は分周器をそれぞれ表す。尚、分周器６、周波数変換器７、分周器８により構成される帰還ループによりフィードバック制御を行なっている。
【０００６】
さて、高精度の水晶発振器等から構成される基準発振器１からの出力信号は、分周器２により分周されてから、基準信号として位相比較器３へ入力される。また、位相比較器３には、帰還ループからの帰還信号（電圧制御発振器５の出力信号を分周器６により分周し、周波数変換器７によってローカル信号とのミキシングを行い、ミキシングにより生じた信号のうち周波数の下がった信号をローパスフィルタ等のバンドパスフィルタ（図示していない）により抽出し、その抽出した信号を更に分周器８により分周した信号）も入力される。
【０００７】
従って、位相比較器３は、かかる帰還信号と基準信号との位相比較を行い、基準信号に対して帰還信号の位相が進んでいる、遅れているといった位相情報を持つ誤差電圧の出力を行なう。
【０００８】
そして、ローパスフィルタ等で構成されるループフィルタ４は、位相比較器３の出力を積分処理してから、電圧制御発振器５に制御電圧として与える。電圧制御発振器５はループフィルタからの信号の電圧レベルに比例した周波数の信号を出力する。即ち、位相比較器３により、電圧制御発振器５の出力信号が基準信号より位相が進んでいる（遅れている）場合には、入力される電圧レベルが下がる（上がる）ので、電圧制御発振器５の出力信号の周波数も下がり（上がる）、周波数制御を受けることとなる。
【０００９】
以上が、従来の周波数変換方式を用いた位相同期発振器である。分周器６、８等の分周数を変更することにより、電圧制御発振器５の出力信号の周波数を変更することは可能だが、ローカル信号が基準信号と位相同期がとれないと基準信号と出力信号との位相同期もとることができない。
【００１０】
そこで、位相同期をも図るべく、ローカル信号を基準発振器の出力信号を用いて生成するようにした位相同期発振器について図１１を用いて説明する。図１１は従来の位相同期発振器の構成の一例を表す。尚、図において図１０と同一の符号を付しているものは同一の部材を表し、９は分周器を表す。
【００１１】
この位相同期発振器は、図１０にかかる位相同期発振器とほぼ同様の動作をするが、ローカル信号は基準発振器１の出力信号を分周することにより生成するために、電圧制御発振器５の出力信号は周波数制御を受けるだけでなく、基準発振器１と位相同期がとられることとなる。尚、分周器９としてダイレクト・デジタル・シンセサイザ（ＤＤＳ）等の高精度の分周器を用いる（特開平９−２３８０７５公報参照）ことにより、周波数の微調整を行なうことも知られている。
【００１２】
【発明が解決しようとする課題】
前述のように、図１０、図１１にかかる位相同期発振器においては、周波数変換器７を用いることにより、分周器６、８の分周数を小さく抑え、位相同期発振器の雑音特性の低減を図っている。
【００１３】
しかし、位相同期発振器の出力周波数を一波固定に用いるのではなく、出力周波数を変動させて複数チャネルに対応させたい場合には、次のような問題がある。
【００１４】
位相同期発振器の出力信号の周波数を変化させるためには、分周器６、８の分周数を変化させる必要がある。ところが、分周器６、８の分周数は位相雑音の低減を図るために小さく抑えられているため、分周数を整数単位で変化させたとしても分周数の変化率が大きく、周波数ステップの大きな周波数設定しかできない。また、分周数の変化により、ループ特性が変化してしまうので、既に出力周波数の切替えを安定的かつ高速に行なえるように最適値に設定されているループフィルタの時定数の設定の変更等も要することとなり、好ましくない。
【００１５】
また、図１１にかかる位相同期発振器においてＤＤＳ等の高精度な分周器を用いてローカル信号の周波数調整を行なうことにより、出力信号の周波数を変動させることも考えられるが、ＤＤＳ等により高精度な微調整を行なえても出力信号を広帯域に変動させたい場合には、帰還ループ内の分周器の分周数を変化させることとなるが、前に述べた同様の理由から問題がある。また、分周器２の分周数を変化させることにより位相同期発振器の出力周波数を変化させることも考えられるが、基準信号の発振周波数等の関係から分周器２の分周数は大きくすることができないので、やはり分周数の変化率は大きく、位相同期発振器の出力周波数の調整には適さない。
【００１６】
そこで、本発明はループ内の分周器の分周数を低く抑えて固定的なものとすることにより、位相雑音の低減及びループ特性の安定化を維持しつつ、周波数設定の広帯域化を図るとともに、周波数設定誤差の少ないシンセサイザを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明においては、入力信号と帰還ループにより帰還された出力信号との位相差に応じて出力信号の周波数を制御して入力信号に同期した所望の周波数の出力信号を得る第１の位相同期発振器と、該第１の位相同期発振器の前段に設けられ、帰還ループ内に出力信号を分周する可変分周手段を備え、該出力信号を前記第１の位相同期発振器の入力信号とする第２の位相同期発振器と、を有することを特徴とするシンセサイザを用いた。
【００１８】
また、本発明においては、第１の電圧制御発振器と、該第１の電圧制御発振器の出力信号を分周する可変分周手段と、該分周後の信号と第１の発振周波数信号との位相差に応じて、該第１の電圧制御発振器に制御電圧を与える制御手段と、を含む第１の位相同期発振器と、第２の電圧制御発振器と、該第２の電圧制御発振器の出力信号を第２の発振周波数信号を用いて周波数変換する周波数変換手段と、該周波数変換後の信号と該第１の位相同期発振器の出力信号との位相差に応じて、該第２の電圧制御発振器に制御電圧を与える制御手段と、を含む第２の位相同期発振器と、を有することを特徴とするシンセサイザを用いた。
【００１９】
また、本発明においては、前記シンセサイザにおいて、前記第１の位相同期発振器の出力信号を分周してから第２の位相同期発振器に入力する第２の可変分周手段を含む、ことを特徴とするシンセサイザを用いた。
【００２０】
また、本発明においては、前記シンセサイザにおいて、前記第１の発振周波数信号と前記第２の発振周波数信号を同一の基準発振器の出力から生成することを特徴とするシンセサイザを用いた。
【００２１】
また、本発明においては、前記シンセサイザにおいて、前記第１の可変分周手段、前記第２の可変分周手段の分周数は、前記第２の位相同期発振器の出力を所望の周波数にするように設定されることを特徴とする請求項３又は４に記載のシンセサイザを用いた。
【００２２】
また、本発明においては、第１の電圧制御発振器と、基準発振器の出力信号と該第１の電圧制御発振器の出力信号との位相差に応じて、制御電圧を生成する制御電圧生成手段と、該制御電圧を高周波成分を除去してから該第１の電圧制御発振器に与えるフィルタ手段と、を含む第１の位相同期発振器と、第２の電圧制御発振器と、該第２の電圧制御発振器の出力信号を分周する分周手段と、前記第１の位相同期発振器の出力信号と該分周手段による分周後の信号との位相差に応じて、制御電圧を生成する制御電圧生成手段と、該制御電圧を高周波成分を除去してから該第２の電圧制御発振器に与えるフィルタ手段と、を含む第２の位相同期発振器と、を有することを特徴とする基準信号生成回路を用いた。
【００２３】
また、本発明においては、第１の電圧制御発振器と、基準発振器の出力信号と該第１の電圧制御発振器の出力信号との位相差に応じて、制御電圧を生成する制御電圧生成手段と、該制御電圧を高周波成分を除去してから該第１の電圧制御発振器に与えるフィルタ手段と、を含む第１の位相同期発振器と、第２の電圧制御発振器と、該第２の電圧制御発振器の出力信号を分周する第１の可変分周手段と、該可変分周手段による分周後の信号と前記第１の位相同期発振器の出力信号との位相差に応じて、制御電圧を生成する制御電圧生成手段と、該制御電圧を高周波成分を除去してから該第２の電圧制御発振器に与えるフィルタ手段と、を含む第２の位相同期発振器と、該第２の位相同期発振器の出力信号を分周する第２の可変分周手段と、第３の電圧制御発振器と、該第３の電圧制御発振器の出力信号を前記第１の位相同期発振器の出力信号を用いて周波数変換する周波数変換手段と、該周波数変換手段による周波数変換後の信号と前記第２の可変分周手段の出力信号との位相差に応じて、制御電圧を生成し、該第３の電圧制御発振器に与える制御手段と、を含む第３の位相同期発振器とを、有することを特徴とするシンセサイザを用いた。
【００２４】
また、本発明においては、基準発振器の出力信号を入力信号として第１の信号を出力する第１の位相同期発振器と、該第１の信号を入力信号とし、第２の信号を出力する、帰還ループに第１の可変分周手段を備えた第２の位相同期発振器と、該第２の信号を分周する第２の可変分周手段と、該可変分周手段からの信号を入力信号として、所望の周波数の信号を出力する第３の位相同期発振器と、を有することを特徴とするシンセサイザを用いた。
【００２５】
本発明にかかるシンセサイザにおいては、位相同期発振器１は、帰還ループ内の可変分周手段によって出力信号の周波数が切替え可能な位相同期発振器２の出力信号を入力信号として、帰還ループにより帰還された出力信号との位相差に応じた周波数の信号を出力する。
【００２６】
本発明にかかるシンセサイザにおいては、第１の位相同期発振器の制御手段によって、可変分周手段によって分周した第１の電圧制御発振器の出力信号と第１の発振周波数信号との位相差に応じて、該第１の電圧制御発振器に制御電圧が与えられる。そして、制御電圧の入力によって出力周波数の制御を受けた第１の位相同期発振器１の出力信号は、第２の位相同期発振器の制御手段に入力される。一方、第２の位相同期発振器の第２の電圧制御発振器の出力信号も、周波数変換手段によって第２の発振周波数信号を用いて周波数変換されてから、制御手段に入力される。制御手段は、該周波数変換後の信号と該第１の位相同期発振器の出力信号との位相差に応じて、該第２の電圧制御発振器に制御電圧を与える。従って、第２の位相同期発振器は、かかる制御電圧による制御を受けた信号を出力する。
【００２７】
また、本発明にかかるシンセサイザにおいては、前記第１の位相同期発振器の出力信号は、可変分周手段により分周されてから、第２の位相同期発振器に入力される。
【００２８】
また、本発明にかかるシンセサイザにおいては、前記第１の発振周波数信号と前記第２の発振周波数信号は、同一の基準発振器の出力により生成される。
【００２９】
また、本発明にかかるシンセサイザにおいては、前記第１の可変分周手段、前記第２の可変分周手段の分周数は、前記第２の位相同期発振器の出力を所望の周波数にするように設定される。
【００３０】
また、本発明にかかる基準信号生成回路においては、第１の位相同期発振器の制御電圧生成手段によって、第１の電圧制御発振器の出力信号と基準発振器の出力信号との位相差に応じた制御電圧が生成される。フィルタ手段は、該制御電圧を高周波成分を除去してから該第１の電圧制御発振器に与える。従って、かかる制御電圧による制御を受けた信号が第１の位相同期発振器から出力される。
【００３１】
第２の位相同期発振器の制御電圧生成手段は、分周手段により、第２の電圧制御発振器の出力信号を分周した信号と、前記第１の位相同期発振器の出力信号との位相差に応じて、制御電圧を生成する。フィルタ手段は、該制御電圧を高周波成分を除去してから該第２の電圧制御発振器に与える。従って、第２の位相同期発振器は、かかる制御電圧による制御を受けた信号を基準信号として出力する。
【００３２】
また、本発明にかかるシンセサイザにおいては、第１の位相同期発振器の制御電圧生成手段は、第１の電圧制御発振器の出力信号と基準発振器の出力信号との位相差に応じて、制御電圧を生成する。フィルタ手段は、該制御電圧を高周波成分を除去してから該第１の電圧制御発振器に与える。従って、第１の位相同期発振器は、かかる制御電圧による制御を受けた信号を出力する。
【００３３】
第２の位相同期発振器の制御電圧生成手段は、第２の電圧制御発振器の出力信号を第１の可変分周手段によって分周した信号と、前記第１の位相同期発振器の出力信号との位相差に応じた制御電圧を生成する。フィルタ手段は、該制御電圧を高周波成分を除去してから該第２の電圧制御発振器に与える。従って、第２の位相同期発振器は、かかる制御電圧による制御を受けた信号を出力する。
【００３４】
この位相同期発振器２の出力信号は、第２の可変分周手段によって分周される。
【００３５】
第３の位相同期発振器は、周波数変換手段によって第３の電圧制御発振器の出力信号を前記第１の位相同期発振器の出力信号を用いて周波数変換し、制御手段によって該周波数変換後の信号と前記第２の可変分周手段の出力信号との位相差に応じた制御電圧を生成し、該第３の電圧制御発振器に与える。
【００３６】
従って、第３の位相同期発振器は、かかる制御電圧による制御を受けた信号を出力する。
【００３７】
また、本発明においては、第１の位相同期発振器は、基準発振器の出力信号を入力信号として第１の信号を出力する。第２の位相同期発振器は、第１の信号をを入力信号とし、帰還ループ内の第１の可変分周手段による分周作用により異なる周波数の信号を第２の信号として出力する。第２の可変分周手段は、第２の信号を分周することにより、更に異なる周波数の信号を出力する。第３の位相同期発振器は、この異なる周波数の信号を入力信号として、所望の周波数の信号を出力する。
【００３８】
【発明の実施の形態】
本発明のシンセサイザについて図１を用いて説明する。図１は本発明にかかるシンセサイザの構成を表す。尚、図１０と同一の符号を付しているものは同一の部材を表し、１０、１６は基準分周器、１１、１７は位相比較器、１２、１８はループフィルタ、１３、１９は電圧制御発振器、１４、２０は分周器、１５は分周器、２１、２２、２３は位相同期発振器をそれぞれ表す。但し、分周器２、分周器２０については特に可変分周器を用いる。尚、本実施例においては、位相比較器１７及びループフィルタ１８、位相比較器３及びループフィルタ４を制御手段として用い、周波数変換器７を周波数変換手段として用い、分周器２０を第１の可変分周手段、分周器２を第２の可変分周手段として用い、位相同期発振器２１及び位相同期発振器２２を基準信号生成回路として用い、位相比較器１１、位相比較器１７を制御電圧生成手段として用い、ループフィルタ１２を第１のフィルタ手段、ループフィルタ１８を第２のフィルタ手段として用いた。
【００３９】
基準発振器１からの出力信号は位相同期発振器２１に入力され、基準分周器１０によって分周されてから位相比較器１１に入力される。位相比較器１１はこの信号と、電圧制御発振器１３の出力信号を分周器１４により分周した信号との位相比較を行う。即ち、分周器１４からの出力信号が基準分周器からの出力信号に対して進んでいるか、遅れているかの位相情報を持つ位相誤差信号を出力する。ローパスフィルタ等で構成されるループフィルタ１２はその信号に対して積分処理を行う。そして、電圧制御発振器１３はループフィルタ１２からの出力電圧に応じた（比例した）周波数の信号を出力する。
【００４０】
これにより、位相同期発振器２１は、基準発振器１の出力信号に位相同期した信号を出力する。尚、ここで設けた位相同期発振器２１は、そのループ帯域を狭くすることにより、物理的な衝撃により発生する基準発振器１からの周波数変調成分を吸収することが可能である。また、例えば、同一の周波数の信号を出力する基準発振器をシンセサイザの内部及び外部に設け、用途に応じて使用する基準発振器の切替えを行なうために、基準発振器切り替えスイッチを備えている場合にも、切替え時に発生する出力周波数変化を吸収することもできる。
【００４１】
これについて図２を用いて説明する。図２は切替えスイッチ及び基準発振器を基準分周器１０の前段に設ける場合の構成を示す。
【００４２】
図において、１ａはシンセサイザの内部の基準発振器、１ｂはシンセサイザの外部の基準発振器であり、内部の基準発振器と同一周波数の信号を出力するものであり、２４は基準発振器切替えスイッチを示す。基準発振器切替えスイッチ２４により基準発振器１ａから１ｂへの切替えを行なうと（シンセサイザの内部の基準発振器から外部の基準発振器への切り替えを行なうと）、その切替え時に、位相比較器では周波数及び位相の再引き込みを行なうが、ループフィルタ１２の時定数を十分に高くすることで、周波数変調成分を十分に除去することができる。
【００４３】
さて、位相同期発振器２１の出力信号は、ローカル信号（第２の発振周波数信号）として位相同期発振器２３の周波数変換器７に入力されるとともに、基準信号（第１の発振周波数信号）を生成すべく、分周回路１５にも入力される。
【００４４】
分周回路１５に入力された信号は分周処理を施されてから、位相同期発振器２２に入力される。
【００４５】
位相同期発振器２２に入力された信号は、基準分周器１６、位相比較器１７、ループフィルタ１８、電圧制御発振器１９、分周器２０等によって、位相同期発振器２１同様の処理が施され、電圧制御発振器１９から基準発振器１に位相同期した信号が出力される。
【００４６】
但し、分周器２０は、前述のように分周数が可変な可変分周器であり、後に説明する微調整において、その分周数は整数単位で微調整される。尚、可変分周器の一例としてここでは、パルススワロ方式の分周器を用いることとし、その動作について図３を用いて説明する。
【００４７】
図３は、パルススワロ方式の分周器の構成を示す図である。図において、２０ａはＮカウントを行なうカウンタ、２０ｂは３３分周及び３２分周が可能な分周器（他の分周数でもよいが、ここでは３３分周及び３２分周が可能な分周器を用いる）を示す。
【００４８】
さて、パルススワロ方式の分周器に入力された信号は、分周器２０ｂによって３３分周されてからカウンタ２０ａに入力される。カウンタ２０ａは、入力パルスのＮカウントを行なうが、入力パルスをＡ個カウントすると、分周器２０ｂの分周数の切替え信号を出力する。従って、分周器２０ｂは、分周数を３３から３２に切り替え、入力信号の３２分周を開始する。そして、カウンタ２０ａは残りの（Ｎ−Ａ）個のパルスのカウントを行なう。尚、残りの（Ｎ−Ａ）個のパルスのカウントも終えると、切替え信号を出力し、再び分周器２０ｂの分周数を３３に切替える。
【００４９】
パルススワロ方式の分周器は、以上の動作をすることによりカウンタ２０ａがＮ個のパルスをカウントする間に１パルス出力する。即ち、
３３Ａ＋３２（Ｎ−Ａ）＝３２Ｎ＋Ａ
分周を行なう。従って、例えばＮを４０６とし、Ａを８〜３９まで変動させることにより、１３０００分周から１３０３１分周することができ、更にＮを４０７、４０８・・・と変化させることにより、１３０３１分周以上の分周数にも整数単位で設定することができる。
【００５０】
さて、位相同期発振器２２の出力信号は、分周器２に入力され、分周さてから位相同期発振器２３に基準信号として入力される。尚、後述するが、本発明においては分周器２の分周数を変化することにより、シンセサイザの出力周波数（位相同期発振器２３の出力周波数）の粗調整を行なうので、分周器２としては前述のように、分周数の粗調整が可能な可変分周器が用いられる。
【００５１】
位相同期発振器２３の位相比較器３は、入力された基準信号と、電圧制御発振器５からの帰還信号（電圧制御発振器５の出力信号を分周器６により分周し、周波数変換器７によってローカル信号（基準発振器１及び位相同期発振器２１により生成した信号）とのミキシングを行い、ミキシングにより生じた信号のうち周波数の低くなった信号をローパスフィルタ等のバンドパスフィルタ（図示していない）により抽出してから、更に、分周器８により分周した信号）との位相比較を行なう。即ち、位相比較器３は、分周器８からの出力信号が基準信号に対して進んでいるか遅れているかの位相情報を持つ位相誤差信号を出力する。ループフィルタ４はその信号に対して積分処理を行う。そして、電圧制御発振器５はループフィルタ４からの出力電圧に応じた周波数の信号を出力する。従って、基準信号、ローカル信号の関係により周波数制御を受けるとともに、基準発振器１と位相同期のとれた信号を出力する。
【００５２】
以上が本発明にかかるシンセサイザの基本動作である。
【００５３】
次に、本発明にかかるシンセサイザの出力周波数の調整について、粗調整、微調整に分けて説明する。尚、粗調整、微調整を行なう際の各分周器の分周数の変更は、シンセサイザの出力周波数を所望の周波数とするように分周数制御部（図示してはいない）によって制御される。
（１）粗調整
本発明においては、シンセサイザの出力周波数の粗調整は、分周器２の分周数を変えることにより容易に行なうことができる。
【００５４】
各種部材の設定について図４を用いて説明する。図４は基準発振器１の発振周波数を９．６ＭＨｚとし、シンセサイザの出力周波数を２．２ＧＨｚ帯とする場合における各種部材の設定数値の一例である。
【００５５】
図のように、基準分周器１０の分周数は２００、分周器１４の分周数は５７６０、分周器１５の分周数は１６、基準分周器１６の分周数は１２０、分周器２０の分周数は１３１９３、分周器８の分周数は５、分周器６の分周数は８とした。
【００５６】
尚、図において各数値は、次式に従って計算している。
【００５７】
【数式１】

【００５８】
分周器２の分周数のみを２４１３から６０９の間で変動させた場合の位相同期発振器２３の出力周波数（図４参照）に注目すると、位相同期発振器２３の出力周波数は約２．２４ＧＨｚから約２．３７ＧＨへと９０ＭＨｚ以上も１３ＭＨｚステップで変動していることが分かる。
【００５９】
従って、本発明にかかるシンセサイザの出力周波数の粗調整は、分周器２の分周数の粗調整によって、広帯域に行なうことができる。尚、シンセサイザの出力周波数を２．２ＧＨｚ帯でなく、例えば、１．６ＧＨｚ帯としたい場合等は、位相同期発振器２１の分周器１４の分周数等を変更して、発振周波数を変更により対応可能である。
（２）微調整
本発明においては、シンセサイザの出力周波数の微調整は、分周器２０の分周数を微調整することにより容易に行なうことができる。
【００６０】
各種部材の設定について図５を用いて説明する。図５は基準発振器１の発振周波数を９．６ＭＨｚとし、シンセサイザの出力周波数を２．２ＧＨｚ帯とする場合の各種部材の設定数値の一例を表す。
【００６１】
図のように、基準分周器１０の分周数は２００、分周器１４の分周数は５７６０、分周器１５の分周数は１６、基準分周器１６の分周数は１２０、分周器２の分周数を１１５２、分周器８の分周数は５、分周器６の分周数は８とした。
【００６２】
この設定においては、位相同期発振器２２の比較周波数は、
９．６／２００＊５７６０／１６／１２０＝０．１４４（ＭＨｚ）
となり、位相同期発振器２２の出力周波数は分周器２０の分周数を１ずつ微調整することにより１４４ｋＨｚステップで変動可能である。
【００６３】
また、位相同期発振器２２から出力信号は、分周器２によって１１５２分周されてから、帰還ループに分周数８、５の分周器６、８を有する位相同期発振器２３に入力されるので、結局、位相同期発振器２３の出力周波数ステップは、
１４４／１１５２＊５＊８＝５．００（ｋＨｚ）
となり、約２．３ｐｐｍステップでの周波数変動が可能である。図５は図４と同様の計算式により各数値を求めたものであり、位相同期発振器２３の出力周波数の値は、５．００ｋＨｚステップで変化していることが分かる。
【００６４】
従って、本発明にかかるシンセサイザにおける出力周波数の微調整は、分周器２０の分周数の微調整により容易に行なうことができる。
【００６５】
但し、分周器２０の分周数の微調整を行なうためには、パルススワロ方式の分周器等を用いて整数単位で分周数を変動させることに加え、分周数の変化率を小さくするために分周数を大きくする必要があり、前述設定においても、分周器２０の分周数を１３０００としている。
【００６６】
ところが、分周数の増大は一般に位相同期発振器２２の位相雑音成分の増大を招くという問題がある。しかし、本発明においては、位相雑音成分の増大をループフィルタ１８の時定数の設定及び分周回路２により抑えることができる。
【００６７】
ループフィルタ１８の時定数設定による位相雑音抑制について説明する。
【００６８】
まず、位相同期発振器２２の雑音特性について図６、図７を用いて説明する。
【００６９】
図６、図７は位相同期発振器２２の雑音特性を表した図である。
【００７０】
図６は、分周器２０の分周数を大きくすることを考慮しない場合の位相同期発振器２２の雑音特性を表す。図において、▲１▼を付したグラフは、基準発振器１に基づく基準分周器１６の出力信号の雑音特性を表し、▲２▼を付したグラフは、電圧制御発振器１９単体の場合のにおける雑音特性を表したものである。図のように、グラフ▲１▼は、電圧制御発振器１９の雑音特性を表すグラフ▲２▼に比べて、発振周波数の近傍の周波数についての雑音電力が低いという特性を有する。位相同期発振器２２におけるループフィルタ１８の時定数を小さく抑えることにより、基準分周器１６の出力信号に対する追従性を高めて電圧制御発振器１９（位相同期発振器２２）の出力信号の位相雑音を圧縮し、低雑音化を図ることができ、図における▲３▼のような雑音特性を示すこととなる。
【００７１】
しかし、本実施例のごとく分周数の微調整を可能なものとするために分周器２０の分周数を大きくする場合には、更に、基準発振器１に基づく基準分周器１６の出力信号の雑音特性の劣化を考慮しなければならない。
【００７２】
このことについて図７を用いて説明する。図７は、本実施例のごとく分周器２０の分周数を大きくすることを考慮した場合の位相同期発振器２２の雑音特性を表す。
【００７３】
比較分周数を１３１９３という大きい値に設定し、微調整を可能とする場合には、その分周数の影響が顕著に現れ、基準発振器１に基づく基準分周器１６の出力信号の雑音特性は、劣化したものとなり、▲４▼を付したグラフのようになる。従って、ループフィルタ１８の時定数を小さく抑えたままとすると、発振周波数からのオフセット周波数が大きくなるまで、劣化した雑音特性を有する▲４▼のグラフに追従してしまい、グラフ▲５▼のごとく位相同期発振器２２の出力信号の雑音特性が劣化したものとなってしまう。そこで、図中点Ａで電圧制御発振器１９単体の雑音特性に従うように、ループフィルタ１８の時定数を大きくすることにより、雑音を電圧制御発振器１９の雑音特性程度に抑え込むことができる。但し、基準発振器１において発生する周波数変調成分、高周波成分については既に、位相同期発振器２１によって十分に除去されているので、図７中最も雑音を抑制することができる点Ａから電圧制御発振器１９の雑音特性に従うように時定数の設定を行なうことができ、更に大きくする必要はない。従って、ある程度の応答速度の維持を図りつつ、時定数の最適値の設定により、雑音低減化を図ることができる。
【００７４】
また、ループフィルタ１８の調整により、位相雑音成分が抑えられてた信号は、分周器２によって、分周されるので、更に位相雑音の低減が図られる。
【００７５】
以上の理由から、分周器２０の分周数を大きくすることにより、懸念される位相同期発振器２２の出力信号の位相雑音成分は抑えられるので、低位相雑音特性を維持しつつ、シンセサイザの出力周波数の微調整を行なうことが可能である。
（３）粗調整及び微調整方法を併用した調整
本発明にかかるシンセサイザの出力周波数を希望値（例示的に、２２４３．３３３ＭＨｚから２３３６．６６７ＭＨｚまでの周波数を約１３．３３３ＭＨｚステップでとることにした）に近づけるための各部材の設定値の設定例について図８を用いて説明する。
【００７６】
図８は、基準発振器１の発振周波数を９．６ＭＨｚとし、シンセサイザの出力周波数を希望値にする場合における各種部材の設定数値を表す。
【００７７】
ここで、基準分周器１０の分周数は２００、分周器１４の分周数は５７６０、分周器１５の分周数は１６、基準分周器１６の分周数は１２０、分周器８の分周数は５、分周器６の分周数は８に固定した。
【００７８】
尚、シンセサイザの出力周波数を希望値とするための調整は、分周器２０及び分周器２の分周数の変化により行なうこととした。即ち、分周器２０の分周数は１３１８２〜１３２８４までの微調整、分周器２の分周数は２４１３〜６０９までの粗調整を行なう。
【００７９】
この微調整、粗調整によって得られる位相同期発振器２３の出力周波数の希望周波数に対する誤差であるが、図のように、最大１．１ｐｐｍ程度の誤差に収まっており、微調整及び粗調整により、出力周波数の調整を高精度に行なえることが示されている。尚、誤差の値は、次式により求めている。
【００８０】
【数式２】

【００８１】
また、位相同期発振器２３のフィードバックループ内の分周器８、６の分周数はそれぞれ５、８で固定にしてあり、出力周波数を変化してもループ特性が大きく変動することなく、かつ、ループ内の分周数は合計４０分周という低分周数に抑えることができ、シンセサイザの出力信号の位相雑音劣化を抑えることができる。
【００８２】
更に、位相同期発振器２２からの出力信号は、分周器２によって、前記設定値によっては、最低でも６０９分周されており、
２０＊ｌｏｇ（１／６０９）＝−５５．７ｄＢ
の分周による雑音低減効果があり、位相同期発振器２２の位相雑音は十分抑えられる。
【００８３】
従って、本発明にかかるシンセサイザは、位相雑音の低減及びループ特性の安定化を維持しつつ、周波数設定の広帯域化及び周波数設定誤差の低減を図ることができる。
【００８４】
尚、本実施例においては、ループゲインを上げるための増幅器を図示していないが、各電圧制御発振器の感度に応じて適宜設ければよい。
【００８５】
また、位相同期発振器２１の出力信号をローカル信号として周波数変換器７に入力する前に逓倍器、分周器等を用いて逓倍、分周を行なうこともできる。
【００８６】
また、位相同期発振器２１を用いずに、基準発振器１からの出力信号を位相同期発振器２２（分周器２０は固定分周器とする）、分周器２、位相同期発振器２３によって構成されるシンセサイザに入力した場合でも分周器２の分周数の変化により、少なくとも発振周波数の粗調整及び分周器２による雑音低減効果を得ることは可能である。
【００８７】
また、位相同期発振器２１を用いずに、基準発振器１からの出力信号を位相同期発振器２２（分周器２０は可変分周器とする）、位相同期発振器２３によって構成されるシンセサイザに入力した場合でも分周器２０の分周数の変化により、少なくとも発振周波数の微調整は可能である。
【００８８】
また、位相同期発振器２１を用いずに、基準発振器１からの出力信号を位相同期発振器２２（分周器２０は可変分周器とする）、分周器２、位相同期発振器２３によって構成されるシンセサイザに入力した場合でも分周器２及び分周器２０の分周数の変化により、少なくとも発振周波数の微調整、粗調整及び分周器２による雑音低減効果を得ることはできる。
【００８９】
また、基準発振器１の信号を位相同期発振器２１及び位相同期発振器２２によって構成される基準信号生成回路に入力することにより、位相同期発振器２２のループフィルタの時定数設定の自由度が確保されるので、分周器２０の分周数を大きくした場合にも、ある程度の応答速度の維持が図られるとともに、低雑音の基準信号を生成することができる。
【００９０】
また、本実施例においては、分周器１５と基準分周器１６を別々に設けたが、これらの分周数を乗算した値を分周数とする分周器を基準分周器１６として使用することにより、分周器１５を省略することが可能であり、回路構成をより簡単にすることができる。
【００９１】
一方、移動通信システムにおける無線基地局のように、同時に複数の異なる周波数の出力が必要とされる場合には、基準発振器１、位相同期発振器２１、分周器１５については共通のものを使用することにより、回路構成を簡単にすることができる。
【００９２】
図９は、同時に複数の異なる周波数を出力する（出力ａ、出力ｂ、出力ｃ）シンセサイザの構成例を表す。
【００９３】
図において、位相同期発振器２２ａ、２２ｂ、２２ｃで表したのは、図１において位相同期発振器２２と表したものに対応し、分周器２ａ、２ｂ、２ｃで表したのは、分周器２に対応し、位相同期発振器２３ａ、２３ｂ、２３ｃで表したものは、位相同期発振器２３に対応する。
【００９４】
このシンセサイザの動作についてであるが、基準発振器１の出力が分周器１５に入力されて分周されるまでは図１にかかるシンセサイザと同様であり、分周器１５の出力は、複数の位相同期発振器２２ａ、２２ｂ、２２ｃのそれぞれに入力され、それぞれ図１にかかるシンセサイザの位相同期発振器２２に入力された基準信号と同様の処理が施されて、出力ａ、ｂ、ｃが得られることとなる。但し、位相同期発振器２２ａ、２２ｂ、２２ｃ内の各分周器の分周数をそれぞれ独立に微調整し、分周器２ａ、２ｂ、２ｃにおける各分周器を分周数のそれぞれ独立に粗調整することにより、出力ａ、ｂ、ｃとして複数の異なる周波数を同時に得ることができる。
【００９５】
【発明の効果】
本発明によれば、第１の位相同期発振器は、帰還ループ内に可変分周手段を備えることにより周波数の微調整可能な信号を出力する位相同期発振器２の出力信号を基準信号とするので、小さい周波数ステップで出力信号の周波数の切り替えが可能となる。
【００９６】
また、本発明によれば、第１の位相同期発振器の帰還ループ内に可変分周手段が設けられているので、その分周数を変化させることにより第２の位相同期発振器に入力する信号の周波数を微調整することができる。従って、第２の位相同期発振器の出力周波数の微調整が可能である。更に、第２の位相同期発振器は帰還ループ内に周波数変換手段を有するので、出力信号の低雑音化が図られる。
【００９７】
また、本発明によれば、第１の可変分周手段の分周数の変化により、第１の位相同期発振器の出力周波数を微調整することができるので、第２の位相同期発振器の出力周波数の微調整が可能である。尚、この微調整は第２の位相同期発振器外において行われるので、第２の位相同期発振器のループ特性は維持される。
【００９８】
また、発明によれば、更に、第２の可変分周手段の分周数の変化によって、第１の位相同期発振器の出力周波数を粗調整することができるので、第２の位相同期発振器の出力周波数の粗調整可能となる。尚、この粗調整も第２の位相同期発振器外において行われるので、第２の位相同期発振器のループ特性は維持される。
【００９９】
また、本発明によれば、シンセサイザの出力を基準発振器の出力信号に同期したものとすることができる。
【０１００】
また、本発明によれば、第２の位相同期発振器の出力周波数を所望の値とするように、第１の可変分周手段及び第２の可変分周手段の分周数が設定されるので、第２の位相同期発振器の出力周波数を所望の値とすることができる。
【０１０１】
また、本発明によれば、物理的な衝撃により発生する基準発振器からの周波数変調成分又は、基準発振器の切り替え時に発生する出力周波数変化を第１の位相同期発振器のフィルタ手段によって十分に吸収することができる。従って、第２の位相同期発振器のフィルタ手段においては、かかる周波数変調成分、出力周波数変化の吸収のために時定数を大きくしなければならないという制限が緩和され、分周手段の分周数に応じて時定数を適正値に設定する自由度が確保され、低雑音な基準信号の生成が可能である。
【０１０２】
また、本発明によればシンセサイザは、かかる低雑音な基準信号を用いることにより、低雑音な出力を得ることができる。また、各可変分周手段の分周数の変化により広帯域な出力を得ることができるとともに、周波数設定誤差の低減化が図られる。
【図面の簡単な説明】
【図１】本発明にかかるシンセサイザの構成を表す。
【図２】切替えスイッチ及び基準発振器を基準分周器１０の前段に設ける場合の構成を示す。
【図３】パルススワロ方式の分周器の構成を示す。
【図４】各種部材の設定数値の一例を示す。
【図５】各種部材の設定数値の一例を表す。
【図６】位相同期発振器２２の雑音特性を表す。
【図７】位相同期発振器２２の雑音特性を表す。
【図８】各種部材の設定数値を表す。
【図９】同時に複数の異なる周波数を出力する（出力ａ、出力ｂ、出力ｃ）シンセサイザの構成例を表す。
【図１０】従来の位相同期発振器の構成の一例を表す。
【図１１】従来の位相同期発振器の構成の一例を表す。
【符号の説明】
１基準発振器
１ａ基準発振器
１ｂ基準発振器
２分周器（可変分周器）
２ａ分周器（可変分周器）
２ｂ分周器（可変分周器）
２ｃ分周器（可変分周器）
３位相比較器
４ループフィルタ
５電圧制御発振器
６分周器
７周波数変換器
８分周器
９分周器
１０基準分周器
１１位相比較器
１２ループフィルタ
１３電圧制御発振器
１４分周器
１５分周器
１６基準分周器
１７位相比較器
１８ループフィルタ
１９電圧制御発振器
２０分周器（可変分周器）
２０ａカウンタ
２０ｂ分周器
２１位相同期発振器
２２位相同期発振器
２２ａ位相同期発振器
２２ｂ位相同期発振器
２２ｃ位相同期発振器
２３位相同期発振器
２３ａ位相同期発振器
２３ｂ位相同期発振器
２３ｃ位相同期発振器
２４基準発振器切替えスイッチ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a synthesizer and a reference signal generation circuit used for, for example, a local oscillator of a microwave band radio device, and more particularly to a synthesizer that achieves a wide output frequency band and a reduced frequency setting error while maintaining low phase noise characteristics. Etc.
[0002]
[Prior art]
It is known that in a phase locked oscillator used as a local oscillator of a conventional microwave multiplex radio device, an output signal is input to a phase comparator as a feedback signal, and a feedback control is performed by comparing the input signal with a reference signal. I have. In such feedback control, it is necessary to provide a frequency divider in the feedback loop, reduce the output signal to the same frequency as the reference signal, and compare the phases.
[0003]
However, if the phase comparison is performed using a low-frequency reference signal output from a low-oscillation-frequency reference oscillator, if the output frequency of the phase-locked oscillator is high, the frequency division number of the frequency divider in the feedback loop is increased. It is necessary to increase the phase noise. As a result, the phase noise in the loop band of the output signal of the phase locked oscillator increases, which is not preferable. Therefore, a frequency converter as well as a frequency divider is provided in the feedback loop (a so-called frequency conversion method), and the number of frequency divisions is reduced by an amount corresponding to the frequency conversion. To reduce phase noise.
[0004]
This conventional phase-locked oscillator using the frequency conversion method will be described with reference to FIG. FIG. 10 shows an example of the configuration of a conventional phase locked oscillator.
[0005]
In the figure, 1 is a reference oscillator, 2 is a frequency divider, 3 is a phase comparator, 4 is a loop filter, 5 is a voltage controlled oscillator, 6 is a frequency divider, 7 is a frequency converter, and 8 is a frequency divider. Represent. Note that feedback control is performed by a feedback loop including the frequency divider 6, the frequency converter 7, and the frequency divider 8.
[0006]
An output signal from a reference oscillator 1 composed of a high-precision crystal oscillator or the like is frequency-divided by a frequency divider 2 and then input to a phase comparator 3 as a reference signal. Further, the phase comparator 3 receives a feedback signal from the feedback loop (the output signal of the voltage controlled oscillator 5 is frequency-divided by the frequency divider 6, mixed with the local signal by the frequency converter 7, and generated by the mixing. Among the signals, a signal whose frequency is lowered is extracted by a band-pass filter (not shown) such as a low-pass filter, and a signal obtained by further dividing the extracted signal by the frequency divider 8 is also input.
[0007]
Therefore, the phase comparator 3 compares the phase of the feedback signal with the reference signal, and outputs an error voltage having phase information that the phase of the feedback signal is advanced or delayed with respect to the reference signal.
[0008]
Then, the loop filter 4 composed of a low-pass filter or the like integrates the output of the phase comparator 3 and then supplies the output to the voltage-controlled oscillator 5 as a control voltage. The voltage controlled oscillator 5 outputs a signal having a frequency proportional to the voltage level of the signal from the loop filter. That is, when the output signal of the voltage controlled oscillator 5 is advanced (lagged) by the phase comparator 3 with respect to the reference signal, the input voltage level is decreased (increased). The frequency of the output signal also decreases (increases) and is subject to frequency control.
[0009]
The above is the phase locked oscillator using the conventional frequency conversion method. It is possible to change the frequency of the output signal of the voltage controlled oscillator 5 by changing the frequency division number of the

frequency dividers

6, 8 and the like. However, if the local signal cannot be synchronized with the reference signal, the output of the reference signal and Phase synchronization with the signal cannot be obtained.
[0010]
Therefore, a phase locked oscillator in which a local signal is generated using an output signal of a reference oscillator to achieve phase synchronization will be described with reference to FIG. FIG. 11 shows an example of the configuration of a conventional phase locked oscillator. In the drawing, components denoted by the same reference numerals as those in FIG. 10 represent the same members, and 9 represents a frequency divider.
[0011]
This phase-locked oscillator operates in substantially the same manner as the phase-locked oscillator according to FIG. 10, except that the local signal is generated by dividing the output signal of the reference oscillator 1, so that the output signal of the voltage-controlled oscillator 5 Not only is frequency control performed, but also phase synchronization with the reference oscillator 1 is achieved. It is also known that the frequency is finely adjusted by using a high-precision frequency divider such as a direct digital synthesizer (DDS) as the frequency divider 9 (see Japanese Patent Application Laid-Open No. 9-238075).
[0012]
[Problems to be solved by the invention]
As described above, in the phase locked oscillator according to FIGS. 10 and 11, the frequency converter 7 is used to reduce the number of divisions of the

frequency dividers

6 and 8, thereby reducing the noise characteristics of the phase locked oscillator. I'm trying.
[0013]
However, when the output frequency of the phase-locked oscillator is not used to fix one wave, but is desired to be changed to correspond to a plurality of channels, the following problem occurs.
[0014]
In order to change the frequency of the output signal of the phase locked oscillator, it is necessary to change the frequency division number of the

frequency dividers

6 and 8. However, since the frequency division numbers of the

frequency dividers

6 and 8 are kept small in order to reduce phase noise, even if the frequency division number is changed in integer units, the rate of change of the frequency division number is large, and the frequency You can only set the frequency in large steps. Also, since the loop characteristic changes due to the change in the frequency division number, the time constant of the loop filter, which is already set to the optimum value so that the output frequency can be switched stably and quickly, is changed. Is also required, which is not preferable.
[0015]
In the phase-locked oscillator shown in FIG. 11, the frequency of the output signal may be changed by adjusting the frequency of the local signal using a high-precision frequency divider such as a DDS. If it is desired to fluctuate the output signal over a wide band even with fine adjustment, the frequency division number of the frequency divider in the feedback loop is changed. However, there is a problem for the same reason as described above. It is also conceivable to change the output frequency of the phase-locked oscillator by changing the frequency division number of the frequency divider 2, but the frequency division number of the frequency divider 2 is increased from the relation of the oscillation frequency of the reference signal. Therefore, the rate of change of the frequency division number is also large, which is not suitable for adjusting the output frequency of the phase locked oscillator.
[0016]
Therefore, the present invention aims at widening the frequency setting while maintaining the phase noise reduction and the stabilization of the loop characteristics by keeping the frequency division number of the frequency divider in the loop low and fixed. It is another object of the present invention to provide a synthesizer having a small frequency setting error.
[0017]
[Means for Solving the Problems]
In the present invention, a first phase-locked oscillator for controlling a frequency of an output signal according to a phase difference between an input signal and an output signal fed back by a feedback loop to obtain an output signal of a desired frequency synchronized with the input signal And a variable frequency dividing means provided before the first phase-locked oscillator to divide the output signal in a feedback loop, wherein the output signal is used as an input signal of the first phase-locked oscillator. And a phase-locked oscillator.
[0018]
Also, in the present invention, the first voltage controlled oscillator, the variable frequency dividing means for dividing the output signal of the first voltage controlled oscillator, and the first and second oscillating frequency signals A first phase-locked oscillator including control means for applying a control voltage to the first voltage-controlled oscillator in accordance with the phase difference, a second voltage-controlled oscillator, and an output signal of the second voltage-controlled oscillator Frequency conversion means for performing frequency conversion using a second oscillation frequency signal, and the second voltage-controlled oscillator according to a phase difference between the frequency-converted signal and an output signal of the first phase-locked oscillator. And a control means for applying a control voltage to the second phase-locked oscillator.
[0019]
Further, in the present invention, the synthesizer includes a second variable frequency dividing means for dividing an output signal of the first phase-locked oscillator and then inputting the frequency-divided signal to a second phase-locked oscillator. A synthesizer was used.
[0020]
In the present invention, the synthesizer is characterized in that the first oscillation frequency signal and the second oscillation frequency signal are generated from the output of the same reference oscillator.
[0021]
Further, in the present invention, in the synthesizer, the frequency division number of the first variable frequency dividing means and the second variable frequency dividing means is set so that the output of the second phase locked oscillator has a desired frequency. The synthesizer according to

claim

3 or 4, wherein the setting is made as follows.
[0022]
Also, in the present invention, a first voltage controlled oscillator, and control voltage generating means for generating a control voltage according to a phase difference between an output signal of the reference oscillator and an output signal of the first voltage controlled oscillator, A first phase-locked oscillator including: filter means for removing the high-frequency component from the control voltage to the first voltage-controlled oscillator; a second voltage-controlled oscillator; and a second voltage-controlled oscillator. Frequency dividing means for dividing the output signal; control voltage generating means for generating a control voltage in accordance with a phase difference between an output signal of the first phase locked oscillator and a signal divided by the frequency dividing means; And a second phase-locked oscillator including filter means for applying the control voltage to the second voltage-controlled oscillator after removing a high-frequency component from the reference voltage.
[0023]
Also, in the present invention, a first voltage controlled oscillator, and control voltage generating means for generating a control voltage according to a phase difference between an output signal of the reference oscillator and an output signal of the first voltage controlled oscillator, A first phase-locked oscillator including filter means for removing the high-frequency component from the control voltage to the first voltage-controlled oscillator, a second voltage-controlled oscillator, and a second voltage-controlled oscillator. First variable frequency dividing means for dividing the output signal, and a control voltage is generated according to a phase difference between the signal divided by the variable frequency dividing means and the output signal of the first phase locked oscillator. A second phase-locked oscillator including control voltage generating means, filter means for removing the high-frequency component of the control voltage to the second voltage-controlled oscillator, and an output signal of the second phase-locked oscillator A second variable frequency dividing means for dividing the frequency, A voltage-controlled oscillator, frequency conversion means for frequency-converting an output signal of the third voltage-controlled oscillator using an output signal of the first phase-locked oscillator, and a signal after frequency conversion by the frequency conversion means; A third phase-locked oscillator including a control means for generating a control voltage in accordance with a phase difference from an output signal of the second variable frequency dividing means and supplying the control voltage to the third voltage-controlled oscillator. A unique synthesizer was used.
[0024]
Also, in the present invention, a first phase-locked oscillator that outputs a first signal using an output signal of a reference oscillator as an input signal, and a feedback that outputs the second signal using the first signal as an input signal A second phase-locked oscillator having a first variable frequency dividing means in a loop, a second variable frequency dividing means for dividing the second signal, and a signal from the variable frequency dividing means as an input signal And a third phase-locked oscillator for outputting a signal having a desired frequency.
[0025]
In the synthesizer according to the present invention, the phase-locked oscillator 1 uses the output signal of the phase-locked oscillator 2 whose output signal frequency can be switched by the variable frequency dividing means in the feedback loop as an input signal, and outputs the feedback signal by the feedback loop. A signal having a frequency corresponding to the phase difference with the signal is output.
[0026]
In the synthesizer according to the present invention, the control means of the first phase-locked oscillator responds to the phase difference between the output signal of the first voltage-controlled oscillator divided by the variable frequency dividing means and the first oscillation frequency signal. , A control voltage is applied to the first voltage controlled oscillator. The output signal of the first phase-locked oscillator 1 whose output frequency has been controlled by the input of the control voltage is input to the control means of the second phase-locked oscillator. On the other hand, the output signal of the second voltage-controlled oscillator of the second phase-locked oscillator is also frequency-converted by the frequency conversion means using the second oscillation frequency signal, and then input to the control means. The control means supplies a control voltage to the second voltage-controlled oscillator according to a phase difference between the frequency-converted signal and an output signal of the first phase-locked oscillator. Therefore, the second phase locked oscillator outputs a signal controlled by the control voltage.
[0027]
In the synthesizer according to the present invention, the output signal of the first phase-locked oscillator is input to the second phase-locked oscillator after being frequency-divided by the variable frequency divider.
[0028]
Further, in the synthesizer according to the present invention, the first oscillation frequency signal and the second oscillation frequency signal are generated by the output of the same reference oscillator.
[0029]
Further, in the synthesizer according to the present invention, the number of divisions of the first variable frequency dividing means and the second variable frequency dividing means may be set so that the output of the second phase locked oscillator has a desired frequency. Is set.
[0030]
In the reference signal generation circuit according to the present invention, the control voltage generation means of the first phase-locked oscillator controls the control voltage according to the phase difference between the output signal of the first voltage-controlled oscillator and the output signal of the reference oscillator. Is generated. The filter means removes high-frequency components from the control voltage and supplies the control voltage to the first voltage-controlled oscillator. Therefore, a signal controlled by the control voltage is output from the first phase locked oscillator.
[0031]
The control voltage generating means of the second phase-locked oscillator is configured to generate a control voltage according to a phase difference between a signal obtained by dividing the output signal of the second voltage-controlled oscillator by the frequency dividing means and the output signal of the first phase-locked oscillator. To generate a control voltage. The filter means removes high-frequency components from the control voltage and supplies the control voltage to the second voltage-controlled oscillator. Therefore, the second phase locked oscillator outputs a signal controlled by the control voltage as a reference signal.
[0032]
Further, in the synthesizer according to the present invention, the control voltage generating means of the first phase locked oscillator generates the control voltage according to a phase difference between the output signal of the first voltage controlled oscillator and the output signal of the reference oscillator. I do. The filter means removes high-frequency components from the control voltage and supplies the control voltage to the first voltage-controlled oscillator. Therefore, the first phase locked oscillator outputs a signal controlled by the control voltage.
[0033]
The control voltage generating means of the second phase-locked oscillator is configured to calculate the position of a signal obtained by dividing the output signal of the second voltage-controlled oscillator by the first variable frequency dividing means and the output signal of the first phase-locked oscillator. A control voltage is generated according to the phase difference. The filter means removes high-frequency components from the control voltage and supplies the control voltage to the second voltage-controlled oscillator. Therefore, the second phase locked oscillator outputs a signal controlled by the control voltage.
[0034]
The output signal of the phase locked oscillator 2 is frequency-divided by the second variable frequency dividing means.
[0035]
The third phase-locked oscillator converts the frequency of the output signal of the third voltage-controlled oscillator using the output signal of the first phase-locked oscillator by frequency conversion means, and the control section converts the frequency-converted signal and the signal after the frequency conversion. A control voltage corresponding to the phase difference from the output signal of the second variable frequency dividing means is generated and supplied to the third voltage controlled oscillator.
[0036]
Therefore, the third phase locked oscillator outputs a signal controlled by the control voltage.
[0037]
In the present invention, the first phase-locked oscillator outputs a first signal using an output signal of the reference oscillator as an input signal. The second phase-locked oscillator receives the first signal as an input signal, and outputs a signal of a different frequency as a second signal due to the frequency dividing operation of the first variable frequency dividing means in the feedback loop. The second variable frequency divider outputs a signal having a further different frequency by dividing the frequency of the second signal. The third phase-locked oscillator outputs a signal of a desired frequency using the signal of the different frequency as an input signal.
[0038]
BEST MODE FOR CARRYING OUT THE INVENTION
The synthesizer of the present invention will be described with reference to FIG. FIG. 1 shows a configuration of a synthesizer according to the present invention. 10 denote the same members, and 10 and 16 denote reference frequency dividers, 11 and 17 denote phase comparators, 12 and 18 denote loop filters, and 13 and 19 denote voltage dividers. A control oscillator, 14 and 20 are frequency dividers, 15 is a frequency divider, and 21, 22, and 23 are phase locked oscillators, respectively. However, as the frequency divider 2 and the frequency divider 20, a variable frequency divider is particularly used. In this embodiment, the phase comparator 17 and the loop filter 18, the phase comparator 3 and the loop filter 4 are used as control means, the frequency converter 7 is used as frequency conversion means, and the frequency divider 20 is used as the first converter. The variable frequency dividing means and the frequency divider 2 are used as a second variable frequency dividing means, the phase locked oscillator 21 and the phase locked oscillator 22 are used as a reference signal generating circuit, and the phase comparator 11 and the phase comparator 17 are used to generate a control voltage. The loop filter 12 was used as a first filter, and the loop filter 18 was used as a second filter.
[0039]
An output signal from the reference oscillator 1 is input to the phase locked oscillator 21, divided by the reference frequency divider 10, and then input to the phase comparator 11. The phase comparator 11 compares the phase of this signal with the signal obtained by dividing the output signal of the voltage controlled oscillator 13 by the divider 14. That is, a phase error signal having phase information indicating whether the output signal from the frequency divider 14 is advanced or delayed with respect to the output signal from the reference frequency divider is output. The loop filter 12 composed of a low-pass filter or the like performs an integration process on the signal. Then, the voltage-controlled oscillator 13 outputs a signal having a frequency proportional to (proportional to) the output voltage from the loop filter 12.
[0040]
Thereby, the phase locked oscillator 21 outputs a signal that is phase-locked to the output signal of the reference oscillator 1. The phase-locked oscillator 21 provided here can absorb a frequency modulation component from the reference oscillator 1 generated by a physical impact by narrowing the loop band. Also, for example, when a reference oscillator that outputs a signal of the same frequency is provided inside and outside the synthesizer, and a reference oscillator switch is provided for switching the reference oscillator to be used according to the application, It is also possible to absorb the output frequency change that occurs at the time of switching.
[0041]
This will be described with reference to FIG. FIG. 2 shows a configuration in which a changeover switch and a reference oscillator are provided in a stage preceding the reference frequency divider 10.
[0042]
In the figure, 1a is a reference oscillator inside the synthesizer, 1b is a reference oscillator outside the synthesizer, which outputs a signal having the same frequency as the internal reference oscillator, and 24 is a reference oscillator changeover switch. When switching from the reference oscillator 1a to 1b is performed by the reference oscillator switch 24 (when switching from the internal reference oscillator of the synthesizer to the external reference oscillator), the frequency and phase are reset by the phase comparator at the time of the switching. The frequency modulation component can be sufficiently removed by setting the time constant of the loop filter 12 sufficiently high.
[0043]
The output signal of the phase-locked oscillator 21 is input as a local signal (second oscillation frequency signal) to the frequency converter 7 of the phase-locked oscillator 23 and generates a reference signal (first oscillation frequency signal). Therefore, it is also input to the frequency dividing circuit 15.
[0044]
The signal input to the frequency dividing circuit 15 is subjected to frequency division processing, and then input to the phase locked oscillator 22.
[0045]
The signal input to the phase locked oscillator 22 is subjected to the same processing as the phase locked oscillator 21 by the reference frequency divider 16, the phase comparator 17, the loop filter 18, the voltage controlled oscillator 19, the frequency divider 20, and the like. A signal synchronized in phase with the reference oscillator 1 is output from the control oscillator 19.
[0046]
However, the frequency divider 20 is a variable frequency divider whose frequency division number is variable as described above, and in the fine adjustment described later, the frequency division number is finely adjusted in integer units. Here, as an example of the variable frequency divider, a pulse swallow frequency divider is used, and its operation will be described with reference to FIG.
[0047]
FIG. 3 is a diagram showing the configuration of a frequency divider of the pulse swallow type. In the figure, reference numeral 20a denotes a counter for performing N count, and 20b denotes a frequency divider capable of dividing by 33 and 32 (other dividing numbers may be used, but here dividing by which dividing by 33 and 32 is possible). Using a container).
[0048]
The signal input to the pulse swallow frequency divider is divided by 33 by the frequency divider 20b before being input to the counter 20a. The counter 20a counts N input pulses. When the counter 20a counts A input pulses, the counter 20a outputs a signal for switching the frequency of the frequency divider 20b. Therefore, the frequency divider 20b switches the frequency division number from 33 to 32, and starts frequency division of the input signal by 32. Then, the counter 20a counts the remaining (N−A) pulses. When the counting of the remaining (NA) pulses is completed, a switching signal is output, and the frequency division number of the frequency divider 20b is switched to 33 again.
[0049]
By performing the above operation, the pulse swallow frequency divider outputs one pulse while the counter 20a counts N pulses. That is,
33A + 32 (NA) = 32N + A
Perform frequency division. Therefore, for example, by setting N to 406 and changing A from 8 to 39, it is possible to divide the frequency from 13000 to 13031. Further, by changing N to 407, 408,. Can also be set in integer units.
[0050]
The output signal of the phase-locked oscillator 22 is input to the frequency divider 2 and frequency-divided before being input to the phase-locked oscillator 23 as a reference signal. As will be described later, in the present invention, the output frequency of the synthesizer (output frequency of the phase locked oscillator 23) is roughly adjusted by changing the frequency division number of the frequency divider 2, so that the frequency divider 2 As described above, the variable frequency divider capable of roughly adjusting the frequency division number is used.
[0051]
The phase comparator 3 of the phase-locked oscillator 23 divides the input reference signal and the feedback signal from the voltage-controlled oscillator 5 (the output signal of the voltage-controlled oscillator 5 by the frequency divider 6 and the local frequency by the frequency converter 7). A signal (a signal generated by the reference oscillator 1 and the phase-locked oscillator 21) is mixed, and a signal having a lower frequency among signals generated by the mixing is extracted by a band-pass filter (not shown) such as a low-pass filter. After that, the phase comparison with the signal (frequency-divided by the frequency divider 8) is further performed. That is, the phase comparator 3 outputs a phase error signal having phase information indicating whether the output signal from the frequency divider 8 is ahead or behind the reference signal. The loop filter 4 performs an integration process on the signal. Then, the voltage controlled oscillator 5 outputs a signal having a frequency according to the output voltage from the loop filter 4. Therefore, the signal is frequency-controlled according to the relationship between the reference signal and the local signal, and a signal synchronized with the reference oscillator 1 is output.
[0052]
The above is the basic operation of the synthesizer according to the present invention.
[0053]
Next, the adjustment of the output frequency of the synthesizer according to the present invention will be described separately for coarse adjustment and fine adjustment. Incidentally, the change of the frequency division number of each frequency divider at the time of performing the coarse adjustment and the fine adjustment is controlled by a frequency division number control unit (not shown) so that the output frequency of the synthesizer becomes a desired frequency. You.
(1) Rough adjustment
In the present invention, the coarse adjustment of the output frequency of the synthesizer can be easily performed by changing the frequency division number of the frequency divider 2.
[0054]
The setting of various members will be described with reference to FIG. FIG. 6 MHz, and the output frequency of the synthesizer is 2. It is an example of a set numerical value of various members in the case of a 2 GHz band.
[0055]
As shown, the frequency divider of the reference frequency divider 10 is 200, the frequency divider of the frequency divider 14 is 5760, the frequency divider of the frequency divider 15 is 16, and the frequency divider of the reference frequency divider 16 is 120. The frequency division number of the frequency divider 20 is 13193, the frequency division number of the frequency divider 8 is 5, and the frequency division number of the frequency divider 6 is 8.
[0056]
In the figure, each numerical value is calculated according to the following equation.
[0057]
[Formula 1]

[0058]
Focusing on the output frequency of the phase-locked oscillator 23 when only the frequency division number of the frequency divider 2 is varied between 2413 and 609 (see FIG. 4), the output frequency of the phase-locked oscillator 23 is about 2. From 24 GHz to about 2. It can be seen that 90 MHz or more fluctuates in 13 MHz steps to 37 GH.
[0059]
Therefore, the coarse adjustment of the output frequency of the synthesizer according to the present invention can be performed over a wide band by the coarse adjustment of the frequency division number of the frequency divider 2. The output frequency of the synthesizer is set to 2. Instead of the 2 GHz band, for example, When it is desired to use a 6 GHz band, for example, the oscillation frequency can be changed by changing the frequency division number of the frequency divider 14 of the phase locked oscillator 21 and the like.
(2) Fine adjustment
In the present invention, fine adjustment of the output frequency of the synthesizer can be easily performed by finely adjusting the frequency division number of the frequency divider 20.
[0060]
The setting of various members will be described with reference to FIG. FIG. 6 MHz, and the output frequency of the synthesizer is 2. It shows an example of set values of various members in the case of a 2 GHz band.
[0061]
As shown, the frequency divider of the reference frequency divider 10 is 200, the frequency divider of the frequency divider 14 is 5760, the frequency divider of the frequency divider 15 is 16, and the frequency divider of the reference frequency divider 16 is 120. The frequency division number of the frequency divider 2 is 1152, the frequency division number of the frequency divider 8 is 5, and the frequency division number of the frequency divider 6 is 8.
[0062]
In this setting, the comparison frequency of the phase locked oscillator 22 is
9. 6/200 * 5760/16/120 = 0. 144 (MHz)
The output frequency of the phase-locked oscillator 22 can be changed in 144 kHz steps by finely adjusting the frequency division number of the frequency divider 20 by one.
[0063]
Further, the output signal from the phase locked oscillator 22 is divided into 1152 by the frequency divider 2 and then input to the phase locked oscillator 23 having the

frequency dividers

8 and 5 with the

frequency dividers

8 and 5 in the feedback loop. In the end, the output frequency step of the phase locked oscillator 23 is
144/1152 * 5 * 8 = 5. 00 (kHz)
And about 2. Frequency variation in 3 ppm steps is possible. FIG. 5 is obtained by calculating each numerical value by the same calculation formula as that of FIG. It can be seen that it changes in 00 kHz steps.
[0064]
Therefore, the fine adjustment of the output frequency in the synthesizer according to the present invention can be easily performed by finely adjusting the frequency division number of the frequency divider 20.
[0065]
However, in order to finely adjust the frequency division number of the frequency divider 20, in addition to changing the frequency division number in integer units using a pulse swallow frequency divider or the like, the rate of change of the frequency division number is reduced. Therefore, the frequency division number of the frequency divider 20 is set to 13000 in the above setting.
[0066]
However, there is a problem that an increase in the frequency division number generally causes an increase in the phase noise component of the phase locked oscillator 22. However, in the present invention, the increase in the phase noise component can be suppressed by setting the time constant of the loop filter 18 and the frequency dividing circuit 2.
[0067]
The phase noise suppression by setting the time constant of the loop filter 18 will be described.
[0068]
First, the noise characteristics of the phase locked oscillator 22 will be described with reference to FIGS.
[0069]
6 and 7 are diagrams illustrating noise characteristics of the phase locked oscillator 22.
[0070]
FIG. 6 shows a noise characteristic of the phase locked oscillator 22 in the case where it is not considered to increase the frequency division number of the frequency divider 20. In the figure, the graph with (1) represents the noise characteristic of the output signal of the reference frequency divider 16 based on the reference oscillator 1, and the graph with (2) represents the noise in the case of the voltage controlled oscillator 19 alone. It shows the characteristics. As shown in the figure, the graph (1) has a characteristic that the noise power at a frequency near the oscillation frequency is lower than the graph (2) representing the noise characteristic of the voltage controlled oscillator 19. By keeping the time constant of the loop filter 18 in the phase-locked oscillator 22 small, the followability to the output signal of the reference frequency divider 16 is improved, and the phase noise of the output signal of the voltage-controlled oscillator 19 (phase-locked oscillator 22) is compressed. The noise can be reduced, and a noise characteristic as indicated by (3) in the figure is exhibited.
[0071]
However, when the frequency division number of the frequency divider 20 is increased to enable fine adjustment of the frequency division number as in the present embodiment, the output of the reference frequency divider 16 based on the reference oscillator 1 is further increased. The degradation of the noise characteristics of the signal must be taken into account.
[0072]
This will be described with reference to FIG. FIG. 7 shows the noise characteristic of the phase-locked oscillator 22 when considering that the frequency division number of the frequency divider 20 is increased as in the present embodiment.
[0073]
When the comparison division number is set to a large value of 13193 and fine adjustment is possible, the influence of the division number appears remarkably, and the noise characteristic of the output signal of the reference divider 16 based on the reference oscillator 1 Is degraded, and is shown in a graph with (4). Therefore, if the time constant of the loop filter 18 is kept small, the graph follows the graph (4) having deteriorated noise characteristics until the offset frequency from the oscillation frequency increases, and as shown in the graph (5). The noise characteristic of the output signal of the phase locked oscillator 22 is deteriorated. Therefore, by increasing the time constant of the loop filter 18 so as to follow the noise characteristic of the voltage controlled oscillator 19 alone at the point A in the figure, the noise can be suppressed to about the noise characteristic of the voltage controlled oscillator 19. However, since the frequency modulation component and the high frequency component generated in the reference oscillator 1 have already been sufficiently removed by the phase locked oscillator 21, the point A in FIG. The time constant can be set so as to follow the noise characteristics, and it is not necessary to further increase the time constant. Accordingly, noise can be reduced by setting the optimal value of the time constant while maintaining a certain response speed.
[0074]
Further, the signal whose phase noise component has been suppressed by the adjustment of the loop filter 18 is frequency-divided by the frequency divider 2, so that the phase noise can be further reduced.
[0075]
For the above reasons, by increasing the frequency division number of the frequency divider 20, the phase noise component of the output signal of the phase-locked oscillator 22 which is concerned can be suppressed, so that the output of the synthesizer can be maintained while maintaining the low phase noise characteristic. It is possible to fine-tune the frequency.
(3) Adjustment using both coarse adjustment and fine adjustment
Example of setting values of each member to make the output frequency of the synthesizer according to the present invention close to a desired value (for example, the frequency from 2243.333 MHz to 2336.667 MHz is set in about 13.333 MHz steps) Will be described with reference to FIG.
[0076]
FIG. 8 shows the case where the oscillation frequency of the reference It is 6 MHz, and represents set values of various members when the output frequency of the synthesizer is set to a desired value.
[0077]
Here, the dividing number of the reference divider 10 is 200, the dividing number of the divider 14 is 5760, the dividing number of the divider 15 is 16, and the dividing number of the reference divider 16 is 120. The frequency division number of the frequency divider 8 was fixed at 5, and the frequency division number of the frequency divider 6 was fixed at 8.
[0078]
The adjustment for setting the output frequency of the synthesizer to the desired value is performed by changing the frequency division number of the frequency divider 20 and the frequency divider 2. That is, the frequency division number of the frequency divider 20 is finely adjusted to 13182 to 13284, and the frequency division number of the frequency divider 2 is coarsely adjusted to 2413 to 609.
[0079]
The error of the output frequency of the phase-locked oscillator 23 obtained by the fine adjustment and the coarse adjustment with respect to the desired frequency is, as shown in FIG. It is within an error of about 1 ppm, and indicates that the output frequency can be adjusted with high accuracy by fine adjustment and coarse adjustment. The value of the error is obtained by the following equation.
[0080]
[Formula 2]

[0081]
Further, the frequency division numbers of the

frequency dividers

8 and 6 in the feedback loop of the phase locked oscillator 23 are fixed at 5 and 8, respectively, so that even if the output frequency is changed, the loop characteristics do not greatly change, and The number of divisions in the loop can be suppressed to a low division number of a total of 40 divisions, and phase noise deterioration of the output signal of the synthesizer can be suppressed.
[0082]
Further, the output signal from the phase locked oscillator 22 is frequency-divided by the frequency divider 2 at least 609 depending on the set value.
20 * log (1/609) =-55. 7dB
And the phase noise of the phase-locked oscillator 22 is sufficiently suppressed.
[0083]
Therefore, the synthesizer according to the present invention can widen the frequency setting range and reduce the frequency setting error while maintaining the phase noise reduction and the stabilization of the loop characteristics.
[0084]
Although an amplifier for increasing the loop gain is not shown in this embodiment, it may be provided as appropriate according to the sensitivity of each voltage controlled oscillator.
[0085]
Before the output signal of the phase-locked oscillator 21 is input as a local signal to the frequency converter 7, the frequency can be multiplied and divided using a multiplier, a frequency divider or the like.
[0086]
Further, the output signal from the reference oscillator 1 is constituted by the phase-locked oscillator 22 (the frequency divider 20 is a fixed frequency divider), the frequency divider 2 and the phase-locked oscillator 23 without using the phase-locked oscillator 21. Even when input to the synthesizer, it is possible to obtain at least the coarse adjustment of the oscillation frequency and the noise reduction effect of the frequency divider 2 by changing the frequency division number of the frequency divider 2.
[0087]
Also, when an output signal from the reference oscillator 1 is input to a synthesizer including the phase locked oscillator 22 (the frequency divider 20 is a variable frequency divider) and the phase locked oscillator 23 without using the phase locked oscillator 21. However, at least the oscillation frequency can be finely adjusted by changing the frequency division number of the frequency divider 20.
[0088]
Further, the output signal from the reference oscillator 1 is constituted by the phase locked oscillator 22 (the frequency divider 20 is a variable frequency divider), the frequency divider 2 and the phase locked oscillator 23 without using the phase locked oscillator 21. Even when the signal is input to the synthesizer, it is possible to obtain at least the fine adjustment and the coarse adjustment of the oscillation frequency and the noise reduction effect of the frequency divider 2 by changing the frequency division number of the frequency divider 2 and the frequency divider 20.
[0089]
Further, by inputting the signal of the reference oscillator 1 to the reference signal generation circuit composed of the phase locked oscillator 21 and the phase locked oscillator 22, the freedom of setting the time constant of the loop filter of the phase locked oscillator 22 is ensured. Even when the frequency division number of the frequency divider 20 is increased, a certain response speed can be maintained and a low-noise reference signal can be generated.
[0090]
Further, in the present embodiment, the frequency divider 15 and the reference frequency divider 16 are separately provided, but a frequency divider having a value obtained by multiplying these frequency division numbers as the frequency division number is defined as the reference frequency divider 16. By using this, the frequency divider 15 can be omitted, and the circuit configuration can be simplified.
[0091]
On the other hand, when outputs of a plurality of different frequencies are required at the same time as in a radio base station in a mobile communication system, the same reference oscillator 1, phase-locked oscillator 21, and frequency divider 15 are used. Thereby, the circuit configuration can be simplified.
[0092]
FIG. 9 illustrates a configuration example of a synthesizer that outputs a plurality of different frequencies simultaneously (output a, output b, and output c).
[0093]
In the figure, the phase-locked oscillators 22a, 22b and 22c correspond to the phase-locked oscillator 22 shown in FIG. 1, and the frequency dividers 2a, 2b and 2c represent the frequency divider 2a. And the phase-locked oscillators 23a, 23b and 23c correspond to the phase-locked oscillator 23.
[0094]
The operation of this synthesizer is the same as that of the synthesizer according to FIG. 1 until the output of the reference oscillator 1 is input to the frequency divider 15 and divided, and the output of the frequency divider 15 The same processing as the reference signal input to each of the synchronous oscillators 22a, 22b, and 22c and input to the phase-locked oscillator 22 of the synthesizer according to FIG. 1 is performed to obtain outputs a, b, and c. Become. However, the frequency division numbers of the frequency dividers in the phase locked oscillators 22a, 22b, 22c are finely adjusted independently, and the frequency dividers in the frequency dividers 2a, 2b, 2c are coarsely adjusted independently of the frequency division numbers. By adjusting, a plurality of different frequencies can be simultaneously obtained as the outputs a, b, and c.
[0095]
【The invention's effect】
According to the present invention, the first phase-locked oscillator uses the output signal of the phase-locked oscillator 2 that outputs a signal whose frequency can be finely adjusted by including the variable frequency dividing means in the feedback loop, so that the reference signal is used. It is possible to switch the frequency of the output signal in small frequency steps.
[0096]
Further, according to the present invention, since the variable frequency dividing means is provided in the feedback loop of the first phase locked oscillator, the frequency of the signal inputted to the second phase locked oscillator can be changed by changing the frequency dividing number. The frequency can be fine-tuned. Therefore, the output frequency of the second phase locked oscillator can be finely adjusted. Further, since the second phase-locked oscillator has the frequency conversion means in the feedback loop, the noise of the output signal can be reduced.
[0097]
According to the present invention, the output frequency of the first phase-locked oscillator can be finely adjusted by changing the frequency division number of the first variable frequency divider. Can be fine-tuned. Since this fine adjustment is performed outside the second phase-locked oscillator, the loop characteristics of the second phase-locked oscillator are maintained.
[0098]
According to the invention, the output frequency of the first phase-locked oscillator can be roughly adjusted by changing the frequency division number of the second variable frequency divider. The frequency can be roughly adjusted. This coarse adjustment is also performed outside the second phase locked oscillator, so that the loop characteristics of the second phase locked oscillator are maintained.
[0099]
According to the present invention, the output of the synthesizer can be synchronized with the output signal of the reference oscillator.
[0100]
Further, according to the present invention, the frequency division numbers of the first variable frequency dividing means and the second variable frequency dividing means are set so that the output frequency of the second phase locked oscillator has a desired value. The output frequency of the second phase locked oscillator can be set to a desired value.
[0101]
Further, according to the present invention, it is possible to sufficiently absorb the frequency modulation component from the reference oscillator generated due to a physical shock or the output frequency change generated when the reference oscillator is switched by the filter means of the first phase locked oscillator. Can be. Therefore, in the filter means of the second phase locked oscillator, the restriction that the time constant must be increased in order to absorb such a frequency modulation component and an output frequency change is relaxed. Thus, the degree of freedom to set the time constant to an appropriate value is secured, and a low-noise reference signal can be generated.
[0102]
Also, according to the present invention, the synthesizer can obtain a low-noise output by using such a low-noise reference signal. In addition, a wide band output can be obtained by changing the frequency division number of each variable frequency dividing means, and the frequency setting error can be reduced.
[Brief description of the drawings]
FIG. 1 shows a configuration of a synthesizer according to the present invention.
FIG. 2 shows a configuration in which a changeover switch and a reference oscillator are provided in a stage preceding a reference frequency divider 10;
FIG. 3 shows a configuration of a pulse swallow frequency divider.
FIG. 4 shows an example of set values of various members.
FIG. 5 shows an example of set values of various members.
6 shows a noise characteristic of the phase locked oscillator 22. FIG.
7 shows a noise characteristic of the phase locked oscillator 22. FIG.
FIG. 8 shows set values of various members.
FIG. 9 illustrates a configuration example of a synthesizer that outputs a plurality of different frequencies simultaneously (output a, output b, and output c).
FIG. 10 illustrates an example of a configuration of a conventional phase locked oscillator.
FIG. 11 illustrates an example of a configuration of a conventional phase locked oscillator.
[Explanation of symbols]
1 Reference oscillator
1a Reference oscillator
1b Reference oscillator
2 frequency divider (variable frequency divider)
2a frequency divider (variable frequency divider)
2b frequency divider (variable frequency divider)
2c frequency divider (variable frequency divider)
3 Phase comparator
4 Loop filter
5 Voltage controlled oscillator
6 divider
7 Frequency converter
8 divider
9 divider
10 Reference frequency divider
11 Phase comparator
12 Loop filter
13 Voltage controlled oscillator
14 divider
15 divider
16 Reference frequency divider
17 Phase comparator
18 Loop filter
19 Voltage controlled oscillator
20 frequency divider (variable frequency divider)
20a counter
20b frequency divider
21 Phase-locked oscillator
22 Phase-locked oscillator
22a Phase-locked oscillator
22b Phase-locked oscillator
22c phase-locked oscillator
23 Phase Locked Oscillator
23a phase-locked oscillator
23b phase-locked oscillator
23c phase-locked oscillator
24 Reference oscillator switch

Claims

A first voltage controlled oscillator;
The first voltage-controlled oscillator according to a phase difference between an output signal of the reference oscillator and a feedback signal obtained by dividing the output signal of the first voltage-controlled oscillator by a frequency divider having a fixed frequency division number. First control voltage generating means for generating a control voltage for
A first phase locked oscillator comprising:
A second voltage controlled oscillator;
First variable frequency dividing means for dividing the output signal of the second voltage controlled oscillator;
A second control voltage for generating a control voltage for the second voltage-controlled oscillator according to a phase difference between the signal divided by the variable frequency dividing means and a signal from the first phase-locked oscillator; Generating means;
A second phase locked oscillator comprising:
Second variable frequency dividing means for dividing the output signal of the second phase locked oscillator;
A third voltage controlled oscillator;
Frequency conversion means provided in a feedback loop and performing frequency conversion using an output signal of the first phase locked oscillator;
A control voltage is generated according to a phase difference between the signal after frequency conversion by the frequency conversion means and the signal after frequency division by the second variable frequency dividing means, and the control voltage is supplied to the third voltage controlled oscillator. Control voltage generating means;
And a third phase locked oscillator comprising:
A synthesizer characterized by having.