JP3569161B2

JP3569161B2 - Slave synchronizer

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Publication number: JP3569161B2
Application number: JP18180999A
Authority: JP
Inventors: 敏夫下江; 斉片倉; 幸浩土井
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: Fujitsu Ltd; NTT Inc; NTT Inc USA
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2004-09-22
Anticipated expiration: 2019-06-28
Also published as: JP2001016671A

Description

【０００１】
【発明の属する技術分野】
本発明は、従属同期方式が適用された網の従局において、ディジタルクロック供給装置に代わって網に同期したクロックを生成する従属同期装置に関する。
【０００２】
【従来の技術】
従属同期方式が適用されたディジタル網の従局では、二重化されたクロックパスを介して副主局や準副主局から供給されるクロックに同期したクロックが生成され、かつ局内に設置されたディジタル交換機や同期端局装置に分配されることによって、局間伝送路の伝送方式に適応した多重分離処理や回線交換が安定に行われる。
【０００３】
図７は、従属同期方式に適応した網同期系の構成列を示す図である。
図において、二重化され、かつ上位の副主局や準副主局との間に形成されたクロックパス６１−１、６１−２は、それぞれ回線終端装置６２−１、６２−２の入力に接続される。回線終端装置６２−１、６２−２が個別に有する２つの出力の内、一方の出力はそれぞれディジタルクロック供給装置（ＤＣＳ）（以下、単に「ＤＣＳ」という。）６３−１、６３−２の一方の入力に接続され、かつ他方の出力はそれぞれこれらのＤＣＳ６３−２、６３−１の他方の入力に接続される。ＤＣＳ６３−１、６３−１が個別に有する２つの出力の内、一方の出力はそれぞれ通話路系クロック供給装置（ＮＣＬＫ）（以下、単に「ＮＣＬＫ」という。）６４−１、６４−２の一方の入力に接続され、かつ他方の出力はそれぞれこれらのＮＣＬＫ６４−２、６４−１の他方の入力に接続される。ＮＣＬＫ６４−１、６４−２の出力は、図示されない時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように、局内に設置された機器のクロック入力に接続される。
【０００４】
また、回線終端装置６２−１では、ラインレシーバ６５−１の入力にクロックパス６２−１が接続され、そのラインレシーバ６５−１の出力は同期制御部６６−１の一方の入力およびフィルタ６７−１の入力に接続される。フィルタ６７−１の出力は同期制御部６６−１の他方の入力に接続され、その同期制御部６６−１の出力はラインドライバ６８−１１、６８−１２を介してＤＣＳ６３−１の一方の入力とＤＣＳ６３−２の他方の入力とにそれぞれ接続される。
【０００５】
なお、回線終端装置６２−２の構成については、回線終端装置６２−１の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「２」である同じ符号を付与することとし、ここではその説明および図示を省略する。
【０００６】
さらに、ＮＣＬＫ６４−１では、セレクタ６９−１の２つの入力にＤＣＳ６３−１の一方の出力とＤＣＳ６３−２の他方の出力とが接続され、そのセレクタ６９−１の出力は位相同期発振器７０−１の制御入力に接続される。位相同期発振器７０−１の出力は、局内に設置された機器のクロック入力にラインドライバ７１−１を介して接続される。
【０００７】
なお、ＮＣＬＫ６４−２の構成については、ＮＣＬＫ６４−１の構成と同じであるから、以下では、対応する構成要素に添え文字が「２」である同じ符号を付与することとし、ここでは、その説明および図示を省略する。
このような構成の従来例では、回線終端装置６２−１に備えられたフィルタ６７−１は、既述の副主局あるいは準副主局からクロックリンク６１−１およびラインレシーバ６５−１を介して与えられるクロック（ここでは、簡単のため、ＳＴＭ伝送方式の一次群あるいは二次群の信号として与えられ、かつ周波数の確度は１×１０^−１１であると仮定する。）の成分（以下、このような成分を「抽出クロック」という。）を周波数領域で抽出する。
【０００８】
また、同期制御部６６−１は、上述した抽出クロックを基準とすることによって、ラインレシーバ６５−１によって並行して与えられた信号のフレーム同期をとり、周波数の公称値が８ｋＨｚであるフレーム同期信号を生成すると共に、ラインドライバ６８−１１、６８−１２を介してそのフレーム同期信号をＤＣＳ６３−１、６３−２に並行して供給する。
【０００９】
なお、回線終端装置６２−２の動作については、回線終端装置６２−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
ＤＣＳ６３−１では、このようにして回線終端装置６２−１、６２−２によって並行して供給されるフレーム同期信号の内、Ｎ系である回線終端装置６２−１によって供給されるフレーム同期信号との同期をとることによって、ＮＣＬＫ６４−１、６４−２を介して局内に設置された機器に供給されるべき周波数および位相のクロック（ここでは、簡単のため、周波数が８ｋＨｚである単一のクロックであると仮定する。）を生成すると共に、そのクロックをＮＣＬＫ６４−１、６４−２に並行して供給する。
【００１０】
なお、ＤＣＳ６３−１には、上述したフレーム同期信号を並行して個別に分周する分周器、これらの分周器を介して得られる分周クロックとの位相同期を並行してとる２つのディジタル処理型位相同期発振器（ＤＰ−ＰＬＬ）、このような位相同期の下で得られたクロックの内、一方を所定の二重化方式の下で選択し、かつ既述の周波数および位相のクロックに変換する変換部とを有するが、これらの詳細な構成および動作については、本願発明に関係がないので、ここではその説明を省略する。
【００１１】
また、ＤＣＳ６３−２の動作については、ＤＣＳ６３−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
ＮＣＬＫ６４−１では、セレクタ６９−１は、上述したようにＤＣＳ６３−１、６３−２の内、Ｎ系であるＤＣＳ６３−１によって正常にクロックが供給される限り、そのクロックを優先して選択して位相同期発振器７０−１に与える。
【００１２】
位相同期発振器７０−１は、このようにして与えられるクロックに位相および周波数が等しいクロック（以下、「通信系基準クロック」という。）を生成すると共に、ラインドライバ７１−１を介して既述の時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架その他の対応するクロック入力に、その生成された通信系基準クロックを供給する。
【００１３】
なお、ＮＣＬＫ６４−２の各部の動作については、ＮＣＬＫ６４−１において上述したように行われる動作と同じであるので、ここではその説明を省略する。
したがって、上述した時分割通話路スイッチ、加入者線信号装置、中継線信号装置および監視試験架には、二重化されたクロックパス６１−１、６２−２を介して副主局あるいは準副主局によって供給されたクロックと位相が等しく、かつ所望の周波数および位相の通信系基準クロックが二重化された回線終端装置６２−１、６２−２、ＤＣＳ６３−１、６３−２およびＮＣＬＫ６４−１、６４−２を介して安定に確度高く与えられる。
【００１４】
【発明が解決しようとする課題】
ところで、上述した従来例では、既述のディジタル処理型位相同期発振器の発振周波数には、クロックパス６１−１、６１−２に何らかの障害が発生した状態であっても１日ないし３日に亘ってスリップが発生しない程度に高い安定度（一日当たり「５×１０^−１０」ないし「５×１０^−１１」）が要求されるために、ＤＣＳ６３−１、６３−２は、そのハードウエアの規模が大きく、かつ高価である。
【００１５】
したがって、マンホール内や高層建築物の屋上の一角のような極めて狭小な場所に設置された局、あるいは既存の設備に併せて、ＤＣＳ６３−１、６３−２が設置されるべき空間を確保できない小規模の局では、処理されるべき呼量等に適応したコストの上限に阻まれて所望のディジタル交換機や同期端局装置の設置が困難である場合が多かった。
【００１６】
なお、このようなＤＣＳ６３−１、６３−２が設置されることなくこれらのディジタル交換機や同期端局装置の設置を可能とする技術としては、例えば、既述の抽出クロックと、その抽出クロックを分周することによって得られたフレーム同期信号との何れか一方がＮＣＬＫ６４−１、６４−２に直接供給される第一の方式と、二重化されたクロックパス６１−１、６１−２の内、Ｎ系であるクロックパス６１−１のみを介して与えられたクロックから抽出された抽出クロックと、この抽出クロックを分周することによって得られたフレーム同期信号との双方または何れか一方がＮＣＬＫ６４−１、６４−２に直接供給される第二の方式とがある。
【００１７】
しかし、このような第一の方式では、クロックパス６１−１、６１−２に何らかの障害が発生した場合には、ＤＣＳにおいてディジタル処理型位相同期発振器によって行われていた通信系基準クロックのバックアップは何ら行われず、これらのクロックパス６１−１、６２−２で重畳されたジッタその他の位相変動分に起因してスリップが頻繁に生じる可能性があった。
【００１８】
また、第二の方式では、コストの削減がはかられても二重化されたクロックパス６１−１、６１−２が有効に利用されないために、十分な信頼性は得られなく、かつＮＣＬＫ６４−１、６４−２の前段にＤＣＳ６３−１、６３−２が配置されるべき構成との互換性が確保されないために、ハードウエアの標準化や保守および運用にかかわるコストの削減および作業性の向上が妨げられる可能性が高かった。
【００１９】
さらに、これらの第一の方式および第二の方式では、ハードウエアの構成に適応した系の再構成が実現されるためには、従属同期方式の下でディジタル交換機や同期端局装置に通信系基準クロックを供給するハードウエアやソフトウエアの構成について変更が伴い、コストは必ずしも十分には削減されなかった。
本発明は、ＤＣＳとの互換性が確保されると共に、安価に、かつ確度高く従属同期を達成できる従属同期装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
図１は、本発明の原理ブロック図である。
第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段１１と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段１２と、高速クロック生成手段１２によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成し、その生成されたクロックを交絡路に送出する周波数合成手段１３とを備え、周波数合成手段１３は、直接周波数合成処理の全てあるいは一部として分周処理を行う分周手段１３ａを有し、クロック監視手段１１によって検出された起点に後続する予め決められた期間に、交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段１３ａを初期化する初期化手段１４を備えたことを特徴とする。
【００２１】
第二の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックを監視し、その基準クロックが与えられる時間軸上の起点を検出するクロック監視手段１１と、基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段１２と、高速クロック生成手段１２によって生成された高速クロックに直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段２１とを備え、周波数合成手段２１は、直接周波数合成処理の全てあるいは一部として分周を行う分周手段２１ａを有し、クロック監視手段１１によって検出された起点に後続する予め決められた期間に、局内に設置された機器に供給されているクロックの前縁と後縁との何れか一方に同期して分周手段２１ａを初期化する初期化手段２２を備えたことを特徴とする。
【００２４】
上述した第一の発明にかかわる従属同期装置では、高速クロック生成手段１２は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段１３は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成すると共に、その生成されたクロックを交絡路に送出する。
【００２５】
一方、クロック監視手段１１は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段１４は、このようにして検出された起点に後続する予め決められた期間に、既述の交絡路を介して対向する系から与えられるクロックの前縁と後縁との何れか一方に同期して分周手段１３ａを初期化する。
【００２６】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、交絡路を介して対向し、かつ冗長構成をなす他系によって与えられるクロックに同期して分周手段１３ａが初期化される。
したがって、自系が他系より遅れて立ち上がった場合には、周波数合成手段１３はその他系に同期し、反対に先行して立ち上がった場合には、この他系がとるべき同期の基準を交絡路を介して与えることができる。
【００２７】
また、上述したクロック監視手段１１、高速クロック生成手段１２、周波数合成手段１３および初期化手段１４のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
【００２８】
したがって、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
上述した第二の発明にかかわる従属同期装置では、高速クロック生成手段１２は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する。周波数合成手段２１は、このようにして生成された高速クロックに分周処理を含む直接周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。
【００２９】
一方、クロック監視手段１１は、上述した基準クロックを監視することによってその基準クロックが与えられる時間軸上の起点を検出する。また、初期化手段２２は、このようにして検出された起点に後続する予め決められた期間に、上述したように周波数合成手段２１によって生成され、かつ局内に設置された機器に実際に供給されているクロックの前縁と後縁との何れか一方に同期して、分周手段２１ａを初期化する。
【００３０】
すなわち、自局、伝送路およびその伝送路を介して対向する局の始動、または何らかの障害からの復旧に応じた立ち上がりに際して上述した基準クロックが供給され始めた時点では、局内に設置された機器に先行して供給されているクロックに同期して分周手段２１ａが初期化される。
したがって、自系が冗長構成の下で併設された他系より先行して立ち上がった場合と反対に遅れて立ち上がった場合との何れにおいても、周波数合成手段２１によって生成されるクロックの位相は、局内に設置された機器に実際に供給されているクロックの位相に精度よく一致する。
【００３１】
また、上述したクロック監視手段１１、高速クロック生成手段１２、周波数合成手段２１および初期化手段２２のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
【００３２】
したがって、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に冗長構成の下で供給されるべきクロックが位相の跳躍が許容される程度に小さな位相の差で確度高く並行して生成される。
【００３７】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図３は、本発明の第一の実施形態を示す図である。
図において、図７に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
【００３８】
本実施形態と図７に示す従来例との構成の相違点は、回線終端装置６２−１、６２−２の他方の出力には何ら接続されず、かつＤＣＳ６３−１、６３−２に代えてＤＣＳ代替装置（以下、単に「ＬＩＤＣＳ」（ＬｉｎｅＩｎｔｅｒｆａｃｅＤｉｇｉｔａｌＣｌｏｃｋＳｕｐｐｌｙ）という。）４１−１、４１−２がそれぞれ配置されると共に、これらのＬＩＤＣＳ４１−１、４１−２の交絡入力と交絡出力との間が相互に接続（以下、単に「交絡接続」という。）された点にある。
【００３９】
また、ＬＩＤＣＳ４１−１は、回線終端装置６２−１に備えられたラインドライバ６８−１１の出力に縦続接続されたラインレシーバ４２−１と、そのラインレシーバ４２−１の出力に並列に接続された位相同期発振器（ＰＬＯ）４３−１および監視回路４４−１と、この位相同期発振器４３−１に縦続接続された可変分周器４５−１と、その可変分周器４５−１の出力とＮＣＬＫ６４−１、６４−２の対応する入力および既述の交絡出力との間に個別に配置されたラインドライバ４６−１１、４６−１２、４６−１３と、監視回路４４−１の後段に配置されたタイマ４７−１と、そのタイマ４７−１の後段に配置され、かつ制御入力が既述の交絡入力に接続されると共に、出力が可変分周器４５−１の制御入力に接続された後縁検出部４８−１とから構成される。
【００４０】
なお、ＬＩＤＣＳ４１−２の構成については、ＬＩＤＣＳ４１−１の構成と同じであるから、以下では、対応する構成要素に第一の添え番号が「２」である同じ符号を付与して示すこととし、ここではその説明および図示を省略する。
また、本実施形態と図１に示すブロック図との対応関係については、ラインレシーバ４２−１、４２−２および監視回路４４−１、４４−２はクロック監視手段１１に対応し、ラインレシーバ４２−１、４２−２および位相同期発振器４３−１、４３−２は高速クロック生成手段１２、３１に対応し、可変分周器４５−１、４５−２は周波数合成手段１３、２１、３２および分周手段１３ａ，２１ａに対応し、タイマ４７−１、４７−２および後縁検出部４８−１、４８−２は初期化手段１４，２２に対応する。
【００４１】
図４は、本発明の第一の実施形態の動作タイムチャートである。
以下、図３および図４を参照して本実施形態の動作を説明する。
まず、ＬＩＤＣＳ４１-2の各部の動作については、ＬＩＤＣＳ４１-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略することとする。
【００４２】
Ｎ系に該当するＬＩＤＣＳ４１−１では、位相同期発振器４３−１は、ラインレシーバ４２−１を介して回線終端装置６２−１から供給されるフレーム同期信号に位相が等しく、かつ周波数の公称値が１６．３８４ＭＨｚ（＝８ｋＨｚ×２０４８）である高速クロックを生成する。可変分周器４５−１は、この高速クロックを２０４８分周することによって、周波数が８ｋＨｚである代替クロックを生成する。
【００４３】
一方、監視回路４４−１は、上述したフレーム同期信号が供給されているか否かを判別し、その判別の結果が偽から真となったときにタイマ４７−１を起動する（図４（１））。
タイマ４７−１は、このようにして起動されると、予め設定されたインターバル値で与えられる期間（図４（２））に亘って計時を行い、その期間を後縁検出部４８−１に通知する。
【００４４】
後縁検出部４８−１は、上述した期間に限って、Ｅ系（Ｎ系に対するメイト系）に該当するＬＩＤＣＳ４１−２に備えられた可変分周器４５−２によって生成され、かつラインドライバ４６−２３を介して与えられる代替クロックの立ち下がりの時点で可変分周器４５−１を構成するカウンタ（図示されない。）を初期化する（図４（３））。
【００４５】
すなわち、始動時には、回線終端装置６２−１とＬＩＤＣＳ４１−１とからなるＮ系と、回線終端装置６２−２とＬＩＤＣＳ４１−２とからＥ系との内、先行して定常状態に移行した一方によって生成される代替クロックの位相に、他方によって生成される代替クロックの位相が等しく設定されると共に、これらの系の内、何れか一方が始動しない場合には、他方のみが上述した期間の経過後に単独で始動する。
【００４６】
また、クロックパス６１−１、６１−２と、これらのクロックパス６１−１、６１−２を介して対向する副主局あるいは準副主局が始動し、あるいは何らかの障害の発生した後に復旧した場合にも、同様にしてこれらの系によって生成される代替クロックの位相は等しく設定される。
このように本実施形態によれば、ＮＣＬＫ６４−１、６４−２には、位相が等しい代替クロックがラインドライバ４６−１１、４６−１２、４６−２１、４６−２２を介して並行して供給される。
【００４７】
したがって、時分割通話路スイッチ、加入者線信号装置、中継線信号装置、監視試験架のように局内に設置された機器には、セレクタ６９−１、６９−２によって何れの代替クロックが選択される場合にも、ほぼ同じ位相で通信系基準クロックが与えられ、かつクロックパス６１−１、６１−２を介して何らクロックが与えられない場合であっても、位相同期発振器４３−１、４３−２が自走状態で生成するクロックの周波数の偏差や安定度の範囲で通信系基準クロックが継続して与えられる。
【００４８】
さらに、ＬＩＤＣＳ４１−１、４１−２については、図３と図７とに構成の相違として示されるように、回線終端装置６２−１、６２−２とＮＣＬＫ６４−１、６４−２との間に既述のＤＣＳ６３−１、６３−２に代えて備えられ、かつ外部との接続に供されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース（適用されるべき接続用部品、信号線の配置、回路の特性を含む。）の条件を含むハードウエアの構成の標準化が可能である。
【００４９】
なお、本実施形態では、後縁検出部４８−１、４８−２にはそれぞれ可変分周器４５−２、４５−１によって生成された代替クロックが交絡路を介して与えられているが、このような構成に限定されず、例えば、図３に点線で示すように、これらの代替クロックに代えてＮＣＬＫ６４−１、６４−２によって個別に与えられる通信系基準クロックが適用されてもよい。
【００５０】
図５は、本発明の第二の実施形態を示す図である。
図において、図３に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここではその説明を省略する。
本実施形態と図３に示す実施形態との構成の相違点は、既述の交絡接続がなく、かつＮＣＬＫ６４-1、６４-2の出力にそれぞれ接続された帰還入力を有するＤＣＳ代替装置（以下、「ＬＩＤＣＳ」(Line Interface Digital Clock Supply）という。）５１-1、５１-2がＬＩＤＣＳ４１-1、４１-2に代えて備えられた点にある。
【００５１】
また、ＬＩＤＣＳ５１−１は、初段に配置されたラインレシーバ５２−１と、そのラインレシーバ５２−１の出力に縦続接続された位相同期発振器５３−１および可変分周器５４−１とに併せて、上述した帰還入力に接続されたラインレシーバ５５−１と、そのラインレシーバ５５−１および可変分周器５４−１の出力とこの可変分周器５４−１の制御入力との間に配置された位相比較器５６−１とから構成される。
【００５２】
なお、ＬＩＤＣＳ５１−２の構成については、ＬＩＤＣＳ５１−１の構成と同じであるから、以下では、対応する構成要素に添え番号が「２」である同じ符号を付与することとし、ここではその説明および図示を説明する。
なお、本実施形態と図２に示すブロック図との対応関係については、ラインレシーバ５２−１、５２−２および位相同期発振器５３−１、５３−２が高速クロック生成手段３１に対応し、可変分周器５４−１が周波数合成手段３２に対応し、ラインレシーバ５５−１、５５−２および位相比較器５６−１、５６−２が位相調整手段３３に対応する。
【００５３】
図６は、本発明の第二の実施形態の動作タイムチャートである。
以下、図５および図６を参照して本実施形態の動作を説明する。
まず、ＬＩＤＣＳ５１-2の各部の動作については、ＬＩＤＣＳ５１-1において後述するように行われる動作と同じであるので、以下では、特に必要がない限り、その説明を省略する。
【００５４】
Ｎ系に該当するＬＩＤＣＳ５１−１では、位相同期発振器５３−１は、ラインレシーバ５２−１を介して回線終端装置６２−１から供給されるフレーム同期信号に位相が等しくし、かつ周波数が１６．３８４ＭＨｚ（＝８ｋＨｚ×２０４８）である高速クロックを生成する。可変分周器５４−１は、この高速クロックを分周（分周比の公称値は「２０４８」である。）することによって、周波数が８ｋＨｚである代替クロックを生成する。
【００５５】
位相比較器５６−１は、ラインレシーバ５５−１を介してＮＣＬＫ６４−１から与えられるＮ系の通信系基準クロック（周波数の公称値については、簡単のため、既述の代替クロックの周波数に等しい８ｋＨｚであると仮定する。）と、上述したように可変分周器５４−１によって生成された代替クロックとの位相を比較し、時間軸上において前者が後者を５００ｎｓ以上先行している（図６（ａ））ときには、可変分周器５４−１に上述した公称値より小さい「２０４６（＝２０４８−２）」を分周比として与え、反対に５００ｎｓ以上遅れている（図６（ｂ））ときには、可変分周器５４−１に同様の公称値より大きい「２０５０（＝２０４８＋２）」を分周比として与えることによって、代替クロックの位相の偏差を時間軸上で約±１２５（≒（１／１６３８４）・２）ｎｓに亘って圧縮する。
【００５６】
すなわち、ＬＩＤＣＳ５１−１、５１−２には、それぞれ後段に配置されたＮＣＬＫ６４−１、６４−２によって個別に出力される通信系基準クロックの位相を目標値とする代替クロックの位相の自動制御系が形成され、かつＮ系とＥ系との双方におけるこの通信系基準クロックの位相は、従来例と同様にしてしてＮＣＬＫ６４−１、６４−２が行う制御の下で共通に保たれる。
【００５７】
したがって、ＬＩＤＣＳ５１−１、５１−２によって個別に生成される代替クロックの位相は、位相比較器５６−１、５６−２によって可変分周器５４−１、５４−２に個別に設定される分周比、位相同期発振器５３−１、５３−２の応答性およびクロックパス６１−１、６１−２を介して並行して与えられるクロックの位相および周波数の差で決定される精度で同じ値に保たれる。
【００５８】
さらに、これらの代替クロックの位相の差については、クロックパス６１−１、６１−２を介して何らクロックが与えられない場合であっても、位相同期発振器５３−１、５３−２が自走状態で生成するクロックの周波数の偏差や安定度に応じた小さな値に保たれる。
【００５９】
また、ＬＩＤＣＳ５１−１、５１−２については、図３と図７とに構成の相違として示されるように、回線終端装置６２−１、６２−２とＮＣＬＫ６４−１、６４−２との間に既述のＤＣＳ６３−１、６３−２に代えて備えられ、かつ外部に接続されるべき信号線の本数や接続先が大幅には変更されないので、収納されるべきフレームやシェルフ単位におけるインターフェース（適用されるべき接続用部品、信号線の配置、回路の特性を含む。）の条件を含むハードウエアの構成の標準化が可能である。
【００６０】
なお、本実施形態では、回線終端装置６２−１、６２−２およびＮＣＬＫ６４−１、６４−２と共に、ＬＩＤＣＳ５１−１、５１−２がホットスタンバイ方式の冗長構成の系を形成しているが、本願発明は、例えば、何ら冗長構成が適用されていな系、コールドスタンバイ方式の冗長構成その他の何らかの冗長構成が適用された系にも同様にして適用可能である。
【００６１】
また、上述した各実施形態では、回線終端装置６２−１、６２−２からフレーム同期信号が何ら与えられない期間に位相同期発振器４３−１、４３−２、５３−１、５３−２が自走周波数で発振動作を行うが、これらのフレーム同期信号が所望の確度で与えられるならば、位相同期発振器４３−１、４３−２、５３−１、５３−２の全てまたは一部はこのような発振動作を行わなくてもよい。
【００６２】
さらに、上述した各実施形態では、ＳＴＭ伝送系に適応した従属同期系に本願発明が適用されているが、特定の局間伝送路を介して所望の精度のクロックが安定に与えられならば、本願発明は、このようなＳＴＭ伝送系に限定されず、例えば、ＡＴＭ伝送系にも適用可能である。
また、上述した各実施形態では、上位の副主局や準副主局との間に形成されたクロックパス６１−１、６１−２を介してクロックが与えられているが、所望の精度のクロックが確度高く与えられるならば、このようなにクロックパス６１−１、６１−２に限定されず、例えば、局間に形成された何らかの伝送路が代用されてもよい。
【００６３】
さらに、上述した各実施形態では、ＳＴＭ伝送系のディジタルハイアラキやフレーム構成が何ら示されていないが、上述したように所望の精度のクロックの成分が含まれ、そのクロックの成分の抽出が確実に行われるならば、本願発明は、ディジタルハイアラキやフレーム構成の如何にかかわらず適用可能である。
また、上述した各実施形態では、ＮＣＬＫ６４−１、６４−２によって時分割通話路スイッチその他に単一の周波数（８ｋＨｚ）の通信系基準クロックが供給されているが、例えば、ＳＴＭ伝送系における個々のタイムスロットに多重化されるべき通話信号のビットレートに等しい６４ｋＨｚ、ピンポン伝送方式が適用された集線段通話装置に供給されるべき４００Ｈｚ等のように、複数の周波数の通信系基準クロックが局内の各部に並行して分配されるべき場合にも、本願発明は同様にして適用可能である。
【００６４】
さらに、上述した各実施形態では、位相同期発振器４３-1、４３-2、５３-1、５３-2によって生成された高速クロックを直接分周する可変分周器４５-1、４５-2、５４-1、５４-2として、請求項１、２に示す周波数合成手段１３，２１，３２が構成されているが、後縁検出部４８-1、４８-2によって初期化が行われ、あるいは位相比較器５６-1、５６-2によって分周比が可変されることによって、既述の代替クロックの位相が確実に調整され、かつ所望の応答性が得られるならば、これらの周波数合成手段１３、２１、３２には、逓倍処理、周波数変換処理および濾波処理の全てあるいは一部が行われる如何なる周波数合成方式が適用されてもよい。
以下、本発明に関連する他の発明の構成および作用を列記する。
図２は、本発明に関連する他の発明の原理ブロック図である。
本願発明に関連する他の第一の発明は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期し、その基準クロックの周波数より周波数が高い高速クロックを生成する高速クロック生成手段３１と、高速クロック生成手段３１によって生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する周波数合成手段３２とを備え、周波数合成手段３２が生成するクロックの位相について、局内に設置された機器に供給されているクロックの位相を目標値とする自動制御を行う位相調整手段３３とを備えたことを特徴とする。
このような第一の発明にかかわる従属同期装置では、高速クロック生成手段３１は、伝送路から与えられ、あるいはその伝送路に同期した基準クロックに同期すると共に、その基準クロックの周波数より周波数が高い高速クロックを生成する。
周波数合成手段３２は、このようにして生成された高速クロックに周波数合成処理を施すことによって、局内に設置された機器に供給されるべきクロック、あるいはそのクロックの位相の基準となるクロックを生成する。さらに、位相調整手段３３は、局内に設置された機器に実際に供給されているクロックの位相を目標値とする自動制御を周波数合成手段３２が生成するクロックの位相について行う。
すなわち、局内に設置された機器に先行して規定のクロックが供給されている限り、自局、伝送路およびその伝送路を介して対向する局の始動または何らかの障害からの復旧の時点の如何にかからず、位相がそのクロックの位相に精度よく一致したクロックが生成される。
また、上述した高速クロック生成手段３１、周波数合成手段３２および位相調整手段３３のハードウエアについては、一般に、ディジタル処理型位相同期発振器に併せて、その前段と後段とにそれぞれ配置された分周器および周波数変換手段から構成されるＤＣＳに比べて、規模が小さい。
したがって、ＤＣＳとの互換性が安価に保たれ、かつ冗長構成の下で行われる系の切り替えに際して位相の跳躍が抑圧される。
本願発明に関連する他の第二の発明は、請求項１もしくは請求項２に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段１２、３１は、自走状態における発振周波数が高速クロックの周波数の公称値に所望の精度で等しく設定され、かつ基準クロックが何ら与えられない期間にその自走状態に移行することを特徴とする。
このような第二の発明にかかわる従属同期装置では、請求項１もしくは請求項２に記載の従属同期装置または上記の第一の発明にかかわる従属同期装置において、高速クロック生成手段１２、３１は、基準クロックが何ら与えられない期間には、自走状態に移行し、かつ高速クロックの周波数の公称値に所望の精度で等しい発振周波数でその高速クロックを生成する。
すなわち、周波数合成手段１２、２１、３２によって周波数合成処理が施されるべき高速クロックは、基準クロックが何ら与えられない期間においても、高速クロック生成手段１２、２１、３２によって生成される。
したがって、伝送路やその伝送路を介して上述した基準クロックを与える局に障害が発生した場合にも、高速クロック生成手段１２、２１、３２の発振周波数の偏差および動作環境に対するその発振周波数の安定度の範囲において、請求項１および請求項２に記載の従属同期装置並びに上記の第一の発明にかかわる従属同期装置に比べて安定に網同期が維持される。
【００６５】
【発明の効果】
上述したように第一および第二の発明では、ＤＣＳとの互換性が安価に保たれ、かつ局内に設置された機器に供給されるべきクロックが冗長構成の下で位相の跳躍が許容される程度に小さな位相の差で並行して生成される。
【００６６】
したがって、これらの発明が適用された伝送系では、従属同期を達成するハードウエアおよびソフトウエアの標準化がはかられ、かつ小規模の局を含む多様な局に対するその従属同期方式が適用が可能となると共に、通信サービスにかかわるコストの削減と品質の向上とがはかられる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明に関連する他の発明の原理ブロック図である。
【図３】本発明の第一の実施形態を示す図である。
【図４】本発明の第一の実施形態の動作タイムチャートである。
【図５】本発明の第二の実施形態を示す図である。
【図６】本発明の第二の実施形態の動作タイムチャートである。
【図７】従属同期方式に適応した網同期系の構成例を示す図である。
【符号の説明】
１１クロック監視手段
１２，３１高速クロック生成手段
１３，２１，３２周波数合成手段
１３ａ，２１ａ分周手段
１４，２２初期化手段
３３位相調整手段
４１，５１ＤＣＳ代替装置（ＬＩＤＣＳ）
４２，５２，５５，６５ラインレシーバ
４３，５３，７０位相同期発振器
４４監視回路
４５，５４可変分周器
４６，６８，７１ラインドライバ
４７タイマ
４８後縁検出部
５５位相比較器
６１クロックパス
６２回線終端装置
６３ディジタルクロック供給装置（ＤＣＳ）
６４通話路系クロック供給装置（ＮＣＬＫ）
６６同期制御部
６７フィルタ
６９セレクタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a slave synchronizer that generates a clock synchronized with a network in place of a digital clock supply device in a slave station of a network to which a slave synchronization scheme is applied.
[0002]
[Prior art]
In a slave station of a digital network to which the slave synchronization method is applied, a clock synchronized with a clock supplied from a sub master station or a quasi-sub master station through a duplicated clock path is generated, and a digital exchange installed in the station is provided. Multiplexing and line switching are performed stably in accordance with the transmission method of the inter-station transmission path.
[0003]
FIG. 7 is a diagram showing a configuration sequence of a network synchronization system adapted to the slave synchronization system.
In the figure, clock paths 61-1 and 61-2 duplexed and formed between a higher-level sub-master station and a quasi-sub-master station are connected to inputs of line terminators 62-1 and 62-2, respectively. Is done. One of the two outputs individually provided by the line terminating devices 62-1 and 62-2 is a digital clock supply device (DCS) (hereinafter simply referred to as "DCS") 63-1 and 63-2, respectively. One input is connected and the other output is connected to the other input of each of the DCSs 63-2 and 63-1. One of the two outputs individually provided by the DCSs 63-1, 63-1 is one of a communication channel clock supply device (NCLK) (hereinafter, simply referred to as "NCLK") 64-1 and 64-2. , And the other output is connected to the other input of these NCLKs 64-2, 64-1, respectively. Outputs of the NCLKs 64-1 and 64-2 are connected to clock inputs of devices installed in the station, such as a time-division communication path switch, a subscriber line signal device, a trunk line signal device, and a monitoring rack (not shown). .
[0004]
In the line terminating device 62-1, the clock path 62-1 is connected to the input of the line receiver 65-1, and the output of the line receiver 65-1 is connected to one input of the synchronization control unit 66-1 and the filter 67--1. 1 input. The output of the filter 67-1 is connected to the other input of the synchronization control unit 66-1, and the output of the synchronization control unit 66-1 is connected to one input of the DCS 63-1 via the line drivers 68-11 and 68-12. And the other input of DCS 63-2.
[0005]
Since the configuration of the line termination device 62-2 is the same as the configuration of the line termination device 62-1, hereinafter, the same reference numerals with the first suffix number being "2" are given to the corresponding components. The description and illustration are omitted here.
[0006]
Further, in the NCLK 64-1, one output of the DCS 63-1 and the other output of the DCS 63-2 are connected to two inputs of the selector 69-1, and the output of the selector 69-1 is connected to the phase locked oscillator 70-1. Connected to the control input. An output of the phase locked oscillator 70-1 is connected to a clock input of a device installed in the station via a line driver 71-1.
[0007]
Since the configuration of NCLK 64-2 is the same as the configuration of NCLK 64-1, hereinafter, corresponding components will be assigned the same reference numerals with the suffix “2”, and the description thereof will be given here. And illustration is omitted.
In the conventional example having such a configuration, the filter 67-1 provided in the line terminating device 62-1 is connected to the sub-master station or the quasi-sub-master station via the clock link 61-1 and the line receiver 65-1. (Here, for the sake of simplicity, the clock is given as a primary group or secondary group signal of the STM transmission system, and the frequency accuracy is 1 × 10^-11Suppose that ) (Hereinafter, such components are referred to as “extracted clocks”) in the frequency domain.
[0008]
Further, the synchronization control unit 66-1 performs frame synchronization of the signals provided in parallel by the line receiver 65-1 by using the extracted clock as a reference, and performs frame synchronization with a nominal frequency of 8 kHz. A signal is generated, and the frame synchronization signal is supplied in parallel to the DCSs 63-1, 63-2 via the line drivers 68-11, 68-12.
[0009]
The operation of the line termination device 62-2 is the same as the operation performed in the line termination device 62-1 as described above, and the description thereof is omitted here.
In the DCS 63-1, of the frame synchronization signals supplied in parallel by the line termination devices 62-1 and 62-2, the frame synchronization signal supplied by the line termination device 62-1 of the N system is , A clock having a frequency and a phase to be supplied to the equipment installed in the station via NCLKs 64-1 and 64-2 (here, for simplicity, a single clock having a frequency of 8 kHz) And supplies the clock in parallel to NCLKs 64-1 and 64-2.
[0010]
The DCS 63-1 includes two frequency dividers for individually dividing the above-mentioned frame synchronization signal in parallel, and two parallel synchronizations with the frequency-divided clock obtained through these frequency dividers. Digitally processed phase-locked oscillator (DP-PLL), selects one of the clocks obtained under such phase synchronization under a predetermined duplex system, and converts it to a clock having the frequency and phase described above. However, the detailed configuration and operation thereof are not related to the present invention, and thus the description thereof is omitted here.
[0011]
The operation of the DCS 63-2 is the same as the operation performed in the DCS 63-1 as described above, and a description thereof will be omitted.
In the NCLK 64-1, the selector 69-1 preferentially selects the clock from the DCSs 63-1 and 63-2 as long as the clock is normally supplied by the DCS 63-1 which is the N system. To the phase-locked oscillator 70-1.
[0012]
The phase-locked oscillator 70-1 generates a clock having the same phase and frequency as the clock provided in this manner (hereinafter, referred to as a “communication system reference clock”), and via the line driver 71-1. The generated communication system reference clock is supplied to a time division line switch, a subscriber line signaling device, a trunk line signaling device, a monitoring test rack, and other corresponding clock inputs.
[0013]
Note that the operation of each unit of NCLK 64-2 is the same as the operation performed as described above in NCLK 64-1, and a description thereof will be omitted here.
Therefore, the above-mentioned time-division communication path switch, subscriber line signal unit, trunk line signal unit and monitoring test rack are connected to the sub-master station or the quasi-sub-master station via the duplicated clock paths 61-1 and 62-2. Terminating devices 62-1, 62-2, DCSs 63-1, 63-2, and NCLKs 64-1, 64-2 in which the communication system reference clocks having the same phase as that of the clock supplied and having the desired frequency and phase are duplicated. 2 is given stably with high accuracy.
[0014]
[Problems to be solved by the invention]
By the way, in the above-described conventional example, the oscillation frequency of the above-described digital processing type phase-locked oscillator ranges from one day to three days even if some failure occurs in the clock paths 61-1 and 61-2. (5 x 10 per day)^-10"To" 5 × 10^-11)), The DCSs 63-1, 63-2 have a large hardware scale and are expensive.
[0015]
Therefore, a station installed in a very small place such as a manhole or a corner of the roof of a high-rise building, or a small space where the DCS 63-1 and 63-2 should not be installed together with the existing equipment can be secured. In a large-scale station, it is often difficult to install a desired digital exchange and a synchronous terminal equipment because of an upper limit of cost adapted to a traffic volume to be processed.
[0016]
As a technique for enabling installation of these digital exchanges and synchronous terminal equipment without installing the DCSs 63-1 and 63-2, for example, the above-described extracted clock and the extracted clock are used. The first method in which one of the frame synchronization signals obtained by the frequency division is directly supplied to NCLKs 64-1 and 64-2, and the dual clock paths 61-1 and 61-2, Both or one of an extracted clock extracted from a clock supplied through only the N-system clock path 61-1 and a frame synchronization signal obtained by dividing this extracted clock is NCLK64-. 1, 64-2.
[0017]
However, in the first method, when any failure occurs in the clock paths 61-1 and 61-2, the backup of the communication system reference clock performed by the digital processing type phase locked oscillator in the DCS is not performed. No operation was performed, and there was a possibility that slippage would frequently occur due to jitter and other phase fluctuations superimposed on these clock paths 61-1 and 62-2.
[0018]
Further, in the second method, even if the cost is reduced, the duplicated clock paths 61-1 and 61-2 are not effectively used, so that sufficient reliability cannot be obtained and the NCLK 64-1 , 64-2, the compatibility with the configuration in which the DCSs 63-1, 63-2 are to be arranged is not ensured, which hinders the standardization of hardware, the reduction of costs related to maintenance and operation, and the improvement of workability. It was likely to be.
[0019]
Further, in the first and second systems, in order to realize the reconfiguration of the system adapted to the hardware configuration, the communication system is provided to the digital exchange and the synchronous terminal under the subordinate synchronization system. The configuration of the hardware and software for supplying the reference clock was changed, and the cost was not always sufficiently reduced.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a slave synchronization device which ensures compatibility with a DCS and which can achieve slave synchronization at low cost and with high accuracy.
[0020]
[Means for Solving the Problems]
FIG.Of the present inventionIt is a principle block diagram.
FirstThe present invention comprises a clock monitoring means 11 for monitoring a reference clock supplied from a transmission line or synchronized with the transmission line, and detecting a starting point on a time axis to which the reference clock is supplied. The high-speed clock generating means 12 for generating a high-speed clock having a frequency higher than the frequency of the clock, and the high-speed clock generated by the high-speed clock generating means 12 are supplied to equipment installed in the station by directly performing frequency synthesis processing. Frequency synthesizing means 13 for generating a clock to be used or a clock which is a reference of the phase of the clock, and transmitting the generated clock to the confounding path. A frequency dividing means 13a for performing a frequency dividing process as a unit; Initializing means 14 for initializing frequency dividing means 13a in synchronization with one of a leading edge and a trailing edge of a clock supplied from a system opposed via a confounding path in a predetermined period following the starting point. It is characterized by having.
[0021]
SecondThe present invention comprises a clock monitoring means 11 for monitoring a reference clock supplied from a transmission line or synchronized with the transmission line, and detecting a starting point on a time axis to which the reference clock is supplied. The high-speed clock generating means 12 for generating a high-speed clock having a frequency higher than the frequency of the clock, and the high-speed clock generated by the high-speed clock generating means 12 are supplied to equipment installed in the station by directly performing frequency synthesis processing. Frequency synthesizing means 21 for generating a clock to be used or a clock as a reference for the phase of the clock. The frequency synthesizing means 21 has frequency dividing means 21a for performing frequency division as all or part of the direct frequency synthesizing process. Then, during a predetermined period following the starting point detected by the clock monitoring means 11, Characterized by comprising initialization means 22 for initializing the synchronization frequency dividing means 21a to either of the leading and trailing edges of the clock that is supplied to the location equipment.
[0024]
The first mentioned aboveIn the slave synchronizer according to the present invention, the high-speed clock generating means 12 synchronizes with a reference clock provided from the transmission line or synchronized with the transmission line, and generates a high-speed clock having a frequency higher than the frequency of the reference clock. The frequency synthesizing unit 13 performs a direct frequency synthesizing process including a frequency dividing process on the high-speed clock generated as described above, thereby obtaining a clock to be supplied to a device installed in the station or a reference of the phase of the clock. Is generated, and the generated clock is transmitted to the confounding path.
[0025]
On the other hand, the clock monitoring means 11 detects the starting point on the time axis to which the reference clock is given by monitoring the above-mentioned reference clock. In addition, the initialization means 14 determines whether any of the leading edge and the trailing edge of the clock given from the system opposed via the confounding path during a predetermined period following the starting point detected in this way. The frequency dividing means 13a is initialized in synchronization with one of them.
[0026]
That is, at the time when the above-described reference clock starts to be supplied at the start of the own station, the transmission path and the station opposed thereto via the transmission path, or at the time of start-up in response to recovery from some failure, the communication via the confounding path is started. The frequency dividing means 13a is initialized in synchronization with a clock provided by another system having a redundant configuration.
Therefore, when the own system starts up later than the other system, the frequency synthesizing means 13 synchronizes with the other system. Conversely, when the own system starts up earlier, the synchronization reference to be taken by the other system is set to the confounding path. Can be given through.
[0027]
In general, the hardware of the above-described clock monitoring means 11, high-speed clock generation means 12, frequency synthesis means 13 and initialization means 14 are arranged in front of and behind the digital processing type phase-locked oscillator, respectively. The scale is smaller than the DCS composed of the divided frequency divider and the frequency conversion means.
[0028]
Therefore, the compatibility with the DCS is maintained at a low cost, and the clocks to be supplied to the equipment installed in the station under the redundant configuration are paralleled with high accuracy with a small phase difference such that the phase jump is allowed. Generated.
The second mentioned aboveIn the slave synchronizer according to the present invention, the high-speed clock generating means 12 synchronizes with a reference clock provided from the transmission line or synchronized with the transmission line, and generates a high-speed clock having a frequency higher than the frequency of the reference clock. The frequency synthesizing unit 21 performs a direct frequency synthesizing process including a frequency dividing process on the high-speed clock generated as described above, thereby obtaining a clock to be supplied to a device installed in the station or a phase reference of the clock. Generate a clock that becomes
[0029]
On the other hand, the clock monitoring means 11 detects the starting point on the time axis to which the reference clock is given by monitoring the above-mentioned reference clock. In addition, the initialization means 22 is generated by the frequency synthesis means 21 as described above in a predetermined period following the starting point detected in this way, and is actually supplied to the equipment installed in the station. The frequency divider 21a is initialized in synchronization with one of the leading edge and the trailing edge of the clock.
[0030]
That is, at the time when the above-described reference clock starts to be supplied at the start of the own station, the transmission path and the station opposite thereto via the transmission path, or at the time of startup according to recovery from some failure, the equipment installed in the station is The frequency dividing means 21a is initialized in synchronization with the previously supplied clock.
Therefore, the phase of the clock generated by the frequency synthesizing means 21 is the same in both the case where the own system starts up before the other system provided in the redundant configuration and the case where it starts up later than the other system. Accurately matches the phase of the clock actually supplied to the device installed in the device.
[0031]
The hardware of the clock monitoring means 11, the high-speed clock generating means 12, the frequency synthesizing means 21 and the initializing means 22 are generally arranged at the front and rear stages together with the digital processing type phase locked oscillator. The scale is smaller than the DCS composed of the divided frequency divider and the frequency conversion means.
[0032]
Therefore, the compatibility with the DCS is maintained at a low cost, and the clocks to be supplied to the equipment installed in the station under the redundant configuration are paralleled with high accuracy with a small phase difference such that the phase jump is allowed. Generated.
[0037]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG.First of the present inventionIt is a figure showing an embodiment.
In the figure, components having the same functions and configurations as those shown in FIG. 7 are denoted by the same reference numerals, and description thereof is omitted here.
[0038]
The difference between this embodiment and the conventional example shown in FIG. 7 is that no connection is made to the other outputs of the line terminating devices 62-1 and 62-2, and the DCSs 63-1 and 63-2 are used instead of the DCSs 63-1 and 63-2. DCS replacement devices (hereinafter simply referred to as “LIDCS” (Line Interface Digital Clock Supply)) 41-1 and 41-2 are arranged, respectively, and a confounding input and a confounding output of these LIDCSs 41-1 and 41-2 are provided. Are connected to each other (hereinafter simply referred to as “confounding connection”).
[0039]
Further, the LIDCS 41-1 is connected in parallel to the line receiver 42-1 cascaded to the output of the line driver 68-11 provided in the line terminating device 62-1 and to the output of the line receiver 42-1. Phase-locked oscillator (PLO) 43-1 and monitoring circuit 44-1; variable frequency divider 45-1 cascaded to this phase-locked oscillator 43-1; output of variable frequency divider 45-1; -1, 64-2, which are individually arranged between the corresponding inputs of the input and the above-described confounding output, and the line drivers 46-11, 46-12, 46-13, which are arranged after the monitoring circuit 44-1. After the timer 47-1 and the control input are connected to the confounding input described above and the output is connected to the control input of the variable frequency divider 45-1. Edge detector 4 8-1.
[0040]
Since the configuration of LIDCS 41-2 is the same as the configuration of LIDCS 41-1, the corresponding components will be denoted by the same reference numerals with the first suffix number being “2” below. Here, the description and illustration are omitted.
Also, regarding the correspondence between the present embodiment and the block diagram shown in FIG. 1, the line receivers 42-1 and 42-2 and the monitoring circuits 44-1 and 44-2 correspond to the clock monitoring unit 11, and the line receiver 42 -1, 42-2 and the phase locked oscillators 43-1, 43-2 correspond to the high-speed clock generating means 12, 31, and the variable frequency dividers 45-1, 45-2 correspond to the frequency synthesizing means 13, 21, 32 and The timers 47-1 and 47-2 and the trailing edge detectors 48-1 and 48-2 correspond to the initializing units 14 and 22, respectively.
[0041]
FIG.First of the present invention6 is an operation time chart of the embodiment.
Hereinafter, the operation of the present embodiment will be described with reference to FIGS.
First, since the operation of each unit of the LIDCS 41-2 is the same as the operation performed in the LIDCS 41-1 as described later, the description thereof will be omitted below unless otherwise required.
[0042]
In the LIDCS 41-1 corresponding to the N system, the phase-locked oscillator 43-1 has the same phase as the frame synchronization signal supplied from the line terminating device 62-1 via the line receiver 42-1 and has a nominal frequency. A high-speed clock of 16.384 MHz (= 8 kHz × 2048) is generated. The variable frequency divider 45-1 generates an alternative clock having a frequency of 8 kHz by dividing the high-speed clock by 2048.
[0043]
On the other hand, the monitoring circuit 44-1 determines whether or not the above-described frame synchronization signal is supplied, and starts the timer 47-1 when the result of the determination changes from false to true (see FIG. )).
When started in this way, the timer 47-1 measures the time over a period (FIG. 4 (2)) given by a preset interval value, and sends the period to the trailing edge detection unit 48-1. Notice.
[0044]
The trailing edge detection unit 48-1 is generated by the variable frequency divider 45-2 provided in the LIDCS 41-2 corresponding to the E system (mate system to the N system) only during the above-described period, and the line driver 46 The counter (not shown) constituting the variable frequency divider 45-1 is initialized at the time of the fall of the alternative clock given through -23 (FIG. 4 (3)).
[0045]
That is, at the time of start-up, one of the N system composed of the line terminating device 62-1 and the LIDCS 41-1 and the E system composed of the line terminating device 62-2 and the LIDCS 41-2, which has previously transitioned to the steady state. If the phase of the alternative clock generated by the other is set equal to the phase of the alternative clock generated, and if one of these systems does not start, only the other will be used after the elapse of the period described above. Start alone.
[0046]
In addition, the clock paths 61-1 and 61-2 and the sub-master station or the quasi-sub-master station opposed thereto via these clock paths 61-1 and 61-2 are started or recovered after some failure occurs. In this case as well, the phases of the alternative clocks generated by these systems are similarly set.
As described above, according to the present embodiment, alternative clocks having the same phase are supplied to the NCLKs 64-1 and 64-2 in parallel via the line drivers 46-11, 46-12, 46-21, and 46-22. Is done.
[0047]
Therefore, the selectors 69-1 and 69-2 select any of the alternative clocks for the equipment installed in the station such as the time-division channel switch, the subscriber line signal device, the trunk line signal device, and the monitoring test rack. In this case, even when the communication-system reference clock is supplied with substantially the same phase and no clock is supplied via the clock paths 61-1 and 61-2, the phase-locked oscillators 43-1 and 43-2 are provided. -2, the communication system reference clock is continuously provided within the range of the deviation and the stability of the frequency of the clock generated in the free-running state.
[0048]
Furthermore, as for the LIDCSs 41-1 and 41-2, as shown as a configuration difference between FIGS. 3 and 7, between the line terminating devices 62-1 and 62-2 and the NCLKs 64-1 and 64-2. Since the number of signal lines to be connected to the outside and the number of connection destinations are not significantly changed, they are provided in place of the above-described DCSs 63-1, 63-2. It is possible to standardize the hardware configuration including interface (including connection components to be applied, arrangement of signal lines, and circuit characteristics).
[0049]
In the present embodiment, the alternative clocks generated by the variable frequency dividers 45-2 and 45-1 are supplied to the trailing edge detectors 48-1 and 48-2 via the confounding path. The present invention is not limited to such a configuration. For example, as shown by a dotted line in FIG. 3, instead of these alternative clocks, communication system reference clocks individually given by NCLKs 64-1 and 64-2 may be applied.
[0050]
FIG.The second of the present inventionIt is a figure showing an embodiment.
In the figure, components having the same functions and configurations as those shown in FIG. 3 are denoted by the same reference numerals, and description thereof is omitted here.
The difference between the present embodiment and the embodiment shown in FIG. 3 is that a DCS replacement device (hereinafter referred to as a DCS replacement device without the above-described confounding connection and having feedback inputs connected to the outputs of NCLK 64-1 and 64-2, respectively. , “LIDCS” (Line Interface Digital Clock Supply).) 51-1 and 51-2 are provided in place of the LIDCSs 41-1 and 41-2.
[0051]
The LIDCS 51-1 includes a line receiver 52-1 arranged at the first stage, a phase-locked oscillator 53-1 and a variable frequency divider 54-1 cascaded to the output of the line receiver 52-1. , The line receiver 55-1 connected to the above-mentioned feedback input, and the output of the line receiver 55-1 and the variable frequency divider 54-1 and the control input of the variable frequency divider 54-1. And a phase comparator 56-1.
[0052]
Since the configuration of LIDCS 51-2 is the same as the configuration of LIDCS 51-1, hereinafter, the same reference numeral with the suffix number "2" is assigned to the corresponding component, and the description and The illustration will be described.
Note that the correspondence between the present embodiment and the block diagram shown in FIG. 2 is such that the line receivers 52-1 and 52-2 and the phase-locked oscillators 53-1 and 53-2 correspond to the high-speed clock generation means 31 and are variable. The frequency divider 54-1 corresponds to the frequency synthesizing unit 32, and the line receivers 55-1, 55-2 and the phase comparators 56-1, 56-2 correspond to the phase adjusting unit 33.
[0053]
FIG.The second of the present invention6 is an operation time chart of the embodiment.
Hereinafter, the operation of the present embodiment will be described with reference to FIGS.
First, since the operation of each unit of the LIDCS 51-2 is the same as the operation performed in the LIDCS 51-1 as described later, the description thereof will be omitted below unless otherwise required.
[0054]
In the LIDCS 51-1 corresponding to the N system, the phase-locked oscillator 53-1 has the same phase as the frame synchronization signal supplied from the line termination device 62-1 via the line receiver 52-1 and has a frequency of 16.1. A high-speed clock of 384 MHz (= 8 kHz × 2048) is generated. The variable frequency divider 54-1 divides the high-speed clock (the nominal value of the frequency division ratio is “2048”) to generate an alternative clock having a frequency of 8 kHz.
[0055]
The phase comparator 56-1 has an N-system communication reference clock (nominal value of the frequency, which is given from the NCLK 64-1 via the line receiver 55-1 for the sake of simplicity, equal to the frequency of the alternative clock described above). 8 kHz) and the alternative clock generated by the variable frequency divider 54-1 as described above, and the former leads the latter by 500 ns or more on the time axis (FIG. 6 (a)), "2046 (= 2048-2)", which is smaller than the above-mentioned nominal value, is given to the variable frequency divider 54-1 as the frequency division ratio, and the delay is delayed by 500 ns or more (FIG. 6 (b)). In some cases, by giving “2050 (= 2048 + 2)”, which is larger than the same nominal value, to the variable frequency divider 54-1 as the frequency division ratio, the deviation of the phase of the alternative clock is approximately ± 1 on the time axis. 5 (≒ (1/16384) · 2) compresses over ns.
[0056]
That is, the LIDCSs 51-1 and 51-2 have an automatic control system for the phase of the alternative clock whose target value is the phase of the communication system reference clock output individually by the NCLK 64-1 and 64-2 arranged at the subsequent stage. Is formed, and the phases of the communication system reference clocks in both the N system and the E system are kept common under the control performed by NCLKs 64-1 and 64-2 in the same manner as in the conventional example.
[0057]
Therefore, the phases of the alternative clocks individually generated by the LIDCSs 51-1 and 51-2 are divided by the phase comparators 56-1 and 56-2 into the variable frequency dividers 54-1 and 54-2. The same value with the frequency ratio, the responsiveness of the phase locked oscillators 53-1 and 53-2, and the accuracy determined by the difference between the phase and frequency of the clocks applied in parallel via the clock paths 61-1 and 61-2. Will be kept.
[0058]
Further, regarding the difference between the phases of these alternative clocks, even if no clock is applied via clock paths 61-1 and 61-2, phase-locked oscillators 53-1 and 53-2 are free running. It is kept at a small value according to the deviation and the stability of the frequency of the clock generated in the state.
[0059]
As for the LIDCSs 51-1 and 51-2, as shown as a configuration difference between FIGS. 3 and 7, between the line terminating devices 62-1 and 62-2 and the NCLKs 64-1 and 64-2. Since the number of signal lines to be connected to the outside and the connection destination are not significantly changed and provided in place of the above-described DCSs 63-1, 63-2, interfaces to be accommodated in units of frames or shelves to be accommodated (applications). Standardization of the hardware configuration including the conditions for connection components to be performed, the arrangement of signal lines, and the characteristics of the circuit is possible.
[0060]
In the present embodiment, the LIDCSs 51-1 and 51-2 together with the line terminating devices 62-1 and 62-2 and the NCLKs 64-1 and 64-2 form a redundant system of a hot standby system. The present invention can be similarly applied to, for example, a system to which no redundant configuration is applied, a cold standby type redundant configuration, and a system to which some other redundant configuration is applied.
[0061]
Further, in each of the above-described embodiments, the phase-locked oscillators 43-1, 43-2, 53-1 and 53-2 are automatically activated during a period in which no frame synchronization signal is supplied from the line terminating devices 62-1 and 62-2. The oscillation operation is performed at the scanning frequency. If these frame synchronization signals are given with a desired accuracy, all or a part of the phase-locked oscillators 43-1, 43-2, 53-1 and 53-2 are configured as described above. It is not necessary to perform a simple oscillating operation.
[0062]
Further, in each of the above-described embodiments, the present invention is applied to the slave synchronous system adapted to the STM transmission system. However, if a clock having a desired accuracy is stably given through a specific inter-station transmission line, The present invention is not limited to such an STM transmission system, but is also applicable to, for example, an ATM transmission system.
Further, in each of the above-described embodiments, the clock is supplied via the clock paths 61-1 and 61-2 formed between the upper sub master station and the quasi-sub master station. The clock is not limited to the clock paths 61-1 and 61-2 as long as the clock is given with high accuracy, and for example, some transmission line formed between the stations may be used instead.
[0063]
Further, in each of the above-described embodiments, the digital hierarchy and the frame configuration of the STM transmission system are not shown at all, but a clock component having a desired accuracy is included as described above, and the extraction of the clock component is surely performed. If implemented, the present invention is applicable regardless of the digital hierarchy or the frame configuration.
Further, in each of the above-described embodiments, a communication system reference clock of a single frequency (8 kHz) is supplied to the time-division communication path switch and the like by the NCLK 64-1 and 64-2. A communication system reference clock having a plurality of frequencies, such as 64 kHz equal to the bit rate of a communication signal to be multiplexed in a time slot, 400 Hz to be supplied to a concentrator communication apparatus to which a ping-pong transmission method is applied, and so on. The present invention can be similarly applied to a case where the distribution is to be performed in parallel to the respective components.
[0064]
Further, in each of the above-described embodiments, the variable frequency dividers 45-1, 45-2 that directly divide the high-speed clock generated by the phase-locked oscillators 43-1, 43-2, 53-1 and 53-2, Claim 1 as 54-1 and 54-2, 2The frequency synthesizing means 13, 21 and 32 shown in FIG. 1 are configured, but are initialized by the trailing edge detectors 48-1 and 48-2, or divided by the phase comparators 56-1 and 56-2. Is varied, the phase of the above-described alternative clock is surely adjusted, and if desired responsiveness can be obtained, these frequency synthesizing units 13, 21, and 32 are provided with a multiplication process and a frequency conversion process. Any frequency synthesis method in which all or part of the filtering process is performed may be applied.
Hereinafter, the configuration and operation of another invention related to the present invention will be listed.
FIG. 2 is a principle block diagram of another invention related to the present invention.
Another first invention related to the present invention is a high-speed clock generating means for generating a high-speed clock given from a transmission line or synchronized with a reference clock synchronized with the transmission line and having a frequency higher than the frequency of the reference clock. 31 and a high-speed clock generated by the high-speed clock generating means 31 by subjecting the high-speed clock to frequency synthesizing processing, whereby a clock to be supplied to equipment installed in the station or a clock for generating a clock serving as a reference of the phase of the clock is generated. A synthesizing unit 32, and a phase adjusting unit 33 for automatically controlling the phase of the clock generated by the frequency synthesizing unit 32 with the target value being the phase of the clock supplied to the equipment installed in the station. It is characterized by the following.
In the slave synchronization device according to the first aspect, the high-speed clock generation means 31 synchronizes with a reference clock provided from the transmission line or synchronized with the transmission line, and has a frequency higher than the frequency of the reference clock. Generate a high-speed clock.
The frequency synthesizing unit 32 performs a frequency synthesizing process on the high-speed clock generated as described above, thereby generating a clock to be supplied to a device installed in the station or a clock serving as a reference of the phase of the clock. . Further, the phase adjusting unit 33 performs automatic control on the phase of the clock generated by the frequency synthesizing unit 32 with the target value being the phase of the clock actually supplied to the equipment installed in the station.
In other words, as long as the specified clock is supplied prior to the equipment installed in the station, whether the own station, the transmission path and the opposite station via the transmission path are started or recovered from any failure, A clock whose phase matches the phase of the clock with high accuracy is generated.
The hardware of the high-speed clock generating means 31, the frequency synthesizing means 32, and the phase adjusting means 33 described above are generally divided into frequency dividers arranged in front of and behind the digital processing type phase-locked oscillator, respectively. And a smaller scale than a DCS composed of frequency conversion means.
Therefore, compatibility with DCS is maintained at a low cost, and a jump in phase is suppressed when the system is switched under a redundant configuration.
Another second invention related to the invention of the present application is the slave synchronization device according to claim 1 or claim 2 or the slave synchronization device according to the first invention, wherein the high-speed clock generation means 12 and 31 are provided with their own. The oscillation frequency in the running state is set to be equal to the nominal value of the frequency of the high-speed clock with desired accuracy, and the state shifts to the self-running state during a period in which no reference clock is given.
In the slave synchronization device according to the second invention, in the slave synchronization device according to claim 1 or claim 2 or in the slave synchronization device according to the first invention, the high-speed clock generation units 12 and 31 are: During a period in which no reference clock is supplied, the high-speed clock is shifted to a free-running state and the high-speed clock is generated at an oscillation frequency equal to the nominal value of the high-speed clock frequency with desired accuracy.
That is, the high-speed clocks to be subjected to the frequency synthesizing process by the frequency synthesizing units 12, 21, and 32 are generated by the high-speed clock generating units 12, 21, and 32 even during a period in which no reference clock is given.
Therefore, even if a failure occurs in the transmission path or the station that supplies the above-described reference clock via the transmission path, the deviation of the oscillation frequency of the high-speed clock generation means 12, 21, 32 and the stability of the oscillation frequency with respect to the operating environment can be improved. In the range of degrees, the network synchronization is more stably maintained as compared with the slave synchronizer according to the first and second aspects and the slave synchronizer according to the first aspect.
[0065]
【The invention's effect】
As mentioned aboveFirst and secondAccording to the present invention, the compatibility with the DCS is maintained at a low cost, and the clocks to be supplied to the equipment installed in the station are arranged in parallel with a small phase difference such that the phase jump is allowed under the redundant configuration. Generated.
[0066]
AndTherefore, in the transmission system to which these inventions are applied, hardware and software for achieving slave synchronization are standardized, and the slave synchronization system can be applied to various stations including small-scale stations. At the same time, the cost and quality of communication services can be reduced.
[Brief description of the drawings]
FIG.Of the present inventionIt is a principle block diagram.
FIG. 2Other inventions related to the present inventionIt is a principle block diagram.
FIG. 3First of the present inventionIt is a figure showing an embodiment.
FIG. 4First of the present invention6 is an operation time chart of the embodiment.
FIG. 5The second of the present inventionIt is a figure showing an embodiment.
FIG. 6The second of the present invention6 is an operation time chart of the embodiment.
FIG. 7 is a diagram illustrating a configuration example of a network synchronization system adapted to a dependent synchronization scheme.
[Explanation of symbols]
11 Clock monitoring means
12,31 High-speed clock generation means
13,21,32 Frequency synthesis means
13a, 21a frequency dividing means
14,22 Initialization means
33 Phase adjustment means
41,51 DCS replacement device (LIDCS)
42, 52, 55, 65 line receiver
43,53,70 Phase locked oscillator
44 Monitoring circuit
45, 54 Variable frequency divider
46, 68, 71 line driver
47 timer
48 Trailing edge detector
55 phase comparator
61 Clock Path
62 line termination equipment
63 Digital Clock Supply Unit (DCS)
64 Communication channel clock supply device (NCLK)
66 Synchronization control unit
67 Filter
69 Selector

Claims

Clock monitoring means for monitoring a reference clock provided from a transmission path or synchronized with the transmission path and detecting a starting point on a time axis to which the reference clock is supplied;
High-speed clock generation means for generating a high-speed clock synchronized with the reference clock and having a frequency higher than the frequency of the reference clock;
By directly performing frequency synthesis processing on the high-speed clock generated by the high-speed clock generation means, a clock to be supplied to a device installed in the station or a clock serving as a reference for the phase of the clock is generated. Frequency synthesizing means for transmitting the generated clock to the confounding path,
The frequency synthesizer,
Having frequency dividing means for performing frequency dividing processing as all or part of the direct frequency synthesis processing,
In a predetermined period following the starting point detected by the clock monitoring means, the frequency division is performed in synchronization with one of a leading edge and a trailing edge of a clock provided from a system opposed via the confounding path. A slave synchronizer comprising initialization means for initializing the means.

Clock monitoring means for monitoring a reference clock provided from a transmission path or synchronized with the transmission path and detecting a starting point on a time axis to which the reference clock is supplied;
High-speed clock generation means for generating a high-speed clock synchronized with the reference clock and having a frequency higher than the frequency of the reference clock;
A frequency synthesizing unit that generates a clock to be supplied to a device installed in the station or a clock that is a reference of the phase of the clock by directly performing frequency synthesizing processing on the high-speed clock generated by the high-speed clock generating unit. With
The frequency synthesizer,
Having frequency dividing means for performing frequency division as all or part of the direct frequency synthesis processing,
In a predetermined period following the starting point detected by the clock monitoring unit, the frequency division is performed in synchronization with one of a leading edge and a trailing edge of a clock supplied to a device installed in the station. A slave synchronizer comprising initialization means for initializing the means .