JP3572850B2 - 半導体装置の製法 - Google Patents
半導体装置の製法 Download PDFInfo
- Publication number
- JP3572850B2 JP3572850B2 JP04301997A JP4301997A JP3572850B2 JP 3572850 B2 JP3572850 B2 JP 3572850B2 JP 04301997 A JP04301997 A JP 04301997A JP 4301997 A JP4301997 A JP 4301997A JP 3572850 B2 JP3572850 B2 JP 3572850B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- drain
- region
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
- H10D84/0137—Manufacturing their gate conductors the gate conductors being silicided
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0147—Manufacturing their gate sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳ型トランジスタを有するＩＣ（集積回路）等の半導体装置の製法に関し、特にサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ） プロセスを用いてＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） 構造のＭＯＳ型トランジスタを形成する際に例えばドレイン配置部において抵抗とすべき部分を覆うマスク層に自己整合した形で低不純物濃度の第１ドレイン領域及びドレインコンタクト領域を形成した後マスク層を介して高濃度の不純物ドーピングを行なうことによりドレイン配置部に対応して第２ドレイン領域を形成し、さらにマスク層に自己整合した形で第１及び第２のドレインシリサイド層を形成してこれらのシリサイド層間にマスク層に対応して抵抗部を定めることにより抵抗部の抵抗値ばらつきを抑制すると共に工程の簡略化を図ったものである。
【０００２】
【従来の技術】
従来、サリサイドプロセスを用いて低抵抗のソース及びドレイン領域を有するＬＤＤ構造のＭＯＳ型トランジスタを製造する方法が知られている。このような方法によると、高抵抗を必要とする入出力保護回路等の回路部においては、ソース及びドレイン領域のサイズを大きくする必要があり、高集積化に不利であった。
【０００３】
そこで、サリサイドプロセスを改良して高抵抗のソース及びドレイン領域を有するＬＤＤ構造のＭＯＳ型トランジスタを製造する方法が提案されている（例えば、特開平５−３１７３号公報参照）。図２１〜２３は、このような方法に従って高抵抗のソース及びドレイン領域を有するＭＯＳ型トランジスタと低抵抗のソース及びドレイン領域を有するＭＯＳ型トランジスタとを製造する工程を示すものである。
【０００４】
図２１の工程では、Ｐ型シリコン基板１０の表面に素子孔１１ａ，１１ｂを有するフィールド絶縁膜１１を形成した後、素子孔１１ａ，１１ｂ内のシリコン表面にゲート絶縁膜１２ａ，１２ｂを形成する。基板上面にポリＳｉ（シリコン）層及びＷＳｉ（タングステンシリサイド）層を順次に被着した後、ポリＳｉ及びＷＳｉの積層を所望のゲートパターンに従ってパターニングしてゲート電極層Ｇａ，Ｇｂをそれぞれゲート絶縁膜１２ａ，１２ｂの上に形成する。ゲート電極層Ｇａは、パターニングの結果として残存するポリＳｉ層１３ａ及びＷＳｉ層１４ａの積層からなり、ゲート電極層Ｇｂは、パターニングの結果として残存するポリＳｉ層１３ｂ及びＷＳｉ層１４ｂの積層からなる。
【０００５】
次に、ゲート絶縁膜１２ａ及びゲート電極層Ｇａの積層とゲート絶縁膜１２ｂ及びゲート電極層Ｇｂの積層とフィールド絶縁膜１１とをマスクとして素子孔１１ａ，１１ｂ内のシリコン表面にＮ型決定不純物を選択的にドーピングすることによりＮ− 型のソース領域１５ｓ及びドレイン領域１５ｄを形成すると共にＮ− 型のソース領域１６ｓ及びドレイン領域１６ｄを形成する。そして、基板上面にサイドスペーサ材膜としてシリコンオキサイド膜を被着した後、サイドスペーサ材膜にエッチバック処理を施すことによりゲート電極層Ｇａの両側部にサイドスペーサ１７ｓ，１７ｄを形成すると共にゲート電極層Ｇｂの両側部にサイドスペーサ１８ｓ，１８ｄを形成する。また、このときのエッチバック処理によりゲート絶縁膜１２ａ，１２ｂにおいてゲート電極層Ｇａ，Ｇｂ及びサイドスペーサ１７ｓ，１７ｄ，１８ｓ，１８ｄに覆われない部分をエッチングしてソース領域１５ｓ，１６ｓ及びドレイン領域１５ｄ，１６ｄにおいてゲート絶縁膜１２ａ，１２ｂのエッチング部分に対応する部分をそれぞれ露呈させる。
【０００６】
次に、基板上面にシリサイド化防止膜としてシリコンオキサイド膜を被着した後、レジスト層をマスクとしてシリサイド化防止膜を選択的にエッチングすることによりゲート絶縁膜１２ａ、ゲート電極層Ｇａ及びサイドスペーサ１７ｓ，１７ｄを含む第１のゲート部とソース領域１５ｓにおいて第１のゲート部に隣接する部分Ｒｓとドレイン領域１５ｄにおいて第１のゲート部に隣接する部分Ｒｄとを覆うようにシリサイド化防止膜１９を残存させる。この後、基板上面にシリサイド形成金属膜としてＴｉ（チタン）膜２０を被着する。
【０００７】
図２２の工程では、シリサイド化処理を行なった後、Ｔｉ膜２０の未反応部分をエッチングにより除去する。この結果、ソース領域１５ｓ、ドレイン領域１５ｄ、ソース領域１６ｓ及びドレイン領域１６ｄにそれぞれシリサイド層２１ｓ，２１ｄ，２２ｓ及び２２ｄが形成される。このとき、ゲート電極層ＧｂのＷＳｉ層１４ｂではシリサイド化反応が生じない。
【０００８】
図２３の工程では、シリサイド化防止膜１９をエッチングにより除去する。そして、ゲート絶縁膜１２ａ、ゲート電極層Ｇａ及びサイドスペーサ１７ｓ，１７ｄを含む第１のゲート部とゲート絶縁膜１２ｂ、ゲート電極層Ｇｂ及びサイドスペーサ１８ｓ，１８ｄを含む第２のゲート部とフィールド絶縁膜１１とをマスクとし且つシリサイド層２１ｓ，２１ｄ，２２ｓ，２２ｄを介して素子孔１１ａ，１１ｂ内のシリコン表面にＮ型決定不純物を選択的にドーピングすることによりＮ＋ 型のソース領域２３ｓ及びドレイン領域２３ｄを形成すると共にＮ＋ 型のシリコン領域２４ｓ及びドレイン領域２４ｄを形成する。
【０００９】
上記した製法によれば、素子孔１１ａ内に形成されるＭＯＳ型トランジスタでは、ソース領域２３ｓにおいてシリサイド化防止膜１９で直接覆われていた部分Ｒｓとドレイン領域２３ｄにおいてシリサイド化防止膜１９で直接覆われていた部分Ｒｄとにはシリサイド層が形成されず、これらの部分Ｒｓ，Ｒｄはいずれも高抵抗部となる。一方、素子孔１１ｂ内に形成されるＭＯＳ型トランジスタでは、ソース領域２４ｓ及びドレイン領域２４ｄのいずれにも膜１９のようなシリサイド化防止膜を配置しなかったので、シリサイド層２２ｓ及び２２ｄは、それぞれソース領域２４ｓ及びドレイン領域２４ｄの大部分を占めるようになり、シリコン領域２４ｓ及びドレイン領域２４ｄはいずれも低抵抗となる。
【００１０】
通常、素子孔１１ａ内のＭＯＳ型トランジスタは、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐性が高いもので、ＩＣの入出力バッファ回路等に使用される。また、素子孔１１ｂ内のＭＯＳ型トランジスタは、ＥＳＤ耐性が低いもので、ＩＣの内部回路等に使用される。
【００１１】
【発明が解決しようとする課題】
上記した製法によると、シリサイド化防止膜１９の形成位置は、ホトリソグラフィ処理によりエッチングマスクとしてのレジスト層を形成する際の位置合せずれに応じて若干ずれることがある。このため、高抵抗部Ｒｓ，Ｒｄの抵抗値のばらつきが大きいという問題点がある。
【００１２】
また、通常のサリサイドプロセスに比べてシリサイド化防止膜の被着、パターニング及び除去の３工程を追加する必要があり、工程数が多いという問題点もある。
【００１３】
この発明の目的は、これらの問題点を解決し、ＥＳＤ耐性が高いＭＯＳ型トランジスタを歩留りよく製造することができる新規な半導体装置の製法を提供することにある。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置の製法は、
一導電型のチャンネルを有するＭＯＳ型トランジスタを形成すべきシリコン領域を一方の主面に有する基板を用意する工程と、
前記シリコン領域上に位置する素子孔を有するフィールド絶縁膜を前記基板の一方の主面に形成する工程と、
前記素子孔内のシリコン表面を覆ってゲート絶縁膜を形成する工程と、
前記素子孔をソース配置部及びドレイン配置部に分けるように前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ソース配置部を前記ゲート電極層に近い低濃度ソース配置部と前記ゲート電極層から遠いソースコンタクト配置部とに分けるように前記ソース配置部に絶縁性の第１のマスク層を配置すると共に、前記ドレイン配置部を前記ゲート電極層に近い低濃度ドレイン配置部と前記ゲート電極層から遠いドレインコンタクト配置部とに分けるように前記ドレイン配置部に絶縁性の第２のマスク層を配置する工程と、
前記ゲート絶縁膜及び前記ゲート電極層の積層と前記第１及び第２のマスク層と前記フィールド絶縁膜とをマスクとして前記素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより比較的低不純物濃度の第１ソース及び第１ドレイン領域をそれぞれ前記低濃度ソース配置部及び低濃度ドレイン配置部に対応して形成すると共に比較的低不純物濃度のソースコンタクト領域及びドレインコンタクト領域をそれぞれ前記ソースコンタクト配置部及び前記ドレインコンタクト配置部に対応して形成する工程と、
前記ゲート絶縁膜と前記ゲート電極層と前記第１及び第２のマスク層と前記フィールド絶縁膜とを覆って絶縁性のサイドスペーサ材膜を被着する工程と、
前記第１及び第２のマスク層を残すように前記サイドスペーサ材膜にエッチバック処理を施すことにより前記ゲート電極層において前記第１ソース及び第１ドレイン領域に面した側部にそれぞれ第１及び第２のサイドスペーサを形成すると共に前記第１ソース領域において前記第１のサイドスペーサ及び前記第１のマスク層の間に介在する部分と前記第１ドレイン領域において前記第２のサイドスペーサ及び前記第２のマスク層の間に介在する部分と前記ソースコンタクト領域において前記第１のマスク層で覆われた部分に隣接する部分と前記ドレインコンタクト領域において前記第２のマスク層で覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させる工程と、
前記ゲート絶縁膜と前記ゲート電極層と前記第１及び第２のサイドスペーサとを含むゲート部及び前記フィールド絶縁膜をマスクとし且つ前記第１及び第２のマスク層を介して前記素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより比較的高不純物濃度の第２ソース及び第２ドレイン領域をそれぞれ前記ソース配置部及び前記ドレイン配置部に対応して形成する工程と、
前記ゲート絶縁膜と前記第１及び第２のサイドスペーサと前記第１及び第２のマスク層と前記フィールド絶縁膜とをマスクとして前記第１ソース領域、前記ソースコンタクト領域、前記第１ドレイン領域及び前記ドレインコンタクト領域のそれぞれのシリサイド化予定部にシリサイド形成金属を接触させた状態でシリサイド化処理を行なった後、未反応のシリサイド形成金属を除去することにより前記第１ソース領域のシリサイド化予定部及び前記ソースコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のソースシリサイド層を形成すると共に前記第１ドレイン領域のシリサイド化予定部及び前記ドレインコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のドレインシリサイド層を形成し、それによって前記第１及び第２のソースシリサイド層間に前記第１のマスク層に対応して第１の抵抗部を定めると共に前記第１及び第２のドレインシリサイド層間に前記第２のマスク層に対応して第２の抵抗部を定める工程と
を含むものである。
【００１５】
この発明の方法によれば、ソース配置部において第１のマスク層に自己整合した形で第１ソース領域及びソースコンタクト領域が形成されると共にドレイン配置部において第２のマスク層に自己整合した形で第１ドレイン領域及びドレインコンタクト領域が形成される。そして、第１及び第２のマスク層を介しての不純物導入によりソース配置部及びドレイン配置部にそれぞれ対応して第２ソース領域及び第２ドレイン領域が形成される。この後、第１のマスク層に自己整合した形で第１及び第２のソースシリサイド層が形成されると共に第２のマスク層に自己整合した形で第１及び第２のドレインシリサイド層が形成され、それによって第１及び第２のソースシリサイド層間に第１のマスク層に対応して第１の抵抗部が定められると共に第１及び第２のドレインシリサイド層間に第２のマスク層に対応して第２の抵抗部が定められる。
【００１６】
従って、レジスト層をマスクとする選択エッチング処理により第１及び第２のマスク層を形成する際にレジストパターニング用のホトマスクの位置合せずれ等により第１及び第２のマスク層の位置がソース配置部及びドレイン配置部に対して若干ずれたとしても、その位置変動により第１及び第２のマスク層のソース−ドレイン方向の長さは実質的に変動せず、第１及び第２の抵抗部の抵抗も実質的に変動しない。このため、第１及び第２の抵抗部の抵抗値ばらつきを抑制することができる。
【００１７】
また、この発明の方法にあっては、第１及び第２のマスク層を介して高濃度の不純物導入を行なった後第１及び第２のマスク層をマスクとしてシリサイド化処理を行なうようにしたので、第１及び第２のマスク層を除去する必要がなく、工程が簡単となる。
【００１８】
【発明の実施の形態】
図１〜９は、この発明の一実施形態に係るＣＭＯＳ（コンプリメンタリＭＯＳ）型ＩＣの製造工程を示すもので、各々の図に対応する工程（１）〜（９）を順次に説明する。図１〜９においては、図１で代表的に示すように（Ａ）のＢ−Ｂ’線に沿う断面及び（Ａ）のＣ−Ｃ’線に沿う断面をそれぞれ（Ｂ）及び（Ｃ）に示す。また、図１０〜１８は、ＣＭＯＳ型ＩＣにおける抵抗素子の形成工程を示すもので、図１０，１３，１４においては、図１０で代表的に示すように（Ａ）のＤ−Ｄ’線に沿う断面を（Ｂ）に示し、図１１，１２，１５〜１８においても図１０（Ａ）のＤ−Ｄ’線個所と同様の個所の断面を示す。
【００１９】
（１）シリコン基板３０の一方の主面には、Ｎ型ウェル領域３２Ｎ とＰ型ウェル領域３２Ｐ とをイオン注入法等により形成した後、ウェル領域３２Ｎ 上に位置する素子孔３４ａ，３４ｂとウェル領域３２Ｐ 上に位置する素子孔３４ｃ，３４ｄとを有するフィールド絶縁膜３４を選択酸化法により形成する。フィールド絶縁膜３４は、一例として４００ｎｍの厚さのシリコンオキサイド膜からなる。素子孔３４ａ，３４ｂ，３４ｃ，３４ｄは、図１９に示すようなＰチャンネルＭＯＳ型トランジスタＴ３ ，ＰチャンネルＭＯＳ型トランジスタＴ１ ，ＮチャンネルＭＯＳ型トランジスタＴ４ ，ＮチャンネルＭＯＳ型トランジスタＴ２ をそれぞれ配置するためのものである。素子孔３４ａ，３４ｂ，３４ｃ，３４ｄ内のシリコン表面にはそれぞれゲート絶縁膜３６ａ，３６ｂ，３６ｃ，３６ｄを熱酸化法等により形成する。ゲート絶縁膜３６ａ〜３６ｄは、一例として１０ｎｍの厚さのシリコンオキサイド膜からなる。
【００２０】
次に、基板上面にフィールド絶縁膜３４及びゲート絶縁膜３６ａ〜３６ｄを覆ってポリＳｉ層をＣＶＤ（ケミカル・ベーパー・デポジション）法等により被着する。このときのポリＳｉ層としては、厚さ２０ｎｍのポリＳｉ層を低圧ＣＶＤ法により被着することができる。周知のホトリソグラフィ及び選択的エッチング処理により所望のゲートパターンに従ってポリＳｉ層をパターニングすることによりゲート絶縁膜３６ａ，３６ｂ，３６ｃ，３６ｄの上にそれぞれゲート用ポリＳｉ層３８ａ，３８ｂ，３８ｃ，３８ｄを形成する。ポリＳｉ層３８ａは、素子孔３４ａをソース配置部Ｓ及びドレイン配置部Ｄに分けるように形成し、素子孔３４ｂ〜３４ｄについても同様にしてポリＳｉ層３８ｂ〜３８ｄを形成する。図１０に示す抵抗素子配置部では、このときのポリＳｉパターニング処理によりフィールド絶縁膜３４の上に一例としてコの字状の平面パターンを有する抵抗用ポリＳｉ層３８Ｒを形成する。
【００２１】
（２）基板上面にフィールド絶縁膜３４、ゲート絶縁膜３６ａ〜３６ｄ及びポリＳｉ層３８ａ〜３８ｄを覆ってマスク用ＳｉＮ（シリコンナイトライド）層４０をＣＶＤ法等により被着する。ＳｉＮ層４０としては、厚さ２０ｎｍのＳｉＮ層を低圧ＣＶＤ法により被着することができる。図１１に示す抵抗素子配置部では、このときの被着処理によりフィールド絶縁膜３４の上にポリＳｉ層３８Ｒを覆うようにＳｉＮ層４０を形成する。
【００２２】
（３）基板上面にＳｉＮ層４０を覆ってレジスト層を形成し、パターニングすることによりレジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎを残存させる。レジスト層４２Ｐ１ は、素子孔３４ａにおいてソース配置部Ｓを低濃度ソース配置部Ｐ１ とソースコンタクト配置部Ｐ２ とに分けるように残存させると共に、レジスト層４２Ｐ２ は、素子孔３４ａにおいてドレイン配置部Ｄを低濃度ドレイン配置部Ｐ３ とドレインコンタクト配置部Ｐ４ とに分けるように残存させる。レジスト層４２Ｎは、素子孔３４ｃ，３４ｄを覆うように残存させる。図１２に示す抵抗素子配置部では、このときのレジストパターニング処理によりポリＳｉ層３８Ｒを覆うようにレジスト層４２Ｒを残存させる。
【００２３】
次に、レジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２ＲをマスクとしてＳｉＮ層４０を選択的にウェットエッチング又はドライエッチングすることによりＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ，４０Ｒをそれぞれレジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２Ｒに対応した平面パターンで残存させる。そして、ゲート絶縁膜３６ａ及びポリＳｉ層３８ａの積層とゲート絶縁膜３６ｂ及びポリＳｉ層３８ｂの積層とＳｉＮ層４０Ｐ１ 及びレジスト層４２Ｐ１ の積層とＳｉＮ層４０Ｐ２ 及びレジスト層４２Ｐ２ の積層とレジスト層４２Ｎ，４２Ｒとフィールド絶縁膜３４とをマスクとして素子孔３４ａ，３４ｂ内のシリコン表面にＰ型決定不純物としてのＢＦ２ を選択的にイオン注入する処理により素子孔３４ａ内には各々Ｐ− 型を有するソース領域４４Ｐ１ 、ソースコンタクト領域４４Ｐ２ 、ドレイン領域４４Ｐ３ 及びドレインコンタクト領域４４Ｐ４ をそれぞれ低濃度ソース配置部Ｐ１ 、ソースコンタクト配置部Ｐ２ 、低濃度ドレイン配置部Ｐ３ 及びドレインコンタクト配置部Ｐ４ に対応して形成すると共に素子孔３４ｂ内には各々Ｐ− 型を有するソース領域４４Ｐ５ 及びドレイン領域４６Ｐ６ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ａ，３８ｂを低抵抗化するため、これらの層にもＢＦ２ イオンを注入する。ＢＦ２ イオンの注入条件は、加速電圧４０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２ とすることができる。この後、周知のアッシング処理等によりレジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２Ｒを除去する。
【００２４】
（４）基板上面にフィールド絶縁膜３４及びＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ，４０Ｒを覆ってレジスト層を形成し、パターニングすることによりレジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｐを残存させる。レジスト層４６Ｎ１ は、素子孔３４ｃにおいてソース配置部Ｓを低濃度ソース配置部Ｎ１ とソースコンタクト配置部Ｎ２ とに分けるように残存させると共に、レジスト層４６Ｎ２ は、素子孔３４ｃにおいてドレイン配置部Ｄを低濃度ドレイン配置部Ｎ３ とドレインコンタクト配置部Ｎ４ とに分けるように残存させる。レジスト層４６Ｐは、素子孔３４ａ，３４ｂを覆うように残存させる。図１３に示す抵抗素子配置部では、このときのレジストパターニング処理によりポリＳｉ層３８Ｒにおいて高抵抗とすべき部分を覆い且つ端子部Ｑ１ ，Ｑ２ を露呈するようにレジスト層４６Ｒを残存させる。
【００２５】
次に、レジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｐ，４６ＲをマスクとしてＳｉＮ層４０Ｎ，４０Ｒを選択的にウェットエッチング又はドライエッチングすることによりＳｉＮ層４０Ｎ１ ，４０Ｎ２ ，４０Ｒ’をそれぞれレジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｒに対応した平面パターンで残存させる。そして、ゲート絶縁膜３６ｃ及びポリＳｉ層３８ｃの積層とゲート絶縁膜３６ｄ及びポリＳｉ層３８ｄの積層とＳｉＮ層４０Ｎ１ 及びレジスト層４６Ｎ１ の積層とＳｉＮ層４０Ｎ２ 及びレジスト層４６Ｎ２ の積層とレジスト層４６Ｐとフィールド絶縁膜３４とをマスクとして素子孔３４ｃ，３４ｄ内のシリコン表面にＮ型決定不純物としてのＰ（リン）を選択的にイオン注入する処理により素子孔３４ｃ内には各々Ｎ− 型を有するソース領域４８Ｎ１ 、ソースコンタクト領域４８Ｎ２ 、ドレイン領域４８Ｎ３ 及びドレインコンタクト領域４８Ｎ４ をそれぞれ低濃度ソース配置部Ｎ１ 、ソースコンタクト配置部Ｎ２ 、低濃度ドレイン配置部Ｎ３ 及びドレインコンタクト配置部Ｎ４ に対応して形成すると共に素子孔３４ｄ内には各々Ｎ− 型を有するソース領域４８Ｎ５ 及びドレイン領域４８Ｎ６ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ｃ，３８ｄを低抵抗化するため、これらの層にもＰイオンを注入する。Ｐイオンの注入条件は、加速電圧４０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２ とすることができる。図１３に示す抵抗素子配置部では、このときのイオン注入処理によりＳｉＮ層４０Ｒ’及びレジスト層４６Ｒの積層をマスクとしてポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ にＰをドーピングすることにより端子部Ｑ１ ，Ｑ２ の抵抗を低下させる。この後、レジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｐ，４６Ｒを除去する。
【００２６】
（５）基板上面にゲート絶縁膜３６ａ〜３６ｄ、ポリＳｉ層３８ａ〜３８ｄ、ポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ 、ＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ１ ，４０Ｎ２ ，４０Ｒ’及びフィールド絶縁膜３４を覆ってＣＶＤ法等によりサイドスペーサ材膜を被着する。サイドスペーサ材膜としては、厚さ２００ｎｍのシリコンオキサイド膜を低圧ＣＶＤ法により被着することができる。そして、ＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ１ ，４０Ｎ２ ，４０Ｒ’を残すようにサイドスペーサ材膜にエッチバック処理を施すことによりポリＳｉ層３８ａ，３８ｂ，３８ｃ，３８ｄのそれぞれの側部にサイドスペーサ５０ａ，５０ｂ，５０ｃ，５０ｄを形成すると共に図１４に示すようにポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ のそれぞれの側部にサイドスペーサ５０Ｒ１ ，５０Ｒ２ を形成する。このときのエッチバック処理としては、シリコンナイトライドのエッチング速度に対してシリコンオキサイドのエッチング速度が十分に大きい異方性ドライエッチング処理（一例は、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ１２（１），Ｊａｎ／Ｆｅｂ １９９４，ｐｐ４２７−４３２ に示されている）を用いることができる。
【００２７】
このときのエッチバック処理では、ゲート絶縁膜３６ａ〜３６ｄを選択的にエッチングすることによりソース領域４４Ｐ１ においてサイドスペーサ５０ａ及びＳｉＮ層４０Ｐ１ の間に介在する部分Ｐ１１とソースコンタクト領域４４Ｐ２ においてＳｉＮ層４０Ｐ１ で覆われた部分に隣接する部分Ｐ１２とドレイン領域４４Ｐ３ においてサイドスペーサ５０ａ及びＳｉＮ層４０Ｐ２ の間に介在する部分Ｐ１３とドレインコンタクト領域４４Ｐ４ においてＳｉＮ層４０Ｐ２ で覆われた部分に隣接する部分Ｐ１４とソース領域４４Ｐ５ においてポリＳｉ層３８ｂ及びサイドスペーサ５０ｂで覆われた部分に隣接する部分Ｐ５ とドレイン領域４４Ｐ６ においてポリＳｉ層３８ｂ及びサイドスペーサ５０ｂで覆われた部分に隣接する部分Ｐ６ とソース領域４８Ｎ１ においてサイドスペーサ５０ｃ及びＳｉＮ層４０Ｎ１ の間に介在する部分Ｎ１１とソースコンタクト領域４８Ｎ２ においてＳｉＮ層４０Ｎ１ で覆われた部分に隣接する部分Ｎ１２とドレイン領域４８Ｎ３ においてサイドスペーサ５０ｃ及びＳｉＮ層４０Ｎ２ の間に介在する部分Ｎ１３とドレインコンタクト領域４８Ｎ４ においてＳｉＮ層４０Ｎ２ で覆われた部分に隣接する部分Ｎ１４とソース領域４８Ｎ５ においてポリＳｉ層３８ｄ及びサイドスペーサ５０ｄで覆われた部分に隣接する部分Ｎ５ とドレイン領域４８Ｎ６ においてポリＳｉ層３８ｄ及びサイドスペーサ５０ｄで覆われた部分に隣接する部分Ｎ６ とをそれぞれシリサイド化予定部として露呈させる。また、ポリＳｉ層３８ａ〜３８ｄのそれぞれの上部及びポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ のそれぞれの上部もシリサイド化予定部として露呈させる。
【００２８】
（６）基板上面に素子孔３４ａ〜３４ｄ及びフィールド絶縁膜３４を覆ってレジスト層を形成し、パターニングすることによりレジスト層５２を残存させる。レジスト層５２は、素子孔３４ｃ，３４ｄとポリＳｉ層３８ｃ，３８ｄとＳｉＮ層４０Ｎ１ ，４０Ｎ２ とサイドスペーサ５０ｃ，５０ｄとを覆うように残存させる。図１５に示す抵抗素子部では、このときのレジストパターニング処理によりポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ とＳｉＮ層４０Ｒ’とサイドスペーサ５０Ｒ１ ，５０Ｒ２ とを覆うようにレジスト層５２Ｒを残存させる。
【００２９】
次に、ゲート絶縁膜３６ａ、ポリＳｉ層３８ａ及びサイドスペーサ５０ａを含む第１のゲート部とゲート絶縁膜３６ｂ、ポリＳｉ層３８ｂ及びサイドスペーサ５０ｂを含む第２のゲート部とレジスト層５２とフィールド絶縁膜３４とをマスクとし且つＳｉＮ層４０Ｐ１ ，４０Ｐ２ を介して素子孔３４ａ，３４ｂ内のシリコン表面にＰ型決定不純物としてのＢＦ２ を選択的にイオン注入する処理により素子孔３４ａ内には各々Ｐ＋ 型を有するソース領域５４Ｐ１ 及びドレイン領域５４Ｐ２ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成すると共に素子孔３４ｂ内には各々Ｐ＋ 型を有するソース領域５４Ｐ３ 及びドレイン領域５４Ｐ４ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ａ，３８ｂを低抵抗化するため、これらの層にもＢＦ２ イオンを注入する。ＢＦ２ イオンの注入条件は、加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２ とすることができる。この後、レジスト層５２，５２Ｒを除去する。
【００３０】
（７）基板上面に素子孔３４ａ〜３４ｄ及びフィールド絶縁膜３４を覆ってレジスト層を形成し、パターニングすることによりレジスト層５６を残存させる。レジスト層５６は、素子孔３６ａ，３６ｂとポリＳｉ層３８ａ，３８ｂとＳｉＮ層４０Ｐ１ ，４０Ｐ２ とサイドスペーサ５０ａ，５０ｂとを覆うように残存させる。図１６に示す抵抗素子配置部では、このときのレジストパターニング処理によりＳｉＮ層４０Ｒ’を覆い且つポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ を露呈するようにレジスト層５６Ｒを残存させる。
【００３１】
次に、ゲート絶縁膜３６ｃ、ポリＳｉ層３８ｃ及びサイドスペーサ５０ｃを含む第３のゲート部とゲート絶縁膜３６ｄ、ポリＳｉ層３８ｄ及びサイドスペーサ５０ｄを含む第４のゲート部とレジスト層５６とフィールド絶縁膜３４とをマスクとし且つＳｉＮ層４０Ｎ，４０Ｎ２ を介して素子孔３４ｃ，３４ｄ内のシリコン表面にＮ型決定不純物としてのＰを選択的にイオン注入する処理により素子孔３４ｃ内には各々Ｎ＋ 型を有するソース領域５８Ｎ１ 及びドレイン領域５８Ｎ２ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成すると共に素子孔３４ｄ内には各々Ｎ＋ 型を有するソース領域５８Ｎ３ 及びドレイン領域Ｎ４ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ｃ，３８ｄを低抵抗化するため、これらの層にもＰイオンを注入する。Ｐイオンの注入条件は、加速電圧５０ｋｅＶ、ドーズ量４×１０１５／ｃｍ２ とすることができる。図１６に示す抵抗素子配置部では、このときのイオン注入処理によりレジスト層５６ＲをマスクとしてポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ にＰをドーピングすることにより端子部Ｑ１ ，Ｑ２ の抵抗を低下させる。この後、レジスト層５６，５６Ｒを除去する。
【００３２】
（８）基板上面に全面的にシリサイド形成金属膜を被着する。シリサイド形成金属膜としては、厚さ５０ｎｍのＴｉ膜をスパッタ法で被着することができる。Ｔｉ膜を図５に関して前述したシリサイド化予定部に接触させた状態でゲート絶縁膜３６ａ〜３６ｄとＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ１ ，４０Ｎ２ とサイドスペーサ５０ａ〜５０ｄとフィールド絶縁膜３４とをマスクとしてシリサイド化処理を行なった後、基板上面から未反応のシリサイド形成金属をエッチングにより除去することによりソース領域５４Ｐ１ にはソースシリサイド層６０Ｐ１ 及び６０Ｐ２ を、ドレイン領域５４Ｐ２ にはドレインシリサイド層６０Ｐ３ 及び６０Ｐ４ を、ソース領域５４Ｐ３ にはソースシリサイド層６０Ｐ５ を、ドレイン領域５４Ｐ４ にはドレインシリサイド層６０Ｐ６ を、ソース領域５８Ｎ１ にはソースシリサイド層６０Ｎ１ 及び６０Ｎ２ を、ドレイン領域５８Ｎ２ にはドレインシリサイド層６０Ｎ３ 及び６０Ｎ４ を、ソース領域５８Ｎ３ にはソースシリサイド層６０Ｎ５ を、ドレイン領域５８Ｎ４ にはドレインシリサイド層６０Ｎ６ を、ポリＳｉ層３８ａ，３８ｂ，３８ｃ，３８ｄ上にはゲートシリサイド層６０Ｐ７ ，６０Ｐ８ ，６０Ｎ７ ，６０Ｎ８ をそれぞれ形成する。このときのＴｉシリサイド化処理としては、６００〜７００℃数十秒間の熱処理を行なうことができる。図１７に示す抵抗素子配置部では、このときのシリサイド化処理によりＳｉＮ層４０Ｒ’及びサイドスペーサ５０Ｒ１ をマスクとしてポリＳｉ層３８Ｒの端子部Ｑ１ にシリサイド層６０Ｒを形成し、同様にしてポリＳｉ層３８Ｒの端子部Ｑ２ にもシリサイド層（図示せず）を形成する。
【００３３】
この後、６０Ｐ１ 〜６０Ｐ８ 及び６０Ｎ１ 〜６０Ｎ８ の各シリサイド層を低抵抗化するための熱処理を行なう。この熱処理は、Ｔｉシリサイドの場合、８００〜９００℃数秒〜数十秒の条件で行なうことができる。
【００３４】
（９）基板上面に全面的にシリコンオキサイド等の層間絶縁膜６２を形成する。そして、ホトリソグラフィ及び選択エッチング処理により所望の接続孔を層間絶縁膜６２に形成した後、層間絶縁膜６２の上にＡｌ合金等の配線材層を被着し、パターニングすることにより配線層６４Ｐ１ 〜６４Ｐ４ ，６４Ｎ１ 〜６４Ｎ４ を形成する。配線層６４Ｐ１ ，６４Ｐ２ は、それぞれシリサイド層６０Ｐ２ ，６０Ｐ４ に接続されると共に、配線層６４Ｐ３ ，６４Ｐ４ は、それぞれシリサイド層６０Ｐ５ ，６０Ｐ６ に接続される。また、配線層６４Ｎ１ ，６４Ｎ２ は、それぞれシリサイド層６０Ｎ２ ，６０Ｎ４ に接続されると共に、配線層６４Ｎ３ ，６４Ｎ４ は、それぞれシリサイド層６０Ｎ５ ，６０Ｎ６ に接続される。
【００３５】
図１８に示す抵抗素子配置部では、前述の層間絶縁膜形成工程においてフィールド絶縁膜３４上にＳｉＮ層４０Ｒ’、サイドスペーサ５０Ｒ１ ，５０Ｒ２ 、シリサイド層６０Ｒ等を覆って層間絶縁膜６２を形成する。また、前述の接続孔形成及び配線形成工程を流用してポリＳｉ層３８Ｒの端子部Ｑ１ のシリサイド層６０Ｒにつながる配線層６４Ｒを形成し、同様にしてポリＳｉ層３８Ｒの端子部Ｑ２ のシリサイド層につながる配線層（図示せず）を形成する。
【００３６】
上記した製造工程によれば、ウェル領域３２Ｎ ，３２Ｐ には、図１９に示すようなＭＯＳ型トランジスタＴ３ ，Ｔ１ ，Ｔ４ ，Ｔ２ がそれぞれ形成される。トランジスタＴ３ は、Ｐチャンネルを有するものであり、ソース領域５４Ｐ１ においてシリサイド層６０Ｐ１ 及び６０Ｐ２ の間に図１９の抵抗Ｒ３ に相当する抵抗部が定められると共にドレイン領域５４Ｐ２ においてシリサイド層６０Ｐ３ 及び６０Ｐ４ の間に図１９の抵抗Ｒ４ に相当する抵抗部が定められている。トランジスタＴ１ は、Ｐチャンネルを有するものであり、ソース領域５４Ｐ３ の大部分をシリサイド層６０Ｐ５ が占めると共にドレイン領域５４Ｐ４ の大部分をシリサイド層６０Ｐ６ が占めている。トランジスタＴ４ は、Ｎチャンネルを有するものであり、ソース領域５８Ｎ１ においてシリサイド層６０Ｎ１ 及び６０Ｎ２ の間に図１９の抵抗Ｒ１ に相当する抵抗部が定められると共にドレイン領域５８Ｎ２ においてシリサイド層６０Ｎ３ 及び６０Ｎ４ の間に図１９の抵抗Ｒ２ に相当する抵抗部が定められている。トランジスタＴ２ は、Ｎチャンネルを有するものであり、ソース領域５８Ｎ３ の大部分をシリサイド層６０Ｎ５ が占めると共にドレイン領域５８Ｎ４ の大部分をシリサイド層６０Ｎ６ が占めている。
【００３７】
従って、トランジスタＴ１ ，Ｔ２ は、いずれも低抵抗のソース及びドレイン領域を有するものであり、トランジスタＴ３ ，Ｔ４ は、いずれも高抵抗のソース及びドレイン領域を有するものである。このため、トランジスタＴ３ ，Ｔ４ は、トランジスタＴ１ ，Ｔ２ に比べてＥＳＤ耐性が高くなる。
【００３８】
上記した製造工程によれば、Ｔ３ 又はＴ４ のいずれのトランジスタについても、抵抗部の抵抗値ばらつきを抑制することができると共に工程数を低減することができる。例えばトランジスタＴ４ については、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ に自己整合した形でシリサイド層６０Ｎ１ 〜６０Ｎ４ を形成するので、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ の形成位置がホトリソグラフィ処理時のホトマスクの位置合せずれ等により若干ずれても、シリサイド層６０Ｎ１ 及び６０Ｎ２ の間にＳｉＮ層４０Ｎ１ に対応して定められる抵抗部の抵抗とシリサイド層６０Ｎ３ 及び６０Ｎ４ の間にＳｉＮ層４０Ｎ２ に対応して定められる抵抗部の抵抗は、いずれも実質的に変動しない。また、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ を介してＮ＋ 型領域５８Ｎ１ ，５８Ｎ２ の形成のための不純物ドーピングを行なった後、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ をマスクとしてシリサイド化処理を行なうので、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ を除去しなくてよい。
【００３９】
上記した製造工程によれば、ゲート用のポリＳｉ層３８ａ〜３８ｄには、２回の不純物ドーピングを行なうと共にシリサイド層６０Ｐ７ ，６０Ｐ８ ，６０Ｎ７ ，６０Ｎ８ を形成したので、低抵抗のゲート電極乃至配線を実現することができる。一方、抵抗用のポリＳｉ層３８Ｒでは、２回の不純物ドーピング及びシリサイド層の形成により端子部Ｑ１ ，Ｑ２ を低抵抗化すると共に抵抗とすべき部分をＳｉＮ層４０Ｒ’及びレジスト層４６Ｒ，５６Ｒで覆ったので、精度よく高抵抗を実現することができる。
【００４０】
上記した製造工程によれば、高抵抗のソース及びドレイン領域を有するコンプリメンタリなＭＯＳ型トランジスタＴ３ ，Ｔ４ と、高抵抗の抵抗素子（図１８の３８Ｒ）とを備えたＩＣを簡単な工程で製造することができる。すなわち、レジスト層４２Ｐ１ ，４２Ｐ２ は、レジスト層４２Ｎのパターニング工程を流用して形成すると共に、レジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｒは、レジスト層４６Ｐのパターニング工程を流用して形成し、さらにレジスト層５２Ｒ，５６Ｒは、それぞれレジスト層５２，５６のパターニング工程を流用して形成するようにしたので、ホトリソグラフィ工程の数は、通常のサリサイドプロセスを用いるＣＭＯＳ型ＩＣの製法と同数であり、新たなホトリソグラフィ工程を追加しなくてよい。
【００４１】
図９及び図１９は、ＥＳＤ耐性が高いというトランジスタＴ３ ，Ｔ４ の特長を生かして保護回路ＰＣを構成した例を示すもので、保護回路ＰＣは、出力バッファ回路ＯＢと、基板３０の上部に出力端子として設けたパッド電極（いわゆるボンディングパッド）ＰＤとの間に接続される。ウェル領域３２Ｎ ，３２Ｐ の配線は、図９では図示を省略したが、図１９ではサブストレート配線として示されている。
【００４２】
出力バッファ回路ＯＢにおいて、トランジスタＴ１ のドレインシリサイド層６０Ｐ６ とトランジスタＴ２ のドレインシリサイド層６０Ｎ６ とが相互接続され、その接続点Ｘ１ がパッド電極ＰＤに接続される。トランジスタＴ１ のソースシリサイド層６０Ｐ５ とＮ型ウェル領域３２Ｎ とが高電位ＶＤＤの電源ラインに接続されると共に、トランジスタＴ２ のソースシリサイド層６０Ｎ５ とＰ型ウェル領域３２Ｐ とが低電位ＶＳＳの電源ラインに接続される。トランジスタＴ１ ，Ｔ２ のドレイン接続点Ｘ１ とトランジスタＴ１ のゲートシリサイド層６０Ｐ８ とトランジスタＴ２ のゲートシリサイド層６０Ｎ８ とがそれぞれＩＣの内部回路に接続される。
【００４３】
保護回路ＰＣにおいて、トランジスタＴ３ のドレインシリサイド層６０Ｐ４ とトランジスタＴ４ のドレインシリサイド層６０Ｎ４ とが相互接続され、その接続点Ｘ２ がパッド電極ＰＤに接続される。トランジスタＴ３ のソースシリサイド層６０Ｐ２ とゲートシリサイド層６０Ｐ７ とＮ型ウェル領域３２Ｎ とがＶＤＤの電源ラインに接続されると共に、トランジスタＴ４ のソースシリサイド層６０Ｎ２ とゲートシリサイド層６０Ｎ７ とＰ型ウェル領域３２Ｐ とがＶＳＳの電源ラインに接続される。
【００４４】
図２０は、トランジスタＴ４ の断面構造を拡大して示すもので、図９，１９と同様の部分には同様の符号を付して詳細な説明を省略する。
【００４５】
Ｎ＋ 型ソース領域５８Ｎ１ とＰ型ウェル領域３２Ｐ とＮ＋ 型ドレイン領域５８Ｎ２ とがラテラルバイポーラトランジスタＢＰを構成する。ドレインシリサイド層６０Ｎ４ が接続点Ｘ２ を介してパッド電極ＰＤに接続されると共に、ソースシリサイド層６０Ｎ２ とゲートシリサイド層６０Ｎ７ とウェル領域３２Ｐ とがＶＳＳの電源ラインに接続される。ソースシリサイド層６０Ｎ１ ，６０Ｎ２ の間には抵抗Ｒ１ に相当する抵抗部が設けられると共にドレインシリサイド層６０Ｎ３ ，６０Ｎ４ の間には抵抗Ｒ２ に相当する抵抗部が設けられている。
【００４６】
例えばＩＣの製造中又は運搬中にパッド電極ＰＤにＥＳＤ等の過大入力が印加されると、トランジスタＢＰのコレクタＰＮ接合が回復可能なブレークダウンを起こし、抵抗Ｒ２ −トランジスタＢＰ−抵抗Ｒ１ の経路で電流が流れ、ＶＳＳの電源ラインに吸収される。このため、出力バッファ回路ＯＢ内のトランジスタＴ１ ，Ｔ２ や内部回路のトランジスタは、過大入力から保護される。これと同様の保護動作は、トランジスタＴ３ においてＶＤＤの電源ラインが何等かの原因で低電位にされたときにも行なわれることがある。
【００４７】
ソース及びドレイン領域がシリサイド層６０Ｐ５ ，６０Ｐ６ ，６０Ｎ５ ，６０Ｎ６ により低抵抗化されたトランジスタＴ１ ，Ｔ２ を用いて保護回路ＰＣを構成した場合は、ゲート絶縁膜の近傍に電流が集中してゲート絶縁膜の熱破壊を招きやすく、十分な保護機能が得られない。このための対策として、トランジスタサイズを大きくすることが考えられているが、これでは高集積化に不利である。
【００４８】
この発明では、ソース及びドレイン領域にＲ３ ，Ｒ４ に相当する抵抗部を有するトランジスタＴ３ と、ソース及びドレイン領域にＲ１ ，Ｒ２ に相当する抵抗部を有するトランジスタＴ４ とを用いて保護回路ＰＣを構成したので、ゲート絶縁膜の近傍での電流集中が緩和され、ゲート絶縁膜の熱破壊が起きにくい。従って、トランジスタサイズを特に大きくしなくても所望の保護機能を得ることができ、高集積化に有利となる。
【００４９】
この発明は、上記した実施形態に限定されるものではなく、種々の改変形態で実施可能なものである。例えば、次の（１）〜（６）のような変更が可能である。
【００５０】
（１）図１の工程では、ゲート用ポリＳｉ層３８ａ〜３８ｄをパターニングする際にゲートパターンと同じパターンでゲート絶縁膜をパターニングしてもよい。
【００５１】
（２）ゲート電極層としては、ポリＳｉ層に限らず、ポリＳｉ層上にシリサイド層を重ねたポリサイド層等を使用してもよい。ゲート電極層としてポリサイド層を用いた場合には、図８で述べたようなシリサイド化処理において、ポリサイド層の上部でのシリサイド化を省略してもよい。
【００５２】
（３）不純物ドーピングは、Ｐ型決定不純物、Ｎ型決定不純物、Ｐ型決定不純物及びＮ型決定不純物の順に行なったが、他の順序で行なうこともできる。
【００５３】
（４）ポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ を低抵抗化するためには、Ｎ型決定不純物の代りにＰ型決定不純物をドーピングしてもよい。
【００５４】
（５）図１に示したゲート用ポリＳｉ層３８ａ〜３８ｄ及び図１０に示した抵抗用ポリＳｉ層３８Ｒとしては、ノンドープ（何もドープされていない）ポリＳｉ層の代りに導電型決定不純物がドープされたポリＳｉ層を用いてもよく、このようにすると、抵抗値の制御が簡単になる利点がある。一例として、シリサイド化されていないＮ型のポリＳｉ層は、シリサイド化されたポリＳｉ層のシート抵抗が５Ω／□程度であるのに対してシート抵抗が３５Ω／□程度あり、高抵抗材料として利用可能である。ポリＳｉ層３８ａ〜３８ｄ，３８ＲとしてＮ型ポリＳｉ層を用いるためには、基板上面にＣＶＤ法によりノンドープのポリＳｉ層を被着した後、図１，１０に関して前述したようなゲート及び抵抗のパターニング処理を行なう前に該ノンドープのポリＳｉ層に拡散炉等を用いてＰ（リン）等のＮ型決定不純物を高濃度にドープして該ノンドープのポリＳｉ層を全面的にＮ型化すればよい（このようなＮ型化は、パターニング処理の後でも可能である）。このようにした場合、図３及び図６のイオン注入処理によりポリＳｉ層３８ａ，３８ｂを構成するＮ型ポリＳｉ層にＰ型決定不純物がカウンタードープされ、Ｎ型決定不純物の濃度とＰ型決定不純物の濃度とが同程度であれば互いに打ち消し合って不純物濃度のばらつきの制御が困難となる。そこで、Ｐ型決定不純物がドープされてもそれを無視できる程度に高濃度にＮ型決定不純物をポリＳｉ層のＮ型化の際にドープしておく。この結果、Ｎ型決定不純物が支配的となり、Ｐ型決定不純物の導入による不純物濃度のばらつきを抑制することができる。この場合、図３及び図６のイオン注入処理では、図１２及び図１５に示したポリＳｉ層３８ＲにＰ型決定不純物が注入されても問題がないので、レジスト層４２Ｒ，５２Ｒを省略することができる。
【００５５】
（６）保護回路ＰＣは、出力バッファ回路ＯＢの出力側でなく、入力バッファ回路の入力側に接続し、ＩＣの入力部を保護するようにしてもよい。
【００５６】
【発明の効果】
以上のように、この発明によれば、ソース配置部において第１のマスク層に自己整合した形で低不純物濃度の第１ソース領域及びソースコンタクト領域を形成すると共にドレイン配置部において第２のマスク層に自己整合した形で低不純物濃度の第１ドレイン領域及びドレインコンタクト領域を形成した後、第１及び第２のマスク層を介して高濃度の不純物ドーピングを行なうことによりソース配置部及びドレイン配置部にそれぞれ対応して第２ソース領域及び第２ドレイン領域を形成し、さらに第１のマスク層に自己整合した形で第１及び第２のソースシリサイド層を形成すると共に第２のマスク層に自己整合した形で第１及び第２のドレインシリサイド層を形成するようにしたので、第１及び第２のソースシリサイド層間には第１のマスク層に対応して第１の抵抗部を定めることができると共に第１及び第２のドレインシリサイド層間には第２のマスク層に対応して第２の抵抗部を定めることができる。
【００５７】
従って、第１及び第２のマスク層を形成する際に第１及び第２のマスク層の位置がソース配置部及びドレイン配置部に対して若干ずれることがあっても、その位置変動により第１及び第２の抵抗部の抵抗は実質的に変動せず、抵抗値ばらつきを抑制することができる。また、第１及び第２のマスク層は除去しなくてよいので、工程数を低減することができる。この結果、ＥＳＤ耐性が高いＭＯＳ型トランジスタを歩留りよく製造可能となる。
【００５８】
この発明によれば、各々一導電型のチャンネルを有する第１及び第２のＭＯＳ型トランジスタを形成する際に、第１のＭＯＳ型トランジスタではソース及びドレイン領域に抵抗部を形成すると共に第２のＭＯＳ型トランジスタではソース及びドレイン領域に抵抗部を形成しない。この場合、第１のＭＯＳ型トランジスタの製造工程の一部を流用することによって第２のＭＯＳ型トランジスタを形成するようにしたので、第１のＭＯＳ型トランジスタのみを形成する場合に比べて工程数が増大しない。
【００５９】
この発明によれば、互いに導電型を異にするチャンネルを有する第１及び第２のＭＯＳ型トランジスタを形成する際に、第１及び第２のＭＯＳ型トランジスタのいずれにおいてもソース及びドレイン領域に抵抗部を形成する。この場合、第１のＭＯＳ型トランジスタの抵抗部を覆うレジスト層は、第２のＭＯＳ型トランジスタの配置部を覆うレジスト層を形成するためのホトリソグラフィ工程を流用することで形成すると共に、第２のＭＯＳトランジスタの抵抗部を覆うレジスト層は、第１のＭＯＳ型トランジスタの配置部を覆うレジスト層を形成するためのホトリソグラフィ工程を流用することで形成するようにしたので、通常のサリサイドプロセスを用いるＣＭＯＳ型ＩＣの製法に比べてホトリソグラフィ工程数が増大しない。
【００６０】
この発明によれば、サリサイドプロセスを用いてＭＯＳ型トランジスタ及び抵抗素子を形成する際に、ＭＯＳ型トランジスタではソース及びドレイン領域に抵抗部を形成すると共に抵抗素子では抵抗部を高抵抗とし且つ端子部を低抵抗とする。この場合、抵抗素子の抵抗部を覆うマスクは、ＭＯＳ型トランジスタの抵抗部を覆うマスクを形成する処理を流用して形成するので、工程が簡単となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るＣＭＯＳ型ＩＣの製法におけるポリＳｉパターニング工程を示す平面図及び断面図である。
【図２】図１の工程に続くＳｉＮ被着工程を示す平面図及び断面図である。
【図３】図２の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図４】図３の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図５】図４の工程に続くサイドスペーサ形成工程を示す平面図及び断面図である。
【図６】図５の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図７】図６の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図８】図７の工程に続くシリサイド化工程を示す平面図及び断面図である。
【図９】図８の工程に続く絶縁膜形成及び配線形成工程を示す平面図及び断面図である。
【図１０】図１のポリＳｉパターニング工程における抵抗素子を示す平面図及び断面図である。
【図１１】図２のＳｉＮ被着工程における抵抗素子を示す断面図である。
【図１２】図３の選択エッチング及びイオン注入工程における抵抗素子を示す断面図である。
【図１３】図４の選択エッチング及びイオン注入工程における抵抗素子を示す平面図及び断面図である。
【図１４】図５のサイドスペーサ形成工程における抵抗素子を示す平面図及び断面図である。
【図１５】図６の選択エッチング及びイオン注入工程における抵抗素子を示す断面図である。
【図１６】図７の選択エッチング及びイオン注入工程における抵抗素子を示す断面図である。
【図１７】図８のシリサイド化工程における抵抗素子を示す断面図である。
【図１８】図９の絶縁膜形成及び配線形成工程における抵抗素子を示す断面図である。
【図１９】図９のＩＣの等価回路を示す回路図である。
【図２０】図１９の回路の保護動作を説明するための断面図である。
【図２１】従来のＣＭＯＳ型ＩＣの製法におけるＴｉ被着工程を示す断面図である。
【図２２】図２１の工程に続くシリサイド化工程を示す断面図である。
【図２３】図２２の工程に続くシリサイド化防止膜除去及びイオン注入工程を示す断面図である。
【符号の説明】
３０：シリコン基板、３２Ｎ ，３２Ｐ ：ウェル領域、３４：フィールド絶縁膜、３６ａ〜３６ｄ：ゲート絶縁膜、３８ａ〜３８ｄ：ゲート用ポリＳｉ層、３８Ｒ：抵抗用ポリＳｉ層、４０，４０Ｐ１ ，４０Ｐ２ ，４０Ｎ，４０Ｎ１ ，４０Ｎ２ ，４０Ｒ：マスク用ＳｉＮ層、４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２Ｒ，４６Ｐ，４６Ｎ１ ，４６Ｎ２ ，４６Ｒ，５２，５２Ｒ，５６，５６Ｒ：レジスト層、４４Ｐ１ 〜４４Ｐ６ ：Ｐ− 型領域、４８Ｎ１ 〜４８Ｎ６ ：Ｎ− 型領域、５０ａ〜５０ｄ，５０Ｒ１ ，５０Ｒ２ ：サイドスペーサ、５４Ｐ１ 〜５４Ｐ４ ：Ｐ＋ 型領域、５８Ｎ１ 〜５８Ｎ４ ：Ｎ＋ 型領域、６０Ｐ１ 〜６０Ｐ８ ，６０Ｎ１ 〜６０Ｎ８ ，６０Ｒ：シリサイド層、６２：層間絶縁膜、６４Ｐ１ 〜６４Ｐ４ ，６４Ｎ１ 〜６４Ｎ４ ，６４Ｒ：配線層、Ｑ１ ，Ｑ２ ：端子部、ＰＣ：保護回路、ＯＢ：出力バッファ回路、Ｔ１ 〜Ｔ４ ：ＭＯＳ型トランジスタ、Ｒ１ 〜Ｒ４ ：抵抗。
【発明の属する技術分野】
この発明は、ＭＯＳ型トランジスタを有するＩＣ（集積回路）等の半導体装置の製法に関し、特にサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ） プロセスを用いてＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ） 構造のＭＯＳ型トランジスタを形成する際に例えばドレイン配置部において抵抗とすべき部分を覆うマスク層に自己整合した形で低不純物濃度の第１ドレイン領域及びドレインコンタクト領域を形成した後マスク層を介して高濃度の不純物ドーピングを行なうことによりドレイン配置部に対応して第２ドレイン領域を形成し、さらにマスク層に自己整合した形で第１及び第２のドレインシリサイド層を形成してこれらのシリサイド層間にマスク層に対応して抵抗部を定めることにより抵抗部の抵抗値ばらつきを抑制すると共に工程の簡略化を図ったものである。
【０００２】
【従来の技術】
従来、サリサイドプロセスを用いて低抵抗のソース及びドレイン領域を有するＬＤＤ構造のＭＯＳ型トランジスタを製造する方法が知られている。このような方法によると、高抵抗を必要とする入出力保護回路等の回路部においては、ソース及びドレイン領域のサイズを大きくする必要があり、高集積化に不利であった。
【０００３】
そこで、サリサイドプロセスを改良して高抵抗のソース及びドレイン領域を有するＬＤＤ構造のＭＯＳ型トランジスタを製造する方法が提案されている（例えば、特開平５−３１７３号公報参照）。図２１〜２３は、このような方法に従って高抵抗のソース及びドレイン領域を有するＭＯＳ型トランジスタと低抵抗のソース及びドレイン領域を有するＭＯＳ型トランジスタとを製造する工程を示すものである。
【０００４】
図２１の工程では、Ｐ型シリコン基板１０の表面に素子孔１１ａ，１１ｂを有するフィールド絶縁膜１１を形成した後、素子孔１１ａ，１１ｂ内のシリコン表面にゲート絶縁膜１２ａ，１２ｂを形成する。基板上面にポリＳｉ（シリコン）層及びＷＳｉ（タングステンシリサイド）層を順次に被着した後、ポリＳｉ及びＷＳｉの積層を所望のゲートパターンに従ってパターニングしてゲート電極層Ｇａ，Ｇｂをそれぞれゲート絶縁膜１２ａ，１２ｂの上に形成する。ゲート電極層Ｇａは、パターニングの結果として残存するポリＳｉ層１３ａ及びＷＳｉ層１４ａの積層からなり、ゲート電極層Ｇｂは、パターニングの結果として残存するポリＳｉ層１３ｂ及びＷＳｉ層１４ｂの積層からなる。
【０００５】
次に、ゲート絶縁膜１２ａ及びゲート電極層Ｇａの積層とゲート絶縁膜１２ｂ及びゲート電極層Ｇｂの積層とフィールド絶縁膜１１とをマスクとして素子孔１１ａ，１１ｂ内のシリコン表面にＮ型決定不純物を選択的にドーピングすることによりＮ− 型のソース領域１５ｓ及びドレイン領域１５ｄを形成すると共にＮ− 型のソース領域１６ｓ及びドレイン領域１６ｄを形成する。そして、基板上面にサイドスペーサ材膜としてシリコンオキサイド膜を被着した後、サイドスペーサ材膜にエッチバック処理を施すことによりゲート電極層Ｇａの両側部にサイドスペーサ１７ｓ，１７ｄを形成すると共にゲート電極層Ｇｂの両側部にサイドスペーサ１８ｓ，１８ｄを形成する。また、このときのエッチバック処理によりゲート絶縁膜１２ａ，１２ｂにおいてゲート電極層Ｇａ，Ｇｂ及びサイドスペーサ１７ｓ，１７ｄ，１８ｓ，１８ｄに覆われない部分をエッチングしてソース領域１５ｓ，１６ｓ及びドレイン領域１５ｄ，１６ｄにおいてゲート絶縁膜１２ａ，１２ｂのエッチング部分に対応する部分をそれぞれ露呈させる。
【０００６】
次に、基板上面にシリサイド化防止膜としてシリコンオキサイド膜を被着した後、レジスト層をマスクとしてシリサイド化防止膜を選択的にエッチングすることによりゲート絶縁膜１２ａ、ゲート電極層Ｇａ及びサイドスペーサ１７ｓ，１７ｄを含む第１のゲート部とソース領域１５ｓにおいて第１のゲート部に隣接する部分Ｒｓとドレイン領域１５ｄにおいて第１のゲート部に隣接する部分Ｒｄとを覆うようにシリサイド化防止膜１９を残存させる。この後、基板上面にシリサイド形成金属膜としてＴｉ（チタン）膜２０を被着する。
【０００７】
図２２の工程では、シリサイド化処理を行なった後、Ｔｉ膜２０の未反応部分をエッチングにより除去する。この結果、ソース領域１５ｓ、ドレイン領域１５ｄ、ソース領域１６ｓ及びドレイン領域１６ｄにそれぞれシリサイド層２１ｓ，２１ｄ，２２ｓ及び２２ｄが形成される。このとき、ゲート電極層ＧｂのＷＳｉ層１４ｂではシリサイド化反応が生じない。
【０００８】
図２３の工程では、シリサイド化防止膜１９をエッチングにより除去する。そして、ゲート絶縁膜１２ａ、ゲート電極層Ｇａ及びサイドスペーサ１７ｓ，１７ｄを含む第１のゲート部とゲート絶縁膜１２ｂ、ゲート電極層Ｇｂ及びサイドスペーサ１８ｓ，１８ｄを含む第２のゲート部とフィールド絶縁膜１１とをマスクとし且つシリサイド層２１ｓ，２１ｄ，２２ｓ，２２ｄを介して素子孔１１ａ，１１ｂ内のシリコン表面にＮ型決定不純物を選択的にドーピングすることによりＮ＋ 型のソース領域２３ｓ及びドレイン領域２３ｄを形成すると共にＮ＋ 型のシリコン領域２４ｓ及びドレイン領域２４ｄを形成する。
【０００９】
上記した製法によれば、素子孔１１ａ内に形成されるＭＯＳ型トランジスタでは、ソース領域２３ｓにおいてシリサイド化防止膜１９で直接覆われていた部分Ｒｓとドレイン領域２３ｄにおいてシリサイド化防止膜１９で直接覆われていた部分Ｒｄとにはシリサイド層が形成されず、これらの部分Ｒｓ，Ｒｄはいずれも高抵抗部となる。一方、素子孔１１ｂ内に形成されるＭＯＳ型トランジスタでは、ソース領域２４ｓ及びドレイン領域２４ｄのいずれにも膜１９のようなシリサイド化防止膜を配置しなかったので、シリサイド層２２ｓ及び２２ｄは、それぞれソース領域２４ｓ及びドレイン領域２４ｄの大部分を占めるようになり、シリコン領域２４ｓ及びドレイン領域２４ｄはいずれも低抵抗となる。
【００１０】
通常、素子孔１１ａ内のＭＯＳ型トランジスタは、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐性が高いもので、ＩＣの入出力バッファ回路等に使用される。また、素子孔１１ｂ内のＭＯＳ型トランジスタは、ＥＳＤ耐性が低いもので、ＩＣの内部回路等に使用される。
【００１１】
【発明が解決しようとする課題】
上記した製法によると、シリサイド化防止膜１９の形成位置は、ホトリソグラフィ処理によりエッチングマスクとしてのレジスト層を形成する際の位置合せずれに応じて若干ずれることがある。このため、高抵抗部Ｒｓ，Ｒｄの抵抗値のばらつきが大きいという問題点がある。
【００１２】
また、通常のサリサイドプロセスに比べてシリサイド化防止膜の被着、パターニング及び除去の３工程を追加する必要があり、工程数が多いという問題点もある。
【００１３】
この発明の目的は、これらの問題点を解決し、ＥＳＤ耐性が高いＭＯＳ型トランジスタを歩留りよく製造することができる新規な半導体装置の製法を提供することにある。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置の製法は、
一導電型のチャンネルを有するＭＯＳ型トランジスタを形成すべきシリコン領域を一方の主面に有する基板を用意する工程と、
前記シリコン領域上に位置する素子孔を有するフィールド絶縁膜を前記基板の一方の主面に形成する工程と、
前記素子孔内のシリコン表面を覆ってゲート絶縁膜を形成する工程と、
前記素子孔をソース配置部及びドレイン配置部に分けるように前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ソース配置部を前記ゲート電極層に近い低濃度ソース配置部と前記ゲート電極層から遠いソースコンタクト配置部とに分けるように前記ソース配置部に絶縁性の第１のマスク層を配置すると共に、前記ドレイン配置部を前記ゲート電極層に近い低濃度ドレイン配置部と前記ゲート電極層から遠いドレインコンタクト配置部とに分けるように前記ドレイン配置部に絶縁性の第２のマスク層を配置する工程と、
前記ゲート絶縁膜及び前記ゲート電極層の積層と前記第１及び第２のマスク層と前記フィールド絶縁膜とをマスクとして前記素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより比較的低不純物濃度の第１ソース及び第１ドレイン領域をそれぞれ前記低濃度ソース配置部及び低濃度ドレイン配置部に対応して形成すると共に比較的低不純物濃度のソースコンタクト領域及びドレインコンタクト領域をそれぞれ前記ソースコンタクト配置部及び前記ドレインコンタクト配置部に対応して形成する工程と、
前記ゲート絶縁膜と前記ゲート電極層と前記第１及び第２のマスク層と前記フィールド絶縁膜とを覆って絶縁性のサイドスペーサ材膜を被着する工程と、
前記第１及び第２のマスク層を残すように前記サイドスペーサ材膜にエッチバック処理を施すことにより前記ゲート電極層において前記第１ソース及び第１ドレイン領域に面した側部にそれぞれ第１及び第２のサイドスペーサを形成すると共に前記第１ソース領域において前記第１のサイドスペーサ及び前記第１のマスク層の間に介在する部分と前記第１ドレイン領域において前記第２のサイドスペーサ及び前記第２のマスク層の間に介在する部分と前記ソースコンタクト領域において前記第１のマスク層で覆われた部分に隣接する部分と前記ドレインコンタクト領域において前記第２のマスク層で覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させる工程と、
前記ゲート絶縁膜と前記ゲート電極層と前記第１及び第２のサイドスペーサとを含むゲート部及び前記フィールド絶縁膜をマスクとし且つ前記第１及び第２のマスク層を介して前記素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより比較的高不純物濃度の第２ソース及び第２ドレイン領域をそれぞれ前記ソース配置部及び前記ドレイン配置部に対応して形成する工程と、
前記ゲート絶縁膜と前記第１及び第２のサイドスペーサと前記第１及び第２のマスク層と前記フィールド絶縁膜とをマスクとして前記第１ソース領域、前記ソースコンタクト領域、前記第１ドレイン領域及び前記ドレインコンタクト領域のそれぞれのシリサイド化予定部にシリサイド形成金属を接触させた状態でシリサイド化処理を行なった後、未反応のシリサイド形成金属を除去することにより前記第１ソース領域のシリサイド化予定部及び前記ソースコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のソースシリサイド層を形成すると共に前記第１ドレイン領域のシリサイド化予定部及び前記ドレインコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のドレインシリサイド層を形成し、それによって前記第１及び第２のソースシリサイド層間に前記第１のマスク層に対応して第１の抵抗部を定めると共に前記第１及び第２のドレインシリサイド層間に前記第２のマスク層に対応して第２の抵抗部を定める工程と
を含むものである。
【００１５】
この発明の方法によれば、ソース配置部において第１のマスク層に自己整合した形で第１ソース領域及びソースコンタクト領域が形成されると共にドレイン配置部において第２のマスク層に自己整合した形で第１ドレイン領域及びドレインコンタクト領域が形成される。そして、第１及び第２のマスク層を介しての不純物導入によりソース配置部及びドレイン配置部にそれぞれ対応して第２ソース領域及び第２ドレイン領域が形成される。この後、第１のマスク層に自己整合した形で第１及び第２のソースシリサイド層が形成されると共に第２のマスク層に自己整合した形で第１及び第２のドレインシリサイド層が形成され、それによって第１及び第２のソースシリサイド層間に第１のマスク層に対応して第１の抵抗部が定められると共に第１及び第２のドレインシリサイド層間に第２のマスク層に対応して第２の抵抗部が定められる。
【００１６】
従って、レジスト層をマスクとする選択エッチング処理により第１及び第２のマスク層を形成する際にレジストパターニング用のホトマスクの位置合せずれ等により第１及び第２のマスク層の位置がソース配置部及びドレイン配置部に対して若干ずれたとしても、その位置変動により第１及び第２のマスク層のソース−ドレイン方向の長さは実質的に変動せず、第１及び第２の抵抗部の抵抗も実質的に変動しない。このため、第１及び第２の抵抗部の抵抗値ばらつきを抑制することができる。
【００１７】
また、この発明の方法にあっては、第１及び第２のマスク層を介して高濃度の不純物導入を行なった後第１及び第２のマスク層をマスクとしてシリサイド化処理を行なうようにしたので、第１及び第２のマスク層を除去する必要がなく、工程が簡単となる。
【００１８】
【発明の実施の形態】
図１〜９は、この発明の一実施形態に係るＣＭＯＳ（コンプリメンタリＭＯＳ）型ＩＣの製造工程を示すもので、各々の図に対応する工程（１）〜（９）を順次に説明する。図１〜９においては、図１で代表的に示すように（Ａ）のＢ−Ｂ’線に沿う断面及び（Ａ）のＣ−Ｃ’線に沿う断面をそれぞれ（Ｂ）及び（Ｃ）に示す。また、図１０〜１８は、ＣＭＯＳ型ＩＣにおける抵抗素子の形成工程を示すもので、図１０，１３，１４においては、図１０で代表的に示すように（Ａ）のＤ−Ｄ’線に沿う断面を（Ｂ）に示し、図１１，１２，１５〜１８においても図１０（Ａ）のＤ−Ｄ’線個所と同様の個所の断面を示す。
【００１９】
（１）シリコン基板３０の一方の主面には、Ｎ型ウェル領域３２Ｎ とＰ型ウェル領域３２Ｐ とをイオン注入法等により形成した後、ウェル領域３２Ｎ 上に位置する素子孔３４ａ，３４ｂとウェル領域３２Ｐ 上に位置する素子孔３４ｃ，３４ｄとを有するフィールド絶縁膜３４を選択酸化法により形成する。フィールド絶縁膜３４は、一例として４００ｎｍの厚さのシリコンオキサイド膜からなる。素子孔３４ａ，３４ｂ，３４ｃ，３４ｄは、図１９に示すようなＰチャンネルＭＯＳ型トランジスタＴ３ ，ＰチャンネルＭＯＳ型トランジスタＴ１ ，ＮチャンネルＭＯＳ型トランジスタＴ４ ，ＮチャンネルＭＯＳ型トランジスタＴ２ をそれぞれ配置するためのものである。素子孔３４ａ，３４ｂ，３４ｃ，３４ｄ内のシリコン表面にはそれぞれゲート絶縁膜３６ａ，３６ｂ，３６ｃ，３６ｄを熱酸化法等により形成する。ゲート絶縁膜３６ａ〜３６ｄは、一例として１０ｎｍの厚さのシリコンオキサイド膜からなる。
【００２０】
次に、基板上面にフィールド絶縁膜３４及びゲート絶縁膜３６ａ〜３６ｄを覆ってポリＳｉ層をＣＶＤ（ケミカル・ベーパー・デポジション）法等により被着する。このときのポリＳｉ層としては、厚さ２０ｎｍのポリＳｉ層を低圧ＣＶＤ法により被着することができる。周知のホトリソグラフィ及び選択的エッチング処理により所望のゲートパターンに従ってポリＳｉ層をパターニングすることによりゲート絶縁膜３６ａ，３６ｂ，３６ｃ，３６ｄの上にそれぞれゲート用ポリＳｉ層３８ａ，３８ｂ，３８ｃ，３８ｄを形成する。ポリＳｉ層３８ａは、素子孔３４ａをソース配置部Ｓ及びドレイン配置部Ｄに分けるように形成し、素子孔３４ｂ〜３４ｄについても同様にしてポリＳｉ層３８ｂ〜３８ｄを形成する。図１０に示す抵抗素子配置部では、このときのポリＳｉパターニング処理によりフィールド絶縁膜３４の上に一例としてコの字状の平面パターンを有する抵抗用ポリＳｉ層３８Ｒを形成する。
【００２１】
（２）基板上面にフィールド絶縁膜３４、ゲート絶縁膜３６ａ〜３６ｄ及びポリＳｉ層３８ａ〜３８ｄを覆ってマスク用ＳｉＮ（シリコンナイトライド）層４０をＣＶＤ法等により被着する。ＳｉＮ層４０としては、厚さ２０ｎｍのＳｉＮ層を低圧ＣＶＤ法により被着することができる。図１１に示す抵抗素子配置部では、このときの被着処理によりフィールド絶縁膜３４の上にポリＳｉ層３８Ｒを覆うようにＳｉＮ層４０を形成する。
【００２２】
（３）基板上面にＳｉＮ層４０を覆ってレジスト層を形成し、パターニングすることによりレジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎを残存させる。レジスト層４２Ｐ１ は、素子孔３４ａにおいてソース配置部Ｓを低濃度ソース配置部Ｐ１ とソースコンタクト配置部Ｐ２ とに分けるように残存させると共に、レジスト層４２Ｐ２ は、素子孔３４ａにおいてドレイン配置部Ｄを低濃度ドレイン配置部Ｐ３ とドレインコンタクト配置部Ｐ４ とに分けるように残存させる。レジスト層４２Ｎは、素子孔３４ｃ，３４ｄを覆うように残存させる。図１２に示す抵抗素子配置部では、このときのレジストパターニング処理によりポリＳｉ層３８Ｒを覆うようにレジスト層４２Ｒを残存させる。
【００２３】
次に、レジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２ＲをマスクとしてＳｉＮ層４０を選択的にウェットエッチング又はドライエッチングすることによりＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ，４０Ｒをそれぞれレジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２Ｒに対応した平面パターンで残存させる。そして、ゲート絶縁膜３６ａ及びポリＳｉ層３８ａの積層とゲート絶縁膜３６ｂ及びポリＳｉ層３８ｂの積層とＳｉＮ層４０Ｐ１ 及びレジスト層４２Ｐ１ の積層とＳｉＮ層４０Ｐ２ 及びレジスト層４２Ｐ２ の積層とレジスト層４２Ｎ，４２Ｒとフィールド絶縁膜３４とをマスクとして素子孔３４ａ，３４ｂ内のシリコン表面にＰ型決定不純物としてのＢＦ２ を選択的にイオン注入する処理により素子孔３４ａ内には各々Ｐ− 型を有するソース領域４４Ｐ１ 、ソースコンタクト領域４４Ｐ２ 、ドレイン領域４４Ｐ３ 及びドレインコンタクト領域４４Ｐ４ をそれぞれ低濃度ソース配置部Ｐ１ 、ソースコンタクト配置部Ｐ２ 、低濃度ドレイン配置部Ｐ３ 及びドレインコンタクト配置部Ｐ４ に対応して形成すると共に素子孔３４ｂ内には各々Ｐ− 型を有するソース領域４４Ｐ５ 及びドレイン領域４６Ｐ６ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ａ，３８ｂを低抵抗化するため、これらの層にもＢＦ２ イオンを注入する。ＢＦ２ イオンの注入条件は、加速電圧４０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２ とすることができる。この後、周知のアッシング処理等によりレジスト層４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２Ｒを除去する。
【００２４】
（４）基板上面にフィールド絶縁膜３４及びＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ，４０Ｒを覆ってレジスト層を形成し、パターニングすることによりレジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｐを残存させる。レジスト層４６Ｎ１ は、素子孔３４ｃにおいてソース配置部Ｓを低濃度ソース配置部Ｎ１ とソースコンタクト配置部Ｎ２ とに分けるように残存させると共に、レジスト層４６Ｎ２ は、素子孔３４ｃにおいてドレイン配置部Ｄを低濃度ドレイン配置部Ｎ３ とドレインコンタクト配置部Ｎ４ とに分けるように残存させる。レジスト層４６Ｐは、素子孔３４ａ，３４ｂを覆うように残存させる。図１３に示す抵抗素子配置部では、このときのレジストパターニング処理によりポリＳｉ層３８Ｒにおいて高抵抗とすべき部分を覆い且つ端子部Ｑ１ ，Ｑ２ を露呈するようにレジスト層４６Ｒを残存させる。
【００２５】
次に、レジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｐ，４６ＲをマスクとしてＳｉＮ層４０Ｎ，４０Ｒを選択的にウェットエッチング又はドライエッチングすることによりＳｉＮ層４０Ｎ１ ，４０Ｎ２ ，４０Ｒ’をそれぞれレジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｒに対応した平面パターンで残存させる。そして、ゲート絶縁膜３６ｃ及びポリＳｉ層３８ｃの積層とゲート絶縁膜３６ｄ及びポリＳｉ層３８ｄの積層とＳｉＮ層４０Ｎ１ 及びレジスト層４６Ｎ１ の積層とＳｉＮ層４０Ｎ２ 及びレジスト層４６Ｎ２ の積層とレジスト層４６Ｐとフィールド絶縁膜３４とをマスクとして素子孔３４ｃ，３４ｄ内のシリコン表面にＮ型決定不純物としてのＰ（リン）を選択的にイオン注入する処理により素子孔３４ｃ内には各々Ｎ− 型を有するソース領域４８Ｎ１ 、ソースコンタクト領域４８Ｎ２ 、ドレイン領域４８Ｎ３ 及びドレインコンタクト領域４８Ｎ４ をそれぞれ低濃度ソース配置部Ｎ１ 、ソースコンタクト配置部Ｎ２ 、低濃度ドレイン配置部Ｎ３ 及びドレインコンタクト配置部Ｎ４ に対応して形成すると共に素子孔３４ｄ内には各々Ｎ− 型を有するソース領域４８Ｎ５ 及びドレイン領域４８Ｎ６ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ｃ，３８ｄを低抵抗化するため、これらの層にもＰイオンを注入する。Ｐイオンの注入条件は、加速電圧４０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２ とすることができる。図１３に示す抵抗素子配置部では、このときのイオン注入処理によりＳｉＮ層４０Ｒ’及びレジスト層４６Ｒの積層をマスクとしてポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ にＰをドーピングすることにより端子部Ｑ１ ，Ｑ２ の抵抗を低下させる。この後、レジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｐ，４６Ｒを除去する。
【００２６】
（５）基板上面にゲート絶縁膜３６ａ〜３６ｄ、ポリＳｉ層３８ａ〜３８ｄ、ポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ 、ＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ１ ，４０Ｎ２ ，４０Ｒ’及びフィールド絶縁膜３４を覆ってＣＶＤ法等によりサイドスペーサ材膜を被着する。サイドスペーサ材膜としては、厚さ２００ｎｍのシリコンオキサイド膜を低圧ＣＶＤ法により被着することができる。そして、ＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ１ ，４０Ｎ２ ，４０Ｒ’を残すようにサイドスペーサ材膜にエッチバック処理を施すことによりポリＳｉ層３８ａ，３８ｂ，３８ｃ，３８ｄのそれぞれの側部にサイドスペーサ５０ａ，５０ｂ，５０ｃ，５０ｄを形成すると共に図１４に示すようにポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ のそれぞれの側部にサイドスペーサ５０Ｒ１ ，５０Ｒ２ を形成する。このときのエッチバック処理としては、シリコンナイトライドのエッチング速度に対してシリコンオキサイドのエッチング速度が十分に大きい異方性ドライエッチング処理（一例は、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ１２（１），Ｊａｎ／Ｆｅｂ １９９４，ｐｐ４２７−４３２ に示されている）を用いることができる。
【００２７】
このときのエッチバック処理では、ゲート絶縁膜３６ａ〜３６ｄを選択的にエッチングすることによりソース領域４４Ｐ１ においてサイドスペーサ５０ａ及びＳｉＮ層４０Ｐ１ の間に介在する部分Ｐ１１とソースコンタクト領域４４Ｐ２ においてＳｉＮ層４０Ｐ１ で覆われた部分に隣接する部分Ｐ１２とドレイン領域４４Ｐ３ においてサイドスペーサ５０ａ及びＳｉＮ層４０Ｐ２ の間に介在する部分Ｐ１３とドレインコンタクト領域４４Ｐ４ においてＳｉＮ層４０Ｐ２ で覆われた部分に隣接する部分Ｐ１４とソース領域４４Ｐ５ においてポリＳｉ層３８ｂ及びサイドスペーサ５０ｂで覆われた部分に隣接する部分Ｐ５ とドレイン領域４４Ｐ６ においてポリＳｉ層３８ｂ及びサイドスペーサ５０ｂで覆われた部分に隣接する部分Ｐ６ とソース領域４８Ｎ１ においてサイドスペーサ５０ｃ及びＳｉＮ層４０Ｎ１ の間に介在する部分Ｎ１１とソースコンタクト領域４８Ｎ２ においてＳｉＮ層４０Ｎ１ で覆われた部分に隣接する部分Ｎ１２とドレイン領域４８Ｎ３ においてサイドスペーサ５０ｃ及びＳｉＮ層４０Ｎ２ の間に介在する部分Ｎ１３とドレインコンタクト領域４８Ｎ４ においてＳｉＮ層４０Ｎ２ で覆われた部分に隣接する部分Ｎ１４とソース領域４８Ｎ５ においてポリＳｉ層３８ｄ及びサイドスペーサ５０ｄで覆われた部分に隣接する部分Ｎ５ とドレイン領域４８Ｎ６ においてポリＳｉ層３８ｄ及びサイドスペーサ５０ｄで覆われた部分に隣接する部分Ｎ６ とをそれぞれシリサイド化予定部として露呈させる。また、ポリＳｉ層３８ａ〜３８ｄのそれぞれの上部及びポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ のそれぞれの上部もシリサイド化予定部として露呈させる。
【００２８】
（６）基板上面に素子孔３４ａ〜３４ｄ及びフィールド絶縁膜３４を覆ってレジスト層を形成し、パターニングすることによりレジスト層５２を残存させる。レジスト層５２は、素子孔３４ｃ，３４ｄとポリＳｉ層３８ｃ，３８ｄとＳｉＮ層４０Ｎ１ ，４０Ｎ２ とサイドスペーサ５０ｃ，５０ｄとを覆うように残存させる。図１５に示す抵抗素子部では、このときのレジストパターニング処理によりポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ とＳｉＮ層４０Ｒ’とサイドスペーサ５０Ｒ１ ，５０Ｒ２ とを覆うようにレジスト層５２Ｒを残存させる。
【００２９】
次に、ゲート絶縁膜３６ａ、ポリＳｉ層３８ａ及びサイドスペーサ５０ａを含む第１のゲート部とゲート絶縁膜３６ｂ、ポリＳｉ層３８ｂ及びサイドスペーサ５０ｂを含む第２のゲート部とレジスト層５２とフィールド絶縁膜３４とをマスクとし且つＳｉＮ層４０Ｐ１ ，４０Ｐ２ を介して素子孔３４ａ，３４ｂ内のシリコン表面にＰ型決定不純物としてのＢＦ２ を選択的にイオン注入する処理により素子孔３４ａ内には各々Ｐ＋ 型を有するソース領域５４Ｐ１ 及びドレイン領域５４Ｐ２ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成すると共に素子孔３４ｂ内には各々Ｐ＋ 型を有するソース領域５４Ｐ３ 及びドレイン領域５４Ｐ４ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ａ，３８ｂを低抵抗化するため、これらの層にもＢＦ２ イオンを注入する。ＢＦ２ イオンの注入条件は、加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２ とすることができる。この後、レジスト層５２，５２Ｒを除去する。
【００３０】
（７）基板上面に素子孔３４ａ〜３４ｄ及びフィールド絶縁膜３４を覆ってレジスト層を形成し、パターニングすることによりレジスト層５６を残存させる。レジスト層５６は、素子孔３６ａ，３６ｂとポリＳｉ層３８ａ，３８ｂとＳｉＮ層４０Ｐ１ ，４０Ｐ２ とサイドスペーサ５０ａ，５０ｂとを覆うように残存させる。図１６に示す抵抗素子配置部では、このときのレジストパターニング処理によりＳｉＮ層４０Ｒ’を覆い且つポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ を露呈するようにレジスト層５６Ｒを残存させる。
【００３１】
次に、ゲート絶縁膜３６ｃ、ポリＳｉ層３８ｃ及びサイドスペーサ５０ｃを含む第３のゲート部とゲート絶縁膜３６ｄ、ポリＳｉ層３８ｄ及びサイドスペーサ５０ｄを含む第４のゲート部とレジスト層５６とフィールド絶縁膜３４とをマスクとし且つＳｉＮ層４０Ｎ，４０Ｎ２ を介して素子孔３４ｃ，３４ｄ内のシリコン表面にＮ型決定不純物としてのＰを選択的にイオン注入する処理により素子孔３４ｃ内には各々Ｎ＋ 型を有するソース領域５８Ｎ１ 及びドレイン領域５８Ｎ２ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成すると共に素子孔３４ｄ内には各々Ｎ＋ 型を有するソース領域５８Ｎ３ 及びドレイン領域Ｎ４ をそれぞれソース配置部Ｓ及びドレイン配置部Ｄに対応して形成する。ポリＳｉ層３８ｃ，３８ｄを低抵抗化するため、これらの層にもＰイオンを注入する。Ｐイオンの注入条件は、加速電圧５０ｋｅＶ、ドーズ量４×１０１５／ｃｍ２ とすることができる。図１６に示す抵抗素子配置部では、このときのイオン注入処理によりレジスト層５６ＲをマスクとしてポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ にＰをドーピングすることにより端子部Ｑ１ ，Ｑ２ の抵抗を低下させる。この後、レジスト層５６，５６Ｒを除去する。
【００３２】
（８）基板上面に全面的にシリサイド形成金属膜を被着する。シリサイド形成金属膜としては、厚さ５０ｎｍのＴｉ膜をスパッタ法で被着することができる。Ｔｉ膜を図５に関して前述したシリサイド化予定部に接触させた状態でゲート絶縁膜３６ａ〜３６ｄとＳｉＮ層４０Ｐ１ ，４０Ｐ２ ，４０Ｎ１ ，４０Ｎ２ とサイドスペーサ５０ａ〜５０ｄとフィールド絶縁膜３４とをマスクとしてシリサイド化処理を行なった後、基板上面から未反応のシリサイド形成金属をエッチングにより除去することによりソース領域５４Ｐ１ にはソースシリサイド層６０Ｐ１ 及び６０Ｐ２ を、ドレイン領域５４Ｐ２ にはドレインシリサイド層６０Ｐ３ 及び６０Ｐ４ を、ソース領域５４Ｐ３ にはソースシリサイド層６０Ｐ５ を、ドレイン領域５４Ｐ４ にはドレインシリサイド層６０Ｐ６ を、ソース領域５８Ｎ１ にはソースシリサイド層６０Ｎ１ 及び６０Ｎ２ を、ドレイン領域５８Ｎ２ にはドレインシリサイド層６０Ｎ３ 及び６０Ｎ４ を、ソース領域５８Ｎ３ にはソースシリサイド層６０Ｎ５ を、ドレイン領域５８Ｎ４ にはドレインシリサイド層６０Ｎ６ を、ポリＳｉ層３８ａ，３８ｂ，３８ｃ，３８ｄ上にはゲートシリサイド層６０Ｐ７ ，６０Ｐ８ ，６０Ｎ７ ，６０Ｎ８ をそれぞれ形成する。このときのＴｉシリサイド化処理としては、６００〜７００℃数十秒間の熱処理を行なうことができる。図１７に示す抵抗素子配置部では、このときのシリサイド化処理によりＳｉＮ層４０Ｒ’及びサイドスペーサ５０Ｒ１ をマスクとしてポリＳｉ層３８Ｒの端子部Ｑ１ にシリサイド層６０Ｒを形成し、同様にしてポリＳｉ層３８Ｒの端子部Ｑ２ にもシリサイド層（図示せず）を形成する。
【００３３】
この後、６０Ｐ１ 〜６０Ｐ８ 及び６０Ｎ１ 〜６０Ｎ８ の各シリサイド層を低抵抗化するための熱処理を行なう。この熱処理は、Ｔｉシリサイドの場合、８００〜９００℃数秒〜数十秒の条件で行なうことができる。
【００３４】
（９）基板上面に全面的にシリコンオキサイド等の層間絶縁膜６２を形成する。そして、ホトリソグラフィ及び選択エッチング処理により所望の接続孔を層間絶縁膜６２に形成した後、層間絶縁膜６２の上にＡｌ合金等の配線材層を被着し、パターニングすることにより配線層６４Ｐ１ 〜６４Ｐ４ ，６４Ｎ１ 〜６４Ｎ４ を形成する。配線層６４Ｐ１ ，６４Ｐ２ は、それぞれシリサイド層６０Ｐ２ ，６０Ｐ４ に接続されると共に、配線層６４Ｐ３ ，６４Ｐ４ は、それぞれシリサイド層６０Ｐ５ ，６０Ｐ６ に接続される。また、配線層６４Ｎ１ ，６４Ｎ２ は、それぞれシリサイド層６０Ｎ２ ，６０Ｎ４ に接続されると共に、配線層６４Ｎ３ ，６４Ｎ４ は、それぞれシリサイド層６０Ｎ５ ，６０Ｎ６ に接続される。
【００３５】
図１８に示す抵抗素子配置部では、前述の層間絶縁膜形成工程においてフィールド絶縁膜３４上にＳｉＮ層４０Ｒ’、サイドスペーサ５０Ｒ１ ，５０Ｒ２ 、シリサイド層６０Ｒ等を覆って層間絶縁膜６２を形成する。また、前述の接続孔形成及び配線形成工程を流用してポリＳｉ層３８Ｒの端子部Ｑ１ のシリサイド層６０Ｒにつながる配線層６４Ｒを形成し、同様にしてポリＳｉ層３８Ｒの端子部Ｑ２ のシリサイド層につながる配線層（図示せず）を形成する。
【００３６】
上記した製造工程によれば、ウェル領域３２Ｎ ，３２Ｐ には、図１９に示すようなＭＯＳ型トランジスタＴ３ ，Ｔ１ ，Ｔ４ ，Ｔ２ がそれぞれ形成される。トランジスタＴ３ は、Ｐチャンネルを有するものであり、ソース領域５４Ｐ１ においてシリサイド層６０Ｐ１ 及び６０Ｐ２ の間に図１９の抵抗Ｒ３ に相当する抵抗部が定められると共にドレイン領域５４Ｐ２ においてシリサイド層６０Ｐ３ 及び６０Ｐ４ の間に図１９の抵抗Ｒ４ に相当する抵抗部が定められている。トランジスタＴ１ は、Ｐチャンネルを有するものであり、ソース領域５４Ｐ３ の大部分をシリサイド層６０Ｐ５ が占めると共にドレイン領域５４Ｐ４ の大部分をシリサイド層６０Ｐ６ が占めている。トランジスタＴ４ は、Ｎチャンネルを有するものであり、ソース領域５８Ｎ１ においてシリサイド層６０Ｎ１ 及び６０Ｎ２ の間に図１９の抵抗Ｒ１ に相当する抵抗部が定められると共にドレイン領域５８Ｎ２ においてシリサイド層６０Ｎ３ 及び６０Ｎ４ の間に図１９の抵抗Ｒ２ に相当する抵抗部が定められている。トランジスタＴ２ は、Ｎチャンネルを有するものであり、ソース領域５８Ｎ３ の大部分をシリサイド層６０Ｎ５ が占めると共にドレイン領域５８Ｎ４ の大部分をシリサイド層６０Ｎ６ が占めている。
【００３７】
従って、トランジスタＴ１ ，Ｔ２ は、いずれも低抵抗のソース及びドレイン領域を有するものであり、トランジスタＴ３ ，Ｔ４ は、いずれも高抵抗のソース及びドレイン領域を有するものである。このため、トランジスタＴ３ ，Ｔ４ は、トランジスタＴ１ ，Ｔ２ に比べてＥＳＤ耐性が高くなる。
【００３８】
上記した製造工程によれば、Ｔ３ 又はＴ４ のいずれのトランジスタについても、抵抗部の抵抗値ばらつきを抑制することができると共に工程数を低減することができる。例えばトランジスタＴ４ については、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ に自己整合した形でシリサイド層６０Ｎ１ 〜６０Ｎ４ を形成するので、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ の形成位置がホトリソグラフィ処理時のホトマスクの位置合せずれ等により若干ずれても、シリサイド層６０Ｎ１ 及び６０Ｎ２ の間にＳｉＮ層４０Ｎ１ に対応して定められる抵抗部の抵抗とシリサイド層６０Ｎ３ 及び６０Ｎ４ の間にＳｉＮ層４０Ｎ２ に対応して定められる抵抗部の抵抗は、いずれも実質的に変動しない。また、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ を介してＮ＋ 型領域５８Ｎ１ ，５８Ｎ２ の形成のための不純物ドーピングを行なった後、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ をマスクとしてシリサイド化処理を行なうので、ＳｉＮ層４０Ｎ１ ，４０Ｎ２ を除去しなくてよい。
【００３９】
上記した製造工程によれば、ゲート用のポリＳｉ層３８ａ〜３８ｄには、２回の不純物ドーピングを行なうと共にシリサイド層６０Ｐ７ ，６０Ｐ８ ，６０Ｎ７ ，６０Ｎ８ を形成したので、低抵抗のゲート電極乃至配線を実現することができる。一方、抵抗用のポリＳｉ層３８Ｒでは、２回の不純物ドーピング及びシリサイド層の形成により端子部Ｑ１ ，Ｑ２ を低抵抗化すると共に抵抗とすべき部分をＳｉＮ層４０Ｒ’及びレジスト層４６Ｒ，５６Ｒで覆ったので、精度よく高抵抗を実現することができる。
【００４０】
上記した製造工程によれば、高抵抗のソース及びドレイン領域を有するコンプリメンタリなＭＯＳ型トランジスタＴ３ ，Ｔ４ と、高抵抗の抵抗素子（図１８の３８Ｒ）とを備えたＩＣを簡単な工程で製造することができる。すなわち、レジスト層４２Ｐ１ ，４２Ｐ２ は、レジスト層４２Ｎのパターニング工程を流用して形成すると共に、レジスト層４６Ｎ１ ，４６Ｎ２ ，４６Ｒは、レジスト層４６Ｐのパターニング工程を流用して形成し、さらにレジスト層５２Ｒ，５６Ｒは、それぞれレジスト層５２，５６のパターニング工程を流用して形成するようにしたので、ホトリソグラフィ工程の数は、通常のサリサイドプロセスを用いるＣＭＯＳ型ＩＣの製法と同数であり、新たなホトリソグラフィ工程を追加しなくてよい。
【００４１】
図９及び図１９は、ＥＳＤ耐性が高いというトランジスタＴ３ ，Ｔ４ の特長を生かして保護回路ＰＣを構成した例を示すもので、保護回路ＰＣは、出力バッファ回路ＯＢと、基板３０の上部に出力端子として設けたパッド電極（いわゆるボンディングパッド）ＰＤとの間に接続される。ウェル領域３２Ｎ ，３２Ｐ の配線は、図９では図示を省略したが、図１９ではサブストレート配線として示されている。
【００４２】
出力バッファ回路ＯＢにおいて、トランジスタＴ１ のドレインシリサイド層６０Ｐ６ とトランジスタＴ２ のドレインシリサイド層６０Ｎ６ とが相互接続され、その接続点Ｘ１ がパッド電極ＰＤに接続される。トランジスタＴ１ のソースシリサイド層６０Ｐ５ とＮ型ウェル領域３２Ｎ とが高電位ＶＤＤの電源ラインに接続されると共に、トランジスタＴ２ のソースシリサイド層６０Ｎ５ とＰ型ウェル領域３２Ｐ とが低電位ＶＳＳの電源ラインに接続される。トランジスタＴ１ ，Ｔ２ のドレイン接続点Ｘ１ とトランジスタＴ１ のゲートシリサイド層６０Ｐ８ とトランジスタＴ２ のゲートシリサイド層６０Ｎ８ とがそれぞれＩＣの内部回路に接続される。
【００４３】
保護回路ＰＣにおいて、トランジスタＴ３ のドレインシリサイド層６０Ｐ４ とトランジスタＴ４ のドレインシリサイド層６０Ｎ４ とが相互接続され、その接続点Ｘ２ がパッド電極ＰＤに接続される。トランジスタＴ３ のソースシリサイド層６０Ｐ２ とゲートシリサイド層６０Ｐ７ とＮ型ウェル領域３２Ｎ とがＶＤＤの電源ラインに接続されると共に、トランジスタＴ４ のソースシリサイド層６０Ｎ２ とゲートシリサイド層６０Ｎ７ とＰ型ウェル領域３２Ｐ とがＶＳＳの電源ラインに接続される。
【００４４】
図２０は、トランジスタＴ４ の断面構造を拡大して示すもので、図９，１９と同様の部分には同様の符号を付して詳細な説明を省略する。
【００４５】
Ｎ＋ 型ソース領域５８Ｎ１ とＰ型ウェル領域３２Ｐ とＮ＋ 型ドレイン領域５８Ｎ２ とがラテラルバイポーラトランジスタＢＰを構成する。ドレインシリサイド層６０Ｎ４ が接続点Ｘ２ を介してパッド電極ＰＤに接続されると共に、ソースシリサイド層６０Ｎ２ とゲートシリサイド層６０Ｎ７ とウェル領域３２Ｐ とがＶＳＳの電源ラインに接続される。ソースシリサイド層６０Ｎ１ ，６０Ｎ２ の間には抵抗Ｒ１ に相当する抵抗部が設けられると共にドレインシリサイド層６０Ｎ３ ，６０Ｎ４ の間には抵抗Ｒ２ に相当する抵抗部が設けられている。
【００４６】
例えばＩＣの製造中又は運搬中にパッド電極ＰＤにＥＳＤ等の過大入力が印加されると、トランジスタＢＰのコレクタＰＮ接合が回復可能なブレークダウンを起こし、抵抗Ｒ２ −トランジスタＢＰ−抵抗Ｒ１ の経路で電流が流れ、ＶＳＳの電源ラインに吸収される。このため、出力バッファ回路ＯＢ内のトランジスタＴ１ ，Ｔ２ や内部回路のトランジスタは、過大入力から保護される。これと同様の保護動作は、トランジスタＴ３ においてＶＤＤの電源ラインが何等かの原因で低電位にされたときにも行なわれることがある。
【００４７】
ソース及びドレイン領域がシリサイド層６０Ｐ５ ，６０Ｐ６ ，６０Ｎ５ ，６０Ｎ６ により低抵抗化されたトランジスタＴ１ ，Ｔ２ を用いて保護回路ＰＣを構成した場合は、ゲート絶縁膜の近傍に電流が集中してゲート絶縁膜の熱破壊を招きやすく、十分な保護機能が得られない。このための対策として、トランジスタサイズを大きくすることが考えられているが、これでは高集積化に不利である。
【００４８】
この発明では、ソース及びドレイン領域にＲ３ ，Ｒ４ に相当する抵抗部を有するトランジスタＴ３ と、ソース及びドレイン領域にＲ１ ，Ｒ２ に相当する抵抗部を有するトランジスタＴ４ とを用いて保護回路ＰＣを構成したので、ゲート絶縁膜の近傍での電流集中が緩和され、ゲート絶縁膜の熱破壊が起きにくい。従って、トランジスタサイズを特に大きくしなくても所望の保護機能を得ることができ、高集積化に有利となる。
【００４９】
この発明は、上記した実施形態に限定されるものではなく、種々の改変形態で実施可能なものである。例えば、次の（１）〜（６）のような変更が可能である。
【００５０】
（１）図１の工程では、ゲート用ポリＳｉ層３８ａ〜３８ｄをパターニングする際にゲートパターンと同じパターンでゲート絶縁膜をパターニングしてもよい。
【００５１】
（２）ゲート電極層としては、ポリＳｉ層に限らず、ポリＳｉ層上にシリサイド層を重ねたポリサイド層等を使用してもよい。ゲート電極層としてポリサイド層を用いた場合には、図８で述べたようなシリサイド化処理において、ポリサイド層の上部でのシリサイド化を省略してもよい。
【００５２】
（３）不純物ドーピングは、Ｐ型決定不純物、Ｎ型決定不純物、Ｐ型決定不純物及びＮ型決定不純物の順に行なったが、他の順序で行なうこともできる。
【００５３】
（４）ポリＳｉ層３８Ｒの端子部Ｑ１ ，Ｑ２ を低抵抗化するためには、Ｎ型決定不純物の代りにＰ型決定不純物をドーピングしてもよい。
【００５４】
（５）図１に示したゲート用ポリＳｉ層３８ａ〜３８ｄ及び図１０に示した抵抗用ポリＳｉ層３８Ｒとしては、ノンドープ（何もドープされていない）ポリＳｉ層の代りに導電型決定不純物がドープされたポリＳｉ層を用いてもよく、このようにすると、抵抗値の制御が簡単になる利点がある。一例として、シリサイド化されていないＮ型のポリＳｉ層は、シリサイド化されたポリＳｉ層のシート抵抗が５Ω／□程度であるのに対してシート抵抗が３５Ω／□程度あり、高抵抗材料として利用可能である。ポリＳｉ層３８ａ〜３８ｄ，３８ＲとしてＮ型ポリＳｉ層を用いるためには、基板上面にＣＶＤ法によりノンドープのポリＳｉ層を被着した後、図１，１０に関して前述したようなゲート及び抵抗のパターニング処理を行なう前に該ノンドープのポリＳｉ層に拡散炉等を用いてＰ（リン）等のＮ型決定不純物を高濃度にドープして該ノンドープのポリＳｉ層を全面的にＮ型化すればよい（このようなＮ型化は、パターニング処理の後でも可能である）。このようにした場合、図３及び図６のイオン注入処理によりポリＳｉ層３８ａ，３８ｂを構成するＮ型ポリＳｉ層にＰ型決定不純物がカウンタードープされ、Ｎ型決定不純物の濃度とＰ型決定不純物の濃度とが同程度であれば互いに打ち消し合って不純物濃度のばらつきの制御が困難となる。そこで、Ｐ型決定不純物がドープされてもそれを無視できる程度に高濃度にＮ型決定不純物をポリＳｉ層のＮ型化の際にドープしておく。この結果、Ｎ型決定不純物が支配的となり、Ｐ型決定不純物の導入による不純物濃度のばらつきを抑制することができる。この場合、図３及び図６のイオン注入処理では、図１２及び図１５に示したポリＳｉ層３８ＲにＰ型決定不純物が注入されても問題がないので、レジスト層４２Ｒ，５２Ｒを省略することができる。
【００５５】
（６）保護回路ＰＣは、出力バッファ回路ＯＢの出力側でなく、入力バッファ回路の入力側に接続し、ＩＣの入力部を保護するようにしてもよい。
【００５６】
【発明の効果】
以上のように、この発明によれば、ソース配置部において第１のマスク層に自己整合した形で低不純物濃度の第１ソース領域及びソースコンタクト領域を形成すると共にドレイン配置部において第２のマスク層に自己整合した形で低不純物濃度の第１ドレイン領域及びドレインコンタクト領域を形成した後、第１及び第２のマスク層を介して高濃度の不純物ドーピングを行なうことによりソース配置部及びドレイン配置部にそれぞれ対応して第２ソース領域及び第２ドレイン領域を形成し、さらに第１のマスク層に自己整合した形で第１及び第２のソースシリサイド層を形成すると共に第２のマスク層に自己整合した形で第１及び第２のドレインシリサイド層を形成するようにしたので、第１及び第２のソースシリサイド層間には第１のマスク層に対応して第１の抵抗部を定めることができると共に第１及び第２のドレインシリサイド層間には第２のマスク層に対応して第２の抵抗部を定めることができる。
【００５７】
従って、第１及び第２のマスク層を形成する際に第１及び第２のマスク層の位置がソース配置部及びドレイン配置部に対して若干ずれることがあっても、その位置変動により第１及び第２の抵抗部の抵抗は実質的に変動せず、抵抗値ばらつきを抑制することができる。また、第１及び第２のマスク層は除去しなくてよいので、工程数を低減することができる。この結果、ＥＳＤ耐性が高いＭＯＳ型トランジスタを歩留りよく製造可能となる。
【００５８】
この発明によれば、各々一導電型のチャンネルを有する第１及び第２のＭＯＳ型トランジスタを形成する際に、第１のＭＯＳ型トランジスタではソース及びドレイン領域に抵抗部を形成すると共に第２のＭＯＳ型トランジスタではソース及びドレイン領域に抵抗部を形成しない。この場合、第１のＭＯＳ型トランジスタの製造工程の一部を流用することによって第２のＭＯＳ型トランジスタを形成するようにしたので、第１のＭＯＳ型トランジスタのみを形成する場合に比べて工程数が増大しない。
【００５９】
この発明によれば、互いに導電型を異にするチャンネルを有する第１及び第２のＭＯＳ型トランジスタを形成する際に、第１及び第２のＭＯＳ型トランジスタのいずれにおいてもソース及びドレイン領域に抵抗部を形成する。この場合、第１のＭＯＳ型トランジスタの抵抗部を覆うレジスト層は、第２のＭＯＳ型トランジスタの配置部を覆うレジスト層を形成するためのホトリソグラフィ工程を流用することで形成すると共に、第２のＭＯＳトランジスタの抵抗部を覆うレジスト層は、第１のＭＯＳ型トランジスタの配置部を覆うレジスト層を形成するためのホトリソグラフィ工程を流用することで形成するようにしたので、通常のサリサイドプロセスを用いるＣＭＯＳ型ＩＣの製法に比べてホトリソグラフィ工程数が増大しない。
【００６０】
この発明によれば、サリサイドプロセスを用いてＭＯＳ型トランジスタ及び抵抗素子を形成する際に、ＭＯＳ型トランジスタではソース及びドレイン領域に抵抗部を形成すると共に抵抗素子では抵抗部を高抵抗とし且つ端子部を低抵抗とする。この場合、抵抗素子の抵抗部を覆うマスクは、ＭＯＳ型トランジスタの抵抗部を覆うマスクを形成する処理を流用して形成するので、工程が簡単となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るＣＭＯＳ型ＩＣの製法におけるポリＳｉパターニング工程を示す平面図及び断面図である。
【図２】図１の工程に続くＳｉＮ被着工程を示す平面図及び断面図である。
【図３】図２の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図４】図３の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図５】図４の工程に続くサイドスペーサ形成工程を示す平面図及び断面図である。
【図６】図５の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図７】図６の工程に続く選択エッチング及びイオン注入工程を示す平面図及び断面図である。
【図８】図７の工程に続くシリサイド化工程を示す平面図及び断面図である。
【図９】図８の工程に続く絶縁膜形成及び配線形成工程を示す平面図及び断面図である。
【図１０】図１のポリＳｉパターニング工程における抵抗素子を示す平面図及び断面図である。
【図１１】図２のＳｉＮ被着工程における抵抗素子を示す断面図である。
【図１２】図３の選択エッチング及びイオン注入工程における抵抗素子を示す断面図である。
【図１３】図４の選択エッチング及びイオン注入工程における抵抗素子を示す平面図及び断面図である。
【図１４】図５のサイドスペーサ形成工程における抵抗素子を示す平面図及び断面図である。
【図１５】図６の選択エッチング及びイオン注入工程における抵抗素子を示す断面図である。
【図１６】図７の選択エッチング及びイオン注入工程における抵抗素子を示す断面図である。
【図１７】図８のシリサイド化工程における抵抗素子を示す断面図である。
【図１８】図９の絶縁膜形成及び配線形成工程における抵抗素子を示す断面図である。
【図１９】図９のＩＣの等価回路を示す回路図である。
【図２０】図１９の回路の保護動作を説明するための断面図である。
【図２１】従来のＣＭＯＳ型ＩＣの製法におけるＴｉ被着工程を示す断面図である。
【図２２】図２１の工程に続くシリサイド化工程を示す断面図である。
【図２３】図２２の工程に続くシリサイド化防止膜除去及びイオン注入工程を示す断面図である。
【符号の説明】
３０：シリコン基板、３２Ｎ ，３２Ｐ ：ウェル領域、３４：フィールド絶縁膜、３６ａ〜３６ｄ：ゲート絶縁膜、３８ａ〜３８ｄ：ゲート用ポリＳｉ層、３８Ｒ：抵抗用ポリＳｉ層、４０，４０Ｐ１ ，４０Ｐ２ ，４０Ｎ，４０Ｎ１ ，４０Ｎ２ ，４０Ｒ：マスク用ＳｉＮ層、４２Ｐ１ ，４２Ｐ２ ，４２Ｎ，４２Ｒ，４６Ｐ，４６Ｎ１ ，４６Ｎ２ ，４６Ｒ，５２，５２Ｒ，５６，５６Ｒ：レジスト層、４４Ｐ１ 〜４４Ｐ６ ：Ｐ− 型領域、４８Ｎ１ 〜４８Ｎ６ ：Ｎ− 型領域、５０ａ〜５０ｄ，５０Ｒ１ ，５０Ｒ２ ：サイドスペーサ、５４Ｐ１ 〜５４Ｐ４ ：Ｐ＋ 型領域、５８Ｎ１ 〜５８Ｎ４ ：Ｎ＋ 型領域、６０Ｐ１ 〜６０Ｐ８ ，６０Ｎ１ 〜６０Ｎ８ ，６０Ｒ：シリサイド層、６２：層間絶縁膜、６４Ｐ１ 〜６４Ｐ４ ，６４Ｎ１ 〜６４Ｎ４ ，６４Ｒ：配線層、Ｑ１ ，Ｑ２ ：端子部、ＰＣ：保護回路、ＯＢ：出力バッファ回路、Ｔ１ 〜Ｔ４ ：ＭＯＳ型トランジスタ、Ｒ１ 〜Ｒ４ ：抵抗。
Claims (4)
- 一導電型のチャンネルを有するＭＯＳ型トランジスタを形成すべきシリコン領域を一方の主面に有する基板を用意する工程と、
前記シリコン領域上に位置する素子孔を有するフィールド絶縁膜を前記基板の一方の主面に形成する工程と、
前記素子孔内のシリコン表面を覆ってゲート絶縁膜を形成する工程と、
前記素子孔をソース配置部及びドレイン配置部に分けるように前記ゲート絶縁膜の上にゲート電極層を形成する工程と、
前記ソース配置部を前記ゲート電極層に近い低濃度ソース配置部と前記ゲート電極層から遠いソースコンタクト配置部とに分けるように前記ソース配置部に絶縁性の第１のマスク層を配置すると共に、前記ドレイン配置部を前記ゲート電極層に近い低濃度ドレイン配置部と前記ゲート電極層から遠いドレインコンタクト配置部とに分けるように前記ドレイン配置部に絶縁性の第２のマスク層を配置する工程と、
前記ゲート絶縁膜及び前記ゲート電極層の積層と前記第１及び第２のマスク層と前記フィールド絶縁膜とをマスクとして前記素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより比較的低不純物濃度の第１ソース及び第１ドレイン領域をそれぞれ前記低濃度ソース配置部及び低濃度ドレイン配置部に対応して形成すると共に比較的低不純物濃度のソースコンタクト領域及びドレインコンタクト領域をそれぞれ前記ソースコンタクト配置部及び前記ドレインコンタクト配置部に対応して形成する工程と、
前記ゲート絶縁膜と前記ゲート電極層と前記第１及び第２のマスク層と前記フィールド絶縁膜とを覆って絶縁性のサイドスペーサ材膜を被着する工程と、
前記第１及び第２のマスク層を残すように前記サイドスペーサ材膜にエッチバック処理を施すことにより前記ゲート電極層において前記第１ソース及び第１ドレイン領域に面した側部にそれぞれ第１及び第２のサイドスペーサを形成すると共に前記第１ソース領域において前記第１のサイドスペーサ及び前記第１のマスク層の間に介在する部分と前記第１ドレイン領域において前記第２のサイドスペーサ及び前記第２のマスク層の間に介在する部分と前記ソースコンタクト領域において前記第１のマスク層で覆われた部分に隣接する部分と前記ドレインコンタクト領域において前記第２のマスク層で覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させる工程と、
前記ゲート絶縁膜と前記ゲート電極層と前記第１及び第２のサイドスペーサとを含むゲート部及び前記フィールド絶縁膜をマスクとし且つ前記第１及び第２のマスク層を介して前記素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより比較的高不純物濃度の第２ソース及び第２ドレイン領域をそれぞれ前記ソース配置部及び前記ドレイン配置部に対応して形成する工程と、
前記ゲート絶縁膜と前記第１及び第２のサイドスペーサと前記第１及び第２のマスク層と前記フィールド絶縁膜とをマスクとして前記第１ソース領域、前記ソースコンタクト領域、前記第１ドレイン領域及び前記ドレインコンタクト領域のそれぞれのシリサイド化予定部にシリサイド形成金属を接触させた状態でシリサイド化処理を行なった後、未反応のシリサイド形成金属を除去することにより前記第１ソース領域のシリサイド化予定部及び前記ソースコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のソースシリサイド層を形成すると共に前記第１ドレイン領域のシリサイド化予定部及び前記ドレインコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のドレインシリサイド層を形成し、それによって前記第１及び第２のソースシリサイド層間に前記第１のマスク層に対応して第１の抵抗部を定めると共に前記第１及び第２のドレインシリサイド層間に前記第２のマスク層に対応して第２の抵抗部を定める工程と
を含む半導体装置の製法。 - 各々一導電型のチャンネルを有する第１及び第２のＭＯＳ型トランジスタを形成すべき第１及び第２のシリコン領域を一方の主面に有する基板を用意する工程と、
前記第１及び第２のシリコン領域上にそれぞれ位置する第１及び第２の素子孔を有するフィールド絶縁膜を前記基板の一方の主面に形成する工程と、
前記第１及び第２の素子孔内のシリコン表面をそれぞれ覆って第１及び第２のゲート絶縁膜を形成する工程と、
前記第１の素子孔を第１のソース配置部及び第１のドレイン配置部に分けるように前記第１のゲート絶縁膜の上に第１のゲート電極層を形成すると共に、前記第２の素子孔を第２のソース配置部及び第２のドレイン配置部に分けるように前記第２のゲート絶縁膜の上に第２のゲート電極層を形成する工程と、
前記第１のソース配置部を前記第１のゲート電極層に近い低濃度ソース配置部と前記第１のゲート電極層から遠いソースコンタクト配置部とに分けるように前記第１のソース配置部に絶縁性の第１のマスク層を配置すると共に、前記第１のドレイン配置部を前記第１のゲート電極層に近い低濃度ドレイン配置部と前記第１のゲート電極層から遠いドレインコンタクト配置部とに分けるように前記第１のドレイン配置部に絶縁性の第２のマスク層を配置する工程と、
前記第１のゲート絶縁膜及び前記第１のゲート電極層の積層と前記第１及び第２のマスク層と前記第２のゲート絶縁膜及び前記第２のゲート電極層の積層と前記フィールド絶縁膜とをマスクとして前記第１及び第２の素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより前記第１の素子孔内には比較的低不純物濃度の第１ソース及び第１ドレイン領域をそれぞれ前記低濃度ソース配置部及び低濃度ドレイン配置部に対応して形成すると共に比較的低不純物濃度のソースコンタクト領域及びドレインコンタクト領域をそれぞれ前記ソースコンタクト配置部及び前記ドレインコンタクト配置部に対応して形成する一方、前記第２の素子孔内には比較的低不純物濃度の第２ソース及び第２ドレイン領域をそれぞれ前記第２のソース配置部及び前記第２のドレイン配置部に対応して形成する工程と、
前記第１及び第２のゲート絶縁膜と前記第１及び第２のゲート電極層と前記第１及び第２のマスク層と前記フィールド絶縁膜とを覆って絶縁性のサイドスペーサ材膜を被着する工程と、
前記第１及び第２のマスク層を残すように前記サイドスペーサ材膜にエッチバック処理を施すことにより前記第１のゲート電極層において前記第１ソース及び第１ドレイン領域に面した側部にそれぞれ第１及び第２のサイドスペーサを形成すると共に前記第２のゲート電極層において前記第２ソース及び第２ドレイン領域に面した側部にそれぞれ第３及び第４のサイドスペーサを形成する一方、前記第１ソース領域において前記第１のサイドスペーサ及び前記第１のマスク層の間に介在する部分と前記第１ドレイン領域において前記第２のサイドスペーサ及び前記第２のマスク層の間に介在する部分と前記ソースコンタクト領域において前記第１のマスク層で覆われた部分に隣接する部分と前記ドレインコンタクト領域において前記第２のマスク層で覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させると共に前記第２ソース領域において前記第２のゲート電極層及び前記第３のサイドスペーサで覆われた部分に隣接する部分と前記第２ドレイン領域において前記第２のゲート電極層及び前記第４のサイドスペーサで覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させる工程と、
前記第１のゲート絶縁膜と前記第１のゲート電極層と前記第１及び第２のサイドスペーサとを含む第１のゲート部、前記第２のゲート絶縁膜と前記第２のゲート電極層と前記第３及び第４のサイドスペーサとを含む第２のゲート部及び前記フィールド絶縁膜をマスクとし且つ前記第１及び第２のマスク層を介して前記第１及び第２の素子孔内のシリコン表面に前記一導電型を決定する不純物を選択的に導入することにより前記第１の素子孔内には比較的高不純物濃度の第３ソース及び第３ドレイン領域をそれぞれ前記第１のソース配置部及び前記第１のドレイン配置部に対応して形成すると共に前記第２の素子孔内には比較的高不純物濃度の第４ソース及び第４ドレイン領域をそれぞれ前記第２のソース配置部及び前記第２のドレイン配置部に対応して形成する工程と、
前記第１及び第２のゲート絶縁膜と前記第１乃至第４のサイドスペーサと前記第１及び第２のマスク層と前記フィールド絶縁膜とをマスクとして前記第１ソース領域、前記ソースコンタクト領域、前記第１ドレイン領域、前記ドレインコンタクト領域、前記第２ソース領域及び前記第２のドレイン領域のそれぞれのシリサイド化予定部にシリサイド形成金属を接触させた状態でシリサイド化処理を行なった後、未反応のシリサイド形成金属を除去することにより前記第１の素子孔内には前記第１ソース領域のシリサイド化予定部及び前記ソースコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のソースシリサイド層を形成すると共に前記第１ドレイン領域のシリサイド化予定部及び前記ドレインコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のドレインシリサイド層を形成し、それによって前記第１及び第２のソースシリサイド層間に前記第１のマスク層に対応して第１の抵抗部を定めると共に前記第１及び第２のドレインシリサイド層間に前記第２のマスク層に対応して第２の抵抗部を定める一方、前記第２の素子孔内には前記第２のソース領域のシリサイド化予定部及び前記第２のドレイン領域のシリサイド化予定部にそれぞれ第３のソースシリサイド層及び第３のドレインシリサイド層を形成する工程と
を含む半導体装置の製法。 - 互いに導電型を異にするチャンネルを有する第１及び第２のＭＯＳ型トランジスタを形成すべき第１及び第２のシリコン領域を一方の主面に有する基板を用意する工程と、
前記第１及び第２のシリコン領域上にそれぞれ位置する第１及び第２の素子孔を有するフィールド絶縁膜を前記基板の一方の主面に形成する工程と、
前記第１及び第２の素子孔内のシリコン表面をそれぞれ覆って第１及び第２のゲート絶縁膜を形成する工程と、
前記第１の素子孔を第１のソース配置部及び第１のドレイン配置部に分けるように前記第１のゲート絶縁膜の上に第１のゲート電極層を形成すると共に、前記第２の素子孔を第２のソース配置部及び第２のドレイン配置部に分けるように前記第２のゲート絶縁膜の上に第２のゲート電極層を形成する工程と、
前記第１及び第２のゲート絶縁膜、前記第１及び第２のゲート電極層及び前記フィールド絶縁膜を覆って絶縁性のマスク材層及び第１のレジスト層を順次に被着する工程と、
前記第１のレジスト層をパターニングして前記第１のソース配置部及び前記第１のドレイン配置部にそれぞれ前記第１のレジスト層の第１及び第２のレジスト部分を残存させると共に、前記第２の素子孔を覆うように前記第１のレジスト層の第３の部分を残存させる工程であって、前記第１のソース配置部を前記第１のゲート電極層に近い第１の低濃度ソース配置部と前記第１のゲート電極層から遠い第１のソースコンタクト配置部とに分けるように前記第１のレジスト部分を残存させると共に、前記第１のドレイン配置部を前記第１のゲート電極層に近い第１の低濃度ドレイン配置部と前記第１のゲート電極層から遠い第１のドレインコンタクト配置部とに分けるように前記第２のレジスト部分を残存させるものと、前記第１乃至第３のレジスト部分をマスクとして前記マスク材層を選択的にエッチングすることにより前記第１乃至第３のレジスト部分にそれぞれ対応した第１乃至第３のマスク層を形成する工程と、
前記第１のマスク層及び前記第１のレジスト部分の積層と前記第２のマスク層及び前記第２のレジスト部分の積層と前記第３のマスク層及び前記第３のレジスト部分の積層と前記第１のゲート絶縁膜及び前記第１のゲート電極層の積層と前記フィールド絶縁膜とをマスクとして前記第１の素子孔内のシリコン表面に一導電型を決定する不純物を選択的に導入することにより前記第１の素子孔内に比較的低不純物濃度の第１ソース及び第１ドレイン領域をそれぞれ前記第１の低濃度ソース配置部及び前記第１の低濃度ドレイン配置部に対応して形成すると共に比較的低不純物濃度の第１ソースコンタクト及び第１ドレインコンタクト領域をそれぞれ前記第１のソースコンタクト配置部及び前記第１のドレインコンタクト配置部に対応して形成する工程と、
前記第１乃至第３のレジスト部分を除去した後、前記第１のゲート絶縁膜と前記第１のゲート電極層と前記第１乃至第３のマスク層と前記フィールド絶縁膜とを覆って第２のレジスト層を被着する工程と、
前記第２のレジスト層をパターニングして前記第２のソース配置部及び前記第２のドレイン配置部にそれぞれ前記第２のレジスト層の第１及び第２のレジスト部分を残存させると共に、前記第１の素子孔を覆うように前記第２のレジスト層の第３のレジスト部分を残存させる工程であって、前記第２のソース配置部を前記第２のゲート電極層に近い第２の低濃度ソース配置部と前記第２のゲート電極層から遠い第２のソースコンタクト配置部とに分けるように前記第２のレジスト層の第１のレジスト部分を残存させると共に、前記第２のドレイン配置部を前記第２のゲート電極層に近い第２の低濃度ドレイン配置部と前記第２のゲート電極層から遠い第２のドレインコンタクト配置部とに分けるように前記第２のレジスト部分を残存させるものと、
前記第２のレジスト層の第１乃至第３のレジスト部分をマスクとして前記第３のマスク層を選択的にエッチングすることにより前記第２のレジスト層の第１及び第２のレジスト部分にそれぞれ対応した第４及び第５のマスク層を形成する工程と、
前記第４のマスク層及び前記第２のレジスト層の第１のレジスト部分の積層と前記第５のマスク層及び前記第２のレジスト層の第２のレジスト部分の積層と前記第２のゲート絶縁膜及び前記第２のゲート電極層の積層と前記第２のレジスト層の第３のレジスト部分と前記フィールド絶縁膜とをマスクとして前記第２の素子孔内のシリコン表面に前記一導電型とは反対の導電型を決定する不純物を選択的に導入することにより前記第２の素子孔内に比較的低不純物濃度の第２ソース及び第２ドレイン領域をそれぞれ前記第２の低濃度ソース配置部及び前記第２の低濃度ドレイン配置部に対応して形成すると共に比較的低不純物濃度の第２ソースコンタクト及び第２ドレインコンタクト領域をそれぞれ前記第２のソースコンタクト配置部及び前記第２のドレインコンタクト配置部に対応して形成する工程と、
前記第２のレジスト層の第１乃至第３のレジスト部分を除去した後、前記第１及び第２のゲート絶縁膜と前記第１及び第２のゲート電極層と前記第１及び第２のマスク層と前記第４及び第５のマスク層と前記フィールド絶縁膜とを覆って絶縁性のサイドスペーサ材膜を被着する工程と、
前記第１及び第２のマスク層と前記第４及び第５のマスク層とを残すように前記サイドスペーサ材膜にエッチバック処理を施すことにより前記第１のゲート電極層において前記第１ソース及び第１ドレイン領域に面した側部にそれぞれ第１及び第２のサイドスペーサを形成すると共に前記第２のゲート電極層において前記第２ソース及び第２ドレイン領域に面した側部にそれぞれ第３及び第４のサイドスペーサを形成する一方、前記第１ソース領域において前記第１のサイドスペーサ及び前記第１のマスク層の間に介在する部分と前記第１ドレイン領域において前記第２のサイドスペーサ及び前記第２のマスク層の間に介在する部分と前記第１ソースコンタクト領域において前記第１のマスク層で覆われた部分に隣接する部分と前記第１ドレインコンタクト領域において前記第２のマスク層で覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させると共に前記第２ソース領域において前記第３のサイドスペーサ及び前記第４のマスク層の間に介在する部分と前記第２ドレイン領域において前記第４のサイドスペーサ及び前記第５のマスク層の間に介在する部分と前記第２ソースコンタクト領域において前記第４のマスク層で覆われた部分に隣接する部分と前記第２ドレインコンタクト領域において前記第５のマスク層で覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させる工程と、
前記一導電型を決定する第１の不純物が前記第２の素子孔に導入されるのを阻止した状態で、前記第１のゲート絶縁膜と前記第１のゲート電極層と前記第１及び第２のサイドスペーサとを含む第１のゲート部及び前記フィールド絶縁膜をマスクとし且つ前記第１及び第２のマスク層を介して前記第１の素子孔内のシリコン表面に前記第１の不純物を選択的に導入する処理と、前記一導電型とは反対の導電型を決定する第２の不純物が前記第１の素子孔に導入されるのを阻止した状態で、前記第２のゲート絶縁膜と前記第２のゲート電極層と前記第３及び第４のサイドスペーサとを含む第２のゲート部及び前記フィールド絶縁膜をマスクとし且つ前記第４及び第５のマスク層を介して前記第２の素子孔内のシリコン表面に前記第２の不純物を選択的に導入する処理とを交互に行なうことにより前記第１の素子孔内には比較的高不純物濃度の第３ソース及び第３ドレイン領域をそれぞれ前記第１のソース配置部及び前記第１のドレイン配置部に対応して形成すると共に前記第２の素子孔内には比較的高不純物濃度の第４ソース及び第４ドレイン領域をそれぞれ前記第２のソース配置部及び前記第２のドレイン配置部に対応して形成する工程と、
前記第１及び第２のゲート絶縁膜と前記第１乃至第４のサイドスペーサと前記第１及び第２のマスク層と前記第４及び第５のマスク層と前記フィールド絶縁膜とをマスクとして前記第１ソース領域、前記第１ソースコンタクト領域、前記第１ドレイン領域、前記第１ドレインコンタクト領域、前記第２ソース領域、前記第２ソースコンタクト領域、前記第２ドレイン領域及び前記第２ドレインコンタクト領域のそれぞれのシリサイド化予定部にシリサイド形成金属を接触させた状態でシリサイド化処理を行なった後、未反応のシリサイド形成金属を除去することにより前記第１の素子孔内には前記第１ソース領域のシリサイド化予定部及び前記第１ソースコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のソースシリサイド層を形成すると共に前記第１ドレイン領域のシリサイド化予定部及び前記第１ドレインコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のドレインシリサイド層を形成し、それによって前記第１及び第２のソースシリサイド層間に前記第１のマスク層に対応して第１の抵抗部を定めると共に前記第１及び第２のドレインシリサイド層間に前記第２のマスク層に対応して第２の抵抗部を定める一方、前記第２の素子孔内には前記第２ソース領域のシリサイド化予定部及び前記第２ソースコンタクト領域のシリサイド化予定部にそれぞれ第３及び第４のソースシリサイド層を形成すると共に前記第２ドレイン領域のシリサイド化予定部及び前記第２ドレインコンタクト領域のシリサイド化予定部にそれぞれ第３及び第４のドレインシリサイド層を形成し、それによって前記第３及び第４のソースシリサイド層間に前記第４のマスク層に対応して第３の抵抗部を定めると共に前記第３及び第４のドレインシリサイド層間に前記第５のマスク層に対応して第４の抵抗部を定める工程と
を含む半導体装置の製法。 - 一導電型のチャンネルを有するＭＯＳ型トランジスタを形成すべきシリコン領域を一方の主面に有する基板を用意する工程と、
前記シリコン領域上に位置する素子孔を有するフィールド絶縁膜を前記基板の一方の主面に形成する工程と、
前記素子孔内のシリコン表面を覆ってゲート絶縁膜を形成する工程と、
前記素子孔をソース配置部及びドレイン配置部に分けるように前記ゲート絶縁膜の上にゲート用ポリシリコン層を形成すると共に前記フィールド絶縁膜の上に抵抗用ポリシリコン層を形成する工程と、
前記ゲート絶縁膜、前記ゲート用ポリシリコン層、前記抵抗用ポリシリコン層及び前記フィールド絶縁膜を覆って絶縁性のマスク材層及び第１のレジスト層を順次に被着する工程と、
前記第１のレジスト層をパターニングして前記ソース配置部及び前記ドレイン配置部にそれぞれ前記第１のレジスト層の第１及び第２のレジスト部分を残存させると共に、前記抵抗用ポリシリコン層において抵抗部を覆い且つ端子部を露呈するように前記第１のレジスト層の第３のレジスト部分を残存させる工程であって、前記ソース配置部を前記ゲート電極層に近い低濃度ソース配置部と前記ゲート電極層から遠いソースコンタクト配置部とに分けるように前記第１のレジスト部分を残存させると共に、前記ドレイン配置部を前記ゲート電極層に近い低濃度ドレイン配置部と前記ゲート電極層から遠いドレインコンタクト配置部とに分けるように前記第２のレジスト部分を残存させるものと、
前記第１乃至第３のレジスト部分をマスクとして前記マスク材層を選択的にエッチングすることにより前記第１乃至第３のレジスト部分にそれぞれ対応した第１乃至第３のマスク層を形成する工程と、
前記一導電型を決定する第１の不純物が前記ゲート用ポリシリコン層に導入されるのを許容した状態で前記第１のマスク層及び第１のレジスト部分の積層と前記第２のマスク層及び前記第２のレジスト部分の積層と前記ゲート絶縁膜及び前記ゲート用ポリシリコン層の積層と前記フィールド絶縁膜とをマスクとして前記素子孔内のシリコン表面に前記第１の不純物を選択的に導入すると共に前記第３のマスク層及び前記第３のレジスト部分の積層をマスクとして前記抵抗用ポリシリコン層の端子部に前記第１の不純物を導入することにより比較的低不純物濃度の第１ソース及び第１ドレイン領域をそれぞれ前記低濃度ソース配置部及び前記低濃度ドレイン配置部に対応して形成すると共に比較的低不純物濃度のソースコンタクト及びドレインコンタクト領域をそれぞれ前記ソースコンタクト配置部及び前記ドレインコンタクト配置部に対応して形成する一方、前記ゲート用ポリシリコン層の抵抗と前記抵抗用ポリシリコン層の端子部の抵抗とを低下させる工程と、
前記第１乃至第３のレジスト部分を除去した後、前記ゲート絶縁膜と前記ゲート用ポリシリコン層と前記抵抗用ポリシリコン層の端子部と前記第１乃至第３のマスク層と前記フィールド絶縁膜とを覆って絶縁性のサイドスペーサ材膜を被着する工程と、
前記第１乃至第３のマスク層を残すように前記サイドスペーサ材膜にエッチバック処理を施すことにより前記ゲート用ポリシリコン層において前記第１ソース及び第１ドレイン領域に面した側部にそれぞれ第１及び第２のサイドスペーサを形成すると共に前記抵抗用ポリシリコン層において端子部の側部に第３のサイドスペーサを形成する一方、前記第１ソース領域において前記第１のサイドスペーサ及び前記第１のマスク層の間に介在する部分と前記第１ドレイン領域において前記第２のサイドスペーサ及び前記第２のマスク層の間に介在する部分と前記ソースコンタクト領域において前記第１のマスク層で覆われた部分に隣接する部分と前記ドレインコンタクト領域において前記第２のマスク層で覆われた部分に隣接する部分とをそれぞれシリサイド化予定部として露呈させると共に前記ゲート用ポリシリコン層の上部と前記抵抗用ポリシリコン層の端子部の上部とをそれぞれシリサイド化予定部として露呈させる工程と、
前記第３のマスク層を覆い且つ前記抵抗用ポリシリコン層の端子部と前記素子孔とを露呈するように第２のレジスト層を形成する工程と、
前記一導電型を決定する第２の不純物が前記ゲート用ポリシリコン層に導入されるのを許容した状態で、前記ゲート絶縁膜と前記ゲート用ポリシリコン層と前記第１及び第２のサイドスペーサとを含むゲート部及び前記フィールド絶縁膜をマスクとし且つ前記第１及び第２のマスク層を介して前記素子孔内のシリコン表面に前記第２の不純物を選択的に導入すると共に前記第２のレジスト層をマスクとして前記第２の不純物を前記抵抗用ポリシリコン層の端子部に導入することにより比較的高不純物濃度の第２ソース及び第２ドレイン領域をそれぞれ前記ソース配置部及び前記ドレイン配置部に対応して形成すると共に前記ゲート用ポリシリコン層の抵抗と前記抵抗用ポリシリコン層の端子部の抵抗とを低下させる工程と、
前記第２のレジスト層を除去した後、前記ゲート絶縁膜と前記ゲート用ポリシリコン層と前記第１乃至第３のサイドスペーサと前記第１乃至第３のマスク層と前記フィールド絶縁膜とをマスクとして前記第１ソース領域、前記ソースコンタクト領域、前記第１ドレイン領域及び前記ドレインコンタクト領域のそれぞれのシリサイド化予定部と前記ゲート用ポリシリコン層のシリサイド化予定部と前記抵抗用ポリシリコン層の端子部のシリサイド化予定部とにシリサイド形成金属を接触させた状態でシリサイド化処理を行なった後、シリサイド形成金属の未反応部分を除去することにより前記第１ソース領域のシリサイド化予定部及び前記ソースコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のソースシリサイド層を形成すると共に前記第１ドレイン領域のシリサイド化予定部及び前記ドレインコンタクト領域のシリサイド化予定部にそれぞれ第１及び第２のドレインシリサイド層を形成し、それによって前記第１及び第２のソースシリサイド層間に前記第１のマスク層に対応して第１の抵抗部を定めると共に前記第１及び第２のドレインシリサイド層間に前記第２のマスク層に対応して第２の抵抗部を定める一方、前記ゲート用ポリシリコン層のシリサイド化予定部と前記抵抗用ポリシリコン層の端子部のシリサイド化予定部とにそれぞれゲートシリサイド層及び端子用シリサイド層を形成する工程と
を含む半導体装置の製法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04301997A JP3572850B2 (ja) | 1997-02-12 | 1997-02-12 | 半導体装置の製法 |
| US09/021,600 US6083784A (en) | 1997-02-12 | 1998-02-11 | Semiconductor device having MOS transistor |
| US09/568,721 US6633059B1 (en) | 1997-02-12 | 2000-05-11 | Semiconductor device having MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04301997A JP3572850B2 (ja) | 1997-02-12 | 1997-02-12 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223899A JPH10223899A (ja) | 1998-08-21 |
| JP3572850B2 true JP3572850B2 (ja) | 2004-10-06 |
Family
ID=12652264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04301997A Expired - Fee Related JP3572850B2 (ja) | 1997-02-12 | 1997-02-12 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6083784A (ja) |
| JP (1) | JP3572850B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW544787B (en) * | 2002-09-18 | 2003-08-01 | Promos Technologies Inc | Method of forming self-aligned contact structure with locally etched gate conductive layer |
| JP2005005510A (ja) * | 2003-06-12 | 2005-01-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7855422B2 (en) * | 2006-05-31 | 2010-12-21 | Alpha & Omega Semiconductor, Ltd. | Formation of high sheet resistance resistors and high capacitance capacitors by a single polysilicon process |
| US7799644B2 (en) * | 2006-07-28 | 2010-09-21 | Freescale Semiconductor, Inc. | Transistor with asymmetry for data storage circuitry |
| US9236372B2 (en) * | 2011-07-29 | 2016-01-12 | Freescale Semiconductor, Inc. | Combined output buffer and ESD diode device |
| JP5850671B2 (ja) * | 2011-08-15 | 2016-02-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US11430749B2 (en) * | 2018-10-31 | 2022-08-30 | Infineon Technologies Ag | ESD protection in an electronic device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304502A (en) * | 1988-11-08 | 1994-04-19 | Yamaha Corporation | Process of fabricating semiconductor integrated circuit having conductive strips used as resistor and gate electrode of component transistor |
| US5262344A (en) * | 1990-04-27 | 1993-11-16 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| US5134088A (en) * | 1990-04-27 | 1992-07-28 | Digital Equipment Corporation | Precision resistor in self-aligned silicided mos process |
| JP3775803B2 (ja) * | 1990-08-09 | 2006-05-17 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路装置およびその製造方法 |
| US5330929A (en) * | 1992-10-05 | 1994-07-19 | Motorola, Inc. | Method of making a six transistor static random access memory cell |
| US5910021A (en) * | 1994-07-04 | 1999-06-08 | Yamaha Corporation | Manufacture of semiconductor device with fine pattens |
| US5576579A (en) * | 1995-01-12 | 1996-11-19 | International Business Machines Corporation | Tasin oxygen diffusion barrier in multilayer structures |
| EP0724287A3 (en) * | 1995-01-30 | 1999-04-07 | Nec Corporation | Method for fabricating semiconductor device having titanium silicide film |
| JPH08264660A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体装置の製造方法 |
| US5532178A (en) * | 1995-04-27 | 1996-07-02 | Taiwan Semiconductor Manufacturing Company | Gate process for NMOS ESD protection circuits |
| JP2638573B2 (ja) * | 1995-06-26 | 1997-08-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5770880A (en) * | 1996-09-03 | 1998-06-23 | Harris Corporation | P-collector H.V. PMOS switch VT adjusted source/drain |
| JP2956633B2 (ja) * | 1997-01-24 | 1999-10-04 | 日本電気株式会社 | 相補型ｍｏｓ半導体の製造方法 |
-
1997
- 1997-02-12 JP JP04301997A patent/JP3572850B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-11 US US09/021,600 patent/US6083784A/en not_active Expired - Lifetime
-
2000
- 2000-05-11 US US09/568,721 patent/US6633059B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6633059B1 (en) | 2003-10-14 |
| US6083784A (en) | 2000-07-04 |
| JPH10223899A (ja) | 1998-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6730572B2 (en) | Method of forming silicide | |
| JPH07302844A (ja) | デュアルゲート構造の相補形ｍｉｓ半導体装置 | |
| JPH0564456B2 (ja) | ||
| US7569448B2 (en) | Semiconductor device including bipolar junction transistor with protected emitter-base junction | |
| US5998247A (en) | Process to fabricate the non-silicide region for electrostatic discharge protection circuit | |
| EP0379024B1 (en) | Semiconductor device manufacturing method | |
| JP2715929B2 (ja) | 半導体集積回路装置 | |
| JP3572850B2 (ja) | 半導体装置の製法 | |
| JP3128323B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4567112B2 (ja) | 半導体デバイスを形成する方法及びその方法によって製造される半導体デバイス | |
| US5838048A (en) | Semiconductor Bi-MIS device | |
| KR100340974B1 (ko) | 확산층저항의형성방법 | |
| JPH08213610A (ja) | 電界効果型半導体装置及びその製造方法 | |
| US6475844B1 (en) | Field effect transistor and method of manufacturing same | |
| JP2000036594A (ja) | 半導体装置及びその製造方法 | |
| US5949111A (en) | Semiconductor device and fabrication process therefor | |
| JP3141825B2 (ja) | 半導体装置の製造方法 | |
| JPH09283636A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP5096055B2 (ja) | Ｃｍｏｓ型半導体集積回路の製造方法 | |
| US20020014668A1 (en) | Semiconductor device | |
| JPH0621374A (ja) | 相補型半導体装置 | |
| JP2760493B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JP2006186180A (ja) | 半導体装置およびその製造方法 | |
| TWI220314B (en) | Manufacturing method of deep sub-micron meter process of electrostatic discharge protection apparatus | |
| JPH0714060B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040608 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040621 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |