JP3573095B2

JP3573095B2 - Packet switch circuit

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Publication number: JP3573095B2
Application number: JP2001061044A
Authority: JP
Inventors: 博行菊地
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2004-10-06
Anticipated expiration: 2021-03-06
Also published as: JP2002261797A

Description

【０００１】
【発明の属する技術分野】
本発明はパケット通信網に使用されるパケットスイッチ回路に係わり、特に可変長パケットのスイッチングを行うパケットスイッチ回路に関する。
【０００２】
【従来の技術】
近年、パケット通信網は、マルチメディア・サービスの普及等の要因によりデータ通信量が急増している。特にデータ通信量が大きな基幹回線網等に接続されるルータでは、多数のパケットのスイッチングを行うことになり、取り扱うデータ量が大きくなる。これに伴い、パケットスイッチ回路のスイッチ容量、すなわち単位時間当たりの処理できるデータ量の大容量化が要求されている。ところが、パケットスイッチ回路に入力されるパケットが可変長パケットの場合、固定長パケットに比べてスイッチングの処理が複雑になり、スイッチ容量の大容量化を困難にしている。このため、従来から可変長パケットのスイッチングについてさまざまな工夫が行われている。
【０００３】
図１１は、従来提案された可変長パケットのスイッチングを実現するパケットスイッチ回路の構成を表わしたものである。特開平５−２２７２１１号公報で開示されたこのパケットスイッチ回路１１は、図示しない入力ポートと出力ポートの間にパスを設定してパケットを転送するスイッチ部１２と、この設定を制御するためのスイッチ制御部１３を備えている。スイッチ部１２の入力側には、第１の入力回線１４_１から入力されるパケットを収容する第１の収容部１５_１と、収容されたパケットを蓄積する第１のバッファ１６_１と、蓄積されたパケットを分解する第１の分解部１７_１がこの順に配置されている。ここで第１の分解部１７_１は入力されるパケットを固定長の小パケットに分解するようになっている。第１の分解部１７_１の出力側はスイッチ部１２の第１の入力ポートに接続されている。第２〜第Ｎの入力回線１４_２〜１４_Ｎに入力したパケットも同様に第２〜第Ｎの収容部１５_２〜１５_Ｎ、第２〜第Ｎのバッファ１６_２〜１６_Ｎ、および第２〜第Ｎの分解部１７_２〜１７_Ｎを経て、それぞれ対応する入力ポートに入力されるようになっている。
【０００４】
スイッチ部１２の出力側には、第１の出力ポートから出力される小パケットから元のパケットを組み立てる第１の組立部１８_１と、組み立てられたパケットを蓄積する第１のバッファ１９_１と、蓄積されたパケットを収容する第１の収容部２０_１がこの順に配置されている。第１の収容部２０_１はパケットを出力する第１の出力回線２１_１に接続されている。第２〜第Ｎの出力ポートから出力されたパケットも同様に第２〜第Ｎの組立部１８_２〜１８_Ｎ、第２〜第Ｎのバッファ１９_２〜１９_Ｎ、および第２〜第Ｎの収容部２０_２〜２０_Ｎを経て、第２〜第Ｎの出力回線２１_２〜２１_Ｎから出力されるようになっている。
【０００５】
このスイッチ部１２では、固定長の小パケットをスイッチングしている。このとき、スイッチ制御部１３は分解された分の小パケットをすべてスイッチングするまで入力ポートと出力ポートの間にパスを設定し、第１〜第Ｎの組立部１８_１〜１８_Ｎでの元のパケットの組み立てを容易にしている。
【０００６】
ところが、入力ポートと出力ポートの間にパスを設定する場合、スイッチングの遅延の問題が発生することがある。たとえば複数の入力ポートに同一の出力ポートを宛先とするパケットが同時に入力された状況のとき、１つの入力ポートがパケットのスイッチングを終了するまでの間、他の入力ポートは同一宛先のパケットのスイッチングを開始することができない。入力されたパケットから順にスイッチングを開始するので、次々に入力されるパケットもスイッチングを待たされることになる。したがって、同一の出力ポートを宛先とするパケットが集中するとき、あるいは分解された小パケット数が多いときには、スイッチングを待たされるパケットが多く発生することがある。また、この待たされているパケットのスイッチングを後回しにして他のパケットのスイッチングを開始する追加機能を付加すると、スイッチ部１２の処理や回路の構成が複雑になるという問題が生じる。
【０００７】
そこで、スイッチングの遅延の問題を解消するパケットスイッチ回路が従来から提案されている。これらの提案の１つとしてのパケットスイッチ回路では、一般的なアクセスメモリ制御、すなわちデータの書き込みおよび読み出しを周期的に行うことを利用して周期的なスイッチングを行っている。
【０００８】
図１２は、従来提案されたこのようなアクセスメモリ制御を用いたパケットスイッチ回路の構成を表わしたものである。特開平６−５３９９６号公報で開示されたこのパケットスイッチ回路３１は、パケットを入力する第１〜第１４の入力回線３２_１〜３２_１４にそれぞれ対応する第１〜第１４の入力部分３３_１〜３３_１４と、パケットを出力する第１〜第１４の出力回線３４_１〜３４_１４にそれぞれ対応する第１〜第１４の出力部分３５_１〜３５_１４を備えている。第１の入力部分３３_１は、入力されるパケットを受け取る第１のレシーバ３６_１と、出力回線を決定する第１のルータ３７_１を備えており、すべての出力部分３５_１〜３５_１４に第１のブロードキャストバス３８_１で接続されている。第２〜第１４の入力部分３３_２〜３３_１４も同様に第２〜第１４のレシーバ３６_２〜３６_１４と、第２〜第１４のルータ３７_２〜３７_１４を備えており、第２〜第１４のブロードキャストバス３８_２〜３８_１４で接続されてすべての出力部分３５_１〜３５_１４にパケットを出力するようになっている。第１の出力部分３５_１は、すべての入力部分３３_１〜３３_１４から受信するパケットのうち出力すべきパケットを判断する第１のスイッチメモリ３９_１を備えており、これらの内部に出力すべきパケットを蓄積する第１の出力キュー４０_１を持っている。第１の出力キュー４０_１に接続される第１の３２ビットバス４１_１によって、第１の出力回線３４_１にパケットを出力する第１のトランスミッタ４２_１と、パケットの長さを判断する第１のチョッパ４３_１が接続されている。第２〜第１４の出力部分３５_２〜３５_１４も同様に第２〜第１４のスイッチメモリ３９_２〜３９_１４と、第２〜第１４の３２ビットバス４１_２〜４１_１４で接続される第２〜第１４のチョッパ４３_２〜４３_１４および第２〜第１４のトランスミッタ４２_２〜４２_１４を備えている。第２〜第１４のトランスミッタ４２_２〜４２_１４から第２〜第１４の出力回線３４_２〜３４_１４にパケットを出力するようになっている。
【０００９】
図１３は、スイッチメモリ内のアクセスメモリ制御によるパケットのスイッチングを簡単に説明するためのものである。図１２で示したスイッチメモリに入力されたパケットは入力シフトレジスタ５１によってシリアルに受信される。受信されたパケットは、入力シフトレジスタ５１と同じデータ幅を持つバス５２を介して、入力シフトレジスタ５１と同じデータ幅を持つメモリ５３にパラレルに出力されて書き込まれる。メモリ５３に書き込まれたパケットは出力シフトレジスタ５４にパラレルに読み出され、出力シフトレジスタ５４からシリアルに出力される。入力シフトレジスタ５１のパケットをアクセスメモリ制御の１回の書き込み動作と１回の読み出し動作でスイッチングすることができる。したがって、各入力ポートに入力されるパケットはアクセスメモリ制御の書き込みサイクルと読み出しサイクルの一定時間を待てばスイッチングされることになるので、スイッチングの遅延の問題を解消することができる。
【００１０】
【発明が解決しようとする課題】
【００１１】
この提案のパケットスイッチ回路３１では、周期的なアクセスメモリ制御によって一定時間でスイッチングできるパケット数が一定になるので、一定時間で処理されるデータ量はパケット長に依存することになる。すなわち、パケット長の長短によって、一定時間で処理されるデータ量が変化することになる。たとえばパケット長が短いパケットの入力が集中する場合には一定時間で処理されるデータ量が極端に減少するという事態が発生する。データ通信量が急増している現在、パケットスイッチ回路のスイッチ容量の大容量化が急務となっている。
【００１２】
そこで本発明の目的は、パケット長に依存しない大容量のスイッチ容量を持つパケットスイッチ回路を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１記載の発明では、（イ）複数の入力路のそれぞれに対応して配置され、宛先の付加されたパケットを順次蓄積する入力側蓄積手段と、（ロ）これらの入力側蓄積手段にそれぞれに蓄積されたパケットを周期的に取り出して１回で取り出した入力側蓄積手段ごとの全データに対して共通した１つのアドレスを割り当てこれらをアドレス単位で格納するデータ格納手段と、（ハ）複数の出力路のそれぞれに対応して配置され、パケットを順次蓄積する出力側蓄積手段と、（ニ）データ格納手段に格納されたアドレスごとのデータについてそれらを構成するパケットの送出されるべきそれぞれの出力側蓄積手段を宛先から判別する宛先判別手段と、（ホ）データ格納手段からアドレス単位でデータを順に周期的に取り出して、宛先判別手段の判別結果を用いて各パケットをそれぞれ対応する出力側蓄積手段に振り分けるパケット振分手段と、（ヘ）出力側蓄積手段のそれぞれに蓄積されたパケットを順次出力させる出力路別パケット出力制御手段とをパケットスイッチ回路に具備させる。
【００１４】
すなわち請求項１記載の発明では、パケットスイッチ回路は各入力路に対応して配置された入力側蓄積手段からそれぞれデータの取り出しを行うたびに、１回で取り出した全データに１つのアドレスを割り当ててデータ格納手段に格納するようにしている。格納されたこれらのデータは宛先判別手段でパケットごとに宛先が判別される。パケット振分手段は、データ格納手段からアドレス単位でデータを順に周期的に取り出すと共に、宛先判別手段の判別結果を用いて１つのアドレスのデータを構成する各パケットをそれぞれ対応する出力側蓄積手段に振り分けるようになっている。したがって、本発明では１つのアドレスに割り当てられたデータが複数のパケットにより構成されている場合でも、これらをアドレス単位で一括処理することができる。このため、比較的小さなサイズのパケットが集中したような場合にも処理効率が落ちることがなく、可変長パケットの長さによってパケットスイッチ回路の時間あたりのスイッチング処理できるデータ量が変動するという問題を解消することができる。
【００１５】
請求項２の発明では、（イ）データの最大伝送速度を個別に設定された複数の入力路のそれぞれに対応して配置され、宛先の付加されたパケットを順次蓄積する入力側蓄積手段と、（ロ）これらの入力側蓄積手段のそれぞれに蓄積されたパケットをデータの最大伝送速度が速いほど短くなるような値に予め設定された入力側蓄積手段ごとの周期で取り出して、１回で取り出した入力側蓄積手段ごとの全データに対して共通した１つのアドレスを割り当てこれらをアドレス単位で格納するデータ格納手段と、（ハ）複数の出力路のそれぞれに対応して配置され、パケットを順次蓄積する出力側蓄積手段と、（ニ）データ格納手段に格納されたアドレスごとのデータについてそれらを構成するパケットの送出されるべきそれぞれの出力側蓄積手段を宛先から判別する宛先判別手段と、（ホ）入力側蓄積手段に蓄積されたパケットのいずれかがデータ格納手段に格納されるたびにデータ格納手段からアドレス単位でデータを順に取り出して、宛先判別手段の判別結果を用いて各パケットをそれぞれ対応する出力側蓄積手段に振り分けるパケット振分手段と、（ヘ）出力側蓄積手段のそれぞれに蓄積されたパケットを順次出力させる出力路別パケット出力制御手段とをパケットスイッチ回路に具備させる。
【００１６】
すなわち請求項２記載の発明では、パケットスイッチ回路は各入力路に対応して配置された入力側蓄積手段からそれぞれデータの取り出しを行うたびに、１回で取り出した全データに１つのアドレスを割り当ててデータ格納手段に格納するようにしている。格納されたこれらのデータは宛先判別手段でパケットごとに宛先が判別される。パケット振分手段は、データ格納手段からアドレス単位でデータを順に周期的に取り出すと共に、宛先判別手段の判別結果を用いて１つのアドレスのデータを構成する各パケットをそれぞれ対応する出力側蓄積手段に振り分けるようになっている。したがって、本発明では１つのアドレスに割り当てられたデータが複数のパケットにより構成されている場合でも、これらをアドレス単位で一括処理することができる。このため、比較的小さなサイズのパケットが集中したような場合にも処理効率が落ちることがなく、可変長パケットの長さによってパケットスイッチ回路の時間あたりのスイッチング処理できるデータ量が変動するという問題を解消することができる。しかも本発明では、データ格納手段は、入力側蓄積手段のそれぞれに蓄積されたパケットをそれらに対応する入力路のデータの最大伝送速度が速いほど短くなるような周期で取り出して格納している。すなわち、入力路の一部または全部についてデータの最大伝送速度が異なっているような場合には、各入力側蓄積手段の単位時間あたりに蓄積するデータの量が異なるので、データの最大伝送速度が速い入力路に対応する入力側蓄積手段ほど周期を短くしてデータを取り出してデータ格納手段に格納するようにすることで、データ格納手段の効率的な活用を図っている。
【００１７】
請求項３の発明では、（イ）複数の入力路のそれぞれに対応して配置され、宛先の示されたパケットを順次蓄積する入力側蓄積手段と、（ロ）これらの入力側蓄積手段にそれぞれに蓄積されたパケットを周期的に取り出して入力側蓄積手段ごとの１回で取り出した全データに対して共通した１つのアドレスを割り当て、アドレス単位で格納するデータ格納手段と、（ハ）このデータ格納手段に格納されたアドレスごとのデータについてそれらを構成するパケットごとの送出先を宛先から判別する宛先判別手段と、（ニ）この宛先判別手段で判別したデータをデータ格納手段からアドレス単位で順に読み出すデータ読出手段と、（ホ）このデータ読出手段がアドレス単位にデータを読み出すたびに宛先判別手段の対応する判別結果を使用してこの中から自己の取り込むべき宛先のパケットのみを選択する出力ポートごとに設けられたパケット選択手段と、（ヘ）これらのパケット選択手段に対応して配置され、選択されたパケットを順次対応する出力路に出力する出力路別パケット出力手段とをパケットスイッチ回路に具備させる。
【００１８】
すなわち請求項３記載の発明では、パケットスイッチ回路は各入力路に対応して配置された入力側蓄積手段からそれぞれデータの取り出しを行うたびに、１回で取り出した全データに１つのアドレスを割り当ててデータ格納手段に格納するようにしている。格納されたこれらのデータは宛先判別手段でパケットごとに宛先が判別される。データ読出手段は、データ格納手段からアドレス単位でデータを順に周期的に読み出し、それぞれの出力ポートごとに設けられたパケット選択手段に送られる。これらのパケット選択手段では、宛先判別手段の対応する判別結果を使用してこの中から自己の取り込むべき宛先のパケットのみを選択することになる。したがって、本発明では１つのアドレスに割り当てられたデータが複数のパケットにより構成されている場合でも、これらをアドレス単位で一括処理することができる。このため、比較的小さなサイズのパケットが集中したような場合にも処理効率が落ちることがなく、可変長パケットの長さによってパケットスイッチ回路の時間あたりのスイッチング処理できるデータ量が変動するという問題を解消することができる。しかも本発明では、各パケット選択手段にデータを送り込む過程までの制御を単純化し、処理の高速化を図ることができる。
【００１９】
請求項４の発明では、請求項３記載のパケットスイッチ回路で、入力側蓄積手段はそれぞれの入力路からシリアルデータとしてパケットを順次入力して蓄積する手段であり、データ読出手段と出力ポートごとに設けられたパケット選択手段の間には、１つのアドレスの全データをパラレルにかつすべてのパケット選択手段に並行して伝送する伝送路が配置されていることを特徴としている。
【００２０】
すなわち請求項４記載の発明では、データ読出手段と出力ポートごとに設けられたパケット選択手段の間には、１つのアドレスの全データをパラレルにかつすべてのパケット選択手段に並行して伝送する伝送路が配置されている。このため、１つのアドレスの全データを一度に伝送することが可能になる。
【００２１】
請求項５の発明では、請求項３記載のパケットスイッチ回路で、データ格納手段は、それぞれの入力路のデータ伝送速度に反比例した周期で対応する入力側蓄積手段からアドレス単位のデータを取り出して格納する手段であり、データ読出手段はデータ格納手段に単位時間当たり格納されるアドレス単位のデータの量に反比例した周期で、このデータ格納手段からアドレス単位にデータを読み出す手段であることを特徴としている。
【００２２】
すなわち請求項５記載の発明では、データ格納手段はそれぞれの入力路のデータ伝送速度に反比例した周期で対応する入力側蓄積手段からアドレス単位のデータを取り出して格納するようにし、データ読出手段はデータ格納手段に単位時間当たり格納されるアドレス単位のデータの量に反比例した周期でデータ格納手段からアドレス単位にデータを読み出すようにしている。このため比較的少ないハードウェアで、効率的なデータの転送が可能になる。
【００２３】
請求項６記載の発明では、請求項３記載のパケットスイッチ回路で、出力路別パケット出力手段は、１回で取り出した全データと同一量のデータを複数組格納可能で、予め定めた順序でこれらのメモリ領域を指定することでメモリ領域単位でデータの読み出しが行われるようになったパケット格納手段と、パケット選択手段で自己の取り込むべき宛先のパケットが選択されるたびにその全部のデータ量を算出するデータ量算出手段と、このデータ量算出手段で算出されたデータ量のパケットを転送するに先立って、パケット格納手段の読み出しが行われていない最も古い組のメモリ領域の空き容量とデータ量算出手段で算出したデータ量を比較する比較手段と、この比較手段によって比較されたデータ量の方が最も古い組のメモリ領域の空き容量以下であるときそのメモリ領域にパケット選択手段で選択されたパケットをすべて転送し、これ以外の場合にはこれらのパケットを最も古い組のメモリ領域の次に読み出されるべきメモリ領域にすべて転送するパケット転送手段とを具備することを特徴としている。
【００２４】
この請求項６記載の発明では、請求項３記載の発明における出力路別パケット出力手段を具体化している。出力路別パケット出力手段は１回で取り出した全データと同一量のデータを複数組格納可能で、予め定めた順序でこれらのメモリ領域を指定することでメモリ領域単位でデータの読み出しが行われるようになったパケット格納手段を備えている。このパケット格納手段のメモリ領域単位でデータの読み出しが行われるようになっているので、１回当たりの読み出しが効率的に行われるためにはそれぞれのメモリ領域にできるだけ多くのパケットが格納される必要がある。そこでこの発明ではパケット選択手段で自己の取り込むべき宛先のパケットが選択されるたびにデータ量算出手段がその全部のデータ量を算出することにしている。そして、データ量算出手段で算出されたデータ量のパケットを転送するに先立って、比較手段がパケット格納手段の読み出しが行われていない最も古い組のメモリ領域の空き容量とデータ量算出手段で算出したデータ量を比較するようにしている。この結果、比較された転送しようとしているデータ量の方が最も古い組のメモリ領域の空き容量以下であるときには、該当するそのメモリ領域にパケット選択手段で選択されたパケットをすべて転送し、今まで格納されたデータと一緒にデータの読み出しが行われるようにしている。比較された転送しようとしているデータ量の方が最も古い組のメモリ領域の空き容量より大きい場合には、これらのパケットを該当するそのメモリ領域の空いている領域にすべて詰め込むことはできない。そこでこの場合にはそのメモリ領域の次に読み出されるべきメモリ領域にこれらすべてのパケットを転送することにしている。このような工夫を行うことで、たとえばパケット選択手段が１回当たり僅かずつのデータ量のパケットを選択したような場合には、これらを別々にパケット転送手段が転送するのではなく、何回分かをまとめて転送することができるので、パケットを出力路に効率良く出力することができることになる。出力路への転送形態は各種の態様が考えられる。
【００２５】
請求項７記載の発明では、請求項６記載のパケットスイッチ回路で、パケット転送手段はパケット選択手段の選択したパケットを隙間なく再配置する再配置手段を備え、パケット転送手段はこの再配置手段によって再配置された各パケットを一括してパラレル転送することを特徴としている。
【００２６】
すなわち請求項７記載の発明では、パケット転送手段はパケット選択手段の選択したパケットを隙間なく再配置する再配置手段を備えている。パケット転送手段はこの再配置手段によって再配置された各パケットを一括してパラレル転送している。これにより、シリアルで転送するのに比べて転送の処理が高速化する。また、パケット同士の間隔を詰めて転送するので、受信側の処理が効率化する。
【００２７】
【発明の実施の形態】
【００２８】
【実施例】
以下実施例につき本発明を詳細に説明する。
【００２９】
図１は本発明の一実施例における可変長パケットスイッチ回路を使用したルータの構成を表わしたものである。このルータ１０１は、図示しない他のルータから送られてくる可変長パケットを入力する第１の入力ポート１０２_１にその入力側を接続する第１の入力インタフェース部１０３_１を備えている。第１の入力インタフェース部１０３_１の出力側は、可変長パケットスイッチ回路１０４の第１の入力ポート１０５_１に接続されている。第２〜第Ｎの入力ポート１０２_２〜１０２_Ｎも同様に第２〜第Ｎの入力インタフェース部１０３_２〜１０３_Ｎの入力側にそれぞれ接続され、その出力側は第２〜第Ｎの入力ポート１０５_２〜１０５_Ｎにそれぞれ接続されている。可変長パケットスイッチ回路１０４の第１の出力ポート１０６_１は、第１の出力インタフェース部１０７_１の入力側に接続されている。第１の出力インタフェース部１０７_１の出力側は、図示しない他のルータに可変長パケットを送出する第１の出力ポート１０８_１に接続されている。第２〜第Ｎの出力ポート１０６_２〜１０６_Ｎも同様に第２〜第Ｎの出力インタフェース部１０７_２〜１０７_Ｎの入力側にそれぞれ接続され、その出力側は第２〜第Ｎの出力ポート１０８_２〜１０８_Ｎにそれぞれ接続されている。
【００３０】
第１〜第Ｎの入力ポート１０２_１〜１０２_Ｎに入力される可変長パケットは、第１〜第Ｎの入力インタフェース部１０３_１〜１０３_Ｎによってフレームのフォーマットを装置内フレームのフォーマットに変換される。変換された可変長パケットは、可変長パケットスイッチ回路１０４でスイッチングされる。スイッチングされた可変長パケットは、第１〜第Ｎの出力インタフェース部１０７_１〜１０７_Ｎによって元のフレームのフォーマットに変換される。この可変長パケットはそれぞれ第１〜第Ｎの出力ポート１０８_１〜１０８_Ｎから他のルータに可変長パケットを送出している。
【００３１】
図２は入力される可変長パケットの一例としてＰＰＰフレームのフォーマットを表わしたものである。このＰＰＰ（ＰｏｉｎｔｔｏＰｏｉｎｔＰｒｏｔｏｃｏｌ：ポイントツーポイントプロトコル）フレームの可変長パケット２０１は、ＰＰＰオーバヘッド２０２、データ部分のＰＰＰペイロード２０３、ビット誤りを検出するＦＣＳ（ＦｒａｍｅＣｈｅｃｋＳｅｑｕｅｎｃｅ：フレーム検査シーケンス）２０４、およびパケットの終わりを示すフラグ２０５で構成される。ＰＰＰオーバヘッド２０２には、パケットの始まりを示すフラグ２０６、パケットの宛先のアドレス２０７、制御情報のコントロール２０８、およびプロトコル識別子２０９が配置されている。可変長パケット２０１は第１〜第Ｎの入力インタフェース部１０３_１〜１０３_Ｎ（図１参照）によって装置内フレームのフォーマットに変換され、第１〜第Ｎの出力インタフェース部１０７_１〜１０７_Ｎ（図１参照）によって再び元の可変長パケット２０１のフォーマットに変換される。
【００３２】
図３は図１で示した入力インタフェース部によって変換された可変長パケットの装置内フレームのフォーマットを表わしたものである。この装置内フレームの可変長パケット３０１は、装置内オーバヘッド３０２とデータ部分のＰＰＰペイロード３０３から構成される。装置内オーバヘッド３０２には、装置内情報３０４、入力ポート情報３０５、および出力ポート情報３０６が配置されている。入力ポート情報３０５および出力ポート情報３０６は、可変長パケットが入力される可変長パケットスイッチ回路１０４（図１参照）の入力ポートおよび出力される出力ポートを示している。装置内情報３０３は、可変長パケットスイッチ回路１０４のその他の装置内制御に使用される情報を表わしている。可変長パケット３０１は、ＰＰＰオーバヘッド２０２（図２参照）に代わって装置内オーバヘッド３０２が付加され、可変長パケットスイッチ回路１０４のどの出力ポートに出力するかについて決定されている。
【００３３】
この出力ポートの決定について更に説明を加える。出力ポートの決定には、ＰＰＰオーバヘッド２０２内のアドレス２０７の情報に加えて、ＰＰＰペイロード２０３内に格納されている情報が必要になる。たとえばＰＰＰペイロード２０３内にＩＰ（ＩｎｔｅｒｎｅｔＰｒｏｔｏｃｏｌ：インターネットプロトコル）パケットが格納されている場合、ＩＰパケットのヘッダ内の宛先アドレス等の情報を基にして出力ポートを決定する。ＰＰＰペイロード２０３内にその他のパケットが格納されている場合、ＰＰＰオーバヘッド２０２内のプロトコル識別子２０９を基にして格納されているパケットに応じて出力ポートを決定する。この出力ポートを決定する処理は負荷が高く、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：中央処理装置）を使用した大規模な回路が必要になる。本実施例では出力ポートを決定する処理は第１〜第Ｎの入力インタフェース部１０３_１〜１０３_Ｎ（図１参照）内で行い、可変長パケットスイッチ回路１０４（図１参照）で行う処理の負荷を軽減している。
【００３４】
図４は図１に示した可変長パケットスイッチ回路の構成を表わしたものである。以上の説明では入力ポート数および出力ポート数について一般化された数値として値Ｎで表わしたが、これ以後は値Ｎが“３９”の場合を例にとって具体的に説明する。もちろん値Ｎはこの値に限定されるものではない。この可変長パケットスイッチ回路１０４は、第１の入力ポート１０５_１に接続される第１の入力線４０１_１からシリアルに可変長パケットを入力する第１の出力ポート情報抽出部４０２_１を備えている。第１の出力ポート情報抽出部４０２_１は、可変長パケットに付加されている出力ポート情報３０６（図３参照）を抽出し、第１の出力ポート情報信号４０３_１を出力ポート判定部４０４へ出力するようにしている。第１の出力ポート情報抽出部４０２_１の第１の出力線４０５_１は第１の入力バッファ４０６_１に接続されている。第１の入力バッファ４０６_１は可変長パケットを順次蓄積し、それぞれの可変長パケットがバッファ内に蓄積されるパケット位置を示す第１のパケット位置情報信号４０７_１を出力ポート判定部４０４に出力するようになっている。
【００３５】
同様にしてそれぞれ第１〜第３９の入力ポート１０５_１〜１０５_３９に入力された可変長パケットは、第１〜第３９の入力線４０１_１〜４０１_３９および第１〜第３９の出力ポート情報抽出部４０２_１〜４０２_３９を経て、第１〜第３９の入力バッファ４０６_１〜４０６_３９で蓄積されるようになっている。また、出力ポート判定部４０４にそれぞれ第１〜第３９の出力ポート情報信号４０３_１〜４０３_３９および第１〜第３９のパケット位置情報信号４０７_１〜４０７_３９を出力する。
【００３６】
第１〜第３９の入力バッファ４０６_１〜４０６_３９は、入力ポート側データバス４０８を介して入力ポート側メモリ４０９に接続されている。入力ポート側メモリ４０９を制御する入力ポート側メモリ制御部４１０は、図示しないＣＰＵおよび図示しないＲＯＭ（リード・オンリ・メモリ）等の記憶媒体で構成され所定の制御を行うようになっている。入力ポート側メモリ制御部４１０は、第１〜第３９の入力バッファ４０６_１〜４０６_３９に蓄積された可変長パケットを入力ポート側メモリ４０９へ格納するための第１〜第３９の出力制御信号４１１_１〜４１１_３９を出力するようになっている。また、入力ポート側メモリ４０９に格納された可変長パケットを入力ポート側データバス４０８上に出力するための出力制御信号４１２を出力する。入力ポート側データバス４０８は、第１〜第３９の出力ポート１０６_１〜１０６_３９にそれぞれ対応する第１〜第３９の選択バッファ４１３_１〜４１３_３９に接続されている。出力ポート判定部４０４は、第１〜第３９の出力ポート情報信号４０３_１〜４０３_３９および第１〜第３９のパケット位置情報信号４０７_１〜４０７_３９に基づき、第１〜第３９の出力ポート１０６_１〜１０６_３９に対応した第１〜第３９の有効情報信号４１４_１〜４１４_３９を生成するようになっている。第１〜第３９の有効情報信号４１４_１〜４１４_３９はそれぞれ第１〜第３９の選択バッファ４１３_１〜４１３_３９に出力されている。
【００３７】
第１の出力ポート１０６_１に対応する第１の選択バッファ４１３_１は、第１の有効情報信号４１４_１に基づき、入力ポート側データバス４０８上に出力される可変長パケットを選択して蓄積するようになっている。第１の選択バッファ４１３_１は蓄積された可変長パケットを第１のデータバス４１５_１を介して第１の有効情報圧縮スイッチ４１６_１に出力している。第１の有効情報圧縮スイッチ４１６_１は、第１の出力ポート側メモリ制御部４１７_１からの第１の先頭位置信号４１８_１に基づき可変長パケットを配列するようになっている。第１の出力ポート側メモリ制御部４１７_１は、図示しないＣＰＵおよび図示しないＲＯＭ（リード・オンリ・メモリ）等の記憶媒体で構成され所定の制御を行うようになっている。第１の出力ポート側メモリ制御部４１７_１は、第１の有効情報圧縮スイッチ４１６_１で配列された可変長パケットを第１の出力ポート側データバス４１９_１を介して第１の出力ポート側メモリ４２０_１へ格納するための第１の出力制御信号４２１_１を出力するようになっている。また、第１の出力ポート側メモリ４２０_１に格納された可変長パケットを第１の出力ポート側データバス４１９_１を介して第１の出力バッファ４２２_１へ出力するための第１の出力制御信号４２３_１を出力する。第１の出力バッファ４２２_１の出力側は、第１の出力線４２４_１によって第１の出力ポート１０６_１に接続されている。第１の出力ポート１０６_１から図１に示した第１の出力インタフェース部１０７_１に可変長パケットが出力されるようになっている。
【００３８】
同様にしてそれぞれの第１〜第３９の選択バッファ４１３_１〜４１３_３９に蓄積された可変長パケットは第１〜第３９の有効情報圧縮スイッチ４１６_２〜４１６_３９、第１〜第３９の出力ポート側メモリ４２０_１〜４２０_３９、第１〜第３９の出力バッファ４２２_１〜４２２_３９を経て、第１〜第３９の出力ポート１０６_１〜１０６_３９に出力するようになっている。第１〜第３９の出力ポート１０６_１〜１０６_３９から第１〜第３９の出力インタフェース部１０７_１〜１０７_３９にそれぞれ可変長パケットを出力する。
【００３９】
本実施例では、入力ポート側メモリ４０９および第１〜第３９の出力ポート側メモリ４２０_１〜４２０_３９の１アドレスで指定されるデータ幅を８Ｋ（キロ）ビットとする。第１〜第３９の入力バッファ４０６_１〜４０６_３９の容量、入力ポート側データバス４０８のバス幅、および第１〜第３９の選択バッファ４１３_１〜４１３_３９の容量を８Ｋビットとする。第１〜第３９の有効情報圧縮スイッチ４１６_１〜４１６_３９の出力側容量、第１〜第３９の出力ポート側データバス４１９_１〜４１９_３９のバス幅、および第１〜第３９の出力バッファ４２２_１〜４２２_３９の容量を８Ｋビットとする。
【００４０】
また、第１〜第３９の入力バッファ４０６_１〜４０６_３９から入力ポート側メモリ４０９へのパケット転送周期を３．２８μ（マイクロ）秒とする。３９個の入力ポート１０５_１〜１０５_３９から入力する可変長パケットの最大伝送レートおよび３９個の出力ポート１０６_１〜１０６_３９から出力する可変長パケットの最大伝送レートを２．４８８３２Ｇｂｐｓ（ギガビット／秒）とする。入力ポート側メモリ４０９および第１〜第３９の出力ポート側メモリ４２０_１〜４２０_３９に対する書き込みおよび読み出しサイクルを４２ｎ（ナノ）秒とする。これは既存のＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ダイナミック等速呼び出し記憶装置）のアクセス速度と同等である。
【００４１】
図５は、入力ポート側メモリに対するアクセス制御のタイミングを表わしている。同図（ａ）はサイクル５０１〜５０６の順に時間の経過を示し、それぞれの時間間隔は４２ｎ秒の等間隔である。同図（ｂ）以降は動作を説明しつつ、適宜説明する。
【００４２】
図４における第１〜第３９の出力ポート情報抽出部４０２_１〜４０２_３９から第１〜第３９の選択バッファ４１３_１〜４１３_３９までの各動作について更に説明する。第１の出力ポート情報抽出部４０２_１は、入力される可変長パケット中に付加されている出力ポート情報を抽出して第１の出力ポート情報信号４０３_１を出力ポート判定部４０４へ出力する。また、可変長パケットの先頭位置および最後尾位置を検出して可変長パケットを第１の入力バッファ４０６_１へ出力する。
【００４３】
入力された可変長パケットを蓄積する第１の入力バッファ４０６_１は、検出された可変長パケットの先頭位置および最後尾位置の情報に基づき、可変長パケットがバッファ内に蓄積されているバイト単位のパケット位置を示す第１のパケット位置情報信号４０７_１を生成する。第１のパケット位置情報信号４０７_１は出力ポート判定部４０４に出力される。本実施例では、一般にデータはバイト単位で処理されるので、バイト単位の情報を生成する。また、第１の入力バッファ４０６_１はバッファを２つ備えたダブルバッファとすることによって、蓄積されている可変長パケットが出力中でも入力される新たな可変長パケットを蓄積することができる。
【００４４】
入力ポート側メモリ制御部４１０は、一定周期（３．２８μ秒）で第１の入力バッファ４０６_１内に蓄積された複数の可変長パケットを入力ポート側メモリ４０９へ転送して先頭のアドレスにデータを書き込む。これは第１の出力制御信号４１１_１によって図５（ｂ）で示された第１の入力バッファ４０６_１からの書き込み５０７のタイミングで行われる。本実施例では、第１の入力バッファ４０６_１の容量、入力ポート側データバス４０８のバス幅、および入力ポート側メモリ４０９の１アドレスのデータ幅を一致させている。これにより、第１の入力バッファ４０６_１内に蓄積された複数の可変長パケットは１回の転送サイクルで入力ポート側メモリ４０９へ転送することができる。
【００４５】
同様にして、入力ポート側メモリ４０９へのデータの書き込みは、入力ポート側メモリ制御部４１０からの第２の出力制御信号４１１_２（図示せず）によって図５（ｂ）の第２の入力バッファ（図示せず）からの書き込み５０８のタイミングで行われる。また、同様に第３の出力制御信号４１１_３（図示せず）によって図５（ｂ）の第３の入力バッファ（図示せず）からの書き込み５０９といったタイミングで番号順に繰り返し行われる。このとき、入力ポート側メモリ４０９への書き込み周期は８４ｎ秒（４２ｎ秒×２）となるので、１つの入力バッファからは３．２７６μ秒（８４ｎ秒×３９個）ごとに転送が行われる。一方、１つの入力ポートからは可変長パケットが最大伝送レートを２．４８８３２Ｇｂｐｓで入力されるので、１つの入力バッファが飽和する時間は最短で３．２９２μ秒（８１９２ビット÷２．４８８３２Ｇｂｐｓ）かかる。メモリやバッファの容量で１Ｋビットは通常１０２４ビットになるので８Ｋビットは８１９２ビット（１０２４ビット×８）になる。したがって、１つの入力バッファから入力ポート側メモリ４０９への転送周期は最短バッファ飽和時間よりも短いので、この入力バッファは飽和しない。
【００４６】
このように入力ポート側メモリ４０９にデータが書き込まれるたびに、入力ポート側メモリ制御部４１０は、データが書き込まれたアドレス情報信号４２５を出力ポート判定部４０４へ出力する。
【００４７】
出力ポート判定部４０４は、入力される第１の出力ポート情報信号４０３_１に基づき、入力ポート側メモリ４０９のアドレス情報信号４２５のアドレスに格納されている複数の可変長パケットの出力ポートを決定する。第１の出力ポート情報信号４０３_１で複数あるいはすべての出力ポートを指定することで、複数あるいはすべての出力ポートを選択することが可能になる。また、入力される第１のパケット位置情報信号４０７_１に基づき、第１〜第３９の有効情報信号４１４_１〜４１４_３９を生成する。出力ポート判定部４０４は入力ポート側メモリ４０９のアドレス単位で処理し、処理が完了するたびに入力ポート側メモリ制御部４１０へ処理の完了を知らせる通知信号４２６を出力する。
【００４８】
入力ポート側メモリ制御部４１０は、通知信号４２６によって処理の完了を知らされたアドレスの複数の可変長パケットを入力ポート側データバス４０８上に同時に読み出して第１〜第３９の選択バッファ４１３_１〜４１３_３９に転送する。この読み出し動作は、図５（ｃ）で示された入力ポート側メモリ４０９からの読み出し５１０〜５１２のそれぞれのタイミングで行われる。入力ポート側メモリ制御部４１０の出力制御信号４１２によって周期８４ｎ秒で入力ポート側メモリ４０９に書き込まれたアドレス順で行われる。このとき、１アドレスで指定される領域に書き込まれているすべての可変長パケットの宛先の出力ポートは、出力ポート判定部４０４によって決定されている。３９個の入力ポート１０５_１〜１０５_３９からそれぞれ２．４８８３２Ｇｂｐｓで入力された可変長パケットは、第１〜第３９の有効情報信号４１４_１〜４１４_３９が生成される一定時間まで入力ポート側メモリ４０９に格納される。一定時間後、第１〜第３９の選択バッファ４１３_１〜４１３_３９へ同時に転送されている。
【００４９】
以上説明したアクセス制御では、入力ポート側メモリ制御部４１０のアドレス情報信号４２７およびリードライト制御信号４２８によって、入力ポート側メモリ４０９のデータの書き込みおよび読み出しを行っている。同様にして第１〜第３９の出力ポート情報抽出部４０２_１〜４０２_３９から第１〜第３９の選択バッファ４１３_１〜４１３_３９までの各動作が行われる。
【００５０】
第１〜第３９の選択バッファ４１３_１〜４１３_３９は同一動作をするので、代表して第１の選択バッファ４１３_１の動作について説明する。第１の選択バッファ４１３_１は、出力ポート判定部４０４が出力する第１の有効情報信号４１４_１を受信する。第１の有効情報信号４１４_１は、第１の選択バッファ４１３_１が選択する可変長パケットが入力ポート側メモリ４０９の１アドレスで指定されるデータ領域のどこに格納されているかを示している。入力ポート側メモリ４０９から入力ポート側データバス４０８上に出力される１アドレスで指定されているデータ領域に格納されている１あるいは複数の可変長パケットを受信し、第１の有効情報信号４１４_１に基づいて可変長パケットを選択して蓄積している。この際、第１の有効情報信号４１４_１に基づいて、第１の選択バッファ４１３_１への書き込みをビット単位あるいはバイト単位で許可あるいは禁止する機能を第１の選択バッファ４１３_１の前段に備えることによって、パケットの選択を実現している。したがって、第１の選択バッファ４１３_１のデータ列の有効情報と有効情報の間には不要なデータが格納されていないことになる。本実施例では、入力ポート側メモリ４０９の１アドレスで指定されるデータ幅、第１の選択バッファ４１３_１の容量、および入力ポート側データバス４０８のバス幅を一致させている。これにより、入力ポート側メモリ４０９の１アドレスで指定されているデータ領域に格納されている複数の可変長パケットは、１回の転送サイクルで第１の選択バッファ４１３_１へ転送される。
【００５１】
次に、第１〜第３９の入力バッファ４０６_１〜４０６_３９から入力ポート側メモリ４０９への可変長パケットの転送について説明を加える。本実施例では可変長パケットの転送を一定周期で行うので、第１〜第３９の入力バッファ４０６_１〜４０６_３９に書き込みが途中の可変長パケットが存在する場合がある。この可変長パケットは分割して転送され、出力ポートから出力された後、図１で示した第１〜第３９の出力インタフェース部１０７_１〜１０７_３９で復元されることになる。可変長パケットを分割した残りのパケットは次の転送周期で転送されることになる。これらの分割されたパケットを復元するとき、これらのパケットがどの入力ポートから入力されたかの情報が必要になる。この情報を分割されたパケットに付加して出力するが、以下に説明するように第１〜第３９の出力インタフェース部１０７_１〜１０７_３９では、付加された情報を基にして元の可変長パケットに復元することができる。
【００５２】
この分割されたパケットに入力ポート情報を付加し、第１〜第３９の出力インタフェース部１０７_１〜１０７_３９で復元する動作について具体的に説明する。第１〜第３９の入力バッファ４０６_１〜４０６_３９の先頭部分と最後尾部分に入力ポート情報が書き込まれる領域を予め確保しておく。たとえば、第１の入力ポート１０５_１の第１の入力バッファ４０６_１には、常に入力ポートが“１”であることを示す情報が入力バッファの先頭部分と最後尾部分に書き込まれている。一定周期で第１の入力バッファ４０６_１に書き込まれたパケットは入力ポート側メモリ４０９へ書き込まれる。このとき、入力ポート情報も同時に入力ポート側メモリ４０９へ書き込まれる。メモリ領域の先頭部分に書き込まれた入力ポート情報に対しては、その直後に書き込まれていたパケットと同じ出力ポートへの転送として有効情報信号が出力される。メモリ領域の最後尾部分に書き込まれた入力ポート情報に対しては、その直前に書き込まれていたパケットと同じ出力ポートへの転送として有効情報信号が出力される。
【００５３】
第１〜第３９の出力インタフェース部１０７_１〜１０７_３９では、分割されていないパケットの場合、図３で示したパケットの装置内オーバヘッド３０２に格納されている入力ポート情報３０５に基づき入力ポートごとのバッファ（図示せず）に蓄積される。分割されたパケットの場合、パケットの先頭部分あるいは最後尾部分に付加されている入力ポート情報に基づき入力ポートごとのバッファに蓄積することにより、分割されたパケットが復元される。このとき、付加された入力ポート情報は削除される。以上のようにして分割されたパケットが処理される。
【００５４】
再び図４に戻って、第１〜第３９の選択バッファ４１３_１〜４１３_３９から第１〜第３９の出力バッファ４２２_１〜４２２_３９までの各動作について説明する。これらの選択バッファ４１３_１〜４１３_３９以降の回路は、同一回路であり独立に動作するため、第１の出力ポート１０６_１に対応する回路を代表して説明する。第１の選択バッファ４１３_１によって蓄積された可変長パケットは、第１のデータバス４１５_１を介して第１の有効情報圧縮スイッチ４１６_１に受信される。これ以後はパケット１〜パケット３（Ｐ１〜Ｐ３）の３つの可変長パケットが受信された場合を例にとって具体的に説明する。
【００５５】
図６は、出力ポート側メモリへの可変長パケット書き込み制御の様子を表わしたものである。同図（ａ）は、第１の出力ポート側メモリ４２０_１の１アドレスで指定されるデータ領域６０１を示している。本実施例ではＬＳＢ６０２（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ：最下位ビット）からＭＳＢ６０３（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ：最上位ビット）の８Ｋビットとする。データの流れを説明するためデータ領域６０１を基準にして、同図（ｂ）以降は動作を説明しつつ、適宜説明する。
【００５６】
第１の有効情報圧縮スイッチ４１６_１は出力ポート判定部４０４から第１の有効情報信号４１４_１を受信する。図６（ｂ）は出力ポート判定部４０４が出力する第１の有効情報信号４１４_１を表わしている。３つの可変長パケットについて、それぞれパケット１は第１の位置６０４、パケット２は第２の位置６０５、パケット３は第３の位置６０６のデータ位置を示している。
【００５７】
第１の選択バッファ４１３_１は、図６（ｂ）で示した第１の有効情報信号４１４_１の示す位置のデータを選択して可変長パケットを格納している。図６（ｃ）は第１の選択バッファ４１３_１における可変長パケットの格納状態であり、領域６０７にはデータが格納され、領域６０８にはデータが格納されていない。
【００５８】
第１の有効情報圧縮スイッチ４１６_１では、出力ポート判定部４０４が出力する第１の有効情報信号４１４_１に基づいて図６（ｃ）に示した領域６０７のみを取り出し、可変長パケットのパケット長の総和である図６（ｄ）で示す有効情報長６０９を表わす第１の有効情報長信号４２９_１を第１の出力ポート側メモリ制御部４１７_１へ出力している。
【００５９】
第１の出力ポート側メモリ制御部４１７_１は、第１の有効情報圧縮スイッチ４１６_１が出力する第１の有効情報長信号４２９_１の有効情報長と、第１の出力ポート側メモリ４２０_１の可変長パケットが書き込まれている最後尾のアドレス中の可変長パケットが書き込まれていない領域長を比較する。本実施例では、図６（ｆ）で示した第１の出力ポート側メモリ４２０_１における可変長パケットの格納状態を比較する。第１の出力ポート側メモリ４２０_１の内部は、前回の書き込みサイクルまでに書き込みが行われた領域６１１、今回新たに書き込みが行われた領域６１２、および書き込みが行われていない領域６１３に分かれている。本実施例では、比較した結果として、有効情報長の方が短い場合、第１の出力ポート側メモリ４２０_１の可変長パケットが書き込まれている最後尾のアドレスにおける空き領域に可変長パケットを書き込む。このとき、第１の出力ポート側メモリ４２０_１の可変長パケットが書き込まれている最後尾のアドレス中の可変長パケットが書き込まれていない領域の先頭位置を第１の先頭位置信号４１８_１として第１の有効情報圧縮スイッチ４１６_１に出力する。比較した結果、有効情報長の方が長いような場合には、第１の出力ポート側メモリ４２０_１の可変長パケットが書き込まれている最後尾のアドレスの次のアドレスの先頭位置から可変長パケットを書き込む。このとき、第１の有効情報圧縮スイッチ４１６_１が出力する可変長パケットの第１の先頭位置信号４１８_１としてＬＳＢの位置を出力する。
【００６０】
第１の有効情報圧縮スイッチ４１６_１は、第１の出力ポート側メモリ制御部４１７_１が出力する可変長パケットの第１の先頭位置信号４１８_１に基づいて、出力する可変長パケットの先頭位置を決定して可変長パケットを図６（ｅ）に示す位置情報６１０のように配列する。第１の有効情報圧縮スイッチ４１６_１の出力状態は、この配列動作によって、図６（ｄ）に示すような可変長パケット出力状態となる。ここで、第１の有効情報圧縮スイッチ４１６_１の具体的な回路について説明を加える。
【００６１】
図７は有効情報圧縮スイッチの基本動作を２入力２出力のセレクタを用いて構成する場合の原理的な構成を示したものである。本実施例では第１のデータバス４１５_１は８１９２ビットであるが、ここでは簡単に説明するため４ビット分のデータを入出力する有効情報圧縮スイッチ７０１を示している。この簡略化した有効情報圧縮スイッチ７０１は、それぞれ第１〜第４の入力ポート７０２_１〜７０２_４および第１〜第４の出力ポート７０３_１〜７０３_４を備えている。有効情報圧縮スイッチ７０１は、アレイ状に配置された２入力２出力の第１〜第４のセレクタ７０４_１〜７０４_４を第１段として、同様にして第２段および第３段としてそれぞれ第５〜第８のセレクタ７０４_５〜７０４_８および第９〜第１２のセレクタ７０４_９〜７０４_１２で構成される。
【００６２】
この有効情報圧縮スイッチ７０１に有効ビットとして第１の入力ポート７０２_１、第３の入力ポート７０２_３および第４の入力ポート７０２_４にデータが入力され、無効ビットとして第２の入力ポート７０２_２にはデータが入力されないものとする。また、配列位置として第１〜第３の出力ポート７０３_１〜７０３_３からデータを出力するような場合とする。第１の入力ポート７０２_１に入力されたデータは、第１のセレクタ７０４_１、第５のセレクタ７０４_５、および第９のセレクタ７０４_９を順に経由して第１の出力ポート７０３_１に出力されている。同様にして、第３の入力ポート７０２_３に入力されたデータは、第３のセレクタ７０４_３、第５のセレクタ７０４_５、および第１０のセレクタ７０４_１０を順に経由して第２の出力ポート７０３_２に出力され、第４の入力ポート７０２_４に入力されたデータは、第４のセレクタ７０４_４、第８のセレクタ７０４_８、および第１１のセレクタ７０４_１１を順に経由して第３の出力ポート７０３_３に出力されている。ここでは２入力２出力のセレクタを示しているが、アレイ状に配置するセレクタの数と段数を増加させることで本実施例の有効情報圧縮スイッチを実現することができる。本実施例では、データのビット数が“８１９２”であるので、セレクタ数は“８１９２”となり段数は“１４”段となる。
【００６３】
この第１の有効情報圧縮スイッチ４１６_１によって配列された図６（ｅ）に示す位置情報６１０の可変長パケットを第１の出力ポート側メモリ４２０_１に格納している。図６（ｆ）で示すように前回の書き込みサイクルまでに書き込まれた可変長パケットに引き続いて、まだ書き込みが行われていない領域に、可変長パケットのみを格納することができる。本実施例では、第１の有効情報圧縮スイッチ４１６_１の出力側容量、第１の出力ポート側メモリ４２０_１の１アドレスで指定されるデータ幅、および第１の出力ポート側データバス４１９_１のデータ幅が一致している。これにより、第１の出力ポート側メモリ４２０_１への書き込みを１回の書き込みサイクルで行うことができる。
【００６４】
図８は、出力ポート側メモリに対するアクセス制御のタイミングを表わしている。同図（ａ）はサイクル８０１〜８０６の順に時間の経過を示し、それぞれの時間間隔は４２ｎ秒の等間隔である。同図（ｂ）は第１の出力ポート側メモリ４２０_１に対しての第１の有効情報圧縮スイッチ４１６_１からの書き込みを表わしている。第１の出力ポート側メモリ４２０_１への書き込み８０７は、第１の出力ポート側メモリ制御部４１７_１の第１の出力制御信号４２１_１によって第１の有効情報圧縮スイッチ４１６_１で配列された可変長パケットを周期８４ｎ秒（４２ｎ秒×２）で書き込んでいる。
【００６５】
第１の出力ポート側メモリ４２０_１に格納された可変長パケットは第１の出力ポート側データバス４１９_１を介して第１の出力バッファ４２２_１へ転送している。本実施例では、第１の出力ポート側メモリ４２０_１の１アドレスで指定されるデータ幅、第１の出力バッファ４２２_１の容量、および第１の出力ポート側データバス４１９_１のデータ幅が一致している。これにより、第１の出力ポート側メモリ４２０_１から第１の出力バッファ４２２_１への可変長パケットの転送を１回の読み出しサイクルで行われている。図８（ｃ）で示すように第１の出力ポート側メモリ４２０_１からの読み出し８０８は、第１の出力ポート側メモリ制御部４１７_１の第１の出力制御信号４２１_１によって周期８４ｎ秒で第１の出力ポート側メモリ４２０_１に書き込まれたアドレス順で行われる。第１の出力ポート側メモリ制御部４１７_１は、第１のアドレス情報信号４３０_１およびリードライト制御信号４３１_１によって第１の出力ポート側メモリ４２０_１のデータの書き込みおよび読み出しを行っている。
【００６６】
第１の出力バッファ４２２_１に蓄積された可変長パケットは、第１の出力ポート１０６_１に接続される第１の出力線４２４_１でシリアルに出力される。また、第１の出力バッファ４２２_１はバッファを２つ備えたダブルバッファとすることによって、可変長パケットを出力中でも第１の出力ポート側メモリ４２０_１が読み出した可変長パケットを蓄積することができる。更に、第１の出力バッファ４２２_１は蓄積している可変長パケットがすべて出力されてバッファ内が空となる前に、第１の出力ポート側メモリ制御部４１７_１に対して可変長パケットの転送を要求する第１のパケット転送要求信号４３２_１を出力する。
【００６７】
第１の出力ポート側メモリ制御部４１７_１は、第１の出力ポート側メモリ４２０_１内の１アドレスで指定される８Ｋビットの領域に書き込まれている可変長パケットを１回の読み出しサイクルで第１の出力バッファ４２２_１に転送できる。第１の出力ポート側メモリ４２０_１内の１アドレスで指定される８Ｋビットの領域に８Ｋビットの可変長パケットが格納されている場合、２．４８８３２Ｇｂｐｓで出力されるため、格納されている可変長パケットがすべて出力されるまで時間が３．２９２μ秒かかることになる。
【００６８】
本実施例で第１〜第３９の出力ポート側メモリ４２０_１〜４２０_３９に着目すると、最大の書き込み速度は可変長パケットスイッチ回路１０４にあるすべての第１〜第３９の入力ポート１０５_１〜１０５_３９からパケットが入力される速度の総和になる。読み出し速度は出力ポートごとのパケットが出力される速度と一致する。したがって、複数の入力ポートから特定の出力ポートの宛先のパケットが入力することが集中するトラフィックの輻輳が発生する場合、特定の出力ポートの出力ポート側メモリに多くのパケットが急速に滞留する可能性がある。
【００６９】
たとえば、第１の出力ポート側メモリ４２０_１内に格納されている可変長パケットの蓄積量が設定されたしきい値を越えた場合を考える。本実施例では、図１に示した第１〜第３９の入力インタフェース部１０３_１〜１０３_３９には、図示しない大容量の輻輳吸収用のバッファを用意する。第１の出力ポート側メモリ制御部４１７_１は、第１〜第３９の入力インタフェース部１０３_１〜１０３_３９に対して第１の出力ポート１０６_１の宛先の可変長パケットの出力停止を要求する第１の出力停止要求信号４３３_１を出力する。第１〜第３９の入力インタフェース部１０３_１〜１０３_３９は、第１の出力停止要求信号４３３_１を受信すると、第１の出力ポート１０６_１の宛先の可変長パケットのみを輻輳吸収用のバッファに一時的に蓄積する。第１の出力停止要求信号４３３_１が解除された場合、第１の出力ポート１０６_１の宛先の可変長パケットの出力を再開する。これにより、本実施例の可変長パケットスイッチ回路１０４で出力ポートごとに大容量のバッファを用意することなく、第１の出力ポート側メモリ４２０_１のしきい値を越えて処理できなくなるオーバーフローを防ぐことができる。
【００７０】
一般には複数の選択した転送先に同じパケットを転送するマルチキャスト、あるいは転送できるすべての転送先に同じパケットを転送するブロードキャストを実現し、スイッチの処理能力を上げるために出力バッファ型スイッチが用いられる。この出力バッファ型スイッチの場合、スイッチング自体の速度を示すスイッチコアの転送速度Ｓは次式（１）で表わされる。
【００７１】
Ｓ＝ＮＶ／Ｂ・・・（１）
【００７２】
（１）式で使用されている変数Ｎはポート数、変数Ｖはポート速度、および変数Ｂはスイッチ内でのパラレル展開数を表わしている。パラレル展開数Ｂを大きくすることによって、スイッチコアの転送速度Ｓを下げることができる。しかし、パケット単位で転送を行う場合、パラレル展開数Ｂよりもパケット長の短いパケットを転送するとき、余剰帯域が発生してスイッチ容量が低下する問題が発生する。したがって、パラレル展開数Ｂは転送パケットの最小パケット長であるＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ：非同期転送モード）セルや最小ＩＰパケットのサイズとなり大きい値にできない。また、スイッチ回路の大規模化を図ると、ポート数Ｎやポート速度Ｖの上昇をもたらし、スイッチコアの転送速度Ｓの著しい上昇をもたらすため、実現が困難であった。
【００７３】
本実施例は出力バッファ型スイッチであるが、１アドレスで指定されるデータ領域を数Ｋビットまで拡張して、１アドレスで指定される全データ領域に対して１回の書き込みサイクルおよび読み出しサイクルで行うことができる。また、出力ポートごとの選択バッファ４１３_１〜４１３_３９が出力ポートごとの有効情報信号４１４_１〜４１４_３９に基づき、入力側データバス４０８上に出力された複数の可変長パケットから、必要な可変長パケットのみを選択して格納することができる。パラレル展開数Ｂを数Ｋビットとして、スイッチコアの転送速度Ｓを大幅に削減することによって、超大容量のスイッチ回路を構築できる。たとえば、本実施例のパケットスイッチ回路１０４を既存のメモリアクセス性能（ＤＲＡＭ）を適用して１チップで実現する場合、１チップで約１００Ｇｂｐｓ（９７．５２Ｇｂｐｓ＝８Ｋビット／８４ｎ秒）のスイッチ容量となる。
【００７４】
変形例
【００７５】
図９は本発明の変形例として入力される可変長パケットの異なる伝送レートを混在させた図４に示した可変長パケットスイッチ回路における入力ポート側の変形を表わしたものである。この変形例では、図４で示した第１〜第３９の入力ポート１０５_１〜１０５_３９に対応する構成の一部分を第１〜第４２の入力ポート９０１_１〜９０１_４２に対応する構成の一部分としたものであり、その他の構成は図４と同一であり図示および説明を省略する。この図で図４と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この変形例では、第１〜第４の４個の入力ポート９０１_１〜９０１_４の最大伝送レートを６２２．０８Ｍｂｐｓ（メガビット／秒）とし、第５〜第４２の入力ポート９０１_５〜９０１_４２の最大伝送レートを２．４８８３２Ｇｂｐｓとしている。第１〜第４２の入力バッファ９０２_１〜９０２_４２の容量は同じ容量（８Ｋビット）とする。また、第１〜第４の入力バッファ９０２_１〜９０２_４に蓄積されている可変長パケットを入力ポート側メモリ４０９へ転送する周期は、第５〜第４２の入力バッファ９０２_５〜９０２_４２の転送周期の４倍とする。すなわち、第１〜第４の入力バッファ９０２_１〜９０２_４から入力ポート側メモリ４０９への転送は１３．１２μ秒（３．２８μ秒×４）ごとに行われる。
【００７６】
図１０は、変形例における入力ポート側メモリに対するアクセス制御のタイミングを表わしている。同図（ａ）は図５（ａ）に示した時間の経過と同一である。入力ポート側メモリ４０９に対しての同図（ｂ）で示す第１〜第４２の入力バッファ９０２_１〜９０２_４２からの書き込みおよび同図（ｃ）で示す入力ポート側データバス４０８への読み出しは交互に行われている。第１〜第４の入力バッファ９０２_１〜９０２_４のいずれかの書き込み５１３、第５の入力バッファ９０２_５の書き込み５１４、第６の入力バッファ（図示せず）の書き込み５１５の番号順で繰り返し行われる。第１〜第４の入力バッファ９０２_１〜９０２_４のいずれかの書き込み５１３は、第１〜第４の入力バッファ９０２_１〜９０２_４の番号順で繰り返し行われる。これにより、第１〜第４の入力バッファ９０２_１〜９０２_４の各転送周期を第５〜第４２の入力バッファ９０２_５〜９０２_４２の４倍とすることができる。入力ポート側メモリ４０９からの読み出し５１６〜５１８は、図５と同様に周期８４ｎ秒で入力ポート側メモリ４０９に書き込まれたアドレス順で行われる。
【００７７】
この変形例では、第１〜第４２の入力ポート９０１_１〜９０１_４２から入力される可変長パケットの最大伝送レートの総和は９７．０４Ｇｂｐｓ（６２２．０８Ｍｂｐｓ×４＋２．４８８３２Ｇｂｐｓ×３８）となる。これは図４で示したすべての入力ポートから入力される最大伝送レートが同じである場合の伝送レートの総和９７．０４Ｇｂｐｓ（２．４８８３２Ｇｂｐｓ×３９）と等しくなる。したがって、スイッチ容量を落とさずに入力の異なる最大伝送レートを混在させたパケットスイッチ回路が実現できる。
【００７８】
発明のその他の変形可能性
【００７９】
以上説明した実施例では、可変長パケットを対象にしてきたが、固定長パケットについても適用するものにしてもよい。また、バッファからメモリへの転送の周期を一定周期で説明したが、それぞれの入力ポートからのデータ伝送速度に対応して周期を変えてもよい。同様にしてメモリからバッファの転送の周期においても、アドレスに格納されたデータ量に対応して周期を変えてもよい。本実施例では容易な制御によるパケット転送を説明したが、転送周期を変えることによって更にパケット転送を効率良く行うことができる。また、有効情報圧縮スイッチ４１６は２入力２出力のセレクタを用いて構成したが、他にもクロスバースイッチを用いて構成してもよい。
【００８０】
また本実施例では、有効情報信号４１４に基づいて可変長パケットを選択して格納するようにしたが、次に説明するようにしてもよい。入力ポート側データバス４０８上に出力されたパケットは、一旦すべて選択バッファ４１３に格納するようにする。出力されたすべてのパケットが一旦格納された後、有効情報信号４１４と共に有効情報圧縮スイッチ４１６にデータバス４１５を介して送られる。有効情報圧縮スイッチ４１６の前段に不要なパケットを廃棄する機能を備えて廃棄することも可能である。このとき、選択バッファ４１３は単なるバッファの機能のみの動作をすることになる。データバス４１５上のデータ列の有効情報と有効情報の間には不要なデータが存在することになるので廃棄する機能が必要になる。また、データバス４１５上のデータ列に不要なデータを伝送しないために、選択バッファ４１３の後段に不要なパケットを廃棄する機能を備えて一旦すべてのパケットを格納した後に廃棄することも可能である。
【００８１】
更に実施例では、出力ポート側メモリ４２０にデータを書き込むとき、最後尾のアドレスの空き領域が足りない場合、そのアドレスには書き込まず次のアドレスに書き込むようにした。このような１アドレスで指定される領域での空き領域が不足する問題を解決するためには、たとえば出力ポート側メモリ４２０を２つ設けるようにすればよい。２つの出力ポート側メモリ４２０をそれぞれＡメモリおよびＢメモリとする。また、出力ポート側データバス４１９、ＡメモリおよびＢメモリの１アドレスで指定されるビット幅を４ビットとして図７で示した有効情報圧縮スイッチ７０１を用いて説明する。
【００８２】
まず、書き込み制御について説明する。有効情報圧縮スイッチ７０１で出力されるデータが４ビットであるとする。まずＡメモリの１アドレスで指定される領域のまだデータが書き込まれていない領域に書き込むが、Ａメモリの１ビット目から３ビット目はすでに前回データが書き込まれている場合を想定する。この場合、新たなデータをＡメモリの４ビット目に書き込み、残りの３ビットのデータをＢメモリに書き込むようにする。有効情報圧縮スイッチ７０１では、第１の入力ポート７０２_１に入力された１ビット目のデータを第４の出力ポート７０３_４に４ビット目のデータとして出力するようにする。また、第２〜第４の入力ポート７０２_２〜７０２_４にそれぞれ入力された残りの３ビットのデータは、第１〜第３の出力ポート７０３_１〜７０３_３にそれぞれ出力するようにする。これらの動作は図７で説明したように対応するセレクタを経由することによって行うことができる。したがって、第４の出力ポート７０３_４から出力されるデータはＡメモリに書き込むデータとして、第１〜第３の出力ポート７０３_１〜７０３_３からそれぞれ出力されるデータはＢメモリに書き込むデータとして配列されることになる。ＡメモリおよびＢメモリへの書き込みは同じ書き込みサイクルで同時に行う。次の書き込みサイクルの書き込みデータは、Ｂメモリの１アドレスで指定される領域のまだ書き込まれていない領域に書き込みを行う。データがＢメモリのまだ書き込まれていない領域に書き込みきれない場合、前述した手順でＢメモリへの書き込みと、書き込みきれなかった残りのデータのＡメモリへの書き込みを同時に行う。この書き込み制御で書き込みデータがＡメモリおよびＢメモリにそのまま転送される場合、それぞれのメモリに不必要なデータを廃棄するか、あるいはデータを更新する処理が必要になる。読み出し制御については、Ａメモリ、Ｂメモリの１アドレスごと交互に読み出しを行う。したがって、メモリの１アドレスで指定されるビット幅のデータを順に書き込むことができるので、さらにデータの転送の効率化を図ることができる。
【００８３】
【発明の効果】
以上説明したように請求項１記載の発明によれば、入力側蓄積手段から１回で取り出した全データに対して１つのアドレスを割り当ててデータの格納等の処理を行うので、１回分のデータであればこれが複数パケットで構成されていても一度に処理されることになり１パケットずつスイッチングする従来の処理に比べてスイッチングのための処理能力を向上させることができる。また、特定のパケットに対して宛先判別手段で判別される出力側蓄積手段を複数の出力側蓄積手段に指定することにより、パケットを選択する複数の出力路に出力するマルチキャストあるいはすべての出力路に出力するブロードキャストが容易に実現できる。
【００８４】
また請求項２記載の発明によれば、入力側蓄積手段ごとに蓄積されたパケットを取り出す周期をデータの最大伝送速度に対応して設定しているので、比較的高速の入力路を伝送されてきたデータをそれよりも遅い入力路を伝送されてきたデータよりも短い周期でスイッチングすることができる。また、個々のデータ格納領域に格納されるデータ量を均一化することができるので、効率的なデータ処理を行うことができる。これにより、１転送サイクルでほぼ一定の転送帯域を確保することができる。また、特定のパケットに対して宛先判別手段で判別される出力側蓄積手段を複数の出力側蓄積手段に指定することにより、パケットを選択する複数の出力路に出力するマルチキャストあるいはすべての出力路に出力するブロードキャストが容易に実現できる。
【００８５】
更に請求項３記載の発明によれば、データ格納手段の１つのアドレスに複数のパケットが格納されていてもこれらを同時にすべてのパケット選択手段に読み出し、該当するパケットを選択することができる。また、特定のパケットに対して宛先判別手段で判別される出力側蓄積手段を複数の出力側蓄積手段に指定することにより、パケットを選択する複数の出力路に出力するマルチキャストあるいはすべての出力路に出力するブロードキャストが容易に実現できる。
【００８６】
また請求項４の発明によれば、１つのアドレスの全データをパラレルにかつすべてのパケット選択手段に並行して伝送することができる。このため、１つのアドレスの全データを１回のサイクルで伝送することができ、１つのアドレスに割り当てられるデータを増加させることにより、大容量のパケットのスイッチングが可能になる。
【００８７】
更に請求項５記載の発明によれば、入力路の異なるデータ伝送速度や単位時間当たり格納されるアドレス単位の異なるデータの量に対応した周期でデータを伝送するので、効率良くデータを処理することを可能にしている。
【００８８】
また請求項６記載の発明によれば、パケット選択手段によって選択されたパケットをパケット格納手段のメモリ領域の空いている領域に格納することによって、パケットを出力路に効率良く出力することができる。
【００８９】
更に請求項７記載の発明によれば、パケット選択手段の選択したパラレルデータを１回のサイクルで転送することができ、転送の処理が高速化する。また、パケット同士の間隔を詰めて転送するので、受信側の処理が効率化する。
【図面の簡単な説明】
【図１】本発明の一実施例における可変長パケットスイッチ回路を使用したルータの構成を表わした構成図である。
【図２】本実施例で可変長パケットの一例としてＰＰＰフレームのフォーマットを表わした説明図である。
【図３】本実施例で図１で示した入力インタフェース部によって変換された可変長パケットの装置内フレームのフォーマットを表わした説明図である。
【図４】本実施例で図１に示した可変長パケットスイッチ回路の構成を表わした構成図である。
【図５】本実施例で入力ポート側メモリに対するアクセス制御のタイミングを表わしたタイミング図である。
【図６】本実施例で出力ポート側メモリへの可変長パケット書き込み制御の様子を表わした説明図である。
【図７】本実施例で有効情報圧縮スイッチの一例として２入力２出力のセレクタを用いた構成を表わした構成図である。
【図８】本実施例で出力ポート側メモリに対するアクセス制御のタイミングを表わしたタイミング図である。
【図９】本発明の変形例として入力される可変長パケットの異なる伝送レートを混在させた図４に示した可変長パケットスイッチ回路における入力ポート側の変形を表わした構成図である。
【図１０】変形例における入力ポート側メモリに対するアクセス制御のタイミングを表わしたタイミング図である。
【図１１】従来提案されたパケットスイッチ回路の構成を表わした構成図である。
【図１２】従来提案されたアクセスメモリ制御を用いたパケットスイッチ回路の構成を表わした構成図である。
【図１３】図１２に示したパケットスイッチ回路のスイッチメモリ内のアクセスメモリ制御によるパケットのスイッチングを説明した説明図である。
【符号の説明】
１０４可変長パケットスイッチ回路
１０５入力ポート
１０６出力ポート
４０１入力線
４０２出力ポート情報抽出部
４０３出力ポート情報信号
４０４出力ポート判定部
４０５入力バッファ
４０７パケット位置情報信号
４０８入力ポート側データバス
４０９入力ポート側メモリ
４１０入力ポート側メモリ制御部
４１１、４１２、４２１、４２３出力制御信号
４１３選択バッファ
４１４有効情報信号
４１５データバス
４１６有効情報圧縮スイッチ
４１７出力ポート側メモリ制御部
４１８先頭位置信号
４１９出力ポート側データバス
４２０出力ポート側メモリ
４２２出力バッファ
４２４出力線
４２５、４２７、４３０アドレス情報信号
４２６通知信号
４２８、４３１リードライト制御信号
４２９有効情報長信号
４３２パケット転送要求信号
４３３出力停止要求信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a packet switch circuit used in a packet communication network, and more particularly to a packet switch circuit for switching a variable-length packet.
[0002]
[Prior art]
2. Description of the Related Art In recent years, the amount of data communication in a packet communication network is rapidly increasing due to factors such as the spread of multimedia services. In particular, in a router connected to a backbone network or the like having a large data traffic, switching of a large number of packets is performed, and a large amount of data is handled. Accordingly, there is a demand for an increase in the switch capacity of the packet switch circuit, that is, the amount of data that can be processed per unit time. However, when the packet input to the packet switch circuit is a variable-length packet, the switching process is more complicated than that of the fixed-length packet, making it difficult to increase the switch capacity. For this reason, various devices have been conventionally devised for switching variable-length packets.
[0003]
FIG. 11 shows a configuration of a conventionally proposed packet switch circuit that realizes switching of variable-length packets. The packet switch circuit 11 disclosed in Japanese Patent Application Laid-Open No. H5-222711 includes a switch section 12 for setting a path between an input port and an output port (not shown) to transfer a packet, and a switch for controlling the setting. The control unit 13 is provided. The first input line 14 is connected to the input side of the switch unit 12.₁First storing unit 15 that stores packets input from₁And a first buffer 16 for storing the accommodated packets.₁And a first decomposing unit 17 for decomposing the stored packets.₁Are arranged in this order. Here, the first disassembly unit 17₁Is designed to break an incoming packet into small packets of fixed length. First decomposition unit 17₁Is connected to a first input port of the switch unit 12. 2nd to Nth input lines 14₂~ 14_NSimilarly, packets input to the second to Nth accommodation units 15₂~ 15_N, The second to N-th buffers 16₂~ 16_N, And the second to N-th decomposition units 17₂~ 17_NThrough the corresponding input ports.
[0004]
On the output side of the switch unit 12, a first assembling unit 18 that assembles an original packet from small packets output from the first output port is provided.₁And a first buffer 19 for storing the assembled packets.₁And a first storage unit 20 for storing the stored packets.₁Are arranged in this order. First storage section 20₁Is a first output line 21 for outputting a packet₁It is connected to the. Similarly, the packets output from the second to Nth output ports are output from the second to Nth assembling units 18.₂~ 18_N, The second to N-th buffers 19₂~ 19_N, And the second to Nth accommodation units 20₂~ 20_NThrough the second to Nth output lines 21₂~ 21_NOutput from
[0005]
The switch unit 12 switches fixed-length small packets. At this time, the switch control unit 13 sets a path between the input port and the output port until all of the small packets that have been disassembled are switched.₁~ 18_NFacilitates the assembling of the original packet.
[0006]
However, when a path is set between an input port and an output port, a problem of switching delay may occur. For example, in a situation where a packet destined for the same output port is simultaneously input to a plurality of input ports, another input port switches packets of the same destination until one input port finishes switching packets. Can not start. Since the switching is started in order from the input packet, the packets input one after another are also subjected to the switching. Therefore, when packets destined for the same output port are concentrated or when the number of decomposed small packets is large, many packets waiting for switching may occur. In addition, if an additional function of starting the switching of another packet by delaying the switching of the waiting packet is added, there arises a problem that the processing of the switch unit 12 and the configuration of the circuit become complicated.
[0007]
Therefore, a packet switch circuit that solves the problem of switching delay has been conventionally proposed. In a packet switch circuit as one of these proposals, periodic switching is performed by using general access memory control, that is, by periodically performing writing and reading of data.
[0008]
FIG. 12 shows a configuration of a conventionally proposed packet switch circuit using such access memory control. The packet switch circuit 31 disclosed in Japanese Patent Application Laid-Open No. 6-53996 has first to fourteenth input lines 32 for inputting packets.₁~ 32₁₄The first to fourteenth input portions 33 respectively corresponding to₁~ 33₁₄And first to fourteenth output lines 34 for outputting a packet.₁~ 34₁₄The first to fourteenth output portions 35 respectively corresponding to₁~ 35₁₄It has. First input part 33₁Is a first receiver 36 that receives an incoming packet.₁And the first router 37 that determines the output line₁And all output portions 35₁~ 35₁₄First broadcast bus 38₁Connected. The second to fourteenth input parts 33₂~ 33₁₄Similarly, the second to fourteenth receivers 36₂~ 36₁₄And the second to fourteenth routers 37₂~ 37₁₄And the second to fourteenth broadcast buses 38₂~ 38₁₄All output parts 35 connected by₁~ 35₁₄To output the packet. First output part 35₁Are all input parts 33₁~ 33₁₄Switch memory 39 for determining a packet to be output among packets received from₁And a first output queue 40 for accumulating packets to be output therein.₁have. First output queue 40₁32 bit bus 41 connected to₁The first output line 34₁Transmitter 42 that outputs a packet to₁And a first chopper 43 for determining the length of the packet₁Is connected. The second to fourteenth output portions 35₂~ 35₁₄Similarly, the second to fourteenth switch memories 39₂~ 39₁₄And the second to fourteenth 32-bit buses 41₂~ 41₁₄Second to fourteenth choppers 43 connected by₂~ 43₁₄And the second to fourteenth transmitters 42₂~ 42₁₄It has. Second to fourteenth transmitters 42₂~ 42₁₄To the second to fourteenth output lines 34₂~ 34₁₄To output the packet.
[0009]
FIG. 13 is a diagram for simply explaining packet switching by access memory control in the switch memory. The packet input to the switch memory shown in FIG. 12 is serially received by the input shift register 51. The received packet is output and written in parallel to a memory 53 having the same data width as the input shift register 51 via a bus 52 having the same data width as the input shift register 51. The packet written in the memory 53 is read in parallel to the output shift register 54 and is output serially from the output shift register 54. The packet of the input shift register 51 can be switched by one write operation and one read operation of access memory control. Therefore, the packet input to each input port is switched after waiting for a certain period of the write cycle and the read cycle of the access memory control, so that the switching delay problem can be solved.
[0010]
[Problems to be solved by the invention]
[0011]
In the proposed packet switch circuit 31, the number of packets that can be switched in a fixed time becomes constant by periodic access memory control, so that the amount of data processed in a fixed time depends on the packet length. That is, the amount of data processed in a certain period of time varies depending on the length of the packet. For example, when the input of packets with a short packet length is concentrated, a situation occurs in which the amount of data processed in a certain time is extremely reduced. At present, when data traffic is rapidly increasing, there is an urgent need to increase the switch capacity of the packet switch circuit.
[0012]
Accordingly, an object of the present invention is to provide a packet switch circuit having a large switch capacity independent of the packet length.
[0013]
[Means for Solving the Problems]
According to the first aspect of the present invention, there are provided (a) an input-side storage unit which is arranged corresponding to each of a plurality of input paths and sequentially stores packets to which destinations are added; (C) data storage means for periodically fetching the packets stored in each of them and allocating one common address to all the data for each input-side storage means fetched at one time and storing them in address units; An output-side storage unit that is arranged corresponding to each of the plurality of output paths and sequentially stores packets; and (d) packets to be transmitted for each of the data constituting the data for each address stored in the data storage unit. Destination determining means for determining the output-side storage means from the destination; and (e) periodically extracting data in address units from the data storage means, and Packet distribution means for distributing each packet to a corresponding output-side storage means using the determination result; and (f) output-path-specific packet output control means for sequentially outputting the packets stored in each of the output-side storage means. A packet switch circuit is provided.
[0014]
In other words, according to the first aspect of the present invention, the packet switch circuit allocates one address to all data taken out at one time each time data is taken out from the input storage means arranged corresponding to each input path. In the data storage means. The destination of these stored data is determined for each packet by destination determining means. The packet distribution unit periodically retrieves data from the data storage unit in address units in order, and uses the determination result of the destination determination unit to transfer each packet constituting data of one address to the corresponding output side storage unit. It is to be sorted. Therefore, according to the present invention, even when data assigned to one address is composed of a plurality of packets, these can be collectively processed in address units. For this reason, even when packets of relatively small size are concentrated, the processing efficiency does not decrease, and the amount of data that can be switched by the packet switch circuit per time varies depending on the length of the variable-length packet. Can be eliminated.
[0015]
According to the second aspect of the present invention, (a) input-side storage means which is arranged corresponding to each of a plurality of input paths for which the maximum transmission rate of data is individually set and sequentially stores packets to which destinations are added; (B) Packets stored in each of these input-side storage units are extracted at a preset cycle for each input-side storage unit to a value that becomes shorter as the maximum data transmission speed is higher, and are extracted at one time. Data storage means for allocating one common address to all data for each input-side storage means and storing them in address units; and (c) arranging them in correspondence with each of a plurality of output paths and sequentially transmitting packets. Output-side storage means for storing, and (d) respective output-side storage means to which packets constituting the data for each address stored in the data storage means are to be transmitted Destination determining means for determining from a destination, and (e) each time one of the packets stored in the input-side storing means is stored in the data storing means, sequentially retrieves data in address units from the data storing means, and Packet distributing means for distributing each packet to the corresponding output-side storage means using the result of the determination, and (f) output-path-specific packet output control means for sequentially outputting the packets stored in each of the output-side storage means. Is provided in the packet switch circuit.
[0016]
In other words, in the invention according to claim 2, the packet switch circuit allocates one address to all data taken out at one time each time data is taken out from the input storage means arranged corresponding to each input path. In the data storage means. The destination of these stored data is determined for each packet by destination determining means. The packet distribution unit periodically retrieves data from the data storage unit in address units in order, and uses the determination result of the destination determination unit to transfer each packet constituting data of one address to the corresponding output side storage unit. It is to be sorted. Therefore, according to the present invention, even when data assigned to one address is composed of a plurality of packets, these can be collectively processed in address units. For this reason, even when packets of relatively small size are concentrated, the processing efficiency does not decrease, and the amount of data that can be switched by the packet switch circuit per time varies depending on the length of the variable-length packet. Can be eliminated. Moreover, in the present invention, the data storage means extracts and stores the packets stored in each of the input-side storage means in a cycle such that the packets become shorter as the maximum transmission speed of the data of the corresponding input path becomes faster. That is, when the maximum transmission speed of data is different for some or all of the input paths, the amount of data stored per unit time of each input-side storage means is different, so that the maximum transmission speed of data is different. The more efficient the data storage means, the more the input storage means corresponding to the faster input path has the shorter cycle and takes out the data and stores it in the data storage means.
[0017]
According to the third aspect of the present invention, (a) input-side storage means arranged corresponding to each of a plurality of input paths and sequentially storing packets whose destinations are indicated, and (b) these input-side storage means. (C) data storage means for periodically taking out the packets stored in the storage unit, allocating one common address to all the data taken out at one time for each input side storage means, and storing the same in address units; Destination determining means for determining from the destination the destination of each packet constituting the data for each address stored in the storage means; and (d) sequentially determining the data determined by the destination determining means from the data storage means in address units. (E) Each time the data reading means reads data in address units, it uses the corresponding discrimination result of the destination discriminating means. A packet selecting means provided for each output port for selecting only a packet of a destination to be taken in by itself; and (f) an output path arranged corresponding to these packet selecting means and sequentially selecting the selected packets. And an output path-specific packet output means for outputting to the packet switch circuit.
[0018]
In other words, in the invention according to claim 3, the packet switch circuit allocates one address to all data taken out at one time each time data is taken out from the input storage means arranged corresponding to each input path. In the data storage means. The destination of these stored data is determined for each packet by destination determining means. The data reading means periodically and sequentially reads data from the data storage means in address units and sends the data to the packet selecting means provided for each output port. In these packet selecting means, only the packet of the destination to be taken in by itself is selected from the packet using the corresponding determination result of the destination determining means. Therefore, according to the present invention, even when data assigned to one address is composed of a plurality of packets, these can be collectively processed in address units. For this reason, even when packets of relatively small size are concentrated, the processing efficiency does not decrease, and the amount of data that can be switched by the packet switch circuit per time varies depending on the length of the variable-length packet. Can be eliminated. In addition, according to the present invention, the control up to the process of sending data to each packet selecting means can be simplified, and the processing speed can be increased.
[0019]
According to a fourth aspect of the present invention, in the packet switch circuit according to the third aspect, the input-side storage means is means for sequentially inputting and storing packets as serial data from respective input paths, and for each of the data reading means and the output port. A transmission path for transmitting all data of one address in parallel and in parallel to all packet selecting means is provided between the provided packet selecting means.
[0020]
In other words, according to the fourth aspect of the present invention, transmission between the data reading means and the packet selection means provided for each output port, wherein all data of one address is transmitted in parallel and in parallel to all packet selection means. Road is located. Therefore, it becomes possible to transmit all data of one address at a time.
[0021]
According to a fifth aspect of the present invention, in the packet switch circuit according to the third aspect, the data storage means fetches and stores data in address units from the corresponding input side storage means at a cycle inversely proportional to the data transmission speed of each input path. The data reading means is means for reading data from the data storage means in address units at a period inversely proportional to the amount of data in address units stored in the data storage means per unit time. .
[0022]
That is, in the invention according to the fifth aspect, the data storage means takes out and stores the data of the address unit from the corresponding input side storage means at a cycle inversely proportional to the data transmission speed of each input path, and the data reading means stores the data. Data is read from the data storage means in address units at a period inversely proportional to the amount of data in address units stored in the storage means per unit time. Therefore, efficient data transfer can be achieved with relatively few hardware.
[0023]
According to a sixth aspect of the present invention, in the packet switch circuit according to the third aspect, the packet output means for each output path can store a plurality of sets of data having the same amount as all the data taken out at one time, in a predetermined order. By designating these memory areas, the data is read out in units of memory area. The packet storage means and the packet selection means reduce the total data amount each time a destination packet to be captured is selected. Means for calculating the amount of data to be calculated, and prior to transferring the packet of the amount of data calculated by the means for calculating the amount of data, the free space and the amount of data in the oldest set of memory areas from which the packet storage means have not been read out. Comparing means for comparing the data amount calculated by the calculating means, and comparing the data amount by the comparing means with the oldest set of memory areas When the amount is equal to or less than the amount, all the packets selected by the packet selecting means are transferred to the memory area, and otherwise, all the packets are transferred to the memory area to be read next to the oldest set of memory areas. And a packet transfer means.
[0024]
According to the sixth aspect of the present invention, the output path-specific packet output means in the third aspect of the invention is embodied. The output path-specific packet output means can store a plurality of sets of data having the same amount as all the data taken out at one time, and by specifying these memory areas in a predetermined order, the data is read out in memory area units. And a packet storage means. Since data is read in units of memory areas of the packet storage means, as many packets as possible need to be stored in each memory area in order to perform reading once efficiently. There is. Therefore, in the present invention, the data amount calculating means calculates the entire data amount every time the packet of the destination to be captured is selected by the packet selecting means. Before transferring the packet of the data amount calculated by the data amount calculation unit, the comparison unit calculates the free space of the oldest set of memory areas from which the packet storage unit has not been read and the data amount calculation unit. The amount of data obtained is compared. As a result, when the compared data amount to be transferred is less than the free space of the oldest set of memory areas, all the packets selected by the packet selecting means are transferred to the corresponding memory area, and Data is read out together with the stored data. If the compared data amount to be transferred is larger than the free space of the oldest set of memory areas, it is not possible to pack all of these packets into the corresponding free area of the memory area. Therefore, in this case, all these packets are transferred to a memory area to be read next to the memory area. By making such a contrivance, for example, when the packet selecting means selects packets with a small amount of data at one time, the packets are not transferred separately by the packet transferring means, but are transferred several times. Can be transferred collectively, so that the packet can be efficiently output to the output path. Various forms are conceivable for the transfer form to the output path.
[0025]
According to a seventh aspect of the present invention, in the packet switch circuit according to the sixth aspect, the packet transfer means includes a rearrangement means for rearranging the packets selected by the packet selection means without gaps, and the packet transfer means uses the rearrangement means It is characterized in that the rearranged packets are collectively transferred in parallel.
[0026]
That is, in the invention according to claim 7, the packet transfer means includes the rearrangement means for rearranging the packets selected by the packet selection means without gaps. The packet transfer means collectively transfers each packet rearranged by the rearrangement means in parallel. This speeds up the transfer process as compared to serial transfer. In addition, since the packets are transferred with the interval therebetween being shortened, the processing on the receiving side is made more efficient.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
[0028]
【Example】
Hereinafter, the present invention will be described in detail with reference to examples.
[0029]
FIG. 1 shows a configuration of a router using a variable length packet switch circuit according to an embodiment of the present invention. The router 101 has a first input port 102 for inputting a variable length packet sent from another router (not shown).₁Input interface section 103 for connecting its input side to₁It has. First input interface unit 103₁Is connected to the first input port 105 of the variable length packet switch circuit 104.₁It is connected to the. Second to Nth input ports 102₂~ 102_NSimilarly, the second to Nth input interface units 103₂~ 103_N, Respectively, and the output side thereof is connected to the second to Nth input ports 105.₂~ 105_NConnected to each other. First output port 106 of variable length packet switch circuit 104₁Is the first output interface unit 107₁Is connected to the input side. First output interface unit 107₁Of the first output port 108 for sending a variable length packet to another router (not shown)₁It is connected to the. Second to Nth output ports 106₂~ 106_NSimilarly, the second to N-th output interface units 107₂~ 107_N, And the output side thereof is connected to the second to Nth output ports 108.₂~ 108_NConnected to each other.
[0030]
First to Nth input ports 102₁~ 102_NAre input to the first to Nth input interface units 103₁~ 103_NThe format of the frame is converted into the format of the frame in the apparatus. The converted variable length packet is switched by the variable length packet switch circuit 104. The switched variable-length packets are output to the first to N-th output interface units 107.₁~ 107_NIs converted to the format of the original frame. The variable-length packets are output from the first to N-th output ports 108, respectively.₁~ 108_NSends variable length packets to other routers.
[0031]
FIG. 2 shows a format of a PPP frame as an example of an input variable length packet. The variable-length packet 201 of the PPP (Point to Point Protocol) frame includes a PPP overhead 202, a PPP payload 203 of a data portion, an FCS (Frame Check Sequence: frame inspection sequence) 204 for detecting a bit error, and It consists of a flag 205 indicating the end of the packet. In the PPP overhead 202, a flag 206 indicating the start of a packet, a destination address 207 of the packet, a control information control 208, and a protocol identifier 209 are arranged. The variable-length packet 201 includes the first to Nth input interface units 103₁~ 103_N(Refer to FIG. 1), and is converted into the format of the in-apparatus frame.₁~ 107_N(Refer to FIG. 1), the original format of the variable-length packet 201 is converted again.
[0032]
FIG. 3 shows the format of an in-device frame of a variable-length packet converted by the input interface unit shown in FIG. The variable-length packet 301 of the intra-device frame includes an intra-device overhead 302 and a PPP payload 303 of a data portion. In-device overhead 302 includes in-device information 304, input port information 305, and output port information 306. The input port information 305 and the output port information 306 indicate an input port and an output port of the variable length packet switch circuit 104 (see FIG. 1) to which the variable length packet is input. The in-device information 303 represents information used for other in-device control of the variable length packet switch circuit 104. The variable-length packet 301 is provided with an in-device overhead 302 in place of the PPP overhead 202 (see FIG. 2), and it is determined which output port of the variable-length packet switch circuit 104 is to be output.
[0033]
The determination of the output port will be further described. The determination of the output port requires information stored in the PPP payload 203 in addition to the information of the address 207 in the PPP overhead 202. For example, when an IP (Internet Protocol) packet is stored in the PPP payload 203, an output port is determined based on information such as a destination address in a header of the IP packet. If another packet is stored in the PPP payload 203, the output port is determined based on the stored packet based on the protocol identifier 209 in the PPP overhead 202. The processing for determining this output port is heavy in load, and requires a large-scale circuit using a CPU (Central Processing Unit). In this embodiment, the process of determining the output port is performed by the first to Nth input interface units 103.₁~ 103_N(See FIG. 1), and reduces the load of processing performed by the variable length packet switch circuit 104 (see FIG. 1).
[0034]
FIG. 4 shows the configuration of the variable length packet switch circuit shown in FIG. In the above description, the number of input ports and the number of output ports are represented by values N as generalized numerical values. Hereinafter, the case where the value N is “39” will be specifically described. Of course, the value N is not limited to this value. The variable-length packet switch circuit 104 includes a first input port 105₁Input line 401 connected to₁Output port information extraction unit 402 for serially inputting variable length packets from₁It has. First output port information extraction unit 402₁Extracts the output port information 306 (see FIG. 3) added to the variable length packet, and outputs the first output port information signal 403₁Is output to the output port determination unit 404. First output port information extraction unit 402₁First output line 405 of₁Is the first input buffer 406₁It is connected to the. First input buffer 406₁Accumulates variable-length packets sequentially, and stores a first packet position information signal 407 indicating a packet position where each variable-length packet is stored in the buffer.₁Is output to the output port determination unit 404.
[0035]
Similarly, the first to 39th input ports 105₁~ 105₃₉Are input to the first to 39th input lines 401₁~ 401₃₉And the first to 39th output port information extraction units 402₁~ 402₃₉Through the first to 39th input buffers 406₁~ 406₃₉Is to be accumulated. Also, the output port determination unit 404 controls the output port information signals 403₁~ 403₃₉And the first to 39th packet position information signals 407₁~ 407₃₉Is output.
[0036]
First to 39th input buffers 406₁~ 406₃₉Are connected to an input port side memory 409 via an input port side data bus 408. The input port side memory control unit 410 for controlling the input port side memory 409 is configured by a storage medium such as a CPU (not shown) and a ROM (Read Only Memory) not shown and performs predetermined control. The input port side memory control unit 410 includes first to 39 th input buffers 406.₁~ 406₃₉To the 39th output control signal 411 for storing the variable-length packets stored in the input port side memory 409.₁~ 411₃₉Is output. Further, it outputs an output control signal 412 for outputting the variable length packet stored in the input port side memory 409 onto the input port side data bus 408. The input port side data bus 408 is connected to the first to 39 th output ports 106.₁~ 106₃₉To the 39th selection buffer 413 respectively corresponding to₁~ 413₃₉It is connected to the. The output port determination unit 404 outputs the first to 39 th output port information signals 403₁~ 403₃₉And the first to 39th packet position information signals 407₁~ 407₃₉, The first to 39th output ports 106₁~ 106₃₉To the 39th valid information signal 414 corresponding to₁~ 414₃₉Is generated. 1st to 39th valid information signals 414₁~ 414₃₉Are the first to 39th selection buffers 413, respectively.₁~ 413₃₉Is output to
[0037]
First output port 106₁Selection buffer 413 corresponding to₁Is the first valid information signal 414₁, A variable length packet output on the input port side data bus 408 is selected and stored. First selection buffer 413₁Transmits the stored variable-length packets to the first data bus 415.₁Via the first effective information compression switch 416₁Output to First effective information compression switch 416₁Is the first output port side memory control unit 417₁From the first start position signal 418₁The variable length packets are arranged on the basis of. First output port side memory control unit 417₁Is constituted by a storage medium such as a CPU (not shown) and a ROM (Read Only Memory) not shown, and performs predetermined control. First output port side memory control unit 417₁Is the first effective information compression switch 416₁The variable-length packets arrayed by the first output port side data bus 419₁Via the first output port side memory 420₁Output control signal 421 for storing in₁Is output. Further, the first output port side memory 420₁The variable-length packet stored in the first output port side data bus 419₁Via the first output buffer 422₁Output control signal 423 for outputting to₁Is output. First output buffer 422₁The output side of the first output line 424₁The first output port 106₁It is connected to the. First output port 106₁To the first output interface unit 107 shown in FIG.₁The variable length packet is output to the.
[0038]
Similarly, each of the first to 39th selection buffers 413₁~ 413₃₉The variable-length packets stored in the first to 39th effective information compression switches 416₂~ 416₃₉, First to 39 th output port side memories 420₁~ 420₃₉, The first to 39 th output buffers 422₁~ 422₃₉Through the first to 39th output ports 106₁~ 106₃₉Output. 1st to 39th output ports 106₁~ 106₃₉To the first to 39th output interface units 107₁~ 107₃₉Output variable-length packets.
[0039]
In this embodiment, the input port side memory 409 and the first to 39th output port side memories 420₁~ 420₃₉The data width specified by one address is 8K (kilo) bits. First to 39th input buffers 406₁~ 406₃₉, The bus width of the input port side data bus 408, and the first to thirty-ninth selection buffers 413.₁~ 413₃₉Is 8K bits. First to 39th effective information compression switches 416₁~ 416₃₉, Output port data bus 419₁~ 419₃₉Bus width and the first to 39 th output buffers 422₁~ 422₃₉Is 8K bits.
[0040]
Also, the first to 39th input buffers 406₁~ 406₃₉The packet transfer cycle from the to the input port side memory 409 is 3.28 μ (micro) seconds. 39 input ports 105₁~ 105₃₉Transmission rate of variable-length packets input from the port and 39 output ports 106₁~ 106₃₉Assume that the maximum transmission rate of the variable-length packets output from is 2.48832 Gbps (gigabit / second). Input port side memory 409 and first to 39 th output port side memories 420₁~ 420₃₉Is 42 n (nano) seconds. This is equivalent to the access speed of an existing DRAM (Dynamic Random Access Memory).
[0041]
FIG. 5 shows the timing of access control to the input port side memory. FIG. 9A shows the passage of time in the order of cycles 501 to 506, and each time interval is an equal interval of 42 ns. The operation will be described as appropriate while referring to FIG.
[0042]
4 th to 39 th output port information extraction unit 402 in FIG.₁~ 402₃₉To the 39th selection buffer 413₁~ 413₃₉Each operation up to will be further described. First output port information extraction unit 402₁Extracts the output port information added to the input variable length packet and outputs the first output port information signal 403₁Is output to the output port determination unit 404. Further, the head position and the tail position of the variable length packet are detected, and the variable length packet is transmitted to the first input buffer 406.₁Output to
[0043]
First input buffer 406 for storing input variable-length packets₁Is a first packet position information signal 407 indicating the byte position of the packet in which the variable length packet is stored in the buffer based on the information on the head position and the tail position of the detected variable length packet.₁Generate First packet position information signal 407₁Is output to the output port determination unit 404. In this embodiment, data is generally processed in units of bytes, so that information in units of bytes is generated. Also, the first input buffer 406₁By using a double buffer having two buffers, it is possible to accumulate a new variable-length packet that is input even when the stored variable-length packet is being output.
[0044]
The input port side memory control unit 410 starts the first input buffer 406 at a constant cycle (3.28 μsec).₁A plurality of variable-length packets stored in the memory are transferred to the input port side memory 409 and data is written to the head address. This is the first output control signal 411₁The first input buffer 406 shown in FIG.₁Is performed at the timing of writing 507 from. In the present embodiment, the first input buffer 406₁, The bus width of the input port side data bus 408, and the data width of one address of the input port side memory 409. As a result, the first input buffer 406₁A plurality of variable length packets stored in the memory can be transferred to the input port side memory 409 in one transfer cycle.
[0045]
Similarly, writing of data to the input port side memory 409 is performed by the second output control signal 411 from the input port side memory control unit 410.₂(Not shown) at the timing of writing 508 from the second input buffer (not shown) in FIG. 5B. Similarly, the third output control signal 411₃(Not shown), writing is performed from a third input buffer (not shown) in FIG. At this time, since the writing cycle to the input port side memory 409 is 84 nsec (42 nsec × 2), the data is transferred from one input buffer every 3.276 μsec (84 nsec × 39). On the other hand, since a variable-length packet is input from one input port at a maximum transmission rate of 2.48832 Gbps, the time required for one input buffer to saturate is at least 3.292 μsec (8192 bits ÷ 2.48832 Gbps). Since 1K bits are usually 1024 bits depending on the capacity of the memory or the buffer, 8K bits is 8192 bits (1024 bits × 8). Therefore, since the transfer cycle from one input buffer to the input port side memory 409 is shorter than the shortest buffer saturation time, this input buffer is not saturated.
[0046]
As described above, every time data is written to the input port side memory 409, the input port side memory control unit 410 outputs the address information signal 425 in which the data is written to the output port determination unit 404.
[0047]
The output port determination unit 404 receives the first output port information signal 403₁, The output ports of the plurality of variable length packets stored at the address of the address information signal 425 of the input port side memory 409 are determined. First output port information signal 403₁By specifying a plurality or all of the output ports, it becomes possible to select a plurality or all of the output ports. Also, the input first packet position information signal 407₁Based on the first to 39th valid information signals 414₁~ 414₃₉Generate The output port determination unit 404 performs processing in address units of the input port side memory 409, and outputs a notification signal 426 notifying the completion of the processing to the input port side memory control unit 410 each time the processing is completed.
[0048]
The input port side memory control unit 410 simultaneously reads a plurality of variable length packets of the address notified of the completion of the processing by the notification signal 426 onto the input port side data bus 408 and reads out the first to 39 th selection buffers 413.₁~ 413₃₉Transfer to This reading operation is performed at the respective timings of reading 510 to 512 from the input port side memory 409 shown in FIG. The processing is performed in the order of addresses written in the input port side memory 409 at a cycle of 84 nsec by the output control signal 412 of the input port side memory control unit 410. At this time, the output port of the destination of all the variable length packets written in the area specified by one address is determined by the output port determination unit 404. 39 input ports 105₁~ 105₃₉Variable-length packets input at 2.48832 Gbps from the first to the 39th valid information signals 414, respectively.₁~ 414₃₉Are stored in the input port side memory 409 until a certain time is generated. After a certain time, the first to 39 th selection buffers 413₁~ 413₃₉Are being transferred to at the same time.
[0049]
In the access control described above, writing and reading of data in the input port side memory 409 are performed by the address information signal 427 and the read / write control signal 428 of the input port side memory control unit 410. Similarly, the first to 39th output port information extraction units 402₁~ 402₃₉To the 39th selection buffer 413₁~ 413₃₉Each operation up to is performed.
[0050]
First to 39th selection buffers 413₁~ 413₃₉Perform the same operation, and therefore, the first selection buffer 413₁Will be described. First selection buffer 413₁Is the first valid information signal 414 output by the output port determination unit 404₁To receive. First valid information signal 414₁Is the first selection buffer 413₁Indicates where the variable-length packet selected by is stored in the data area specified by one address of the input port side memory 409. One or a plurality of variable length packets stored in the data area designated by one address output from the input port side memory 409 onto the input port side data bus 408 are received, and the first valid information signal 414 is received.₁The variable length packets are selected and stored based on the At this time, the first valid information signal 414₁Based on the first selection buffer 413₁The first selection buffer 413 has a function of permitting or prohibiting writing to the memory in bit units or byte units.₁, The selection of a packet is realized. Therefore, the first selection buffer 413₁No unnecessary data is stored between the valid information of the data strings. In the present embodiment, the data width specified by one address of the input port side memory 409 and the first selection buffer 413₁And the bus width of the input port side data bus 408 are matched. As a result, the plurality of variable length packets stored in the data area specified by one address of the input port side memory 409 can be transferred to the first selection buffer 413 in one transfer cycle.₁Transferred to
[0051]
Next, the first to 39th input buffers 406₁~ 406₃₉The transfer of the variable length packet from the to the input port side memory 409 will be described. In this embodiment, since the transfer of the variable-length packet is performed at a constant cycle, the first to 39th input buffers 406₁~ 406₃₉There is a case where there is a variable-length packet in the middle of writing. This variable length packet is divided and transferred, output from an output port, and then output from the first to 39th output interface units 107 shown in FIG.₁~ 107₃₉Will be restored. The remaining packets obtained by dividing the variable length packets are transferred in the next transfer cycle. When restoring these fragmented packets, information on which input port these packets were input from is needed. This information is added to the divided packet and output.₁~ 107₃₉In, the original variable-length packet can be restored based on the added information.
[0052]
Input port information is added to the divided packets, and the first to 39th output interface units 107 are added.₁~ 107₃₉The operation of restoring will be specifically described. First to 39th input buffers 406₁~ 406₃₉An area where input port information is to be written is secured in advance at the beginning and the end. For example, the first input port 105₁First input buffer 406₁, Information indicating that the input port is "1" is always written at the beginning and end of the input buffer. First input buffer 406 at a fixed cycle₁Is written to the input port side memory 409. At this time, the input port information is also written into the input port side memory 409 at the same time. For the input port information written at the head of the memory area, a valid information signal is output as a transfer to the same output port as the packet written immediately after that. With respect to the input port information written in the last portion of the memory area, a valid information signal is output as a transfer to the same output port as the packet written immediately before.
[0053]
First to 39th output interface units 107₁~ 107₃₉In the case of the undivided packet, the packet is stored in a buffer (not shown) for each input port based on the input port information 305 stored in the in-device overhead 302 of the packet shown in FIG. In the case of a divided packet, the divided packet is restored by accumulating it in a buffer for each input port based on the input port information added to the beginning or end of the packet. At this time, the added input port information is deleted. The packets divided as described above are processed.
[0054]
Returning to FIG. 4 again, the first to 39 th selection buffers 413₁~ 413₃₉To the 39th output buffer 422₁~ 422₃₉Each operation up to will be described. These selection buffers 413₁~ 413₃₉Subsequent circuits are the same circuit and operate independently, so the first output port 106₁Will be described as a representative of the circuit corresponding to. First selection buffer 413₁The variable-length packets accumulated by the first data bus 415₁Via the first effective information compression switch 416₁Is received. Hereinafter, the case where three variable length packets of packet 1 to packet 3 (P1 to P3) are received will be specifically described.
[0055]
FIG. 6 shows how variable-length packet writing to the output port side memory is controlled. FIG. 12A shows the first output port side memory 420.₁1 shows a data area 601 designated by one address. In the present embodiment, 8K bits from LSB 602 (Least Significant Bit: least significant bit) to MSB 603 (Most Significant Bit: most significant bit) are used. In FIG. 1B and thereafter, the operation will be described with reference to the data area 601 in order to explain the flow of data, and will be appropriately described.
[0056]
First effective information compression switch 416₁Is the first valid information signal 414 from the output port determination unit 404₁To receive. FIG. 6B shows the first valid information signal 414 output by the output port determination unit 404.₁Represents. Regarding the three variable length packets, packet 1 indicates the data position of the first position 604, packet 2 indicates the data position of the second position 605, and packet 3 indicates the data position of the third position 606.
[0057]
First selection buffer 413₁Is the first valid information signal 414 shown in FIG.₁The data at the position indicated by is selected and the variable length packet is stored. FIG. 6C shows the first selection buffer 413.₁, The data is stored in the area 607, and no data is stored in the area 608.
[0058]
First effective information compression switch 416₁Then, the first valid information signal 414 output by the output port determination unit 404₁6C, only the area 607 shown in FIG. 6C is taken out, and the first effective information length signal 429 representing the effective information length 609 shown in FIG.₁To the first output port side memory control unit 417₁Output to
[0059]
First output port side memory control unit 417₁Is the first effective information compression switch 416₁Output first valid information length signal 429₁Effective information length and the first output port side memory 420₁In the last address where the variable length packet is written, the length of the area where the variable length packet is not written is compared. In the present embodiment, the first output port side memory 420 shown in FIG.₁Are compared with each other in the storage state of variable-length packets. First output port side memory 420₁Is divided into an area 611 where writing has been performed up to the previous writing cycle, an area 612 where writing has been newly performed, and an area 613 where writing has not been performed. In this embodiment, if the effective information length is shorter as a result of the comparison, the first output port side memory 420₁The variable-length packet is written in an empty area at the last address where the variable-length packet is written. At this time, the first output port side memory 420₁Of the area where the variable-length packet is not written in the last address where the variable-length packet is written is set to the first head position signal 418.₁As the first effective information compression switch 416₁Output to As a result of the comparison, when the effective information length is longer, the first output port side memory 420₁The variable length packet is written from the head position of the address next to the last address where the variable length packet is written. At this time, the first valid information compression switch 416₁Output the first head position signal 418 of the variable length packet₁And outputs the position of the LSB.
[0060]
First effective information compression switch 416₁Is the first output port side memory control unit 417₁Output the first head position signal 418 of the variable length packet₁, The head position of the variable-length packet to be output is determined, and the variable-length packets are arranged as position information 610 shown in FIG. First effective information compression switch 416₁Is output as a variable-length packet as shown in FIG. 6D by this arrangement operation. Here, the first valid information compression switch 416₁A specific circuit will be described.
[0061]
FIG. 7 shows a basic configuration in the case where the basic operation of the effective information compression switch is configured using a two-input two-output selector. In this embodiment, the first data bus 415₁Is 8192 bits, but here, for simplicity, a valid information compression switch 701 for inputting / outputting 4-bit data is shown. The simplified effective information compression switch 701 includes first to fourth input ports 702, respectively.₁~ 702₄And first to fourth output ports 703₁~ 703₄It has. The effective information compression switch 701 includes first to fourth selectors 704 having two inputs and two outputs arranged in an array.₁~ 704₄As the first stage, and similarly as the second and third stages, the fifth to eighth selectors 704 respectively.₅~ 704₈And ninth to twelfth selectors 704₉~ 704₁₂It consists of.
[0062]
This valid information compression switch 701 has a first input port 702 as a valid bit.₁, Third input port 702₃And a fourth input port 702₄Is input to the second input port 702 as an invalid bit.₂It is assumed that no data is input to. Also, the first to third output ports 703₁~ 703₃Output data from First input port 702₁Is input to the first selector 704₁, The fifth selector 704₅, And the ninth selector 704₉Through the first output port 703₁Is output to Similarly, the third input port 702₃Is input to the third selector 704₃, The fifth selector 704₅, And the tenth selector 704₁₀Through the second output port 703₂To the fourth input port 702₄Is input to the fourth selector 704₄, The eighth selector 704₈, And the eleventh selector 704₁₁Through the third output port 703₃Is output to Although a two-input two-output selector is shown here, the effective information compression switch of this embodiment can be realized by increasing the number of selectors and the number of stages arranged in an array. In this embodiment, since the number of data bits is "8192", the number of selectors is "8192" and the number of stages is "14".
[0063]
This first valid information compression switch 416₁The variable length packets of the position information 610 shown in FIG.₁Is stored in As shown in FIG. 6F, following the variable length packet written up to the previous write cycle, only the variable length packet can be stored in an area where writing has not yet been performed. In this embodiment, the first valid information compression switch 416₁Output side capacity, first output port side memory 420₁, Data width designated by one address, and first output port side data bus 419₁Have the same data width. Thereby, the first output port side memory 420₁Can be written in one write cycle.
[0064]
FIG. 8 shows the timing of access control to the output port side memory. FIG. 7A shows the passage of time in the order of cycles 801 to 806, and the time intervals are equal to 42 nsec. FIG. 12B shows the first output port side memory 420.₁First effective information compression switch 416 for₁Represents the writing from. First output port side memory 420₁Write 807 to the first output port side memory control unit 417₁First output control signal 421₁The first valid information compression switch 416₁Are written with a cycle of 84 nsec (42 nsec × 2).
[0065]
First output port side memory 420₁Is stored in the first output port side data bus 419.₁Via the first output buffer 422₁Has been transferred to In this embodiment, the first output port side memory 420₁Data width specified by one address of the first output buffer 422₁And the first output port side data bus 419₁Have the same data width. Thereby, the first output port side memory 420₁To the first output buffer 422₁The transfer of the variable-length packet is performed in one read cycle. As shown in FIG. 8C, the first output port side memory 420₁Readout 808 from the first output port side memory control unit 417₁First output control signal 421₁The first output port side memory 420 has a cycle of 84 nsec.₁Are performed in the order of the addresses written in. First output port side memory control unit 417₁Is the first address information signal 430₁And read / write control signal 431₁The first output port side memory 420₁Is written and read.
[0066]
First output buffer 422₁Is stored in the first output port 106₁Output line 424 connected to₁Is output serially. Also, the first output buffer 422₁Is a double buffer having two buffers, so that the first output port side memory 420₁Can store the variable-length packets read by. Further, the first output buffer 422₁The first output port side memory control unit 417 stores all the variable-length packets stored therein before the buffer becomes empty.₁Packet transfer request signal 432 for requesting the transfer of a variable-length packet to₁Is output.
[0067]
First output port side memory control unit 417₁Is the first output port side memory 420₁Of the variable length packet written in the 8K bit area specified by one address in the first output buffer 422 in one read cycle.₁Can be forwarded to First output port side memory 420₁When an 8K-bit variable-length packet is stored in an 8K-bit area designated by one address, the packet is output at 2.48832 Gbps. Therefore, it takes time until all the stored variable-length packets are output. It will take 3.292 μs.
[0068]
In the present embodiment, the first to 39th output port side memories 420₁~ 420₃₉Focusing on the maximum write speed, all the first to 39th input ports 105 in the variable length packet switch circuit 104₁~ 105₃₉Is the sum of the speeds at which packets are input. The read speed matches the speed at which packets are output for each output port. Therefore, when traffic congestion occurs in which a packet of a destination of a specific output port is input from a plurality of input ports, there is a possibility that many packets may rapidly stay in an output port side memory of a specific output port. There is.
[0069]
For example, the first output port side memory 420₁It is assumed that the accumulated amount of variable-length packets stored in the storage device exceeds a set threshold value. In the present embodiment, the first to 39th input interface units 103 shown in FIG.₁~ 103₃₉, A large-capacity buffer for congestion absorption (not shown) is prepared. First output port side memory control unit 417₁Are the first to 39th input interface units 103₁~ 103₃₉To the first output port 106₁Output stop request signal 433 requesting output stop of the variable length packet of the destination₁Is output. First to 39th input interface units 103₁~ 103₃₉Is a first output stop request signal 433₁Is received, the first output port 106₁Only the variable-length packet of the destination of (1) is temporarily stored in the buffer for congestion absorption. First output stop request signal 433₁Is released, the first output port 106₁Resume the output of the variable-length packet to the destination. Thus, the first output port side memory 420 can be used without preparing a large-capacity buffer for each output port in the variable length packet switch circuit 104 of the present embodiment.₁Can be prevented from overflowing beyond the threshold value.
[0070]
In general, an output buffer type switch is used to realize multicast that transfers the same packet to a plurality of selected transfer destinations or broadcast that transfers the same packet to all transfer destinations that can be transferred, and to increase the processing capability of the switch. In the case of this output buffer type switch, the transfer speed S of the switch core indicating the speed of the switching itself is expressed by the following equation (1).
[0071]
S = NV / B (1)
[0072]
The variable N used in the equation (1) represents the number of ports, the variable V represents the port speed, and the variable B represents the number of parallel expansions in the switch. By increasing the number of parallel developments B, the transfer speed S of the switch core can be reduced. However, in the case of transferring in packet units, when transferring a packet having a packet length shorter than the number of parallel developments B, a problem occurs in that a surplus bandwidth is generated and the switch capacity is reduced. Therefore, the number B of parallel development becomes the size of an ATM (Asynchronous Transfer Mode) cell or the minimum IP packet which is the minimum packet length of the transfer packet, and cannot be set to a large value. In addition, when the scale of the switch circuit is increased, the number of ports N and the port speed V are increased, and the transfer speed S of the switch core is significantly increased.
[0073]
The present embodiment is an output buffer type switch. The data area specified by one address is extended to several K bits, and the entire data area specified by one address is written in one write cycle and one read cycle. It can be carried out. The selection buffer 413 for each output port₁~ 413₃₉Is the valid information signal 414 for each output port₁~ 414₃₉, Only necessary variable length packets can be selected from a plurality of variable length packets output on the input side data bus 408 and stored. By setting the parallel development number B to several K bits and greatly reducing the transfer speed S of the switch core, it is possible to construct an ultra-large capacity switch circuit. For example, when the packet switch circuit 104 of the present embodiment is realized by one chip by applying existing memory access performance (DRAM), a switch capacity of about 100 Gbps (97.52 Gbps = 8 Kbits / 84 nsec) per chip is achieved. Become.
[0074]
Modified example
[0075]
FIG. 9 shows a modification of the input port side in the variable length packet switch circuit shown in FIG. 4 in which different transmission rates of variable length packets inputted as a modification of the present invention are mixed. In this modification, the first to 39th input ports 105 shown in FIG.₁~ 105₃₉Of the configuration corresponding to the first to the 42nd input port 901₁~ 901₄₂The other configuration is the same as that of FIG. 4 and its illustration and description are omitted. In this figure, the same parts as those in FIG. In this modified example, first to fourth four input ports 901₁~ 901₄Is set to 622.08 Mbps (megabits / second), and the fifth to forty-second input ports 901₅~ 901₄₂Is set to 2.48832 Gbps. First to 42nd input buffers 902₁~ 902₄₂Have the same capacity (8K bits). Also, first to fourth input buffers 902₁~ 902₄Transfer cycle of the variable-length packets stored in the input port side memory 409 depends on the fifth to forty-second input buffers 902.₅~ 902₄₂Is four times the transfer cycle of That is, the first to fourth input buffers 902₁~ 902₄Is transferred to the input port side memory 409 every 13.12 μsec (3.28 μsec × 4).
[0076]
FIG. 10 shows the timing of access control to the input port side memory in the modification. FIG. 5A is the same as the elapse of time shown in FIG. The first to forty-second input buffers 902 shown in FIG.₁~ 902₄₂And the reading to the input port side data bus 408 shown in FIG. First to fourth input buffers 902₁~ 902₄513, the fifth input buffer 902₅514 and the writing 515 of a sixth input buffer (not shown) are repeated in numerical order. First to fourth input buffers 902₁~ 902₄Is written in any one of the first to fourth input buffers 902₁~ 902₄Are repeated in the order of numbers. Thereby, the first to fourth input buffers 902₁~ 902₄Of the fifth to forty-second input buffers 902₅~ 902₄₂Can be set to four times. The readings 516 to 518 from the input port side memory 409 are performed in the order of the addresses written in the input port side memory 409 at a cycle of 84 nsec as in FIG.
[0077]
In this modification, the first to 42nd input ports 901₁~ 901₄₂Is 97.04 Gbps (622.08 Mbps × 4 + 2.48832 Gbps × 38). This is equal to the sum of the transmission rates 97.04 Gbps (2.48832 Gbps × 39) when the maximum transmission rates input from all the input ports shown in FIG. 4 are the same. Therefore, it is possible to realize a packet switch circuit in which the maximum transmission rates with different inputs are mixed without reducing the switch capacity.
[0078]
Other variants of the invention
[0079]
In the embodiment described above, variable-length packets are targeted, but the present invention may be applied to fixed-length packets. Further, although the transfer cycle from the buffer to the memory has been described as a fixed cycle, the cycle may be changed according to the data transmission speed from each input port. Similarly, in the transfer cycle from the memory to the buffer, the cycle may be changed according to the amount of data stored in the address. In this embodiment, the packet transfer by the easy control has been described. However, the packet transfer can be more efficiently performed by changing the transfer cycle. Further, the effective information compression switch 416 is configured using a two-input, two-output selector, but may be configured using a crossbar switch.
[0080]
Further, in the present embodiment, the variable length packet is selected and stored based on the valid information signal 414, but may be described next. All packets output onto the input port side data bus 408 are temporarily stored in the selection buffer 413. After all the output packets are stored once, they are sent to the effective information compression switch 416 via the data bus 415 together with the effective information signal 414. It is also possible to provide a function for discarding unnecessary packets before the valid information compression switch 416 and discard the packets. At this time, the selection buffer 413 operates only with the function of a simple buffer. Unnecessary data exists between the valid information of the data strings on the data bus 415, so a function of discarding the data is required. Also, in order to prevent unnecessary data from being transmitted to the data train on the data bus 415, a function of discarding unnecessary packets is provided at the subsequent stage of the selection buffer 413, and it is possible to store all packets once and then discard them. .
[0081]
Further, in the embodiment, when writing data to the output port side memory 420, if the free space of the last address is insufficient, the data is not written to that address but to the next address. In order to solve such a problem that the free area in the area specified by one address is insufficient, for example, two output port side memories 420 may be provided. The two output port side memories 420 are referred to as A memory and B memory, respectively. Further, a description will be given using the effective information compression switch 701 shown in FIG. 7 assuming that the bit width specified by one address of the output port side data bus 419, the A memory and the B memory is 4 bits.
[0082]
First, the write control will be described. It is assumed that the data output from the effective information compression switch 701 is 4 bits. First, data is written to an area of the area designated by one address of the A memory where data has not yet been written, and it is assumed that the first to third bits of the A memory have already been previously written. In this case, new data is written to the fourth bit of the memory A, and the remaining three bits of data are written to the memory B. In the effective information compression switch 701, the first input port 702₁To the fourth output port 703₄Is output as the fourth bit data. Also, the second to fourth input ports 702₂~ 702₄Are input to the first to third output ports 703, respectively.₁~ 703₃Output to each. These operations can be performed via the corresponding selector as described with reference to FIG. Therefore, the fourth output port 703₄Is output from the first to third output ports 703 as data to be written to the A memory.₁~ 703₃Will be arranged as data to be written to the B memory. Writing to the A memory and the B memory are performed simultaneously in the same write cycle. The write data of the next write cycle is written to an unwritten area of the area specified by one address of the B memory. If the data cannot be written to the area of the memory B which has not been written yet, the writing to the memory B and the writing of the remaining data to the memory A are simultaneously performed by the above-described procedure. When the write data is transferred to the A memory and the B memory as they are under the write control, it is necessary to discard unnecessary data in the respective memories or update the data. Regarding read control, reading is performed alternately for each address of the A memory and the B memory. Therefore, data having a bit width designated by one address of the memory can be written in order, so that the efficiency of data transfer can be further improved.
[0083]
【The invention's effect】
As described above, according to the first aspect of the present invention, one address is assigned to all data extracted from the input storage means at a time, and processing such as data storage is performed. If this is the case, even if it is composed of a plurality of packets, it is processed at once, and the processing capacity for switching can be improved as compared with the conventional processing of switching one packet at a time. Also, by designating the output-side storage means determined by the destination determination means for a specific packet to a plurality of output-side storage means, multicast output to a plurality of output paths for selecting a packet or all output paths can be performed. The broadcast to be output can be easily realized.
[0084]
According to the second aspect of the present invention, since the cycle for extracting the packets stored for each input-side storage means is set in accordance with the maximum transmission rate of data, a relatively high-speed input path is transmitted. Data can be switched in a shorter cycle than data transmitted over a slower input path. In addition, since the amount of data stored in each data storage area can be equalized, efficient data processing can be performed. Thereby, a substantially constant transfer band can be secured in one transfer cycle. Also, by designating the output-side storage means determined by the destination determination means for a specific packet to a plurality of output-side storage means, multicast output to a plurality of output paths for selecting a packet or all output paths can be performed. The broadcast to be output can be easily realized.
[0085]
Furthermore, according to the third aspect of the present invention, even if a plurality of packets are stored in one address of the data storage means, these can be read out to all the packet selection means at the same time and the corresponding packet can be selected. Also, by designating the output-side storage means determined by the destination determination means for a specific packet to a plurality of output-side storage means, multicast output to a plurality of output paths for selecting a packet or all output paths can be performed. The broadcast to be output can be easily realized.
[0086]
According to the invention of claim 4, all data of one address can be transmitted in parallel and to all packet selecting means in parallel. For this reason, all data of one address can be transmitted in one cycle, and switching of a large capacity packet becomes possible by increasing the data allocated to one address.
[0087]
According to the fifth aspect of the present invention, data is transmitted at a cycle corresponding to different data transmission speeds of input paths and different amounts of data stored in address units per unit time, so that data can be processed efficiently. Is possible.
[0088]
According to the invention of claim 6, by storing the packet selected by the packet selecting means in an empty area of the memory area of the packet storing means, the packet can be efficiently output to the output path.
[0089]
Further, according to the invention of claim 7, the parallel data selected by the packet selecting means can be transferred in one cycle, and the transfer processing is speeded up. In addition, since the packets are transferred with the interval therebetween being shortened, the processing on the receiving side is made more efficient.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a configuration of a router using a variable length packet switch circuit according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram showing a format of a PPP frame as an example of a variable length packet in the embodiment.
FIG. 3 is an explanatory diagram showing a format of an in-device frame of a variable-length packet converted by the input interface unit shown in FIG. 1 in the embodiment.
FIG. 4 is a configuration diagram illustrating a configuration of a variable-length packet switch circuit illustrated in FIG. 1 in the present embodiment.
FIG. 5 is a timing chart showing the timing of access control to the input port side memory in the present embodiment.
FIG. 6 is an explanatory diagram showing a state of controlling variable-length packet writing to an output port side memory in the present embodiment.
FIG. 7 is a configuration diagram showing a configuration using a two-input, two-output selector as an example of an effective information compression switch in the present embodiment.
FIG. 8 is a timing chart showing the timing of access control to the output port side memory in this embodiment.
9 is a configuration diagram showing a modification on the input port side of the variable length packet switch circuit shown in FIG. 4 in which different transmission rates of variable length packets input as a modification of the present invention are mixed.
FIG. 10 is a timing chart showing timing of access control to an input port side memory in a modified example.
FIG. 11 is a configuration diagram showing a configuration of a conventionally proposed packet switch circuit.
FIG. 12 is a configuration diagram showing a configuration of a conventionally proposed packet switch circuit using access memory control.
13 is an explanatory diagram illustrating packet switching by access memory control in a switch memory of the packet switch circuit illustrated in FIG. 12;
[Explanation of symbols]
104 Variable Length Packet Switch Circuit
105 input port
106 output port
401 input line
402 Output Port Information Extraction Unit
403 Output port information signal
404 Output port judgment unit
405 input buffer
407 packet position information signal
408 Input port side data bus
409 Input port side memory
410 Input port side memory control unit
411, 412, 421, 423 Output control signal
413 Selection buffer
414 Valid information signal
415 Data bus
416 Effective information compression switch
417 Output port side memory controller
418 Start position signal
419 Output port side data bus
420 Output port side memory
422 output buffer
424 output line
425, 427, 430 Address information signal
426 Notification signal
428, 431 Read / write control signal
429 Effective information length signal
432 packet transfer request signal
433 output stop request signal

Claims

Input-side storage means that is arranged corresponding to each of the plurality of input paths and sequentially stores packets to which destinations are added;
Data that periodically retrieves packets stored in each of these input-side storage units, allocates one common address to all data for each input-side storage unit that is extracted at one time, and stores them in address units Storage means;
Output-side storage means that is arranged corresponding to each of the plurality of output paths and sequentially stores packets;
Destination discriminating means for discriminating, from the destination, each output-side accumulating means to which packets constituting the data are transmitted for each address stored in the data storing means,
Packet distribution means for periodically fetching data from the data storage means in address units in order and allocating each packet to a corresponding output-side storage means using the result of determination by the destination determination means;
A packet switch circuit comprising: an output-path-based packet output control means for sequentially outputting packets stored in each of the output-side storage means.

Input-side storage means arranged corresponding to each of the plurality of input paths for which the maximum transmission rate of data is individually set, and sequentially storing packets to which destinations are added;
The packets stored in each of these input-side storage means are extracted at a cycle set for each of the input-side storage means to a value set to be shorter as the maximum data transmission speed is higher, and the input side extracted at one time. Data storage means for allocating one common address to all data for each storage means and storing them in address units;
Output-side storage means that is arranged corresponding to each of the plurality of output paths and sequentially stores packets;
Destination discriminating means for discriminating, from the destination, each output-side accumulating means to which packets constituting the data are transmitted for each address stored in the data storing means,
Every time one of the packets stored in the input side storage means is stored in the data storage means, data is sequentially extracted from the data storage means in address units, and each packet is determined using the result of the destination determination means. Packet distribution means for distributing to the corresponding output side storage means,
A packet switch circuit comprising: an output-path-based packet output control means for sequentially outputting packets stored in each of the output-side storage means.

An input-side storage unit that is arranged corresponding to each of the plurality of input paths and sequentially stores packets whose destinations are indicated;
Data storage for periodically extracting packets stored in these input-side storage means, assigning a common address to all data extracted once for each input-side storage means, and storing the data in address units Means,
Destination determining means for determining, from the destination, a destination of each packet constituting the data for each address stored in the data storage means,
Data reading means for sequentially reading the data determined by the destination determining means from the data storage means in address units;
Each time the data reading means reads data in address units, a packet selecting means provided for each output port for selecting only a packet of a destination to be taken in by using the corresponding judgment result of the destination judging means. When,
A packet switch circuit, comprising: output path-specific packet output means arranged corresponding to these packet selection means and for sequentially outputting selected packets to corresponding output paths.

The input side storing means is means for sequentially inputting and storing packets as serial data from respective input paths, and one address of one address is provided between the data reading means and the packet selecting means provided for each output port. 4. The packet switch circuit according to claim 3, wherein a transmission path for transmitting all data in parallel and to all packet selecting means is arranged.

The data storage means is means for fetching and storing data in address units from the corresponding input-side storage means at a cycle inversely proportional to the data transmission speed of each input path, and the data read means stores the unit time in the data storage means. 4. The packet switch circuit according to claim 3, wherein said packet switch circuit is means for reading data from said data storage means in address units at a period inversely proportional to the amount of data stored per hit.

The output path-specific packet output means can store a plurality of sets of data having the same amount as all the data extracted at one time, and read out data in memory area units by designating these memory areas in a predetermined order. Packet storing means, which is to be executed, a data amount calculating means for calculating the total data amount each time a destination packet to be taken in by the packet selecting means is selected, and a data amount calculating means for calculating the data amount. Prior to transferring the packet of the data amount, the comparing unit that compares the free space of the oldest set of memory areas where the reading of the packet storage unit is not performed and the data amount calculated by the data amount calculating unit, When the data amount compared by the comparing means is less than the free space of the oldest set of memory areas, Packet transfer means for transferring all packets selected by the packet selection means, and otherwise transferring all of these packets to a memory area to be read next to the oldest set of memory areas. The packet switch circuit according to claim 3, wherein:

The packet transfer unit includes a rearrangement unit that rearranges the packets selected by the packet selection unit without gaps, and the packet transfer unit performs parallel transfer of each packet rearranged by the rearrangement unit. 7. The packet switch circuit according to claim 6, wherein: