JP3577148B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、メモリアレイおよび周辺回路の配置に関し、より特定的には、アドレス信号に関連する部分の構成に関する。
【０００２】
【従来の技術】
図２５は従来の６４Ｍビットダイナミック型半導体記憶装置のアレイ配置およびアドレス信号の割当を示す図である。図２５において、半導体記憶装置は、各々が行列状に配列される複数のメモリセルを有する４つのメモリプレーンＭ＃０〜Ｍ＃３を含む。メモリプレーンＭ＃０〜Ｍ＃３の各々は、３２個の行ブロックＭＲＢ０〜ＭＲＢ３１および４つの列ブロックＭＣＢ０〜ＭＣＢ３に分割される。後に詳細に説明するが、行ブロックＭＲＢ０〜ＭＲＢ３１の各々は、それぞれ行方向に延在して配置されるワード線を含み、列ブロックＭＣＢ０〜ＭＣＢ３の各々は、列方向に延在して配置される列選択線を含む。したがって、メモリプレーンＭ＃０〜Ｍ＃３の各々は、３２・４個のサブアレイＭＢ００〜ＭＢ３１３を含む。
【０００３】
メモリプレーンＭ＃０〜Ｍ＃３は、列アドレス信号ビットＣＡ１１，／ＣＡ１１およびＣＡ１２，／ＣＡ１２により指定される。ここで、信号名の前の“／”は補信号を示す。たとえば、メモリプレーンＭ＃０は、列アドレス信号ビットＣＡ１１および／ＣＡ１２がともにＨレベルのとき指定される。メモリプレーンＭ＃１は、列アドレス信号ビット／ＣＡ１１および／ＣＡ１２がともにＨレベルのときに指定され、メモリプレーンＭ＃２は、列アドレス信号ビットＣＡ１１およびＣＡ１２がともにＨレベルのとき指定され、メモリプレーンＭ＃３は、列アドレス信号ビット／ＣＡ１１およびＣＡ１２がともにＨレベルのときに指定される。
【０００４】
メモリプレーンＭ＃０〜Ｍ＃３の各々は、各々が１６個の行ブロックを含む２個の大行ブロックに分割され、これらの大行ブロックは、ロウアドレス信号ビットＲＡ１２および／ＲＡ１２により指定される。ロウアドレス信号ビット／ＲＡ１２がＨレベルのとき行ブロックＭＲＢ０〜ＭＲＢ１５を含む大行ブロックが指定され、ロウアドレス信号ビットＲＡ１２がＨレベルのときに行ブロックＭＲＢ１６〜ＭＲＢ３１を含む大行ブロックが指定される。
【０００５】
図２６は、１つのメモリプレーンのより具体的構成およびアドレスの割当を示す図である。図２６において、行ブロックＭＲＢ０〜ＭＲＢ３１の各々は、２５６本のワード線ＷＬを含む。このワード線ＷＬは、行ブロックＭＲＢｉ（ｉ＝０〜３１）にわたって延在し、対応の行ブロック内の１行のメモリセルを接続する。また、列ブロックＭＣＢ０〜ＭＣＢ３の各々は、１２８本の列選択線ＣＳＬを含む。列選択線ＣＳＬは、後に詳細に説明するが、４つのビット線対を同時に選択状態とする。この列選択線ＣＳＬは列ブロックＭＣＢｊ（ｊ＝０〜３）にわたって延在する。１つの行ブロックＭＲＢｉは、２５６・５１２・４＝２^９ ・２^１０ビットのメモリセルを含み、メモリプレーンＭ＃ｋ（ｋ＝０〜３）は、３２・２^９ ・２^１０＝１６Ｍビットのメモリセルを含む。
【０００６】
大行ブロック（ロウアドレス信号ビットＲＡ１２，／ＲＡ１２により指定される行ブロック）においてロウアドレス信号ビットの割当は同じであり、図２６においては、ロウアドレス信号ビット／ＲＡ１２がＨレベルのときに選択される大行ブロック、すなわち行ブロックＭＲＢ０〜ＭＲＢ１５に対するロウアドレス信号ビットの割当を示す。ロウアドレス信号ビットＲＡ１２により指定される大行ブロックにおいても、各行ブロックＭＲＢ１６〜ＭＲＢ３１に対し同様のロウアドレス信号ビットの割当が行なわれる。
【０００７】
１６個の行ブロックのうち、８個の行ブロック（ＭＲＢ０〜ＭＲＢ７またはＭＲＢ８〜ＭＲＢ１５）がロウアドレス信号ビットＲＡ１１および／ＲＡ１１により指定される。これらの８個の行ブロックのうち４個の行ブロックが、ロウアドレス信号ビットＲＡ１０および／ＲＡ１０により指定される。図２６においては、ロウアドレス信号ビット／ＲＡ１１により指定される行ブロックに対するロウアドレス信号ビットの割当を示すが、ロウアドレス信号ビットＲＡ１１により指定されるロウアドレス信号ビットに対しても同様のロウアドレス信号ビットの割当が行なわれる。
【０００８】
ロウアドレス信号ビット／ＲＡ１１（またはＲＡ１１）により指定された８個の行ブロックＭＲＢ０〜ＭＲＢ７（またはＭＲＢ８〜ＭＲＢ１５）において、４つの行ブロックがロウアドレス信号ビットＲＡ１０および／ＲＡ１０により指定される。すなわち、ロウアドレス信号ビット／ＲＡ１０がＨレベルのときに行ブロックＭＲＢ０〜ＭＲＢ３が指定され、ロウアドレス信号ビットＲＡ１０がＨレベルのときに行ブロックＭＲＢ４〜ＭＲＢ７が指定される。このロウアドレス信号ビットＲＡ１０および／ＲＡ１０により指定された行ブロックにおいて、さらに２つの行ブロックがロウアドレス信号ビットＲＡ９および／ＲＡ９により指定される。図２６においてはロウアドレス信号ビット／ＲＡ９がＨレベルのときに行ブロックＭＲＢ０およびＭＲＢ１が指定され、ロウアドレス信号ビットＲＡ９がＨレベルのときに行ブロックＭＲＢ２およびＭＲＢ３が指定される。
【０００９】
ロウアドレス信号ビットＲＡ９および／ＲＡ９により指定される２つの行ブロックにおいて１つの行ブロックがロウアドレス信号ビットＲＡ８および／ＲＡ８により指定される。すなわちロウアドレス信号ビット／ＲＡ８がＨレベルのとき、偶数番号の行ブロックが指定され、ロウアドレス信号ビットＲＡ８がＨレベルのときに奇数番号の行ブロックが指定される。したがってロウアドレス信号ビットＲＡ８〜ＲＡ１２および／ＲＡ８〜／ＲＡ１２により１つのメモリプレーンにおいて１つの行ブロックが指定される。
【００１０】
選択された行ブロックに含まれる２５６本のワード線のうち１つのワード線ＷＬが、ロウアドレス信号ビットＲＡ０〜ＲＡ７により指定される。
【００１１】
列ブロックにおいては、２つの列ブロックＭＣＢ０，ＭＣＢ１またはＭＣＢ２およびＭＣＢ３が列アドレス信号ビットＣＡ８および／ＣＡ８により指定される。すなわち、列アドレス信号ビットＣＡ８がＨレベルのときに列ブロックＭＣＢ０およびＭＣＢ１が指定され、列アドレス信号ビット／ＣＡ８がＨレベルのときに列ブロックＭＣＢ２およびＭＣＢ３が指定される。
【００１２】
この指定された２つの列ブロックにおいて一方の列ブロックがコラムアドレス信号ビットＣＡ７および／ＣＡ７により指定される。コラムアドレス信号ビットＣＡ７がＨレベルのときに偶数番号の列ブロックが指定され、コラムアドレス信号ビット／ＣＡ７がＨレベルのときに奇数番号の列ブロックＭＣＢ１およびＭＣＢ３が指定される。指定された列ブロックにおいて、１２８本の列選択線ＣＳＬのうち１つの列選択線ＣＳＬがコラムアドレス信号ビットＣＡ０〜ＣＡ６により選択される。この列選択線ＣＳＬが４つのビット線対を同時に選択状態とし、この４つのビット線対のうち１つのビット線対がコラムアドレス信号ビットＣＡ９およびＣＡ１０により選択される。
【００１３】
図２７（Ａ）は４Ｋリフレッシュサイクルを有する半導体記憶装置のリフレッシュ動作時におけるリフレッシュ行を含む行ブロックの配置を示す図であり、図２７（Ｂ）は８Ｋリフレッシュサイクルを有する半導体記憶装置のリフレッシュ行を含む行ブロックの配置を示す図である。リフレッシュ行は、リフレッシュされるメモリセルが接続される行を示し、リフレッシュアドレスに従って指定されるワード線を示す。４Ｋリフレッシュサイクルは、すべてのメモリセルがリフレッシュされるためには、４Ｋ回リフレッシュ動作を行なうことが必要とされることを示し、８Ｋリフレッシュサイクルは、８Ｋ回リフレッシュ動作を行なうことにより、すべてのメモリセルが選択されてリフレッシュされることを示す。同じ構成を有する半導体記憶装置において、パッドへのボンディングワイアの切換などにより、リフレッシュサイクルが設定される。
【００１４】
図２７（Ａ）に示すように、４Ｋリフレッシュサイクルを有する半導体記憶装置においては、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて同時に２つの行ブロック（リフレッシュ行）が選択状態とされる。この状態においては、大行ブロックを指定するためのロウアドレス信号ビットＲＡ１２および／ＲＡ１２はともに選択状態とされる。以下の説明において、互いに相補なアドレス信号ビットがともに選択状態とされる状態を、「そのアドレス信号ビットが縮退された」と称する。したがって、この４Ｋリフレッシュサイクルにおけるリフレッシュ時においては、メモリプレーンＭ＃０〜Ｍ＃３各々において３２個の行ブロックのうち２つの行ブロックが選択される（１／１６分割）。
【００１５】
一方、図２７（Ｂ）に示すように、８Ｋリフレッシュサイクルを有する半導体記憶装置においては、リフレッシュ動作時にメモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて１つの行ブロック（リフレッシュ行）が選択状態とされてリフレッシュが行なわれる。この場合、リフレッシュ行ブロック（リフレッシュ行）を含む大行ブロックを指定するために、ロウアドレス信号ビットＲＡ１２および／ＲＡ１２は有効とされ、一方が選択状態とされ、他方が非選択状態とされる。この８Ｋリフレッシュサイクルにおけるリフレッシュ時においては、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、３２個の行ブロックのうちの１つの行ブロックが選択状態とされる（１／３２分割）。
【００１６】
８Ｋリフレッシュサイクルを有する半導体記憶装置においては、同時に選択状態とされるワード線の数が少なく、応じてリフレッシュ時におけるビット線の充放電が少なく、ピーク電流が低減される。また、リフレッシュサイクルの時間が同じ場合、８Ｋ回リフレッシュが行なわれ、その間通常アクセスは行なわれないため、通常アクセス時の平均消費電流が低減される。したがってこれらより、リフレッシュサイクルを変更することにより消費電流の低減が図られる。また、同一構成の半導体記憶装置において、たとえばボンディングにより特定のパッドを所定の電位レベルに固定することによりリフレッシュサイクルを切換える構成とすることにより、２種類のリフレッシュサイクルを有する半導体記憶装置を同一構成の半導体記憶装置で実現することができ、製造コストが低減される。
【００１７】
通常、半導体記憶装置においては、テスト時間を短縮するために複数のメモリセルに対し同時にテストを行なうマルチビットテストが行なわれる。このマルチビットテストにおいては、複数のメモリセルに同じデータを書込み、次いでこれらの複数の同時に選択されたメモリセルのデータを読出し、これらの読出したデータの論理の一致／不一致を判定する。同時に選択された複数のメモリセルがすべて正常であれば、読出されたデータの論理はすべて同じである。一方、不良メモリセルが存在する場合、読出されたデータの論理は異なる。この読出されたデータの論理の一致／不一致を判定することにより、不良メモリセルの存在の有無を識別する。
【００１８】
このマルチビットテストは、半導体記憶装置において標準化されており、またこのときに縮退されるアドレス信号ビットも標準化されている。４Ｋリフレッシュデバイス（半導体記憶装置）においては、縮退アドレス信号ビットはＣＡ９〜ＣＡ１２およびＲＡ１２の５ビットであり、一方、８Ｋリフレッシュサイクルのデバイス（半導体記憶装置）の場合、縮退アドレス信号ビットはコラムアドレス信号ビットＣＡ８〜ＣＡ１２の５ビットである。
【００１９】
図２８（Ａ）は、×４構成の４Ｋリフレッシュデバイスのマルチビットテスト時において選択状態とされるメモリセルの配置を示す図である。図２８（Ａ）に示すように、マルチビットテストモード時においては、列アドレス信号ビットＣＡ９〜ＣＡ１２およびロウアドレス信号ビットＲＡ１２が縮退される。ロウアドレス信号ビットＲＡ１２が縮退されるため、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて２本のワード線が選択される。列アドレス信号ビットＣＡ８および／ＣＡ８は有効であるため、メモリプレーンＭ＃０〜Ｍ＃３において、２つの列グループが選択状態とされる。図２８（Ａ）においては、コラムアドレス信号ビットＣＡ８がＨレベルのときに選択状態とされる列ブロックを示す。コラムアドレス信号ビットＣＡ７によりさらに１つの列ブロックが選択され、この選択された列ブロックにおいて、コラムアドレス信号ビットＣＡ０〜ＣＡ６に従って１つの列選択線ＣＳＬが選択される。したがって、メモリプレーンＭ＃０〜Ｍ＃３各々においては８ビットのメモリセルが同時に選択される（１つの列選択線ＣＳＬにより、４ビット線対が同時に選択される）。
【００２０】
コラムアドレス信号ビットＣＡ１１およびＣＡ１２が縮退されているため、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて選択された８ビットのメモリセルが同時に選択され、合計３２ビットのメモリセルがマルチビットテスト回路へ伝達される。マルチビットテスト回路は、この３２ビットのメモリセルのデータの論理の一致／不一致を判定することにより、メモリセルの良／不良を判定する。
【００２１】
この半導体記憶装置が４ビットデータを入出力する×４構成の場合、２ビットのアドレス信号が縮退される（無視される）。この場合、通常、上位の（番号の大きな）アドレス信号ビットが縮退される（無視される）。したがって、×４構成の半導体記憶装置で４Ｋリフレッシュサイクルを有する装置の場合、アドレス信号ビットＲＡ１２およびＣＡ１２を縮退して４ビットデータの入出力が行なわれる。この場合、図２８（Ａ）において機能的に説明するように、第１のセレクタＳＥＬ１が、コラムアドレス信号ビットＣＡ９およびＣＡ１０に従って、同時に選択された３２ビットのメモリセルデータからさらに８ビットのメモリセルデータを選択し（４ビット線対のうちの１つのビット線対の選択）、次いで第２のセレクタＳＥＬ２が、コラムアドレス信号ビットＣＡ１１に従って８ビットのメモリセルデータのうち４ビットのメモリセルデータを選択する。ここで、第１のセレクタＳＥＬ１および第２のセレクタＳＥＬ２は、単にメモリセルデータの伝達を行なうための構成を機能的に示すだけである。
【００２２】
この場合、コラムアドレス信号ビットＣＡ１１に従って４ビットのメモリセルデータが選択されるため、メモリプレーンＭ＃０〜Ｍ＃３において、図２８（Ａ）の水平方向に整列して配置される２つのメモリプレーンが選択される。たとえばコラムアドレス信号ビットＣＡ１１がＨレベルのとき、メモリプレーンＭ＃０およびＭ＃１各々において、２ビットのメモリセルが伝達される（選択されるメモリセルを○印で示す）。ロウアドレス信号ビット／ＲＡ１２およびＲＡ１２がともに選択状態とされているため、メモリプレーンＭ＃０およびＭ＃１それぞれにおいて、選択された２つの行ブロック（選択ワード線）から１ビットのメモリセルデータが選択される。これにより、４ビットのデータＤＱ０〜ＤＱ３が読出される。
【００２３】
一方、８Ｋリフレッシュサイクルを有する半導体記憶装置の場合、縮退アドレス信号ビットは、コラムアドレス信号ビットＣＡ８〜ＣＡ１２である。図２８（Ｂ）に示すように、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて１つの行ブロックが選択され、これらの選択された行ブロック各々から８ビットのメモリセルが選択される。この選択された合計３２ビットのメモリセルのデータがマルチビットテスト回路へ伝達されて論理の一致／不一致が判定される。
【００２４】
通常動作時においては、第１のセレクタＳＥＬ１が、コラムアドレス信号ビットＣＡ９およびＣＡ１０に従って、選択された３２ビットのメモリセルからさらに８ビットのメモリセルを選択する。コラムアドレス信号ビットＣＡ９およびＣＡ１０は、１つの列選択線ＣＳＬにより選択された４つのビット線対から１つのビット線対を選択する。したがって、この第１のセレクタＳＥＬ１によりメモリプレーンＭ＃０〜Ｍ＃３それぞれから２ビットずつデータが読出される。次いで、第２のセレクタＳＥＬ２が、コラムアドレス信号ビットＣＡ８に従って各メモリプレーンＭ＃０〜Ｍ＃３において１ビットのメモリセルを選択する。これにより、メモリプレーンＭ＃０〜Ｍ＃３において同じ行ブロックの同じ列ブロックに位置するメモリセルのデータが並列に読出される。データ書込時のメモリセルの選択もデータ読出時と同様に行なわれる。
【００２５】
ここで、４ビットデータを入出力するために縮退状態とされるアドレス信号ビットが４Ｋリフレッシュサイクルと８Ｋリフレッシュサイクルとで異なるのは以下の理由による。通常、多ビットデータの入出力を行なう場合、縮退状態とされるアドレス信号ビットは上位アドレス信号ビットである。４Ｋリフレッシュサイクルを有する半導体記憶装置においては、リフレッシュ動作時ロウアドレス信号ビットＲＡ１２は用いられない。したがって、ロウおよびコラムアドレス信号ビットＲＡ１２およびＣＡ１２が縮退状態とされて、４ビットのデータの入出力が行なわれる。一方、８Ｋリフレッシュサイクルを有する半導体記憶装置の場合、ロウアドレス信号ビットＲＡ１２は、リフレッシュサイクル時に必要とされる。したがってこのロウアドレス信号ビットＲＡ１２を縮退状態とすることはできない。このため、コラムアドレス信号ビットＣＡ１１およびＣＡ１２が縮退状態とされる。×８ビットおよび×１６ビットなどの多ビットデータにおいても、同様の規則に従ってデータ入出力のために縮退状態とされるアドレス信号ビットが決定される。８Ｋリフレッシュサイクルを有する半導体記憶装置においては、したがってコラムアドレス信号ビットがこのデータ入出力ビット数に応じて縮退状態とされることになる。
【００２６】
【発明が解決しようとする課題】
上述のように、マルチビットテストを行なうことにより同時に複数のメモリセル（３２ビットのメモリセル）がテストされるため、テスト時間を短縮することができる。しかしながら、４Ｋリフレッシュ装置および８Ｋリフレッシュ装置において、マルチビットテスト時において選択される３２ビットのメモリセルの位置が異なる。また通常動作時において同時に選択される４ビットのメモリセルの位置が異なる。したがって、テストおよび通常動作モードいずれにおいても内部で選択されるメモリセルに対するデータの伝搬経路が異なり、装置の評価等において４Ｋリフレッシュ装置および８Ｋリフレッシュ装置の相関関係を求めるのが困難である（両リフレッシュサイクルにおいて、動作する回路部分が異なるため）。したがって、内部電位の調整および不良メモリセルアドレスのプログラムなどのために行なわれるレーザートリミング（ＬＴ）およびウェハレベルでのテスト（ＷＴ）において、４Ｋリフレッシュサイクルおよび８Ｋリフレッシュサイクルそれぞれのモードで半導体装置をテストすることが必要となり、テスト時間が長くなるという問題が生じる。また、これらのリフレッシュサイクルモードそれぞれに対してテストプログラムが必要とされ、テストのための手続が煩雑となるという問題が生じる。
【００２７】
また、半導体記憶装置において、記憶容量が増大すると、応じてアドレス信号ビットの数も増大して、内部アドレス信号を伝達する信号線の数も増大し、この内部アドレス信号線の充放電電流が増大するという問題が生じる。
【００２８】
また、内部アドレス信号線の数が増大した場合、複数のメモリプレーンに対し内部アドレス信号を伝達するためのこれらの信号線の数が増大した場合、配線が錯綜しレイアウト面積が増大するとともに、そのレイアウトが複雑となるという問題が生じる。
【００２９】
また、図２５に示すように、メモリプレーンのアレイ配置（ロウおよびコラムアドレス信号の割当）を平行に移動して４つのメモリプレーンを配置した場合、たとえこれらの４つのメモリプレーンの中央部にアドレスバッファを配置したとしても、メモリプレーン間で同じ行ブロック（または列ブロック）に対するアドレス信号の伝搬遅延が異なり、メモリプレーンの動作特性（メモリセルが選択状態とされるのに要する時間および選択メモリセルへのアクセスに要する時間など）が異なり、アクセス時間が増加するという問題が生じる（アクセス時間は最悪のメモリプレーンのアクセス時間により決定されるため）。
【００３０】
また、周辺回路のレイアウトをメモリプレーンそれぞれに対し独立に行なう必要が生じ、レイアウト設計に長時間を要することになり、またメモリプレーンごとにアドレス信号の伝搬遅延等を考慮して周辺回路を最適配置する必要が生じ、レイアウト設計が複雑となるとともに、各メモリプレーンの動作特性を個々に測定する必要が生じ、このためのテストが必要とされ、テスト工程が複雑となるとともに、またテスト時間も長くなるという問題が生じる。
【００３１】
それゆえ、この発明の目的は、テストおよびレイアウトを容易にかつ短時間で行なうことができるアドレス配置を有する半導体記憶装置を提供することである。
【００３２】
この発明の他の目的は、低消費電力で動作しかつ効率的なレイアウトを有するアドレス関連回路を有する半導体記憶装置を提供することである。
【００３３】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、行列状に配列されかつ各行のメモリセルがワード線に接続される複数のメモリセルを有するメモリアレイと、リフレッシュ動作時に選択状態とされるワード線の数が互いに異なる第１および第２のリフレッシュサイクルモードの一方を指定するリフレッシュサイクル指定信号を発生するためのリフレッシュサイクル指定信号発生手段と、所定数のアドレス信号ビットが縮退された多ビットアドレス信号に従ってメモリアレイから同時に複数のメモリセルを選択するための選択手段とを備える。所定数のアドレス信号ビットは、第１のリフレッシュサイクルがリフレッシュサイクル指定信号により指定されたときに縮退されかつ第２のリフレッシュサイクルが指定されたときに有効とされる第１のアドレス信号ビットと、第１のリフレッシュサイクルの指定時に有効とされかつ第２のリフレッシュサイクル時に縮退される第２のアドレス信号ビットと、第１および第２のリフレッシュサイクルのいずれのサイクル指定時においても縮退される少なくとも１ビットの第３のアドレス信号ビットとを含む。
【００３４】
請求項１に係る半導体記憶装置は、さらに第１のリフレッシュサイクルが指定されたとき第１のアドレス信号ビットを第２のアドレス信号ビットへ切換え、第２のアドレス信号ビットを第３のアドレス信号ビットへ切換えかつ第３のアドレス信号ビットを第１のアドレス信号ビットへ切換えるアドレス切換手段を備える。
【００３５】
請求項２に係る半導体記憶装置は、請求項１の半導体記憶装置において、少なくとも１ビットの第３のアドレス信号ビットは複数ビットを含み、かつ第２および第３のアドレス信号ビットは連続して配置されるビット位置のアドレス信号ビットであり、かつアドレス切換手段は、第１のアドレス信号ビットと交換された第２のアドレス信号ビットを連続ビットの一方側に挿入しかつ第３のアドレス信号ビットが１ビットずつ他方側へシフトする手段を含む。
【００３６】
請求項３に係る半導体記憶装置は、請求項１または２の装置において、選択手段により選択された複数のメモリセルからさらにメモリセルを選択する第２の選択手段を備える。この第２の選択手段は、所定数のアドレス信号ビットのうちの第２の所定数のアドレス信号ビットによりメモリセルを選択する。この第２の所定数のアドレス信号ビットはアドレス切換手段により切換えられた外部から与えられる同じアドレス信号ビットで構成される。
【００３７】
請求項４に係る半導体記憶装置は、請求項１ないし３のいずれかの装置において、メモリアレイが、各々が複数の行ブロックおよび複数の列ブロックを有する複数のメモリプレーンを含み、第１のアドレス信号ビットは第２のリフレッシュサイクル指定時に各メモリプレーンの行ブロックを指定しかつ第２のアドレス信号ビットはメモリプレーンそれぞれの列ブロックを第２のリフレッシュサイクル時に指定する。
【００３８】
請求項５に係る半導体記憶装置は、請求項２の装置において、アドレス切換手段が、第１のリフレッシュサイクルがリフレッシュサイクル指定信号により指定されたとき、第３のアドレス信号ビットの最他方の位置のアドレス信号ビットを交換せずかつこの最他方の第３のアドレス信号ビットに隣接する位置のビットを第１のアドレス信号ビットへ切換える手段を含む。
【００３９】
請求項６に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有し、かつ各行のメモリセルがワード線に接続されるメモリアレイと、リフレッシュ動作時に互いに異なる数のワード線が同時に選択される第１および第２のリフレッシュサイクルの一方を指定するリフレッシュサイクル指定信号を発生するためのリフレッシュサイクル指定信号発生手段と、与えられた第１のアドレス信号に従ってメモリアレイから複数のメモリセルを同時に選択する第１の選択手段と、テストモード指定時にこの第１の選択手段により選択された複数のメモリセルの良／不良の判定を行なうための手段と、第１の選択手段により選択された複数のメモリセルから第２のアドレス信号に従って、装置外部とデータの授受を行なうための所定数のメモリセルを選択するための第２の選択手段と、外部からのアドレス信号を受けかつリフレッシュサイクル指定信号に応答して、第１および第２のリフレッシュサイクルの指定時に第１および第２の選択手段によりメモリアレイの同じ位置のメモリセルが選択されるようにこの外部から与えられたアドレス信号ビットを位置変換して第１および第２の選択手段へ与えるアドレス切換手段を備える。
【００４４】
アドレス信号ビットを内部でリフレッシュサイクルモードで切替えることにより、外部でアドレス信号ビットを入替えることなくリフレッシュサイクルが異なる場合においても常に同一の位置のメモリセルが選択されるため、装置のテストが容易となる。
【００４５】
また、内部アドレス信号をプリデコードして各メモリプレーンへ伝達することにより、充放電される信号線の数を低減することができ、消費電流が低減される。
【００４６】
また、アドレス信号をプリデコードして伝達することにより、ロウデコーダの規模が低減される。
【００４７】
また、内部アドレス信号（プリデコード信号：行指定信号）を第１の方向に沿って伝達しかつ内部コラムアドレス信号（プリデコード信号：列指定信号）を第２の方向に沿って伝達することにより、同一方向にアドレス系信号およびコラムアドレス系信号両者の伝搬経路を配設する必要がなく、配線長も短くなり、またレイアウトが簡略化されかつ容易となる。
【００４９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の配置を概略的に示す図である。図１において、半導体記憶装置１は、長辺方向および短辺方向それぞれに沿って延在する中央領域ＣＲ１およびＣＲ２により互いに分離される４つのメモリプレーンＭ＃０〜Ｍ＃３を含む。メモリプレーンＭ＃０〜Ｍ＃３の各々は、一例として１６Ｍビットの記憶容量を有し、したがって、この半導体記憶装置１は、６４Ｍビットの記憶容量を備える。メモリプレーンＭ＃０〜Ｍ＃３の各々は、第１の中央領域ＣＲ１に面して長辺方向に延在して配置され、各々がワード線（後に説明する）を選択するロウデコーダＲＤ０〜ＲＤ３と、第２の中央領域ＣＲ２に面して短辺方向に沿って配設され、列選択信号を発生するコラムデコーダＣＤ０〜ＣＤ３を含む。後に詳細に説明するが、ロウデコーダＲＤ０〜ＲＤ３は、第１および第２の中央領域に関して鏡面対称の配置を有し、またコラムデコーダＣＤ０〜ＣＤ３も第１および第２の中央領域ＣＲ１およびＣＲ２に関して鏡面対称の配置を有する。したがってメモリプレーンＭ＃０〜Ｍ＃３も鏡面対称の配置を有し、そのアドレスの割当も、第１および第２の中央領域ＣＲ１およびＣＲ２に関し鏡面対称とされる。
【００５０】
第１の中央領域ＣＲ１において長辺方向に沿ってパッドＰＤが配置される。このメモリプレーンＭ＃０およびＭ＃２の間の第１の中央領域ＣＲ１において外部からのアドレス信号を受けるアドレス信号入力パッドＰＤＡが配置される。
【００５１】
図２は、１つのメモリプレーンＭ＃に関連する部分の構成をより詳細に示す図である。図２において、メモリプレーンＭ＃は、各々が５１２Ｋビットのメモリセルを有する３２個の行ブロックＭＲＢ０〜ＭＲＢ３１を含む。行ブロックＭＲＢ０〜ＭＲＢ３１の各々において、５１２Ｋビットのメモリセルが行および列のマトリクス状に配置される。行ブロックＭＲＢ０〜ＭＲＢ３１各々の間の領域に、選択されたメモリセルのデータの検知および増幅を行なうセンスアンプを有するセンスアンプ帯ＳＡＢ１〜ＳＡＢ３１が配置される。行ブロックＭＲＢ０およびＭＲＢ３１の外側に、さらにセンスアンプ帯ＳＡＢ０１およびＳＡＢ３２がそれぞれ配設される。１つの行ブロックＭＲＢｉ（ｉ＝０〜３１）は、その両側に配置されたセンスアンプ帯ＳＡＢｉおよびＳＡＢ（ｉ＋１）に含まれるセンスアンプにより、選択された１行に接続されるメモリセルのデータの検知および増幅が行なわれる。したがって、センスアンプ帯ＳＡＢ１２〜ＳＡＢ３１は、２つの行ブロックにより共有される。
【００５２】
図３は、１つのメモリプレーンにおける内部データ書込／読出線であるＩＯ線の配置を示す図である。図３において、メモリプレーンＭ＃は、４つの列ブロックＭＣＢ０〜ＭＣＢ３に分割される。列ブロックＭＣＢ０〜ＭＣＢ３の各々に対して４つのグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄが配設される。このグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄは対応の列ブロックにおいて列延在方向に沿ってすべての行ブロックにわたって延在して配設される。行ブロック各々（図３において、行ブロックＭＲＢＮを代表的に示す）においては、ロウデコーダＲＤからの行選択信号を伝達するワード線ＷＬが列ブロックＭＣＢ０〜ＭＣＢ３にわたって配設される。このワード線ＷＬに図示しない１行のメモリセルが接続される。
【００５３】
行ブロックＭＲＢＮの列方向についての両側にセンスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１が配設される。これらのセンスアンプ帯ＳＡＢＮおよびＳＡＢＮ＋１それぞれにおいて、列ブロック内部においてのみ行方向に沿って延在するローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが配設される。行ブロックＭＲＢＮの各列ブロックにおいて、ローカルＩＯ線対ＬＩＯａ、ＬＩＯｂおよびＬＩＯｃおよびＬＩＯｄが配設され、合計４つのローカルＩＯ線対が配設される。ローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄは、それぞれ図において黒丸印で示す行ブロック選択ゲートＲＳＧにより、対応の列ブロックにおいて配設されたグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄと接続される。この行ブロック選択ゲートＲＳＧは、後に説明するが、行ブロック選択用ロウアドレス信号ビットにより選択される。
【００５４】
図４は、図３に示すセンスアンプ帯の構成をより具体的に示す図である。図４において、１本の列選択線ＣＳＬに関連する部分の構成が代表的に示される。この列選択線ＣＳＬは、図３の列ブロックにおいて複数の行ブロックにわたって延在して配置される。選択された列ブロックにおける列選択線ＣＳＬのみが選択状態とされる。１本の列選択線ＣＳＬに対して４つのビット線対ＢＬＰ０〜ＢＬＰ３が配置される。ビット線対ＢＬＰ０〜ＢＬＰ３は、それぞれ、互いに相補なデータ信号を伝達するビット線ＢＬおよび／ＢＬを含む。ビット線対ＢＬＰ０〜ＢＬＰ３とワード線ＷＬとの交差部に対応してメモリセルＭＣが配置される。図４においては、ビット線ＢＬとワード線ＷＬとの交差部に対応してメモリセルＭＣが配置される状態が一例として示される。
【００５５】
ビット線対ＢＬＰ０およびＢＬＰ２は、ビット線分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧａ０およびＴＧａ２を介して、センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡ０およびＳＡ２にそれぞれ接続される。ビット線対ＢＬＰ１およびＢＬＰ３は、ビット線分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧａ１およびＴＧａ３を介して、センスアンプ帯ＳＡＢＮ＋１に含まれるセンスアンプＳＡ（およびＳＡ３）にそれぞれ接続される。センスアンプ帯ＳＡＢＮに含まれるセンスアンプＳＡは、分離制御信号ＢＲＩｂに応答して導通する分離ゲートＴＧｂ０およびＴＧｂ２を介して行ブロックＭＲＢ（Ｎ−１）に含まれるビット線対にそれぞれ接続される。センスアンプ帯ＳＡＮ＋１に含まれるセンスアンプＳＡは、分離制御信号ＢＲＩａに応答して導通する分離ゲートＴＧｂ１およびＴＧｂ２を介して行ブロックＭＲＢＮ＋１に含まれるビット線対に接続される。
【００５６】
センスアンプＳＡは、各ビット線対に対応して設けられかつ隣接する行ブロックのビット線対により共有される。１つの行ブロックＭＲＢＮにおいて、ビット線対の両側にセンスアンプＳＡが交互に配置される。このセンスアンプの配置は、「交互配置型シアードセンスアンプ配置」として知られている。
【００５７】
センスアンプ帯ＳＡＢＮにおいては、ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂが、ワード線ＷＬに平行に配設されかつ１つの列ブロック内にのみ延在する。センスアンプ帯ＳＡＢＮ＋１においては、ローカルＩＯ線対ＬＩＯｃおよびＬＩＯｄが同様に配置される。
【００５８】
センスアンプＳＡ０〜ＳＡ３それぞれに対し、列選択線ＣＳＬ上の信号電位に応答して導通する列選択ゲートＩＧ０〜ＩＧ３が設けられる。これらの列選択ゲートＩＧ０〜ＩＧ３は、対応の列選択線ＣＳＬ上の信号電位が選択状態を示すＨレベルの時に導通し、センスアンプＳＡ０〜ＳＡ３を、それぞれローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄに接続する。行ブロックＭＲＢＮが選択状態とされたときには、ビット線分離制御信号ＢＬＩａおよびＢＲＩｂがＨレベルとされ、ビット線分離制御信号ＢＲＩａおよびＢＬＩｂがＬレベルとされる。これにより、ビット線対ＢＬＰ０〜ＢＬＰ３はそれぞれセンスアンプＳＡ０〜ＳＡ３に接続される。スタンバイサイクル時においては、ビット線分離制御信号ＢＬＩａ，ＢＬＩｂ，ＢＲＩａおよびＢＲＩｂはすべてＨレベルとされ、分離制御ゲートＴＧａ０〜ＴＧａ３およびＴＧｂ０〜ＴＧｂ３はすべて導通状態とされる。選択された行ブロックのみをセンスアンプＳＡに接続することにより、センスアンプＳＡに接続されるビット線対の容量を軽減し、高速のセンス動作およびセンスノードへの十分な読出電圧（メモリセルの読出データ）の伝達を図る。このローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄがそれぞれ図示しない対応の列グループに配設されたグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄ（図３参照）に接続される。このグローバルＩＯ線対とローカルＩＯ線対との接続関係については後に詳細に説明する。
【００５９】
図５は、この発明に従う半導体記憶装置のメモリプレーンに対するアドレス信号の割当を示す図である。図５において、この半導体記憶装置１は、４つのメモリプレーンＭ＃０〜Ｍ＃３を含む。これらのメモリプレーンＭ＃０〜Ｍ＃３は、３２個の行ブロックＭＲＢ０〜ＭＲＢ３１および４個の列ブロックＭＣＢ０〜ＭＣＢ３に分割される。このメモリプレーンの指定および１６個の行ブロックを有する大行ブロックの指定するアドレス信号ビットは、８Ｋリフレッシュサイクルの装置と４Ｋリフレッシュサイクルの装置とで異ならされる。
【００６０】
（Ａ）８Ｋリフレッシュサイクル装置：
メモリプレーンの指定はコラムアドレス信号ビットＣＡ１１，／ＣＡ１１およびＣＡ１２，／ＣＡ１２により行なわれる。コラムアドレス信号ビットＣＡ１１がＨレベルのときには、メモリプレーンＭ＃０およびＭ＃２が指定され、コラムアドレス信号ビット／ＣＡ１１がＨレベルのときには、メモリプレーンＭ＃１およびＭ＃３が指定される。コラムアドレス信号ヒット／ＣＡ１２がＨレベルのときには、メモリプレーンＭ＃０およびＭ＃１が指定され、コラムアドレス信号ビットＣＡ１２がＨレベルのときには、メモリプレーンＭ＃２およびＭ＃３が指定される。したがって、たとえばメモリプレーンＭ＃０は、コラムアドレス信号ビットＣＡ１１および／ＣＡ１２がともにＨレベルのときに指定される。
【００６１】
メモリプレーンＭ＃０〜Ｍ＃３各々において、行ブロックＭＲＢ０〜ＭＲＢ１５は、Ｈレベルのロウアドレス信号ビット／ＲＡ１２により指定され、行ブロックＭＲＢ１６〜ＭＲＢ３１は、Ｈレベルのロウアドレス信号ビットＲＡ１２により指定される。
【００６２】
（Ｂ）４Ｋリフレッシュサイクル装置：
メモリプレーンの指定は、ロウアドレス信号ビットＲＡ１２，／ＲＡ１２とコラムアドレス信号ビットＣＡ１２，／ＣＡ１２により行なわれる。また、１６個の行ブロックを含む大行ブロックの指定は、コラムアドレス信号ビットＣＡ８，／ＣＡ８により行なわれる。コラムアドレス信号ビット／ＣＡ８がＨレベルのときには、行ブロックＭＲＢ０〜ＭＲＢ１５が指定され、コラムアドレス信号ビットＣＡ８がＨレベルのときには行ブロックＭＲＢ１６〜ＭＲＢ３１が指定される。
【００６３】
図６は１つのメモリプレーンに関するアドレス信号ビットの割当てを示す図である。
【００６４】
図６において、１つのメモリプレーンにおけるアドレス信号ビットの割当において、４Ｋリフレッシュサイクル装置においては、２つの列ブロックの指定は、コラムアドレス信号ビットＣＡ８，／ＣＡ８により行なわれ、一方、８Ｋリフレッシュサイクル装置においては、コラムアドレス信号ビットＣＡ９および／ＣＡ９により行なわれる。２つの列ブロックのうちの一方の列ブロックの指定は、両装置においてコラムアドレス信号ビットＣＡ７，／ＣＡ７により行なわれる。
【００６５】
１６個の大行ブロックのうちの１つの行ブロックの指定は、ロウアドレス信号ビットＲＡ８，／ＲＡ８〜ＲＡ１１，／ＲＡ１１により行なわれる。１つの行ブロックにおいて２５６本のワード線のうち１本のワード線が、ロウアドレス信号ビットＲＡ０〜ＲＡ７に従って指定される。１つの列ブロックにおいては、１２８本の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬがコラムアドレス信号ビットＣＡ０〜ＣＡ６に従って指定される。
【００６６】
１つの列選択線ＣＳＬが４つのビット線対を同時に選択するため、この４つのビット線対のうちの１つのビット線対の選択が、８Ｋリフレッシュサイクル装置においては、コラムアドレス信号ビットＣＡ９およびＣＡ１０により行なわれ、４Ｋリフレッシュサイクル装置においては、コラムアドレス信号ビットＣＡ１０およびＣＡ１１に従って行なわれる。次に、この図５および図６に示すアドレスの割当に従うメモリセルの選択について説明する。
【００６７】
図７は、１つのメモリプレーンに対するローカルＩＯ線およびローカルＩＯ線の選択経路を機能的に示す図である。図７において、１つのメモリプレーンＭ＃の１つの行ブロックにおいて４つの列ブロックＭＣＢ０〜ＭＣＢ３それぞれに設けられた４組のローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、行ブロック選択信号φＲに応答して導通する行ブロック選択ゲートＲＳＧを介して対応のグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。これにより、１つの行ブロックにおいて、列ブロックＭＣＢ０〜ＭＣＢ３それぞれの４つのローカルＩＯ線対ＬＩＯａ〜ＬＩＯｄが、それぞれ対応のグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに接続される。各列グループＭＣＢ００−ＭＣＢ３各々の４組のグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄに対し、共通に選択回路１０が設けられる。この選択回路１０は、コラムアドレス信号ビットＣＡ７，／ＣＡ７に従って偶数列ブロックまたは奇数列ブロックのグローバルＩＯ線対を選択する。これにより、２つの列グループのグローバルＩＯ線対ＧＩＯａ〜ＧＩＯｄが選択されて内部データバスＤＳａ０〜ＤＳｄ０およびＤＳａ１〜ＤＦｄ１に結合される。この選択回路１０により、８ビットのメモリセルが選択される。
【００６８】
この内部データバスＤＳａ０〜ＤＳｄ１に対し、選択回路１２が設けられる。この選択回路１２は、３ビットのコラムアドレス信号ビット（８Ｋリフレッシュ装置ではビットＣＡ８，ＣＡ９，ＣＡ１０：４Ｋリフレッシュ装置ではビットＣＡ９，ＣＡ１０およびＣＡ１１）に従って１つの内部データバスのデータを選択して、装置外部へ結合する。これにより、１つのメモリプレーンにおいて１ビットのメモリセルが選択されてアクセスされる。
【００６９】
マルチビットテスト時においては、この選択回路１０により選択された８ビットのメモリセルのデータがマルチビットテスト回路１５へ並列に与えられる。このマルチビットテスト回路１５は、４つのメモリプレーンＭ＃０〜Ｍ＃３各々から８ビットのメモリセルデータを受ける。したがって３２ビットのメモリセルデータの論理の一致／不一致がマルチビットテスト回路１５で判定され、その判定結果を示すパス／フェイル信号Ｐ／ＺＦが出力される。このパス／フェイル信号Ｐ／ＺＦは、専用のピン端子を介して装置外部へ出力されてもよく、また図示しない経路を介してデータ入出力回路を介して装置外部へ読出されてもよい。
【００７０】
この図７に示すように、４Ｋリフレッシュ装置および８Ｋリフレッシュ装置いずれにおいても、選択回路１０において奇数列グループまたは偶数列グループの一方の列グループが選択される構成は、図５および図６に示すアドレス信号のリフレッシュサイクルモードに応じた切換により実現される。以下、各リフレッシュサイクルモード時におけるマルチビットテスト時および通常動作時におけるメモリセルの選択について説明する。
【００７１】
（Ａ） リフレッシュ動作：
（ａ） ４Ｋリフレッシュ；
図８（Ａ）は、４Ｋリフレッシュ装置におけるリフレッシュ動作時の選択行ブロックの配置を示す図である。４Ｋリフレッシュ装置においては、ロウアドレス信号ビットＲＡ１２および／ＲＡ１２が２つのメモリプレーンを指定するために用いられる。ロウアドレス信号ビットＲＡ１２がＨレベルのときには、メモリプレーンＭ＃０およびＭ＃１が指定され、ロウアドレス信号ビット／ＲＡ１２がＨレベルのときにはメモリプレーンＭ＃２およびＭ＃３が指定される。メモリプレーンＭ＃０〜Ｍ＃３の各々において、１６個の行ブロックを含む大行ブロックの指定は、コラムアドレス信号ビットＣＡ８，／ＣＡ８により行なわれる。
【００７２】
リフレッシュ動作時においては、ロウアドレス信号ビットＲＡ１２は縮退状態とされるため、メモリプレーンＭ＃０〜Ｍ＃３がすべて指定される。リフレッシュ動作時において行選択のためにはコラムアドレス信号ビットＣＡ８，／ＣＡ８は用いられない。したがって、メモリプレーンＭ＃０〜Ｍ＃３各々において２つの行ブロックが選択状態とされる。これにより、４Ｋリフレッシュサイクル装置においては、メモリプレーンＭ＃０〜Ｍ＃３各々において３２個の行ブロックのうち２つの行ブロックがリフレッシュされる１／１６分割動作が実現される。
【００７３】
（ｂ） ８Ｋリフレッシュ；
図８（Ｂ）は、８Ｋリフレッシュサイクル装置におけるリフレッシュ動作時の選択行ブロックの配置を示す図である。この８Ｋリフレッシュサイクル装置においては、ロウアドレス信号ビットＲＡ１２，／ＲＡ１２が、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて大行ブロックを指定するために用いられる。ロウアドレス信号ビットＲＡ１２，／ＲＡ１２は、縮退状態とされず有効であり、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、１つの大行ブロックが選択状態とされる。したがって、メモリプレーンＭ＃０〜Ｍ＃３において、ロウアドレス信号ビットＲＡ８〜ＲＡ１１，／ＲＡ８〜／ＲＡ１１に従って１つの行ブロックが選択されてリフレッシュが実行される。これによりメモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて３２個の行ブロックのうち１つの行ブロックがリフレッシュされる１／３２分割動作が実現される。
【００７４】
（Ｂ） マルチビットテストおよび通常アクセスモード
（ａ） ８Ｋリフレッシュサイクル装置
図９は、８Ｋリフレッシュサイクル装置の選択メモリセルの配置を概略的に示す図である。図９に示すように、８Ｋリフレッシュサイクル装置においては、メモリプレーンの指定はコラムアドレス信号ビットＣＡ１１，／ＣＡ１１，ＣＡ１２および／ＣＡ１２により行なわれる。メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、大行ブロックの指定は、ロウアドレス信号ビットＲＡ１２，／ＲＡ１２により行なわれる。２つの列ブロックの指定は、コラムアドレス信号ビットＣＡ８，／ＣＡ８により行なわれる。
【００７５】
マルチビットテスト時における縮退アドレス信号ビットは、コラムアドレス信号ビットＣＡ８〜ＣＡ１２である。マルチビットテスト時においては、有効状態のロウアドレス信号ビットＲＡ１２，／ＲＡ１２により、１つの大行ブロックが指定されて、ロウアドレス信号ビットＲＡ１１〜ＲＡ８，／ＲＡ１１〜／ＲＡ８によりメモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて１つの行ブロックが選択状態とされる。
【００７６】
コラムアドレス信号ビットＣＡ８および／ＣＡ８は縮退状態になるため、行ブロックにおいて２つの列ブロック（奇数列ブロックまたは偶数列ブロックであり、コラムアドレス信号ビットＣＡ７，／ＣＡ７により指定される）が選択される。次いで、この選択された列ブロックにおいて、コラムデコーダによりそれぞれ１本の列選択線ＣＳＬが選択状態とされて、４ビットのメモリセルが選択される。メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、８ビットのメモリセルが選択されて選択メモリセルデータが読出される。この読出された３２ビットのデータがマルチビットテスト回路（図７参照）へ与えられて論理の一致／不一致の判定が行なわれる。
【００７７】
通常アクセス時においては、このマルチビットテスト時において同時に選択される３２ビットのメモリセルからさらに４ビットのメモリセルが選択される（×４構成の場合）。この場合、図７に示す選択回路１２に相当する１／４セレクタ１７および１／２セレクタ１９により、４ビットのメモリセルデータが選択されて出力される。１／４セレクタ１７は、コラムアドレス信号ビットＣＡ９およびＣＡ１０に従って、１つの列選択線に関連する４つのビット線対のうちの１つのビット線対を選択する。これにより、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて選択状態とされた２つの列ブロックからそれぞれ１ビットのメモリセルが選択される。次いで、コラムアドレス信号ビットＣＡ８に従って、１／２セレクタ１９がこの選択された８ビットのメモリセルからさらに４ビットのメモリセルを選択する。たとえば、コラムアドレス信号ビットＣＡ８がＨレベルのときには、メモリプレーンＭ＃０〜Ｍ＃３の図面垂直方向上側に位置する列ブロックのメモリセルのデータが選択される（丸印で示す）。１／４セレクタ１７および１／２セレクタ１９は、コラムアドレス信号ビットに従うメモリセルの選択を機能的に示すだけであり、これらはプリアンプ等を備えていてもよく、また１／２セレクタ１９が先に３２ビットのメモリセルから１６ビットのメモリセルを選択し、次いで１／４セレクタ１７がこの１６ビットのメモリセルから４ビットのメモリセルを選択するように構成されてもよい。その場合においても、用いられるアドレス信号ビットは同じである。
【００７８】
（ｂ） ４Ｋリフレッシュ装置：
図１０は、４Ｋリフレッシュ装置のアドレス信号の割当および選択メモリセルの配置を示す図である。４Ｋリフレッシュ装置においては、４ビットデータＤＱ０〜ＤＱ３を出力するために、アドレス信号ビットＲＡ１２およびＣＡ１２が縮退状態とされる。これらのアドレス信号ビットＲＡ１２およびＣＡ１２は、メモリプレーンＭ＃０〜Ｍ＃３を指定するために用いられる。したがって、常にメモリプレーンＭ＃０〜Ｍ＃３が選択状態とされる。
【００７９】
大行ブロックは、コラムアドレス信号ビットＣＡ８，／ＣＡ８により指定される。２つの列ブロックの指定は、コラムアドレス信号ビットＣＡ９および／ＣＡ９に従って行なわれる。１つの列選択線ＣＳＬに関連する４ビット線対のうちの１つのビット線対がコラムアドレス信号ビットＣＡ１０およびＣＡ１１により選択される。
【００８０】
マルチビットテストモード時においては、縮退アドレス信号ビットは、コラムアドレス信号ビットＣＡ９〜ＣＡ１２およびＲＡ１２である。したがってアドレス信号ビットＣＡ８は縮退されず有効とされるため、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、１つの大行ブロックが選択される。この選択された大行ブロックに含まれる行ブロックがロウアドレス信号ＲＡ１１〜ＲＡ８に従って選択される。アドレス信号ビットＣＡ９は縮退状態とされているため、メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、２つの列ブロックが選択されて８ビットのメモリセルのデータが読出される。したがって３２ビットのメモリセルデータが並列に読出されてマルチビットテスト回路へ与えられる。このマルチビットテストモード時においては、図９に示す８Ｋリフレッシュサイクル装置と同じ位置の列および行ブロックのメモリセルが選択されている。
【００８１】
通常アクセス時においては、このマルチビットテスト時において同時に選択状態とされる３２ビットのメモリセルのうちから、さらに、１／４セレクタ１７および１／２セレクタ１９により４ビットのメモリセルが選択される。４Ｋリフレッシュサイクル装置においては、１／４セレクタ１７が、コラムアドレス信号ビットＣＡ１０およびＣＡ１１に従って４つのビット線対から１対のビット線を選択し、１／２セレクタ１９が、コラムアドレス信号ビットＣＡ９に従って、２つの列ブロックのうちの１つの列ブロック（偶数列ブロックまたは奇数列ブロック）を選択する。したがって、マルチビットテストモード時および通常アクセスモード時いずれにおいても、図９に示す８Ｋリフレッシュサイクル装置と同じ位置のメモリセルが選択されている。
【００８２】
通常モード時およびテストモード時いずれにおいても４Ｋリフレッシュサイクル装置および８Ｋリフレッシュサイクル装置両者において、図７に示すように、コラムアドレス信号ＣＡ７，／ＣＡ７により選択回路１０がグローバルＩＯ線対を選択しており、したがって４Ｋリフレッシュサイクル装置および８Ｋリフレッシュサイクル装置いずれにおいてもデータ伝搬経路が同じであり、またそのための選択回路および図示しないプリアンプなどの動作は同じとなり、装置の評価等において両者間の相関をとることが容易となる。
【００８３】
また、レーザトリミング（ＬＴ）およびウェハテスト（ＷＴ）においては、４Ｋリフレッシュサイクルモードおよび８Ｋリフレッシュサイクルモードいずれかのモードでテストを実行するだけでよく、テスト時間が大幅に短縮される。またテストプログラムも一方のリフレッシュサイクルモードに対するもののみ準備すればよく、テストが容易となる。
【００８４】
図１１は、８Ｋリフレッシュ装置と４Ｋリフレッシュ装置との間のアドレスの切換を一覧にして示す図である。８Ｋリフレッシュサイクル装置においては、マルチビットテスト動作時縮退されるのは、アドレス信号ビットＣＡ８〜ＣＡ１２であり、ロウアドレス信号ビットＲＡ１２は、リフレッシュ動作時に用いられるため、非縮退（有効）である。一方、４Ｋリフレッシュサイクル装置においては、マルチビットテスト時に縮退されるのは、アドレス信号ビットＲＡ１２およびＣＡ９〜ＣＡ１２である。この８Ｋリフレッシュサイクル装置において、アドレス信号ビットＲＡ１２をアドレス信号ビットＣＡ８に切換え、かつコラムアドレス信号ビットＣＡ８〜ＣＡ１０をそれぞれ１ビットシフトさせてアドレス信号ビットＣＡ９〜ＣＡ１１に切換える。コラムアドレス信号ビットＣＡ１１をロウアドレス信号ビットＲＡ１２へ切換える。コラムアドレス信号ビットＣＡ１２は変化させない。このアドレス信号ビットの切換により、８Ｋリフレッシュサイクル装置および４Ｋリフレッシュサイクル装置いずれにおいても、外部から同じアドレス信号を与えることにより、縮退状態とされるアドレス信号ビットおよび非縮退状態とされるアドレス信号ビットは内部において同じであり、同一のメモリセルを選択してアクセスまたはマルチビットテストを行なうことができる。
【００８５】
なお、８Ｋリフレッシュサイクル装置においてＩＯ（入出力データビット）に対応するアドレス信号ビットＣＡ１１およびＣＡ１２は、４Ｋリフレッシュサイクル装置に対しては、それぞれアドレス信号ビットＣＡ１２およびＲＡ１２に切換えるように構成してもよい。その場合に、単にコラムアドレス信号ビットが順次シフトされ、最上位コラムアドレス信号ビット位置にロウアドレス信号ビットが切換得られることになる。このような切換においても、×４ビット構成の場合、同一の位置のメモリセルが選択される（ＩＯ対応の縮退状態とされるアドレス信号ビットはメモリプレーンを規定しており、×４ビット構成の場合、すべてのメモリプレーンが指定されるため（両リフレッシュサイクル装置において））。
【００８６】
このアドレス信号ビットの切換において、いずれの装置がアドレス信号ビット切換の基準装置とされてもよい。すなわち、４Ｋリフレッシュサイクル装置から８Ｋリフレッシュサイクル装置への切換時にアドレス変換が行なわれてもよく、また、逆であったもよい。
【００８７】
なお、上述の実施の形態１においては、×４ビットの半導体記憶装置が示されている。しかしながら、×８ビット、×１６ビットのデータを入出力する構成においても同様にアドレスを切換えることにより、同じ位置のメモリセルが選択される。上位アドレス信号ビットを各ＩＯに対応させればよい。たとえば×８ビット構成の場合、ＩＯにコラム信号ビットＣＡ１０〜ＣＡ１２を対応させれば、８Ｋリフレッシュサイクルを有する×８ビット構成の半導体記憶装置が得られ、またＩＯにアドレス信号ビットＣＡ１１，ＣＡ１２およびＲＡ１２を対応させれば、４Ｋリフレッシュサイクルの×８ビット構成の半導体記憶装置が得られる。アドレス信号ビットの変換は同じである。この場合、図９および図１０に示す１／４セレクタ１７および１／２セレクタ１９の位置を交換することにより、容易に×８ビット構成において、８ビットのメモリセルを同時に選択状態とすることができる。またこの位置交換により、×１６ビット構成において１６ビットのメモリセルも同様に選択することができる。
【００８８】
図１２は、１６Ｍビット半導体記憶装置におけるアドレス切換の態様を示す図である。図１２（Ａ）においては、×１ビット構成の半導体記憶装置の８Ｋリフレッシュサイクル装置および４Ｋリフレッシュサイクル装置のアドレス信号ビットの切換が示される。図１２（Ａ）に示すように、８Ｋリフレッシュサイクル装置において、マルチビットテスト動作時に縮退状態とされるのはアドレス信号ビットＣＡ１０〜ＣＡ１２であり、非縮退状態とされるのはアドレス信号ビットＲＡ１２である。４Ｋリフレッシュサイクル装置において、マルチビットテスト時に縮退状態とされるのは、アドレス信号ビットＣＡ１１，ＣＡ１２およびＲＡ１２であり、非縮退状態とされるのは、アドレス信号ビットＣＡ１０である。この場合においては、８Ｋリフレッシュサイクル装置を基準とすれば、８Ｋリフレッシュサイクル装置におけるアドレス信号ビットＲＡ１２を４Ｋリフレッシュサイクル装置においてアドレス信号ビットＣＡ１０に切換え、８Ｋリフレッシュサイクル装置のアドレス信号ビットＣＡ１０〜ＣＡ１２をそれぞれアドレス信号ビットＣＡ１０，ＲＡ１２およびＣＡ１２へ切換える。これにより、マルチビットテスト時および通常アクセス動作時において両装置の同一の位置のメモリセルを選択することができる。
【００８９】
図１２（Ｂ）は、×４ビット構成の１６Ｍビット半導体記憶装置のアドレス切換態様を示す図である。×４ビット構成の場合、外部アドレス信号ビットＣＡ１２およびＲＡ１２は用いられない（ＩＯ対応である）。リフレッシュサイクルは４Ｋと２Ｋリフレッシュサイクルがある。この場合、４Ｋリフレッシュサイクル装置において縮退状態にされるのは、アドレス信号ビットＣＡ１０およびＣＡ１１であり、２Ｋリフレッシュサイクル装置において縮退状態にされるのは、アドレス信号ビットＣＡ１１およびＲＡ１１である。４Ｋリフレッシュサイクル装置において非縮退状態とされるのは、アドレス信号ビットＲＡ１１であり、２Ｋリフレッシュサイクル装置において非縮退状態とされるのは、アドレス信号ビットＣＡ１０である。この場合には、４Ｋリフレッシュサイクル装置を基準とすれば、４Ｋリフレッシュサイクル装置のアドレス信号ビットＲＡ１１を２Ｋリフレッシュサイクル装置のアドレス信号ビットＣＡ１０に切換え、４Ｋリフレッシュサイクル装置のアドレス信号ビットＣＡ１０およびＣＡ１１１はそれぞれに２Ｋリフレッシュサイクル装置のアドレス信号ビットＣＡ１１およびＲＡ１１へ切換える。これにより、両装置において同一のメモリセルをマルチビットテスト時および通常アクセス動作時に選択状態とすることができる。
【００９０】
この切換において、４Ｋリフレッシュサイクル装置のアドレス信号ビットＣＡ１０を２Ｋリフレッシュサイクル装置のアドレス信号ビットＲＡ１１へ切換え、４Ｋリフレッシュサイクル装置のアドレス信号ＣＡ１１は、また２Ｋリフレッシュサイクル装置のアドレス信号ビットＣＡ１１として用いてもよい。
【００９１】
図１３（Ａ）は、マルチビットテストモード指示信号ＺＭＢＴを発生するテストモード信号発生回路の構成を示す図である。図１３（Ａ）において、テストモード信号発生回路２０は、外部から与えられる制御信号、すなわちロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥと、特定のアドレス信号ビットＡｄとを受けてマルチビットテストモード指示信号ＺＭＢＴを活性状態のＬレベルとする。このテストモード信号発生回路２０は、いわゆるＷＣＢＲ条件（／ＷＥ，／ＣＡＳビフォア／ＲＡＳ：信号／ＷＥおよび／ＣＡＳが信号／ＲＡＳよりも先にＬレベルの活性状態とされる）およびアドレス信号ビットＡｄが特定の値を示すときに、マルチビットテストモードが指定されたと判定して、マルチビットテストモード指示信号ＺＭＢＴを活性状態とする。このアドレス信号ビットＡｄは、特定の状態に設定されるいわゆるアドレスキーとして作用するのみならず、通常動作時に用いられる電源電圧Ｖｃｃよりもさらに高いスーパーＶｃｃ条件を満たす電圧が印加されたときにテストモードを指定するように構成されてもよい。
【００９２】
またこのテストモード信号発生回路２０は、外部から直接テストモードを指定する専用のテストモード指定信号が与えられる構成であってもよい。
【００９３】
図１３（Ｂ）は、リフレッシュサイクルモード指定信号ＲＥＦ４Ｋを発生する構成を示す図である。図１３（Ｂ）においては、パッド２１上の電位に応答して、４Ｋリフレッシュサイクルを示す信号ＲＥＦ４Ｋを発生する信号発生回路２２が設けられる。この信号発生回路２２は、一例として、その出力ノードと電源ノードとの間に接続される高抵抗の抵抗素子ＲＺを含む。パッド２１は、ボンディングワイヤ２４を介して接地電位Ｖｓｓを伝達するリードフレーム（外部ピン端子）２３に接続される。パット２１がボンディングワイヤ２４により、リードフレーム２３に接続されたとき、このリフレッシュサイクル指定信号ＲＥＦ４Ｋは、接地電位レベルのＬレベルとされ、８Ｋリフレッシュサイクルが指定されたことを示す。ボンディングワイヤ２４が設けられていない場合、このリフレッシュサイクル指定信号ＲＥＦ４Ｋは、Ｈレベルとされ、４Ｋリフレッシュサイクルモードが指定されたことを示す。
【００９４】
なおこの信号発生回路２２の構成において、ヒューズ素子（リンク素子）を用いてこの信号ＲＥＦ４Ｋの電位レベルが設定されるヒューズプログラムの構成が用いられてもよい。
【００９５】
図１４は、アドレス信号ビットを内部で切換えるためのアドレス切換部の構成を示す図である。図１４において、外部から与えられるアドレス信号ビットＡ８〜Ａ１２を受けるアドレス信号入力端子２８ａ〜２８ｅに対し、アドレス切換回路３０ａ〜３０ｆが設けられる。これらのアドレス切換回路３０ａ〜３０ｆは、テストモード指示信号ＺＭＢＴの活性化時、その出力信号を縮退状態とし、かつリフレッシュサイクルモード指定信号ＲＥＦ４Ｋに従って信号伝搬経路を切換える。
【００９６】
アドレス切換回路３０ａは、外部からのアドレス信号ビットＡ８と内部ロウアドレス信号ビットＲＡ１２とを受けて、コラムアドレス信号ビットＣＡ８を生成する。アドレス切換回路３０ｂは、外部アドレス信号ビットＡ８およびＡ９を受けて、内部コラムアドレス信号ＣＡ９として一方を伝達する。アドレス切換回路３０ｃは、外部アドレス信号ビットＡ９およびＡ１０を受けて、内部コラムアドレス信号ビットＣＡ１０として一方を出力する。アドレス切換回路３０ｄは、外部アドレス信号ビットＡ１０およびＡ１１の一方を、内部コラムアドレス信号ビットＣＡ１１として出力する。アドレス切換回路３０ｅは、外部アドレス信号ビットＡ１２を受けて内部ロウアドレス信号ビットＲＡ１２を生成する。アドレス切換回路３０ｆは、この外部アドレス信号ビットＡ１２を受けて、内部コラムアドレス信号ビットＣＡ１２を生成する。したがってこのアドレス切換回路３０ｆは、コラムアドレス信号ビットの切換を行なわず、単にビットＣＡ１２に対するコラムアドレスバッファとして機能する。
【００９７】
図１５は、図１４に示すアドレス切換回路３０ｂの構成を示す図である。この図１５に示すアドレス切換回路３０ｂでは、コラムアドレスバッファが、内部でアドレス信号ビットを切換える機能を備える。
図１５において、アドレス切換回路３０ｂは、外部から与えられるアドレス信号ビットＡ８とバッファ活性化信号ＡＤＥとを受けるＮＡＮＤゲート５０と、ＮＡＮＤゲート５０の出力信号を受けるインバータ５２と、アドレス信号ビットＡ９およびバッファ活性化信号ＡＤＥを受けるＮＡＮＤゲート５４と、ＮＡＮＤゲート５４の出力信号を受けるインバータ５６と、コラムアドレスラッチイネーブル信号ＣＡＬを受けるインバータ５８と、リフレッシュサイクルモード指定信号ＲＥＦ４Ｋを受けるインバータ６０と、インバータ５８の出力信号がＨレベルの時に導通してインバータ５２の出力信号を通過させるＣＭＯＳトランスミッションゲート６２と、インバータ５８の出力信号がＨレベルのときに導通してインバータ５６の出力信号を通過させるＣＭＯＳトランスミッションゲート６４と、リフレッシュサイクルモード指定信号ＲＥＦ４Ｋとテストモード指示信号ＺＭＢＴをと受けるＮＯＲゲート６６と、ＮＯＲゲート６６の出力信号を受けるインバータ６７と、インバータ６７の出力信号を受ける一方入力と、ＣＭＯＳトランスミッションゲート６２からの出力信号を受ける他方入力とを有するＮＡＮＤゲート６８と、ＮＡＮＤゲート６８の出力信号を反転してこのＮＡＮＤゲート６８の他方入力へ伝達するインバータ７０と、テストモード指示信号ＺＭＢＴを受ける一方入力とＣＭＯＳトランスミッションゲート６４を介して伝達される信号を受ける他方入力とを有するＮＡＮＤゲート７２と、ＮＡＮＤゲート７２の出力信号を反転してこのＮＡＮＤゲート７２の他方入力へ伝達するインバータ７４と、リフレッシュサイクルモード指示信号ＲＥＦ４ＫがＬレベルのとき導通してＮＡＮＤゲート６８の出力信号を通過させるＣＭＯＳトランスミッションゲート７６と、リフレッシュサイクルモード指示信号ＲＥＦ４ＫがＨレベルのとき導通してＮＡＮＤゲート７２の出力信号を通過させるＣＭＯＳトランスミッションゲート７８と、ＣＭＯＳトランスミッションゲート７６を介して与えられる信号を受ける一方入力とコラムアドレスデコーダイネーブル信号ＣＡＤＥを受ける他方入力とを有するＮＡＮＤゲート８２と、ＮＡＮＤゲート８２の出力信号を反転して内部コラムアドレス信号ビットＣＡ９を生成するインバータ８４と、テストモード指示信号ＺＭＢＴとＣＭＯＳトランスミッションゲート７６および７８を介して与えられる信号を受けるＮＡＮＤゲート８６と、ＮＡＮＤゲート８６の出力信号とコラムアドレスデコーダイネーブル信号ＣＡＤＥを受けるＮＡＮＤゲート８８と、ＮＡＮＤゲート８８の出力信号を反転して内部コラムアドレス信号ビット／ＣＡ９を生成するインバータ８９と、テストモード指示信号ＺＭＢＴに応答して導通して、ＮＡＮＤゲート８２の一方入力を電源電位レベルに充電するｐチャネルＭＯＳトランジスタ９０を含む。
【００９８】
テストモード指示信号ＺＭＢＴは、マルチビットテストモードが指定されたときにＬレベルの活性状態とされる。リフレッシュサイクルモード指定信号ＲＥＦ４Ｋは、４Ｋリフレッシュサイクルを指定するときにＨレベルとされる。ＮＡＮＤゲート６８およびインバータ７０はラッチ回路を構成し、ＮＡＮＤ回路７２および７４がまた別のラッチ回路を構成する。ＣＭＯＳトランスミッションゲート７６および７８が、このリフレッシュサイクルモード指定信号ＲＥＦ４Ｋに従って外部から与えられたアドレス信号ビットＡ８およびＡ９の一方を選択するセレクタとして機能する。ＮＡＮＤゲート５０およびインバータ５２がアドレス信号ビットＡ８に対する入力初段を構成し、ＮＡＮＤゲート５４およびインバータ５６がアドレス信号ビットＡ９に対する入力初段を構成する。残りの構成要素がコラムアドレス信号ビットＡ９のためのコラムアドレスバッファを構成する。次にこの図１５に示すアドレス切換回路３０ｂの動作を、図１６に示す動作波形図を参照して説明する。
【００９９】
リフレッシュサイクルモード指定信号ＲＥＦ４Ｋは、ＨレベルまたはＬレベルに固定される。４Ｋリフレッシュサイクル装置においては、この信号ＲＥＦ４ＫはＨレベルに固定され、８Ｋリフレッシュサイクル装置においては、この信号ＲＥＦ４ＫはＬレベルに固定される。以下、順次４Ｋリフレッシュサイクル装置および８Ｋリフレッシュサイクル装置の動作について説明する。
【０１００】
（ｉ） ４Ｋリフレッシュサイクル装置：
４Ｋリフレッシュサイクル装置においては、信号ＲＥＦ４ＫがＨレベルであり、ＣＭＯＳトランスミッションゲート７６が非導通状態、ＣＭＯＳトランジスタ７８が導通状態とされる。ＮＯＲゲート６６は、Ｈレベルの信号ＲＥＦ４Ｋに従ってＬレベルの信号を出力し、応じてインバータ６７がＨレベルの信号を出力し、ＮＡＮＤゲート６８がインバータとして作用する。
【０１０１】
図１６に示すように、時刻Ｔ１以前において、ロウアドレスストローブ信号／ＲＡＳがＨレベルのとき、信号ＡＤＥは非活性状態のＬレベルにされ、ＮＡＮＤゲート５０および５４は、Ｈレベルの信号を外部アドレス信号ビットＡ８およびＡ９の値にかかわらず出力する。ラッチイネーブル信号ＣＡＬはＨレベルにあり、ＣＭＯＳトランスミッションゲート６２および６４は導通状態にあり、インバータ５２および５６からそれぞれ与えられる信号を通過させる。
【０１０２】
時刻Ｔ１において、ロウアドレスストローブ信号／ＲＡＳがＬレベルの活性状態とされると、それに応答して信号ＡＤＥがＨレベルとされ、ＮＡＮＤゲート５０および５４がインバータとして作用し外部アドレス信号ビットＡ８およびＡ９をそれぞれ反転してインバータ５２および５６へそれぞれ与える。この状態においては、まだラッチイネーブル信号ＣＡＬはＨレベルであり、ＣＭＯＳトランスミッションゲート６２および６４は、非導通状態を維持している。
【０１０３】
所定時間が経過すると、コラムアドレスラッチイネーブル信号ＣＡＬがＬレベルに立下がり（ＲＡＳ−ＣＡＳ遅延時間経過後）、時刻Ｔ２において、外部アドレス信号ビットＡ８およびＡ９が列アドレス信号ビットに設定され、このＬレベルのコラムアドレスラッチイネーブル信号ＣＡＬに応答して導通状態とされたＣＭＯＳトランスミッションゲート６２および６４を介して、この外部アドレス信号ビットＡ８およびＡ９がコラムアドレス信号ビットとして伝達される。このＣＭＯＳトランスミッションゲート６２および６４を介して伝達されたアドレス信号ビットは、ＮＡＮＤゲート６８および７０ならびにＮＡＮＤゲート７２および７４により、それぞれ保持される。ここで、通常動作モード時においてはテストモード指示信号ＺＭＢＴはＨレベルにあり、ＮＡＮＤゲート６８および７２は、インバータとして作用している。
【０１０４】
時刻Ｔ３において、コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がると、これに応答して、コラムアドレスラッチイネーブル信号ＣＡＬがＨレベルに立上がり、ＣＭＯＳトランスミッションゲート６２および６４が非導通状態とされ、外部アドレス信号ビットＡ８およびＡ９が、それぞれラッチされる。
【０１０５】
ＣＭＯＳトランスミッションゲートゲート７８が導通状態であるため、ＮＡＮＤゲート７２の出力信号がＮＡＮＤゲート８２および８６へ与えられる。ＮＡＮＤゲート８６は、今、インバータとして作用している。したがって、ＮＡＮＤゲート８２および８８は、それぞれの一方入力に互いに相補なアドレス信号ビットを受けている。
【０１０６】
コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がってから所定時間が経過すると（ラッチイネーブル信号ＣＡＬがＨレベルに立上がった後）、制御信号ＣＡＤＥがＨレベルとされ、ＮＡＮＤゲート８２および８８がインバータとして作用し、外部アドレス信号ビットＡ９から互いに相補な内部コラムアドレス信号ビットＣＡ９および／ＣＡ９が生成されて出力される。
【０１０７】
テスト動作モード時においてはテストモード指示信号ＺＭＢＴがＬレベルとされ、ＮＡＮＤゲート７２の出力信号はＨレベルに固定され、ＮＡＮＤゲート８６の出力信号がＨレベルに固定される。また、ＭＯＳトランジスタ９０が導通状態とされ、Ｈレベルの信号がＮＡＮＤゲート８２へ与えられる。したがって、マルチビットテストモード時においては、制御信号ＣＡＤＥがＨレベルに立上がると、ＮＡＮＤゲート８２および８８がともにＬレベルの信号を出力し、応じて内部コラムアドレス信号ビットＣＡ９および／ＣＡ９がともにＨレベルとされ、ともに選択状態とされる（縮退される）。
【０１０８】
（ｉｉ） ８Ｋリフレッシュサイクル装置：
８Ｋリフレッシュサイクル装置においては、リフレッシュサイクルモード指定信号ＲＥＦ４ＫはＬレベルに設定される。この状態においては、ＣＭＯＳトランスミッションゲート７８が非導通状態、ＣＭＯＳトランスミッションゲート７６が導通状態とされる。信号ＲＥＦ４ＫがＬレベルであるため、ＮＡＮＤゲート６６がインバータとして作用し、応じてこのＮＡＮＤゲート６６およびインバータ６７が、バッファ回路を構成する。したがって、通常動作時においては、テストモード指示信号ＺＭＢＴがＨレベルであり、ＮＡＮＤゲート６８がインバータとして作用する。アドレス信号ビットＡ９の場合と同様にして、図１６に示す波形図に従って、外部アドレス信号ビットＡ８が、ＮＡＮＤゲート６８およびインバータ７０によりラッチされた後、ＮＡＮＤゲート８２および８６へ伝達される。制御信号ＣＡＤＥがＨレベルの活性状態とされると、この外部から与えられるアドレス信号ビットＡ８に従って、内部コラムアドレス信号ビットＣＡ９および／ＣＡ９が生成される。
【０１０９】
マルチビットテストモード時においては、テストモード指示信号ＺＭＢＴがＬレベルであるため、ＮＡＮＤゲート６６の出力信号がＨレベルとされ、インバータ６７の出力信号がＬレベルとなる。応じて、ＮＡＮＤゲート６８の出力信号がＨレベルとなり、またＮＡＮＤゲート８６の出力信号もＨレベルとされる。したがってこの状態においても、マルチビットテストモード時において、内部コラムアドレス信号ビットＣＡ９および／ＣＡ９がともにＨレベルの縮退状態とされる。
【０１１０】
上述のように、この図１５に示すアドレス切換回路は、コラムアドレスバッファ部分において、アドレスの切換を行なう。８Ｋリフレッシュサイクルが指定された場合には、外部アドレス信号ビットＡ８が内部コラムアドレス信号ビットＣＡ９へ変換され、４Ｋリフレッシュサイクル装置においては、外部アドレス信号ビットＡ９が内部コラムアドレス信号ビットＣＡ９として選択される。４Ｋリフレッシュサイクル装置を基準としてアドレス信号ビットの切換えが行なわれる。
【０１１１】
図１７（Ａ）は、図１４に示すアドレス切換回路３０ａの部分の構成を示す図である。図１７（Ａ）においては、外部アドレス信号ビットＡ１１およびＡ１２から内部ロウアドレス信号ビットＲＡ１１，／ＲＡ１１およびＲＡ１２，／ＲＡ１２を生成するロウアドレスバッファの部分の構成をも併せて示す。
【０１１２】
図１７（Ａ）において、外部アドレス信号入力端子２８ａに対し、アドレスバッファイネーブル信号ＡＤＥと外部アドレス信号ビットＡ１１を受けるＮＡＮＤゲート１００ａと、ＮＡＮＤゲート１００ａの出力信号を受けるインバータ１０１ａが設けられる。ＮＡＮＤゲート１００ａおよびインバータ１０１ａは、アドレス信号入力初段を構成し、ロウアドレスバッファおよびコラムアドレスバッファに共用される。
【０１１３】
ロウアドレスバッファ９９ａは、インバータ１０１ａから与えられるアドレス信号に従って、内部ロウアドレス信号ビットＲＡ１１および／ＲＡ１１を生成する。このロウアドレスバッファ９９ａは、ロウアドレスラッチイネーブル信号ＲＡＬのＬレベルに応答して導通するＣＭＯＳトランスミッションゲート１０２と、このＣＭＯＳトランスミッションゲート１０２を介して与えられるアドレス信号ビットを反転するインバータ１０３と、インバータ１０３の出力信号を反転してインバータ１０３の入力部へ伝達するインバータ１０４と、インバータ１０３の出力信号を受けるインバータ１０５と、インバータ１０５の出力信号とロウアドレスデコードイネーブル信号ＲＡＤＥを受けるＮＡＮＤゲート１０６と、ＮＡＮＤゲート１０６の出力信号を受けるインバータ１０７と、インバータ１０３の出力信号とロウアドレスデコードイネーブル信号ＲＡＤＥとを受けるＮＡＮＤゲート１０８と、ＮＡＮＤゲート１０８の出力信号を受けるインバータ１０９とを含む。
【０１１４】
インバータ１０７から内部ロウアドレス信号ビットＲＡ１１が出力され、インバータ１０９から内部ロウアドレス信号ビット／ＲＡ１１が出力される。インバータ１０３および１０４は、ラッチ回路を構成する。ロウアドレスラッチイネーブル信号ＲＡＬは、ロウアドレスストローブ信号／ＲＡＳがＨレベルのときにＬレベルとされ、ロウアドレスストローブ信号／ＲＡＳがＬレベルとされると、これに応答してＨレベルとされる。これにより、ロウアドレスバッファ９９ａは、ラッチ状態とされる。
【０１１５】
外部アドレス信号ビットＡ１２を受ける外部アドレス入力端子２８ｂに対しても、入力初段を構成するＮＡＮＤゲート１００ｂおよびインバータ１０１ｂが設けられる。ＮＡＮＤゲート１００ｂは、アドレスバッファイネーブル信号ＡＤＥと外部アドレス信号ビットＡ１２とを受ける。インバータ１０１ｂは、このＮＡＮＤゲートの出力信号を受けて反転してロウアドレスバッファ９９ｂおよび図示しないコラムアドレスバッファ（コラムアドレス信号ビットＣＡ１２を生成する）へ与える。ロウアドレスバッファ９９ｂの構成は、ロウアドレスバッファ９９ａの構成と同じであり、対応する部分には同一の参照番号を付す。このロウアドレスバッファ９９ｂから内部ロウアドレス信号ビットＲＡ１２および／ＲＡ１２が生成される。
【０１１６】
内部ロウアドレス信号ビットＲＡ１２を８Ｋリフレッシュサイクル時にコラムアドレス信号ビットＣＡ８へ切換えるアドレス切換回路３０ａは、外部アドレス信号ビットＡ８を受けるアドレス入力端子２８ａに対して設けられる入力初段３０ａａと、この入力初段３０ａａの出力信号とロウアドレスバッファ９９ｂからの内部ロウアドレス信号ビット／ＲＡ１２の一方をリフレッシュサイクルモードに従って選択して内部コラムアドレス信号ビットＣＡ８および／ＣＡ８を生成するコラムアドレスバッファ３０ａｂを含む。入力初段３０ａａは、アドレスバッファイネーブル信号ＡＤＥと外部アドレス信号ビットＡ８を受けるＮＡＮＤゲート１００ｃと、ＮＡＮＤゲート１００ｃの出力信号を受けるインバータ１０１ｃを含む。このインバータ１０１ｃの出力信号は、コラムアドレスバッファ３０ａｂへ与えられかつロウアドレス信号ビットＲＡ８を生成するロウアドレスバッファへも与えられる。
【０１１７】
切換回路３０ａは、このコラムアドレスバッファ３０ａｂの動作を制御するために、テストモード指示信号ＺＭＢＴとリフレッシュサイクルモード指定信号ＲＥＦ４Ｋを受けるＮＯＲゲート１１０と、このＮＯＲゲート１１０の出力信号を受けるインバータ１１１をさらに含む。４Ｋリフレッシュサイクルモードが指定された場合、通常動作モード時およびテスト動作モード時いずれにおいてもＮＯＲゲート１１０の出力信号はＬレベルとされ、インバータ１１１の出力信号がＨレベルに固定される。一方、リフレッシュサイクルモード指定信号ＲＥＦ４Ｋにより８Ｋリフレッシュサイクルモードが指定された場合には、ＮＯＲゲート１１０は、インバータとして作用してテストモード指定信号ＺＭＢＴを反転し、応じてインバータ１１１から、このテストモード指示信号ＺＭＢＴに応じた信号が出力される。
【０１１８】
コラムアドレスバッファ３０ａｂは、コラムアドレスラッチイネーブル信号ＣＡＬがＬレベルのときに導通するＣＭＯＳトランスミッションゲート１１２と、インバータ１１１の出力信号を受ける一方入力とＣＭＯＳトランスミッションゲート１１２からの信号を受ける他方入力とを有するＮＡＮＤゲート１１３と、ＮＡＮＤゲート１１３の出力信号を受けて反転してＮＡＮＤゲート１１３の他方入力へ伝達するインバータ１１４と、リフレッシュサイクル指定信号ＲＥＦ４Ｋに従ってＮＡＮＤゲート１１３の出力信号と内部ロウアドレス信号ビット／ＲＡ１２の一方を選択的に通過させるセレクタ１２０と、セレクタ１２０の出力信号を受けるインバータ１１５と、インバータ１１５の出力信号とコラムアドレスデコーダイネーブル信号ＣＡＤＥとを受けるＮＡＮＤゲート１１６と、ＮＡＮＤゲート１１６の出力信号を受けるインバータ１１７と、セレクタ１２０からの信号とコラムアドレスデコーダイネーブル信号ＣＡＤＥとを受けるＮＡＮＤゲート１１８と、ＮＡＮＤゲート１１８の出力信号を受けるインバータ１１９を含む。
【０１１９】
インバータ１１７からコラムアドレス信号ビットＣＡ８が出力され、インバータ１１９から、コラムアドレス信号ビット／ＣＡ８が出力される。セレクタ１２０は、リフレッシュサイクルモード指定信号ＲＥＦ４ＫがＨレベルであり、４Ｋリフレッシュサイクルを指定するときには、ＮＡＮＤゲート１１３から与えられる信号Ａ８を選択し、一方、このリフレッシュサイクルモード指定信号ＲＥＦ４ＫがＬレベルであり、８Ｋリフレッシュサイクルを指定する場合には、セレクタ１２０は、内部ロウアドレス信号ビット／ＲＡ１２を選択する。したがって、４Ｋリフレッシュサイクル時においては、外部から与えられるアドレス信号ビットＡ８が、内部コラムアドレス信号ビットＣＡ８に対応し、８Ｋリフレッシュサイクル時においては、内部（外部）ロウアドレス信号ビット／ＲＡ１２が内部コラムアドレス信号ビット／ＣＡ８に対応する。
【０１２０】
図１７（Ｂ）は、ロウアドレス信号ビットＲＡ１１およびＲＡ１２をプリデコードするロウプリデコーダの構成を示す図である。図１７（Ｂ）において、ロウプリデコーダは、ロウアドレス信号ビット／ＲＡ１２をそれぞれが受けるＯＲゲート１２１および１２２と、ロウアドレス信号ビットＲＡ１２をそれぞれが受けるＯＲゲート１２３および１２４とを含む。ＯＲゲート１２１〜１２４のそれぞれの他方入力に、リフレッシュサイクルモード指定信号ＲＥＦ４Ｋが与えられる。ＯＲゲート１２１〜１２４それぞれに対応して、ＮＡＮＤゲート１２５〜１２８が設けられる。ＮＡＮＤゲート１２５は、ＯＲゲート１２１の出力信号とロウアドレス信号ビット／ＲＡ１１を受ける。ＮＡＮＤゲート１２６は、ＯＲゲート１２２の出力信号とロウアドレス信号ビット／ＲＡ１１を受ける。ＮＡＮＤゲート１２７は、ＯＲゲート１２３の出力信号とロウアドレス信号ビット／ＲＡ１１を受ける。ＮＡＮＤゲート１２８は、ロウアドレス信号ビットＲＡ１１とＯＲゲート１２４の出力信号を受ける。これらのＯＲゲートおよびＮＡＮＤゲートは、ＯＲ／ＮＡＮＤ複合ゲートを構成する。
【０１２１】
ＮＡＮＤゲート１２５〜１２８それぞれの出力信号を受けるインバータ１２９〜１３２が設けられる。これらのインバータ１２９〜１３２から、ロウプリデコード信号Ｘ２４〜Ｘ２７が出力される。
【０１２２】
４Ｋリフレッシュサイクル装置においては、信号ＲＥＦ４ＫがＨレベルであり、ＯＲゲート１２１〜１２４の出力信号はすべてＨレベルに設定される。応じてロウアドレス信号ビットＲＡ１２および／ＲＡ１２がともにＨレベルと見做されて縮退される。８Ｋリフレッシュサイクルモード時においては、信号ＲＥＦ４ＫはＬレベルであり、ロウアドレス信号ビットＲＡ１２は有効とされる。次に、この図１７（Ａ）に示すアドレス切換回路の動作について図１７に示す動作波形図を参照して説明する。
【０１２３】
時刻Ｔ０以前において、ロウアドレスストローブ信号／ＲＡＳはＨレベルであり、ロウアドレスラッチイネーブル信号ＲＡＬはＬレベルである。したがってロウアドレスバッファ９９ａおよび９９ｂにおいて、ＣＭＯＳトランスミッションゲート１０２が導通状態にある。アドレスバッファイネーブル信号ＡＤＥはＬレベルであり、ＮＡＮＤゲート１００ａ〜１００ｃはすべてＨレベルの信号を出力している。
【０１２４】
時刻Ｔ１において信号／ＲＡＳが立下がる前に、時刻Ｔ０において外部から与えられるアドレス信号が行アドレス信号に設定される。このアドレス信号ビットを行アドレス信号ビットとして設定するために必要とされる時間（Ｔ１−Ｔ０）はセットアップ時間と呼ばれる。信号／ＲＡＳがＬレベルに立下がると、次いでバッファイネーブル信号ＡＤＥがＨレベルとされ、ＮＡＮＤ回路１００ａ〜１００ｃがイネーブルされてインバータとして動作する。これにより、ロウアドレスバッファ９９ａおよび９９ｂにおいて、ＣＭＯＳトランスミッションゲート１０２を介して、外部から与えられるアドレス信号ビットＡ１１およびＡ１２が取込まれる。一方、コラムアドレスラッチイネーブル信号ＣＡＬはまだＨレベルであり、コラムアドレスバッファ３０ａｂにおけるＣＭＯＳトランスミッションゲート１１２はオフ状態にある。次いで所定時間が経過すると、ロウアドレスラッチイネーブル信号ＲＡＬがＨレベルとなり、ＣＭＯＳトランスミッションゲート１０２が非導通状態とされて、外部から与えられるアドレス信号Ａ１１，Ａ１２がロウアドレスバッファ９９ａおよび９９ｂにおいてラッチされる。次いでロウアドレスデコードイネーブル信号ＲＡＤＥがＨレベルの活性状態とされ、ＮＡＮＤゲート１０６および１０８がイネーブルされて、このラッチされたロウアドレス信号ビットに従って、相補な内部ロウアドレス信号ビットＲＡ１１，／ＲＡ１１およびＲＡ１２，／ＲＡ１２が生成される。
【０１２５】
ロウアドレスストローブ信号／ＲＡＳの立下がりから所定時間が経過すると、次いで、コラムラッチイネーブル信号ＣＡＬがＬレベルとされ、コラムアドレスバッファ３０ａｂにおけるＣＭＯＳトランスミッションゲート１１２が導通状態とされる。時刻Ｔ２において、外部から与えられるアドレス信号がロウアドレス信号からコラムアドレス信号へ切換えられ、時刻Ｔ３においてコラムアドレスストローブ信号／ＣＡＳがＬレベルの活性状態とされる。このコラムアドレスストローブ信号／ＣＡＳの立下がりに応答して、時刻Ｔ４において、コラムアドレスラッチイネーブル信号ＣＡＬがＨレベルとされてＣＭＯＳトランスミッションゲート１１２が非導通状態とされ、外部から与えられるロウアドレス信号ビットＡ８が、コラムアドレスバッファ３０ａｂにおいてラッチされる。
【０１２６】
リフレッシュサイクルモード指定信号ＲＥＦ４ＫがＨレベルのときには、４Ｋリフレッシュサイクルモードが指定されており、ＮＡＮＤゲート１１３は、インバータとして機能する。セレクタ１２０は、このＨレベルのリフレッシュサイクルモード指定信号ＲＥＦ４Ｋに従って、ＮＡＮＤゲート１１３から与えられた列アドレス信号ビットＡ８を選択する。次いで、このアドレスストローブ信号／ＣＡＳの立下がりに応答して、コラムデコーダイネーブル信号ＣＡＤＥがＨレベルの活性状態とされ、このセレクタ１２０を介して伝達されたアドレス信号ビットＡ８に従って、内部コラムアドレス信号ビットＣＡ８，／ＣＡ８が生成される。
【０１２７】
リフレッシュサイクルモード指定信号ＲＥＦ４ＫがＬレベルであり、８Ｋリフレッシュサイクルモードが指定されている場合には、セレクタ１２０は、ロウアドレスバッファ９９ｂからのロウアドレス信号ビット／ＲＡ１２を選択する。この場合においては、コラムアドレスデコーダイネーブル信号ＣＡＤＥの活性化に従って、ロウアドレス信号ビット／ＲＡ１２に従って内部コラムアドレス信号ビットＣＡ８，／ＣＡ８が生成される。テストモード指示信号ＺＭＢＴがＨレベルの通常動作モード時においては、ＮＡＮＤゲート１１３は、インバータとして作用する。テストモード指示信号ＺＭＢＴがＬレベルとされてテストモードが指定された場合、８Ｋリフレッシュサイクル装置においては、ＮＡＮＤゲート１１３は、その出力信号がＨレベルに固定される。このとき、セレクタ１２０は、ロウアドレス信号ビット／ＲＡ１２を選択しており、このロウアドレス信号ビット／ＲＡ１２に従って内部コラムアドレス信号ビットＣＡ８，／ＣＡ８が生成される。
【０１２８】
これにより、４Ｋリフレッシュサイクル装置においては、外部からのアドレス信号ビットＡ８に従う内部コラムアドレス信号ビットＣＡ８が非縮退状態（有効状態）とされ、８Ｋリフレッシュサイクル動作時においては、外部から与えられるアドレス信号ビットＡ１２（ＲＡ１２）が縮退状態とされて、内部でテスト動作が行なわれる。
【０１２９】
なお、図１７（Ａ）において、８Ｋリフレッシュサイクル装置において、ロウアドレス信号ビットＲＡ１２に代えて外部からのコラムアドレス信号ビットＣＡ１１（Ａ１１）を伝達するセレクタの部分は示していない。しかしながら、これはコラムアドレスバッファ３０ａｂにおけるセレクタ１２０と同様の構成が、ロウアドレスバッファ９９ｂにおいて設けられればよい。しかしながら、×４ビット構成の場合には、このコラムアドレス信号ビットＣＡ１１は、通常動作時およびテスト動作時いずれにおいても縮退状態とされるため、特にこのようなセレクタは設ける必要はない。
【０１３０】
なお、上述のアドレス切換回路の構成において、４Ｋリフレッシュサイクル装置のアドレス信号ビットを基準として、８Ｋリフレッシュサイクル装置のアドレスを切換えている。逆に、８Ｋリフレッシュサイクル装置のアドレス信号ビットを基準として、４Ｋリフレッシュサイクル装置のアドレスを切換えるように構成されてもよい。これは、図示の各アドレス信号ビットを入換えることにより容易に実現される。
【０１３１】
以上のように、この発明の実施の形態１に従えば、リフレッシュサイクルに応じて、外部から与えられるアドレス信号の経路を切換えて、いずれのリフレッシュサイクル装置おいても、多ビットテストモード時において縮退されるアドレス信号が外部からは同じアドレス信号ビットであるように構成したため、通常動作時およびマルチビットテストモード時いずれにおいても外部からのアドレス信号に従って常に同じ位置のメモリセルが選択状態にされ、テストを容易かつ短時間で実行することができる。
【０１３２】
［実施の形態２］
図１９は、この発明の実施の形態２に従う半導体記憶装置のアレイ配置を示す図である。図１９において、半導体記憶装置は、４つのメモリプレーンＭ＃０〜Ｍ＃３を含む。これらのメモリプレーンＭ＃０〜Ｍ＃３は、メモリプレーンＭ＃０〜Ｍ＃３を分割する中央領域ＣＲおよびＣＬに関して鏡面対称の配置を有する。すなわち、メモリプレーンＭ＃０およびＭ＃１は列ブロックが、中央領域ＣＬに関し鏡面（線）て対称に配置され、またメモリプレーンＭ＃２およびＭ＃３は、中央領域ＣＬに関して、その列ブロックが鏡面（線）対称に配置される。すなわち、メモリプレーンＭ＃０およびＭ＃２の列ブロックＭＣＢ０およびメモリプレーンＭ＃１およびＭ＃３の列ブロックＭＣＢ０が中央領域ＣＬに最も近い位置に配置される。
【０１３３】
また中央領域ＣＲに関して、メモリプレーンＭ＃０およびＭ＃１は、メモリプレーンＭ＃２およびＭ＃３と、その行ブロックが鏡面対称配置となるように配置される。すなわち、各メモリプレーンＭ＃０〜Ｍ＃３各々において、中央領域ＣＲの最も近い領域に行ブロックＭＲＢ０が配置され、この中央領域ＣＲから最も遠い領域に行ブロックＭＲＢ３１が配置される。
【０１３４】
中央領域の中央部において、アドレスバッファおよびデコーダなどの周辺回路を配置した場合、これらの周辺回路から各行ブロックおよび列ブロックに対する信号の伝搬経路は同じとなる（中央領域に関して鏡面対称とされるため）。したがって、１つのメモリプレーンに対して、最適なレイアウト配置を施しかつ動作特性が保証されれば、その１つのメモリプレーンを中央領域ＣＬおよびＣＲに対して鏡面対称として配置することにより、最適レイアウトを有しかつ動作特性が保証された４つのプレーンを有する半導体記憶装置を容易に実現することができる。これにより半導体記憶装置のレイアウトが容易となり、かつ１つのメモリプレーンのみを設計すればよいため、その設計が簡略化される。
【０１３５】
図２０は、この発明の実施の形態２に従う半導体記憶装置のアドレス信号ビットの割当を示す図である。図２０において、メモリプレーンＭ＃０〜Ｍ＃３それぞれに対して、ロウデコーダＲＤ０〜ＲＤ３およびコラムデコーダＣＤ１〜ＣＤ３が配置される。メモリプレーンＭ＃０〜Ｍ＃３の列ブロックおよび行ブロックの位置が中央領域ＣＲおよびＣＬに関してそれぞれ鏡面対称とされているため、アドレス信号ビットの割当も同様鏡面対称とされる。すなわち、図２０において、メモリプレーンＭ＃２およびＭ＃３に対しての行ブロックおよびワード線に対するアドレスの割当を、中央領域ＣＬに関して折返すことにより、メモリプレーンＭ＃１およびＭ＃０に対する行ブロックおよびワード線に対するアドレスの割当が実現される。たとえば、メモリプレーンＭ＃１およびＭ＃３の中央領域ＣＬに最も近い行ブロックは、ロウアドレス信号ビット／ＲＡ１２，／ＲＡ１１，／ＲＡ１０，／ＲＡ９および／ＲＡ８により指定される。各行ブロックにおけるワード線のアドレスの割当も鏡面対称とされている。また中央領域ＣＲに関して、メモリプレーンＭ＃１およびＭ＃３とメモリプレーンＭ＃１およびＭ＃２の列ブロックに対するアドレスの割当も鏡面対称とされる。すなわち、中央領域ＣＲに最も近い列ブロックは、コラムアドレス信号ビット／ＣＡ８（／ＣＡ９：４Ｋリフレッシュのとき）、および／ＣＡ７がともにＨレベルのときに指定される。列選択線ＣＳＬに対する列アドレス（ビットＣＡ０〜ＣＡ６）の割当もこの中央領域ＣＲに関して鏡面対称となるようにされ、また４つのビット線対から１つのビット線を選択するためのコラムアドレス信号ビットＣＡ９，ＣＡ１０（ＣＡ１０，ＣＡ１１：４Ｋリフレッシュサイクル装置）についても、その割当がそれぞれ鏡面対称となるようにされる。
【０１３６】
このようなアドレスの鏡面対称配置の場合、ロウデコーダＲＤ１〜ＲＤ３およびコラムデコーダＣＤ０〜ＣＤ３における各デコーダ回路の配置も鏡面対称とされる。アレイ内のメモリ配置および周辺回路配置をすべて鏡面対称とすることにより複数プレーンを有する半導体記憶装置のレイアウトおよび動作特性の保証が容易に実現される。
【０１３７】
［実施の形態３］
図２１は、この発明の実施の形態３に従う半導体記憶装置のアドレス関連回路の配置を示す図である。図２１において、半導体記憶装置１の第１の方向（長辺方向）に沿って延在する一方側（メモリプレーンＭ＃１およびＭ＃０の間の領域）において、外部から与えられるアドレス信号を受けるためのアドレス信号入力パッドＰＤＡが整列して配置される。これらのアドレス信号入力パッドＰＤＡに近接して、アドレス入力回路１が配設される。このアドレス入力回路１の構成は、先の図１５および図１７に示す外部アドレス信号端子２８ａ〜２８ｄに結合されるＮＡＮＤゲートと、このＮＡＮＤゲートの出力信号を受けるインバータの部分の構成に対応する。このアドレス信号入力パッドＰＤＡに近接して配置されるアドレス入力回路１の入力するアドレス信号ビットは、アドレス信号バス１ａを介して、中央領域ＣＲおよびＣＬ両者の中央部に配設されるアドレスバッファ２へ伝達される。
【０１３８】
このアドレスバッファ２は、ロウアドレスバッファおよびコラムアドレスバッファ両者を含み、たとえば図１７に示すロウアドレスバッファ９９ａおよび９９ｂならびにコラムアドレスバッファ３０ａｂの構成を備える。このアドレスバッファ２は、アドレス入力回路１から与えられたアドレス信号をバッファ処理して、多ビット内部ロウアドレス信号ＲＡおよび多ビット内部コラムアドレス信号ＣＡを生成する。以下の説明では、アドレス信号ビットの切換が行なわれない場合を想定する（このアドレス切換は、４Ｋリフレッシュサイクル装置および８Ｋリフレッシュサイクル装置いずれの装置を基準として行なわれてもよい）。
【０１３９】
このアドレスバッファ２からの内部ロウアドレス信号ＲＡは、メモリプレーンＭ＃０〜Ｍ＃３それぞれに対応して配置されるロウプリデコーダ３へ伝達され、また列アドレス信号ＣＡは、メモリプレーンＭ＃０〜Ｍ＃３それぞれに対応して配置されるコラムプリデコーダ５へ伝達される。ロウプリデコーダ３は、それぞれ中央領域ＣＲに配設され、コラムプリデコーダ５は、それぞれ中央領域ＣＬに配置される。アドレスバッファ２からは、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡが放射状に伝達される。しかしながら、ロウプリデコーダ３をメモリプレーンＭ＃０〜Ｍ＃３の長辺の一方端に、コラムプリデコーダ５をメモリプレーンＭ＃０〜Ｍ＃３の短辺の一方端に配置することにより、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡを伝達するための信号線を錯綜させることなくロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをそれぞれロウプリデコーダ３およびコラムプリデコーダ５へ最小の配線長で伝達することができる。
【０１４０】
ロウプリデコーダ３は、このアドレスバッファ２から与えられたロウアドレス信号ＲＡをプリデコードして、ロウプリデコード信号Ｘを生成して、第１の中央領域ＣＲにおいて、第１の方向（長辺方向）に沿ってロウアドレスプリデコード信号バス３ａを介して伝達し、一方、コラムプリデコーダ５は、アドレスバッファ２から与えられたコラムアドレス信号ＣＡをプリデコードして、短辺方向に沿って各メモリプレーンＭ＃０〜Ｍ＃３に対応して配置されるコラムプリデコーダバス５ａを介して伝達する。
【０１４１】
メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、中央領域ＣＲに面して、ローカルプリデコーダ４が配置される。このローカルプリデコーダ４は、対応のロウプリデコーダ３から与えられたロウプリデコード信号Ｘをさらにプリデコードし、３２個の行ブロックを４分割したブロックの１つを指定するプリデコード信号ＸＤを生成する。このプリデコード信号ＸＤは、後に説明するが、ロウアドレス信号ビットＲＡ１１およびＲＡ１２をプリデコードして得られるプリデコード信号Ｘ（図１７（Ｂ）のＸ２４−Ｘ２７）をさらにプリデコードして得られる。
【０１４２】
８Ｋリフレッシュサイクル装置の場合、ロウアドレス信号ビットＲＡ１２が、３２個の行ブロックのうちの１６個の行ブロック（大行ブロック）を指定し、さらにアドレス信号ビットＲＡ１１が、この１６個の行ブロックのうちの８つの行ブロックを指定する。したがって、このプリデコード信号ＸＤにより、８つの行ブロックが指定される。このブロックプリデコード信号ＸＤは、行ブロックに対応して設けられたロウデコーダの活性化およびセンス帯選択信号およびビット線分離信号発生のために用いられる。選択された行ブロックに対するセンスアンプのみが活性状態とされ、かつ選択された行ブロックに隣接してセンスアンプを共有する行ブロックは、このセンスアンプから分離される。
【０１４３】
メモリプレーンＭ＃０〜Ｍ＃３それぞれに対し、また短辺方向に沿って中央領域ＣＬに面して、各列ブロックに対応して４つのローカルコラムプリデコーダ６が配置される。これらのローカルコラムプリデコーダ６は、対応のコラムプリデコーダ５から与えられるコラムプリデコード信号Ｙをさらにデコードして、列グループを指定するためのコラムプリデコード信号ＹＤを生成する。このコラムプリデコード信号ＹＤにより、列ブロックが指定され、対応のコラムデコーダが選択状態とされる。これにより、選択された列ブロックにおけるコラムデコーダが動作して列選択線ＣＳＬが選択状態とされる。
【０１４４】
図２２は、１つのロウデコーダ（行ブロック）に対するロウアドレス信号の伝搬態様を示す図である。図２２において、ロウアドレスバッファ２ａは、図２１に示すアドレス入力回路からのアドレス信号Ａをバッファ処理して、ロウアドレス信号ＲＡ（ＲＡ０〜ＲＡ１２）を生成してメモリプレーンＭ＃０〜Ｍ＃３それぞれに対応して設けられたロウプリデコーダ５へ与える。ロウプリデコーダ５は、このロウアドレス信号ＲＡをプリデコードし、ロウアドレス信号ビットＲＡ１１およびＲＡ１２に対応するプリデコード線（図１７に示すプリデコード信号線Ｘ２４〜Ｘ２７）を駆動し、また残りのロウアドレス信号ビットＲＡ１０〜ＲＡ０をプリデコードしてプリデコードバス５ａを介して伝達する。
【０１４５】
このロウプリデコード信号バス５ａにおいて、ロウアドレス信号ビットＲＡ０〜ＲＡ１０に対応するプリデコード信号が、このロウアドレス信号ビットＲＡ１１およびＲＡ１２に従ってプリデコードされたプリデコード信号に従って選択されたローカルプリデコーダ４でさらにプリデコードされ、プリデコード信号ＸＤが生成される。このローカルプリデコーダ４からのローカルプリデコード信号ＸＤにより、８つの行ブロックが指定される。このローカルプリデコーダ４からのプリデコード信号ＸＤのうち、ロウアドレス信号ビットＲＡ０〜ＲＡ７に対応するプリデコード信号が行ブロックそれぞれに設けられたロウデコーダ７へ与えられる。
【０１４６】
一方、ブロックデコーダ８が、このローカルプリデコーダ４から与えられたプリデコード信号ＸＤのうち、アドレス信号ビットＲＡ８およびＲＡ９に対応するプリデコード信号をプリデコードして、ビット線分離制御信号ＢＬＩＲおよびＢＬＩＬおよびセンスアンプ活性制御のための必要な信号を生成する。
【０１４７】
ブロックデコーダ８は、またロウアドレス信号ビットＲＡ８〜ＲＡ１０に対応するプリデコード信号に従って、１つの行ブロックを選択し、この選択された行ブロックに対応するロウデコーダを活性状態とする。ロウデコーダ７は、ブロックデコーダ８の制御のもとに活性状態とされたとき、ローカルプリデコーダ６から与えられたロウアドレス信号ビットＲＡ０〜ＲＡ７に対応するプリデコード信号をデコードして、対応の行ブロックのワード線ＷＬを選択状態とする。
【０１４８】
図２２においては、後に説明する冗長ワード線ＳＷＬを選択するためのロウリンク９が併せて示される。図２１および図２２に示すように、ロウアドレス信号は、中央領域ＣＲにおいて長辺方向に沿って伝搬され、一方コラムアドレス信号は、中央領域ＣＬにおいて短辺方向に沿って伝搬される。したがって、一方方向に沿ってのみこれらのロウアドレス信号およびコラムアドレス信号は伝搬されるため、信号線を直線的にレイアウトすることができ、配線長が短くされ、信号伝搬遅延および信号線充放電に要する消費電流が小さくされる。
また、アドレス信号をプリデコード信号の形態で伝達することにより、充放電される信号線の数を低減することができる。たとえば、ロウアドレス信号ビットＲＡ０およびＲＡ１をプリデコードせずに伝達する場合、信号線ＲＡ０，／ＲＡ０，ＲＡ１および／ＲＡ１が必要とされる。この場合、２本の信号線が充電される。一方、プリデコードすれば、４本のプリデコード線が必要とされるが、選択状態とされるのは、１本の信号線のみであり、したがって駆動される信号線の数が１／２となる。アドレス信号ビットが３ビットＲＡ０〜ＲＡ３の場合、アドレス信号線は、相補アドレス信号線を伝達するため、６本必要とされ、３本の信号線が駆動される。これらのアドレス信号ビットをプリデコードすると、プリデコード線は８本必要とされるが、１本のプリデコード線が選択状態へ駆動されるだけであり、駆動される信号線の数は１／３となる。したがって、このプリデコードした信号を伝達することにより、充放電電流を低減することができる。またメモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、ローカルプリデコーダ４を配置しているためロウプリデコーダ５の駆動すべき負荷は軽減される。また、ローカルプリデコーダ４の出力信号線が駆動するロウデコーダは、全体の１／４とされる。したがって、各ローカルプリデコーダ４が駆動するロウデコーダの数が低減され、応じてこれらの信号線の数が軽減されて高速で充放電することができるとともに、充放電電流も低減される。これは、コラムプリデコーダ５およびローカルコラムプリデコーダ６においても同様である。
【０１４９】
また図２１に示すように、メモリプレーンＭ＃０〜Ｍ＃３の中央部にアドレスバッファ２を配置し、中央領域ＣＲに各メモリプレーンＭ＃０〜Ｍ＃３それぞれに対してロウプリデコーダ３を配置して長辺方向にロウアドレス信号を伝達し、また中央領域ＣＬにおいて各メモリプレーンＭ＃０〜Ｍ＃３に対してコラムプリデコーダ５を配置して、短辺方向に沿ってコラムプリデコード信号を伝達することにより、この半導体記憶装置のアドレスに関連する部分の構成は、中央領域ＣＬおよびＣＲに関し対称となる。したがって、先の実施の形態２におけるアドレスの鏡面対称の割当を容易に適用することができる。したがって、１６Ｍビットのメモリプレーンを１つ作成し、それを中央領域ＣＬおよびＣＲに対して鏡面対称に配置することにより、アドレス信号に関連する部分のレイアウトを完成することができ、容易に半導体記憶装置のレイアウトを行なうことができる。
【０１５０】
［実施の形態４］
図２３は、この発明の実施の形態４に従う半導体記憶装置の構成を概略的に示す図である。図２３において、メモリプレーンＭ＃０〜Ｍ＃３それぞれに対応して、長辺方向に沿って不良メモリセル行を救済するためのロウリンク回路１１が配設され、また、中央領域ＣＬにおいて、メモリプレーンＭ＃０〜Ｍ＃３それぞれに対応して短辺方向に沿って不良メモリセル列を救済するためのコラムリンク１３が配置される。
【０１５１】
メモリプレーンＭ＃０〜Ｍ＃３それぞれにおいて、メモリ行ブロックＭＢＲ（図２３において、メモリプレーンＭ＃２において代表的に示す）は、２５６本のワード線を含む通常ワード線が配設される通常ワード線領域ＮＲＲと、この通常ワード線領域ＮＲＲにおける不良メモリセル行（ワード線）を置換するためのスペアワード線ＳＷＬが設けられるスペアワード線領域ＳＲＲを含む。このスペアワード線領域ＳＲＲには、一例として、４本のスペアワード線ＳＷＬが配設される。ロウリンク１１は、たとえばレーザーなどのエネルギ線照射により溶断可能なヒューズリンク素子を含む。対応の行ブロックＭＲＢにおいて、不良ワード線（不良メモリセル行）が存在した場合、この不良ワード線のアドレスを、ヒューズリンク素子を溶断することによりプログラムする。
【０１５２】
アクセス時において、ロウリンク１１は与えられたアドレスがこの不良ワード線を指定しているか否かを、プログラムされた不良行アドレスと与えられたアドレス信号との比較により判定する。不良ワード線がアドレス指定されたとき、ロウリンク１１は、スペアワード線ＳＷＬを選択状態とし、かつ通常ワード線領域ＮＲＲに対して設けられたロウデコーダを非活性状態として、不良ワード線の選択を禁止する。このロウリンク１１において、不良行アドレスは、プリデコード信号によりプログラムされる。すなわち、ロウリンク１１は、対応のロウプリデコーダからロウプリデコード信号バス３ａを介して与えられるプリデコード信号に従って不良行アドレスが指定されたか否かを判別する。
【０１５３】
コラムリンク１３も対応のコラムプリデコーダ５からのコラムプリデコード信号Ｙに従って不良列アドレスがプログラムされて、このプログラムされた不良列アドレスとロウコラムプリデコーダ５から与えられるコラムプリデコード信号Ｙに従って不良列が指定されたか否かの判別を行なう。ここで、列ブロックＭＣＲは、通常ビット線（列選択線）領域ＮＣＲと、この通常ビット線と置換されるべきスペアビット線（列選択線）が配置されるスペア列領域ＳＣＲを含む。一例として、このスペアコラム領域ＳＣＲには、４本の列選択線ＣＳＬが配置される。図２３においては、列ブロックＭＣＲが、通常列領域ＮＣＲと、スペア列領域ＳＣＲを含むように示している。しかしながら、このスペア列領域ＳＣＲは、４つの列ブロックに共通に配置されるように構成されてもよい。
【０１５４】
上述のように、ロウリンク１１およびコラムリンク１３を用いて不良ワード線および不良ビット線（不良列選択線）をスペアのワード線またはスペアの列選択線と置換することにより、不良行／列の救済を行なうことができる。
【０１５５】
図２２に示すように、各行ブロックにおいて、ロウリンク回路９が配置されている。このロウリンク回路９は、対応のロウプリデコーダ５からのロウプリデコード信号Ｘを受けている。行ブロックに対応して設けられるロウデコーダ７は、ローカルプリデコーダ４からのプリデコード信号ＸＤに従って対応のワード線を選択する。
【０１５６】
図２４の動作波形図に示すように、ロウプリデコーダ５からのロウプリデコード信号Ｘは、ローカルプリデコーダ４からのプリデコード信号ＸＤよりも早いタイミングで確定状態とされる。ローカルプリデコーダ４は、このプリデコード信号Ｘをプリデコードしているためである。したがって、ロウリンク回路９は、このローカルプリデコーダ４のプリデコード動作と並行して、不良ワード線（不良行）がアドレス指定されているか否かを判別することができる。ロウリンク回路９は、不良ワード線（不良行）がアドレス指定された場合には、対応のロウデコーダ７を非活性状態とし、不良ワード線が選択されるのを防止する。したがって、ロウリンク回路９は、早いタイミングで、不良行が使用されるか否かを判定することができる。したがって、ロウデコーダ７のデコード動作完了前に、不良行（不良ワード線）がアドレス指定されたか否かを判定することができ、この判定結果が確定するまでに、ワード線を選択状態とするのを待合せる必要がなく、早いタイミングで正常ワード線を選択状態とすることができる。
【０１５７】
すなわち、ロウリンク回路９（ロウリンク１１）が、ローカルプリデコーダ４からのプリデコード信号ＸＤを用いて不良行の使用／不使用を判定する場合、ロウデコーダ７のデコード動作と並行してこの判定動作が行なわれるため、判定結果が確定するまで、ワード線を選択状態とするのを待合せる必要が生じ、ワード線選択タイミングが遅れる。本発明の様に、ロウデコーダ７へ与えられる信号よりも前段の信号を用いて判定を行なうことにより、このような判定結果待合せを行なう必要がなく、高速でワード線を選択状態とすることができる。この態様は、コラムデコーダおよびコラムリンクによる不良列（不良列選択線：不良ビット線対）の判定に対しても同様である。
【０１５８】
以上の様に、この実施の形態４に従えば、ロウデコーダまたはコラムデコーダへ与えられるプリデコード信号よりも前段のプリデコード信号を用いて不良行または不良列の使用／不使用を判定するように構成しているため、ワード線（行）または列選択線（列）を選択状態とするタイミングをこの判定結果のために遅らせる必要がなく、高速アクセスが可能となる。またロウリンク１１およびコラムリンク１３をそれぞれ長辺方向および短辺方向に沿って配設することにより、アドレス信号の伝搬経路を何ら錯綜させることなく不良行／列使用／不使用判定のためのリンクを配置することができる。また、これらのロウリンク１１およびコラムリンク１３を長辺方向および短辺方向に沿ってメモリプレーンに対応して配置することにより、中央領域ＣＲおよびＣＬに関してメモリプレーンおよび関連の周辺回路をすべて鏡面対称に配置することができ、レイアウトが容易となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体記憶装置の全体のレイアウトを示す図である。
【図２】図１に示す１つのメモリプレーンの構成を具体的に示す図である。
【図３】１つのメモリプレーンにおけるグローバルＩＯ線対およびローカルＩＯ線対の配置を概略的に示す図である。
【図４】図３に示すセンスアンプ帯の配置を具体的に示す図である。
【図５】この発明の実施の形態１における半導体記憶装置のメモリプレーンに対するアドレス信号の割当を示す図である。
【図６】この発明の実施の形態１に従う半導体記憶装置のメモリプレーンにおけるアドレスの割当を示す図である。
【図７】この発明の実施の形態１における半導体記憶装置のデータ入出力部の構成を概略的に示す図である。
【図８】この発明の実施の形態１におけるリフレッシュ動作時における選択行ブロックの配置およびアドレス信号ビットの割当を示す図である。
【図９】この発明の実施の形態１における８Ｋリフレッシュサイクル装置における縮退アドレス信号ビットおよびメモリセル選択態様を示す図である。
【図１０】この発明の実施の形態１における半導体記憶装置の４Ｋリフレッシュサイクル装置における縮退アドレス信号ビットおよび選択メモリセルの配置を示す図である。
【図１１】この発明の実施の形態１におけるアドレスの切換態様を示す図である。
【図１２】この発明の実施の形態１の変更例におけるアドレス切換態様を示す図である。
【図１３】（Ａ）はテストモード信号発生回路の構成を概略的に示し、（Ｂ）はリフレッシュサイクルモード指定信号を発生するための構成を概略的に示す図である。
【図１４】この発明の実施の形態１におけるアドレスを切換えるための回路構成を概略的に示す図である。
【図１５】図１４に示すアドレス切換回路の構成を具体的に示す図である。
【図１６】図１５に示すアドレス切換回路の動作を示す信号波形図である。
【図１７】この発明の実施の形態１におけるロウアドレス信号ビットとコラムアドレス信号ビットとを切換えるためのアドレス切換回路部分の構成を概略的に示す図である。
【図１８】図１７に示すアドレス切換回路部分の動作を示す信号波形図である。
【図１９】この発明の実施の形態２におけるメモリプレーンの配置およびアドレス割当を示す図である。
【図２０】この発明の実施の形態２におけるアドレスの割当を示す図である。
【図２１】この発明の実施の形態３における半導体記憶装置のアドレス関連回路の配置を示す図である。
【図２２】図２１に示すロウプリデコーダおよびローカルプリデコーダの１つの行ブロックに関連する部分の構成を概略的に示す図である。
【図２３】この発明の実施の形態４における半導体記憶装置の全体の配置を概略的に示す図である。
【図２４】図２３に示す半導体記憶装置の動作を説明するための波形図である。
【図２５】従来の半導体記憶装置のメモリプレーンの配置およびアドレス信号ビットの割当を示す図である。
【図２６】図２５に示す半導体記憶装置の１つのメモリプレーンのアドレス信号ビットの割当を示す図である。
【図２７】従来の半導体記憶装置におけるリフレッシュサイクル動作時の選択行ブロックの配置を示す図である。
【図２８】従来の半導体記憶装置における選択メモリセルの位置を示す図である。
【符号の説明】
１ 半導体記憶装置、ＲＤ，ＲＤ０〜ＲＤ３ ロウデコーダ、ＣＤ，ＣＤ０〜ＣＤ３ コラムデコーダ、Ｍ＃０〜Ｍ＃３ メモリプレーン、ＣＲ１，ＣＲ２，ＣＲ，ＣＬ 中央領域、１０，１２ 選択回路、１５ マルチビットテスト回路、１７ １／４セレクタ、１９ １／２セレクタ、３０ａ〜３０ｆ アドレス切換回路、９９ａ，９９ｂ ロウアドレスバッファ、３０ａｂ コラムアドレスバッファ、１ アドレス入力回路、１ａ アドレス信号バス、２ アドレスバッファ、３ ロウプリデコーダ、３ａ ロウプリデコード信号バス、４ ローカルロウプリデコーダ、５ コラムプリデコーダ、５ａ コラムプリデコード信号バス、６ ローカルコラムプリデコーダ、７ ロウデコーダ、８ ブロックデコーダ、９ ロウリンク回路、１１ ロウリンク、１３ コラムリンク。

Claims (6)

1. 行列状に配列されかつ各行のメモリセルがワード線に接続される複数のメモリセルを有するメモリアレイと、
   リフレッシュ動作時に選択状態とされるワード線の数が互いに異なる第１および第２のリフレッシュサイクルモードの一方を指定するリフレッシュサイクル指定信号を発生するためのリフレッシュサイクル指定信号発生手段と、
   所定数のアドレス信号ビットが縮退された多ビットアドレス信号に従って前記メモリアレイから同時に複数のメモリセルを選択するための選択手段とを備え、
   前記所定数のアドレス信号ビットは、前記第１のリフレッシュサイクル指定時に縮退されかつ前記第２のリフレッシュサイクル時に有効とされる第１のアドレス信号ビットと、前記第１のリフレッシュサイクル指定時に有効とされかつ前記第２のリフレッシュサイクル時に縮退される第２のアドレス信号ビットと、前記第１および第２のリフレッシュサイクルのいずれのサイクル指定時においても縮退される少なくとも１ビットの第３のアドレス信号ビットとを含み、
   前記リフレッシュサイクル指定信号の前記第１のリフレッシュサイクル指定に応答して、前記第１のアドレス信号ビットを前記第２のアドレス信号ビットへ切換えかつ前記第２のアドレス信号ビットを前記少なくとも１ビットの第３のアドレス信号ビットへ切換えかつ前記第３のアドレス信号ビットを前記第１のアドレス信号ビットへ切換えるためのアドレス切換手段を備える、半導体記憶装置。
2. 前記少なくとも１ビットの第３のアドレス信号ビットは複数ビットを含み、かつ前記第２および第３のアドレス信号ビットは多ビットアドレス信号において連続したビット位置に配置されるビットであり、
   前記アドレス切換手段は、前記第１のアドレス信号ビットと交換された第２のアドレス信号ビットを前記連続ビットの一方側に挿入しかつ前記第３のアドレス信号ビットを１ビットずつ前記連続ビットの他方方向へシフトする手段を含む、請求項１記載の半導体記憶装置。
3. 前記選択手段により選択された複数のメモリセルからさらにメモリセルを選択する第２の選択手段を備え、
   前記第２の選択手段は、前記所定数のアドレス信号ビットのうちの第２の所定数のアドレス信号ビットに従って前記メモリセルを選択し、
   前記第２の所定数のアドレス信号ビットは、前記アドレス切換手段により切換えられた外部から与えられる同じアドレス信号ビットで構成される、請求項１または２記載の半導体記憶装置。
4. 前記メモリアレイは各々が複数の行ブロックおよび複数の列ブロックを有する複数のメモリプレーンを有し、
   前記第１のアドレス信号ビットは前記第２のリフレッシュサイクル指定時に、前記複数のメモリプレーンの各メモリプレーンにおいて行ブロックを指定しかつ前記第２のアドレス信号ビットは各前記メモリプレーンの列ブロックを指定する、請求項１ないし３のいずれかに記載の半導体記憶装置。
5. 前記アドレス切換手段は、前記第１のリフレッシュサイクルが前記リフレッシュサイクル指定信号により指定されたとき、前記第３のアドレス信号ビットの前記連続ビットの他方のビット位置のアドレス信号ビットは交換せず、前記第３のアドレス信号ビットの前記他方の位置に隣接する位置のアドレス信号ビットを前記第１のアドレス信号ビットへ切換える手段を含む、請求項２記載の半導体記憶装置。
6. 行列状に配列される複数のメモリセルを有しかつ各行のメモリセルがワード線に接続されるメモリアレイと、
   リフレッシュ動作時に互いに異なる数のワード線が同時に選択される第１および第２のリフレッシュサイクルの一方を指定するリフレッシュサイクル指定信号を発生するための手段と、
   与えられた第１のアドレス信号に従って前記メモリアレイから複数のメモリセルを同時に選択するための第１の選択手段と、
   前記メモリアレイのメモリセルの良／不良を判定するテストモード指定時に、前記第１の選択手段により選択された複数のメモリセルの良／不良の判定を同時に行なうためのテスト手段と、
   前記第１の選択手段により選択された複数のメモリセルから第２のアドレス信号に従って、外部とデータの授受を行なうための所定数のメモリセルを選択するための第２の選択手段と、
   外部から与えられるアドレス信号を受けかつ前記リフレッシュサイクル指定信号に応答して、前記第１および第２のリフレッシュサイクルの指定時において前記第１および第２の選択手段により前記メモリアレイの同じ位置のメモリセルが選択されるように前記外部から与えられるアドレス信号を位置変換して前記第１および第２の選択手段へ与えるアドレス切換手段を備える、半導体記憶装置。

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