JP3577419B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3577419B2 JP3577419B2 JP35922998A JP35922998A JP3577419B2 JP 3577419 B2 JP3577419 B2 JP 3577419B2 JP 35922998 A JP35922998 A JP 35922998A JP 35922998 A JP35922998 A JP 35922998A JP 3577419 B2 JP3577419 B2 JP 3577419B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- bump
- wiring pattern
- protective film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
- H10W72/222—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
- H10W72/223—Multilayered bumps, e.g. a coating on top and side surfaces of a bump core characterised by the structure of the outermost layers, e.g. multilayered coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
- H10W72/242—Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/255—Materials of outermost layers of multilayered bumps, e.g. material of a coating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/29—Bond pads specially adapted therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/923—Bond pads having multiple stacked layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/137—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being directly on the semiconductor body
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明はチップサイズパッケージ構造を有する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
ウェーハ工程で半導体装置に組み立てる半導体装置の製造方法が開発された(特開平10−79362号公報)。これによれば、切断することにより完成した個片のチップサイズパッケージ構造の半導体装置を提供できコストの低減化が図れる。
この製造方法は、半導体素子上に形成された絶縁膜の上に半導体素子の電極と接続する配線パターン(再配線パターン)を形成し、この配線パターンにめっきにより突起電極を形成し、配線パターンを覆う保護膜を圧縮成形により形成し、突起電極の端部に外部接続用のはんだバンプを形成するものである。
【0003】
上記保護膜を形成する工程は次の工程よりなる。
すなわち、上型と下型とを約175℃に加熱する。上型にはテンポラリ・フィルムを吸着させる。
下型に、配線パターンと突起電極を形成したウェーハを載せ、その上に封止樹脂を載せる。
封止金型の熱と圧力で樹脂を溶融し、ウェーハ全面に広げ、金型内で保持させて樹脂を硬化させる。
金型からウェーハを取出し、テンポラリ・フィルムを引き剥がす。
突起電極端部に外部接続用のはんだバンプを形成する。
【0004】
【発明が解決しようとする課題】
しかしながら上記従来の半導体装置の製造方法では以下のような課題があることが判明した。
すなわち、樹脂をウェーハ上に載せ、樹脂を金型で押圧して溶融させ、ウェーハ全面に広げて保護膜を形成する圧縮成形によるときは、保護膜が突起電極端面上にも載り、突起電極端面から完全には除去しきれない。
したがって、図16に示すように、突起電極10の端部にはんだバンプ12を接合すると、保護膜14によりはんだバンプ12の接合面積が狭められ、接合強度が不十分となって信頼性に課題が残る。
またはんだバンプ12の接合部が突起電極10の表面に対して鋭角となって、衝撃により取れ易くなるという課題がある。
なお15は半導体素子、16はポリイミド樹脂からなる絶縁膜、18は絶縁膜16上に形成された再配線パターンである。
【0005】
そこで本発明は上記課題を解消すべくなされたものであり、その目的とするところは、突起電極に対するバンプの接合強度に優れ、信頼性の高い半導体装置およびその製造方法を提供するにある。
【0006】
【課題を解決するための手段】
本発明は上記目的を達成するため次の構成を備える。
【0007】
すなわち、本発明に係る半導体装置では、電極が形成された半導体素子面に形成された絶縁膜上に該半導体素子の電極と接続する配線パターンが形成され、該配線パターンに突起電極が形成され、前記配線パターンが保護膜によって覆われ、前記保護膜から露出した突起電極の端部に外部接続用のバンプが形成された半導体装置において、前記絶縁膜は、半導体素子面に形成されたパッシベーション膜上に形成されており、前記突起電極は、その周面に酸化膜が形成され、前記保護膜と該突起電極の周面との間に隙間を有すると共に、前記バンプは前記突起電極の少なくとも端面全体に亙って接合して形成されていることを特徴としている。
これにより、突起電極が保護膜に対してフリーとなり、両者の熱膨張係数が異なっても保護膜からの影響がなく、したがって突起電極とバンプとの間への応力集中が緩和され、バンプや保護膜へのクラック発生等を抑止できる。
【0008】
またこの場合に、前記保護膜を、その表面が前記突起電極に対する前記バンプの接合位置よりも高くなるように形成し、前記バンプを半球状に形成して、外周面の一部が前記保護膜に接するようにすると好適である。
これにより、突起電極と保護膜との間の隙間を閉塞することができ、湿気の進入等を防止できる。
また、前記バンプは、前記突起電極の端面にバリヤーめっき層が形成され、このバリヤーめっき層全体に亙って接合して形成されていることを特徴とする。
バンプはバリヤーめっき層に対して濡れ性がよく、バリヤーめっき層全体に亙って接合する。
【0009】
また、前記配線パターンは銅からなることを特徴とする。
また、前記突起電極の端面は中央が若干盛り上がった形状に形成されていることを特徴とする。
【0010】
また本発明に係る半導体装置の製造方法では、電極が形成された半導体素子面に形成された絶縁膜上に該半導体素子の電極と接続する配線パターンが形成され、該配線パターンに突起電極が形成され、前記配線パターンが保護膜によって覆われ、前記保護膜から露出した突起電極の端部に外部接続用のバンプが形成された半導体装置の製造方法において、半導体素子面上に形成されたパッシベーション膜上に、前記電極が露出する前記絶縁膜を形成する工程と、前記絶縁膜上に形成された配線パターンをレジスト層で覆って、該レジスト層に穴を形成して配線パターンの一部を露出させる工程と、前記穴内の配線パターン上にめっきを施して前記突起電極を形成する工程と、前記レジスト層を除去する工程と、前記突起電極の少なくとも端面全体に亙って接合するように突起電極にバンプを形成する工程と、該バンプを形成した後に、前記配線パターン上に樹脂を供給して保護膜を形成する封止工程とを含むことを特徴としている。
バンプを形成した後に保護膜を形成するので、突起電極の所望の位置にバンプを形成でき、接合強度を高めることができる。
この場合にも、前記突起電極端面にバリヤーめっき層を形成するめっき工程を含め、前記バンプを形成する工程では、バンプが前記バリヤーめっき層全体に接合するようにバンプを形成すると好適である。
【0011】
また本発明に係る半導体装置の製造方法では、電極が形成された半導体素子面に形成された絶縁膜上に該半導体素子の電極と接続する配線パターンが形成され、該配線パターンに突起電極が形成され、前記配線パターンが保護膜によって覆われ、前記保護膜から露出した突起電極の端部に外部接続用のバンプが形成された半導体装置の製造方法において、半導体素子面上に形成されたパッシベーション膜上に、前記電極が露出する前記絶縁膜を形成する工程と、前記絶縁膜上に形成された配線パターンをレジスト層で覆って、該レジスト層に穴を形成して配線パターンの一部を露出させる工程と、前記穴内の配線パターン上にめっきを施して前記突起電極を形成する工程と、前記レジスト層を除去する工程と、前記突起電極の少なくとも端面全体に亙って接合するように突起電極にバンプを形成する工程と、前記配線パターン、前記突起電極および前記バンプを覆って感光性レジスト層を形成する工程と、該感光性レジスト層を露光現像し、前記バンプを露出すると共に、前記配線パターンを覆う保護膜を形成するフォトリソグラフィー工程とを含むことを特徴としている。
この場合も、バンプを形成した後に保護膜を形成するものであるから、保護膜に影響されることなくバンプを形成でき、バンプの接合強度を高めることができる。
【0012】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
以下方法とともに説明する。
ウェーハ上に再配線パターンを形成する方法は公知であるが、図1〜図4により簡単に説明する。
【0013】
まず図1に示すように、ウェーハ(半導体素子)20のパッシベーション膜21上に、アルミ電極22の部位を除いてポリイミド樹脂からなる絶縁膜23を形成する。
次いで図2に示すように、チタン、クロムの2層からなる密着金属層25および銅層26をスパッタリングで形成する。
次に、図3に示すように、形成する配線パターン(再配線パターン)の部位が溝状となって銅層26が露出するレジストパターン27を形成し、このレジストパターン27をマスクとして、また銅層26を通電層として銅層26上に電解銅めっきによりめっき皮膜を形成して配線パターン28に形成する。
【0014】
レジストパターン27を除去する。
次に、図4に示すように、配線パターン28上にレジスト層30を形成し、レジスト層30に穴31を形成し、配線パターン28の一部を露出させる。
この穴31内の配線パターン28上にめっき皮膜を電解銅めっきにより形成して、突起電極32を形成する。
さらにこの突起電極32の端面にニッケルめっき皮膜および金めっき皮膜からなるバリヤーめっき層33を形成する。バリヤーめっき層33はニッケルめっき皮膜とパラジウムめっき皮膜の2層のめっき皮膜でもよい。
【0015】
次にレジスト層30を除去する。
また、エッチングにより、露出している銅層26と密着金属層25とを除去し、配線パターン28を独立させる。
このようにして、絶縁膜23、配線パターン28、突起電極32が形成されたウェーハ20を得ることができる(図5)。
【0016】
〔第1の実施の形態〕(製造工程)
次に図6に示すように、配線パターン28上にエポキシ樹脂等からなる樹脂をノズル34から供給し、平坦にした後硬化させて保護膜36を形成する。樹脂を平坦化するにはスピンコートするのがよい。
保護膜36は、表面が突起電極32の高さよりも低くなるようにする。
具体的には、突起電極32は図7に示すように、電解めっきで盛り上げると、端面中央が若干盛り上がった形状になるが、保護膜36は、バリヤーめっき層33のエッジ部よりも低くなるように形成するのである。
【0017】
次に図8に示すように、突起電極32上にはんだバンプ38を形成する。
はんだバンプ38は、濡れ性のよいバリヤーめっき層33全体に亙って接合するように形成される(図9)。すなわち、銅からなる突起電極32の周面は酸化皮膜が形成され、この酸化皮膜に対してはんだの濡れ性がよくないことから、はんだバンプ38はバリヤーめっき層33全体に亙って接合するように形成されるのである。なお、活性力の高いフラックスを用いると、突起電極32の周面の酸化皮膜が除去されてこの部位にもはんだバンプ38が付着することもあるが、本発明で、バンプがバリヤーめっき層33全体に接合するとはこの形態も含むものとする。
このように、バンプが突起電極32の端面全体、より詳しくはバリヤーめっき層の全体に接合して形成されるから、接合面積が大きく得られ、バンプ38の接合強度を高めることができる。また、はんだバンプ38の突起電極に対する接合角度も鋭角とはならず、したがって衝撃に対しても強度上優れる。
なお、突起電極32の端面全体とは、端面が曲面等に形成されている場合であっても、突起電極32の断面のエリア内(突起電極の平面図のエリア内)に含まれる端部全体をいう。
【0018】
〔第2の実施の形態〕(製造工程)
図10、図11は第2の実施の形態を示す。
本実施の形態では、まず、図10に示すように、図5に示すウェーハ20の突起電極32にはんだバンプ38を形成してしまう。
この場合も、図9に示すと同様に、突起電極32の周面には酸化皮膜が形成されてはんだの濡れ性がよくないから、はんだバンプ38はバリヤーめっき層33全体に接合することとなる。
次いで図11に示すように、ノズル34から配線パターン28上にエポキシ樹脂等の樹脂を供給し、硬化させて保護膜36を形成する。
この場合の保護膜36の高さは任意である。すなわち、既にバンプ38が突起電極32に所要の接合面積をもって接合されているから、バンプ38の接合強度は保護膜38に影響されることはない。
【0019】
〔第3の実施の形態〕(製造工程)
本実施の形態では、第2の実施の形態の図10に示す、突起電極32にはんだバンプ38を形成した後、図12に示すように、配線パターン28およびはんだバンプ38全体を覆うようにして感光性レジスト層40を形成する。
次に図13に示すように、フォトリソグラフィー工程により、感光性レジスト層40を露光現像して、配線パターン28を覆い、突起電極32が露出する保護膜42を形成する。
感光性レジスト層40にはポジタイプの感光性レジストを用いる。露光時間を制御することで、露光の深さをコントロールでき、エッチングにより除去できる厚さを制御できる。
また、図13に示すように、はんだバンプ38の根元付近には光が当たらないので、突起電極32へのはんだバンプ38の接合部周囲を覆うレジスト層を残すことができ、該接合部の保護をすることができる。
本実施の形態でも、はんだバンプ38の接合強度を高めることができる。
以上の各実施の形態において、最終的にウェーハ20を裁断することにより個片の半導体装置に完成できることはもちろんである。
なお、ウェーハを初めに個片の半導体素子に裁断しておいてから、上記各工程を経て、個別の半導体装置に完成させるようにすることもできる。
【0020】
第2の実施の形態において、用いる樹脂によっては、図14に示すように、保護膜36と突起電極32との周面との間に隙間を生じさせる(密着しない構造)ことができる。
すなわち、前記のように、突起電極32の周面には酸化皮膜が形成されていて、この酸化皮膜が形成されていると用いる樹脂によっては濡れ性が悪く、保護膜36が突起電極32の周面に密着しないのである。
突起電極32の周面に積極的に酸化皮膜を形成するようにしてもよい。
【0021】
これにより、突起電極32が保護膜36に対してフリーとなり、両者の熱膨張係数が異なっても保護膜36からの影響がなく、したがって突起電極32とバンプ38との接合部への応力集中が緩和され、接合部におけるクラック発生等を抑止できる。
またこの場合に、保護膜36を、表面が突起電極32に対するバンプ38の接合位置よりも高くなるように形成し、バンプ38を半球状に形成して、外周面の一部が保護膜36に接するようにすると好適である(図14)。
これにより、突起電極32と保護膜36との間の隙間を閉塞することができ、湿気の進入等を防止できる。
【0022】
図15は突起電極32の端面の形状の他の例を示す。
本例では、突起電極32の端面の中央部分がさらに盛り上がる形状となるようにしている(凸部32a)。
このような凸部32aを形成するには、突起電極32をめっきにより形成する際、配線パターン28上に、細片28aを付着させておき、この細片28aを含む配線パターン28上にめっきにより突起電極32を形成すればよい。めっき厚はほぼ均一に形成されていくから、細片28aに対応した凸部32aを形成することができる。
細片28aは、配線パターン28の形成工程中にめっきで形成することができる。
このような凸部32aを形成することで、突起電極32の端面の面積を増大でき、バンプ38の接合強度をさらに高めることができる。
【0023】
以上本発明につき好適な実施例を挙げて種々説明したが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのはもちろんである。
【0024】
【発明の効果】
本発明に係る半導体装置およびその製造方法によれば、バンプの接合強度の優れる半導体装置を提供できる。
【図面の簡単な説明】
【図1】ウェーハ上に絶縁膜を形成した状態の説明図、
【図2】絶縁膜上に密着金属層と銅層を形成した状態の説明図、
【図3】配線パターンを形成した状態の説明図、
【図4】突起電極を形成した状態の説明図、
【図5】突起電極を形成したウェーハの説明図、
【図6】第1の実施の形態においてウェーハ上に樹脂を供給する状態の説明図、
【図7】突起電極の形状の説明図、
【図8】突起電極にバンプを取り付けた状態の説明図、
【図9】バンプの接合状況を示す説明図、
【図10】第2の実施の形態において突起電極にバンプを取り付けた状態の説明図、
【図11】ウェーハ上に樹脂を供給する状態の説明図、
【図12】第3の実施の形態において感光性レジスト層を形成した状態の説明図、
【図13】感光性レジスト層により保護膜を形成した状態の説明図、
【図14】保護膜と突起電極との間に隙間を形成した状態の説明図、
【図15】突起電極の端部に凸部を形成した状態の説明図、
【図16】従来のバンプ形成状態の説明図である。
【符号の説明】
20 ウェーハ
21 パッシベーション膜
22 電極
23 絶縁膜
28 配線パターン
32 突起電極
33 バリヤーめっき層
36 保護膜
38 はんだバンプ(バンプ)
40 感光性レジスト層
42 保護膜
Claims (8)
- 電極が形成された半導体素子面に形成された絶縁膜上に該半導体素子の電極と接続する配線パターンが形成され、該配線パターンに突起電極が形成され、前記配線パターンが保護膜によって覆われ、前記保護膜から露出した突起電極の端部に外部接続用のバンプが形成された半導体装置において、
前記絶縁膜は、半導体素子面に形成されたパッシベーション膜上に形成されており、
前記突起電極は、その周面に酸化膜が形成され、前記保護膜と該突起電極の周面との間に隙間を有すると共に、
前記バンプは前記突起電極の少なくとも端面全体に亙って接合して形成されていることを特徴とする半導体装置。 - 前記保護膜は、その表面が前記突起電極に対する前記バンプの接合位置よりも高くなるように形成され、前記バンプは半球状に形成されて、外周面の一部が前記保護膜に接していることを特徴とする請求項1記載の半導体装置。
- 前記バンプは、前記突起電極の端面にバリヤーめっき層が形成され、このバリヤーめっき層全体に亙って接合して形成されていることを特徴とする請求項1または2記載の半導体装置。
- 前記配線パターンは銅からなることを特徴とする請求項1〜3のうちのいずれか一項記載の半導体装置。
- 前記突起電極の端面は中央が若干盛り上がった形状に形成されていることを特徴とする請求項1〜4のうちのいずれか一項記載の半導体装置。
- 電極が形成された半導体素子面に形成された絶縁膜上に該半導体素子の電極と接続する配線パターンが形成され、該配線パターンに突起電極が形成され、前記配線パターンが保護膜によって覆われ、前記保護膜から露出した突起電極の端部に外部接続用のバンプが形成された半導体装置の製造方法において、
半導体素子面上に形成されたパッシベーション膜上に、前記電極が露出する前記絶縁膜を形成する工程と、
前記絶縁膜上に形成された配線パターンをレジスト層で覆って、該レジスト層に穴を形成して配線パターンの一部を露出させる工程と、
前記穴内の配線パターン上にめっきを施して前記突起電極を形成する工程と、
前記レジスト層を除去する工程と、
前記突起電極の少なくとも端面全体に亙って接合するように突起電極にバンプを形成する工程と、
該バンプを形成した後に、前記配線パターン上に樹脂を供給して保護膜を形成する封止工程とを含むことを特徴とする半導体装置の製造方法。 - 前記突起電極の端面にバリヤーめっき層を形成するめっき工程を含み、
前記バンプを形成する工程では、バンプが前記バリヤーめっき層全体に亙って接合するように形成することを特徴とする請求項6記載の半導体装置の製造方法。 - 電極が形成された半導体素子面に形成された絶縁膜上に該半導体素子の電極と接続する配線パターンが形成され、該配線パターンに突起電極が形成され、前記配線パターンが保護膜によって覆われ、前記保護膜から露出した突起電極の端部に外部接続用のバンプが形成された半導体装置の製造方法において、
半導体素子面上に形成されたパッシベーション膜上に、前記電極が露出する前記絶縁膜を形成する工程と、
前記絶縁膜上に形成された配線パターンをレジスト層で覆って、該レジスト層に穴を形成して配線パターンの一部を露出させる工程と、
前記穴内の配線パターン上にめっきを施して前記突起電極を形成する工程と、
前記レジスト層を除去する工程と、
前記突起電極の少なくとも端面全体に亙って接合するように突起電極にバンプを形成する工程と、
前記配線パターン、前記突起電極および前記バンプを覆って感光性レジスト層を形成する工程と、
該感光性レジスト層を露光現像し、前記バンプを露出すると共に、前記配線パターンを覆う保護膜を形成するフォトリソグラフィー工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35922998A JP3577419B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置およびその製造方法 |
| EP99310060A EP1011141A3 (en) | 1998-12-17 | 1999-12-14 | Semiconductor device and process for producing it |
| KR1019990057807A KR100700391B1 (ko) | 1998-12-17 | 1999-12-15 | 반도체 장치 및 그 제조 방법 |
| US09/464,232 US6198169B1 (en) | 1998-12-17 | 1999-12-15 | Semiconductor device and process for producing same |
| US09/717,056 US6380061B1 (en) | 1998-12-17 | 2000-11-21 | Process for fabricating bump electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35922998A JP3577419B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183094A JP2000183094A (ja) | 2000-06-30 |
| JP3577419B2 true JP3577419B2 (ja) | 2004-10-13 |
Family
ID=18463426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35922998A Expired - Fee Related JP3577419B2 (ja) | 1998-12-17 | 1998-12-17 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6198169B1 (ja) |
| EP (1) | EP1011141A3 (ja) |
| JP (1) | JP3577419B2 (ja) |
| KR (1) | KR100700391B1 (ja) |
Families Citing this family (68)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851911A (en) * | 1996-03-07 | 1998-12-22 | Micron Technology, Inc. | Mask repattern process |
| US6097098A (en) * | 1997-02-14 | 2000-08-01 | Micron Technology, Inc. | Die interconnections using intermediate connection elements secured to the die face |
| US6642136B1 (en) | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
| JP3960445B2 (ja) * | 1998-10-12 | 2007-08-15 | 新光電気工業株式会社 | 半導体装置とその製造方法 |
| US8021976B2 (en) * | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
| TW444288B (en) | 1999-01-27 | 2001-07-01 | Shinko Electric Ind Co | Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device |
| US6462414B1 (en) * | 1999-03-05 | 2002-10-08 | Altera Corporation | Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad |
| CN1282981C (zh) * | 1999-10-19 | 2006-11-01 | 松下电器产业株式会社 | 金属电极的制作方法 |
| US6469394B1 (en) * | 2000-01-31 | 2002-10-22 | Fujitsu Limited | Conductive interconnect structures and methods for forming conductive interconnect structures |
| US6429531B1 (en) * | 2000-04-18 | 2002-08-06 | Motorola, Inc. | Method and apparatus for manufacturing an interconnect structure |
| JP3440070B2 (ja) | 2000-07-13 | 2003-08-25 | 沖電気工業株式会社 | ウェハー及びウェハーの製造方法 |
| JP2002050716A (ja) * | 2000-08-02 | 2002-02-15 | Dainippon Printing Co Ltd | 半導体装置及びその作製方法 |
| JP4626063B2 (ja) * | 2001-02-05 | 2011-02-02 | ソニー株式会社 | 半導体装置の製造方法 |
| US6815324B2 (en) * | 2001-02-15 | 2004-11-09 | Megic Corporation | Reliable metal bumps on top of I/O pads after removal of test probe marks |
| TWI313507B (en) * | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
| US8158508B2 (en) | 2001-03-05 | 2012-04-17 | Megica Corporation | Structure and manufacturing method of a chip scale package |
| US6818545B2 (en) * | 2001-03-05 | 2004-11-16 | Megic Corporation | Low fabrication cost, fine pitch and high reliability solder bump |
| US6869515B2 (en) | 2001-03-30 | 2005-03-22 | Uri Cohen | Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings |
| US20020151164A1 (en) * | 2001-04-12 | 2002-10-17 | Jiang Hunt Hang | Structure and method for depositing solder bumps on a wafer |
| US20040169276A1 (en) * | 2001-05-28 | 2004-09-02 | Tan Loon Lee | Method of packaging a semiconductor chip |
| US20030006062A1 (en) * | 2001-07-06 | 2003-01-09 | Stone William M. | Interconnect system and method of fabrication |
| US7099293B2 (en) * | 2002-05-01 | 2006-08-29 | Stmicroelectronics, Inc. | Buffer-less de-skewing for symbol combination in a CDMA demodulator |
| TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
| US6895276B2 (en) * | 2002-02-28 | 2005-05-17 | Medtronic, Inc. | In-line lead header for an implantable medical device |
| US6965160B2 (en) * | 2002-08-15 | 2005-11-15 | Micron Technology, Inc. | Semiconductor dice packages employing at least one redistribution layer |
| US20040099716A1 (en) * | 2002-11-27 | 2004-05-27 | Motorola Inc. | Solder joint reliability by changing solder pad surface from flat to convex shape |
| DE10317596A1 (de) * | 2003-04-16 | 2004-11-11 | Epcos Ag | Verfahren zur Erzeugung von Lotkugeln auf einem elektrischen Bauelement |
| DE10318074B4 (de) * | 2003-04-17 | 2009-05-20 | Qimonda Ag | Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften |
| US7394161B2 (en) * | 2003-12-08 | 2008-07-01 | Megica Corporation | Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto |
| TWI273664B (en) * | 2004-03-26 | 2007-02-11 | Advanced Semiconductor Eng | Bumping process, bump structure, packaging process and package structure |
| JP4119866B2 (ja) * | 2004-05-12 | 2008-07-16 | 富士通株式会社 | 半導体装置 |
| TWI231028B (en) * | 2004-05-21 | 2005-04-11 | Via Tech Inc | A substrate used for fine-pitch semiconductor package and a method of the same |
| TWI331370B (en) * | 2004-06-18 | 2010-10-01 | Megica Corp | Connection between two circuitry components |
| US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
| US7465654B2 (en) * | 2004-07-09 | 2008-12-16 | Megica Corporation | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
| US8067837B2 (en) * | 2004-09-20 | 2011-11-29 | Megica Corporation | Metallization structure over passivation layer for IC chip |
| US7446399B1 (en) | 2004-08-04 | 2008-11-04 | Altera Corporation | Pad structures to improve board-level reliability of solder-on-pad BGA structures |
| US7452803B2 (en) * | 2004-08-12 | 2008-11-18 | Megica Corporation | Method for fabricating chip structure |
| US7419852B2 (en) * | 2004-08-27 | 2008-09-02 | Micron Technology, Inc. | Low temperature methods of forming back side redistribution layers in association with through wafer interconnects, semiconductor devices including same, and assemblies |
| US7547969B2 (en) | 2004-10-29 | 2009-06-16 | Megica Corporation | Semiconductor chip with passivation layer comprising metal interconnect and contact pads |
| US8294279B2 (en) * | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
| TWI286454B (en) * | 2005-03-09 | 2007-09-01 | Phoenix Prec Technology Corp | Electrical connector structure of circuit board and method for fabricating the same |
| TWI287956B (en) * | 2005-04-11 | 2007-10-01 | Phoenix Prec Technology Corp | Conducting bump structure of circuit board and fabricating method thereof |
| TWI302426B (en) * | 2005-04-28 | 2008-10-21 | Phoenix Prec Technology Corp | Conducting bump structure of circuit board and method for fabricating the same |
| CN1901162B (zh) | 2005-07-22 | 2011-04-20 | 米辑电子股份有限公司 | 连续电镀制作线路组件的方法及线路组件结构 |
| US7378734B2 (en) * | 2006-05-30 | 2008-05-27 | Touchdown Technologies, Inc. | Stacked contact bump |
| JP5279180B2 (ja) * | 2005-10-03 | 2013-09-04 | ローム株式会社 | 半導体装置 |
| KR20080049807A (ko) * | 2005-10-03 | 2008-06-04 | 로무 가부시키가이샤 | 반도체 장치 |
| JP4738971B2 (ja) * | 2005-10-14 | 2011-08-03 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| US7397121B2 (en) * | 2005-10-28 | 2008-07-08 | Megica Corporation | Semiconductor chip with post-passivation scheme formed over passivation layer |
| CN100534263C (zh) * | 2005-11-30 | 2009-08-26 | 全懋精密科技股份有限公司 | 电路板导电凸块结构及其制法 |
| US7700475B1 (en) * | 2006-10-05 | 2010-04-20 | Marvell International Ltd. | Pillar structure on bump pad |
| JP4331769B2 (ja) * | 2007-02-28 | 2009-09-16 | Tdk株式会社 | 配線構造及びその形成方法並びにプリント配線板 |
| TWI343112B (en) * | 2007-08-08 | 2011-06-01 | Unimicron Technology Corp | Package substrate having electrical connection structure and method for fabricating the same |
| US7993979B2 (en) * | 2007-12-26 | 2011-08-09 | Stats Chippac Ltd. | Leadless package system having external contacts |
| JP5337404B2 (ja) * | 2008-05-21 | 2013-11-06 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| KR20100060968A (ko) * | 2008-11-28 | 2010-06-07 | 삼성전기주식회사 | 메탈 포스트를 구비한 기판 및 그 제조방법 |
| TWI394253B (zh) * | 2009-03-25 | 2013-04-21 | 日月光半導體製造股份有限公司 | 具有凸塊之晶片及具有凸塊之晶片之封裝結構 |
| US20110056738A1 (en) * | 2009-09-04 | 2011-03-10 | Phoenix Precision Technology Corporation | Package substrate and manufacturing method thereof |
| US20120267779A1 (en) * | 2011-04-25 | 2012-10-25 | Mediatek Inc. | Semiconductor package |
| US9184144B2 (en) * | 2011-07-21 | 2015-11-10 | Qualcomm Incorporated | Interconnect pillars with directed compliance geometry |
| US8642384B2 (en) * | 2012-03-09 | 2014-02-04 | Stats Chippac, Ltd. | Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability |
| TWI562255B (en) * | 2015-05-04 | 2016-12-11 | Chipmos Technologies Inc | Chip package structure and manufacturing method thereof |
| US9875988B2 (en) * | 2015-10-29 | 2018-01-23 | Semtech Corporation | Semiconductor device and method of forming DCALGA package using semiconductor die with micro pillars |
| US9935024B2 (en) * | 2016-04-28 | 2018-04-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor structure |
| US10068851B1 (en) * | 2017-05-30 | 2018-09-04 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and method for manufacturing the same |
| WO2022075417A1 (ja) * | 2020-10-08 | 2022-04-14 | 株式会社村田製作所 | 基板構造体、モジュール、基板構造体の製造方法、および、モジュールの製造方法 |
| US20260083026A1 (en) * | 2024-09-16 | 2026-03-19 | Texas Instruments Incorporated | Conductive pillar bumps for integrated circuits |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH055278A (ja) | 1991-06-27 | 1993-01-14 | Daido Maruta Senko Kk | セルロース系繊維の防炎加工方法 |
| JP3128878B2 (ja) | 1991-08-23 | 2001-01-29 | ソニー株式会社 | 半導体装置 |
| JP3057130B2 (ja) * | 1993-02-18 | 2000-06-26 | 三菱電機株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
| JP3362545B2 (ja) * | 1995-03-09 | 2003-01-07 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3468386B2 (ja) | 1995-04-17 | 2003-11-17 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| JP2763020B2 (ja) * | 1995-04-27 | 1998-06-11 | 日本電気株式会社 | 半導体パッケージ及び半導体装置 |
| US5847458A (en) * | 1996-05-21 | 1998-12-08 | Shinko Electric Industries Co., Ltd. | Semiconductor package and device having heads coupled with insulating material |
| US5936814A (en) * | 1996-06-03 | 1999-08-10 | Seagate Technology, Inc. | Magnetic recording head using a last insulator to obtain an adjustable take off angle |
| JP3137322B2 (ja) | 1996-07-12 | 2001-02-19 | 富士通株式会社 | 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置 |
| EP1189271A3 (en) | 1996-07-12 | 2003-07-16 | Fujitsu Limited | Wiring boards and mounting of semiconductor devices thereon |
| KR100239695B1 (ko) * | 1996-09-11 | 2000-01-15 | 김영환 | 칩 사이즈 반도체 패키지 및 그 제조 방법 |
| JP2861965B2 (ja) * | 1996-09-20 | 1999-02-24 | 日本電気株式会社 | 突起電極の形成方法 |
| DE19754372A1 (de) * | 1997-03-10 | 1998-09-24 | Fraunhofer Ges Forschung | Chipanordnung und Verfahren zur Herstellung einer Chipanordnung |
| JP3526731B2 (ja) * | 1997-10-08 | 2004-05-17 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
| WO1999036957A1 (en) * | 1998-01-19 | 1999-07-22 | Citizen Watch Co., Ltd. | Semiconductor package |
-
1998
- 1998-12-17 JP JP35922998A patent/JP3577419B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-14 EP EP99310060A patent/EP1011141A3/en not_active Withdrawn
- 1999-12-15 US US09/464,232 patent/US6198169B1/en not_active Expired - Lifetime
- 1999-12-15 KR KR1019990057807A patent/KR100700391B1/ko not_active Expired - Fee Related
-
2000
- 2000-11-21 US US09/717,056 patent/US6380061B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6198169B1 (en) | 2001-03-06 |
| KR100700391B1 (ko) | 2007-03-28 |
| US6380061B1 (en) | 2002-04-30 |
| JP2000183094A (ja) | 2000-06-30 |
| KR20000048152A (ko) | 2000-07-25 |
| EP1011141A2 (en) | 2000-06-21 |
| EP1011141A3 (en) | 2001-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3577419B2 (ja) | 半導体装置およびその製造方法 | |
| JP3386029B2 (ja) | フリップチップ型半導体装置及びその製造方法 | |
| US6972480B2 (en) | Methods and apparatus for packaging integrated circuit devices | |
| TW201834088A (zh) | 晶片封裝方法及封裝結構 | |
| JPH08102474A (ja) | 半導体装置及びその製造方法 | |
| JP2002261190A (ja) | 半導体装置、その製造方法及び電子機器 | |
| JP2006060219A (ja) | 半導体素子の電極構造及びその製造方法 | |
| JP2000236044A (ja) | Cmsコ―トされた超小型電子部品ならびにその製造方法 | |
| JPH10135404A (ja) | 半導体チップモジュール及びその製造方法 | |
| TW201208510A (en) | Circuit board with anchored underfill | |
| JP3481899B2 (ja) | 半導体装置の製造方法 | |
| JP3614828B2 (ja) | チップサイズパッケージの製造方法 | |
| JP3564311B2 (ja) | 柱状電極付き半導体ウエハの製造方法及び半導体装置の製造方法 | |
| JP2004235420A (ja) | 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法 | |
| JP2978902B1 (ja) | Bga型半導体装置とその製造方法 | |
| JPH0845990A (ja) | 樹脂封止型半導体装置の製造方法 | |
| JP4035949B2 (ja) | 配線基板及びそれを用いた半導体装置、ならびにその製造方法 | |
| JP3722784B2 (ja) | 半導体装置 | |
| JP2007508708A (ja) | 電子装置およびその製造方法 | |
| JP3520213B2 (ja) | 柱状電極付き半導体ウエハ及びその製造方法 | |
| JPS621249A (ja) | 半導体装置 | |
| JP3614829B2 (ja) | チップサイズパッケージ | |
| TW201901821A (zh) | 半導體裝置及半導體裝置之製造方法 | |
| JPH04184953A (ja) | 半導体装置の接続方法 | |
| JPH0541469A (ja) | 樹脂封止型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040421 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040524 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040706 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |