JP3581060B2

JP3581060B2 - Thyristor valve protection device

Info

Publication number: JP3581060B2
Application number: JP30163899A
Authority: JP
Inventors: 浩司大西
Original assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Current assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date: 1999-10-22
Filing date: 1999-10-22
Publication date: 2004-10-27
Anticipated expiration: 2019-10-22
Also published as: JP2001128441A

Description

【０００１】
【発明の属する技術分野】
この発明は多数のサイリスタを直列接続してなるサイリスタバルブに過電流が流れた場合の保護機能を有するサイリスタバルブの保護装置に関するものである。
【０００２】
【従来の技術】
図７は、例えば特公昭５３−３３４５９号公報に示された従来のサイリスタバルブの保護装置である。図において、Ｓ１〜Ｓｎは順次直列に接続してサイリスタバルブを構成する複数個のサイリスタ、Ｐ，Ｎはサイリスタバルブの入出力端子、Ｒ１〜ＲｎとＣ１〜Ｃｎはサイリスタの分担電圧を均等化するための抵抗とコンデンサ、ＣＣはサイリスタバルブを構成するサイリスタに点弧パルスを出力する制御回路、ＦＦはフリップフロップであり、制御回路ＣＣから送られてくる点弧パルスによりセットされる。
【０００３】
タイマＴは逆電圧検出回路Ｗの出力信号の時間幅が規定時間の出力信号よりも大きくなると出力信号を出し、フリップフロップＦＦをリセットするもので、サイリスタＳ１〜Ｓｎヘの逆方向電圧が所定時間以上で入力信号を有意とする時限回路である。ＡＮＤはアンド回路であり、順電圧検出回路ＦＶとフリップフロップＦＦがともに出力信号有のとき出力信号を出す。ＤＦは微分回路であり、アンド回路ＡＮＤの出力信号の立ち上がり部分でパルスを出す。ＰＡはパルスアンプであり、微分回路ＤＦからのパルスを増幅し、パルストランスＰＴを介してゲートパルスをすべてのサイリスタＳ１〜Ｓｎのゲートに同時に印加する。
【０００４】
次に動作について説明する。
制御回路ＣＣより点弧パルスが送られてくると、フリップフロップＦＦはセットされる。この時点ではサイリスタＳ１〜Ｓｎには順電圧がかかっているから、フリップフロップＦＦの出力信号と順電圧検出回路ＦＶの出力信号のアンド条件は直ちに成立し、アンド回路ＡＮＤは出力信号を出し、微分回路ＤＦ、パルスアンプＰＡ、パルストランスＰＴを介してすべてのサイリスタＳ１〜Ｓｎのゲートにゲート信号が加えられ、各サイリスタＳ１〜Ｓｎは同時に点弧する。
【０００５】
この点弧によって、サイリスタＳ１〜Ｓｎにかかる順電圧はなくなり、ＦＶの出力信号もなくなる。このサイリスタバルブの通流期間が終わり、電流が変換装置の他のアームのサイリスタバルブに移り、サイリスタの残留蓄積キャリアもなくなると、各サイリスタＳ１〜Ｓｎ、従ってサイリスタバルブに逆電圧が印加される。
【０００６】
【発明が解決しようとする課題】
従来のサイリスタバルブ保護装置は以上のように構成されているので、サイリスタに印加された逆電圧が所定時間以上であるか否かを判断する機能は有しているが、サイリスタが正常にターンオフ可能なサイリスタヘの逆電圧の印加される所定時間は、過電流が流れた場合、過電流が流れていない場合より長くなるため、サイリスタを保護できない不具合が発生するという課題があった。
【０００７】
この発明は以上のような課題を解消するためになされたもので、サイリスタバルブに過電流が流れた場合は、サイリスタが導通状態からターンオフ可能なサイリスタヘの逆電圧の印加される所定時間を、過電流が流れない場合の逆電圧印加時間より長くなるようにして、サイリスタを保護するようにしたサイリスタバルブ保護装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るサイリスタバルブ保護装置は、多数のサイリスタを直列接続してなるサイリスタバルブにおいて、このサイリスタバルブに流れる過電流を検出する過電流検出手段と、前記各サイリスタに所定値以上の逆電圧が印加されたことを検出する逆電圧検出手段と、この逆電圧検出手段からの検出信号に基づいて前記サイリスタのターンオフ時間を決定する第１の時限手段と、前記過電流検出手段からの検出信号に基づいて前記第１の時限手段で決定する前記サイリスタのターンオフ時間を延長する第２の時限手段とを備え、サイリスタ制御手段は外部から通電開始信号および通電完了信号を受けて前記サイリスタのターンオンおよびターンオフを制御するものである。
【０００９】
この発明に係るサイリスタバルブ保護装置のサイリスタ制御手段は、通電開始信号をセット信号とし通電完了信号をリセット信号として入力する第１のフリップフロップと、この第１のフリップフロップの出力信号をセット信号とし第１の時限回路の出力信号をリセット信号として入力する第２のフリップフロップと、この第２のフリップフロップの出力信号と順電圧検出手段の出力信号とのＡＮＤ条件を得る第１のＡＮＤ回路とを備え、パルス増幅器は前記第１のＡＮＤ回路の出力信号を受けてサイリスタバルブを構成する各サイリスタのゲートにゲート信号を与えるものである。
【００１０】
この発明に係るサイリスタバルブ保護装置の順電圧検出手段は、サイリスタに所定値以上の順電圧が印加されたことを判断する順電圧検出回路と、各サイリスタ毎に接続された順電圧検出回路の出力信号のＯＲ条件を求める第１のＯＲ回路とからなるものである。
【００１１】
この発明に係るサイリスタバルブ保護装置の第１の時限手段は、逆電圧検出手段からの検出信号が連続して有意になった時点から時限ＴＤ１後に出力信号を有意とする第１の時限回路および該時限ＴＤ１より長い時限ＴＤ４後に出力信号を有意とする第４の時限回路と、第４のＡＮＤ回路の出力信号の無意と前記第１の時限回路の出力信号の有意のＡＮＤ条件成立で出力信号を有意とする第２のＡＮＤ回路と、前記第４の時限回路の出力信号と後記第４のＡＮＤ回路の出力信号のＡＮＤ条件が成立すると出力信号を有意とする第３のＡＮＤ回路と、前記第２のＡＮＤ回路の出力信号と前記第３のＡＮＤ回路の出力信号のＯＲ条件が成立すると出力信号を有意とする第２のＯＲ回路からなり、第２の時限手段は、過電流検出手段の出力信号を記憶する信号ラッチ回路と、この信号ラッチ回路の出力信号が有意になった時点から時限ＴＤ２後に出力信号を有意とする第２の時限回路および該時限ＴＤ２より長い時限ＴＤ３後に出力信号を有意とする第３の時限回路と、前記第２の時限回路の出力信号が有意で前記第３の時限回路の出力信号が無意のＡＮＤ条件が成立すると出力信号を有意とする第４のＡＮＤ回路とからなるものである。
【００１２】
この発明に係るサイリスタバルブ保護装置の第２の時限手段は、第１のフリップフロップの出力信号の反転信号と第１のＡＮＤ回路の出力信号のＡＮＤ条件が成立すると出力信号を有意とする第５のＡＮＤ回路と、この第５のＡＮＤ回路の出力信号をセット信号とし第２のフリップフロップの出力信号の反転信号をリセット信号とする第３のフリップフロップ回路と、この第３のフリップフロップ回路の出力信号と過電流検出回路の出力信号を記憶する信号ラッチ回路の出力信号とのＡＮＤ条件が成立すると出力信号を有意とする第６のＡＮＤ回路とからなるものである。
【００１３】
この発明に係るサイリスタバルブ保護装置の過電流検出回路は、電流を検出する電流センサと、この電流センサの出力信号が設定値より大きい場合に過電流が流れたとする過電流検出回路とからなるものである。
【００１４】
この発明に係るサイリスタバルブ保護装置の逆電圧検出手段は、サイリスタに逆電圧が印加されたと判断する逆電圧検出回路と、各サイリスタ毎に接続された前記逆電圧検出回路の出力信号のＡＮＤ条件を求める第７のＡＮＤ回路とからなるものである。
【００１５】
【発明の実施の形態】
以下、この発明を実施の一形態について説明する。
実施の形態１．
図１はこの発明の実施の形態１によるサイリスタバルブの保護装置を示す回路図である。図において、１は多数のサイリスタＳ１〜Ｓｎを直列接続してなるサイリスタバルブ、２はサイリスタバルブ１に流れる電流を検出する電流センサ、３は電流センサ２の出力信号を受信し受信値が所定値より大きい場合に過電流が流れたとし出力信号を有意とする過電流検出回路であり、電流センサ２とにより過電流検出手段Ｉを構成している。
【００１６】
４は過電流検出回路３の出力信号を記憶する信号ラッチ回路（以下、ＦＦ４と称する）、５はＦＦ４の出力信号を入力とし、入力信号が有意になった時点から時限ＴＤ２後に出力信号を有意とする第２の時限回路（以下、時限回路５と称する）、６はＦＦ４の出力信号を入力とし、入力信号が有意になった時点から第３の時限ＴＤ３後に出力信号を有意とする第３の時限回路（以下、時限回路６と称する）、７は時限回路５の出力信号が有意で時限回路６の出力信号が無意のＡＮＤ条件が成立すると出力信号を有意とする第４のＡＮＤ回路（以下、ＡＮＤ回路７と称する）であり、このＦＦ４、時限回路５，６、ＡＮＤ回路７とにより第２の時限手段ＩＩを構成している。
【００１７】
８ａ〜８ｎはサイリスタＳａ〜ＳｎのＡ・Ｋ間（アナード・カソード間）に接続され該サイリスタヘの逆電圧印加が所定値以上となると、サイリスタに逆電圧が印加されたと判断し出力信号を有意とする逆電圧検出回路、９は各逆電圧検出回路８ａ〜８ｎの全出力信号のＡＮＤ条件が成立すると出力信号を有意とする第７のＡＮＤ回路（以下、ＡＮＤ回路９と称する）であり、上記逆電圧検出回路８ａ〜８ｎとにより逆電圧検出手段ＩＩＩを構成している。
【００１８】
１０はＡＮＤ回路９の出力信号が連続して有意である時間を計測し、計測時間が所定値ＴＤ１を超過した場合に出力信号を有意とする第１の時限回路（以下、時限回路１０と称する）、ｌ１はＡＮＤ回路９の出力信号が連続して有意である時間を計測し、計測時間が所定値ＴＤ４を超過した場合に出力信号を有意とする時限回路（以下、時限回路１１と称する）、１２はＡＮＤ回路７の出力信号無意と時限回路１０の出力信号有意のＡＮＤ条件成立で出力信号を有意とする第２のＡＮＤ回路（以下、ＡＮＤ回路１２と称する）、１３は時限回路１１の出力信号とＡＮＤ回路７の出力信号のＡＮＤ条件が成立すると出力信号を有意とする第３のＡＮＤ回路（以下、ＡＮＤ回路１３と称する）、１４はＡＮＤ回路１２の出力信号とＡＮＤ回路１３の出力信号のＯＲ条件が成立すると出力信号を有意とする第２のＯＲ回路（以下、ＯＲ回路１４と称する）であり、上記時限回路１０，１１、ＡＮＤ回路１２，１３、ＯＲ回路１４とにより第１の時限手段ＩＶを構成している。
【００１９】
１７ａ〜１７ｎはサイリスタＳａ〜ＳｎのＡ・Ｋ間に接続され該サイリスタヘの順方向印加電圧が所定値以上となると、サイリスタに順電圧が印加されたと判断し出力信号を有意とする順電圧検出回路、１８は各順電圧検出回路の全出力信号のＯＲ条件が成立すると出力信号を有意とする第１のＯＲ回路（以下、ＯＲ回路１８と称する）であり、順電圧検出回路１７とで順電圧検出手段Ｖを構成している。
【００２０】
１５はセット信号としてサイリスタバルブ通電開始信号を受信し、リセット信号として通電完了信号を受信するリセット入力優先の第１のフリップフロップ（以下、ＦＦ１５と称する）、１６はＦＦ１５の出力信号をセット信号として受信し、ＯＲ回路１４の出力信号をリセット入力信号とするセット入力優先の第２のフリップフロップ回路（以下、ＦＦ１６と称する）、１９は上記ＦＦ１６の出力信号とＯＲ回路１８の出力信号のＡＮＤ条件が成立した時点で出力信号を有意とする第１のＡＮＤ回路（以下、ＡＮＤ回路１９と称する）、２０はＡＮＤ回路１９の出力信号が有意となると、上記サイリスタバルブにゲート信号を出力するパルス増幅器であり、上記ＦＦ１５，１６、順電圧検出手段Ｖ、ＡＮＤ回路１９、パルス増幅器２０とによりサイリスタ制御手段ＶＩを構成している。
【００２１】
次に動作について説明する。
図２，図３は動作を説明するタイミングチャートであり、図２は過電流が流れていない場合、図３は過電流が流れている場合である。ＦＦ１５は時刻ｔ１にセット端子に通電開始信号を受けると、出力信号を有意としてＦＦ１６の出力信号も有意とする。このとき、サイリスタバルブの端子Ｐ・Ｎ間に順電圧が印加されていると、ＡＮＤ回路１９は順電圧検出手段Ｖからの出力信号とＦＦ１６からの出力信号のＡＮＤ条件成立によって出力信号を有意とし、パルス増幅器２０はＡＮＤ回路１９の出力信号を受けて作動を開始し、各サイリスタのゲートにゲート信号を出力してターンオンさせる。サイリスタＳａ〜Ｓｎのターンオン後は順電圧がなくなり、この結果、ＡＮＤ回路１９はＡＮＤ条件が不成立となり、パルス増幅器２０もゲートに対するゲート信号の出力を停止する。
【００２２】
そして、時刻ｔ２にサイリスタバルブの端子Ｐ・Ｎ間に逆電圧が印加されると、逆電圧検出回路８が各サイリスタの逆電圧を検出し、ＡＮＤ回路９のＡＮＤ条件が成立すると、このＡＮＤ回路９の出力信号を受けて時限回路１０，１１が作動し、サイリスタバルブに過電流が流れていなければ、時限ＴＤ１経過後に時限回路１０の出力信号と第２の時限手段ＩＩの出力信号無意とのＡＮＤ条件成立によって、ＯＲ回路１４を介してＦＦ１６をリセットする。つまり、サイリスタ制御手段ＶＩをサイリスタに逆電圧が印加されてから時限ＴＤ１後にリセットする。以後、サイリスタに順電圧が印加された状態において、通電開始信号が供給される度に上記の動作を順次繰り返す。
一方、図３に示すように、時刻ｔ５でサイリスタバルブに過電流が流れると、過電流検出回路３が過電流を検出して出力信号を有意とし、この出力信号によって、通電開始信号を停止し、通電完了信号を発生するように不図示の信号発生回路を制御する。これと同時に、過電流検出回路３の出力信号をＦＦ４でラッチし、このＦＦ４の出力信号で時限回路５，６を作動させ、時限回路５は時限ＴＤ２後に、時限回路６は時限ＴＤ３後に出力信号を有意とする。
【００２３】
このような状態において、時刻ｔ６にサイリスタバルブの端子Ｐ・Ｎ間に逆電圧が印加されると、逆電圧検出回路８が各サイリスタの逆電圧を検出し、ＡＮＤ回路９のＡＮＤ条件が成立すると、このＡＮＤ回路９の出力信号を受けて時限回路１０，１１が作動し、時限回路１０は時限ＴＤ１後に、時限回路１１はＴＤ４後に出力信号を有意とする。しかし、過電流発生の場合はサイリスタバルブの端子Ｐ・Ｎ間に逆電圧が印加される期間が短く、時限ＴＤ１より長くなるまではＦＦ１６に対しリセット信号を供給することができない。従って、次の周期で入出力端子間に順電圧が印加されると、サイリスタバルブは再び導通して過電流が流れることになる。
【００２４】
一方、過電流が検出された後、時限ＴＤ２が経過後は時限回路５の出力が有意となるので、この時限ＴＤ２後の時刻ｔ９にサイリスタバルブの端子Ｐ・Ｎ間に逆電圧が印加され、逆電圧検出回路８が各サイリスタの逆電圧を検出し、ＡＮＤ回路９のＡＮＤ条件が成立すると、このＡＮＤ回路９の出力信号を受けて時限回路１０が時限ＴＤ１後に出力信号を有意とする。このとき、既に時限回路５の出力信号が有意になっているため、ＡＮＤ回路１２はＡＮＤ条件が成立しない。
【００２５】
しかし、これより後の時刻ｔ１０に時限回路１１の出力信号が有意になると、この時限回路１１の出力信号と時限回路５の出力信号とを入力するＡＮＤ回路１３のＡＮＤ条件が成立し、このＡＮＤ回路１３の出力信号でＦＦ１６をリセットする。つまり、サイリスタに逆電圧が印加されてからサイリスタ制御回路をリセットするまでの時間は、過電流が流れない場合は時限回路１０の時限ＴＤ１で、過電流が流れた場合は時限ＴＤ１よりも長い時限回路１１の時限ＴＤ４でリセットすることになる。
【００２６】
以上のように、この実施の形態１によれば、過電流が流れた場合は、サイリスタが正常にターンオフ可能な逆電圧印加時間を、過電流が流れない場合の時限ＴＤ１よりも長い時限ＴＤ４とすることができ、サイリスタを保護することができる。
また、第２の時限手段ＩＩの出力によって、第１の時限手段ＩＶを制御するように構成したので、過電流検出開始から第１の時限手段ＩＶ内の時限回路１０から時限回路１１への切換え有効期間を任意に選択できる。つまり、過電流検出回路の出力をラッチするＦＦ４の出力で直接第１の時限手段ＩＶを制御するようにすると、ラッチ回路をリセットするリセット信号を得るための構成が別途必要となり、任意に時限回路切換え有効期間を選定することには不適切である。
【００２７】
実施の形態２．
図４はこの発明の実施の形態２によるサイリスタバルブの保護装置を示す回路図であり、図において、２１はＦＦ１５の出力信号の反転信号とＡＮＤ回路１９の出力信号のＡＮＤ条件が成立すると出力信号を有意とするＡＮＤ回路、２２はＡＮＤ回路２１の出力信号をセット信号としＦＦ１６の出力信号の反転信号をリセット信号とするフリップフロップ回路（以下、ＦＦ２２と称す）、２３はＦＦ２２の出力信号とＦＦ４の出力信号とのＡＮＤ条件が成立すると出力信号を有意とする第８のＡＮＤ回路である。なお、他の構成は前記図１に示す構成と同じであるから、同一部分には同一符号を付して重複説明を省略する。
【００２８】
次に動作について説明する。
図５，図６は動作を説明するタイミングチャートであり、図５は過電流が流れていない場合、図６は過電流が流れている場合である。ＦＦ１５は時刻ｔ１にセット端子に通電開始信号を受けると、出力信号を有意としてＦＦ１６の出力信号も有意とする。
【００２９】
このとき、サイリスタバルブの端子Ｐ・Ｎ間に順電圧が印加されると、ＡＮＤ回路１９は順電圧検出手段Ｖからの出力信号とＦＦ１６からの出力信号のＡＮＤ条件成立によって出力信号を有意とし、パルス増幅器２０はＡＮＤ回路１９の出力信号を受けて作動を開始し、各サイリスタのゲートにパルスを与えてターンオンさせる。サイリスタＳ１〜Ｓｎのターンオン後は順電圧がなくなり、ＡＮＤ回路１９はＡＮＤ条件が不成立となり、パルス増幅器２０もゲート信号の出力信号を停止する。
【００３０】
そして、時刻ｔ２にサイリスタバルブの端子Ｐ・Ｎ間に逆電圧が印加されると、逆電圧検出回路８が各サイリスタの逆電圧を検出し、ＡＮＤ回路９のＡＮＤ条件が成立すると、このＡＮＤ回路９の出力信号を受けて時限回路１０，１１が作動し、サイリスタバルブに過電流が流れていなければ、時限ＴＤ１の経過後に時限回路１０の出力信号と第２の時限手段ＩＩの出力信号の無意とのＡＮＤ条件成立によって、ＯＲ回路１４を介してＦＦ１６をリセットする。つまり、サイリスタ制御手段ＶＩをサイリスタに逆電圧が印加されてから時限ＴＤ１後にリセットする。
【００３１】
一方、図６に示すように、時刻ｔ５でサイリスタバルブに過電流が流れると、過電流検出回路３が過電流を検出して出力信号を有意とし、この出力信号によって、通電開始信号を停止し、通電完了信号を発生するように不図示の信号発生回路を制御する。このため、ＦＦ１５はリセットされると同時に、過電流検出回路３の出力信号をＦＦ４でラッチする。以上の動作は図１に示した実施の形態１の場合と同じである。
【００３２】
このような状態において、ＦＦ１５の出力信号の反転信号とＡＮＤ回路１９の出力信号のＡＮＤ条件が成立すると、このＡＮＤ条件の成立によってＡＮＤ回路２１が出力信号を有意とする。この出力信号を受けてＦＦ２２がセット状態となり、このＦＦ２２の出力信号とＦＦ４の出力信号とによりＡＮＤ回路２３のＡＮＤ条件が成立する。一方、上記のように過電流が流れた後に再び時刻ｔ６で逆電圧が生じ、ＡＮＤ回路９の出力信号を受けて作動を開始した時限回路１０の出力信号が有意になっても、ＡＮＤ回路１２はＡＮＤ条件が成立しない。
【００３３】
しかし、これより後の時刻ｔ１０に時限回路１１の出力信号が有意になると、この時限回路１１の出力信号とＡＮＤ回路２３の出力信号とを入力するＡＮＤ回路１３のＡＮＤ条件が成立し、このＡＮＤ回路１３の出力信号でＦＦ１６をリセットする。つまり、サイリスタに逆電圧が印加されてからサイリスタ制御回路をリセットするまでの時間が、過電流が流れない場合は時限回路１０の時限ＴＤ１で、過電流が流れた場合は時限ＴＤ１よりも長い時限回路１１の時限ＴＤ４でリセットする。
【００３４】
また、実施の形態１でも述べたように、サイリスタに印加される逆電圧の印加時間が時限回路１０の時限ＴＤ１より短い場合は、ＡＮＤ回路１２，１３は何れもＡＮＤ条件を成立させることができないので、サイリスタ制御回路をリセットすることができず、サイリスタに順電圧が印加されると、ＡＮＤ回路１９のＡＮＤ条件成立によって、パルス増幅器２０からゲート信号が出力信号されると、サイリスタは再び導通することになる。
【００３５】
以上のように、この実施の形態２によれば、過電流が流れた場合は、サイリスタが正常にターンオフ可能な逆電圧印加時間を、過電流が流れない場合よりも長くすることができ、サイリスタを保護することができる。
また、第２の時限手段ＩＩを構成するＦＦ２２は、サイリスタバルブの通電完了期間において、サイリスタへの逆電圧期間が規定値以下であった場合、ＦＦ１５とＡＮＤ回路１９とのＡＮＤ条件成立時動作する。このＦＦ２２とＦＦ４とのＡＮＤ条件をＡＮＤ回路２３で取ることにより、過電流検出期間時の時限回路１０から時限回路１１への切換へは、過電流検出期間におけるサイリスタへの逆電圧期間が時限回路１１より短い限り、実施の形態１におけるような時限回路を含む第２の時限手段ＩＩを用いることなく、継続して行うことができる。
【００３６】
【発明の効果】
以上のように、この発明によれば、サイリスタバルブに過電流が流れた場合は、サイリスタが導通状態からターンオフ可能なサイリスタヘの逆電圧の印加される所定時間を、過電流が流れない場合の逆電圧印加時間より長くなるように構成したので、サイリスタバルブに過電流が如何なる時間継続しても、導通状態からターンオフ可能なサイリスタヘの逆電圧の印加時間を所定時間に切り替えることができ、ターンオフ時における衝撃からサイリスタを保護することができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるサイリスタバルブの保護装置を示す回路図である。
【図２】この実施の形態１の過電流が流れていない場合の動作を説明するためのタイミング図である。
【図３】この実施の形態１の過電流が流れている場合の動作を説明するためのタイミング図である。
【図４】この発明の実施の形態２によるサイリスタバルブの保護装置を示す回路図である。
【図５】この実施の形態２の過電流が流れていない場合の動作を説明するためのタイミング図である。
【図６】この実施の形態２の過電流が流れている場合の動作を説明するためのタイミング図である。
【図７】従来のサイリスタバルブの保護装置を示す回路図である。
【符号の説明】
１サイリスタバルブ、２電流センサ、３過電流検出回路、４ＦＦ、５時限回路、６時限回路、７ＡＮＤ回路、８逆電圧検出回路、９ＡＮＤ回路、１０時限回路、ｌ１時限回路、１２ＡＮＤ回路、１３ＡＮＤ回路、１４ＯＲ回路、１５ＦＦ、１６ＦＦ、１７順電圧検出回路、１８ＯＲ回路、１９ＡＮＤ回路、２０パルス増幅器、２１ＡＮＤ回路、２２ＦＦ、２３ＡＮＤ回路、Ｉ過電流検出手段、ＩＩ第２の時限手段、ＩＩＩ逆電圧検出手段、ＩＶ第１の時限手段、Ｖ順電圧検出手段、ＶＩサイリスタ制御手段。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a thyristor valve protection device having a protection function when an overcurrent flows through a thyristor valve formed by connecting a large number of thyristors in series.
[0002]
[Prior art]
FIG. 7 shows a conventional thyristor valve protection device disclosed in Japanese Patent Publication No. 53-33459. In the figure, S1 to Sn are sequentially connected in series to form a plurality of thyristor valves, P and N are input / output terminals of the thyristor valve, and R1 to Rn and C1 to Cn equalize the shared voltage of the thyristor. Is a control circuit for outputting a firing pulse to a thyristor constituting a thyristor valve, and FF is a flip-flop, which is set by the firing pulse sent from the control circuit CC.
[0003]
The timer T outputs an output signal when the time width of the output signal of the reverse voltage detection circuit W becomes larger than the output signal of the specified time, and resets the flip-flop FF. The reverse voltage to the thyristors S1 to Sn is set for a predetermined time. This is the time limit circuit that makes the input signal significant. AND denotes an AND circuit, which outputs an output signal when both the forward voltage detection circuit FV and the flip-flop FF have an output signal. DF is a differentiating circuit that emits a pulse at the rising edge of the output signal of the AND circuit AND. PA is a pulse amplifier which amplifies the pulse from the differentiating circuit DF and simultaneously applies a gate pulse to the gates of all the thyristors S1 to Sn via a pulse transformer PT.
[0004]
Next, the operation will be described.
When the ignition pulse is sent from the control circuit CC, the flip-flop FF is set. At this time, since a forward voltage is applied to the thyristors S1 to Sn, the AND condition of the output signal of the flip-flop FF and the output signal of the forward voltage detection circuit FV is immediately satisfied, and the AND circuit AND outputs the output signal and differentiates. A gate signal is applied to the gates of all the thyristors S1 to Sn via the circuit DF, the pulse amplifier PA, and the pulse transformer PT, and the thyristors S1 to Sn fire simultaneously.
[0005]
Due to this firing, the forward voltage applied to the thyristors S1 to Sn disappears, and the output signal of the FV also disappears. When the conduction period of the thyristor valve is over and the current is transferred to the thyristor valve of the other arm of the converter and the residual accumulated carriers of the thyristor are exhausted, a reverse voltage is applied to each of the thyristors S1 to Sn, and thus the thyristor valve.
[0006]
[Problems to be solved by the invention]
Since the conventional thyristor valve protection device is configured as described above, it has a function to determine whether the reverse voltage applied to the thyristor is longer than a predetermined time, but the thyristor can turn off normally The predetermined time during which the reverse voltage is applied to the thyristor is longer when an overcurrent flows than when no overcurrent flows, and there is a problem in that a problem occurs in which the thyristor cannot be protected.
[0007]
The present invention has been made to solve the above problems, and when an overcurrent flows through a thyristor valve, a predetermined time during which a reverse voltage is applied to a thyristor capable of turning off the thyristor from a conductive state is exceeded. It is an object of the present invention to obtain a thyristor valve protection device that is longer than a reverse voltage application time when no current flows to protect a thyristor.
[0008]
[Means for Solving the Problems]
In a thyristor valve protection device according to the present invention, in a thyristor valve in which a large number of thyristors are connected in series, an overcurrent detection means for detecting an overcurrent flowing through the thyristor valve, and a reverse voltage of a predetermined value or more applied to each of the thyristors. Reverse voltage detecting means for detecting that the voltage has been applied; first time limiting means for determining a turn-off time of the thyristor based on a detection signal from the reverse voltage detecting means; and a detection signal from the overcurrent detecting means. A second time limiter for extending the turn-off time of the thyristor determined by the first time limiter on the basis of the thyristor control means. Is controlled.
[0009]
The thyristor control means of the thyristor valve protection device according to the present invention includes a first flip-flop that receives an energization start signal as a set signal and an energization completion signal as a reset signal, and an output signal of the first flip-flop as a set signal. A second flip-flop for inputting an output signal of the first timed circuit as a reset signal, a first AND circuit for obtaining an AND condition between an output signal of the second flip-flop and an output signal of the forward voltage detecting means; The pulse amplifier receives the output signal of the first AND circuit and applies a gate signal to the gate of each thyristor constituting the thyristor valve.
[0010]
The forward voltage detecting means of the thyristor valve protection device according to the present invention includes a forward voltage detecting circuit for determining that a forward voltage of a predetermined value or more is applied to the thyristor, and an output of the forward voltage detecting circuit connected to each thyristor. And a first OR circuit for obtaining an OR condition of the signal.
[0011]
The first time limiter of the thyristor valve protection device according to the present invention includes a first time limiter circuit that makes the output signal significant after a time limit TD1 from a point in time when the detection signal from the reverse voltage detection means becomes significant continuously. A fourth timing circuit that makes the output signal significant after a time period TD4 longer than the time period TD1, and an output signal that is generated when the output signal of the fourth AND circuit is insignificant and the significant AND condition of the output signal of the first time circuit is satisfied. A second AND circuit that is significant; a third AND circuit that is significant when an AND condition of an output signal of the fourth timed circuit and an output signal of a fourth AND circuit described later is satisfied; A second OR circuit that makes the output signal significant when an OR condition of the output signal of the second AND circuit and the output signal of the third AND circuit is satisfied. Write the signal A second timed circuit that makes the output signal significant after a time period TD2 from the time when the output signal of the signal latch circuit becomes significant, and a second timed circuit that makes the output signal significant after a time period TD3 longer than the time period TD2. And a fourth AND circuit which makes the output signal significant when the output signal of the second timed circuit is significant and the output signal of the third timed circuit is a meaningless AND condition. It is.
[0012]
The second time limiter of the thyristor valve protection device according to the present invention includes a fifth time limiter that makes the output signal significant when an AND condition between the inverted signal of the output signal of the first flip-flop and the output signal of the first AND circuit is satisfied. , A third flip-flop circuit using the output signal of the fifth AND circuit as a set signal, and a reset signal as an inverted signal of the output signal of the second flip-flop, and a third flip-flop circuit of the third flip-flop circuit. A sixth AND circuit that makes the output signal significant when an AND condition is satisfied between the output signal and the output signal of the signal latch circuit that stores the output signal of the overcurrent detection circuit.
[0013]
An overcurrent detection circuit of a thyristor valve protection device according to the present invention includes a current sensor that detects a current, and an overcurrent detection circuit that determines that an overcurrent flows when an output signal of the current sensor is larger than a set value. It is.
[0014]
The reverse voltage detection means of the thyristor valve protection device according to the present invention includes a reverse voltage detection circuit that determines that a reverse voltage has been applied to the thyristor, and an AND condition of an output signal of the reverse voltage detection circuit connected to each thyristor. And a seventh AND circuit to be obtained.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described.
Embodiment 1 FIG.
FIG. 1 is a circuit diagram showing a thyristor valve protection device according to Embodiment 1 of the present invention. In FIG. 1, reference numeral 1 denotes a thyristor valve formed by connecting a number of thyristors S1 to Sn in series, 2 denotes a current sensor for detecting a current flowing through the thyristor valve 1, 3 denotes an output signal of the current sensor 2 and a received value is a predetermined value. This is an overcurrent detection circuit that makes an output signal significant when an overcurrent flows when the value is larger than that. The overcurrent detection means I is constituted by the current sensor 2.
[0016]
Reference numeral 4 denotes a signal latch circuit (hereinafter referred to as FF4) for storing an output signal of the overcurrent detection circuit 3. Reference numeral 5 denotes an input of an output signal of the FF4, and the output signal becomes significant TD2 after the time when the input signal becomes significant. The second timed circuit (hereinafter, referred to as timed circuit 5), which receives the output signal of FF4 as input, and makes the output signal significant after the third timed TD3 from the time when the input signal becomes significant (Hereinafter referred to as timed circuit 6), and a fourth AND circuit (7) which makes the output signal significant when the output signal of timed circuit 5 is significant and the output signal of timed circuit 6 is insignificant when an AND condition is satisfied. Hereinafter, this circuit is referred to as an AND circuit 7), and the FF 4, the time circuits 5, 6, and the AND circuit 7 constitute a second time means II.
[0017]
8a to 8n are connected between A and K of the thyristors Sa to Sn (between the anode and the cathode), and when the application of the reverse voltage to the thyristor becomes a predetermined value or more, it is determined that the reverse voltage has been applied to the thyristor, and the output signal is significant. The reverse voltage detection circuit 9 is a seventh AND circuit (hereinafter referred to as an AND circuit 9) that makes the output signal significant when the AND conditions of all the output signals of the respective reverse voltage detection circuits 8a to 8n are satisfied. The reverse voltage detecting circuits 8a to 8n constitute reverse voltage detecting means III.
[0018]
Reference numeral 10 denotes a first timed circuit (hereinafter referred to as a timed circuit 10) that measures the time during which the output signal of the AND circuit 9 is continuously significant and makes the output signal significant when the measured time exceeds a predetermined value TD1. ), 11 is a timed circuit that measures the time during which the output signal of the AND circuit 9 is continuously significant and makes the output signal significant when the measured time exceeds a predetermined value TD4 (hereinafter referred to as timed circuit 11). , 12 are a second AND circuit (hereinafter referred to as an AND circuit 12) which makes the output signal significant when the AND signal output signal of the AND circuit 7 is meaningless and the output signal of the timed circuit 10 is significant. A third AND circuit (hereinafter referred to as an AND circuit 13) which makes the output signal significant when an AND condition between the output signal and the output signal of the AND circuit 7 is satisfied, and a third AND circuit 14 and an output signal of the AND circuit 12. A second OR circuit (hereinafter, referred to as an OR circuit 14) that makes the output signal significant when an OR condition of the output signal is satisfied, and is provided by the timed circuits 10, 11, AND circuits 12, 13, and the OR circuit 14, This constitutes one time limit means IV.
[0019]
Reference numerals 17a to 17n are connected between A and K of the thyristors Sa to Sn, and when a forward applied voltage to the thyristor becomes a predetermined value or more, a forward voltage detecting circuit which determines that a forward voltage has been applied to the thyristor and makes an output signal significant. , 18 are first OR circuits (hereinafter referred to as OR circuits 18) which make the output signal significant when the OR condition of all the output signals of each forward voltage detection circuit is satisfied. It constitutes the detection means V.
[0020]
Reference numeral 15 denotes a first flip-flop (hereinafter, referred to as FF15) which receives a thyristor valve energization start signal as a set signal and receives an energization completion signal as a reset signal. A second flip-flop circuit (hereinafter, referred to as FF16) which receives and outputs the output signal of the OR circuit 14 as a reset input signal (hereinafter, referred to as FF16), 19 is an AND condition between the output signal of the FF16 and the output signal of the OR circuit 18 Is a first AND circuit (hereinafter referred to as an AND circuit 19) that makes the output signal significant when the condition is satisfied, and a pulse amplifier 20 that outputs a gate signal to the thyristor valve when the output signal of the AND circuit 19 becomes significant. And the FFs 15 and 16, the forward voltage detection means V, the AND circuit 19, and the pulse amplifier 20 Ri constitute a thyristor control unit VI.
[0021]
Next, the operation will be described.
2 and 3 are timing charts for explaining the operation. FIG. 2 shows a case where no overcurrent flows, and FIG. 3 shows a case where an overcurrent flows. When the FF 15 receives the energization start signal at the set terminal at time t1, the output signal is significant and the output signal of the FF 16 is also significant. At this time, if a forward voltage is applied between the terminals P and N of the thyristor valve, the AND circuit 19 makes the output signal significant by satisfying the AND condition of the output signal from the forward voltage detection means V and the output signal from the FF 16. The pulse amplifier 20 starts operating in response to the output signal of the AND circuit 19, and outputs a gate signal to the gate of each thyristor to turn it on. After the thyristors Sa to Sn are turned on, the forward voltage disappears. As a result, the AND circuit 19 does not satisfy the AND condition, and the pulse amplifier 20 also stops outputting the gate signal to the gate.
[0022]
Then, when a reverse voltage is applied between the terminals P and N of the thyristor valve at time t2, the reverse voltage detection circuit 8 detects the reverse voltage of each thyristor, and when the AND condition of the AND circuit 9 is satisfied, this AND circuit 9, the timed circuits 10 and 11 are activated, and if no overcurrent flows through the thyristor valve, the output signal of the timed circuit 10 and the output signal of the second timed means II are insignificant after the elapse of the timed TD1. The FF 16 is reset via the OR circuit 14 when the AND condition is satisfied. That is, the thyristor control means VI is reset after the time limit TD1 has elapsed after the reverse voltage is applied to the thyristor. Thereafter, in the state where the forward voltage is applied to the thyristor, the above operation is sequentially repeated each time the energization start signal is supplied.
On the other hand, as shown in FIG. 3, when an overcurrent flows through the thyristor valve at time t5, the overcurrent detection circuit 3 detects the overcurrent and makes the output signal significant, and the output start signal is stopped by this output signal. , A signal generation circuit (not shown) is controlled so as to generate an energization completion signal. At the same time, the output signal of the overcurrent detection circuit 3 is latched by the FF 4, and the output signals of the FF 4 are used to operate the timed circuits 5, 6, and the timed circuit 5 outputs the output signal after the time TD3 and the timed circuit 6 outputs the output signal after the time TD3. Is significant.
[0023]
In this state, when a reverse voltage is applied between the terminals P and N of the thyristor valve at time t6, the reverse voltage detection circuit 8 detects the reverse voltage of each thyristor, and when the AND condition of the AND circuit 9 is satisfied. In response to the output signal of the AND circuit 9, the timed circuits 10 and 11 operate. The timed circuit 10 makes the output signal significant after the time TD1 and the timed circuit 11 makes the output signal significant after the time TD4. However, when an overcurrent occurs, the period during which the reverse voltage is applied between the terminals P and N of the thyristor valve is short, and the reset signal cannot be supplied to the FF 16 until the period exceeds the time limit TD1. Therefore, when a forward voltage is applied between the input and output terminals in the next cycle, the thyristor valve conducts again and an overcurrent flows.
[0024]
On the other hand, after the detection of the overcurrent, the output of the timing circuit 5 becomes significant after the elapse of the time period TD2. Therefore, at time t9 after the time period TD2, a reverse voltage is applied between the terminals P and N of the thyristor valve, When the reverse voltage detection circuit 8 detects the reverse voltage of each thyristor and the AND condition of the AND circuit 9 is satisfied, the output signal of the AND circuit 9 is received and the timed circuit 10 makes the output signal significant after the timed TD1. At this time, since the output signal of the timer circuit 5 has already become significant, the AND circuit 12 does not satisfy the AND condition.
[0025]
However, if the output signal of the timed circuit 11 becomes significant at time t10 later than this, the AND condition of the AND circuit 13 that inputs the output signal of the timed circuit 11 and the output signal of the timed circuit 5 is satisfied, and this AND condition is satisfied. The FF 16 is reset by the output signal of the circuit 13. In other words, the time from when the reverse voltage is applied to the thyristor to when the thyristor control circuit is reset is a time period TD1 of the timed circuit 10 when no overcurrent flows, and a time period longer than the time period TD1 when an overcurrent flows. The reset is performed in the time period TD4 of the circuit 11.
[0026]
As described above, according to the first embodiment, when an overcurrent flows, the reverse voltage application time during which the thyristor can normally turn off is set to the time period TD4 longer than the time period TD1 when no overcurrent flows. Can protect the thyristor.
Further, since the first time limit means IV is controlled by the output of the second time limit means II, the switching from the time limit circuit 10 to the time limit circuit 11 in the first time limit means IV from the start of overcurrent detection. The validity period can be arbitrarily selected. In other words, if the first timing means IV is directly controlled by the output of the FF 4 that latches the output of the overcurrent detection circuit, a configuration for obtaining a reset signal for resetting the latch circuit is required separately. It is not appropriate to select the switching validity period.
[0027]
Embodiment 2 FIG.
FIG. 4 is a circuit diagram showing a protection device for a thyristor valve according to Embodiment 2 of the present invention. In FIG. , A flip-flop circuit (hereinafter, referred to as FF22) using the output signal of the AND circuit 21 as a set signal, and an inverted signal of the output signal of the FF16 as a reset signal, and 23 an output signal of the FF22 and FF4. An eighth AND circuit which makes the output signal significant when an AND condition with the output signal of the above is satisfied. Since the other configuration is the same as the configuration shown in FIG. 1, the same portions are denoted by the same reference numerals, and redundant description will be omitted.
[0028]
Next, the operation will be described.
5 and 6 are timing charts for explaining the operation. FIG. 5 shows a case where no overcurrent flows, and FIG. 6 shows a case where an overcurrent flows. When the FF 15 receives the energization start signal at the set terminal at time t1, the output signal is significant and the output signal of the FF 16 is also significant.
[0029]
At this time, when a forward voltage is applied between the terminals P and N of the thyristor valve, the AND circuit 19 makes the output signal significant by satisfying the AND condition of the output signal from the forward voltage detection means V and the output signal from the FF 16, The pulse amplifier 20 starts operating in response to the output signal of the AND circuit 19, and applies a pulse to the gate of each thyristor to turn it on. After the thyristors S1 to Sn are turned on, the forward voltage disappears, the AND circuit 19 does not satisfy the AND condition, and the pulse amplifier 20 also stops outputting the gate signal.
[0030]
Then, when a reverse voltage is applied between the terminals P and N of the thyristor valve at time t2, the reverse voltage detection circuit 8 detects the reverse voltage of each thyristor, and when the AND condition of the AND circuit 9 is satisfied, this AND circuit In response to the output signal of No. 9, the timed circuits 10 and 11 operate, and if no overcurrent flows through the thyristor valve, the output signal of the timed circuit 10 and the output signal of the second timed means II are insignificant after the elapse of the timed TD1. The FF 16 is reset via the OR circuit 14 when the AND condition is satisfied. That is, the thyristor control means VI is reset after the time limit TD1 has elapsed after the reverse voltage is applied to the thyristor.
[0031]
On the other hand, as shown in FIG. 6, when an overcurrent flows through the thyristor valve at time t5, the overcurrent detection circuit 3 detects the overcurrent and makes the output signal significant, and this output signal stops the energization start signal. , A signal generation circuit (not shown) is controlled so as to generate an energization completion signal. Therefore, at the same time as the FF 15 is reset, the output signal of the overcurrent detection circuit 3 is latched by the FF 4. The above operation is the same as that of the first embodiment shown in FIG.
[0032]
In such a state, when the AND condition of the inverted signal of the output signal of the FF 15 and the output signal of the AND circuit 19 is satisfied, the AND circuit 21 makes the output signal significant by the satisfaction of the AND condition. Upon receiving this output signal, the FF 22 is set, and the output signal of the FF 22 and the output signal of the FF 4 satisfy the AND condition of the AND circuit 23. On the other hand, even if the reverse voltage is generated again at time t6 after the overcurrent flows as described above and the output signal of the timed circuit 10 which starts operation in response to the output signal of the AND circuit 9 becomes significant, the AND circuit 12 Does not satisfy the AND condition.
[0033]
However, when the output signal of the timed circuit 11 becomes significant at time t10 later than this, the AND condition of the AND circuit 13 that inputs the output signal of the timed circuit 11 and the output signal of the AND circuit 23 is satisfied, and this AND condition is satisfied. The FF 16 is reset by the output signal of the circuit 13. In other words, the time from when the reverse voltage is applied to the thyristor to when the thyristor control circuit is reset is a time period TD1 of the timed circuit 10 when no overcurrent flows, and a time period longer than the time period TD1 when an overcurrent flows. It is reset by the time limit TD4 of the circuit 11.
[0034]
Also, as described in the first embodiment, when the application time of the reverse voltage applied to the thyristor is shorter than the time limit TD1 of the time limit circuit 10, neither of the AND circuits 12 and 13 can satisfy the AND condition. Therefore, the thyristor control circuit cannot be reset, and when a forward voltage is applied to the thyristor, a pulse signal is output from the pulse amplifier 20 due to satisfaction of the AND condition of the AND circuit 19, and the thyristor conducts again. Will be.
[0035]
As described above, according to the second embodiment, when an overcurrent flows, the reverse voltage application time during which the thyristor can normally turn off can be made longer than when the overcurrent does not flow. Can be protected.
Further, the FF 22 constituting the second time limiter II operates when the AND condition between the FF 15 and the AND circuit 19 is satisfied when the reverse voltage period to the thyristor is equal to or less than a specified value during the energization completion period of the thyristor valve. . By taking the AND condition between the FF 22 and the FF 4 by the AND circuit 23, the switching from the timed circuit 10 to the timed circuit 11 during the overcurrent detection period requires a reverse voltage period to the thyristor in the overcurrent detection period. As long as the length is shorter than 11, the operation can be continuously performed without using the second timing means II including the timing circuit as in the first embodiment.
[0036]
【The invention's effect】
As described above, according to the present invention, when an overcurrent flows through the thyristor valve, the predetermined time during which the reverse voltage is applied to the thyristor, which can be turned off from the conductive state, is set to the reverse of the case where the overcurrent does not flow. Since it is configured to be longer than the voltage application time, even if the thyristor valve continues overcurrent for any time, the application time of the reverse voltage to the thyristor that can be turned off from the conductive state can be switched to the predetermined time, and the time during the turn-off There is an effect that the thyristor can be protected from impact.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a thyristor valve protection device according to Embodiment 1 of the present invention.
FIG. 2 is a timing chart for explaining an operation of the first embodiment when no overcurrent flows.
FIG. 3 is a timing chart for explaining an operation of the first embodiment when an overcurrent is flowing;
FIG. 4 is a circuit diagram showing a thyristor valve protection device according to a second embodiment of the present invention.
FIG. 5 is a timing chart for explaining an operation of the second embodiment when no overcurrent flows.
FIG. 6 is a timing chart for explaining an operation of the second embodiment when an overcurrent flows.
FIG. 7 is a circuit diagram showing a conventional thyristor valve protection device.
[Explanation of symbols]
Reference Signs List 1 thyristor valve, 2 current sensor, 3 overcurrent detection circuit, 4 FF, 5 timed circuit, 6 timed circuit, 7 AND circuit, 8 reverse voltage detection circuit, 9 AND circuit, 10 timed circuit, 11 timed circuit, 12 AND circuit , 13 AND circuit, 14 OR circuit, 15 FF, 16 FF, 17 forward voltage detecting circuit, 18 OR circuit, 19 AND circuit, 20 pulse amplifier, 21 AND circuit, 22 FF, 23 AND circuit, I overcurrent detecting means, II second time limiter, III reverse voltage detector, IV first time limiter, V forward voltage detector, VI thyristor controller.

Claims

In a thyristor valve formed by connecting a large number of thyristors in series, an overcurrent detecting means for detecting an overcurrent flowing through the thyristor valve, and a reverse voltage detecting for detecting that a reverse voltage of a predetermined value or more is applied to each of the thyristors. Means, first timing means for determining a turn-off time of the thyristor based on a detection signal from the reverse voltage detection means, and determination by the first time means based on a detection signal from the overcurrent detection means. A thyristor valve protection device comprising: a second time limiter for extending a turn-off time of the thyristor;

The thyristor control means includes: a first flip-flop for inputting an energization start signal as a set signal and inputting an energization completion signal as a reset signal; an output signal of the first flip-flop as a set signal and an output signal of the first timed circuit A second flip-flop input as a reset signal, a first AND circuit for obtaining an AND condition between an output signal of the second flip-flop and an output signal of the forward voltage detecting means, and an output signal of the AND circuit. 2. A protection device for a thyristor valve according to claim 1, further comprising a pulse amplifier for applying a gate signal to a gate of each thyristor constituting the thyristor valve.

The forward voltage detecting means includes: a forward voltage detecting circuit for determining that a forward voltage equal to or greater than a predetermined value is applied to the thyristor; and a first for obtaining an OR condition of an output signal of the forward voltage detecting circuit connected to each thyristor. 3. The protection device for a thyristor valve according to claim 2, comprising an OR circuit.

The first timed means includes a first timed circuit for making the output signal significant after a time period TD1 from the time when the detection signal from the reverse voltage detection means becomes significant continuously, and an output signal after a timed TD4 longer than the timed TD1. And a second AND circuit that makes the output signal significant when the output signal of the fourth AND circuit is insignificant and the significant AND condition of the output signal of the first time circuit is satisfied. A third AND circuit that makes an output signal significant when an AND condition between an output signal of the fourth timed circuit and an output signal of a fourth AND circuit described later is satisfied, an output signal of the second AND circuit, A second OR circuit that makes the output signal significant when an OR condition of the output signal of the third AND circuit is satisfied;
The second timed means includes a signal latch circuit for storing an output signal of the overcurrent detection means, and a second timed circuit for making the output signal significant TD2 after the time when the output signal of the signal latch circuit becomes significant. And a third timing circuit that makes the output signal significant after a time period TD3 longer than the time period TD2, and an AND condition in which the output signal of the second timed circuit is significant and the output signal of the third timed circuit is insignificant 2. The protection device for a thyristor valve according to claim 1, further comprising a fourth AND circuit that makes the output signal significant.

The second timing means includes: a fifth AND circuit that makes the output signal significant when an AND condition of the inverted signal of the output signal of the first flip-flop and the output signal of the first AND circuit is satisfied; A third flip-flop circuit that uses the output signal of the AND circuit as a set signal and an inverted signal of the output signal of the second flip-flop as a reset signal, an output signal of the third flip-flop circuit, and an output of the overcurrent detection circuit 5. The thyristor valve protection device according to claim 4, further comprising a sixth AND circuit that makes the output signal significant when an AND condition with an output signal of a signal latch circuit that stores the signal is satisfied.

5. The overcurrent detection circuit according to claim 4, wherein the overcurrent detection circuit includes a current sensor for detecting a current, and an overcurrent detection circuit that determines that an overcurrent flows when an output signal of the current sensor is larger than a set value. Thyristor valve protection device.

The reverse voltage detecting means includes a reverse voltage detecting circuit for determining that a reverse voltage has been applied to the thyristor, and a seventh AND circuit for obtaining an AND condition of an output signal of the reverse voltage detecting circuit connected to each thyristor. The protection device for a thyristor valve according to claim 4, wherein: