JP3586705B2

JP3586705B2 - Motor speed control circuit

Info

Publication number: JP3586705B2
Application number: JP04749098A
Authority: JP
Inventors: 寿一宇野; 敏行今井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 2004-11-10
Anticipated expiration: 2018-02-27
Also published as: JPH11252962A

Description

【０００１】
【発明の属する技術分野】
本発明は、モータの回転によって発生するＦＧ信号に基づいてモータの速度制御を行う、モータ速度制御回路に関する。
【０００２】
【従来の技術】
図３は従来のモータ速度制御回路のブロック構成図である。制御対象となるモータ２には３個のホール素子（図示せず）が設けられているため、モータ２が回転駆動されると、モータ２から１２０°ずつ互いに位相のずれた３種類のホール出力波形が得られる。これらホール出力は、そのレベルが小さいため、ホールアンプ４により増幅される。ホールロジック回路６は、３種類のホール出力の増幅波形をＨ（Ｈｉｇｈ）レベル、Ｍ（Ｍｉｄｄｌｅ）レベル、Ｌ（Ｌｏｗ）レベルの３値からなる３種類の波形に波形整形する。なお、３種類の３値波形の位相は互いに１２０°ずつずれた関係にある。
【０００３】
駆動回路８は、ホールロジック回路６の出力に基づいて３種類の駆動信号を生成し、当該駆動信号によりモータ２を回転駆動する。すなわち、上述したループがモータ２の駆動系である。
【０００４】
発振回路１０から出力される発振クロックは、２段の分周回路１２、１４で分周される。１段目の分周回路１２からの分周クロックは、後述するノイズ除去回路１６へ供給される。２段目の分周回路１４からの分周クロック（基準信号）は、比較回路１８へ供給される。
【０００５】
さて、モータ２の回転に同期してＦＧ（ＦｒｅｑｕｅｎｃｙＧｅｎｅｒａｔｏｒ）信号が発生し、モータの速度は、原理的には分周回路１４の出力の所定周期中に含まれるＦＧ信号の周期の数に基づいて判定される。このＦＧ信号の周期の数と基準値との比較による判定は比較回路１８により行われる。ＦＧ信号はＦＧアンプ２０、シュミットアンプ２２、ノイズ除去回路１６を経由して、ＦＧ信号に対応した周期を有した方形波に変換される。比較回路１８はＦＧ信号に応じた方形波の周期が基準値より長い状態を検出すると、モータ２の現在の回転数が目標値より低いと判断して、モータ２を希望の回転数にまで加速するための加速信号（正パルス）を出力し、一方、方形波の周期が基準値より短い状態を検出すると、モータ２の現在の回転数が目標値より高いと判断して、モータ２を希望の回転数にまで減速するための減速信号（負パルス）を出力する。比較回路１８から出力される比較結果である加速信号、減速信号は、積分アンプ２４にて積分され、駆動回路８にフィードバックされる。
【０００６】
以上、モータ２のＦＧ信号の周期の大きさに基づいて駆動回路８に加速・減速を指示するフィードバックループが速度制御系であり、これによってモータ２は希望の回転数に速度制御されることになる。
【０００７】
ここでＦＧ信号は、発生源のインピーダンスが高いとともに、ＦＧ信号のレベルが低くなる。ＦＧアンプ２０は、このＦＧ信号を増幅するために設けられている。上述したようにＦＧ信号のインピーダンスが高いことから、当該ＦＧ信号は外来ノイズ及びモータ２の回転によって発生するノイズ等の影響を受けやすい。シュミットアンプ２２は、そのＦＧ信号に重畳されたノイズ（重畳ノイズ）の影響を軽減するためにＦＧアンプ２０の出力に接続される。
【０００８】
シュミットアンプ２２は、ヒステリシス幅に応じてＨ、Ｌレベルとなる方形波信号Ｓを出力する。つまり状態遷移が異なるスレッショルドで行われることにより、ＦＧ信号波形に重畳されるノイズの振幅がヒステリシス幅以内であれば、不必要な方形波の振動が発生することが抑制される。
【０００９】
しかし、シュミットアンプ２２のヒステリシス幅を超えた重畳ノイズは、シュミットアンプ２２で除去しきれず、当該ノイズに対応して方形波が生成されてしまう。つまり、Ｈレベル（又はＬレベル）でなければならないシュミットアンプ２２の出力期間にＬレベル（又はＨレベル）のパルスノイズが現れてしまう。すなわち、シュミットアンプ２２の出力Ｓの方形波の周期は本来のＦＧ信号の周期の大きさより短くなり、モータ２の回転数が実際より高いと誤って判断され、その速度制御が正確に行われないおそれがある。
【００１０】
ノイズ除去回路１６はシュミットアンプ２２の出力に現れる、ＦＧ信号より短い時間スケールを有するノイズパルスを除去するためのものである。図４は従来のノイズ除去回路１６の回路構成図である。また図５は、ノイズ除去回路１６の基本動作を説明するタイミング図である。
【００１１】
以下、図４、図５を参照しながら、従来のノイズ除去回路１６を説明する。ノイズ除去回路１６はフリップフロップの直列接続である第１のフリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ４０−１、４０−２、４０−３の直列接続）と第２のフリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ４２−１、４２−２、４２−３の直列接続）と、ＡＮＤゲート（論理積回路）４４、４６とを含んで構成される。各フリップフロップはクロック端子（ＣＬ）にそれぞれ供給される分周回路１２の出力クロックＣＬＫ（図５（ａ））により駆動される。
【００１２】
第１のフリップフロップ４０−１のデータ端子（Ｄ_１）にはシュミットアンプ２２の出力が印加される。ＡＮＤゲート４４は、入力端をフリップフロップ４０−１、４０−２、４０−３の各出力端子Ｑ_１、Ｑ_２、Ｑ_３に接続され、その出力が第２のフリップフロップ群の初段フリップフロップ４２−１のデータ端子Ｄ’_１に接続される。一方、ＡＮＤゲート４６は、入力端をフリップフロップ４２−１、４２−２、４２−３の各反転出力端子−Ｑ’_１、−Ｑ’_２、−Ｑ’_３に接続され、その出力がノイズ除去回路１６の出力となる。
【００１３】
図５（ｂ）に示すシュミットアンプ２２の出力Ｓは、本来Ｌレベルであるべき期間にノイズパルス６０、６２を含んでいる。このノイズパルスはフリップフロップ４０−１でラッチされる。ノイズパルスに対応してフリップフロップ４０−１の出力Ｑ_１（図５（ｃ））に現れるパルス７０、７２の幅はクロックＣＬＫの周期τの整数倍となりうる。しかし、ノイズパルスの時間幅はＦＧ信号の周期に比べて一般に短いことに対応して、パルス７０、７２の幅も短く、図示するようにτとなることが多いであろう。後段の各フリップフロップ４０−２、４０−３は、それぞれ自身の前段のフリップフロップの出力をτだけ遅延させて出力することから、１段目のフリップフロップ４０−１の出力Ｑ_１に現れるパルス７０、７２と２段目、３段目のフリップフロップの出力Ｑ_２、Ｑ_３（図５（ｄ），（ｅ））に現れる、パルス７０、７２を遅延させたパルス８０、８２、９０、９２とは、Ｈレベルに保たれる期間が互いにずれる。つまり、パルス７０〜９２が生じる期間は、一般にフリップフロップの出力Ｑ_１、Ｑ_２、Ｑ_３のいずれかにおいてＬレベルとなると考えてよい。よって、ＡＮＤゲート（論理積回路）４２によって出力Ｑ_１、Ｑ_２、Ｑ_３を論理積演算することにより、図５（ｆ）のＡＮＤゲート４４の出力ＡＮＤに示すようにＬレベル期間にノイズパルスにより生じたパルスを含まない波形を基本的には生成することができる。
【００１４】
このようにＡＮＤゲート４４は、第１のフリップフロップ群の出力Ｑ_１、Ｑ_２、Ｑ_３の論理積を演算することによりＬレベル期間のノイズパルスを除去することができたが、一方、ＡＮＤゲート４６は、第２のフリップフロップ群の反転出力−Ｑ’_１、−Ｑ’_２、−Ｑ’_３の論理積を演算することにより、シュミットアンプ２２が本来Ｈレベルであるべき期間に生じるノイズパルスを除去することができる。従来のノイズ除去回路１６はこのような原理により、比較回路１８にノイズパルスの影響を受けない方形波信号を供給することを図ったものであった。
【００１５】
【発明が解決しようとする課題】
しかし、上記従来の方法によって、理論的にはノイズパルスに起因したパルス（上記例ではパルス７０〜９２）を除去できる場合であっても、実際には、ＡＮＤゲート４４に入力される各信号のタイミングが相互にわずかにずれることにより、短時間であるが各信号間のコインシデンスが成立し、ＡＮＤゲート４４の出力にハザードと呼ばれるスパイク状のパルス（例えば図５（ｇ）に示すパルス１００、１０２）が生じうる。ハザードは具体的には、例えば、ある段の出力におけるパルスの立ち下がりと、他段の出力におけるパルスの立ち上がりが同時となるような部分において発生する。
【００１６】
従来のモータ速度制御回路では、このようなハザードに対しては対策が講じられておらず、後段の比較回路１８において、それが検出されることにより速度制御の精度、信頼性が低下するという問題があった。
【００１７】
本発明は上記問題点を解消するためになされたもので、ハザードの影響をも抑制し、一層、精度、信頼性の高いモータ速度制御回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係るモータ速度制御回路は、直列に接続された複数のフリップフロップであってノイズパルスを含む信号が初段の当該フリップフロップに入力される遅延フリップフロップ群と、前記遅延フリップフロップ群の各段の前記フリップフロップの出力信号の論理積を演算する論理積回路と、前記論理積回路の出力を入力データとする後処理フリップフロップとを有したノイズ除去回路を有し、前記後処理フリップフロップが、前記遅延フリップフロップ群の各段を駆動するクロックとは周期は同一で位相がずれた移相クロックにより駆動され、前記論理積回路の出力信号が変化するタイミングとずれたタイミングで前記論理積回路の出力信号をラッチすることで、前記論理積回路の出力信号に生じるハザードを抑制する。
【００１９】
論理積回路の出力に現れるハザードは、前記遅延フリップフロップ群の動作に同期して発生する。前記遅延フリップフロップ群の各段は、それらを駆動するクロックの例えば立ち下がりといった所定のタイミングに同期して状態を変化させる。本発明によれば、論理積回路の出力に接続される後処理フリップフロップは、位相クロックにより駆動されるので、遅延フリップフロップ群とは異なるタイミングで状態を変化させる。つまり、論理積回路の出力に生じるハザードは、後処理フリップフロップの状態変化のタイミングに同期しない。またハザードは一般に（移相）クロックの１周期に比べて短時間である。よって、後処理フリップフロップはハザードによってトリガされない、すなわちハザードによって状態を変化させないので、後処理フリップフロップの出力からは、元のノイズパルスが除去されるだけでなくハザードによるノイズも除去される。ここで、フリップフロップの出力信号に関し、当該フリップフロップに入力されるデータと同一の論理値をラッチ出力するものを標準出力信号（Ｑ）、逆に入力されるデータと反対の論理値をラッチ出力するものを反転出力信号（−Ｑ）と呼ぶことにすると、上記論理積回路に入力される出力信号は、遅延フリップフロップ群の各フリップフロップの標準出力信号であってもよいし、反転出力信号であってもよい。
【００２０】
本発明の好適な態様は、前記遅延フリップフロップ群の各段を駆動するクロックを入力され、これを反転して前記移相クロックとして出力するインバータを含むものである。
【００２１】
他の本発明に係るモータ速度制御回路においては、前記ノイズ除去回路が、前記シュミット回路の出力を入力データとする前記初段フリップフロップを有した第１の前記遅延フリップフロップ群と、前記第１の遅延フリップフロップ群の出力に接続される第１の前記論理積回路と、前記第１の論理積回路の出力に接続される第１の前記後処理フリップフロップと、前記後処理フリップフロップの出力を入力データとする前記初段フリップフロップを有した第２の前記遅延フリップフロップ群と、前記第２の遅延フリップフロップ群の出力に接続される第２の前記論理積回路と、前記第２の論理積回路の出力に接続される第２の前記後処理フリップフロップとを有し、前記第１の前記論理積回路と前記第２の前記論理積回路とのいずれか一方が、対応する前記遅延フリップフロップの各段の前記フリップフロップの標準出力信号を入力され、他方が対応する前記遅延フリップフロップの各段の前記フリップフロップの標準出力信号と反転関係にある反転出力信号を入力される。
【００２２】
本発明によれば、それぞれ基本的にノイズパルス除去、特にハザード除去の機能を有した回路が直列に２段接続される。本発明では第１の論理積回路を第１の遅延フリップフロップ群の各段のフリップフロップの例えば、標準出力信号の論理積をとるように構成した場合には、第２の回路部の論理積回路を第２の回路部の遅延フリップフロップ群の各段のフリップフロップが出力する反転出力信号の論理積をとるように構成する。この場合、第１の論理積回路では、本来、Ｌレベル（論理値が“偽”）である期間に生じたノイズパルスを除去することができ、第２の論理積回路では、本来、Ｈレベル（論理値が“真”）である期間に生じたノイズパルスを除去することができる。また、第１の後処理フリップフロップ、第２の後処理フリップフロップはそれぞれ第１、第２の論理積回路にて生じる可能性があるハザードを除去することができる。第１の論理積回路に入力される信号は例えば同一の標準出力信号が所定時間ずつ遅延されたものである。それらの論理積を求めると、論理積回路に入力された標準出力信号よりＨレベル期間が浸食され、その分Ｌレベル期間が長くなる。本発明によれば、第２の論理積回路では、例えば第１の論理積回路とは逆に反転出力信号の論理積を求めることにより、その第１の論理積回路で浸食されたＨレベル期間を補償することができる。本発明の好適な態様は、前記第１の回路部の前記遅延フリップフロップ群と前記第２の回路部の前記遅延フリップフロップ群のそれぞれの段数が互いに等しいものである。この態様によれば、第１の論理積回路における期間の浸食量と第２の論理積回路における期間の浸食量とが等しくなり、ノイズ除去回路からの出力信号のデューティ比を５０％とすることができる。
【００２３】
【発明の実施の形態】
次に、本発明の実施形態であるモータ速度制御回路について図面を参照して説明する。以下、従来技術で説明した構成要素等と同一のものには同一の符号を付し、説明を省略する。本モータ速度制御回路のブロック構成は、図３に示す従来のモータ速度制御回路のブロック構成と基本的には同じであるので、そのブロック構成図は省略する。ここで本回路においては、ノイズ除去回路の構成が従来のノイズ除去回路１６と異なる。よって、本回路のノイズ除去回路を従来のものと区別するため、以下の説明ではノイズ除去回路１１６と表す。
【００２４】
モータ２の回転によりホール出力波形が得られ、これらはホールアンプ４により増幅された後、ホールロジック回路６により波形整形される。駆動回路８は、ホールロジック回路６の出力に基づいて駆動信号を生成してモータ２を回転駆動する。このループがモータ２の駆動系である。本回路は従来回路と同様、駆動系とは別に、速度制御系ループを有する。
【００２５】
速度制御系は、モータ２から出力されるＦＧ信号に基づいて速度制御を行う。ＦＧ信号は、ＦＧアンプ２０、シュミットアンプ２２、ノイズ除去回路１１６を経由して、ＦＧ信号に対応した周期を有した方形波に変換される。所定周期中に含まれる方形波の長さと基準値との比較が比較回路１８により行われ、その比較に基づいて、モータ２の回転速度が速いか遅いかが判定される。速いと判定された場合、遅いと判定された場合それぞれに対応して、比較回路１８はモータ２を希望の回転数にまで加速するための加速信号（正パルス）、モータ２を希望の回転数にまで減速するための減速信号（負パルス）を出力する。これら加速信号、減速信号は、積分アンプ２４にて積分され、駆動回路８にフィードバックされる。
【００２６】
分周回路１２は発振回路１０から出力される発振クロックを分周してノイズ除去回路１１６へ供給する。比較回路１８における上記所定周期は、分周回路１４が分周回路１２の出力をさらに分周して生成した基準信号により定められる。
【００２７】
さて、本回路は従来同様に、ＦＧ信号にノイズが重畳されるという問題がある。シュミットアンプ２２は、既に述べたように、ＦＧ信号の重畳ノイズの影響を軽減するためにＦＧアンプ２０の出力に接続されるものである。
【００２８】
シュミットアンプ２２は、そのヒステリシス幅の上限レベルであるスレッショルド電圧までＦＧアンプ２０の出力が立ち上がったとき、その出力をＨレベルに遷移させ、一方、そのヒステリシス幅の下限レベルであるスレッショルド電圧までＦＧアンプ２０の出力が立ち下がったとき、その出力をＬレベルに遷移させる。すなわち、シュミットアンプ２２は、ヒステリシス幅に応じてＨ、Ｌレベルとなる方形波信号Ｓを出力する。このようにＨ、Ｌレベル間の状態遷移にヒステリシスを持たせる、つまり状態遷移を異なるスレッショルドで行うことにより、シュミットアンプ２２は、ヒステリシス幅以内の振幅を有する重畳ノイズの影響を回避してレベル遷移時の不安定さを軽減することができ、不必要な方形波の振動が発生することが抑制される。
【００２９】
ノイズ除去回路１１６は、主としてシュミットアンプ２２のヒステリシス幅を超えシュミットアンプ２２で除去しきれない重畳ノイズの影響を除去することを目的として設けられる。例えば、ＦＧ信号がシュミットアンプ２２のスレッショルド付近の値をとるとき、当該スレッショルドのヒステリシス幅より大きな振幅を有したノイズが重畳されると、当該ノイズにより、信号電圧が上限又は下限のスレッショルドと交差し、ＦＧ信号の周期より短い時間幅の方形波が生成されてしまう。つまり、Ｈレベル（又はＬレベル）でなければならないシュミットアンプ２２の出力期間にＬレベル（又はＨレベル）のパルスノイズが現れてしまう。これにより、シュミットアンプ２２の出力の方形波の長さはＦＧ信号の周期の長さより短くなり、モータ２の回転数が実際より高いと誤って判断され、その速度制御が正確に行われないおそれがある。ノイズ除去回路１６はこのようなシュミットアンプ２２の出力に、重畳ノイズの影響により現れるノイズパルスを除去する。
【００３０】
図１は本発明の特徴を有するノイズ除去回路１１６の回路構成図である。以下、図１を参照しながら、本モータ速度制御回路で採用するノイズ除去回路１１６の構成を説明する。ノイズ除去回路１１６はフリップフロップの直列接続である第１の遅延フリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ１４０−１、１４０−２、１４０−３の直列接続）と第２の遅延フリップフロップ群（ディレイドタイプ）（ここでは、３段のフリップフロップ１４２−１、１４２−２、１４２−３の直列接続）と、ノイズパルス除去する機能を果たすＡＮＤゲート（論理積回路）１４４、１４６と、これらＡＮＤゲートでのノイズパルス除去の後処理としてＡＮＤゲートで生じるハザードを除去を行う後処理フリップフロップ１４８、１５０と、クロックを反転させるインバータ１５２、１５４を含んで構成される。
【００３１】
第１の遅延フリップフロップ群を構成する第１から第３のフリップフロップ１４０−１〜１４０−３の直列接続は、１段目のフリップフロップ１４０−１の出力Ｑ_１（標準出力）が、２段目のフリップフロップ１４０−２のデータ端子Ｄ_２に接続され、２段目のフリップフロップ１４０−２の出力Ｑ_２が、３段目のフリップフロップ１４０−３のデータ端子Ｄ_３に接続されることにより構成される。第２の遅延フリップフロップ群を構成する第１から第３のフリップフロップ１４２−１〜１４２−３の直列接続も同様であり、１段目のフリップフロップ１４２−１の出力Ｑ’_１が、２段目のフリップフロップ１４２−２のデータ端子Ｄ’_２に接続され、２段目のフリップフロップ１４２−２の出力Ｑ’_２が、３段目のフリップフロップ１４２−３のデータ端子Ｄ’_３に接続されることにより構成される。
【００３２】
第１の遅延フリップフロップ群の１段目のフリップフロップ１４０−１のデータ端子（Ｄ_１）にはシュミットアンプ２２の出力が印加される。また、第１のフリップフロップ群の各段の出力Ｑ_１〜Ｑ_３はそれぞれ、ＡＮＤゲート１４４の入力とされる。ＡＮＤゲート１４４はこれら入力の論理積演算結果を後処理フリップフロップ１４８のデータ端子Ｄ_Ｅへ出力する。
【００３３】
第２の遅延フリップフロップ群の１段目のフリップフロップ１４２−１のデータ端子（Ｄ’_１）には後処理フリップフロップ１４８の出力Ｑ_Ｅが接続される。また、ＡＮＤゲート１４６には、第２のフリップフロップ群の各段の出力（−Ｑ_１）〜（−Ｑ_３）（反転出力）が入力される。ＡＮＤゲート１４６はこれら入力の論理積演算結果を後処理フリップフロップ１５０のデータ端子Ｄ’_Ｅへ出力する。そして後処理フリップフロップ１５０の出力Ｑ’_Ｅが本ノイズ除去回路１１６の出力として、比較回路１８へ供給される。
【００３４】
第１、第２の各遅延フリップフロップ群の各段のクロック端子ＣＬには分周回路１２で生成されたクロックが供給される。一方、各後処理フリップフロップ１４８、１５０のクロック端子ＣＬには、各遅延フリップフロップ群の各段に対するクロックとは同一周期で位相がずれたクロックが供給される。本回路では、後処理フリップフロップ１４８のＣＬの手前にインバータ１５２を、また後処理フリップフロップ１５０のＣＬの手前にインバータ１５４を設けてこれを実現している。インバータ１５２、１５４はそれぞれ、分周回路１２からのクロックを入力され、これを反転して、つまり、位相を１８０°ずらして後処理フリップフロップ１４８、１５０へ出力する。
【００３５】
図２は、ノイズ除去回路１１６の基本動作を説明するタイミング図である。以下、図２を参照しながら本ノイズ除去回路１１６の動作を説明する。図２（ａ）は、本回路の各フリップフロップの駆動に用いられるクロックである分周回路１２の出力クロックＣＬＫである。ちなみに、各後処理フリップフロップ１４８、１５０にはこれを反転したものがそれらのクロック端子ＣＬに印加される。
【００３６】
図２（ｂ）は、シュミットアンプ２２の出力Ｓを示す。ここでは、シュミットアンプ２２の出力が、本来Ｌレベルであるべき期間にノイズパルス６０、６２を含んでいる例を示している。ノイズパルス６０、６２の幅は、それぞれクロックＣＬＫの周期τ以下である。
【００３７】
図２（ｃ）は、フリップフロップ１４０−１の出力Ｑ_１の波形を示す。シュミットアンプ２２にて生じたノイズパルス６０はフリップフロップ１４０−１において、ＣＬＫの立ち下がりのタイミングでラッチされる。また、次のＣＬＫの立ち下がりにおいては、シュミットアンプ２２の出力はＬレベルに戻っており、フリップフロップ１４０−１はこれをラッチする。つまり、フリップフロップ１４０−１は、ＣＬＫの立ち下がりに同期して、１τの幅を有するパルス７０を生成する。ノイズパルス６２に対して、フリップフロップ１４０−１はパルス７２を出力する。
【００３８】
図２（ｄ）は、フリップフロップ１４０−２の出力Ｑ_２の波形を示す。フリップフロップ１４０−２は、フリップフロップ１４０−１の出力を１τだけ遅延させてＱ_２から出力する。よって、フリップフロップ１４０−２の出力端子Ｑ_２からは、パルス７０に対応してパルス８０が、またパルス７２に対応してパルス８２が出力される。
【００３９】
図２（ｅ）は、フリップフロップ１４０−３の出力Ｑ_３の波形を示す。フリップフロップ１４０−３は、フリップフロップ１４０−２の出力を１τだけ遅延させてＱ_３から出力する。よって、フリップフロップ１４０−３の出力端子Ｑ_３からは、パルス８０に対応してパルス９０が、またパルス８２に対応してパルス９２が出力される。
【００４０】
図２（ｆ）は、ＡＮＤゲート１４４の出力ＡＮＤであり、これは後処理フリップフロップ１４８の入力Ｄ_Ｅとなる。ＡＮＤゲート１４４は、各フリップフロップ１４０−１〜１４０−３の出力Ｑ_１〜Ｑ_３の論理積を求める。出力Ｑ_１〜Ｑ_３は互いにτずつタイミングがずれているので、論理積演算において、短時間のパルス７０、８０、９０は互いに重なり合う期間を基本的には有さず、信号Ｑ_１〜Ｑ_３のいずれかはＬレベルとなる。よってＡＮＤゲート１４４の出力に、パルス７０、８０、９０に対応するパルスは現れない。パルス７２、８２、９２についても同様である。このように、ＡＮＤゲート１４４は、シュミットアンプ２２のノイズパルス６０、６２に起因して生じたパルス７０〜９２を除去することができる。
【００４１】
信号Ｑ_１〜Ｑ_３の間のタイミングずれなどによっては、一時的にすべての信号がＨレベルになることがあり、その瞬間にハザードと呼ばれるスパイク状のパルスがＡＮＤゲート１４４の出力に現れることがある。ここでは、例えば、図２（ｆ）においては、パルス１００、１０２がハザードによるものである。ハザードは具体的には、例えば、ある段の出力におけるパルスの立ち下がりと、他段の出力におけるパルスの立ち上がりが同時となるような部分において発生する。本回路は、それら立ち上がり、立ち下がりはＣＬＫの立ち下がりに同期して起こるので、パルス１００、１０２も、クロックＣＬＫの立ち下がりのタイミングに現れることになる。
【００４２】
比較回路１８において、このようなハザードによるパルスが検知されると、ＦＧ信号のパルス数のカウントが不正確となり、速度制御の制御が劣化する。本回路はこれを回避するため、ＡＮＤゲート１４４の次に後処理フリップフロップ１４８を設けている。
【００４３】
上述したように、フリップフロップ１４０−１〜１４０−３がクロックＣＬＫによる駆動されるのに対し、後処理フリップフロップ１４８はインバータ１５２によって反転されたクロックＣＬＫにより駆動される。つまり、後処理フリップフロップ１４８は、データ端子Ｄ_Ｅにパルス１００、１０２が入力されるタイミングとずれたタイミングでＡＮＤゲート１４４の出力をラッチする。例えば、後処理フリップフロップ１４８は、パルス１００よりτ／２先行したタイミングｔ_１でＡＮＤゲート１４４の出力をラッチし、パルス１００よりτ／２後のタイミングｔ_２でＡＮＤゲート１４４の出力をラッチする。ハザードによるパルス１００はτより短い時間しかＨレベルを持続しないので、これらｔ１、ｔ２のいずれにても後処理フリップフロップ１４８はパルス１００をラッチせず、本来期待されるＬレベルを継続して出力する。このようにして、後処理フリップフロップ１４８の出力からハザードによるパルス１００、１０２が除去される。後処理フリップフロップ１４８は本来Ｈレベルであるべき期間にハザードも同様にして除去することができる。
【００４４】
以上、第１段の回路部の後ろに接続される、第２の遅延フリップフロップ群、ＡＮＤゲート１４６、後処理フリップフロップ１５０及びインバータ１５４で構成される第２段の回路部も、同様のノイズパルス除去の効果を有する。
【００４５】
なお、互いにτずつずらした信号Ｑ_１〜Ｑ_３をＡＮＤゲート１４４にて論理積演算することにより、ＡＮＤゲート１４４の出力において、Ｌレベル期間が長くなり、一方、Ｈレベル期間が短くなる。第２段の回路部は、この第１段の回路で浸食されたＨレベル期間を回復することができる。これは、第２段の回路部では、第１段の回路部と異なり、ＡＮＤゲート１４６は、第２の遅延フリップフロップ群の各フリップフロップの反転出力（−Ｑ’_１〜−Ｑ’_３）の論理積を求めるからである。さらに述べれば、第１段の回路部のＡＮＤゲート１４４同様、ＡＮＤゲート１４６では、入力された信号のＬレベル期間が拡張し、Ｈレベル期間が縮小する。しかし、ここでＡＮＤゲート１４６に「入力される信号」は反転出力であるため、そのＬレベル期間はＡＮＤゲート１４４出力のＨレベルに相当し、逆にＨレベル期間はＡＮＤゲート１４４出力のＬレベルに相当し、結局、ＡＮＤゲート１４４にて拡張されたＬレベル期間はＡＮＤゲート１４６にて逆に縮小され、ＡＮＤゲート１４４にて縮小されたＨレベル期間はＡＮＤゲート１４６にて拡張される。このようにして、第２段の回路部では、第１段の回路で浸食されたＨレベル期間を回復することができる。特に、第１段の回路部の遅延フリップフロップ群の段数と第２段の回路部の遅延フリップフロップ群の段数とを同一とすることにより、当初のＦＧ信号のデューティ比を回復することができる。
【００４６】
なお、上述の例では、第１の遅延フリップフロップ群、第２の遅延フリップフロップ群の段数をともに３段としたが、本発明はそれに限られず、より各遅延フリップフロップ群をより多段構成とすることも可能である。
【００４７】
また、ノイズ除去回路１１６にてＦＧ信号のデューティ比を５０％に回復する必要がない場合などには、ノイズ除去回路１１６を第１の回路部のみで構成することも可能である。例えば、ノイズ除去回路１１６の出力信号を１／２分周して、これを用いて比較回路１８での比較を行う場合が、そのような場合に相当する。この場合、ノイズ除去回路１１６の出力波形のデューティ比が５０％でなくても、分周により周波数が１／２となるがデューティ比が５０％の信号が得られる。
【００４８】
また、遅延フリップフロップ群を駆動するクロックと後処理フリップフロップを駆動するクロックとの位相をずらす手段は、インバータに限られない。例えば、代わりに遅延回路を用いることが可能である。
【００４９】
また、回路をＩＩＬ（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ）にて構成すれば、結線のみで論理積を求めることができる（ワイヤド・アンド）。よって、ＩＩＬによれば論理積回路をＡＮＤゲート１４４、１４６に代えて、遅延フリップフロップ群の各段の出力の単純な接続により実現することができ、回路構成を簡素化することができる。
【００５０】
【発明の効果】
本発明のモータ速度制御回路によれば、遅延フリップフロップ群の出力を論理積演算することにより、シュミットアンプ２２出力中のノイズパルスに起因したパルスを除去できるとともに、その際に生じるハザードによるノイズパルスが、遅延フリップフロップ群とタイミングをずらして駆動される後処理フリップフロップによって除去される。よって、比較回路１８へ供給される信号波形からノイズパルスを除去することができ、比較回路１８における基準値との比較が正確に行われるので、精度が高い速度制御を行うことができ、制御動作の信頼性が向上するという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るノイズ除去回路の回路構成図である。
【図２】本発明に係るノイズ除去回路の基本動作を説明するタイミング図である。
【図３】従来のモータ速度制御回路のブロック構成図である。
【図４】従来のノイズ除去回路の回路構成図である。
【図５】従来のノイズ除去回路の基本動作を説明するタイミング図である。
【符号の説明】
２モータ、４ホールアンプ、６ホールロジック回路、８駆動回路、１０発振回路、１２，１４分周回路、１８比較回路、２０ＦＧアンプ、２２シュミットアンプ、２４積分アンプ、１１６ノイズ除去回路、１４０−１〜１４０−３，１４２−１〜１４２−３フリップフロップ、１４４，１４６ＡＮＤゲート、１４８，１５０後処理フリップフロップ、１５２，１５４インバータ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a motor speed control circuit that performs motor speed control based on an FG signal generated by rotation of a motor.
[0002]
[Prior art]
FIG. 3 is a block diagram of a conventional motor speed control circuit. Since the motor 2 to be controlled is provided with three Hall elements (not shown), when the motor 2 is driven to rotate, three types of Hall outputs whose phases are shifted from each other by 120 ° from the motor 2 are output. A waveform is obtained. Since these Hall outputs have small levels, they are amplified by the Hall amplifier 4. The Hall logic circuit 6 shapes the amplified waveforms of the three types of Hall outputs into three types of waveforms having three values of H (High) level, M (Middle) level, and L (Low) level. Note that the phases of the three types of ternary waveforms are shifted from each other by 120 °.
[0003]
The drive circuit 8 generates three types of drive signals based on the output of the Hall logic circuit 6, and drives the motor 2 to rotate based on the drive signals. That is, the above-described loop is the drive system of the motor 2.
[0004]
The oscillation clock output from the oscillation circuit 10 is divided by two-stage frequency divider circuits 12 and 14. The frequency-divided clock from the frequency divider circuit 12 in the first stage is supplied to a noise removing circuit 16 described later. The frequency-divided clock (reference signal) from the frequency divider 14 at the second stage is supplied to the comparator 18.
[0005]
Now, an FG (Frequency Generator) signal is generated in synchronization with the rotation of the motor 2, and the speed of the motor is in principle based on the number of periods of the FG signal included in a predetermined period of the output of the frequency dividing circuit 14. Is determined. The comparison circuit 18 makes a determination based on a comparison between the number of periods of the FG signal and the reference value. The FG signal is converted into a square wave having a cycle corresponding to the FG signal via the FG amplifier 20, the Schmitt amplifier 22, and the noise removing circuit 16. When the comparison circuit 18 detects that the period of the square wave corresponding to the FG signal is longer than the reference value, it determines that the current rotation speed of the motor 2 is lower than the target value, and accelerates the motor 2 to a desired rotation speed. When a state where the period of the square wave is shorter than the reference value is detected, it is determined that the current rotation speed of the motor 2 is higher than the target value, and the motor 2 is driven. A deceleration signal (negative pulse) for decelerating to the number of rotations is output. The acceleration signal and the deceleration signal output from the comparison circuit 18 are integrated by the integration amplifier 24 and fed back to the drive circuit 8.
[0006]
As described above, the feedback loop for instructing the drive circuit 8 to accelerate / decelerate based on the magnitude of the cycle of the FG signal of the motor 2 is a speed control system, whereby the speed of the motor 2 is controlled to a desired rotation speed. Become.
[0007]
Here, the FG signal has a high source impedance and a low FG signal level. The FG amplifier 20 is provided to amplify the FG signal. Since the impedance of the FG signal is high as described above, the FG signal is easily affected by external noise, noise generated by rotation of the motor 2, and the like. The Schmitt amplifier 22 is connected to the output of the FG amplifier 20 to reduce the influence of noise (superimposed noise) superimposed on the FG signal.
[0008]
The Schmitt amplifier 22 outputs a square wave signal S having H and L levels according to the hysteresis width. In other words, by performing the state transition at different thresholds, if the amplitude of the noise superimposed on the FG signal waveform is within the hysteresis width, generation of unnecessary square wave vibration is suppressed.
[0009]
However, the superimposed noise exceeding the hysteresis width of the Schmitt amplifier 22 cannot be completely removed by the Schmitt amplifier 22, and a square wave is generated corresponding to the noise. That is, L-level (or H-level) pulse noise appears during the output period of the Schmitt amplifier 22 that must be at H-level (or L-level). That is, the cycle of the square wave of the output S of the Schmitt amplifier 22 becomes shorter than the original cycle of the FG signal, and it is erroneously determined that the rotation speed of the motor 2 is higher than the actual one, and the speed control is not performed accurately. There is a risk.
[0010]
The noise removing circuit 16 is for removing a noise pulse having a time scale shorter than that of the FG signal, which appears in the output of the Schmitt amplifier 22. FIG. 4 is a circuit configuration diagram of the conventional noise removal circuit 16. FIG. 5 is a timing chart for explaining the basic operation of the noise elimination circuit 16.
[0011]
Hereinafter, the conventional noise elimination circuit 16 will be described with reference to FIGS. The noise elimination circuit 16 includes a first flip-flop group (delayed type) (a series connection of three-stage flip-flops 40-1, 40-2, and 40-3 in this case) which is a series connection of flip-flops and a second flip-flop group. A flip-flop group (delayed type) (here, three-stage flip-flops 42-1, 42-2, and 42-3 are connected in series) and AND gates (logical AND circuits) 44 and 46 are configured. . Each flip-flop is driven by the output clock CLK (FIG. 5 (a)) of the frequency divider 12 supplied to the clock terminal (CL).
[0012]
The data terminal (D) of the first flip-flop 40-1 ₁ The output of the Schmitt amplifier 22 is applied to (). The AND gate 44 has an input terminal connected to each output terminal Q of the flip-flops 40-1, 40-2, and 40-3. ₁ , Q ₂ , Q ₃ , The output of which is connected to the data terminal D ′ of the first-stage flip-flop 42-1 of the second flip-flop group. ₁ Connected to. On the other hand, the AND gate 46 has an input terminal connected to each of the inverted output terminals -Q 'of the flip-flops 42-1, 42-2, 42-3. ₁ , -Q ' ₂ , -Q ' ₃ And its output becomes the output of the noise elimination circuit 16.
[0013]
The output S of the Schmitt amplifier 22 shown in FIG. 5B includes noise pulses 60 and 62 during a period that should be at L level. This noise pulse is latched by the flip-flop 40-1. The output Q of the flip-flop 40-1 corresponding to the noise pulse ₁ The width of the pulses 70 and 72 appearing in FIG. 5C can be an integral multiple of the period τ of the clock CLK. However, corresponding to the fact that the time width of the noise pulse is generally shorter than the period of the FG signal, the width of the pulses 70 and 72 is also shorter, and will often be τ as shown. Each of the subsequent flip-flops 40-2 and 40-3 delays the output of its own preceding flip-flop by τ and outputs it, so that the output Q of the first-stage flip-flop 40-1 is output. ₁ And the output Q of the second and third stage flip-flops ₂ , Q ₃ Pulses 80, 82, 90, and 92 appearing in FIGS. 5 (d) and 5 (e), which are obtained by delaying the pulses 70 and 72, are shifted from each other in the period during which they are maintained at the H level. That is, the period during which the pulses 70 to 92 occur generally corresponds to the output Q of the flip-flop. ₁ , Q ₂ , Q ₃ May be considered to be at the L level in either of the cases. Therefore, the output Q is output by the AND gate (logical product circuit) 42. ₁ , Q ₂ , Q ₃ By performing a logical AND operation, a waveform that does not include a pulse generated by a noise pulse during the L-level period can be basically generated as shown by the output AND of the AND gate 44 in FIG. 5F.
[0014]
As described above, the AND gate 44 controls the output Q of the first flip-flop group. ₁ , Q ₂ , Q ₃ , The noise pulse in the L-level period can be removed. On the other hand, the AND gate 46 outputs the inverted output −Q ′ of the second flip-flop group. ₁ , -Q ' ₂ , -Q ' ₃ By calculating the logical product of the above, it is possible to remove a noise pulse generated during a period when the Schmitt amplifier 22 should be at the H level. The conventional noise elimination circuit 16 is designed to supply a square wave signal which is not affected by a noise pulse to the comparison circuit 18 based on such a principle.
[0015]
[Problems to be solved by the invention]
However, even if a pulse (pulses 70 to 92 in the above example) caused by a noise pulse can be theoretically removed by the above-described conventional method, actually, each signal input to the AND gate 44 is removed. Since the timings are slightly shifted from each other, coincidence between the signals is established for a short time, and a spike-like pulse called a hazard (for example, pulses 100 and 102 shown in FIG. ) Can occur. Specifically, the hazard occurs, for example, in a portion where the falling edge of the pulse at the output of a certain stage and the rising edge of the pulse at the output of another stage are simultaneous.
[0016]
In the conventional motor speed control circuit, no countermeasure is taken against such a hazard, and the accuracy and reliability of the speed control are reduced by the detection in the comparison circuit 18 at the subsequent stage. was there.
[0017]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a motor speed control circuit that suppresses the influence of hazards and that has higher accuracy and reliability.
[0018]
[Means for Solving the Problems]
The motor speed control circuit according to the present invention includes a plurality of flip-flops connected in series, and a delay flip-flop group in which a signal including a noise pulse is input to the first-stage flip-flop, and each of the delay flip-flop group A post-processing flip-flop comprising: a logical product circuit for calculating a logical product of output signals of the flip-flops in a stage; and a post-processing flip-flop using an output of the logical product circuit as input data. However, it is driven by a phase-shifted clock having the same cycle as the clock that drives each stage of the delay flip-flop group and having a phase shift, By latching the output signal of the AND circuit at a timing shifted from the timing at which the output signal of the AND circuit changes, A hazard generated in an output signal of the AND circuit is suppressed.
[0019]
The hazard appearing at the output of the AND circuit is generated in synchronization with the operation of the delay flip-flop group. Each stage of the group of delay flip-flops changes its state in synchronization with a predetermined timing such as, for example, a falling edge of a clock for driving them. According to the present invention, since the post-processing flip-flop connected to the output of the AND circuit is driven by the phase clock, the state is changed at a timing different from that of the delay flip-flop group. That is, the hazard generated in the output of the AND circuit is not synchronized with the timing of the state change of the post-processing flip-flop. The hazard is generally shorter than one cycle of the (phase-shift) clock. Therefore, since the post-processing flip-flop is not triggered by a hazard, that is, does not change its state due to the hazard, not only the original noise pulse but also the noise due to the hazard are removed from the output of the post-processing flip-flop. Here, with respect to the output signal of the flip-flop, a signal that latches the same logical value as the data input to the flip-flop is output as a standard output signal (Q), and a logical value opposite to the data input is output as a latch output. The output signal input to the AND circuit may be a standard output signal of each flip-flop of the delay flip-flop group, or may be an inverted output signal (-Q). It may be.
[0020]
A preferred embodiment of the present invention includes an inverter that receives a clock for driving each stage of the delay flip-flop group, inverts the clock, and outputs the inverted clock as the phase-shifted clock.
[0021]
In another aspect of the motor speed control circuit according to the present invention, the noise elimination circuit includes a first delay flip-flop group including the first-stage flip-flop having an output of the Schmitt circuit as input data; A first AND circuit connected to an output of the delay flip-flop group, a first post-processing flip-flop connected to an output of the first AND circuit, and an output of the post-processing flip-flop. A second delay flip-flop group having the first-stage flip-flop as input data, a second AND circuit connected to an output of the second delay flip-flop group, and the second logical product A second post-processing flip-flop connected to an output of a circuit, wherein one of the first logical product circuit and the second logical product circuit is The standard output signal of the flip-flop of each stage of the corresponding delay flip-flop is input, and the other inputs the inverted output signal of the flip-flop of each stage of the corresponding delay flip-flop, which is inverted with respect to the standard output signal of the flip-flop of the corresponding stage. Is done.
[0022]
According to the present invention, two stages of circuits each having a function of basically removing a noise pulse, particularly a function of removing a hazard, are connected in series. In the present invention, when the first AND circuit is configured to take, for example, the logical product of the standard output signals of the flip-flops of each stage of the first delay flip-flop group, the logical product of the second circuit unit is obtained. The circuit is configured to take the logical product of the inverted output signals output from the flip-flops at each stage of the delay flip-flop group of the second circuit section. In this case, the first AND circuit can remove a noise pulse originally generated during the L level (logical value is “false”), and the second AND circuit originally has the H level. It is possible to remove a noise pulse generated during a period when the logic value is “true”. Further, the first post-processing flip-flop and the second post-processing flip-flop can remove hazards that may occur in the first and second AND circuits, respectively. The signal input to the first AND circuit is, for example, the same standard output signal delayed by a predetermined time. When the logical product is obtained, the H level period is eroded from the standard output signal input to the logical product circuit, and the L level period is lengthened accordingly. According to the present invention, in the second AND circuit, for example, by obtaining the AND of the inverted output signal in the opposite direction to the first AND circuit, the H level period eroded by the first AND circuit is obtained. Can be compensated for. In a preferred aspect of the present invention, the delay flip-flop group of the first circuit unit and the delay flip-flop group of the second circuit unit have the same number of stages. According to this aspect, the erosion amount in the period in the first AND circuit is equal to the erosion amount in the period in the second AND circuit, and the duty ratio of the output signal from the noise removal circuit is set to 50%. Can be.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, a motor speed control circuit according to an embodiment of the present invention will be described with reference to the drawings. Hereinafter, the same components as those described in the related art are denoted by the same reference numerals, and description thereof will be omitted. The block configuration of the present motor speed control circuit is basically the same as the block configuration of the conventional motor speed control circuit shown in FIG. 3, so that the block configuration diagram is omitted. Here, in this circuit, the configuration of the noise elimination circuit is different from that of the conventional noise elimination circuit 16. Therefore, in order to distinguish the noise elimination circuit of the present circuit from the conventional one, the noise elimination circuit is referred to as a noise elimination circuit 116 in the following description.
[0024]
Hall output waveforms are obtained by the rotation of the motor 2, these are amplified by the Hall amplifier 4, and then shaped by the Hall logic circuit 6. The drive circuit 8 generates a drive signal based on the output of the Hall logic circuit 6 and drives the motor 2 to rotate. This loop is the drive system of the motor 2. This circuit has a speed control system loop separately from the drive system as in the conventional circuit.
[0025]
The speed control system performs speed control based on the FG signal output from the motor 2. The FG signal is converted into a square wave having a period corresponding to the FG signal via the FG amplifier 20, the Schmitt amplifier 22, and the noise removing circuit 116. The comparison circuit 18 compares the length of the square wave included in the predetermined period with the reference value, and determines whether the rotation speed of the motor 2 is high or low based on the comparison. In response to each of the cases where the speed is determined to be fast and the case where the speed is determined to be slow, the comparison circuit 18 provides an acceleration signal (positive pulse) for accelerating the motor 2 to a desired rotation speed, A deceleration signal (negative pulse) for decelerating to is output. These acceleration signal and deceleration signal are integrated by the integration amplifier 24 and fed back to the drive circuit 8.
[0026]
The frequency dividing circuit 12 divides the frequency of the oscillation clock output from the oscillation circuit 10 and supplies it to the noise removing circuit 116. The predetermined period in the comparison circuit 18 is determined by a reference signal generated by the frequency dividing circuit 14 further dividing the output of the frequency dividing circuit 12.
[0027]
Now, this circuit has a problem that noise is superimposed on the FG signal as in the related art. As described above, the Schmitt amplifier 22 is connected to the output of the FG amplifier 20 to reduce the influence of superimposed noise of the FG signal.
[0028]
When the output of the FG amplifier 20 rises to the threshold voltage which is the upper limit level of the hysteresis width, the Schmitt amplifier 22 transitions the output to the H level, while the FG amplifier 20 shifts the output to the threshold voltage which is the lower limit level of the hysteresis width. When the output 20 falls, the output is changed to the L level. That is, the Schmitt amplifier 22 outputs a square wave signal S having H and L levels according to the hysteresis width. In this way, by making the state transition between the H level and the L level have hysteresis, that is, by performing the state transition at different thresholds, the Schmitt amplifier 22 avoids the influence of superimposed noise having an amplitude within the hysteresis width to perform the level transition. Instability at the time can be reduced, and generation of unnecessary square wave vibration is suppressed.
[0029]
The noise removal circuit 116 is provided mainly for removing the influence of superimposed noise that exceeds the hysteresis width of the Schmitt amplifier 22 and cannot be completely removed by the Schmitt amplifier 22. For example, when the FG signal takes a value near the threshold of the Schmitt amplifier 22, if noise having an amplitude larger than the hysteresis width of the threshold is superimposed, the noise causes the signal voltage to cross the upper or lower threshold. , A square wave having a time width shorter than the period of the FG signal is generated. That is, L-level (or H-level) pulse noise appears during the output period of the Schmitt amplifier 22 that must be at H-level (or L-level). As a result, the length of the square wave output from the Schmitt amplifier 22 becomes shorter than the length of the period of the FG signal, and the rotation speed of the motor 2 is erroneously determined to be higher than the actual speed, and the speed control may not be performed accurately. There is. The noise removing circuit 16 removes a noise pulse appearing in the output of the Schmitt amplifier 22 due to the influence of superimposed noise.
[0030]
FIG. 1 is a circuit configuration diagram of the noise removal circuit 116 having features of the present invention. Hereinafter, the configuration of the noise removal circuit 116 employed in the present motor speed control circuit will be described with reference to FIG. The noise elimination circuit 116 includes a first delay flip-flop group (delayed type) (a series connection of three-stage flip-flops 140-1, 140-2, and 140-3 in this case), which is a series connection of flip-flops, and a second delay flip-flop group (delayed type). (In this case, three-stage flip-flops 142-1, 142-2, and 142-3 are connected in series) and an AND gate (logical product circuit) 144 that performs a function of removing a noise pulse. , 146, post-processing flip-flops 148, 150 for removing a hazard generated in the AND gate as post-processing of noise pulse removal by these AND gates, and inverters 152, 154 for inverting the clock.
[0031]
The series connection of the first to third flip-flops 140-1 to 140-3 constituting the first delay flip-flop group is based on the output Q of the first-stage flip-flop 140-1. ₁ (Standard output) is the data terminal D of the second-stage flip-flop 140-2. ₂ And the output Q of the second-stage flip-flop 140-2. ₂ Is the data terminal D of the third-stage flip-flop 140-3. ₃ It is constituted by being connected to. The same applies to the serial connection of the first to third flip-flops 142-1 to 142-3 that constitute the second delay flip-flop group, and the output Q ′ of the first-stage flip-flop 142-1. ₁ Is the data terminal D ′ of the second-stage flip-flop 142-2. ₂ And the output Q ′ of the second-stage flip-flop 142-2 ₂ Is the data terminal D ′ of the third-stage flip-flop 142-3. ₃ It is constituted by being connected to.
[0032]
The data terminal (D) of the first-stage flip-flop 140-1 of the first delay flip-flop group ₁ The output of the Schmitt amplifier 22 is applied to (). In addition, the output Q of each stage of the first flip-flop group ₁ ~ Q ₃ Are input to the AND gate 144, respectively. AND gate 144 compares the logical product of these inputs with the data terminal D of post-processing flip-flop 148. _E Output to
[0033]
The data terminal (D ′) of the first-stage flip-flop 142-1 of the second delay flip-flop group ₁ ) Is the output Q of the post-processing flip-flop 148 _E Is connected. The output (−Q) of each stage of the second flip-flop group is supplied to the AND gate 146. ₁ )-(-Q ₃ ) (Inverted output) is input. The AND gate 146 compares the logical product of these inputs with the data terminal D ′ of the post-processing flip-flop 150. _E Output to Then, the output Q ′ of the post-processing flip-flop 150 _E Is supplied to the comparison circuit 18 as an output of the noise removal circuit 116.
[0034]
The clock generated by the frequency dividing circuit 12 is supplied to the clock terminal CL of each stage of the first and second delay flip-flop groups. On the other hand, the clock terminal CL of each of the post-processing flip-flops 148 and 150 is supplied with a clock whose phase is shifted by the same cycle as the clock for each stage of each delay flip-flop group. In this circuit, the inverter 152 is provided before the CL of the post-processing flip-flop 148, and the inverter 154 is provided before the CL of the post-processing flip-flop 150. Each of the inverters 152 and 154 receives the clock from the frequency dividing circuit 12 and inverts the clock, that is, outputs the clock to the post-processing flip-flops 148 and 150 with the phase shifted by 180 °.
[0035]
FIG. 2 is a timing chart for explaining the basic operation of the noise removal circuit 116. Hereinafter, the operation of the noise removal circuit 116 will be described with reference to FIG. FIG. 2A shows an output clock CLK of the frequency dividing circuit 12, which is a clock used for driving each flip-flop of the present circuit. Incidentally, the inverted flip-flops 148 and 150 are applied to their clock terminals CL.
[0036]
FIG. 2B shows the output S of the Schmitt amplifier 22. Here, an example is shown in which the output of the Schmitt amplifier 22 includes the noise pulses 60 and 62 during the period that should be at the L level. The width of each of the noise pulses 60 and 62 is equal to or less than the cycle τ of the clock CLK.
[0037]
FIG. 2C shows the output Q of the flip-flop 140-1. ₁ 3 shows the waveforms of FIG. The noise pulse 60 generated by the Schmitt amplifier 22 is latched in the flip-flop 140-1 at the falling edge of CLK. Also, at the next falling edge of CLK, the output of the Schmitt amplifier 22 has returned to the L level, and the flip-flop 140-1 latches this. That is, the flip-flop 140-1 generates the pulse 70 having a width of 1τ in synchronization with the fall of the CLK. In response to the noise pulse 62, the flip-flop 140-1 outputs the pulse 72.
[0038]
FIG. 2D shows the output Q of the flip-flop 140-2. ₂ 3 shows the waveforms of FIG. The flip-flop 140-2 delays the output of the flip-flop 140-1 by 1τ, and ₂ Output from Therefore, the output terminal Q of the flip-flop 140-2 ₂ , A pulse 80 corresponding to the pulse 70 and a pulse 82 corresponding to the pulse 72 are output.
[0039]
FIG. 2E shows the output Q of the flip-flop 140-3. ₃ 3 shows the waveforms of FIG. The flip-flop 140-3 delays the output of the flip-flop 140-2 by 1τ, ₃ Output from Therefore, the output terminal Q of the flip-flop 140-3 ₃ , A pulse 90 corresponding to the pulse 80 and a pulse 92 corresponding to the pulse 82 are output.
[0040]
FIG. 2F shows the output AND of the AND gate 144, which is the input D of the post-processing flip-flop 148. _E It becomes. The AND gate 144 is connected to the output Q of each flip-flop 140-1 to 140-3. ₁ ~ Q ₃ Find the logical product of Output Q ₁ ~ Q ₃ Are shifted in timing by τ from each other, and in the AND operation, the short-time pulses 70, 80, and 90 basically do not have a period overlapping each other, and the signal Q ₁ ~ Q ₃ Are at L level. Therefore, no pulse corresponding to the pulses 70, 80, and 90 appears at the output of the AND gate 144. The same applies to the pulses 72, 82, and 92. As described above, the AND gate 144 can remove the pulses 70 to 92 generated due to the noise pulses 60 and 62 of the Schmitt amplifier 22.
[0041]
Signal Q ₁ ~ Q ₃ All signals may temporarily go to the H level depending on the timing shift between the signals, and a spike-like pulse called a hazard may appear at the output of the AND gate 144 at that moment. Here, for example, in FIG. 2F, the pulses 100 and 102 are due to a hazard. Specifically, the hazard occurs, for example, in a portion where the falling edge of the pulse at the output of a certain stage and the rising edge of the pulse at the output of another stage are simultaneous. In the present circuit, the rise and fall occur in synchronization with the fall of CLK, so that the pulses 100 and 102 also appear at the fall timing of the clock CLK.
[0042]
When a pulse due to such a hazard is detected in the comparison circuit 18, the counting of the number of pulses of the FG signal becomes inaccurate, and the control of the speed control is deteriorated. In order to avoid this, the present circuit is provided with a post-processing flip-flop 148 next to the AND gate 144.
[0043]
As described above, the flip-flops 140-1 to 140-3 are driven by the clock CLK, whereas the post-processing flip-flop 148 is driven by the clock CLK inverted by the inverter 152. That is, the post-processing flip-flop 148 is connected to the data terminal D _E The output of the AND gate 144 is latched at a timing different from the timing at which the pulses 100 and 102 are input. For example, the post-processing flip-flop 148 outputs the timing t which is τ / 2 ahead of the pulse 100. ₁ Latches the output of the AND gate 144 at the timing t after τ / 2 from the pulse 100. ₂ Latches the output of the AND gate 144. Since the pulse 100 due to the hazard keeps the H level only for a time shorter than τ, the post-processing flip-flop 148 does not latch the pulse 100 at any of these times t1 and t2, and continuously outputs the originally expected L level. I do. Thus, the pulses 100 and 102 due to the hazard are removed from the output of the post-processing flip-flop 148. The post-processing flip-flop 148 can also remove a hazard during a period when it should be at the H level.
[0044]
As described above, the second-stage circuit unit including the second delay flip-flop group, the AND gate 146, the post-processing flip-flop 150, and the inverter 154 connected behind the first-stage circuit unit also has the same noise. It has the effect of removing pulses.
[0045]
The signal Q shifted by τ from each other ₁ ~ Q ₃ Is ANDed by AND gate 144, so that the L level period becomes longer and the H level period becomes shorter at the output of AND gate 144. The second stage circuit section can recover the H level period eroded by the first stage circuit. This is different from the first-stage circuit unit in the second-stage circuit unit, in which the AND gate 146 outputs the inverted output (−Q ′) of each flip-flop of the second delay flip-flop group. ₁ ~ -Q ' ₃ ) Is obtained. More specifically, like the AND gate 144 of the first-stage circuit portion, the AND gate 146 extends the L-level period of the input signal and reduces the H-level period. However, since the signal input to the AND gate 146 is an inverted output, the L level period corresponds to the H level of the output of the AND gate 144, and conversely, the H level period corresponds to the L level of the output of the AND gate 144. After all, the L-level period extended by the AND gate 144 is conversely reduced by the AND gate 146, and the H-level period reduced by the AND gate 144 is extended by the AND gate 146. In this way, the second-stage circuit section can recover the H-level period eroded by the first-stage circuit. In particular, by making the number of stages of the delay flip-flop group of the first stage circuit unit and the number of stages of the delay flip-flop group of the second stage circuit unit the same, the original duty ratio of the FG signal can be recovered. .
[0046]
In the above example, the first delay flip-flop group and the second delay flip-flop group each have three stages. However, the present invention is not limited to this, and each delay flip-flop group may have a multi-stage configuration. It is also possible.
[0047]
Further, when it is not necessary to recover the duty ratio of the FG signal to 50% in the noise removing circuit 116, the noise removing circuit 116 can be constituted only by the first circuit unit. For example, the case where the output signal of the noise removal circuit 116 is frequency-divided by 、 and the comparison is performed by the comparison circuit 18 using this is equivalent to such case. In this case, even if the duty ratio of the output waveform of the noise elimination circuit 116 is not 50%, a signal whose frequency is reduced to 1/2 and whose duty ratio is 50% is obtained by frequency division.
[0048]
The means for shifting the phase of the clock for driving the delay flip-flop group and the clock for driving the post-processing flip-flop is not limited to the inverter. For example, a delay circuit can be used instead.
[0049]
In addition, if the circuit is configured by IIL (Integrated Injection Logic), a logical product can be obtained only by connection (wired and). Therefore, according to the IIL, the AND circuit can be realized by simple connection of the output of each stage of the delay flip-flop group instead of the AND gates 144 and 146, and the circuit configuration can be simplified.
[0050]
【The invention's effect】
According to the motor speed control circuit of the present invention, by performing a logical AND operation on the outputs of the delay flip-flops, it is possible to remove the pulse caused by the noise pulse in the output of the Schmitt amplifier 22 and to remove the noise pulse due to the hazard generated at that time. Is removed by a post-processing flip-flop driven at a timing shifted from the delay flip-flop group. Therefore, a noise pulse can be removed from the signal waveform supplied to the comparison circuit 18, and the comparison with the reference value in the comparison circuit 18 can be accurately performed. The effect of improving the reliability of this is obtained.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of a noise removal circuit according to an embodiment of the present invention.
FIG. 2 is a timing chart illustrating a basic operation of the noise removal circuit according to the present invention.
FIG. 3 is a block diagram of a conventional motor speed control circuit.
FIG. 4 is a circuit configuration diagram of a conventional noise removal circuit.
FIG. 5 is a timing chart illustrating a basic operation of a conventional noise removal circuit.
[Explanation of symbols]
2 motor, 4 hall amplifier, 6 hall logic circuit, 8 drive circuit, 10 oscillation circuit, 12/14 frequency divider circuit, 18 comparison circuit, 20 FG amplifier, 22 Schmitt amplifier, 24 integration amplifier, 116 noise removal circuit, 140− 1 to 140-3, 142-1 to 142-3 Flip-flop, 144, 146 AND gate, 148, 150 Post-processing flip-flop, 152, 154 Inverter.

Claims

A drive circuit for driving the motor, a Schmitt circuit for removing superimposed noise of the FG signal generated in accordance with the rotation of the motor, and a Schmitt circuit for causing the superimposed noise exceeding a hysteresis width of the Schmitt circuit. A noise removing circuit that removes the generated noise pulse; and a comparing circuit that compares a corrected FG signal based on the signal from which the noise pulse has been removed with a reference signal, wherein the driving is performed based on a comparison result of the comparing circuit. In a motor speed control circuit that controls a circuit to control the speed of the motor,
The noise elimination circuit,
A plurality of flip-flops connected in series, wherein a delay flip-flop group in which a signal including the noise pulse is input to the first-stage flip-flop;
An AND circuit that calculates the logical product of the output signals of the flip-flops at each stage of the delay flip-flop group;
A post-processing flip-flop having an output of the AND circuit as input data;
Has,
The post-processing flip-flop is driven by a phase-shifted clock that has the same cycle as the clock that drives each stage of the delay flip-flop group and is out of phase, and is shifted from the timing at which the output signal of the AND circuit changes. By latching the output signal of the AND circuit at a timing, suppressing a hazard generated in the output signal of the AND circuit,
A motor speed control circuit characterized by the following.

The motor speed control circuit according to claim 1,
A motor speed control circuit, comprising: an inverter that receives a clock for driving each stage of the delay flip-flop group, inverts the clock, and outputs the inverted clock as the phase-shifted clock.

The motor speed control circuit according to claim 1,
The noise elimination circuit,
A first delay flip-flop group including the first-stage flip-flop having an output of the Schmitt circuit as input data;
A first AND circuit connected to an output of the first delay flip-flop group;
A first post-processing flip-flop connected to an output of the first AND circuit;
A second delay flip-flop group including the first-stage flip-flop having an output of the post-processing flip-flop as input data;
A second AND circuit connected to an output of the second delay flip-flop group;
A second post-processing flip-flop connected to an output of the second AND circuit;
Has,
One of the first AND circuit and the second AND circuit receives a standard output signal of the flip-flop of each stage of the corresponding delay flip-flop, and the other corresponds to the corresponding one of the delay flip-flops. Inputting an inverted output signal having an inverted relationship with a standard output signal of the flip-flop of each stage of the delay flip-flop;
A motor speed control circuit characterized by the following.

The motor speed control circuit according to claim 3,
A motor speed control circuit, wherein the first delay flip-flop group and the second delay flip-flop group have the same number of stages.