Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP3587019B2 - 半導体装置の製造方法 - Google Patents
[go: Go Back, main page]

JP3587019B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3587019B2
JP3587019B2 JP08977897A JP8977897A JP3587019B2 JP 3587019 B2 JP3587019 B2 JP 3587019B2 JP 08977897 A JP08977897 A JP 08977897A JP 8977897 A JP8977897 A JP 8977897A JP 3587019 B2 JP3587019 B2 JP 3587019B2
Authority
JP
Japan
Prior art keywords
film
solder
resist pattern
opening
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP08977897A
Other languages
English (en)
Other versions
JPH10284497A (ja
Inventor
敏治 柳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP08977897A priority Critical patent/JP3587019B2/ja
Priority to MYPI98001513A priority patent/MY116250A/en
Priority to US09/055,754 priority patent/US5877078A/en
Priority to CN98106357A priority patent/CN1112722C/zh
Priority to KR1019980012356A priority patent/KR19980081177A/ko
Publication of JPH10284497A publication Critical patent/JPH10284497A/ja
Application granted granted Critical
Publication of JP3587019B2 publication Critical patent/JP3587019B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/019Manufacture or treatment of bond pads
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00Interconnections in chips, wafers or substrates
    • H10W20/40Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425Barrier, adhesion or liner layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251Changing the shapes of bumps
    • H10W72/01255Changing the shapes of bumps by using masks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241Dispositions, e.g. layouts
    • H10W72/242Dispositions, e.g. layouts relative to the surface, e.g. recessed, protruding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • H10W72/252Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29Bond pads specially adapted therefor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/951Materials of bond pads
    • H10W72/952Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Wire Bonding (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、フリップ・チップ・ボンディング法によりデバイス・チップの実装を行う半導体装置の製造方法に関し、特にハンダ・ボールの純度を高めてデバイスの製造歩留りを向上させる方法に関する。
【0002】
【従来の技術】
電子機器の小型化をより一層進展させるためには、部品実装密度をいかに向上させるかが重要なポイントとなる。半導体ICに関しても、ボンディング・ワイヤとリード・フレームとを用いた従来のパッケージ実装に代わり、LSIのベア・チップを直接に実装基板上の導体パターンに接続するワイヤレス・ボンディングが提案されている。中でも、デバイス・チップの素子形成面側にすべての電極部とこれに接続するハンダ・ボール(バンプ)やビーム・リードを形成しておき、この素子形成面を下向きにして実装基板上の導体パターンに直接的に接続する方法はフリップ・チップ・ボンディング法と呼ばれており、アセンブリ工程が合理化できることからハイブリッドICの実装や大型コンピュータ用途に広く利用されている。
【0003】
中でもハンダ・ボールは、今後の多ピン数パッケージとして有望なBGA(ボール・グリッド・アレイ)パッケージ用の実装端子として、ますます重要な地位を占めるものと期待されている。BGAとは、通常、デバイス・チップの周辺部に集中しているAl電極パッドの配列パターンを絶縁性の仲介層(インタポーザ)を介してより広範囲に分散された規則的な電気接点の配列パターンに変換し、この電気接点にハンダ・ボールを配する技術である。BGAによれば、隣接するハンダ・ボール間の配列ピッチを大きく確保することができるのでハンダ・ボール間の短絡の虞れがなく、したがってボール径を縮小せずに十分な接合強度をもってデバイス・チップを実装基板上に実装することが可能となる。
【0004】
近年では、パッケージ1個に200個以上ものハンダ・ボールが形成される場合もあり、これらは多数のハンダ・ボールをいかに均一な高さに形成できるかが、実装の信頼性を左右する。
従来、ハンダ・ボールの形成は一般に電解メッキにより行われてきたが、この方法には下地材料層の表面状態や電気抵抗のわずかなバラツキによって成膜されるハンダ膜の厚みが変動する問題があった。
この問題を解決するため、本願出願人は先に特開平7−288255号公報において、真空薄膜形成技術とレジスト・パターンのリフトオフとを組み合わせたハンダ・ボールの形成方法を提案した。この方法を、図7ないし図10を参照しながら説明する。
【0005】
図7は、基板11のパッシベーションを経てAl電極パッド12上にBLM膜15を形成し、さらに有機保護膜によるパッシベーションを経てハンダ膜パターンを形成したウェハWの状態を示している。ここでBLM(Ball Limiting Metal) 膜とは、後に形成されるハンダ膜との間の密着性向上や相互拡散防止を目的として形成されるバリヤメタルの一種であり、その名称はこの膜がハンダ・ボールの仕上がり形状を左右することに由来している。
【0006】
ここまでの工程を簡単に述べると、まず、すべての素子形成が終了した基板11上でAl電極パッド12を所定の形状にパターニングする。次に、ウェハWの全面をSiNパッシベーション膜13で被覆し、この膜をパターニングしてAl電極パッド12に臨む開口13aを形成する。続いて、ウェハWの全面を有機パッシベーション膜であるポリイミド膜14で被覆し、Al電極パッド12に臨む開口14aを上記開口13aのさらに内側に形成する。次に、上記開口14aを覆うごとくBLM膜15を形成する。このBLM膜15は、下層側から順にCr膜,Cu膜,Au膜がスパッタリングにより積層された多層膜であり、通常はリフトオフ法により形成される。
【0007】
次に、リフトオフ法によるハンダ膜パターン17aの形成を行う。まず、図8に示されるように、上記開口14aとその近傍領域を露出させるような開口16aを有する十分に厚いレジスト・パターン16を形成する。次に、ウェハWの全面をハンダ膜で被覆する。このハンダ膜は、上記開口16aの内部でBLM膜15に接触して形成され、後工程でハンダ・ボールとなるハンダ膜パターン17aと、レジスト・パターン16上に被着され、後工程で除去される不要なハンダ膜17bとに分断されている。
続いて、この基体をレジスト剥離液に浸して加熱揺動処理を行い、レジスト・パターン16と不要なハンダ膜17bを除去すると、図9に示されるようにハンダ膜パターン17aが残る。
【0008】
これ以降は、いわゆるウェットバックと呼ばれる加熱溶融処理を行う。すなわち、ハンダ膜パターン17aの表面にフラックスを塗布した後、N雰囲気下で段階的に昇温すると、ハンダ膜パターン17aは自身の表面張力により収縮し、図10に示されるように上記BLM膜15上で自己整合的にハンダ・ボール17cとなる。ウェットバックの最終到達温度は、おおよそ340℃である。
この後、ウェハWをダイシングし、該ウェハWから分割された個々のデバイス・チップのハンダ・ボール形成面を下向きにして実装基板と対向させ、該実装基板上の予備ハンダ付けされた導体パターンと上記ハンダ・ボールとを位置合わせした上で加熱溶着させると、チップ実装が完了する。
【0009】
【発明が解決しようとする課題】
ところで、上記のハンダ・ボール17cの大きさを決定するハンダ膜パターン17aの厚さは、実装基板に対するチップの接合強度や寸法安定性を確保する観点から十分に大きく設定されている。一般的な厚さは、ボールの配列パターンにもよるが30μm前後である。このため、リフトオフ用の下地のレジスト・パターン16の膜厚は、30μmより厚くしておくことが望ましい。この膜厚は、デバイスの内部回路の作成に用いられるレジスト・パターンの膜厚より数十倍も大きい。
【0010】
しかし、レジスト・パターン16の膜厚が上述のように大きいと、フォトリソグラフィ後に現像液や洗浄水に由来する水分が膜中に多量に取り込まれやすくなる。特に、膜の深奥部に取り込まれた水分は、通常のベーク処理を経ても十分に除去することが難しい。また、ベーク処理後の基板冷却過程でレジスト・パターン16が空気中の水分を再吸湿してしまうこともある。多量の残留水分を含むレジスト・パターン16に接触する形でハンダ膜を蒸着させようとすると、蒸着時の基板加熱により水分が気化して該レジスト・パターン16から放出される、いわゆる脱ガス現象が起こる。放出された水分はハンダ膜の成膜条件を変動させ、一部は図中に矢印で示されるようにハンダ膜パターン17aの内部に取り込まれる。
なお、ハンダ膜パターン17aに取り込まれる水分の一部は、図中に矢印で示されるようにポリイミド膜にも由来している。
【0011】
このような状況下で形成されたハンダ膜パターン17aに対してウェットバックを行うと、この時の基板加熱により先に膜中に取り込まれた水分がハンダ・ボール10内で気化,膨張して空孔18を発生させたり、あるいはこの水分が周囲のハンダ膜の構成元素を酸化して局所的に金属酸化物19を析出させることがある。これらの空孔18や金属酸化物19は、仕上がり後のハンダ・ボール17cの比抵抗を上昇させたり、あるいはBLM膜15との間の密着性を低下させ、デバイスの製造歩留りを劣化させる原因となっている。
そこで本発明は、レジスト・パターンを用いたリフトオフ法によりハンダ膜パターンを選択的に被着させる場合にも、仕上がり後のハンダ・ボールの純度を高めることによりデバイスの製造歩留りを改善することが可能な半導体装置の製造方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、デバイス・チップの電極パッド上にリフトオフ法により選択的に被着されたハンダ膜パターンをウェットバックを経てハンダ・ボールに仕上げるプロセスの途中で、リフトオフ用のレジスト・パターンの上にハンダ膜を成膜する前に、このレジスト・パターンの脱水処理を、高真空アニールまたは乾燥不活性ガス雰囲気中への基体の放置により行うことで上述の目的を達成しようとするものである。
【0013】
【発明の実施の形態】
本発明では、ハンダ膜の蒸着を行う前に少なくとも下地のレジスト・パターンから残留水分を脱水処理により予め放出させておくので、ハンダ膜蒸着時にはレジスト・パターンからの脱ガスが生じない。ここで、「少なくとも」と述べたのは、上記脱水処理の条件によっては上記レジスト・パターンの開口(第2開口)内に露出している絶縁保護膜からの水分放出も同時に進行するからである。この絶縁保護膜としては、たとえばポリイミド系樹脂,ポリテトラフルオロエチレン誘導体、フッ化ポリアリルエーテル誘導体、ポリ−p−フッ化キシレン等、層間絶縁膜材料として近年提案されている低誘電率の材料膜を用いることができる。中でもポリイミド系樹脂膜は、耐熱性が400℃以上と高いことから目下のところ最も広く用いられている材料であるが、耐熱性、耐湿性、耐クラック性、平坦化性に優れ、熱膨張係数が小さく、さらに好ましくは不純物ゲッタリング特性も備えた有機材料を適宜選択して用いることができる。
いずれにしても本発明によれば、ハンダ膜の成膜条件の変動や膜中への水分の取り込みが抑制され、仕上がり後のハンダ・ボールの内部でも金属酸化物の析出や空孔の発生が防止される。この結果、ハンダ・ボールの比抵抗が設計値どおり低く維持されると共に下地材料膜との密着性が向上し、デバイスの製造歩留りが改善される。
【0014】
ただし、上記の脱水処理は、基体の最高到達温度をレジスト・パターンの耐熱温度以下に制御しながら行うことが必要である。これは、レジスト・パターンの耐熱温度を越えた温度域ではレジスト材料が熱変性され下地の絶縁保護膜から剥離できなくなる、いわゆる焼付き現象が生ずるからである。本発明における脱水処理は、レジスト・パターンを構成するベース樹脂やこれに混入される可塑剤等の添加剤との組合せにもよるが、おおよそ50〜100℃、より好ましくは50〜80℃の範囲内に設定することが特に好適である。この範囲よりも温度が低すぎると、脱水効果が不足するか、または脱水処理の所要時間が延長することでスループットが大きく損なわれる。一方、上限温度を越えると、上述したように後工程での焼付きによりレジストの剥離が困難となる。仮に温度の上昇が直ちに焼付きに結びつかない場合であっても、ベース樹脂の軟化点を越えればレジスト・パターンの様々な物性変化が予測される。したがって、ベース樹脂の種類による差異を考慮しても、上記の温度範囲内であれば不測の事態はまず回避することができる。
特に、本発明のようにハンダ膜のリフトオフに使用されるような厚膜のレジスト・パターンを形成するための粘度の高いレジスト材料の耐熱温度は、デバイス・チップ内部の回路パターンの形成に用いられるレジスト材料に比べて低く、70℃程度のものが多い。したがって、このような高粘度レジスト材料に対する脱水処理温度は、65〜70℃の範囲で行うことが必要である。
なお、絶縁保護膜として典型的に用いられるポリイミド膜は一般的なレジスト材料よりも遥かに耐熱性に優れるので、上記の温度域では熱変性の虞れは全くない。
【0015】
上記脱水処理の具体的な手法として、本発明では(a)スパッタ・エッチング、(b)高真空アニール、または(c)不活性ガス雰囲気中における乾燥、のいずれかを行う。
上記(a)のスパッタ・エッチングは、レジスト・パターンや絶縁保護膜の表面に吸着または内部に取り込まれている水分子を、基体に入射するイオンの運動エネルギー、あるいは基板入射後にエネルギー変換により発生した熱を利用して脱離させるものである。このスパッタ・エッチングはプラズマ放電条件下で行われるので、このときの基体はスパッタリング装置の基板ステージからの熱伝達、プラズマ輻射熱、基板内部における入射イオンの運動エネルギーから熱エネルギーへの変換等の様々な要素により昇温される。したがって、スパッタ・エッチングで脱水処理を行う場合には、基体表面の最高到達温度が上記範囲内に入るようにプラズマ放電条件を最適化することが必要である。スパッタ・エッチングに用いるプラズマは、イオン入射面の形状や性質に悪影響を与えないものを選択する。典型的には、Arプラズマが用いられる。
【0016】
ところで、上記スパッタ・エッチングを行うためのプラズマ装置は特に限定されるものではなく、たとえば従来から用いられている平行平板型RFプラズマ装置やマグネトロンRIE装置を用いることができる。ただし、これらの装置ではプラズマ密度を決定する高周波電力と入射イオン・エネルギーを決定するバイアス電圧とが一定の相関関係を保ちながら調整されるので、プラズマ密度を上げると基板バイアスも上昇する。したがって、有機保護膜へのダメージを抑えながら残渣除去を迅速化することには限度がある。
【0017】
これに対し、プラズマ励起と基板バイアスとを独立に制御可能なプラズマ装置では、より低圧でも高密度のプラズマを生成できるため、有機保護膜表面に入射するイオンの運動エネルギーを適度な値に保ちつつ、大量のイオンを用いて迅速に残渣を除去することが可能となる。この種の装置としては、たとえばトライオード型RFプラズマ装置、有磁場マイクロ波プラズマ装置、ICP(誘導結合プラズマ)装置、ヘリコン波プラズマ装置を例示することができる。上記のトライオード型RFプラズマ装置では、1010/cmのオーダーのプラズマ密度を達成することができる。また、1×1011/cm以上のオーダーのプラズマ密度を達成できる装置は、近年では特に高密度プラズマ(HDP)装置と総称されており、有磁場マイクロ波プラズマ装置では1011/cm、ICP装置では1012/cm、ヘリコン波プラズマ装置では1013/cmの各オーダーのプラズマ密度をそれぞれ励起可能である。
【0018】
なお、脱水処理をスパッタ・エッチングにより行うと、レジスト・パターンの開口、すなわち第2開口内にレジスト膜のスカムが残存している場合に、これを同時に除去することができる。
スカムとは、フォトリソグラフィの解像不良や現像不良により起因して発生するレジスト膜の残渣のことである。リフトオフ法では、前述のように使用されるレジスト膜の膜厚が非常に大きく、しかも一方でフォトリソグラフィの焦点深度は露光波長の短波長化に伴って極めて浅くなっている。このため、露光条件や現像条件のわずかな揺らぎによってもスカムが発生しやすくなっており、これがハンダ膜パターンを形成すべき下地材料膜の表面に残存すると、ハンダ・ボールと該下地材料膜との間のコンタクト抵抗の増大、あるいはコンタクト不良を招く原因となる。スパッタ・エッチングは、このスカムの物理的除去と手段として有効である。
【0019】
上記(b)の高真空アニールは、高真空中で基体を加熱しながら膜中の水分を脱離させる方法である。一方、上記(c)の乾燥不活性ガス雰囲気中における基体の放置については、放置時間にもよるが、特に基体の加熱は行わなくとも良い。乾燥不活性ガスとしては、典型的には乾燥Nガスを使用することができる。これら(b)と(c)の方法では、脱水処理の過程で前述(a)のスパッタ・エッチングのような物理的エネルギーが膜に加わることがないので、低ダメージの脱水処理が可能となる。もちろん、スカムの除去を行いたい場合には、この高真空アニールの後に前述のようなスパッタ・エッチングを続けて行えば良い。このように脱水処理とスカム除去とを独立の条件で行うことにより、各プロセスに最適な条件を設定することが容易となり、プロセス精度を向上させることができる。
【0020】
【実施例】
以下、本発明の具体的な実施例について説明する。
【0021】
実施例1
ここでは、ハンダ膜を被着する前の脱水処理をトライオード型RFプラズマ処理装置を用いて行うプロセスについて、図1ないし図6を参照しながら説明する。
まず、図1に示されるように、すべての素子形成が終了した基板1上でAl電極パッド2のパターニングを行い、続いて基体の全面をたとえばプラズマCVD法により成膜されるSiNパッシベーション膜3で被覆し、さらにこの膜をパターニングして上記Al電極パッド2を露出させるように開口3aを形成した。ここまでの状態が、通常のデバイス・チップの完成状態である。
【0022】
次に、基体(ウェハ)の全面に感光性のポリイミド樹脂(東レ社製:商品名UR−3100,比誘電率ε≒3.2)を約5μmの厚さに塗布し、ポリイミド膜4を形成した。次に、g線によるフォトリソグラフィと現像処理とを経てポリイミド膜4をパターニングし、上記Al電極パッド2を露出させるための第1開口として開口4aを形成した。この開口4aは、先に形成されたSiNパッシベーション膜3の開口3aの内部に形成されており、Al電極パッド2と後工程において形成されるBLM膜とのコンタクト面積を規定するものである。
【0023】
次に、上記Al電極パッド2の露出面とコンタクトするBLM5を、上記開口4aを覆うように形成した。この形成には、リフトオフ法を適用した。すなわち、BLM膜5の形成部位に対応して開口された図示されないレジスト・パターンを形成し、続いてAl電極パッド2の表面の自然酸化膜を除去するための前処理を行った後、一例としてDCスパッタリングによりCr膜(厚さ約0.1μm),Cu膜(厚さ約1.0μm),Au膜(厚さ約0.1μm)を順次スパッタリング成膜した。このときの成膜条件は、たとえば以下のとおりとした。
Figure 0003587019
【0024】
ここで、最下層のCr膜は通常Al系金属膜を用いて形成される電極パッドに対する密着層として、中間層のCu膜はハンダ・ボール構成金属の拡散防止層として、さらに最上層のAu膜は前記Cu膜の酸化防止膜として、各々機能するものである。BLM膜5はレジスト・パターンの上下で分断された状態で成膜された。
【0025】
次に、このウェハWをレジスト剥離液に浸して加熱揺動処理を行った。このレジスト剥離液は、たとえばジメチルスルフォキシド(DMSO)とN−メチル−2−2−ピロリドン(CHNCO)とを混合したものである。この結果、レジスト・パターンの剥離に伴ってその上に堆積した不要なBLM膜が一緒に除去され、Al電極パッド2に接続するBLM膜5のみが残った。図1は、ここまでの工程を終了した状態を示している。
【0026】
次に、図2に示されるように、ウェハWの全面にレジスト膜を形成し、ハンダ膜の被着部位を規定するためのレジスト・パターニングを行った。このパターニングにより、上記開口4aの形成領域をその周辺領域と共に露出させるような開口6aを有するレジスト・パターン6を形成した。なお、このレジスト・パターン6の膜厚は、次工程においてハンダ膜を分断させるに十分な厚さとし、一例として30μmとした。
ただし、このように厚いレジスト膜は、現像工程や洗浄工程を経る過程で現像液や洗浄液に由来する水分、あるいはその後の大気中放置の過程で再吸収される水分を多量に膜中に取り込んだ状態となっている。また、開口6aの内部のレジスト膜を現像により完全に除去することも難しく、開口6aの底面には若干のスカム6sが残存した。
【0027】
そこで次に、本発明の特色をなす工程として、レジスト・パターン6の脱水処理を行った。本実施例では、ウェハWをトライオード型RFプラズマ処理装置のウェハ・ステージ上にセットし、図3に示されるようにスパッタ・エッチングを行った。
ここでトライオード型RFプラズマ装置とは、プラズマ・チャンバ内に上部電極(アノード)とウェハ・ステージを兼ねた下部電極(カソード)とが対向配置され、これら両電極の中間に格子電極が配置された3極構成をとるものである。上部電極にはプラズマ励起用のRF電源、下部電極には基板バイアス印加用のRF電源がそれぞれ接続されており、プラズマ密度と基板バイアスとが独立に制御可能とされている。プラズマは上部電極と接地電位に設定された格子電極との間でグロー放電により生成され、格子電極を通過した正イオンが下部電極側へ引き出される。
【0028】
このときのスパッタ・エッチング条件の一例を以下に示す。
装置 トライオード型RFプラズマ装置
Ar流量 25 SCCM
圧力 0.7 Pa
ソース・パワー 600 W(2 MHz)
バイアス・パワー 250 W(13.56 MHz)
ウェハ・ステージ温度 25 ℃
処理時間 60 秒
【0029】
このスパッタ・エッチングの過程では、温調加熱されたウェハ・ステージからの熱伝導、プラズマ輻射熱、イオン入射エネルギーの熱エネルギー変換等の機構により、ウェハ表面の最高到達温度が約70℃に上昇した。なお、図3ではウェハWに対して熱エネルギーΔがその下面側からのみ与えられるように図示されているが、この表現は便宜的なものである。この昇温により、レジスト・パターン6の内奥部に取り込まれていた水分が効率よく放出されたが、この程度の温度は何らレジスト・パターン6の熱変性の原因となるものではない。またこれと同時に、開口6aの底面に残存していたスカム6sや、BLM膜5の表面に形成されていた図示されない自然酸化膜が、イオン・スパッタ作用によりすべて除去された。さらに、上記プラズマ処理によりポリイミド膜4からも水分が放出された。
【0030】
続いて、図4に示されるように、ウェハWの表面にハンダ膜(97%Pb−3%Sn)を蒸着させた。このハンダ膜は上記レジスト・パターン6により上下に自己整合的に分断されており、開口6aの内部にはBLM膜5に接続するハンダ膜パターン7a、レジスト・パターン6上には不要なハンダ膜7bが被着された。
この蒸着の過程ではウェハWは約60℃に昇温されるが、前述の脱水処理によりレジスト・パターン6やポリイミド膜4から予め十分に水分が放出されているため、脱ガスによる蒸着雰囲気の変動も起こらず、安定した成膜を行うことができた。
【0031】
このウェハWを再びレジスト剥離液に浸して加熱揺動処理を行い、レジスト・パターン6と不要なハンダ膜7bを除去した。このように、図5に示されるように、BLM膜5を被覆するハンダ膜パターン7aのみを残した。レジスト・パターン6はすべて速やかに除去され、焼付きによる剥離不良はみられなかった。
この後は、いわゆるウェットバック工程を経てハンダ・ボールを形成した。すなわち、まずパターニングされたハンダ膜7aにフラックスを塗布した。このフラックスは、アミン系活性剤,アルコール系溶媒,ロジン,およびポリグリコール等の樹脂を主成分とし、ハンダ膜7aの還元および表面活性化作用を有するものである。この状態のウェハWをN雰囲気下で段階的に昇温すると、ハンダ膜7aは溶融しながら自身の表面張力で球状に収縮した。この結果、図6に示されるようなハンダ・ボール7cが形成された。このハンダ・ボール7cの内部には、従来のように空孔の生成や金属酸化物の偏析はみられず、設計値どおりの抵抗値が得られていた。また、ハンダ・ボール7cとBLM膜5との間の密着性も良好であった。
【0032】
この後、上記ウェハをダイシングして個々のチップに分割し、上記のハンダ・ボール7cと、予め予備ハンダ付けされた実装基板上の導体パターンとを位置合わせしながら加熱溶着させることにより、LSIチップの実装を完了した。
このようにして完成された実装製品は、ハンダ・ボール7cの純度が高められたことにより、ボール接合部における機械的強度や電気特性が改善されていた。したがって、最終的な実装製品の信頼性、耐久性、製造歩留りが従来プロセスに比べて大幅に向上した。
【0033】
実施例2
本実施例では、ハンダ膜パターン形成のための前処理として、高真空アニールによる脱水処理とICP(誘導結合プラズマ)装置によるスパッタ・エッチングとを連続的に行った。
ここでICP装置とは、プラズマ・チャンバ内の上蓋を兼ねる上部電極(アノード)とウェハ・ステージを兼ねた下部電極(カソード)とが対向配置され、プラズマ・チャンバの側壁面の一部を構成する絶縁壁の外周をマルチターン・アンテナで周回したものである。上記マルチターン・アンテナにプラズマ励起用のRF電源、下部電極に基板バイアス印加用のRF電源がそれぞれ接続され、プラズマ密度と基板バイアスとが独立に制御可能となされている。
【0034】
本実施例において、開口6aを形成するまでの工程は、実施例1で述べたとおりであるが、続く高真空アニールは、下記のような条件で行った。
Ar流量 100 SCCM
圧力 2 Pa
ウェハ・ステージ温度 65 ℃
処理時間 120 秒
【0035】
さらに、スパッタ・エッチングは、下記のような条件で行った。
装置 ICP装置
Ar流量 100 SCCM
圧力 0.7 Pa
ソース・パワー 1 kW(450 MHz)
RFバイアス電圧 60 V(13.56 MHz)
ウェハ・ステージ温度 65 ℃
処理時間 20 秒
【0036】
本実施例では、主として高真空アニールで脱水処理を行っており、スパッタ・エッチングは脱水処理を一部可能とするものの、主としてスカム除去の目的で行なわれる。このように、脱水処理とスカム除去をそれぞれに最適化された条件で行なうことにより、プロセス精度が向上した。
また、ここで用いたICP処理装置は、1Pa未満の低圧下でもガス分子の解離効率を高めることで1012/cmのオーダーもの大きなプラズマ密度を得ることができ、大量に生成したArイオンを散乱を最小限に抑えながらウェハWへ向かってほぼ垂直方向に入射させることができる。したがって、バイアス電圧をそれほど高めなくとも効率良くスカム7sを除去することができ、低ダメージのプロセスが実現された。
これ以降は、実施例1と同様にハンダ・ボール7cの形成およびLSIチップの実装を行い、ボール接合部における機械的強度や電気特性の向上を確認した。
【0037】
実施例3
本実施例では、ハンダ膜パターン形成のための前処理として、乾燥不活性ガス雰囲気中にウェハWを放置して脱水処理を行なった後、スパッタ・エッチングによるスカム除去を行った。
具体的には、ウェハ温度を65℃に維持可能なチャンバ内に常圧で乾燥Nガスを封入し、前掲の図2に示される状態のウェハWをこの雰囲気中に2時間放置した。この方法は、他の実施例に比べて長い処理時間を要するものの、プラズマをまったく用いていないため、プラズマ照射ダメージが一切生じないという利点がある。
本実施例においても、最終的な実装製品のボール接合部における機械的強度と電気特性の向上を確認した。
【0038】
以上、本発明を3種類の実施例にもとづいて説明したが、本発明はこれらの実施例に何ら限定されるものではない。たとえば、脱水処理またはスカム除去に用いるプラズマ装置としては、上述のトライオード型RFプラズマ装置やICP装置の他、平行平板型RFプラズマ装置のような従来型のプラズマ装置、あるいはECRプラズマ装置やヘリコン波プラズマ装置のような高密度プラズマ装置を用いることができる。
これらのプラズマ装置を用いたスパッタ・エッチングは、そのタイミングを次のハンダ膜の蒸着のできるだけ直前とすることが好適である。スパッタ・エッチングを行なうプラズマ装置のチャンバと蒸着装置の成膜チャンバとの間でウェハの高真空搬送が可能なマルチチャンバ式の製造装置を用いることは、レジスト・パターンによる水分の再吸収を防止する上で極めて効果的である。
この他、使用されるサンプル・ウェハの構成、成膜条件、各材料膜の種類や膜厚、スパッタ・エッチング条件等の細部は適宜変更、選択、組合せが可能である。
【0039】
【発明の効果】
以上の説明からも明らかなように、本発明ではフリップ・チップ・ボンディングに用いられるハンダ・ボールの純度を向上させることで、ボール接合部の機械的,電気的信頼性を向上させ、実装製品の製造歩留りを改善することができる。したがって、本発明により、高速動作が可能で信頼性と耐久性に優れるデバイス・チップを高密度に実装した半導体装置を製造することができる。
【図面の簡単な説明】
【図1】本発明を適用したプロセス例において、基板上のAl電極パッド上にSiNパッシベーション膜とポリイミド膜のパターニングを経てBLM膜を形成した状態を示す模式的断面図である。
【図2】図1のウェハ上でハンダ膜の被着部位を規定するためのレジスト・パターンを形成した状態を示す模式的断面図である。
【図3】図2のレジスト・パターンとポリイミド膜の露出部について脱水処理を行うと共に、スカムを除去した状態を示す模式的断面図である。
【図4】図3のウェハ上にハンダ膜を成膜した状態を示す模式的断面図である。
【図5】図4のレジスト・パターンをリフトオフし、ハンダ膜の不要部を除去した状態を示す模式的断面図である。
【図6】ウェットバックによりハンダ・ボールを形成した状態を示す模式的断面図である。
【図7】従来プロセスにおいて、Al電極パッド上にBLM膜を形成した状態を示す模式的断面図である。
【図8】図7のウェハ上に形成されたハンダ膜パターンに、レジスト・パターンやポリイミド膜から水分が取り込まれている状態を示す模式的断面図である。
【図9】図8のレジスト・パターンをリフトオフし、ハンダ膜の不要部を除去した状態を示す模式的断面図である。
【図10】ウェットバックにより形成されたハンダ・ボールの内部に空孔や金属酸化物が生成された状態を示す模式的断面図である。
【符号の説明】
1…基板 2…Al電極パッド 3…SiNパッシベーション膜 4…ポリイミド膜 4a…開口(第1開口) 5…BLM膜 6…レジスト・パターン 6a…開口(第2開口) 6s…スカム 7a…ハンダ膜パターン 7c…ハンダ・ボール

Claims (4)

  1. デバイス・チップを被覆する絶縁保護膜に電極パッドを露出させるための第1開口を形成する第1工程と、
    前記絶縁保護膜上に前記第1開口の形成領域をその近傍領域と共に露出させる第2開口を有するレジスト・パターンを形成する第2工程と、
    基体表面の最高到達温度を前記レジスト・パターンの耐熱温度以下に制御しながら少なくとも該レジスト・パターンの脱水処理を高真空アニールにより行う第3工程と、
    前記レジスト・パターンを用いるリフトオフ法により、前記第2開口に対応する領域にハンダ膜パターンを選択的に被着させる第4工程と、
    前記ハンダ膜パターンを熱処理により収縮変形させハンダ・ボールを形成する第5工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 前記第3工程では、前記高真空アニールに続いてスパッタ・エッチングを行う
    ことを特徴とする請求項1記載の半導体装置の製造方法。
  3. デバイス・チップを被覆する絶縁保護膜に電極パッドを露出させるための第1開口を形成する第1工程と、
    前記絶縁保護膜上に前記第1開口の形成領域をその近傍領域と共に露出させる第2開口を有するレジスト・パターンを形成する第2工程と、
    基体表面の最高到達温度を前記レジスト・パターンの耐熱温度以下に制御しながら少なくとも該レジスト・パターンの脱水処理を乾燥不活性ガス雰囲気中に基体を放置することにより行う第3工程と、
    前記レジスト・パターンを用いるリフトオフ法により、前記第2開口に対応する領域にハンダ膜パターンを選択的に被着させる第4工程と、
    前記ハンダ膜パターンを熱処理により収縮変形させハンダ・ボールを形成する第5工程とを有する
    ことを特徴とする半導体装置の製造方法。
  4. 前記第3工程では、前記放置に続いてスパッタ・エッチングを行う
    ことを特徴とする請求項3記載の半導体装置の製造方法。
JP08977897A 1997-04-08 1997-04-08 半導体装置の製造方法 Expired - Fee Related JP3587019B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP08977897A JP3587019B2 (ja) 1997-04-08 1997-04-08 半導体装置の製造方法
MYPI98001513A MY116250A (en) 1997-04-08 1998-04-04 Method of manufacturing a semiconductor device.
US09/055,754 US5877078A (en) 1997-04-08 1998-04-07 Method of manufacturing a semiconductor device
CN98106357A CN1112722C (zh) 1997-04-08 1998-04-08 半导体器件的制造方法
KR1019980012356A KR19980081177A (ko) 1997-04-08 1998-04-08 반도체 디바이스 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP08977897A JP3587019B2 (ja) 1997-04-08 1997-04-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10284497A JPH10284497A (ja) 1998-10-23
JP3587019B2 true JP3587019B2 (ja) 2004-11-10

Family

ID=13980142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08977897A Expired - Fee Related JP3587019B2 (ja) 1997-04-08 1997-04-08 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US5877078A (ja)
JP (1) JP3587019B2 (ja)
KR (1) KR19980081177A (ja)
CN (1) CN1112722C (ja)
MY (1) MY116250A (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6271107B1 (en) 1999-03-31 2001-08-07 Fujitsu Limited Semiconductor with polymeric layer
CN100411159C (zh) * 1999-05-28 2008-08-13 富士通株式会社 半导体零件和制造集成电路芯片的方法
US6885522B1 (en) 1999-05-28 2005-04-26 Fujitsu Limited Head assembly having integrated circuit chip covered by layer which prevents foreign particle generation
US6927160B1 (en) 1999-06-09 2005-08-09 National Semiconductor Corporation Fabrication of copper-containing region such as electrical interconnect
US7381638B1 (en) 1999-06-09 2008-06-03 National Semiconductor Corporation Fabrication technique using sputter etch and vacuum transfer
JP3481899B2 (ja) * 2000-03-08 2003-12-22 沖電気工業株式会社 半導体装置の製造方法
US6764825B1 (en) 2000-10-13 2004-07-20 Tang J. Wang Methods and device for detecting prostate specific antigen (PSA)
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US6918244B2 (en) * 2001-08-17 2005-07-19 John Eugene Dickau Vertical takeoff and landing aircraft propulsion systems
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US20040115934A1 (en) * 2002-12-13 2004-06-17 Jerry Broz Method of improving contact resistance
US7470997B2 (en) * 2003-07-23 2008-12-30 Megica Corporation Wirebond pad for semiconductor chip or wafer
US7282380B2 (en) * 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US7153765B2 (en) * 2005-03-31 2006-12-26 Intel Corporation Method of assembling soldered packages utilizing selective solder deposition by self-assembly of nano-sized solder particles
US7329951B2 (en) 2005-04-27 2008-02-12 International Business Machines Corporation Solder bumps in flip-chip technologies
KR20070030047A (ko) * 2005-09-12 2007-03-15 삼성전자주식회사 프리즘 시트 제조용 금형 및 그 제조방법
US8409970B2 (en) * 2005-10-29 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of making integrated passive devices
US7517788B2 (en) * 2005-12-29 2009-04-14 Intel Corporation System, apparatus, and method for advanced solder bumping
JP4437477B2 (ja) * 2006-03-30 2010-03-24 東京エレクトロン株式会社 基板処理装置及び基板処理方法
JP2007273827A (ja) * 2006-03-31 2007-10-18 Tokyo Electron Ltd リフロー方法、パターン形成方法および液晶表示装置用tft素子の製造方法
US7732932B2 (en) * 2007-08-03 2010-06-08 International Business Machines Corporation Semiconductor chips with crack stop regions for reducing crack propagation from chip edges/corners
US7713861B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump and seal for semiconductor device
KR20090061723A (ko) 2007-12-12 2009-06-17 주식회사 동부하이텍 반도체 소자의 패드 오픈 방법
JP5858952B2 (ja) * 2013-05-20 2016-02-10 三菱電機株式会社 半導体装置の製造方法
US10072237B2 (en) * 2015-08-05 2018-09-11 Versum Materials Us, Llc Photoresist cleaning composition used in photolithography and a method for treating substrate therewith
US9859213B2 (en) * 2015-12-07 2018-01-02 Dyi-chung Hu Metal via structure
US10643863B2 (en) * 2017-08-24 2020-05-05 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
US12484157B2 (en) * 2021-03-18 2025-11-25 Panasonic Intellectual Property Management Co., Ltd. Adhesive for provisionally fixing electronic component to solder precoat and method for producing electronic component mounted substrate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270253A (en) * 1986-01-27 1993-12-14 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device
JP2653179B2 (ja) * 1989-08-21 1997-09-10 富士電機株式会社 集積回路装置用バンプ電極の製造方法
US5219117A (en) * 1991-11-01 1993-06-15 Motorola, Inc. Method of transferring solder balls onto a semiconductor device
KR950004464A (ko) * 1993-07-15 1995-02-18 김광호 칩 범프의 제조방법
US5369299A (en) * 1993-07-22 1994-11-29 National Semiconductor Corporation Tamper resistant integrated circuit structure
US5384284A (en) * 1993-10-01 1995-01-24 Micron Semiconductor, Inc. Method to form a low resistant bond pad interconnect
JPH0831733A (ja) * 1994-07-19 1996-02-02 Japan Synthetic Rubber Co Ltd レジストパターンの形成方法及びこれを用いた金属パターンの形成方法
JPH08172096A (ja) * 1994-12-16 1996-07-02 Casio Comput Co Ltd 突起電極の形成方法
JP3381454B2 (ja) * 1995-05-15 2003-02-24 ソニー株式会社 蒸着装置及びボールバンプの形成方法
JPH08321486A (ja) * 1995-05-24 1996-12-03 Sony Corp 金属膜のパターン形成方法
JP3331834B2 (ja) * 1995-09-28 2002-10-07 ソニー株式会社 はんだボールバンプの形成方法

Also Published As

Publication number Publication date
CN1198000A (zh) 1998-11-04
KR19980081177A (ko) 1998-11-25
JPH10284497A (ja) 1998-10-23
MY116250A (en) 2003-12-31
US5877078A (en) 1999-03-02
CN1112722C (zh) 2003-06-25

Similar Documents

Publication Publication Date Title
JP3587019B2 (ja) 半導体装置の製造方法
US6605524B1 (en) Bumping process to increase bump height and to create a more robust bump structure
US5933752A (en) Method and apparatus for forming solder bumps for a semiconductor device
US5888892A (en) Metal layer pattern forming method
US6821877B1 (en) Method of fabricating metal interconnection of semiconductor device
KR100455380B1 (ko) 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
GB2095904A (en) Semiconductor device with built-up low resistance contact and laterally conducting second contact
KR100220933B1 (ko) 반도체 소자의 금속배선 형성방법
US20120273948A1 (en) Integrated circuit structure including a copper-aluminum interconnect and method for fabricating the same
JPH11238750A (ja) バンプ製造方法および半導体装置の製造方法
CN113284812B (zh) 重新布线层的制备方法及其结构
CN113284800B (zh) 重新布线层的制备方法及其结构
US5918144A (en) Method of manufacturing a semiconductor device
TWI904718B (zh) 用於在兩個基底之間形成導電結構的方法
JP3721687B2 (ja) 半導体装置の製造方法
JP3641899B2 (ja) プラズマ処理方法
CN112185927B (zh) 一种重新布线的晶圆级封装结构及其制备方法
TWI874110B (zh) 基於氮化鎵的金屬絕緣層半導體增強型高電子遷移率電晶體之金屬間介電層平整方法以及使用其之氮化鎵的金屬絕緣層半導體增強型高電子遷移率電晶體
JP3331834B2 (ja) はんだボールバンプの形成方法
TW202605964A (zh) 用於在兩個基底之間形成導電結構的方法
KR100283480B1 (ko) 반도체 디바이스용 금속 배선 및 그 제조 방법
KR0172755B1 (ko) 반도체 소자의 금속층 형성방법
KR100440476B1 (ko) 반도체 소자의 제조 방법
JPH11219966A (ja) はんだバンプの製造方法
JPH10214841A (ja) はんだバンプの形成方法及びその装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040720

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040802

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120820

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees