JP3589746B2 - MPEG audio decoder - Google Patents

Abstract

PURPOSE: To reduce storage capacity of internal memory of a MPEG(moving picture image coding expert group) audio decoder and also to enable the decoder to decode at a high speed. CONSTITUTION: By providing a AS-RAM(allocation.scale factor-RAM) 14 into which at least a scfsi information and a scale factor information are stored in this sequence, and an overwriting means 13a which makes a storage area including a specified area, which already storing the scfsi (scale factor subband information) information, store the scale factor information to be successively inputted, and reading out the scfsi information once and confirming the number of the scale factor information before overwriting the scfsi information in the specified storage area with a part of the scale factor information for storing it, this MPEG audio decoder enables the storage area of the scfsi information and that of the scale factor information to share a part of the AS-RAM 14 storage area with each other and do without providing the scfsi information with any dedicated storage area.

Description

【００１０】
表１において、ｎｂａｌで示される項目は、アロケーション情報のビット幅を示すものであり、アロケーション情報が４ビット幅のとき（サブバンドｓｂ０〜ｓｂ１０）は、アロケーション情報は０〜１５の１６個の値をとる。また、アロケーション情報が３ビット幅のとき（サブバンドｓｂ１１〜ｓｂ２２）は、アロケーション情報は０〜７の８個の値をとる。また、アロケーション情報が２ビット幅のとき（サブバンドｓｂ２３〜ｓｂ２９）は、アロケーション情報は０〜３の４個の値をとる。
【００１１】
例えば、サブバンド番号がｓｂ＝２で、アロケーション情報の値が５である場合は、サンプルデータのとり得る値は６３通りであり、サンプルデータのビット幅は６ビットであることが分かる。また、サブバンド番号がｓｂ＝２０で、アロケーション情報の値が５である場合は、サンプルデータのとり得る値は１５通りであり、サンプルデータのビット幅は４ビットであることが分かる。
【００１２】
また、サンプルデータのとり得る値が３通り、５通りまたは９通りである場合は、サンプルデータは、サンプルコードという形で入力されている。したがって、表１を参考にしてサンプルデータのとり得る値が何通りであるかを見ることによって、そのサンプルデータがサンプル情報なのかサンプルコード情報なのかを知ることもできる。
【００１３】
ここで、サンプルコードとは、各サブバンド単位で、時間軸方向に連続して存在する３個のサンプル情報を１つのコードにまとめたものである。例えば、１つのサンプル情報のとり得る値が３通りである場合、通常は３個のサンプル情報で６ビットとなるが、１つのコードにまとめると５ビットで済む。また、１つのサンプル情報のとり得る値が５通りまたは９通りである場合、通常は３個のサンプル情報でそれぞれ９ビット、１２ビットとなるが、１つのコードにまとめると、それぞれ７ビット、１０ビットで済む。
【００１４】
また、スケールファクタ情報は、上記逆量子化演算の後の逆スケーリング演算の際に用いられる情報であり、おおよその出力レベルを与えるスケーリング係数値を表すものである。ここで、上述のサンプル情報は、レイヤＩＩの場合、１フレーム単位で見ると各サブバンドの各チャネル毎に時間軸方向に３６個存在している。そして、上記３６個のサンプル情報は、連続する１２個毎に異なるスケールファクタの値をとり得る。
【００１５】
すなわち、時間軸方向で見て０〜１１番目、１２〜２３番目、２４〜３５番目のサンプル情報に対するスケールファクタ情報を、それぞれスケールファクタ０，スケールファクタ１，スケールファクタ２とすると、次の表２に示すように、スケールファクタ０〜２にはそれぞれａ，ｂ，ｃの何れかのスケールファクタ値が与えられる。
【００１６】
【表２】

【００１７】
また、ｓｃｆｓｉ 情報は、上述のスケールファクタ情報が各サブバンドの各チャネルに何個存在するか（１〜３個）を示すパラメータであり、レイヤＩＩにおいてのみ用いられる。すなわち、上記 ｓｃｆｓｉ情報は、表２に示した４パターンのうち、何れのパターンに該当するかを示している。
【００１８】
以上のようなビットストリームを有するオーディオ圧縮データのデコード処理は、次のようにして行われる。すなわち、まず、上述した逆量子化処理および逆スケーリング処理によってサブバンドサンプル情報が求められる。次に、このサブバンドサンプル情報を用いて合成サブバンドフィルタ処理が行われることにより、ＰＣＭデータが生成される。
【００１９】
一般に、従来のＭＰＥＧオーディオデコーダにおいては、入力される図１５のようなビットストリームや、上述のような一連の処理過程で得られるデータを一時記憶しておくためのバッファメモリが幾つか設けられている。例えば、上記ビットストリーム中の各情報を一時記憶しておくためのバッファメモリや、上記合成サブバンドフィルタ処理の過程でサブバンドサンプル情報から求められるＶベクタと呼ばれる情報を一次記憶しておくためのＶベクタＲＡＭと呼ばれるバッファメモリがある。
【００２０】
上述のサブバンドサンプル情報Ｓは、次の演算式に従って求められる。
Ｓ＝ｆａｃｔｏｒ×Ｃ×（Ｓ”＋Ｄ） （式１）
ここで、（式１）中のｆａｃｔｏｒ（ファクタ）は、スケールファクタ情報の値に応じて特定される演算値であり、上記スケールファクタ情報の値をｉｎｄｅｘ （インデックス）で表すとすると、
ファクタ＝２^{１−ｉｎｄｅｘ／３} （式２）
で与えられる。表３に、スケールファクタ情報の値（インデックス）と上記ファクタの値との関係を示す。
【００２１】
【表３】

【００２２】
また、上記（式１）中の値Ｓ”は、サンプル情報の最上位ビット（ＭＳＢ）を反転したものである。また、同じく（式１）中の値Ｃ，Ｄは、所定の逆量子化係数であり、次の表４に示すような値が用いられる。この表４から分かるように、係数Ｃ，Ｄは、サンプル情報のとり得る値が何通りであるかによって、異なる値が用いられる。すなわち、アロケーション情報の値に応じて、表４に示した何れかの係数値が用いられる。
【００２３】
【表４】

【００２４】
上記（式１）に示したサブバンドサンプル情報Ｓを求める演算では、まず最初にＣ×（Ｓ”＋Ｄ）で示される逆量子化演算が行われ、その後でファクタの値を乗ずる逆スケーリング演算が行われる。なお、上記ファクタの値や係数Ｃ，Ｄの値は、それぞれ表３および表４に示したようなテーブル情報としてあらかじめ記憶されているものが用いられる。
【００２５】
ところで、以上のようにして求められたサブバンドサンプル情報ＳからＰＣＭデータを求める合成サブバンドフィルタ処理を行うために、オーディオデータを３２個のサブバンドに分割するには膨大な演算量が必要である。そこで、この問題を解決するために、ポリフェーズ・フィルタ・バンクと呼ばれる技術が用いられることがある。上記ポリフェーズ・フィルタ・バンクでは、巧妙な数学的手法で上記３２バンドを一度に処理することによりエリアシングもキャンセルされ、かつ非常に効率よく計算ができるように設計されている。
【００２６】
しかし、このようにポリフェーズ・フィルタ・バンクを用いて３２個のＰＣＭデータを一度に生成すると、上記生成したＰＣＭデータを絶え間なく出力するためにデコーダの出力段にＰＣＭデータ用のメモリが必要なので、設置しなければならないメモリ容量が大きくなってしまう問題があった。
【００２７】
そこで、出力用のメモリを設けなくても済むようにする合成サブバンドフィルタ処理も提案されている。
図１６は、レイヤＩ，ＩＩにおける合成サブバンドフィルタ処理の内容を示すフローチャートである。図１６において、最初にステップＰ１１で、各サブバンドごとに求められた３２個のサブバンドサンプル情報Ｓが図示しない内部メモリに入力される。
【００２８】
そして、ステップＰ１２で、上述したＶベクタＲＡＭのアドレスが６４ワード分シフトされる。これにより、図１７に示すように、ＶベクタＲＡＭの第０アドレスから第６３アドレスまでが空にされ、これから算出するＶベクタの記憶領域が確保される。
【００２９】
次に、ステップＰ１３で、上記ステップＰ１１で入力された３２個のサブバンドサンプル情報Ｓから６４個のＶベクタが算出される。なお、これらのＶベクタは、次の（式３）に示す演算式に従って求められる。このようにして求められたＶベクタは、ＶベクタＲＡＭの新たに確保された記憶領域に一時記憶される。
【００３０】
【数１】

【００３１】
上記ステップＰ１３にて求められたＶベクタは、次のステップＰ１４でＵベクタに変換される。なお、ＶベクタからＵベクタへの変換処理は、次に示す（式４）および（式５）に従って行われる。
Ｕ［ｉ×６４＋ｊ］＝Ｖ［ｉ×１２８ ＋ｊ］ （式４）
Ｕ［ｉ×６４＋３２＋ｊ］＝Ｖ［ｉ×１２８ ＋９６＋ｊ］ （式５）
ただし、ｉ＝０ 〜７ 、ｊ＝０ 〜３１
【００３２】
この（式４）および（式５）から明らかなように、合成サブバンドフィルタ処理を行うには、上記ステップＰ１３にて求められた６４個のＶベクタを含めて全部で１０２４個のＶベクタが必要になる。１０２４個のＶベクタは、異なるサブバンドサンプル情報Ｓの組（１組は３２個）から６４個ごとに算出されたものであり、図１７に示したＶベクタＲＡＭの第０アドレスから第１０２３アドレスに記憶されているものである。
【００３３】
次に、ステップＰ１５で、上記ステップＰ１４にて変換されたＵベクタに所定のウィンドウ係数Ｄ_ｉ が掛けられることにより、５１２個のＷベクタが算出される。すなわち、このＷベクタは、次の（式６）に従って求められる。なお、上記ウィンドウ係数Ｄ_ｉ は、ＭＰＥＧ規格によって定められている。
Ｗ［ｉ］ ＝Ｕ［ｉ］ ×Ｄ_ｉ ［ｉ］ （式６）
ただし、ｉ＝０ 〜５１１
【００３４】
そして、次のステップＰ１６で、上記ステップＰ１５にて求められたＷベクタを用いて３２個のＰＣＭデータが次の（式７）に従って算出される。このようにして求められた３２個のＰＣＭデータは、次のステップＰ１７で外部に出力される。
【００３５】
【数２】

【００３６】
以上のステップＰ１７の処理までで１フレーム分のデコード処理が終了する。その後、ステップＰ１８でデコード処理を終了するかどうかが判断され、デコード処理を終了しないときは、ステップＰ１１の処理に戻り、次のフレームの処理を開始する。
【００３７】
【発明が解決しようとする課題】
上述したように、従来のＭＰＥＧオーディオデコーダでは、その入力段に、図１５のようなビットストリームからなるオーディオ圧縮データを一時記憶しておくためのバッファメモリが設けられていた。そして、そのバッファメモリは、ビットストリーム中の各情報を記憶するために、それぞれに専用のメモリが個々に設けられていた。
【００３８】
このため、これらの各情報を記憶するためのバッファメモリは、各情報のデータ量の合計に相当する大きな記憶容量が必要となり、その全記憶容量が非常に大きくなってしまうという問題があった。
【００３９】
また、上記オーディオ圧縮データ中に含まれる各サンプル情報は、それぞれビット幅が異なるものであることは上述したとおりである。具体的には、サンプル情報のビット幅は、２〜１６ビットと様々である。このため、サンプル情報を記憶するためのバッファメモリは、ビット幅が最大のサンプル情報を１つのアドレスに記憶することができるようにするために、１ワードが１６ビット幅となっていた。
【００４０】
ところが、従来のＭＰＥＧオーディオデコーダは、サンプル情報をアドレス単位で読み出すようにしていたため、サンプル情報の記憶時には、各サンプル情報のビット幅がそれぞれ異なっているにもかかわらず、各サンプル情報を１つのアドレスに１つずつ記憶するようにしていた。
【００４１】
このため、１６ビット幅のサンプル情報を記憶する場合は良いが、それ以下のビット幅を持つサンプル情報を記憶する場合には、１つのアドレス内の一部にのみサンプル情報が記憶されることになる。これにより、サンプル情報を記憶するためのバッファメモリの全記憶領域の中でサンプル情報が記憶されない無駄な領域が多く生じるという問題があった。
【００４２】
また、上記した（式１）から明らかなように、従来のＭＰＥＧオーディオデコーダでは、サブバンドサンプル情報Ｓを求めるためには、逆量子化処理と逆スケーリング処理との２つの処理を行う必要があり、それぞれの処理において乗算処理を行う必要があった。
【００４３】
一般に、乗算処理は演算負荷が大きいため、２回にわたって乗算処理を行う従来の方式では、全体として演算負荷が非常に大きくなってしまい、処理時間も長くなってしまうという問題があった。
【００４４】
また、上述したように、ＰＣＭデータを生成するためには片チャネルで１０２４個のＶベクタが必要であった。したがって、上述のＶベクタＲＡＭは、片チャネルで少なくとも１０２４ワード分のメモリ容量が必要であった。このことは、図１７に示したとおりである。
【００４５】
Ｖベクタは情報量が多いデータであるから、このように数多くのＶベクタを記憶するためのＶベクタＲＡＭは、その記憶容量が非常に大きくなってしまうという問題があった。
【００４６】
さらに、図１６に示した処理を行うＭＰＥＧオーディオデコーダでは、まず最初に、１組のサブバンドサンプル情報Ｓから６４個のＶベクタを算出する。そして、この６４個のＶベクタから変換したＵベクタを用いてＷベクタを算出し、このＷベクタを用いて３２個のＰＣＭデータを生成していた。すなわち、従来は、図１６のステップＰ１１〜Ｓ１５の処理を行わなければ、３２個ののＰＣＭデータを生成することができなかった。
【００４７】
このため、この場合にはＰＣＭデータ出力用のメモリを設けなくても済むが、生成したＰＣＭデータをオーディオデータとして絶え間なく外部に出力できるようにするためには、少なくとも片チャネルで３２個のＰＣＭデータを生成するためのデータを保持しておくメモリを演算部に設ける必要があった。そして、一般には、ある程度の余裕を持たせるために、１００ワード分の記憶容量を持つメモリが用いられることが多かった。
【００４８】
したがって、従来のＭＰＥＧオーディオデコーダは、ＰＣＭデータをオーディオデータとして絶え間なく外部に出力するためには、大容量のメモリを設けなくてはならない問題点があった。
【００４９】
本発明は、以上のような種々の問題を同時に解決するために成されたものであり、ＭＰＥＧオーディオデコーダ中に備えられている種々のメモリの記憶容量を小さくすることができるようにするとともに、一連のデコード処理を短い工程で行うことができるようにすることを目的とする。
【００５０】
具体的には、第１に、ＭＰＥＧ規格のオーディオ圧縮データ中に含まれる各情報を一時記憶しておくためのバッファメモリの全記憶容量を小さくすることができるようにすることを目的としている。第２に、一連のデコード処理の中でサブバンドサンプル情報を求める際の演算負荷を小さくすることができるようにすることを目的としている。
【００５１】
第３に、合成サブバンドフィルタ処理の過程でサブバンドサンプル情報から求められるＶベクタを一時記憶しておくためのバッファメモリ、すなわち、ＶベクタＲＡＭの記憶容量を小さくすることができるようにすることを目的としている。第４に、ＰＣＭデータを絶え間なく外部に出力できるようにするために設けなければならないメモリの容量を可及的に少なくすることを目的としている。
【００５２】
【課題を解決するための手段】
本発明のＭＰＥＧオーディオデコーダは、入力されるＭＰＥＧ規格のオーディオ圧縮データに対して逆量子化処理、逆スケーリング処理および合成サブバンドフィルタ処理を行うことによりＰＣＭデータを生成するＭＰＥＧオーディオデコーダにおいて、上記オーディオ圧縮データに含まれる各種情報のうち、少なくとも ｓｃｆｓｉ情報およびスケールファクタ情報がこの順番で一時記憶されるＡＳ−ＲＡＭと、上記オーディオ圧縮データ中に含まれるサンプル情報が一時記憶されるサンプルＲＡＭと、上記オーディオ圧縮データ中に含まれるアロケーション情報、スケールファクタ情報およびサンプル情報を用いた逆量子化処理および逆スケーリング処理によって求められるサブバンドサンプル情報が一時記憶されるサブバンドサンプルＲＡＭと、上記サブバンドサンプル情報を用いた合成サブバンドフィルタ処理の過程で求められるＶベクタが一時記憶されるＶベクタＲＡＭと、上記ＡＳ−ＲＡＭの所定記憶領域に上記 ｓｃｆｓｉ情報を記憶させるとともに、上記 ｓｃｆｓｉ情報の後に入力されるスケールファクタ情報を上記 ｓｃｆｓｉ情報が記憶されていた記憶領域に上書きするようにして記憶させる ｓｃｆｓｉ・スケールファクタ書き込み手段と、上記サンプルＲＡＭの記憶領域に複数のサンプル情報を順に書き込むようにして、各サンプル情報のビット幅が相互に異なることにより、上記複数のサンプル情報の境界と上記サンプルＲＡＭの各アドレスの境界とが一致していないミスアライン状態で記憶するようにするサンプル書き込み手段と、上記サンプル書き込み手段によってミスアライン状態で上記サンプルＲＡＭに記憶された複数のサンプル情報を１つずつ取り出して読み出すようにするサンプル読み出し手段と、上記ＶベクタＲＡＭに記憶されたＶベクタを読み出すためのＶベクタ読み出し手段と、上記逆量子化処理、逆スケーリング処理および合成サブバンドフィルタ処理を行う演算手段であって、上記スケールファクタ情報の値によって特定される演算値の指数を分数部と整数部とに分離して生成した演算式に基づいて、上記分数部に関する演算を乗算によって行うとともに、上記整数部に関する演算をシフト処理によって行うことにより、上記アロケーション情報、スケールファクタ情報およびサンプル情報を用いて上記サブバンドサンプル情報を求めた後、上記サブバンドサンプル情報の１組から生成される複数のＶベクタのうち、相関関係にあるＶベクタの一方のＶベクタを１個ずつ求め、さらに、上記求めた１個のＶベクタと、上記Ｖベクタ読み出し手段により読み出された複数個のＶベクタとを用いてＰＣＭデータを１個ずつ生成する演算手段と、上記Ｖベクタ読み出し手段の読み出し動作を制御し、ある１個のＰＣＭデータを生成するために利用要求があったＶベクタであって、現在のサブバンドサンプル情報の組より前に入力されたサブバンドサンプル情報の組に基づいて既に求められて上記ＶベクタＲＡＭの飛び飛びのアドレスに既に記憶されている複数個のＶベクタを上記ＶベクタＲＡＭから読み出すようにするとともに、利用要求があったＶベクタが上記ＶベクタＲＡＭに記憶されていない場合には、上記利用要求があったＶベクタと相関関係にあるＶベクタを上記ＶベクタＲＡＭから読み出すようにするＶベクタ読み出し制御手段と、上記Ｖベクタ読み出し制御手段の制御に基づいて上記ＶベクタＲＡＭから読み出されるＶベクタの符号を、所定の条件に応じて反転させる符号反転手段と、上記演算手段により上記ＰＣＭデータが１個生成される毎にそのＰＣＭデータを出力するようにする出力手段とを具備する。
【００５３】
【作用】
本発明は上記技術手段より成るので、各サブバンドにスケールファクタ情報が何個存在するのかを表すためにＡＳ−ＲＡＭから一度読み出された後は不要となり、消去してもデコード処理の動作上何の問題も生じないという ｓｃｆｓｉ情報の性質が有効に利用され、上記ＡＳ−ＲＡＭの一部の記憶領域を、ｓｃｆｓｉ 情報を一時記憶しておくための記憶領域として使用するとともに、その後に入力されるスケールファクタ情報を上書きして一時記憶しておくための記憶領域としても使用することができるようになり、ｓｃｆｓｉ 情報用の記憶領域とスケールファクタ情報用の記憶領域とを個々に設けなくても済むようになる。
【００５４】
また、サンプルＲＡＭの１つのアドレス内に複数のサンプル情報をミスアライン状態で記憶することが可能となり、従来のように記憶手段の１ワードに満たないビット幅を持つサンプル情報が１つのアドレスに１つだけ記憶されることにより、上記記憶手段の全記憶領域の中でサンプル情報が記憶されない無駄な領域が生じるという従来の不都合をなくすことができるようになるとともに、記憶すべきサンプル数の分だけアドレスを用意しなくても済むようになる。
【００５５】
また、１組のサブバンドサンプル情報から生成される複数のＶベクタにおいて、相関関係にあるＶベクタのうちの一方のＶベクタ、例えば、相互に等しい値を持つＶベクタの組のうちの一方のＶベクタ、および相互に符号のみが異なるＶベクタの組のうちの一方のＶベクタが求められてＶベクタＲＡＭに記憶されるとともに、利用要求があったＶベクタが上記ＶベクタＲＡＭに記憶されていない場合には、相関関係にあることにより相互に等しい値を持つＶベクタが上記ＶベクタＲＡＭから読み出され、上記読み出されたＶベクタが所定の条件に応じて符号反転手段により符号反転されることになり、これにより、上記相互に等しい値を持つＶベクタの組のうちの他方のＶベクタおよび相互に符号のみが異なるＶベクタの組のうちの他方のＶベクタの値を計算して上記ＶベクタＲＡＭに記憶しておかなくても、上記１組のサブバンドサンプル情報から生成される全てのＶベクタの利用要求に応じることができるようになる。
【００５６】
また、ＶベクタＲＡＭの飛び飛びのアドレスに既に記憶されているＶベクタからＰＣＭデータが直接生成されるとともに、１個ずつ生成され、かつ生成される毎に出力されるので、ＰＣＭデータ出力用のメモリおよびＰＣＭデータを生成するためのデータを保持しておくメモリを設けなくても、オーディオデータを絶え間なく外部に出力できるようになる。
【００５７】
さらに、一連のデコード処理の中で行われる逆量子化処理および逆スケーリング処理が、オーディオ圧縮データ中のスケールファクタ情報の値によって特定される演算値の指数を分数部と整数部とに分離した演算式に基づいて、上記整数部に関する演算処理とそれ以外の演算処理とに分けて行われるようになり、上記整数部に関する演算処理については、与えられる情報を乗算ではなくシフト演算によって処理することが可能となるので、上記逆量子化処理および逆スケーリング処理の際に、演算負荷が大きい乗算を行う回数を従来よりも少なくすることが可能となる。
【００５８】
また、請求項８に記載の発明によれば、ある１つのサンプル情報を取り出す際に、サンプルＲＡＭのメモリアドレスへのアクセスが２回行われ、上記２回にわたるメモリアドレスへのアクセスにより取り出されるデータのラッチ処理が行われることとなるので、サンプル情報の取り出し処理を行っている間に、その前に取り出したサンプル情報を用いて逆量子化係数との加算処理を行う時間が十分に得られるようになる。
【００５９】
また、請求項１２に記載の発明によれば、演算負荷が小さいシフト処理は極めて短時間で行うことができ、乗算手段による乗算処理とシフト手段によるシフト処理とを１マシンサイクルで行うことが可能であるので、上記サンプル情報を取り出して逆量子化係数を加算する処理と、前のマシンサイクルにおける取り出し処理および加算処理によって得られた情報を用いた乗算処理およびシフト処理とを、全て１マシンサイクルで行うことが可能となる。
【００６０】
【実施例】
以下、本発明のＭＰＥＧオーディオデコーダの一実施例を図面に基づいて説明する。
図１は、本実施例によるＭＰＥＧオーディオデコーダの全体構成を示すブロック図である。まず最初に、この図１を用いて各部の構成および動作を簡単に説明する。
【００６１】
図１において、１はデータ入力部であり、図１５に示したビットストリームで構成されるＭＰＥＧ規格のオーディオ圧縮データを入力する。先にも述べたように、上記オーディオ圧縮データは、図１５に示したビットストリームの順番でこのデータ入力部１に入力されるようになっている。データ入力部１の内部には、ヘッダレジスタ１ａが備えられており、上記ビットストリームに最初に含まれているヘッダ情報が記憶される。
【００６２】
２はＣＲＣチェック部であり、ＣＲＣ情報（ＣＲＣチェックワード）に基づいてビットストリーム中のエラーを検出する。すなわち、ＣＲＣチェック部２は、１６ビットのＣＲＣチェックワードの値と、それ以前に入力されたヘッダ情報および上記ＣＲＣチェックワードの後に入力されるアロケーション情報、 ｓｃｆｓｉ情報、スケールファクタ情報の各値をもとに所定の演算が施された結果得られる１６ビットの値とを比較する。そして、それら両者の値が一致するかどうかを調べることにより、エラー検出を行う。
【００６３】
３はＡＳ−ＲＡＭ（Ａｌｌｏｃａｔｉｏｎ・Ｓｃａｌｅ Ｆａｃｔｏｒ−ＲＡＭ）ブロックであり、上記データ入力部１から送られてくるアロケーション情報、ｓｃｆｓｉ 情報およびスケールファクタ情報を一時記憶するためのものである。本実施例では、このＡＳ−ＲＡＭブロック３内のある記憶領域に一度記憶された ｓｃｆｓｉ情報をそれより後に入力されるスケールファクタ情報によって上書きするように構成している。したがって、このＡＳ−ＲＡＭブロック３には、最終的にはアロケーション情報およびスケールファクタ情報のみが記憶されることになる。
【００６４】
４はサンプルＲＡＭブロックであり、上記データ入力部１から送られてくるサンプル情報（後述のように、サンプルコード情報が送られてきたときはそれがサンプル情報に変換される）を一時記憶するとともに、そのサンプル情報を読み出す際に、上記した（式１）中に示される（Ｓ”＋Ｄ）の値を得るようにするためのものである。
【００６５】
このように、本実施例では、オーディオ圧縮データ中に含まれる種々の情報のうち、可変長のデータであるサンプル情報を一時記憶するためのサンプルＲＡＭブロック４と、このサンプル情報を特徴づけるデータ（アロケーション情報、ｓｃｆｓｉ 情報、スケールファクタ情報）を一時記憶するためのＡＳ−ＲＡＭブロック３とを別個に設けている。この点、各情報を記憶するためのメモリが個々に設けられていた従来方式と異なる。
【００６６】
５は演算部であり、上記ＡＳ−ＲＡＭブロック３およびサンプルＲＡＭブロック４からそれぞれ読み出されるアロケーション情報、スケールファクタ情報およびサンプル情報を用いて、逆量子化処理、逆スケーリング処理および合成サブバンドフィルタ処理を行うことにより、ＰＣＭデータを生成する。
【００６７】
６は係数ＲＯＭブロックであり、上記演算部５において逆量子化処理、逆スケーリング処理および合成サブバンドフィルタ処理を行う際に用いられる種々の係数をあらかじめ記憶するものである。
【００６８】
７はＶベクタＲＡＭブロックであり、上記演算部５における逆量子化処理および逆スケーリング処理によって求められるサブバンドサンプル情報Ｓや、合成サブバンドフィルタ処理の過程でサブバンドサンプル情報Ｓから求められるＶベクタを一時記憶するためのものである。
【００６９】
８は出力手段としての出力インタフェース部であり、図示しないＤ／Ａ変換器を含んでおり、上記演算部５により求められたデジタルのＰＣＭデータをアナログ信号に変換して外部に出力するものである。
【００７０】
９はオーディオ・ビデオ同期用タイマーであり、以上に示した構成のオーディオデコーダにより再生されるＰＣＭオーディオデータと、図示しないビデオデコーダにより再生されるビデオデータとの間で同期をとるために使用されるものである。
【００７１】
１０はデータバスであり、上記演算部５で求められるサブバンドサンプル情報Ｓ、ＶベクタおよびＰＣＭデータが、演算部５とＶベクタＲＡＭブロック７と出力インタフェース部８との間で相互に伝送される。
【００７２】
次に、上記のように構成した本実施例によるＭＰＥＧオーディオデコーダの各ブロックについて、更に詳細な構成および動作を以下に示す各図面を参照しながら説明する。
【００７３】
図２は、上記ＡＳ−ＲＡＭブロック３の構成を示す図である。この図２から明らかなように、ＡＳ−ＲＡＭブロック３は、第１のシリアル／パラレル変換部（Ｓ／Ｐ変換部）１１と、アロケーション変換部１２と、 ｓｃｆｓｉ・スケールファクタ書き込み手段としての第１の書き込み部１３と、ＡＳ−ＲＡＭ１４と、第１の読み出し部１５とにより構成されている。
【００７４】
上記第１のＳ／Ｐ変換部１１は、データ入力部１からシリアルデータの形で送られてくるアロケーション情報、ｓｃｆｓｉ 情報およびスケールファクタ情報を、それぞれパラレルデータの形に変換するものである。上記アロケーション変換部１２は、アロケーション情報が入力された場合にそれを後述するような所定のデータに変換するものである。
【００７５】
また、上記ＡＳ−ＲＡＭ１４は、パラレル変換されたアロケーション情報、ｓｃｆｓｉ 情報およびスケールファクタ情報を一時記憶するものである。ＡＳ−ＲＡＭ１４に対するこれらの各情報の読み書きは、上記第１の書き込み部１３および第１の読み出し部１５によって行われる。
【００７６】
図２に示したように、第１の書き込み部１３は、上書き手段１３ａを備えている。この上書き手段１３ａは、後述するように、ｓｃｆｓｉ 情報が既に書き込まれたＡＳ−ＲＡＭ１４のメモリエリアに、それより後に入力されるスケールファクタ情報を上書きするようにして記憶させていく。
【００７７】
上記第１の読み出し部１５によってＡＳ−ＲＡＭ１４から読み出されるアロケーション情報、ｓｃｆｓｉ 情報およびスケールファクタ情報は、上記第１の書き込み部１３やサンプルＲＡＭブロック４内のサンプル変換部２２（図４において後述する）および演算部５における処理において利用あるいは参照される。
【００７８】
次に、上記のように構成されたＡＳ−ＲＡＭブロック３の動作を説明する。なお、上述のように、図１のデータ入力部１には、図１５のようなビットストリーム中に含まれる各情報がその順番に沿って入力されている。よって、ＡＳ−ＲＡＭブロック３にアロケーション情報が転送される前にデータ入力部１に入力されたヘッダ情報およびＣＲＣ情報については、以下の処理が既に行われている。
【００７９】
すなわち、まず最初に、ヘッダ情報がデータ入力部１より入力され、それがデータ入力部１内のヘッダレジスタ１ａに記憶される。次に、ＣＲＣ情報がデータ入力部１より入力され、それがＣＲＣチェック部２に転送される。そして、ＣＲＣチェック部２によって、そのフレーム内にビット・エラーが存在するかどうかが調べられる。
【００８０】
次に、アロケーション情報がデータ入力部１より入力されると、それがシリアルデータの形で第１のＳ／Ｐ変換部１１に転送される。第１のＳ／Ｐ変換部１１では、アロケーション情報がシリアルデータの形からパラレルデータの形に１ワード毎に変換される。そして、このようにしてパラレル変換されたアロケーション情報が、アロケーション変換部１２を通って第１の書き込み部１３に与えられ、ＡＳ−ＲＡＭ１４内のアロケーション情報用のフィールドに記憶される。
【００８１】
図２に示したＡＳ−ＲＡＭ１４から明らかなように、本実施例では、１つのＲＡＭをアロケーション情報用のフィールド（図中でアロケーションと表記）と ｓｃｆｓｉ情報用のフィールド（図中で（ｓｃｆｓｉ） と表記）とスケールファクタ情報用のフィールド（図中でスケールファクタ０，スケールファクタ１，スケールファクタ２と表記）とに分けて使用している。
【００８２】
また、上述したように、オーディオデータは３２個のサブバンド（サブバンド番号ｓｂ＝０〜３１）に分割され、各サブバンド毎に符号化されており、各サブバンドには２個のチャネル（チャネル番号ｃｈ＝０または１）が含まれている。そこで、上記した各情報用のフィールドには、各サブバンドの各チャネルについての情報を記憶するためのアドレスが０〜６３まで用意されている。
【００８３】
上述のアロケーション情報は、各サブバンドの各チャネル毎に１個ずつ用意されていて、図２に示したように〔ｓｂ０，ｃｈ０〕、〔ｓｂ０，ｃｈ１〕、〔ｓｂ１，ｃｈ０〕、………の順でＡＳ−ＲＡＭ１４の専用フィールドに記憶されていく。ただし、レイヤＩＩでは、サブバンドｓｂ３０，ｓｂ３１についてはアロケーション情報は存在せず、最大でサブバンドｓｂ２９まで（アドレス５９まで）アロケーション情報が記憶される。
【００８４】
ところで、アロケーション情報は、それより後に入力される ｓｃｆｓｉ情報、スケールファクタ情報およびサンプルデータの要素分割処理や、ＰＣＭデータを生成するための復号処理など、種々の処理に利用されるデータである。このため、それらの処理を行うたびに、表１のような複雑なテーブル情報を参照するのは不便である。
【００８５】
そこで、本実施例においては、このような不便を解消するために、アロケーション変換部１２を用いてアロケーション情報を例えば次の表５に示すようなアロケーションコードにあらかじめ変換した上でＡＳ−ＲＡＭ１４に記憶するようにしている。
【００８６】
【表５】

【００８７】
表５に示したアロケーションコードは、その最上位ビット（ＭＳＢ）でサンプル情報であるかサンプルコード情報であるかを示しており、下位４ビットでサンプル情報のビット幅を示している。すなわち、最上位ビットが“０”の場合はそのサンプルデータがサンプル情報であることを示し、“１”の場合はサンプルコード情報であることを示している。また、下位４ビットで示される２進数の値がサンプル情報のビット幅を示している。
【００８８】
なお、先に示した表１からも明らかなように、サンプル情報のビット幅が１ビットということはないので、下位４ビットの０００１_（２） には、サンプル情報のビット幅が１６ビットであるという情報を割り当てている。また、アロケーションコードが０００００_（２） の場合は、対応するサブバンド、チャネルには ｓｃｆｓｉ情報、スケールファクタ情報およびサンプル情報の何れも存在しないことを示している。
【００８９】
次に、ｓｃｆｓｉ 情報がデータ入力部１より入力されると、それがシリアルデータの形で第１のＳ／Ｐ変換部１１に転送される。第１のＳ／Ｐ変換部１１では、ｓｃｆｓｉ 情報がシリアルデータの形からパラレルデータの形に要素単位（２ビット）毎に変換される。そして、このようにしてパラレル変換された ｓｃｆｓｉ情報は、第１の書き込み部１３に与えられ、ＡＳ−ＲＡＭ１４に記憶される。
【００９０】
この ｓｃｆｓｉ情報の書き込み時には、第１の読み出し部１５によって、ＡＳ−ＲＡＭ１４に既に記憶されているアロケーション情報が若いアドレスから順に読み出され、それが“０”でないことが確認されてから書き込まれる。上述したように、アロケーション情報が“０”の場合は、対応するサブバンド、チャネルには
ｓｃｆｓｉ情報が存在しないからである。
【００９１】
すなわち、まず、アドレス０のデータ（サブバンドｓｂ０、チャネルｃｈ０のアロケーション情報が含まれる）が読み出される。そして、その読み出されたアロケーション情報が“０”でない場合は、そのアロケーション情報と、上記要素単位にパラレル変換された ｓｃｆｓｉ情報とがアドレス０に再度書き込まれる。また、アロケーション情報が“０”の場合は、そのアロケーション情報のみがアドレス０に再度書き込まれる。
【００９２】
以下、同様の処理がアドレス６３まで（ただし、レイヤＩＩの場合はアドレス５９まで）繰り返し行われる。これにより、ＡＳ−ＲＡＭ１４には、アロケーション情報と ｓｃｆｓｉ情報とがそれぞれ専用のフィールド（図２において、アロケーション、（ｓｃｆｓｉ） で示された領域）に記憶される。
【００９３】
次に、スケールファクタ情報がデータ入力部１より入力されると、それがシリアルデータの形で第１のＳ／Ｐ変換部１１に転送される。第１のＳ／Ｐ変換部１１では、スケールファクタ情報がシリアルデータの形からパラレルデータの形に変換される。そして、このようにしてパラレル変換されたスケールファクタ情報は、第１の書き込み部１３に与えられ、ＡＳ−ＲＡＭ１４に記憶される。
【００９４】
このスケールファクタ情報の書き込み時には、第１の読み出し部１５により、ＡＳ−ＲＡＭ１４に既に記憶されているアロケーション情報と ｓｃｆｓｉ情報とが若いアドレスから順に読み出され、それらの内容を確認しながら書き込まれる。すなわち、まず最初に、アドレス０のデータ（サブバンドｓｂ０、チャネルｃｈ０のアロケーション情報および ｓｃｆｓｉ情報が含まれる）が読み出される。そして、その読み出されたアロケーション情報が“０”でないかどうかが確認される。
【００９５】
ここで、読み出されたアロケーション情報が“０”ならば、対応するサブバンドｓｂ０、チャネルｃｈ０にスケールファクタ情報は存在しないので、そのアドレス０にはスケールファクタ情報は書き込まれない。一方、アロケーション情報が“０”でないならば、続けて ｓｃｆｓｉ情報の値が確認され、そのサブバンドｓｂ０、チャネルｃｈ０にスケールファクタ情報が何個存在するかが判断される。
【００９６】
そして、このような判断が行われた後、シリアルデータの形で入力されたスケールファクタ情報が第１のＳ／Ｐ変換部１１でパラレル変換され、このパラレル変換されたスケールファクタ情報と上記第１の読み出し部１５によって読み出されたアロケーション情報とが、アドレス０に再度書き込まれる。
【００９７】
このときスケールファクタ情報は、ＡＳ−ＲＡＭ１４内のスケールファクタ０，スケールファクタ１，スケールファクタ２の全てのフィールドに書き込まれる。例えば、表２から分かるように、ｓｃｆｓｉ 情報の値が１０_（２） の場合、スケールファクタ情報は１個しか存在しないが、その１個の値ａがスケールファクタ０〜２の全てのフィールドに書き込まれる。
【００９８】
ところで、ｓｃｆｓｉ 情報は、それより後に入力されるスケールファクタ情報が各サブバンドの各チャネルに何個存在するかを示すだけものである。したがって、この ｓｃｆｓｉ情報を一度読み出してスケールファクタ情報の個数を確認すれば、その後は不要なものとなる。
【００９９】
そこで、本実施例では、スケールファクタ情報の書き込みに際して、上記アロケーション情報と共に読み出された ｓｃｆｓｉ情報は、アドレス０に再度書き込まないようにしている。そして、図２に示したように、スケールファクタ０のフィールドの一部を上記 ｓｃｆｓｉ情報のフィールドに重複させてスケールファクタ情報を書き込むようにしている。すなわち、本実施例では、ｓｃｆｓｉ 情報が既に書き込まれたフィールドにスケールファクタ情報の一部を上書きするようにして記憶させるようにしている。
【０１００】
以下、同様の処理がアドレス６３まで（ただし、レイヤＩＩの場合はアドレス５９まで）繰り返し行われる。これにより、ＡＳ−ＲＡＭ１４には、アロケーション情報とスケールファクタ情報とがそれぞれ専用のフィールド（図２において、アロケーション、スケールファクタ０，スケールファクタ１，スケールファクタ２で示された領域）に記憶される。
【０１０１】
このように、本実施例では、１つのＡＳ−ＲＡＭ１４をアロケーション情報用のフィールドと ｓｃｆｓｉ情報用のフィールドとスケールファクタ情報用のフィールド（その一部を上記 ｓｃｆｓｉ情報のフィールドと重複させている）とに分けて使用し、ｓｃｆｓｉ 情報を一度読み出した後は、その後に入力されるスケールファクタ情報で上書きするようにしている。
【０１０２】
したがって、本実施例によれば、ＡＳ−ＲＡＭ１４の全記憶領域の中の一部をｓｃｆｓｉ 情報を一時記憶するためのメモリエリアとスケールファクタ情報の一部を一時記憶するためのメモリエリアとで共用することができる。このため、ｓｃｆｓｉ 情報専用のバッファメモリを用意しなくても済むので、ｓｃｆｓｉ 情報専用のバッファメモリが別個に設けられていた従来技術に比べて、全体の記憶容量を削減することができるようになる。
【０１０３】
なお、以上の実施例では、アロケーション情報、ｓｃｆｓｉ 情報およびスケールファクタ情報を１つのＡＳ−ＲＡＭ１４に記憶していくようにしている。しかし、本発明においては、１つのＲＡＭに少なくとも ｓｃｆｓｉ情報とスケールファクタ情報とを記憶するようにすれば良く、必ずしもアロケーション情報を同じＲＡＭ内に記憶させる必要はない。
【０１０４】
次に、サンプルデータがデータ入力部１より入力されると、それが図１のサンプルＲＡＭブロック４に転送される。なお、上記サンプルデータは、図３の矢印で示す順番に従ってデータ入力部１に入力される。
【０１０５】
すなわち、各サンプルデータをｓｐ（ｃｈ，ｓｂ，ＧＲ）で定義（１フレーム中で時間軸方向に３６個存在するサンプルデータを３個ずつまとめた各グループ０〜１１内の番号をＧＲ（＝ ０〜２）で表した）すると、ｓｐ（０，０，０） 、ｓｐ（０，０，１） 、ｓｐ（０，０，２） 、ｓｐ（１，０，０） 、ｓｐ（１，０，１） 、ｓｐ（１，０，２） 、ｓｐ（０，１，０） 、………、ｓｐ（１，３１，２）の順番でデータ入力部１に入力され、サンプルＲＡＭブロック４に転送されていく。
【０１０６】
このサンプルＲＡＭブロック４は、図４に示すように、第２のＳ／Ｐ変換部２１と、サンプル変換部２２と、サンプル書き込み手段としての第２の書き込み部２３と、サンプルＲＡＭ２４と、サンプル読み出し手段としての第２の読み出し部２５とにより構成されている。
【０１０７】
ここで、上記第２のＳ／Ｐ変換部２１は、データ入力部１からシリアルデータの形で送られてくるサンプル（もしくはサンプルコード）情報をパラレルデータの形に変換するものである。上記サンプル変換部２２は、サンプルコード情報が入力された場合にそれを分解して３つのサンプル情報に変換するものである。
【０１０８】
また、上記サンプルＲＡＭ２４は、パラレル変換されたサンプル情報を一時記憶するものであり、上記第２の書き込み部２３および第２の読み出し部２５によって読み書きが行われるようになっている。なお、このサンプルＲＡＭ２４の１ワードは、サンプル情報の最大ビット幅である１６ビット（２バイト）に合わせて設計されている。
【０１０９】
上記データ入力部１よりサンプルＲＡＭブロック４にシリアルデータの形で転送されてきたサンプルデータは、まず第２のＳ／Ｐ変換部２１に入力される。第２のＳ／Ｐ変換部２１では、上記サンプルデータがシリアルデータの形からパラレルデータの形に２バイト毎に変換される。そして、このパラレル変換されたサンプルデータがサンプル変換部２２を通って第２の書き込み部２３に与えられ、サンプルＲＡＭ２４に記憶される。
【０１１０】
なお、このサンプルデータの書き込みの際には、データ入力部１から転送されてくるサンプルデータのビット数がカウントされると同時に、図２のＡＳ−ＲＡＭ１４から各サブバンド、チャネルのアロケーション情報が若いアドレスから順に読み出される。これにより、どのサブバンド、チャネルに対応するサンプルデータが転送されてきているのかが常に監視されている。
【０１１１】
すなわち、サンプルデータの書き込み時には、ＡＳ−ＲＡＭ１４から読み出されるアロケーション情報をもとにサンプルデータのビット幅や、そのサンプルデータがサンプル情報であるのかサンプルコード情報であるのかが確認される。
【０１１２】
そして、入力されたサンプルデータがサンプルコード情報である場合は、そのサンプルコード情報は、サンプル変換部２２によって３つのサンプル情報に分解された後で、上記サンプルＲＡＭ２４に記憶される。なお、サンプルコード情報から３つのサンプル情報を抽出するには、以下のような処理が行われる。
【０１１３】

ただし、ｓ［ｉ］ （ｉ＝ ０〜２）：３つのサンプル情報
ｃ ：初期値はサンプルコード情報
ｎｅｌｖｅｌｓ ：３ｏｒ５ｏｒ９
％ ：余り
ｄｉｖ ：商
【０１１４】
図４から明らかなように、本実施例による第２の書き込み部２３は、ビット幅が異なる複数のサンプル情報を、サンプルＲＡＭ２４の１ワードに１つずつ書き込むのではなく、先に書き込んだサンプル情報に続けて詰めて書き込むようにしている。
【０１１５】
これにより、サンプルＲＡＭ２４の１つのアドレス内には幾つものサンプル情報が記憶されるようになる。また、斜線部で示したように、１つのアドレス内の残りの記憶領域で足りないときは、次のアドレスの記憶領域も使って１つのサンプル情報が記憶される、つまり、１つのサンプル情報が２つのアドレスにまたがって記憶されることが頻繁に発生する。
【０１１６】
すなわち、サンプルＲＡＭ２４には、複数のサンプル情報がｓｐ（０，０，０） 、ｓｐ（０，０，１） 、ｓｐ（０，０，２） 、ｓｐ（１，０，０） 、ｓｐ（１，０，１） 、ｓｐ（１，０，２） 、ｓｐ（０，１，０） 、………、ｓｐ（１，３１，２）の順番で若いアドレスから順に詰めて記憶されていく。このように、本実施例においては、サンプルＲＡＭ２４に記憶されるサンプル情報の境界と各アドレスの境界とが一致しないので、アラインメントがとれていないと言える。以下では、この状態をミスアライン状態と呼ぶことにする。
【０１１７】
以上のようにして、アロケーション情報、スケールファクタ情報およびサンプル情報がＡＳ−ＲＡＭ１４およびサンプルＲＡＭ２４に順に記憶されていき、ある程度の量が記憶されると、それらが第１および第２の読み出し部１５，２５によって読み出され、演算部５に与えられる。
【０１１８】
上記第２の読み出し部２５は、サンプルＲＡＭ２４にミスアライン状態で記憶された複数のサンプル情報を１つずつ読み出すとともに、その読み出したサンプル情報と、所定の逆量子化係数Ｄとを加算して出力する。
【０１１９】
すなわち、この第２の読み出し部２５は、サンプル情報がサンプルＲＡＭ２４の１つのアドレス内に記憶されているときは、そのアドレスから１つのサンプル情報を取り出す。また、サンプル情報が２つのアドレスにまたがって記憶されているときは、その２つのアドレスから１つのサンプル情報を取り出す。その際、取り出したサンプル情報の最上位ビット（ＭＳＢ）を反転する。
【０１２０】
そして、このようにしてＭＳＢを反転した状態で取り出したサンプル情報Ｓ”と、所定の逆量子化係数Ｄとを加算する。なお、サンプルＲＡＭ２４から読み出されるサンプル情報に加算される逆量子化係数Ｄは、上記アロケーション情報の値に応じて決められる。
【０１２１】
次に示す図５は、上記第２の読み出し部２５の構成を示すブロック図である。図５に示したように、第２の読み出し部２５は、サンプル指定手段３１と、第１および第２のラッチ手段３２，３３と、第１および第２のサンプル取出手段３４，３５と、判別手段３６と、切り替え手段３７と、加算手段３８とにより構成されている。
【０１２２】
上記サンプル指定手段３１は、サンプルＲＡＭ２４から読み出そうとするサンプル情報のアドレスやそのアドレス内での位置を指定するものである。第１のラッチ手段３２は、上記サンプル指定手段３１により指定されたアドレスから読み出されるデータ（幾つかのサンプル情報を含んでいる）を順次ラッチするものであり、本実施例では１６ビットで構成されている。第２のラッチ手段３３は、上記第１のラッチ手段３２の出力を順次ラッチするものであり、同じく１６ビットで構成されている。
【０１２３】
第１のサンプル取出手段３４は、上記第２のラッチ手段３３にラッチされている１６ビットデータから１つのサンプル情報を取り出すものである。この第１のサンプル取出手段３４は、１つのサンプル情報が１つのアドレス内に記憶されている場合に、そのアドレスの１６ビットデータを用いて、読み出そうとする１つのサンプル情報のみを取り出す。
【０１２４】
具体的には、図６の（１）に示すように、第２のラッチ手段３３にラッチされている１６ビットデータ中に含まれる１つのサンプル情報（図６（ａ）の斜線で示した部分）が１ワードの先頭にくるように所定ビットだけ右シフトするとともに、シフトされたサンプル情報（図６（ｂ）の斜線部分）以外の１ワード内のビットを全て“０”にセットすることにより、読み出そうとする１つのサンプル情報のみを取り出す。このとき、得られたサンプル情報のＭＳＢをビット反転する。
【０１２５】
また、第２のサンプル取出手段３５は、上記第１および第２のラッチ手段３２，３３にラッチされている各１６ビットデータから１つのサンプル情報を取り出すものである。この第２のサンプル取出手段３５は、１つのサンプル情報が２つのアドレスにまたがって記憶されている場合に、その２つのアドレスの各１６ビットデータを用いて、読み出そうとする１つのサンプル情報のみを取り出す。
【０１２６】
具体的には、図６の（２）に示すように、第２のラッチ手段３３にラッチされている１６ビットデータ中に含まれる１つのサンプル情報の一部分（図６（ｄ）の斜線部分）が１ワードの先頭にくるように所定ビットだけ右シフトする。また、第１のラッチ手段３２にラッチされている１６ビットデータ中に含まれる上記１つのサンプル情報の残りの部分（図６（ｃ）の斜線部分）が上記右シフトされたサンプル情報の後に続くように所定ビットだけ左シフトすることにより、読み出そうとする１つのサンプル情報を生成する（図６（ｅ）の斜線部分）。
【０１２７】
そして、このようにして生成したサンプル情報以外の１ワード内のビットを全て“０”にセットするとともに、得られたサンプル情報のＭＳＢをビット反転することにより、２つのアドレスの各１６ビットデータから、読み出そうとする１つのサンプル情報のみを取り出す。
【０１２８】
判別手段３６は、サンプルＲＡＭ２４から読み出そうとする１つのサンプル情報が、サンプルＲＡＭ２４の１つのアドレス内に記憶されているのか、あるいは、２つのアドレスにまたがって記憶されているのかを判別する。切り替え手段３７は、上記判別手段３６による判別結果に応じて、上記第１のサンプル取出手段３４または第２のサンプル取出手段３５の何れかに切り替え、何れかの取出手段によって取り出されたサンプル情報Ｓ”を次段の加算手段３８に出力する。
【０１２９】
加算手段３８は、ＭＳＢを反転した状態で取り出されたサンプル情報Ｓ”と、アロケーション情報より得られる逆量子化係数Ｄとを加算するものである。この加算結果（Ｓ”＋Ｄ）は、図１の演算部５に与えられ、逆量子化処理および逆スケーリング処理に利用される。
【０１３０】
図７は、図５に示した第２の読み出し部２５を具体的に実施した場合の構成を示す回路図である。
図７において、４０は第１のアドレスジェネレータであり、図５のサンプル指定手段３１と判別手段３６とを含んでいる。４１，４２は第１、第２のアロケーションレジスタであり、ＡＳ−ＲＡＭ１４より入力されるアロケーション情報をラッチする。
【０１３１】
ここで、上記第１のアロケーションレジスタ４１は、チャネルｃｈ０ に対応するアロケーション情報をラッチし、上記第２のアロケーションレジスタ４２は、チャネルｃｈ１ に対応するアロケーション情報をラッチする。以下では、第１のアロケーションレジスタ４１にラッチされるアロケーション情報の値をａｌ０ で表し、第２のアロケーションレジスタ４２にラッチされるアロケーション情報の値をａｌ１ で表す。
【０１３２】
上述したように、レイヤＩＩの場合、アロケーション情報は、表５に示したようなＭＰＥＧ１規格に基づく所定のアロケーションテーブルを参照して、対応するサンプル情報のビット幅を表す値に事前に変換され、それが上記ＡＳ−ＲＡＭ１４に記憶されている。したがって、上記アロケーション情報の値ａｌ０ ，ａｌ１ は、それぞれ対応するサンプル情報のビット幅を示している。
【０１３３】
４３はアロケーションデコーダであり、上記第１および第２のアロケーションレジスタ４１，４２からアロケーション情報を順次入力し、次の表６に示す処理内容に従って所定値を表すデータを出力する。
【０１３４】
【表６】

【０１３５】
例えば、入力されるアロケーション情報に対応するチャネル番号がｃｈ＝０で、グループ内番号がＧＲ＝０の場合は、上記所定値を表すデータとして“０”を出力する。また、入力されるアロケーション情報に対応するチャネル番号がｃｈ＝０で、グループ内番号がＧＲ＝１の場合は、そのアロケーション情報に対応するサンプル情報のビット幅そのものを上記所定値として出力する。他のチャネル番号、グループ内番号を有するアロケーション情報が入力されたときは、表６の対応する計算式に従って所定値を計算し、それを出力する。
【０１３６】
４４は第１の加算器であり、上記第１および第２のアロケーションレジスタ４１，４２にラッチされたアロケーション情報の値ａｌ０ ，ａｌ１ を用いて、
（ａｌ０ ＋ａｌ１ ）×３
の演算を行う。４５は第１の選択器であり、上記第１および第２のアロケーションレジスタ４１，４２にラッチされたアロケーション情報のうち、何れか一方を選択して出力する。
【０１３７】
４６は第２の加算器であり、上記第１の加算器４４から出力されるデータと第２のレジスタ４９から出力されるデータとを加算する。ここで、上記第２のレジスタ４９は、第２の選択器４７から出力されるデータをラッチするものであり、上記第２の選択器４７は、上記第２の加算器４６から出力されるデータと第１のレジスタ４８から出力されるデータとの何れかを選択するものである。
【０１３８】
また、上記第１のレジスタ４８は、上記第２のレジスタ４９から出力されるデータをラッチするものである。なお、デコード処理の初期段階においては、サンプル情報ｓｐ（０，０，０） のＭＳＢの位置を示す値がこの第１のレジスタ４８に記憶されている。
【０１３９】
５０は第３の加算器であり、上記アロケーションデコーダ４３から出力されるデータと上記第２のレジスタ４９から出力されるデータとを加算する。５１は第３の選択器であり、上記第３の加算器５０から出力されるデータと第４の加算器５３から出力されるデータとの何れかを選択する。ここで、上記第４の加算器５３は、アドレスレジスタ５２から出力されるデータに１６_（１０）（＝１０００_（２） ）を加えて出力するものである。
【０１４０】
上記アドレスレジスタ５２は、上記第３の選択器５１から出力されるデータをラッチするものである。このアドレスレジスタ５２にラッチされたデータは、サンプルＲＡＭ２４から読み出そうとしているサンプル情報のアドレスやそのアドレス内でのＭＳＢの位置を示している。
【０１４１】
５４はデコーダであり、上記第１の選択器４５から出力されるデータと上記第３の加算器５０から出力されるデータの下位４ビットとを加算し、その加算結果が１７_（１０）以上になったかどうかを判別する。そして、加算結果が１７_（１０）以上であるときは出力が“Ｈｉ”、１７_（１０）より小さいときは出力が“Ｌｏ”となる制御信号ＯＦ−Ｐを次のマシンサイクルで出力する。このデコーダ５４は、図５に示した判別手段３６に対応するものである。
【０１４２】
５５は第１のサンプルレジスタであり、サンプルＲＡＭ２４の各アドレスより読み出される１６ビットデータを順次ラッチする。５６は第２のサンプルレジスタであり、上記第１のサンプルレジスタ５５から出力されるデータを順次ラッチする。これらの第１および第２のサンプルレジスタ５５，５６は、それぞれ図５に示した第１および第２のラッチ手段３２，３３に対応するものである。
【０１４３】
５７はデータジェネレータであり、上記第１および第２のサンプルレジスタ５５，５６にそれぞれラッチされた１６ビットデータの中から、読み出すべき１つのサンプル情報Ｓ”のみを取り出すとともに、その取り出したサンプル情報Ｓ”に逆量子化係数Ｄを加算する。このデータジェネレータ５７は、図５に示した第１および第２のサンプル取出手段３４，３５、切り替え手段３７および加算手段３８を具備している。
【０１４４】
次に、図７のように構成したサンプル記憶ブロックの動作について説明する。ここでは、一連の動作をサイクルで区切って説明することにする。まず、図７中の点線で囲んだ第１のアドレスジェネレータ４０の動作について説明する。
【０１４５】
▲１▼第１サイクル
まず始めに、ＡＳ−ＲＡＭ１４よりサブバンドｓｂ０ ，チャネルｃｈ０ に対応するアロケーション情報、およびサブバンドｓｂ０ ，チャネルｃｈ１ に対応するアロケーション情報が入力され、それぞれ第１および第２のアロケーションレジスタ４１，４２にラッチされる。
【０１４６】
それと同時に、第２の選択器４７では、端子Ａ側に入力されるデータが選択される。これにより、第１のレジスタ４８に記憶されているデータが第２のレジスタ４９にラッチされる。デコード開始時は、第１のレジスタ４８には初期値“０”がセットされているので、第２のレジスタ４９には“０”がラッチされる。
【０１４７】
また、アロケーションデコーダ４３では、上記第１および第２のアロケーションレジスタ４１，４２にラッチされたアロケーション情報に応じて所定の値が計算され、それが第３の加算器５０に出力される。例えば、チャネル番号がｃｈ＝０で、グループ内番号がＧＲ＝０の場合は、先に示した表６の処理内容に従って所定値“０”が出力される。
【０１４８】
また、第１の選択器４５では、端子Ａ側が選択される。これにより、上記第１のアロケーションレジスタ４１にラッチされたアロケーション情報がデコーダ５４に出力される。
【０１４９】
デコーダ５４は、上記第１の選択器４５から出力されるデータと第３の加算器５０から出力されるデータの下位４ビットとを加算し、その加算結果が１７_（１０）以上となるかどうかを判別する。
【０１５０】
上記第３の加算器５０から出力されるデータの下位４ビットは、サンプルＲＡＭ２４から読み出そうとしているサンプル情報のＭＳＢのワード内位置を示すものである。また、第１の選択器４５から出力されるデータは、そのサンプル情報のビット幅を示すものである。よって、デコーダ５４における上記加算結果は、読み出そうとしているサンプル情報の最下位ビット（ＬＳＢ）の位置を示すことになる。
【０１５１】
したがって、この加算結果の値が１７_（１０）以上であるときは、その読み出そうとしているサンプル情報がサンプルＲＡＭ２４の２つのアドレスにまたがって記憶されていると判断することができる。
【０１５２】
デコーダ５４は、このような判別結果に応じて“Ｈｉ”または“Ｌｏ”の値を持つ制御信号ＯＦ−Ｐを次の第２サイクルで出力し、それを第３の選択器５１の制御端に供給する。なお、第１サイクルにおいては、第３の選択器５１では端子Ａ側が選択されている。これにより、第３の加算器５０から出力されるデータが選択されて次段のアドレスレジスタ５２に出力される。
【０１５３】
▲２▼第２サイクル
次に、上記第３の選択器５１から出力されるデータがアドレスレジスタ５２にラッチされる。このとき、アドレスレジスタ５２の下位４ビットを除く上位ビットのデータは、サンプルＲＡＭ２４から読み出そうとしているサンプル情報のＭＳＢが記憶されているアドレスを示している。
【０１５４】
この上位ビットのデータは、サンプルＲＡＭ２４の図示しないアドレス入力部に送られる。これにより、その指定されたアドレスに記憶されている１６ビットデータが読み出され、それが次の第３サイクルで第１のサンプルレジスタ５５にラッチされる。
【０１５５】
また、この第２サイクルでは、上記第１サイクルでデコーダ５４に入力されたデータに応じて制御信号ＯＦ−Ｐの値が決められる。制御信号ＯＦ−Ｐの値が“Ｈｉ”であれば、第３の選択器５１では端子Ｂ側に入力されるデータが選択される。これにより、アドレスレジスタ５２にラッチされたデータに１６_（１０）の値を加算したデータが第３の選択器５１より出力される。一方、制御信号ＯＦ−Ｐの値が“Ｌｏ”であれば、第３の選択器５１では端子Ａ側に入力されるデータが選択される。これにより、上記第１サイクルと同じ値が第３の選択器５１より出力される。
【０１５６】
▲３▼第３サイクル
上記第３の選択器５１から出力されるデータがアドレスレジスタ５２ラッチされる。このとき、アドレスレジスタ５２の下位４ビットを除く上位ビットのデータは、読み出そうとしているサンプル情報のＬＳＢが記憶されているアドレスを示している。この上位ビットのデータは、上記した第２サイクルと同様に、サンプルＲＡＭ２４の図示しないアドレス入力部に送られる。
【０１５７】
これにより、その指定されたアドレスに記憶されている１６ビットデータが読み出され、それが次の第４サイクルで第１のサンプルレジスタ５５にラッチされる。このとき、上記第２サイクルで第１のサンプルレジスタ５５にラッチされた１６ビットデータは、同じく次の第４サイクルで第２のサンプルレジスタ５６にラッチされる。
【０１５８】
それと同時に、次のアロケーション情報が第１および第２のアロケーションレジスタ４１，４２にラッチされる。また、第２の選択器４７では、端子Ｂ側に入力されるデータ、すなわち、第２の加算器４６による加算結果が選択される。
【０１５９】
上記第１サイクルで第１および第２のアロケーションレジスタ４１，４２にラッチされたアロケーション情報の値をそれぞれａｌ００，ａｌ１０とすると、上記第２の加算器４６から出力されるデータの値は、第２のレジスタ４９内のデータが“０”であることから、
（ａｌ００＋ａｌ１０）×３
である。よって、第２のレジスタ４９には、この値が新たにラッチされる。
【０１６０】
また、第１の選択器４５では、端子Ａ側が選択され、これにより、この第３サイクルで第１のアロケーションレジスタ４１にラッチされたアロケーション情報ａｌ０１がデコーダ５４に出力される。デコーダ５４は、上記第１の選択器４５から出力されるデータと第３の加算器５０から出力されるデータの下位４ビットとを加算し、その加算結果が１７_（１０）以上となるかどうかを判別する。これにより、次に読み出すべきサンプル情報がサンプルＲＡＭ２４において２つのアドレスにまたがって記憶されているかどうかを判断する。
【０１６１】
デコーダ５４は、このような判別結果に応じて“Ｈｉ”または“Ｌｏ”の値を持つ制御信号ＯＦ−Ｐを次の第４サイクルで出力し、それを第３の選択器５１の制御端に供給する。なお、第３サイクルにおいては、第３の選択器５１では端子Ａ側が選択される。これにより、第３の加算器５０から出力されるデータが選択されて次段のアドレスレジスタ５２に出力される。
【０１６２】
▲４▼第４サイクル
上記第３の選択器５１から出力されるデータがアドレスレジスタ５２ラッチされる。このとき、アドレスレジスタ５２の下位４ビットを除く上位ビットのデータは、次に読み出すべきサンプル情報のＭＳＢが記憶されているアドレスを示している。この上位ビットのデータは、上記した第２サイクルと同様に、サンプルＲＡＭ２４の図示しないアドレス入力部に送られる。
【０１６３】
これにより、その指定されたアドレスに記憶されている１６ビットデータが読み出され、それが次の第５サイクルで第１のサンプルレジスタ５５にラッチされる。このとき、上記第３サイクルで第１のサンプルレジスタ５５にラッチされた１６ビットデータは、同じく次の第５サイクルで第２のサンプルレジスタ５６にラッチされる。
【０１６４】
▲５▼第５サイクル
上記した第３サイクルと同じ処理が実行される。
【０１６５】
以上のような処理を繰り返して行うことにより、まず、図３中の時間軸方向で見たサンプルＮｏ．０、チャネルｃｈ０ 、各サブバンドｓｂ０ 〜３１に対応するサンプル情報の読み出しを実行する。また、次のステップで、時間軸方向で見たサンプルＮｏ．０、チャネルｃｈ１ 、各サブバンドｓｂ０ 〜３１に対応するサンプル情報の読み出しを実行する。
【０１６６】
なお、サブバンドｓｂ０ 、チャネルｃｈ１ に対応するサンプル情報の読み出し時には、第２の選択器４７で端子Ａ側のデータを最初に選択することにより、第２のレジスタ４９にラッチされているデータを第１のレジスタ４８にラッチする。
【０１６７】
以下、時間軸方向で見たサンプルＮｏ．１、２ についても同様の読み出し処理を実行する。そして、グループ０のサンプル情報の読み出しが終了し、次にグループ１のサンプル情報の読み出しを開始するときには、始めに第１のレジスタ４８の値を更新する。すなわち、グループ０についての演算後には、第２のレジスタ４９に次の（式８）に示す値が保持されており、この値を第１のレジスタ４８にラッチすることにより値を更新する。
【０１６８】
【数３】

【０１６９】
そして、以上に述べたのと同様の処理をグループ０〜１１まで実行することにより、１フレーム分のサンプル情報の読み出し処理を終了する。
【０１７０】
次に、上記した第１〜第５サイクルの処理の並行して行われるデータジェネレータ５７での処理内容を、図６をもとに説明する。
上述したように、このデータジェネレータ５７は、第１および第２のサンプルレジスタ５５，５６にそれぞれラッチされている１６ビットデータの中から、読み出すべき１つのサンプル情報Ｓ”のみを取り出すとともに、その取り出したサンプル情報Ｓ”にレイヤＩＩでの逆量子化係数Ｄを加算する処理を実行する。
【０１７１】
図７に示したように、データジェネレータ５７は、アドレスレジスタ５２にラッチされているデータの下位４ビットｉ、第１の選択器４５から出力されるアロケーション情報ｊ、デコーダ５４から出力される制御信号ＯＦ−Ｐをそれぞれ入力している。そして、データジェネレータ５７は、これらのデータ値を制御入力として１つのサンプル情報を取り出す。
【０１７２】
ここで、アドレスレジスタ５２にラッチされているデータの下位４ビットｉの値は、サンプルＲＡＭ２４から読み出そうとしているサンプル情報のワード内位置を示すものである。また、上記アロケーション情報ｊの値は、上記読み出そうとしているサンプル情報のビット幅を示すものである。また、デコーダ５４から出力される制御信号ＯＦ−Ｐの値は、上記読み出そうとしているサンプル情報がサンプルＲＡＭ２４内において２つのアドレスにまたがって記憶されているかどうかを示すものである。
【０１７３】
上記制御信号ＯＦ−Ｐの値が“Ｌｏ”のときは、図６の（１）に示したように、第２のサンプルレジスタ５６にラッチされている１６ビットデータをｉビットだけ右シフトすることにより、その１６ビットデータ中に含まれる１つのサンプル情報が１ワードの先頭にくるようにする。
【０１７４】
それとともに、そのシフトされたサンプル情報以外の１ワード内の（１６−ｊ）ビットを全て“０”にセットすることにより、読み出そうとする１つのサンプル情報のみを取り出す。このとき、得られたサンプル情報のＭＳＢをビット反転することにより、目的のサンプル情報Ｓ”を得る。
【０１７５】
また、制御信号ＯＦ−Ｐの値が“Ｈｉ”のときは、図６の（２）に示したように、第２のサンプルレジスタ５６にラッチされている１６ビットデータをｉビットだけ右シフトすることにより、その１６ビットデータ中に含まれる１つのサンプル情報の一部分が１ワードの先頭にくるようにする。
【０１７６】
それとともに、第１のサンプルレジスタ５５にラッチされている１６ビットデータを（１６−ｉ）ビットだけ左シフトすることにより、その１６ビットデータ中に含まれる上記１つのサンプル情報の残りの部分が上記ｉビットだけ右シフトされたサンプル情報の後に続くようにする。これにより、読み出そうとする１つのサンプル情報を生成する。
【０１７７】
そして、このようにして生成したサンプル情報以外の残りの（１６−ｊ）ビットを全て“０”にセットするとともに、得られたサンプル情報のＭＳＢをビット反転することにより、２つのアドレスの各１６ビットデータから、読み出そうとする１つのサンプル情報Ｓ”のみを取り出す。
【０１７８】
次に、以上のようにして取り出したサンプル情報Ｓ”にアロケーション情報ｊに応じた値を持つ逆量子化係数Ｄを加算することにより、上記した（式１）中の（Ｓ”＋Ｄ）の値を得る。
【０１７９】
このように、本実施例では、サンプルＲＡＭ２４にミスアライン状態で記憶されたサンプル情報を１つずつ読み出すことができるような構成（第２の読み出し部２５）を設けたので、第２の書き込み部２３によってサンプルＲＡＭ２４の記憶領域にビット幅が異なる複数のサンプル情報を順に詰めて書き込むことが可能となり、１つのアドレス内に幾つものサンプル情報を記憶することができるようになった。
【０１８０】
これにより、サンプルＲＡＭ２４の全記憶領域の中でサンプル情報が記憶されない無駄な領域をなくすことができ、サンプルＲＡＭ２４の記憶領域を有効に使うことができるようになる。また、記憶するサンプル情報の数だけアドレスを用意しなくても済むので、１フレームすべてのサンプル情報を記憶するためのサンプルＲＡＭ２４の記憶容量を可及的に小さくすることができる。
【０１８１】
また、本実施例では、１つのサンプル情報がサンプルＲＡＭ２４内の２つのアドレスにまたがって記憶されることがあるので、１つのサンプル情報Ｓ”を取り出す際には、メモリアドレスへのアクセスを２回にわたって行い、それにより得られる各データを第１および第２のサンプルレジスタ５５，５６にラッチする。そして、その各データから１つのサンプル情報を取り出すようにしている。
【０１８２】
このため、パイプライン処理で見た場合、このラッチ処理を行っている間に、Ｓ”＋Ｄの加算を行う時間が十分に得られる。したがって、本実施例によれば、サンプル情報Ｓ”の読み出し処理とＳ”＋Ｄの加算処理とを１つのマシンサイクルで行うことができる。
【０１８３】
これに対して従来は、１つのサンプル情報Ｓ”を読み出す際にラッチ処理は行われず、また、Ｓ”＋Ｄの加算処理は、逆量子化処理や逆スケーリング処理を行うために用意された別個の乗加算器によって行われるようになされていた。このため、従来は、サンプル情報Ｓ”の読み出し処理とＳ”＋Ｄの加算処理とを行うために、２つのマシンサイクルを要していた。
【０１８４】
以上のようにして、サンプルＲＡＭ２４からサンプル情報が演算部５に読み出されると、演算部５において、逆量子化処理、逆スケーリング処理および合成サブバンドフィルタ処理によるデコード処理が行われることにより、ＰＣＭデータが生成される。
【０１８５】
なお、このデコード処理を行っている際にも、データ入力部１からオーディオ圧縮データのビットストリームが常に入力され、ＡＳ−ＲＡＭ１４およびサンプルＲＡＭ２４に各情報が順次記憶されていく。
【０１８６】
このデコード処理では、まずサブバンドサンプル情報Ｓが求められる。従来、上述のサブバンドサンプル情報Ｓは、上記した（式１）（式２）の演算式に従って求められていた。表３に示したように、スケールファクタ情報は０〜６２の値をとるから、上記（式２）は、その指数を整数部ｍと分数部ｎとに分けて次の（式９）のようにように変形することができる。
ファクタ＝２^{１−ｉｎｄｅｘ／３} ＝２^−ｍ（２^−ｎ／３） （式９）
ただし、ｍ＝−１〜１９，ｎ＝０〜２
【０１８７】
したがって、上記（式１）は、この（式９）を用いて次の（式１０）のように変形することができる。
Ｓ＝２^−ｍ・（２^−ｎ／３×Ｃ）×（Ｓ”＋Ｄ）（式１０）
さらに、（式１０）において、２^−ｎ／３×Ｃ＝Ｃ’とすると、
Ｓ＝２^−ｍ・Ｃ’×（Ｓ”＋Ｄ） （式１１）
となる。
【０１８８】
本実施例では、この（式１１）に基づいて逆量子化演算および逆スケーリング演算を行うことにより、サブバンドサンプル情報Ｓを求めるようにしている。ここで、（式１１）中の２^−ｍの演算はシフト演算によって行うことができるので、上記サブバンドサンプル情報Ｓは、加算１回、乗算１回、シフト演算１回の演算処理によって求めることができる。
【０１８９】
周知のように、シフト演算の方が乗算よりも演算負荷はかなり小さいので、本実施例によれば、演算負荷が大きい乗算を２回にわたって行わなければならなかった従来方式に比べて、サブバンドサンプル情報Ｓを求める際の演算負荷を大幅に小さくすることができる。
【０１９０】
図８は、このような技術を実施するための構成を簡単に示したブロック図である。
図８において、６１は演算式生成手段であり、ＭＰＥＧ規格のオーディオ圧縮データに対して逆量子化処理および逆スケーリング処理を行うための演算式であって、従来の規格に基づく演算式を変形して新たな演算式を生成する。
【０１９１】
すなわち、コンパクトディスク等の図示しない外部メディアから入力されるオーディオ圧縮データ中に含まれるスケールファクタ情報の値によって特定される演算値の指数を整数部と分数部とに分離するようにして従来の（式１）を変形し、上記した本実施例の（式１１）による演算式を生成する。
【０１９２】
６２は乗加算手段であり、上記演算式生成手段６１によって生成された演算式に基づいて、入力されるオーディオ圧縮データに対して上記整数部に関する演算以外の演算を乗加算によって行う。すなわち、上記（式１１）中のＣ’×（Ｓ”＋Ｄ）の演算を行う。
【０１９３】
６３はシフト手段であり、上記乗加算手段６２により行われた演算結果に対して、上記演算式生成手段６１によって生成された演算式における上記整数部に関する演算をシフト処理によって行う。すなわち、上記（式１１）中の２^−ｍを乗ずる演算を行うことにより、サブバンドサンプル情報Ｓを求め、それをＶベクタＲＡＭブロック７へ出力する。
【０１９４】
これから分かるように、乗加算手段６２は、図５に示した加算手段３８を含んでおり、（Ｓ”＋Ｄ）の値はサンプルＲＡＭブロック４において既に求められている。また、上記乗加算手段６２の中の乗算を行う部分とシフト手段６３は、演算部５に含まれており、ここで（式１１）中の残りの演算が行われる。
【０１９５】
上記演算部５は、図９に示すように、第１セレクタ７０と、第１レジスタ７１と、第２レジスタ７２と、乗算器７３と、バレルシフタ７４と、加算器７５と、第１アキュムレータ７６と、第２アキュムレータ７７と、第２セレクタ７８と、丸め及びオーバーフロー補正回路７９と、第１の反転器８０とにより構成されている。
【０１９６】
そして、上記サンプルＲＡＭブロック４内の加算手段３８で計算された（Ｓ”＋Ｄ）の値が、第１セレクタ７０を介して第１レジスタ７１に転送されて保持される。それと同時に、上記サンプル情報Ｓ”に対応するサブバンド、チャネルのスケールファクタ情報がＡＳ−ＲＡＭ１４から読み出され、その値に応じた係数Ｃ’が係数ＲＯＭブロック６から読み出される。このようにして読み出された係数Ｃ’は、演算部５内の第２レジスタ７２に転送されて保持される。
【０１９７】
図９に示したように、係数ＲＯＭブロック６は、種々の係数が記憶された複数の係数ＲＯＭ８１〜８３と、第１の符号反転器８４と、第２のアドレスジェネレータ８５とにより構成されている。そして、与えられるアロケーション情報およびスケールファクタ情報に応じて第２のアドレスジェネレータ８５により読み出しアドレスが指定され、その指定されたアドレスから所定の係数が読み出され、読み出された係数の符号が第１の符号反転器８４で適宜反転されて出力されるようになっている。
【０１９８】
なお、上記複数の係数ＲＯＭ８１〜８３のうち、Ｃ’係数ＲＯＭ８１は、上記した（式１１）中の係数Ｃ’の値を記憶したものである。また、Ｄ係数ＲＯＭ８２は、ＰＣＭデータを生成する際に利用されるウィンドウ係数Ｄ_ｉ の値を記憶したものである。さらに、Ｎ_ｉｋ係数ＲＯＭ８４は、Ｖベクタを求める際に利用されるコサイン関数に関する係数Ｎ_ｉｋの値を記憶したものである。
【０１９９】
次に、上記第１レジスタ７１に保持された加算結果（Ｓ”＋Ｄ）と、上記第２レジスタ７２に保持された係数Ｃ’とが乗算器７３において乗算される。続いて、この乗算器７３における乗算結果｛Ｃ’×（Ｓ”＋Ｄ）｝がバレルシフタ７４に与えられ、２^−ｍの分だけシフト処理される。
【０２００】
以下に示す表７は、上述のような逆量子化演算および逆スケーリング演算をパイプライン処理によって行った場合にかかる全マシンサイクル数を示すものである。なお、表７中の（ａ）および（ｂ）は、従来の（式１）に基づいて演算を行った場合のマシンサイクル数を示し、（ｃ）は、本実施例の（式１１）に基づいて演算を行った場合のマシンサイクル数を示している。
【０２０１】
【表７】

【０２０２】
表７の（ａ）は、１つの係数ＲＯＭに、係数ファクタ，係数Ｃ，係数Ｄの各値を記憶した場合を示すものである。この場合、まず最初に、第１のマシンサイクルでサンプル情報のＭＳＢを反転した値Ｓ”と係数Ｄとを読み出す。次に、第２のマシンサイクルで係数Ｃを読み出すとともに、上記第１のマシンサイクルで読み出したサンプル情報Ｓ”と係数Ｄとを加算する。
【０２０３】
次の第３のマシンサイクルでは、係数ファクタを読み出すとともに、上記第２のマシンサイクルで読み出した係数Ｃと加算結果（Ｓ”＋Ｄ）とを乗算する。そして、第４のマシンサイクルにおいて、上記第３のマシンサイクルで読み出した係数ファクタと乗算結果｛Ｃ×（Ｓ”＋Ｄ）｝とを乗算することにより、サブバンドサンプル情報Ｓを求める。この第４のマシンサイクルでは、次のサンプル情報Ｓ”と係数Ｄとを読み出しているので、全体としては３マシンサイクルでサブバンドサンプル情報Ｓが求められる。
【０２０４】
表７の（ｂ）は、係数ＲＯＭを２つ設け、１つ目の係数ＲＯＭに係数Ｄを記憶し、２つ目の係数ＲＯＭに係数ファクタと係数Ｃとを記憶した場合を示すものである。このように係数ＲＯＭを２つに分けると、第３のマシンサイクルの段階で次のサンプル情報Ｓ”と係数Ｄとを読み出すことが可能となるので、全体としては２マシンサイクルでサブバンドサンプル情報Ｓを求めることが可能となる。
【０２０５】
以上のような従来例に対して、本実施例の動作を示す表７の（ｃ）では、まず第１のマシンサイクルでサンプルＲＡＭ２４からサンプル情報Ｓ”を読み出すとともに、Ｃ’係数ＲＯＭ８１から係数Ｃ’を読み出す。また、この第１のマシンサイクルでは、上記読み出したサンプル情報Ｓ”と係数Ｄとを加算手段３８において加算する処理も併せて行う。
【０２０６】
上述したように、本実施例では、１つのサンプル情報Ｓ”を読み出すために、読み出し処理を２回行っており、サンプルＲＡＭ２４から１つのサンプル情報Ｓ”を取り出すまでに、第１および第２のラッチ手段３２，３３を用いた合成処理を行っている。よって、パイプライン処理で見た場合、このラッチ処理を行っている間に、Ｓ”＋Ｄの加算を行う時間が十分に得られるので、このような加算処理を１マシンサイクルで行うことが可能となっている。
【０２０７】
次に、第２のマシンサイクルでは、上記第１のマシンサイクルで読み出した係数Ｃ’と加算手段３８における加算結果（Ｓ”＋Ｄ）とを乗算するとともに、その乗算結果｛Ｃ’×（Ｓ”＋Ｄ）｝に対して２^−ｍの分だけシフト演算を施す。シフト演算は乗算に比べて演算時間が非常に短くて済むので、同じマシンサイクルの中で上述の乗算とシフト演算とを行うことが可能である。
【０２０８】
次のサンプル情報（Ｓ”＋Ｄ）と係数Ｃ’の読み出しは、第３のマシンサイクルで行われる。これは、上述したように、１つのサンプル情報を読み出すためにサンプルＲＡＭ２４からの読み出し処理を２回行っているからである。また、係数Ｃ’とサンプル情報（Ｓ”＋Ｄ）との乗算および２^−ｍのシフト処理は、第４のマシンサイクルで行われる。
【０２０９】
このように、本実施例では、サブバンドサンプル情報Ｓの演算だけをみた場合には２マシンサイクルかかるが、演算器は１マシンサイクルおきに使用される。したがって、空いているマシンサイクルを利用して、後述するＰＣＭデータを算出するための最終演算（Ｖベクタとウィンドウ係数Ｄ_ｉ との積和演算）を実行することで、パイプライン処理で見た場合、１マシンサイクルでサブバンドサンプルの演算が行えることになり、演算時間を大幅に短縮することができる。
【０２１０】
以上のようにしてサブバンドサンプル情報Ｓが求められると、その求められたサブバンドサンプル情報Ｓは、データバス１０を介してＶベクタＲＡＭブロック７に転送されて一時記憶される。
【０２１１】
このＶベクタＲＡＭブロック７は、次の図１０に示すように構成されている。すなわち、このＶベクタＲＡＭブロック７は、第１のＲＡＭ９１と、第２のＲＡＭ９２と、Ｖベクタ読み出し制御手段としての第３のアドレスジェネレータ９３と、Ｖベクタ読み出し手段としての第３の読み出し部９４と、第３の書き込み部９５と、符号反転手段としての第２の符号反転器９６と、第２の反転器９７とを具備している。
【０２１２】
上記第１のＲＡＭ９１は、チャネルｃｈ０ のサブバンドサンプル情報ＳおよびＶベクタを記憶するものであり、第２のＲＡＭ９２は、チャネルｃｈ１ のサブバンドサンプル情報ＳおよびＶベクタを記憶するものである。
【０２１３】
すなわち、上記第１および第２のＲＡＭ９１，９２はそれぞれ、各サブバンドに対応する３２ワード分のサブバンドサンプル情報Ｓを記憶するサブバンドサンプルＲＡＭ部９１ａ，９２ａと、このサブバンドサンプル情報Ｓから求められる５１２ワード分のＶベクタを記憶するＶベクタＲＡＭ部９１ｂ，９２ｂとの２つのＲＡＭ部を有している。
【０２１４】
上記第１のＲＡＭ９１および第２のＲＡＭ９２内の各サブバンドサンプルＲＡＭ部９１ａ，９２ａに一時記憶された各３２個のサブバンドサンプル情報Ｓは、演算部５に再び読み出され、ここでＶベクタが算出される。
【０２１５】
図１６のステップＰ１３に示したように、従来のＭＰＥＧオーディオデコーダにおいては、３２個のサブバンドサンプル情報Ｓから６４個のＶベクタを求めていた。これに対して本実施例の演算部５では、ある特定のＶベクタを３２個だけ求めるようにしている。以下に、このことを詳細に説明する。
【０２１６】
まず最初に、上記６４個のＶベクタについての相関を表８に示す。
【０２１７】
【表８】

【０２１８】
この表８から分かるように、第１７番目のＶベクタＶ_１７〜第３２番目のＶベクタＶ_３２の値は、それぞれ第１５番目のＶベクタＶ_１５〜第０番目のＶベクタＶ_０ の値を符号反転したものである。また、第４９番目のＶベクタＶ_４９〜第６３番目のＶベクタＶ_６３の値は、それぞれ第４７番目のＶベクタＶ_４７〜第３３番目のＶベクタＶ_３３の値と同じものである。
【０２１９】
したがって、与えられる制御信号に応じてＶベクタの値を適宜符号反転するようにする機構を設ければ、ＶベクタＶ_０ 〜Ｖ_１６およびＶベクタＶ_３３〜Ｖ_４８の値を求めるだけで、その求めた値からＶベクタＶ_０ 〜Ｖ_６３の値を全て得ることができる。また、ＶベクタＶ_１６の値は０であることが分かっているので、これについては演算する必要がない。この結果、Ｖ_０ 〜Ｖ_１５、Ｖ_３３〜Ｖ_４８の３２ワード分のＶベクタを計算すれば良いことになる。
【０２２０】
そこで、本実施例では、次の（式１２）に示す演算式に従って、３２個のサブバンドサンプル情報Ｓから上述したＶ_０ 〜Ｖ_１５、Ｖ_３３〜Ｖ_４８の３２個のＶベクタを求めるようにしている。
【０２２１】
【数４】

【０２２２】
このようにして求められた３２個のＶベクタは、上記第１のＲＡＭ９１および第２のＲＡＭ９２内の各ＶベクタＲＡＭ部９１ｂ，９２ｂに転送されて一時記憶される。そして、上記ＶベクタＲＡＭ部９１ｂ，９２ｂに一時記憶されたＶベクタは、演算部５に再び読み出され、ここで所定の演算が行われることにより、ＰＣＭデータが生成される。
【０２２３】
ここで、演算部５は、ＶベクタＲＡＭ部９１ｂ，９２ｂから読み出される複数個のＶベクタと係数ＲＯＭブロック６から読み出されるウィンドウ係数Ｄ_ｉ とを用いてＰＣＭデータを１個ずつ生成する。
【０２２４】
図１１は、上記のようにＶベクタを求めるとともに、その求めたＶベクタからＰＣＭデータを生成するまでの処理、すなわち、合成サブバンドフィルタ処理の動作を示すフローチャートである。なお、ここではチャネルｃｈ０ についてのＶベクタおよびＰＣＭデータを求める場合を例にとって説明する。
【０２２５】
図１１において、最初にステップＰ１で、第１のＲＡＭ９１内のＶベクタＲＡＭ部９１ｂのアドレスが３２ワード分シフトされる。これにより、図１２に示したように、ＶベクタＲＡＭ部９１ｂの第０アドレスから第３２アドレスまでが空にされ、これから算出するＶベクタの記憶領域が確保される。
【０２２６】
次の表９は、Ｖベクタを記憶するためのハードウェア上のアドレス（上記ＶベクタＲＡＭ部９１ｂの３２個ごとのアドレスに相当）をＶ’で表し、ＭＰＥＧ規格上のＶベクタをＶで表して、それらの関係を示したものである。これから分かるように、ＶベクタＲＡＭ部９１ｂの第０アドレス〜第３１アドレスには、Ｖ_０ 〜Ｖ_１５、Ｖ_３３〜Ｖ_４８の３２ワード分のＶベクタが順に記憶されることになる。
【０２２７】
【表９】

【０２２８】
そして、ステップＰ２で、各サブバンドごとに求められた３２個のサブバンドサンプル情報Ｓが演算部５に入力される。次に、ステップＰ３で、上記ステップＰ２にて入力された３２個のサブバンドサンプル情報Ｓに基づいて１個のＶベクタが算出される。このようにして求められたＶベクタは、ＶベクタＲＡＭ部９１ｂの新たに確保された記憶領域（第０アドレス〜第３２アドレスの何れか）に一時記憶される。
【０２２９】
次に、ステップＰ４で、上記ステップＰ３にて求められた１個のＶベクタと、過去に入力された複数組のサブバンドサンプル情報Ｓに基づいて既に求められ、ＶベクタＲＡＭ部９１ｂの第３２アドレス〜第５１１アドレスに既に記憶されている複数個のＶベクタとがＶベクタＲＡＭ部９１ｂから読み出される。この読み出しは、第３のアドレスジェネレータ９３の下で第３の読み出し部９４によって行われる。そして、これらの読み出されたＶベクタに基づいて１個のＰＣＭデータが算出される。
【０２３０】
このＶベクタの読み出しに際して、第２の符号反転器９６は、上記ＶベクタＲＡＭ部９１ｂから読み出されるＶベクタの符号を、第３のアドレスジェネレータ９３から与えられる制御信号Ｓ_ｃ に応じて反転する。すなわち、第３のアドレスジェネレータ９３は、ＶベクタＲＡＭ部９１ｂからＶベクタを読み出す際のアドレス指定を制御するとともに、その読み出したＶベクタの符号を反転するか否かを指示するための制御信号Ｓ_ｃ を第２の符号反転器９６に出力する。
【０２３１】
例えば、ＶベクタＲＡＭ部９１ｂに記憶されているＶベクタＶ_０ 〜Ｖ_１５あるいはＶベクタＶ_３３〜Ｖ_４８を演算部５において利用しようとする第１の利用要求信号Ｓ_１ が与えられたときには、第３のアドレスジェネレータ９３は、表９に示したアドレスＶ’_０ 〜Ｖ’_３１をそのまま指定する。このとき、符号反転を行わないことを指示するための制御信号Ｓ_ｃ を第２の符号反転器９６に出力する。
【０２３２】
また、上記ＶベクタＲＡＭ部９１ｂに記憶されていないＶベクタＶ_１７〜Ｖ_３２を利用しようとする第２の利用要求信号Ｓ_２ が与えられたときには、ＶベクタＶ_１７〜Ｖ_３２の値がＶベクタＶ_１５〜Ｖ_０ の値を符号反転した値にそれぞれ等しいことから（表８参照）、第３のアドレスジェネレータ９３は、表９に示したアドレスＶ’_１５〜Ｖ’_０ を指定する。このとき、符号反転を行うことを指示するための制御信号Ｓ_ｃ を第２の符号反転器９６に出力する。
【０２３３】
また、同じくＶベクタＲＡＭ部９１ｂに記憶されていないＶベクタＶ_４９〜Ｖ_６３を利用しようとする第３の利用要求信号Ｓ_３ が与えられたときには、ＶベクタＶ_４９〜Ｖ_６３の値がＶベクタＶ_４７〜Ｖ_３３の値にそれぞれ等しいことから（表８参照）、第３のアドレスジェネレータ９３は、表９に示したアドレスＶ’_３０〜Ｖ’_１６を指定する。このとき、符号反転を行わないことを指示するための制御信号Ｓ_ｃ を第２の符号反転器９６に出力する。
【０２３４】
次に、上記ステップＰ４にて求められた１個のＰＣＭデータは、次のステップＰ５で出力インタフェース部８に転送され、外部に出力される。このとき、出力インタフェース部８は、演算部５によってＰＣＭデータが１個求められる毎にそのＰＣＭデータをアナログ信号に変換して外部に出力する。
【０２３５】
ここで、上記ステップＰ３およびステップＰ４における処理の内容を更に詳しく説明する。従来は、上記した（式７）に示す演算式に従って３２個のＰＣＭデータを求めていた。すなわち、Ｖベクタから生成した複数個のＷベクタを用いて３２個のＰＣＭデータを求めていた。なお、この（式７）を展開すると、次の（式１３）のように表すことができる。
【０２３６】
【数５】

【０２３７】
また、この（式１３）を（式４）〜（式６）の関係を用いて変形すると、次の（式１４）のように表すことができる。本実施例では、この（式１４）の演算式に従ってＰＣＭデータを求めるようにしている。
【０２３８】
【数６】

【０２３９】
すなわち、（式７）を見てみると、例えばＰＣＭデータＰＣＭ_０を求めるために用いているＶベクタは、Ｖ_０ ，Ｖ_９６，…，Ｖ_９９２ のＶベクタであることが分かる。ここで、ＶベクタＶ_０ は、上記ステップＰ３にて求められ、ＶベクタＲＡＭ部９１ｂの第０アドレスに記憶されたものである。
【０２４０】
また、ＶベクタＶ_９６，…，Ｖ_９９２ は、過去に入力された複数組のサブバンドサンプル情報Ｓに基づいて既に求められ、ＶベクタＲＡＭ部９１ｂの第３２アドレス〜第５１１アドレスに既に記憶されているものである（ただし、ＶベクタＶ_９６，…，Ｖ_９９２ の値そのものが実際に求められて記憶されているとは限らず、上記の表８に示した相関に基づいて求められた一方のＶベクタの値が記憶されていることがある）。
【０２４１】
したがって、ＰＣＭデータＰＣＭ_０を求めるときには、１個のＶベクタＶ_０ のみを求め、残りのＶベクタＶ_９６，…，Ｖ_９９２ をＶベクタＲＡＭ部９１ｂから読み出せば（第２の符号反転器９６によって適宜符号反転する）良いことになる。
【０２４２】
そこで、図１０の第３のアドレスジェネレータ９３は、演算部５によりＶベクタＶ_０ が算出されたときは、ＶベクタＲＡＭ部９１ｂからＶベクタＶ_０ ，Ｖ_９６，…，Ｖ_９９２ を読み出すように第３の読み出し部９４を制御している。他のＰＣＭデータＰＣＭ_１〜ＰＣＭ_３１ についても同様である。
【０２４３】
なお、ここでは、演算部５によりＶベクタＶ_０ が算出されたときに、ＶベクタＲＡＭ部９１ｂからＶベクタＶ_０ ，Ｖ_９６，…，Ｖ_９９２ を読み出すようにしているが、ＶベクタＶ_０ については演算部５により求められたもの自体を使用するようにしてもよい。
【０２４４】
次に、ステップＰ６で、３２個のＰＣＭデータＰＣＭ_０〜ＰＣＭ_３１ が全て出力されたかどうかが判断される。まだ出力していないＰＣＭデータが残っているときは、ステップＰ３の処理に戻り、次のＰＣＭデータの生成が行われる。一方、３２個のＰＣＭデータが全て出力されたときは、ステップＰ７に進み、デコード処理を終了するかどうかが判断される。そして、デコード処理を終了しないときは、ステップＰ１の処理に戻り、次の３２個分のＰＣＭ演算処理を開始する。
【０２４５】
以上のように、本実施例によれば、１組のサブバンドサンプル情報Ｓから生成される６４個のＶベクタのうち、Ｖ_０ 〜Ｖ_１５、Ｖ_３３〜Ｖ_４８の３２個のＶベクタのみを求めてそれを各ＶベクタＲＡＭ部９１ｂ，９２ｂに記憶するだけで、読み出しの際に６４個のＶベクタＶ_０ 〜Ｖ_６３の値を全て得ることができる。
【０２４６】
このため、６４個のＶベクタを全て計算してＶベクタＲＡＭに記憶していた従来のＭＰＥＧオーディオデコーダに比べ、記憶するＶベクタのデータ量を半分に減らすことが可能となり、ＶベクタＲＡＭ部９１ｂ，９２ｂのメモリ容量をそれぞれ従来の半分に削減することができる。すなわち、従来は片チャネルで１０２４ワード分のメモリ容量が必要であったのに対し、本実施例では５１２ワード分のメモリ容量で済む。
【０２４７】
なお、上記実施例においては、第２の符号反転器９６を設けたので、相互に符号のみが異なるＶベクタの組のうちの一方の値のみを求めてＶベクタＲＡＭ部９１ｂ，９２ｂに記憶することができるようになった。しかし、上記第２の符号反転器９６は必ずしも設けなくてもよい。
【０２４８】
上記のように第２の第２の符号反転器９６を設けない場合には、相互に等しい値を持つＶベクタの組のうちの他方のＶベクタだけが、その値を計算して上記ＶベクタＲＡＭ部９１ｂ，９２ｂに記憶しておかなくても済むようになるだけであるが、この場合も従来と比較すれば上記ＶベクタＲＡＭ部９１ｂ，９２ｂの記憶容量を小さくすることができる。
【０２４９】
また、上記した（式１２）から明らかなように、Ｖベクタの算出は乗加算によって行われているが、周知のように、乗算は演算負荷が大きい演算である。したがって、本実施例によれば、Ｖベクタの計算量をも半分に減らすことができているので、演算負荷を小さくできるとともに、処理を高速化することができる利点が得られる。
【０２５０】
さらに、本実施例では、以上のようなＰＣＭデータを１個ずつ生成して出力するまでの一連の処理をパイプライン処理で行い、１個のＰＣＭデータを外部に出力している間に次の１個のＰＣＭデータを生成するようにしている。そして、この１個のＰＣＭデータの生成処理にかかるマシンサイクル数と出力処理にかかるマシンサイクル数とが同じになるようにしている。
【０２５１】
したがって、本実施例によれば、複数のＶベクタからＷベクタを生成することなくＰＣＭデータを１個ずつ生成し、１個のＰＣＭデータを生成している間に前に生成した１個のＰＣＭデータを外部に出力することによってＰＣＭデータを続けて出力するようにすることができる。
【０２５２】
このため、ＰＣＭデータ出力用のメモリおよびＰＣＭデータを生成するためのデータを保持しておくメモリを設けなくても、ＰＣＭデータ（オーディオデータ）を絶え間なく外部に出力することができるようになる。
【０２５３】
図１３は、以上のような本実施例のＭＰＥＧオーディオデコーダにおける一連のデータ処理の流れを概念的に示す図である。また、この本実施例におけるデータ処理の流れの特徴を分かりやすくするために、その比較例として、従来のＭＰＥＧオーディオデコーダにおけるデータ処理の流れを図１４に示す。
【０２５４】
図１４から分かるように、従来は、アロケーション情報、ｓｃｆｓｉ 情報、スケールファクタ情報およびサンプル情報を記憶するためのバッファメモリ（ＲＡＭ）がそれぞれ専用に設けられていた。そして、それぞれのバッファメモリにそれぞれの情報が記憶されるようになされていた。また、デコード処理では、３２個のＰＣＭデータを計算し終わった後に、それらを１個ずつ出力するようになされていた。
【０２５５】
これに対して、図１３に示した本実施例では、１つのＡＳ−ＲＡＭ１４をアロケーション情報用のフィールドと ｓｃｆｓｉ情報用のフィールドとスケールファクタ情報用のフィールド（その一部を上記 ｓｃｆｓｉ情報のフィールドと重複させている）とに分けて使用し、ｓｃｆｓｉ 情報を一度読み出した後は、その後に入力されるスケールファクタ情報で上書きするようにしている。
【０２５６】
また、デコード処理では、ＰＣＭデータを１個ずつ順番に生成し、１個のＰＣＭデータを生成したらそれを直ちに出力していくことによってＰＣＭデータを順に続けて出力することができるようにしている。
【０２５７】
したがって、本実施例によれば、ＡＳ−ＲＡＭ１４の全記憶領域の中の一部を、ｓｃｆｓｉ 情報を一時記憶するためのメモリエリアとスケールファクタ情報の一部を一時記憶するためのメモリエリアとで共用することができるので、ｓｃｆｓｉ 情報専用のバッファメモリを用意しなくても良い。また、ＰＣＭデータを生成するためのデータを保持しておくメモリも設けなくてもオーディオデータを絶え間なく外部に出力することができる。
【０２５８】
また、この図１３からは明らかでないが、サンプルＲＡＭ２４の記憶容量や合成サブバンドフィルタ処理の過程で用いられるＶベクタＲＡＭ部９１ｂ，９２ｂの記憶容量が従来に比べて小さくて済むことは、先に示した各図面を用いて説明したとおりである。
【０２５９】
以上のことより、本実施例のＭＰＥＧオーディオデコーダでは、その内部に備えられている種々のバッファメモリの記憶容量をそれぞれ小さくすることができ、全体として見ると、内部メモリの記憶容量を従来よりも格段に小さくすることができている。
【０２６０】
また、次の表１０は、演算部５において３２個のＰＣＭデータを求めるのに必要なマシンサイクル数を示したものである。なお、ここでは、従来のＭＰＥＧ規格に従った処理として表７（ｂ）の場合を用い、本実施例に従った処理として表７（ｃ）の場合を用いて両者を比較している。また、この表１０は、積和演算を１マシンサイクルで処理できる装置で比較したものとする。
【０２６１】
【表１０】

【０２６２】
この表１０から明らかなように、本実施例のＭＰＥＧオーディオデコーダによれば、３２個のＰＣＭデータを生成するのにかかるマシンサイクル数を、従来の約４０％に低減することができている。したがって、一連のデコード処理を高速に行うことができるようになる。
【０２６３】
【発明の効果】
本発明は上述したように、少なくとも ｓｃｆｓｉ情報およびスケールファクタ情報が一時記憶されるＡＳ−ＲＡＭにおいて、上記 ｓｃｆｓｉ情報が既に記憶されたＡＳ−ＲＡＭの所定記憶領域にその後に入力されるスケールファクタ情報の一部を上書きするようにしてスケールファクタ情報を記憶させる ｓｃｆｓｉ・スケールファクタ書き込み手段を設け、上記ＡＳ−ＲＡＭの記憶領域の一部を、ｓｃｆｓｉ 情報を一時記憶しておくための記憶領域と、スケールファクタ情報の一部を一時記憶しておくための記憶領域とで共用させるようにしたので、ｓｃｆｓｉ 情報専用のバッファメモリを設けなくても済み、オーディオ圧縮データ中に存在する各情報を一時記憶しておくためのメモリの記憶容量を、ｓｃｆｓｉ 情報を記憶するための専用の記憶領域を設けなくても済む分だけ削減することができる。
【０２６４】
また、複数のサンプル情報をサンプルＲＡＭの記憶領域に順に書き込むことによりミスアライン状態で記憶させるサンプル書き込み手段と、上記サンプルＲＡＭにミスアライン状態で記憶された複数のサンプル情報を１つずつ取り出して読み出すサンプル読み出し手段とを設けたので、１つのアドレス内に複数のサンプル情報を記憶することができるようになり、サンプルＲＡＭの全記憶領域の中でサンプル情報が記憶されない無駄な領域をなくすことができるとともに、記憶するサンプル数の分だけアドレスを用意しなくても済み、サンプルＲＡＭの記憶容量を可及的に小さくすることができる。
【０２６５】
また、サブバンドサンプル情報から生成される複数のＶベクタのうち、相関関係にあるＶベクタのうちの一方のＶベクタの値を演算してＶベクタＲＡＭに記憶するようにし、利用要求があったＶベクタが上記ＶベクタＲＡＭに記憶されていない場合には、相関関係にあるＶベクタを上記ＶベクタＲＡＭから読み出し、上記読み出したＶベクタが相関関係にあることにより等しい値を持つ場合にはそのまま出力するとともに、符号のみが異なる場合には符号反転手段により符号反転して出力するようにしたので、上記相互に等しい値を持つＶベクタの組のうちの他方のＶベクタおよび相互に符号のみが異なるＶベクタの組のうちの他方のＶベクタの値を計算して上記ＶベクタＲＡＭに記憶しておかなくても全てのＶベクタの利用要求に応じることができるようになり、上記１組のサブバンドサンプル情報から生成される複数のＶベクタの全てが得られるようにするために記憶しなければならないＶベクタのデータ量を更に削減することができ、必要な記憶容量を一層小さくすることができる。しかも、合成サブバンドフィルタ処理においてＶベクタを求める際の処理時間を短くするすることもできる。
【０２６６】
また、演算手段により求められた１個のＶベクタおよびある１個のＰＣＭデータを生成するのに必要な複数個のＶベクタであって、現在のサブバンドサンプル情報の組より前に入力されたサブバンドサンプル情報の組に基づいて既に求められて飛び飛びのアドレスに記憶されたＶベクタＲＡＭから読み出されたＶベクタと、所定の逆量子化係数とを用いて乗加算を行うことによりＰＣＭデータを１個ずつ生成するようにするとともに、生成する毎に外部に出力するようにしたので、ＰＣＭデータ出力用のメモリおよびＰＣＭデータを生成するためのデータを保持しておくメモリを設けなくても、オーディオデータを絶え間なく外部に出力できるようになり、オーディオデータを絶え間なく外部に出力できるようにするために設けなければならないメモリの容量を可及的に少なくすることができる。
【０２６７】
このように、本発明によれば、一連のデコード処理の過程で得られる種々の情報を一時記憶しておくために用いられるデコーダ内部の各バッファメモリの記憶容量をそれぞれ小さくすることができ、あるいは、メモリ自体を不要とすることができるので、ＭＰＥＧオーディオデコーダの内部メモリの全体としての記憶容量を従来よりも格段に小さくすることができる。
【０２６８】
さらに、本発明は上述したように、オーディオ圧縮データ中のスケールファクタ情報の値によって特定される演算値の指数を分数部と整数部とに分離した演算式に基づいて、１回の乗加算演算と１回のシフト演算とによって逆量子化処理および逆スケーリング処理を行うようにしたので、従来は２回にわたって行っていた乗算の一方をシフト演算に置き換えることで演算負荷を著しく小さくすることができる。
【０２６９】
また、請求項８に記載の発明によれば、ラッチ処理を行うことにより取り出したサンプル情報と所定の逆量子化係数とを加算する加算手段を更に設けたので、ある１つのサンプル情報の取り出し処理を行っている間に、その前に取り出されたサンプル情報を用いて加算処理を行うことができ、上記サンプル情報の取り出し処理と加算処理とを１マシンサイクルで行うことができる。
【０２７０】
また、請求項１２に記載の発明によれば、逆量子化処理および逆スケーリング処理をパイプライン処理によって行うようにしたので、上記サンプル情報を取り出して逆量子化係数を加算する処理と、前のマシンサイクルにおける取り出し処理および加算処理によって得られた情報を用いた乗算処理およびシフト処理とを、全て１マシンサイクルで行うことができ、逆量子化処理および逆スケーリング処理を行うための処理時間を短くすることができる。
【０２７１】
このように、本発明によれば、逆量子化処理および逆スケーリング処理を行う際にかかる処理時間と、その後の合成サブバンドフィルタ処理においてＶベクタを求める際にかかる処理時間とを共に短くすることができるので、一連のデコード処理を従来に比べて極めて高速に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＭＰＥＧオーディオデコーダの全体構成を示すブロック図である。
【図２】ＡＳ−ＲＡＭブロックの構成を示すブロック図である。
【図３】本実施例のＭＰＥＧオーディオデコーダに入力されるサンプル情報の入力順を示す図である。
【図４】サンプルＲＡＭブロックの構成を示すブロック図である。
【図５】第２の読み出し部の構成を示すブロック図である。
【図６】データジェネレータでの処理内容を説明するための図である。
【図７】図５に示した第２の読み出し部を具体的に実施した場合の構成を示す回路図である。
【図８】逆量子化処理および逆スケーリング処理によってサブバンドサンプル情報を求めるための構成を示すブロック図である。
【図９】演算部および係数ＲＯＭブロックの構成を示す図である。
【図１０】ＶベクタＲＡＭブロックの構成を示すブロック図である。
【図１１】本実施例のＭＰＥＧオーディオデコーダにおける合成サブバンドフィルタ処理の流れを示すフローチャートである。
【図１２】本実施例によるＶベクタＲＡＭ部のアドレスシフト処理を説明するための図である。
【図１３】本実施例のＭＰＥＧオーディオデコーダにおける一連のデコード処理の流れを示す図である。
【図１４】従来のＭＰＥＧオーディオデコーダにおける一連のデコード処理の流れを示す図である。
【図１５】ＭＰＥＧ１オーディオ規格のレイヤＩＩによるオーディオ圧縮データのビットストリームを示す図である。
【図１６】従来のＭＰＥＧオーディオデコーダにおける合成サブバンドフィルタ処理の流れを示すフローチャートである。
【図１７】従来のＶベクタＲＡＭのアドレスシフト処理を説明するための図である。
【符号の説明】
３ ＡＳ−ＲＡＭブロック
４ サンプルＲＡＭブロック
５ 演算部
６ 係数ＲＯＭブロック
７ ＶベクタＲＡＭブロック
８ 出力インタフェース部
１３ 第１の書き込み部
１３ａ 上書き手段
１４ ＡＳ−ＲＡＭ
２３ 第２の書き込み部
２４ サンプルＲＡＭ
２５ 第２の読み出し部
３１ サンプル指定手段
３２ 第１のラッチ手段
３３ 第２のラッチ手段
３４ 第１のサンプル取出手段
３５ 第２のサンプル取出手段
３６ 判別手段
３７ 切り替え手段
３８ 加算手段
６１ 演算式生成手段
６２ 乗加算手段
６３ シフト手段
７３ 乗算器
７４ バレルシフタ
８１ Ｃ’係数ＲＯＭ
９１ａ，９２ａ サブバンドサンプルＲＡＭ部
９１ｂ，９２ｂ ＶベクタＲＡＭ部
９３ 第３のアドレスジェネレータ
９４ 第２の符号反転器[0001]
[Industrial applications]
The present invention relates to an MPEG audio decoder for decoding audio data compressed by MPEG.
[0002]
[Prior art]
In recent years, a digital audio signal compression technique called MPEG (Moving Picture Image Coding Experts Group) audio has been developed. Currently, MPEG1 is standardized for this MPEG audio. According to the MPEG1 standard, three methods of layer I, layer II, and layer III are prepared according to required sound quality and circuit scale.
[0003]
Further, in the MPEG audio, each mode such as a single channel, a dual channel, a stereo, and a joint stereo is defined as a channel mode of an audio signal. Furthermore, in MPEG audio, various transmission rates (bit rates) and output rates (sampling frequencies) of reproduced audio signals are defined for each channel mode of each layer.
[0004]
For example, in the stereo mode, audio data is divided into 32 sub-bands in Layer I and up to 30 sub-bands in Layer II, and each sub-band includes two channels.
[0005]
FIG. 15 is a diagram illustrating a bit stream of audio data compressed by the layer II of MPEG1. As shown in FIG. 15, one frame of the audio compression data includes header information (HEADER), CRC (Cyclic Redundancy Check) information, allocation (Allocation) information, scfsi information, scale factor information, and scale or scale factor information. It is composed of sample code (Sample / Sample Code) information (hereinafter collectively referred to as sample data), and is input to the MPEG audio decoder in this order.
[0006]
Here, the header information is composed of basic information such as a bit rate, a sampling frequency, and a stereo / monaural channel mode. The CRC information is for checking whether there is any error in the bit stream.
[0007]
The allocation information, the scale factor information, and the sample data are information constituting the audio compressed data body. By processing the sample data according to the allocation information and the scale factor information, audio compressed data is decoded and PCM data is generated.
[0008]
That is, the allocation information is information used at the time of the inverse quantization operation at the time of decoding, and information on the bit width of sample data to be input later and sample code information on whether the sample data is sample information or not. It contains information on what it is. Such information can be known by referring to the table information as shown in Table 1 based on the value of the allocation information and the subband number in accordance with the standard of ISO / IEC 11172 MPEG1 audio layer II.
[0009]
[Table 1]

[0010]
In Table 1, the item indicated by nbal indicates the bit width of the allocation information. When the allocation information has a 4-bit width (subbands sb0 to sb10), the allocation information has 16 values of 0 to 15. Take. When the allocation information has a 3-bit width (subbands sb11 to sb22), the allocation information takes eight values from 0 to 7. When the allocation information has a 2-bit width (subbands sb23 to sb29), the allocation information takes four values of 0 to 3.
[0011]
For example, when the subband number is sb = 2 and the value of the allocation information is 5, it can be seen that there are 63 possible values of the sample data and the bit width of the sample data is 6 bits. When the subband number is sb = 20 and the value of the allocation information is 5, it can be seen that there are 15 possible values of the sample data and the bit width of the sample data is 4 bits.
[0012]
If the sample data has three, five, or nine possible values, the sample data is input in the form of a sample code. Therefore, by seeing the possible values of the sample data with reference to Table 1, it is possible to know whether the sample data is sample information or sample code information.
[0013]
Here, the sample code is a group of three pieces of sample information that exist continuously in the time axis direction in each subband unit into one code. For example, when one sample information can have three possible values, usually three pieces of sample information have 6 bits, but if they are combined into one code, only 5 bits are needed. In addition, when one sample information can have five or nine possible values, three pieces of sample information usually have 9 bits and 12 bits, respectively. Just a bit.
[0014]
Further, the scale factor information is information used at the time of the inverse scaling operation after the above-mentioned inverse quantization operation, and represents a scaling coefficient value which gives an approximate output level. Here, in the case of Layer II, there are 36 pieces of the above-described sample information in the time axis direction for each channel of each subband when viewed in frame units. The 36 pieces of sample information can take different scale factor values for every 12 consecutive pieces of sample information.
[0015]
That is, assuming that scale factor information for the 0th to 11th, 12th to 23rd, and 24th to 35th sample information in the time axis direction is scale factor 0, scale factor 1, and scale factor 2, respectively, the following Table 2 As shown in (1), any of the scale factors a, b, and c is given to the scale factors 0 to 2, respectively.
[0016]
[Table 2]

[0017]
The scfsi information is a parameter indicating how many (1 to 3) scale factor information exists in each channel of each subband, and is used only in layer II. That is, the scfsi information indicates which pattern among the four patterns shown in Table 2.
[0018]
The decoding processing of the audio compressed data having the bit stream as described above is performed as follows. That is, first, subband sample information is obtained by the above-described inverse quantization process and inverse scaling process. Next, PCM data is generated by performing synthesis sub-band filter processing using the sub-band sample information.
[0019]
In general, a conventional MPEG audio decoder is provided with several buffer memories for temporarily storing an input bit stream as shown in FIG. 15 and data obtained in a series of processing steps as described above. I have. For example, a buffer memory for temporarily storing each piece of information in the bit stream, and a primary memory for temporarily storing information called a V vector obtained from subband sample information in the course of the above synthesis subband filter processing. There is a buffer memory called a V vector RAM.
[0020]
The above-described subband sample information S is obtained according to the following arithmetic expression.
S = factor × C × (S ″ + D) (Equation 1)
Here, the factor in (Expression 1) is an operation value specified according to the value of the scale factor information, and if the value of the scale factor information is represented by an index,
Factor = 2 ^{1-index / 3} (Equation 2)
Given by Table 3 shows the relationship between the value (index) of the scale factor information and the value of the above factor.
[0021]
[Table 3]

[0022]
The value S ″ in the above (Equation 1) is obtained by inverting the most significant bit (MSB) of the sample information. Similarly, the values C and D in the (Equation 1) are the predetermined inverse quantization It is a coefficient, and a value is used as shown in the following Table 4. As can be seen from Table 4, different values are used for the coefficients C and D depending on the possible values of the sample information. That is, one of the coefficient values shown in Table 4 is used according to the value of the allocation information.
[0023]
[Table 4]

[0024]
In the calculation for obtaining the subband sample information S shown in the above (Equation 1), first, an inverse quantization operation represented by C × (S ″ + D) is performed, and then, an inverse scaling operation for multiplying by a factor value is performed. The values of the above factors and the values of the coefficients C and D are stored in advance as table information as shown in Tables 3 and 4, respectively.
[0025]
By the way, in order to perform the synthetic subband filter processing for obtaining the PCM data from the subband sample information S obtained as described above, an enormous amount of calculation is required to divide the audio data into 32 subbands. is there. In order to solve this problem, a technique called a polyphase filter bank may be used. The polyphase filter bank is designed so that aliasing is canceled by performing the above-mentioned 32 bands at once by a sophisticated mathematical method, and that the calculation can be performed very efficiently.
[0026]
However, when 32 pieces of PCM data are generated at once using the polyphase filter bank, a memory for PCM data is required at the output stage of the decoder in order to continuously output the generated PCM data. However, there is a problem that the memory capacity to be installed increases.
[0027]
Therefore, a synthesis sub-band filter process has been proposed which eliminates the need for providing an output memory.
FIG. 16 is a flowchart showing the contents of the combined subband filter processing in layers I and II. In FIG. 16, first, in step P11, 32 pieces of subband sample information S obtained for each subband are input to an internal memory (not shown).
[0028]
Then, in step P12, the address of the above-described V vector RAM is shifted by 64 words. Thereby, as shown in FIG. 17, the 0th to 63rd addresses of the V vector RAM are emptied, and a storage area for the V vector calculated from this is secured.
[0029]
Next, in step P13, 64 V vectors are calculated from the 32 pieces of subband sample information S input in step P11. It should be noted that these V vectors are obtained according to the following equation (Equation 3). The V vector obtained in this manner is temporarily stored in a newly secured storage area of the V vector RAM.
[0030]
(Equation 1)

[0031]
The V vector obtained in step P13 is converted to a U vector in the next step P14. The conversion process from the V vector to the U vector is performed according to the following (Equation 4) and (Equation 5).
U [i × 64 + j] = V [i × 128 + j] (Equation 4)
U [i × 64 + 32 + j] = V [i × 128 + 96 + j] (Equation 5)
Where i = 0 to 7, j = 0 to 31
[0032]
As is clear from (Equation 4) and (Equation 5), in order to perform the combined sub-band filter processing, a total of 1024 V vectors including the 64 V vectors obtained in step P13 are obtained. Will be needed. The 1024 V vectors are calculated every 64 pieces from a set of different subband sample information S (one set is 32 pieces), and the 0th address to the 1023th address of the V vector RAM shown in FIG. Is stored.
[0033]
Next, in step P15, a predetermined window coefficient D is added to the U vector converted in step P14. _i Is multiplied to calculate 512 W vectors. That is, the W vector is obtained according to the following (Equation 6). The window coefficient D _i Is defined by the MPEG standard.
W [i] = U [i] × D _i [I] (Equation 6)
Where i = 0 to 511
[0034]
Then, in the next step P16, 32 PCM data are calculated according to the following (Equation 7) using the W vector obtained in the above step P15. The 32 pieces of PCM data thus obtained are output to the outside in the next Step P17.
[0035]
(Equation 2)

[0036]
The decoding process for one frame is completed up to the process in step P17 described above. Thereafter, it is determined in step P18 whether or not the decoding process is to be terminated. If the decoding process is not to be terminated, the process returns to step P11 and the process for the next frame is started.
[0037]
[Problems to be solved by the invention]
As described above, in the conventional MPEG audio decoder, the input stage is provided with the buffer memory for temporarily storing the compressed audio data composed of the bit stream as shown in FIG. The buffer memories are provided with dedicated memories individually for storing information in the bit stream.
[0038]
For this reason, a buffer memory for storing each of these pieces of information needs a large storage capacity corresponding to the total data amount of each piece of information, and there is a problem that the total storage capacity becomes very large.
[0039]
Further, as described above, each sample information included in the audio compression data has a different bit width. Specifically, the bit width of the sample information varies from 2 to 16 bits. For this reason, in the buffer memory for storing the sample information, one word has a 16-bit width so that the sample information having the maximum bit width can be stored at one address.
[0040]
However, since the conventional MPEG audio decoder reads out the sample information in address units, when storing the sample information, each sample information is stored in one address even though the bit width of each sample information is different. Was stored one by one.
[0041]
For this reason, it is good to store the sample information having a 16-bit width. However, when storing the sample information having a bit width smaller than that, the sample information is stored only in a part of one address. Become. As a result, there is a problem that many useless areas in which the sample information is not stored are generated in all the storage areas of the buffer memory for storing the sample information.
[0042]
Further, as is apparent from the above (Equation 1), in the conventional MPEG audio decoder, in order to obtain the sub-band sample information S, it is necessary to perform two processes of an inverse quantization process and an inverse scaling process. , It is necessary to perform a multiplication process in each process.
[0043]
In general, the multiplication process has a large calculation load, and therefore, the conventional method of performing the multiplication process twice has a problem that the calculation load becomes extremely large as a whole and the processing time becomes long.
[0044]
Further, as described above, 1024 V vectors are required for one channel to generate PCM data. Therefore, the above-described V vector RAM requires a memory capacity of at least 1024 words in one channel. This is as shown in FIG.
[0045]
Since the V vector is data having a large amount of information, there is a problem that the storage capacity of the V vector RAM for storing such a large number of V vectors is extremely large.
[0046]
Further, the MPEG audio decoder that performs the processing shown in FIG. 16 first calculates 64 V vectors from one set of subband sample information S. Then, a W vector is calculated using the U vector converted from the 64 V vectors, and 32 PCM data is generated using the W vector. That is, conventionally, it was not possible to generate 32 pieces of PCM data unless the processes of steps P11 to S15 in FIG. 16 were performed.
[0047]
In this case, it is not necessary to provide a memory for PCM data output. It is necessary to provide a memory for holding data for generating data in the arithmetic unit. In general, a memory having a storage capacity of 100 words is often used in order to allow a certain margin.
[0048]
Therefore, the conventional MPEG audio decoder has a problem that a large-capacity memory must be provided in order to continuously output PCM data as audio data to the outside.
[0049]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described various problems at the same time, and enables the storage capacities of various memories provided in an MPEG audio decoder to be reduced. An object is to enable a series of decoding processes to be performed in a short process.
[0050]
Specifically, first, it is an object of the present invention to reduce the total storage capacity of a buffer memory for temporarily storing each piece of information included in MPEG-compressed audio data. Second, it is an object of the present invention to reduce a calculation load when obtaining subband sample information in a series of decoding processes.
[0051]
Thirdly, it is possible to reduce the storage capacity of a buffer memory for temporarily storing a V vector obtained from subband sample information in the course of synthesis subband filter processing, that is, a V vector RAM. It is an object. Fourth, the object of the present invention is to minimize the capacity of a memory that must be provided for continuously outputting PCM data to the outside.
[0052]
[Means for Solving the Problems]
An MPEG audio decoder according to the present invention is an MPEG audio decoder that generates PCM data by performing inverse quantization, inverse scaling, and synthesis sub-band filtering on input MPEG-compressed audio data. Among various information included in the compressed data, an AS-RAM in which at least scfsi information and scale factor information are temporarily stored in this order, a sample RAM in which sample information included in the audio compressed data is temporarily stored, A subband sample R in which subband sample information obtained by inverse quantization and inverse scaling using the allocation information, scale factor information, and sample information included in the audio compressed data is temporarily stored. AM, a V vector RAM for temporarily storing a V vector obtained in the course of the synthesis sub-band filter processing using the sub-band sample information, and storing the scfsi information in a predetermined storage area of the AS-RAM. A scfsi scale factor writing means for storing scale factor information input after the scfsi information in a storage area in which the scfsi information is stored, and a plurality of sample information in a storage area of the sample RAM. The sample is stored in a misaligned state in which the bit width of each sample information is different from each other so that the boundary between the plurality of sample information does not coincide with the boundary between each address of the sample RAM. Writing means and the sample writing means Sample reading means for taking out and reading out a plurality of pieces of sample information stored in the sample RAM one by one in a misaligned state by a stage; and V vector reading means for reading the V vector stored in the V vector RAM. Calculating means for performing the inverse quantization processing, the inverse scaling processing, and the synthesis sub-band filter processing, wherein the exponent of the operation value specified by the value of the scale factor information is separated into a fraction part and an integer part, and generated. Based on the calculated expression, the operation on the fractional part is performed by multiplication, and the operation on the integer part is performed by shift processing, so that the subband sample information is obtained using the allocation information, scale factor information, and sample information. After obtaining the subband sample information, , One of the correlated V vectors is determined one by one from among the plurality of V vectors generated from the V vector, and the obtained one V vector is read by the V vector reading means. A calculating means for generating PCM data one by one using a plurality of V vectors, and a V which has been requested to use to control the reading operation of the V vector reading means and generate a certain piece of PCM data. A plurality of V-vectors which are already obtained based on the set of sub-band sample information input before the current set of sub-band sample information and are already stored at the discrete addresses of the V vector RAM. The vector is read from the V vector RAM. If the V vector requested to be used is not stored in the V vector RAM, the usage vector is read. V vector read control means for reading from the V vector RAM a V vector having a correlation with the V vector in which the error occurred, and V vector read control means for reading the V vector read from the V vector RAM under the control of the V vector read control means. The apparatus includes sign inverting means for inverting the sign in accordance with a predetermined condition, and output means for outputting the PCM data each time one of the PCM data is generated by the arithmetic means.
[0053]
[Action]
Since the present invention comprises the above technical means, it is unnecessary once read from the AS-RAM to indicate how many scale factor information exists in each sub-band. The nature of the scfsi information, which does not cause any problem, is effectively used, and a part of the storage area of the AS-RAM is used as a storage area for temporarily storing the scfsi information, and is input later. Can be used as a storage area for temporarily overwriting and temporarily storing scale factor information, which eliminates the need to provide a storage area for scfsi information and a storage area for scale factor information separately. Will be done.
[0054]
Further, it is possible to store a plurality of pieces of sample information in one address of the sample RAM in a misaligned state, and one piece of sample information having a bit width less than one word of the storage means is stored in one address as in the related art. Is stored, the conventional inconvenience of causing a useless area in which the sample information is not stored in the entire storage area of the storage means can be eliminated, and the address can be reduced by the number of samples to be stored. You do not need to prepare.
[0055]
Further, in a plurality of V vectors generated from one set of subband sample information, one of the V vectors having a correlation, for example, one of a set of V vectors having mutually equal values. A V vector and one V vector of a set of V vectors differing only in sign from each other are obtained and stored in the V vector RAM, and the V vector requested to be used is stored in the V vector RAM. If not, V vectors having mutually equal values due to the correlation are read from the V vector RAM, and the read V vectors are sign-inverted by sign inversion means according to a predetermined condition. As a result, the other V vector of the set of V vectors having mutually equal values and the other V vector of the set of V vectors having only different signs are different from each other. Without first stored in the V vector RAM to calculate the value of Kuta, it is possible to respond to the use request of all V vectors generated from the set of sub-band sample information.
[0056]
Also, PCM data is directly generated from V vectors already stored at discrete addresses in the V vector RAM, and one PCM data is generated at a time. Also, without providing a memory for holding data for generating PCM data, audio data can be continuously output to the outside.
[0057]
Further, an inverse quantization process and an inverse scaling process performed in a series of decoding processes are performed by separating an exponent of an operation value specified by a value of scale factor information in audio compressed data into a fraction part and an integer part. Based on the formula, the arithmetic processing related to the integer part and the other arithmetic processing are performed separately. In the arithmetic processing related to the integer part, the given information may be processed by a shift operation instead of a multiplication. This makes it possible to reduce the number of times of multiplication with a large computational load in the inverse quantization process and the inverse scaling process as compared with the related art.
[0058]
According to the present invention, when one piece of sample information is taken out, the memory address of the sample RAM is accessed twice, and the data taken out by accessing the memory address twice. Is performed, so that it is possible to sufficiently obtain the time for performing the addition processing with the inverse quantization coefficient using the sample information extracted earlier while performing the extraction processing of the sample information. become.
[0059]
According to the twelfth aspect of the present invention, the shift processing with a small calculation load can be performed in a very short time, and the multiplication processing by the multiplication means and the shift processing by the shift means can be performed in one machine cycle. Therefore, the processing of extracting the sample information and adding the inverse quantization coefficient and the multiplication processing and the shift processing using the information obtained by the extraction processing and the addition processing in the previous machine cycle are all performed in one machine cycle. It is possible to do with.
[0060]
【Example】
An embodiment of the MPEG audio decoder according to the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing the overall configuration of the MPEG audio decoder according to the present embodiment. First, the configuration and operation of each unit will be briefly described with reference to FIG.
[0061]
In FIG. 1, reference numeral 1 denotes a data input unit for inputting MPEG-compressed audio data composed of the bit stream shown in FIG. As described above, the audio compression data is input to the data input unit 1 in the order of the bit stream shown in FIG. A header register 1a is provided inside the data input unit 1, and stores the header information first included in the bit stream.
[0062]
Reference numeral 2 denotes a CRC check unit that detects an error in a bit stream based on CRC information (CRC check word). That is, the CRC checking unit 2 also calculates the value of the 16-bit CRC check word, the header information input before that, and the allocation information, scfsi information, and scale factor information input after the CRC check word. Is compared with a 16-bit value obtained as a result of performing a predetermined operation. Then, an error is detected by checking whether or not the two values match.
[0063]
Reference numeral 3 denotes an AS-RAM (Allocation / Scale Factor-RAM) block for temporarily storing allocation information, scfsi information, and scale factor information sent from the data input unit 1. In the present embodiment, the scfsi information once stored in a certain storage area in the AS-RAM block 3 is overwritten by scale factor information input later. Therefore, this AS-RAM block 3 eventually stores only the allocation information and the scale factor information.
[0064]
Reference numeral 4 denotes a sample RAM block for temporarily storing sample information sent from the data input unit 1 (as described later, when sample code information is sent, it is converted into sample information). , When reading the sample information, the value of (S ″ + D) shown in the above (Equation 1) is obtained.
[0065]
As described above, in the present embodiment, the sample RAM block 4 for temporarily storing the sample information which is variable-length data among the various information included in the audio compressed data, and the data (characteristics of the sample information) An AS-RAM block 3 for temporarily storing allocation information, scfsi information, and scale factor information) is separately provided. This is different from the conventional method in which memories for storing each information are individually provided.
[0066]
Reference numeral 5 denotes an arithmetic unit which performs inverse quantization, inverse scaling, and synthesis subband filtering using the allocation information, scale factor information, and sample information read from the AS-RAM block 3 and the sample RAM block 4, respectively. By doing so, PCM data is generated.
[0067]
Numeral 6 denotes a coefficient ROM block which stores in advance various coefficients used when the arithmetic unit 5 performs the inverse quantization processing, the inverse scaling processing and the synthesis sub-band filter processing.
[0068]
Reference numeral 7 denotes a V vector RAM block, which is a sub-band sample information S obtained by the inverse quantization process and the inverse scaling process in the arithmetic unit 5 and a V vector obtained from the sub-band sample information S in the process of the synthesis sub-band filter process. Is temporarily stored.
[0069]
Reference numeral 8 denotes an output interface unit as an output unit, which includes a D / A converter (not shown), which converts the digital PCM data obtained by the arithmetic unit 5 into an analog signal and outputs the analog signal to the outside. .
[0070]
Reference numeral 9 denotes an audio / video synchronization timer which is used to synchronize PCM audio data reproduced by the audio decoder having the above-described configuration with video data reproduced by a video decoder (not shown). Things.
[0071]
Reference numeral 10 denotes a data bus, and the sub-band sample information S, V vector, and PCM data obtained by the arithmetic unit 5 are mutually transmitted between the arithmetic unit 5, the V vector RAM block 7, and the output interface unit 8. .
[0072]
Next, each block of the MPEG audio decoder according to the present embodiment configured as described above will be described in further detail with reference to the following drawings.
[0073]
FIG. 2 is a diagram showing a configuration of the AS-RAM block 3. As is apparent from FIG. 2, the AS-RAM block 3 includes a first serial / parallel conversion unit (S / P conversion unit) 11, an allocation conversion unit 12, and a first scfsi scale factor writing unit. , An AS-RAM 14, and a first reading unit 15.
[0074]
The first S / P converter 11 converts the allocation information, scfsi information, and scale factor information sent from the data input unit 1 in the form of serial data into parallel data. When the allocation information is input, the allocation conversion unit 12 converts the input into predetermined data as described later.
[0075]
The AS-RAM 14 temporarily stores allocation information, scfsi information, and scale factor information that have been converted in parallel. Reading and writing of each of these pieces of information with respect to the AS-RAM 14 are performed by the first writing unit 13 and the first reading unit 15.
[0076]
As shown in FIG. 2, the first writing unit 13 includes an overwriting unit 13a. As will be described later, the overwriting means 13a overwrites the memory area of the AS-RAM 14 in which the scfsi information has already been written, with the scale factor information inputted after that being overwritten.
[0077]
The allocation information, scfsi information, and scale factor information read from the AS-RAM 14 by the first reading unit 15 are stored in the first writing unit 13 and the sample conversion unit 22 in the sample RAM block 4 (described later in FIG. 4). And is used or referred to in the processing in the arithmetic unit 5.
[0078]
Next, the operation of the AS-RAM block 3 configured as described above will be described. As described above, the information included in the bit stream as shown in FIG. 15 is input to the data input unit 1 in FIG. 1 in that order. Therefore, the following processing has already been performed on the header information and the CRC information input to the data input unit 1 before the allocation information is transferred to the AS-RAM block 3.
[0079]
That is, first, header information is input from the data input unit 1 and stored in the header register 1a in the data input unit 1. Next, the CRC information is input from the data input unit 1 and transferred to the CRC check unit 2. Then, the CRC check unit 2 checks whether or not a bit error exists in the frame.
[0080]
Next, when the allocation information is input from the data input unit 1, it is transferred to the first S / P conversion unit 11 in the form of serial data. In the first S / P converter 11, the allocation information is converted from serial data into parallel data for each word. Then, the allocation information converted in parallel in this way is provided to the first writing unit 13 through the allocation conversion unit 12, and is stored in the allocation information field in the AS-RAM 14.
[0081]
As is clear from the AS-RAM 14 shown in FIG. 2, in the present embodiment, one RAM is allocated to a field for allocation information (denoted as allocation in the figure) and a field for scfsi information ((scfsi) in the figure). (Notation) and fields for scale factor information (noted as scale factor 0, scale factor 1, and scale factor 2 in the figure).
[0082]
Further, as described above, the audio data is divided into 32 subbands (subband numbers sb = 0 to 31) and encoded for each subband, and each subband has two channels ( Channel number ch = 0 or 1) is included. Therefore, in the above-mentioned information fields, addresses 0 to 63 for storing information about each channel of each subband are prepared.
[0083]
One piece of the above allocation information is prepared for each channel of each subband, and as shown in FIG. 2, [sb0, ch0], [sb0, ch1], [sb1, ch0],... Are stored in a dedicated field of the AS-RAM 14 in this order. However, in the layer II, the allocation information does not exist for the subbands sb30 and sb31, and the allocation information is stored up to the subband sb29 (up to the address 59).
[0084]
By the way, the allocation information is data used for various kinds of processing such as element division processing of scfsi information, scale factor information, and sample data that are input after that, and decoding processing for generating PCM data. For this reason, it is inconvenient to refer to complicated table information such as Table 1 every time these processes are performed.
[0085]
Therefore, in the present embodiment, in order to eliminate such inconvenience, the allocation information is converted in advance to, for example, an allocation code as shown in the following Table 5 using the allocation conversion unit 12 and stored in the AS-RAM 14. I am trying to do it.
[0086]
[Table 5]

[0087]
In the allocation code shown in Table 5, the most significant bit (MSB) indicates whether it is sample information or sample code information, and the lower four bits indicate the bit width of the sample information. That is, when the most significant bit is “0”, it indicates that the sample data is sample information, and when the most significant bit is “1”, it indicates that it is sample code information. The binary value indicated by the lower 4 bits indicates the bit width of the sample information.
[0088]
As is clear from Table 1 described above, since the bit width of the sample information is not 1 bit, the lower 4 bits of 0001 ₍₂₎ , Information that the bit width of the sample information is 16 bits is assigned. Also, if the allocation code is 000000 ₍₂₎ Indicates that the corresponding subband and channel do not have any of the scfsi information, the scale factor information, and the sample information.
[0089]
Next, when scfsi information is input from the data input unit 1, it is transferred to the first S / P conversion unit 11 in the form of serial data. In the first S / P converter 11, the scfsi information is converted from serial data to parallel data for each element (2 bits). The scfsi information converted in parallel in this manner is provided to the first writing unit 13 and stored in the AS-RAM 14.
[0090]
When writing the scfsi information, the first reading unit 15 reads the allocation information already stored in the AS-RAM 14 in ascending address order, and writes it after confirming that it is not "0". As described above, when the allocation information is “0”, the corresponding sub-band and channel
This is because there is no scfsi information.
[0091]
That is, first, data at address 0 (including allocation information of subband sb0 and channel ch0) is read. If the read allocation information is not “0”, the allocation information and the scfsi information parallel-converted for each element are written again to the address 0. When the allocation information is “0”, only the allocation information is written to the address 0 again.
[0092]
Hereinafter, the same processing is repeatedly performed up to the address 63 (however, in the case of the layer II, up to the address 59). As a result, the AS-RAM 14 stores the allocation information and the scfsi information in the dedicated fields (allocations, (scfsi) in FIG. 2).
[0093]
Next, when scale factor information is input from the data input unit 1, it is transferred to the first S / P conversion unit 11 in the form of serial data. In the first S / P converter 11, the scale factor information is converted from serial data to parallel data. Then, the scale factor information converted in parallel in this way is given to the first writing unit 13 and stored in the AS-RAM 14.
[0094]
When writing the scale factor information, the first reading unit 15 reads the allocation information and the scfsi information already stored in the AS-RAM 14 sequentially from the youngest address, and writes them while confirming their contents. That is, first, the data of the address 0 (including the subband sb0, the allocation information of the channel ch0, and the scfsi information) is read. Then, it is confirmed whether the read allocation information is not “0”.
[0095]
Here, if the read allocation information is “0”, there is no scale factor information in the corresponding subband sb0 and channel ch0, so that the scale factor information is not written in the address 0. On the other hand, if the allocation information is not “0”, the value of the scfsi information is continuously checked, and it is determined how many pieces of scale factor information exist in the subband sb0 and the channel ch0.
[0096]
After such determination is made, the scale factor information input in the form of serial data is parallel-converted by the first S / P converter 11, and the parallel-converted scale factor information and the first And the allocation information read by the reading unit 15 is written again to the address 0.
[0097]
At this time, the scale factor information is written in all the fields of the scale factor 0, the scale factor 1, and the scale factor 2 in the AS-RAM 14. For example, as can be seen from Table 2, the value of the scfsi information is 10 ₍₂₎ In the case of (1), only one scale factor information exists, but the single value a is written in all the fields of the scale factors 0 to 2.
[0098]
By the way, the scfsi information merely indicates how many scale factor information input after that exists in each channel of each subband. Therefore, once this scfsi information is read and the number of scale factor information is confirmed, it becomes unnecessary thereafter.
[0099]
Therefore, in this embodiment, when writing the scale factor information, the scfsi information read together with the allocation information is not written again to the address 0. Then, as shown in FIG. 2, the scale factor information is written such that a part of the field of the scale factor 0 overlaps the field of the scfsi information. That is, in the present embodiment, the field in which the scfsi information has already been written is stored by overwriting a part of the scale factor information.
[0100]
Hereinafter, the same processing is repeatedly performed up to the address 63 (however, in the case of the layer II, up to the address 59). Thus, the AS-RAM 14 stores the allocation information and the scale factor information in the dedicated fields (the areas indicated by the allocation, the scale factor 0, the scale factor 1, and the scale factor 2 in FIG. 2).
[0101]
As described above, in the present embodiment, one AS-RAM 14 includes a field for allocation information, a field for scfsi information, and a field for scale factor information (a part of which is overlapped with the field of the above scfsi information). After the scfsi information is read once, it is overwritten with the scale factor information input thereafter.
[0102]
Therefore, according to the present embodiment, a part of the entire storage area of the AS-RAM 14 is shared by a memory area for temporarily storing the scfsi information and a memory area for temporarily storing a part of the scale factor information. can do. For this reason, it is not necessary to prepare a buffer memory dedicated to scfsi information, so that the total storage capacity can be reduced as compared with the related art in which a buffer memory dedicated to scfsi information is separately provided. .
[0103]
In the above embodiment, allocation information, scfsi information, and scale factor information are stored in one AS-RAM 14. However, in the present invention, it is only necessary to store at least the scfsi information and the scale factor information in one RAM, and it is not always necessary to store the allocation information in the same RAM.
[0104]
Next, when sample data is input from the data input unit 1, it is transferred to the sample RAM block 4 in FIG. The sample data is input to the data input unit 1 in the order shown by the arrow in FIG.
[0105]
That is, each sample data is defined by sp (ch, sb, GR) (the numbers in each of groups 0 to 11 in which 36 sample data existing in the time axis direction in one frame are grouped by three are denoted by GR (= 0) 2)), then sp (0,0,0), sp (0,0,1), sp (0,0,2), sp (1,0,0), sp (1,0) , 1), sp (1,0,2), sp (0,1,0),..., Sp (1,31,2) in this order. Will be transferred.
[0106]
As shown in FIG. 4, the sample RAM block 4 includes a second S / P converter 21, a sample converter 22, a second writing unit 23 as a sample writing unit, a sample RAM 24, and a sample reading unit. And a second reading section 25 as means.
[0107]
Here, the second S / P converter 21 converts sample (or sample code) information sent from the data input unit 1 in the form of serial data into parallel data. When the sample code information is input, the sample converting section 22 converts the sample code information into three pieces of sample information.
[0108]
The sample RAM 24 temporarily stores the parallel-converted sample information, and is read and written by the second writing unit 23 and the second reading unit 25. One word of the sample RAM 24 is designed in accordance with 16 bits (2 bytes) which is the maximum bit width of the sample information.
[0109]
The sample data transferred from the data input unit 1 to the sample RAM block 4 in the form of serial data is first input to the second S / P conversion unit 21. In the second S / P converter 21, the sample data is converted from serial data into parallel data every two bytes. The parallel-converted sample data is supplied to the second writing unit 23 through the sample conversion unit 22 and stored in the sample RAM 24.
[0110]
At the time of writing the sample data, the number of bits of the sample data transferred from the data input unit 1 is counted, and at the same time, the allocation information of each subband and channel from the AS-RAM 14 of FIG. They are read out sequentially from the address. Thus, it is always monitored which subband or channel the sample data corresponding to is being transferred.
[0111]
That is, when writing the sample data, the bit width of the sample data and whether the sample data is sample information or sample code information is confirmed based on the allocation information read from the AS-RAM 14.
[0112]
When the input sample data is sample code information, the sample code information is decomposed by the sample conversion unit 22 into three pieces of sample information, and then stored in the sample RAM 24. In order to extract three pieces of sample information from the sample code information, the following processing is performed.
[0113]

Where s [i] (i = 0 to 2): three pieces of sample information
c: Initial value is sample code information
nelvels: 3or5or9
%: Surplus
div: quotient
[0114]
As is apparent from FIG. 4, the second writing unit 23 according to the present embodiment does not write a plurality of pieces of sample information having different bit widths one by one Followed by writing.
[0115]
As a result, several pieces of sample information are stored in one address of the sample RAM 24. When the remaining storage area in one address is insufficient as shown by the hatched portion, one piece of sample information is stored using the storage area of the next address, that is, one piece of sample information is stored. Frequently, storage occurs across two addresses.
[0116]
That is, the sample RAM 24 stores a plurality of pieces of sample information sp (0,0,0), sp (0,0,1), sp (0,0,2), sp (1,0,0), sp ( 1,0,1), sp (1,0,2), sp (0,1,0),..., Sp (1,31,2) . As described above, in the present embodiment, since the boundaries between the sample information stored in the sample RAM 24 and the boundaries between the respective addresses do not match, it can be said that the alignment is not obtained. Hereinafter, this state is referred to as a misaligned state.
[0117]
As described above, the allocation information, the scale factor information, and the sample information are sequentially stored in the AS-RAM 14 and the sample RAM 24, and when a certain amount is stored, they are stored in the first and second reading units 15, 25, and supplied to the arithmetic unit 5.
[0118]
The second reading section 25 reads a plurality of sample information stored in the sample RAM 24 in a misaligned state one by one, and adds the read sample information to a predetermined inverse quantization coefficient D and outputs the result. .
[0119]
That is, when the sample information is stored in one address of the sample RAM 24, the second reading unit 25 extracts one sample information from that address. When the sample information is stored over two addresses, one sample information is extracted from the two addresses. At this time, the most significant bit (MSB) of the extracted sample information is inverted.
[0120]
Then, the sample information S ″ extracted with the MSB inverted and the predetermined inverse quantization coefficient D are added. The inverse quantization coefficient D added to the sample information read from the sample RAM 24 is added. Is determined according to the value of the allocation information.
[0121]
FIG. 5 shown below is a block diagram showing the configuration of the second reading section 25. As shown in FIG. 5, the second reading unit 25 includes a sample designation unit 31, first and second latch units 32 and 33, and first and second sample extraction units 34 and 35, It comprises means 36, switching means 37 and adding means 38.
[0122]
The sample designating means 31 designates an address of sample information to be read from the sample RAM 24 and a position in the address. The first latch means 32 sequentially latches data (including some sample information) read from the address designated by the sample designating means 31, and is constituted by 16 bits in this embodiment. ing. The second latch means 33 sequentially latches the output of the first latch means 32, and is similarly constituted by 16 bits.
[0123]
The first sample extracting means 34 extracts one piece of sample information from the 16-bit data latched by the second latch means 33. When one piece of sample information is stored in one address, the first sample extracting means 34 extracts only one piece of sample information to be read using 16-bit data of the address.
[0124]
Specifically, as shown in FIG. 6A, one sample information included in the 16-bit data latched by the second latch means 33 (the hatched portion in FIG. 6A). ) Is shifted rightward by a predetermined bit so as to be at the beginning of one word, and all bits in one word other than the shifted sample information (the hatched portion in FIG. 6B) are set to “0”. , And extracts only one piece of sample information to be read. At this time, the MSB of the obtained sample information is bit-inverted.
[0125]
The second sample extracting means 35 extracts one piece of sample information from each of the 16-bit data latched by the first and second latch means 32 and 33. When one piece of sample information is stored over two addresses, the second sample extracting means 35 outputs one piece of sample information to be read using each 16-bit data of the two addresses. Take out only.
[0126]
Specifically, as shown in FIG. 6B, a part of one sample information included in the 16-bit data latched by the second latch means 33 (a hatched portion in FIG. 6D). Is shifted rightward by a predetermined bit so that is at the beginning of one word. The remaining part of the one piece of sample information (hatched part in FIG. 6C) included in the 16-bit data latched by the first latch means 32 follows the right-shifted sample information. As described above, one sample information to be read is generated by shifting to the left by a predetermined bit (the hatched portion in FIG. 6E).
[0127]
Then, all the bits in one word other than the sample information generated in this manner are set to “0”, and the MSB of the obtained sample information is bit-inverted, so that the 16-bit data of each of the two addresses is obtained. , And extracts only one piece of sample information to be read.
[0128]
The determination means 36 determines whether one piece of sample information to be read from the sample RAM 24 is stored in one address of the sample RAM 24 or is stored across two addresses. The switching unit 37 switches to either the first sample extracting unit 34 or the second sample extracting unit 35 in accordance with the result of the determination by the determining unit 36, and the sample information S extracted by either of the extracting units. Is output to the adding means 38 at the next stage.
[0129]
The adding means 38 adds the sample information S "taken out with the MSB inverted and the inverse quantization coefficient D obtained from the allocation information. The result of the addition (S" + D) is shown in FIG. And is used for inverse quantization processing and inverse scaling processing.
[0130]
FIG. 7 is a circuit diagram showing a configuration in the case where the second reading unit 25 shown in FIG. 5 is specifically implemented.
7, reference numeral 40 denotes a first address generator, which includes the sample designation unit 31 and the determination unit 36 shown in FIG. Reference numerals 41 and 42 denote first and second allocation registers, which latch allocation information input from the AS-RAM 14.
[0131]
Here, the first allocation register 41 latches the allocation information corresponding to the channel ch0, and the second allocation register 42 latches the allocation information corresponding to the channel ch1. Hereinafter, the value of the allocation information latched by the first allocation register 41 is represented by al0, and the value of the allocation information latched by the second allocation register 42 is represented by al1.
[0132]
As described above, in the case of Layer II, the allocation information is converted in advance into a value representing the bit width of the corresponding sample information with reference to a predetermined allocation table based on the MPEG1 standard as shown in Table 5, It is stored in the AS-RAM 14. Therefore, the values al0 and al1 of the allocation information indicate the bit widths of the corresponding sample information.
[0133]
Reference numeral 43 denotes an allocation decoder, which sequentially inputs allocation information from the first and second allocation registers 41 and 42, and outputs data representing a predetermined value in accordance with the processing contents shown in Table 6 below.
[0134]
[Table 6]

[0135]
For example, when the channel number corresponding to the input allocation information is ch = 0 and the group number is GR = 0, “0” is output as data representing the predetermined value. When the channel number corresponding to the input allocation information is ch = 0 and the group number is GR = 1, the bit width itself of the sample information corresponding to the allocation information is output as the predetermined value. When allocation information having another channel number or group number is input, a predetermined value is calculated according to the corresponding calculation formula in Table 6, and the calculated value is output.
[0136]
A first adder 44 uses the values al0 and al1 of the allocation information latched by the first and second allocation registers 41 and 42, respectively.
(Al0 + al1) × 3
Is calculated. A first selector 45 selects and outputs one of the allocation information latched by the first and second allocation registers 41 and 42.
[0137]
A second adder 46 adds the data output from the first adder 44 and the data output from the second register 49. Here, the second register 49 latches the data output from the second selector 47, and the second selector 47 stores the data output from the second adder 46. And data output from the first register 48.
[0138]
The first register 48 latches data output from the second register 49. In the initial stage of the decoding process, a value indicating the MSB position of the sample information sp (0,0,0) is stored in the first register 48.
[0139]
A third adder 50 adds the data output from the allocation decoder 43 and the data output from the second register 49. Reference numeral 51 denotes a third selector, which selects one of the data output from the third adder 50 and the data output from the fourth adder 53. Here, the fourth adder 53 adds 16 bits to the data output from the address register 52. ₍₁₀₎ (= 1000 ₍₂₎ ) And output.
[0140]
The address register 52 latches data output from the third selector 51. The data latched in the address register 52 indicates the address of the sample information to be read from the sample RAM 24 and the position of the MSB in the address.
[0141]
A decoder 54 adds the data output from the first selector 45 and the lower 4 bits of the data output from the third adder 50, and the addition result is 17 ₍₁₀₎ It is determined whether or not the above has been achieved. And the addition result is 17 ₍₁₀₎ If it is above, the output is “Hi”, 17 ₍₁₀₎ If it is smaller, the control signal OF-P whose output becomes "Lo" is output in the next machine cycle. This decoder 54 corresponds to the determining means 36 shown in FIG.
[0142]
Reference numeral 55 denotes a first sample register, which sequentially latches 16-bit data read from each address of the sample RAM 24. Reference numeral 56 denotes a second sample register, which sequentially latches the data output from the first sample register 55. These first and second sample registers 55 and 56 correspond to the first and second latch means 32 and 33 shown in FIG. 5, respectively.
[0143]
Reference numeral 57 denotes a data generator which extracts only one piece of sample information S "to be read out from the 16-bit data latched by the first and second sample registers 55 and 56, respectively. And the inverse quantization coefficient D. The data generator 57 includes the first and second sample extracting means 34 and 35, the switching means 37, and the adding means 38 shown in FIG.
[0144]
Next, the operation of the sample storage block configured as shown in FIG. 7 will be described. Here, a series of operations will be described while being divided into cycles. First, the operation of the first address generator 40 surrounded by a dotted line in FIG. 7 will be described.
[0145]
(1) First cycle
First, the allocation information corresponding to the sub-band sb0 and the channel ch0 and the allocation information corresponding to the sub-band sb0 and the channel ch1 are input from the AS-RAM 14 and latched in the first and second allocation registers 41 and 42, respectively. Is done.
[0146]
At the same time, the second selector 47 selects the data input to the terminal A. As a result, the data stored in the first register 48 is latched in the second register 49. At the start of decoding, since the initial value "0" is set in the first register 48, "0" is latched in the second register 49.
[0147]
Further, the allocation decoder 43 calculates a predetermined value according to the allocation information latched by the first and second allocation registers 41 and 42, and outputs the calculated value to the third adder 50. For example, when the channel number is ch = 0 and the in-group number is GR = 0, a predetermined value “0” is output according to the processing contents of Table 6 described above.
[0148]
Further, the first selector 45 selects the terminal A side. Thus, the allocation information latched in the first allocation register 41 is output to the decoder 54.
[0149]
The decoder 54 adds the data output from the first selector 45 and the lower 4 bits of the data output from the third adder 50, and the addition result is 17 ₍₁₀₎ It is determined whether or not this is the case.
[0150]
The lower 4 bits of the data output from the third adder 50 indicate the MSB word position of the sample information to be read from the sample RAM 24. The data output from the first selector 45 indicates the bit width of the sample information. Therefore, the result of the addition in the decoder 54 indicates the position of the least significant bit (LSB) of the sample information to be read.
[0151]
Therefore, the value of this addition result is 17 ₍₁₀₎ In this case, it can be determined that the sample information to be read is stored across two addresses of the sample RAM 24.
[0152]
The decoder 54 outputs a control signal OF-P having a value of “Hi” or “Lo” in the next second cycle in accordance with such a determination result, and outputs the control signal OF-P to the control terminal of the third selector 51. Supply. In the first cycle, the third selector 51 selects the terminal A side. As a result, the data output from the third adder 50 is selected and output to the next-stage address register 52.
[0153]
(2) Second cycle
Next, the data output from the third selector 51 is latched in the address register 52. At this time, the data of the upper bits except the lower 4 bits of the address register 52 indicates the address where the MSB of the sample information to be read from the sample RAM 24 is stored.
[0154]
The data of the upper bits is sent to an address input unit (not shown) of the sample RAM 24. As a result, the 16-bit data stored at the designated address is read out, and is latched in the first sample register 55 in the next third cycle.
[0155]
In the second cycle, the value of the control signal OF-P is determined according to the data input to the decoder 54 in the first cycle. If the value of the control signal OF-P is “Hi”, the third selector 51 selects the data input to the terminal B side. As a result, 16 bits are stored in the data latched by the address register 52. ₍₁₀₎ Is output from the third selector 51. On the other hand, if the value of the control signal OF-P is “Lo”, the third selector 51 selects the data input to the terminal A. Thus, the same value as in the first cycle is output from the third selector 51.
[0156]
(3) Third cycle
The data output from the third selector 51 is latched in the address register 52. At this time, the data of the upper bits excluding the lower 4 bits of the address register 52 indicates the address where the LSB of the sample information to be read is stored. The upper bit data is sent to an address input unit (not shown) of the sample RAM 24 in the same manner as in the second cycle.
[0157]
As a result, the 16-bit data stored at the specified address is read out and latched in the first sample register 55 in the next fourth cycle. At this time, the 16-bit data latched in the first sample register 55 in the second cycle is also latched in the second sample register 56 in the next fourth cycle.
[0158]
At the same time, the next allocation information is latched in the first and second allocation registers 41 and 42. The second selector 47 selects the data input to the terminal B side, that is, the result of addition by the second adder 46.
[0159]
Assuming that the values of the allocation information latched in the first and second allocation registers 41 and 42 in the first cycle are al00 and al10, respectively, the value of the data output from the second adder 46 is the second value. Since the data in the register 49 is “0”,
(Al00 + al10) × 3
It is. Therefore, this value is newly latched in the second register 49.
[0160]
In the first selector 45, the terminal A side is selected, whereby the allocation information al01 latched in the first allocation register 41 in the third cycle is output to the decoder 54. The decoder 54 adds the data output from the first selector 45 and the lower 4 bits of the data output from the third adder 50, and the addition result is 17 ₍₁₀₎ It is determined whether or not this is the case. Thus, it is determined whether or not the sample information to be read next is stored in the sample RAM 24 across two addresses.
[0161]
The decoder 54 outputs a control signal OF-P having a value of “Hi” or “Lo” in the next fourth cycle according to such a determination result, and outputs it to the control terminal of the third selector 51. Supply. In the third cycle, the third selector 51 selects the terminal A side. As a result, the data output from the third adder 50 is selected and output to the next-stage address register 52.
[0162]
4) 4th cycle
The data output from the third selector 51 is latched in the address register 52. At this time, the data of the upper bits excluding the lower 4 bits of the address register 52 indicates the address where the MSB of the sample information to be read next is stored. The upper bit data is sent to an address input unit (not shown) of the sample RAM 24 in the same manner as in the second cycle.
[0163]
As a result, the 16-bit data stored at the specified address is read out and latched in the first sample register 55 in the next fifth cycle. At this time, the 16-bit data latched in the first sample register 55 in the third cycle is also latched in the second sample register 56 in the next fifth cycle.
[0164]
5) 5th cycle
The same processing as in the third cycle is performed.
[0165]
By repeating the above processing, first, the sample No. viewed in the time axis direction in FIG. 0, channel ch0, and reading of sample information corresponding to each of the subbands sb0 to sb31. Further, in the next step, the sample No. viewed in the time axis direction was used. 0, the channel ch1, and the reading of the sample information corresponding to each of the subbands sb0 to sb31.
[0166]
When reading the sample information corresponding to the sub-band sb0 and the channel ch1, the data on the terminal A is first selected by the second selector 47 so that the data latched in the second register 49 can be read out. 1 is latched in the register 48.
[0167]
Hereinafter, the sample No. viewed in the time axis direction. The same readout processing is executed for 1 and 2. When the reading of the sample information of group 0 is completed and the reading of the sample information of group 1 is started next, the value of the first register 48 is updated first. That is, after the operation for group 0, the value shown in the following (Equation 8) is held in the second register 49, and the value is updated by latching this value in the first register 48.
[0168]
(Equation 3)

[0169]
Then, by executing the same processing as described above for groups 0 to 11, the reading processing of the sample information for one frame is completed.
[0170]
Next, processing contents of the data generator 57 performed in parallel with the processing of the first to fifth cycles will be described with reference to FIG.
As described above, the data generator 57 extracts only one piece of sample information S ″ to be read from the 16-bit data latched in the first and second sample registers 55 and 56, and extracts the sample information S ″. A process of adding the inverse quantization coefficient D in the layer II to the sample information S ″ obtained is executed.
[0171]
As shown in FIG. 7, the data generator 57 outputs the lower 4 bits i of the data latched in the address register 52, the allocation information j output from the first selector 45, and the control signal output from the decoder 54. OF-P is input. Then, the data generator 57 takes out one sample information by using these data values as control inputs.
[0172]
Here, the value of the lower 4 bits i of the data latched in the address register 52 indicates the position in the word of the sample information to be read from the sample RAM 24. The value of the allocation information j indicates the bit width of the sample information to be read. The value of the control signal OF-P output from the decoder 54 indicates whether the sample information to be read is stored in the sample RAM 24 over two addresses.
[0173]
When the value of the control signal OF-P is "Lo", the 16-bit data latched in the second sample register 56 is right-shifted by i bits as shown in (1) of FIG. Thus, one sample information included in the 16-bit data is set at the head of one word.
[0174]
At the same time, by setting all (16-j) bits in one word other than the shifted sample information to “0”, only one piece of sample information to be read is extracted. At this time, the target sample information S ″ is obtained by bit inverting the MSB of the obtained sample information.
[0175]
When the value of the control signal OF-P is "Hi", the 16-bit data latched in the second sample register 56 is right-shifted by i bits as shown in (2) of FIG. Thereby, a part of one piece of sample information included in the 16-bit data is set at the head of one word.
[0176]
At the same time, by shifting the 16-bit data latched in the first sample register 55 to the left by (16-i) bits, the remaining portion of the one piece of sample information included in the 16-bit data becomes It follows the sample information shifted right by i bits. Thereby, one piece of sample information to be read is generated.
[0177]
Then, the remaining (16-j) bits other than the sample information generated in this manner are all set to “0”, and the MSB of the obtained sample information is bit-inverted, whereby each 16 bits of the two addresses is obtained. Only one piece of sample information S ″ to be read is extracted from the bit data.
[0178]
Next, by adding the inverse quantization coefficient D having a value corresponding to the allocation information j to the sample information S ″ extracted as described above, the value of (S ″ + D) in the above (Equation 1) is added. Get.
[0179]
As described above, in the present embodiment, the configuration (second reading unit 25) capable of reading out the sample information stored in the sample RAM 24 in a misaligned state is provided one by one. As a result, a plurality of pieces of sample information having different bit widths can be sequentially packed and written in the storage area of the sample RAM 24, and a number of pieces of sample information can be stored in one address.
[0180]
As a result, an unnecessary area in which the sample information is not stored in the entire storage area of the sample RAM 24 can be eliminated, and the storage area of the sample RAM 24 can be used effectively. Further, since it is not necessary to prepare addresses for the number of pieces of sample information to be stored, the storage capacity of the sample RAM 24 for storing the sample information of all one frame can be reduced as much as possible.
[0181]
Further, in this embodiment, since one sample information may be stored across two addresses in the sample RAM 24, when one sample information S ″ is taken out, the memory address is accessed twice. And the resulting data are latched in the first and second sample registers 55 and 56. Then, one sample information is extracted from each data.
[0182]
For this reason, as seen from the pipeline processing, a sufficient time for adding S ″ + D is obtained while the latch processing is being performed. Therefore, according to the present embodiment, the reading of the sample information S ″ is performed. The processing and the addition processing of S ″ + D can be performed in one machine cycle.
[0183]
On the other hand, conventionally, the latch process is not performed when one piece of sample information S ″ is read, and the addition process of S ″ + D is a separate process prepared for performing the inverse quantization process and the inverse scaling process. It was intended to be performed by a multiply-adder. For this reason, conventionally, two machine cycles were required to perform the reading process of the sample information S ″ and the adding process of S ″ + D.
[0184]
As described above, when the sample information is read from the sample RAM 24 to the arithmetic unit 5, the arithmetic unit 5 performs the decoding process by the inverse quantization process, the inverse scaling process, and the synthesis sub-band filter process, thereby obtaining the PCM data. Is generated.
[0185]
During the decoding process, the bit stream of the audio compression data is always input from the data input unit 1, and the information is sequentially stored in the AS-RAM 14 and the sample RAM 24.
[0186]
In this decoding process, first, subband sample information S is obtained. Conventionally, the above-described subband sample information S has been obtained in accordance with the above-described equations (Equation 1) and (Equation 2). As shown in Table 3, the scale factor information takes a value of 0 to 62. Therefore, in the above (Equation 2), the exponent is divided into an integer part m and a fraction part n as shown in the following (Equation 9). It can be transformed as follows.
Factor = 2 ^{1-index / 3} = 2 ^-M (2 ^{-N / 3} (Equation 9)
However, m = −1 to 19, n = 0 to 2
[0187]
Therefore, the above (Equation 1) can be transformed into the following (Equation 10) using this (Equation 9).
S = 2 ^-M ・ (2 ^{-N / 3} × C) × (S ″ + D) (Equation 10)
Further, in (Equation 10), 2 ^{-N / 3} × C = C ′,
S = 2 ^-M C ′ × (S ″ + D) (Equation 11)
It becomes.
[0188]
In the present embodiment, the sub-band sample information S is obtained by performing an inverse quantization operation and an inverse scaling operation based on (Equation 11). Here, 2 in (Equation 11) ^-M Can be performed by a shift operation, so that the sub-band sample information S can be obtained by one addition, one multiplication, and one shift operation.
[0189]
As is well known, the operation load of the shift operation is much smaller than that of the multiplication. Therefore, according to the present embodiment, the sub-band operation is larger than that of the conventional method in which the multiplication operation having a large operation load has to be performed twice. The calculation load for obtaining the sample information S can be significantly reduced.
[0190]
FIG. 8 is a block diagram simply showing a configuration for implementing such a technique.
In FIG. 8, reference numeral 61 denotes an arithmetic expression generating means for performing an inverse quantization process and an inverse scaling process on audio compression data of the MPEG standard, which is obtained by modifying an arithmetic expression based on the conventional standard. To generate a new arithmetic expression.
[0191]
That is, the exponent of the operation value specified by the value of the scale factor information included in the audio compression data input from an external medium (not shown) such as a compact disc is separated into an integer part and a fraction part. The equation (1) is modified to generate the operation equation according to (equation 11) of the above-described embodiment.
[0192]
Reference numeral 62 denotes a multiplication / addition unit, which performs multiplication and addition on the input audio compressed data other than the operation related to the integer part based on the operation expression generated by the operation expression generation unit 61. That is, the calculation of C ′ × (S ″ + D) in the above (Equation 11) is performed.
[0193]
Numeral 63 denotes a shift means for performing, on the result of the operation performed by the multiplying and adding means 62, an operation relating to the integer part in the arithmetic expression generated by the arithmetic expression generating means 61 by a shift process. That is, 2 in the above (Equation 11) ^-M To obtain the subband sample information S and output it to the V vector RAM block 7.
[0194]
As can be seen, the multiplying and adding means 62 includes the adding means 38 shown in Fig. 5, and the value of (S "+ D) has already been obtained in the sample RAM block 4. Further, the above multiplying and adding means 62 And the shift means 63 are included in the calculation unit 5, where the remaining calculation in (Equation 11) is performed.
[0195]
As shown in FIG. 9, the arithmetic unit 5 includes a first selector 70, a first register 71, a second register 72, a multiplier 73, a barrel shifter 74, an adder 75, and a first accumulator 76. , A second accumulator 77, a second selector 78, a rounding and overflow correction circuit 79, and a first inverter 80.
[0196]
Then, the value of (S "+ D) calculated by the adding means 38 in the sample RAM block 4 is transferred to and held by the first register 71 via the first selector 70. At the same time, the sample information The scale factor information of the sub-band and channel corresponding to S ″ is read from the AS-RAM 14, and the coefficient C ′ corresponding to the value is read from the coefficient ROM block 6. The coefficient C ′ read out in this way is transferred to and held in the second register 72 in the arithmetic unit 5.
[0197]
As shown in FIG. 9, the coefficient ROM block 6 includes a plurality of coefficient ROMs 81 to 83 storing various coefficients, a first sign inverter 84, and a second address generator 85. . Then, a read address is designated by the second address generator 85 according to the given allocation information and scale factor information, a predetermined coefficient is read from the designated address, and the sign of the read coefficient is set to the first coefficient. Are appropriately inverted by the sign inverter 84 and output.
[0198]
The C ′ coefficient ROM 81 among the plurality of coefficient ROMs 81 to 83 stores the value of the coefficient C ′ in the above (Equation 11). The D coefficient ROM 82 stores a window coefficient D used for generating PCM data. _i Is stored. Further, N _ik The coefficient ROM 84 stores a coefficient N relating to a cosine function used in obtaining the V vector. _ik Is stored.
[0199]
Next, the addition result (S ″ + D) held in the first register 71 is multiplied by a coefficient C ′ held in the second register 72 in a multiplier 73. Subsequently, the multiplier 73 The multiplication result {C ′ × (S ″ + D)} is given to the barrel shifter 74 and 2 ^-M Is shifted by the amount of
[0200]
Table 7 below shows the total number of machine cycles when the above-described inverse quantization operation and inverse scaling operation are performed by pipeline processing. Note that (a) and (b) in Table 7 show the number of machine cycles when the calculation is performed based on the conventional (Equation 1), and (c) shows the number of machine cycles in the present embodiment (Equation 11). It shows the number of machine cycles when the calculation is performed based on the above.
[0201]
[Table 7]

[0202]
(A) of Table 7 shows a case where the values of the coefficient factor, the coefficient C, and the coefficient D are stored in one coefficient ROM. In this case, first, the value S ″ obtained by inverting the MSB of the sample information and the coefficient D are read out in the first machine cycle. Next, the coefficient C is read out in the second machine cycle, and the first machine cycle is read out. The sample information S ″ read in the cycle and the coefficient D are added.
[0203]
In the next third machine cycle, the coefficient factor is read out, and the coefficient C read out in the second machine cycle is multiplied by the addition result (S ″ + D). The sub-band sample information S is obtained by multiplying the coefficient factor read in the third machine cycle by the multiplication result {C × (S ″ + D)}. In the fourth machine cycle, the next sample information S ″ and coefficient D are read, so that the sub-band sample information S is obtained in three machine cycles as a whole.
[0204]
(B) of Table 7 shows a case where two coefficient ROMs are provided, the coefficient D is stored in the first coefficient ROM, and the coefficient factor and the coefficient C are stored in the second coefficient ROM. . When the coefficient ROM is divided into two in this way, the next sample information S ″ and the coefficient D can be read at the stage of the third machine cycle, so that the subband sample information can be read in two machine cycles as a whole. S can be obtained.
[0205]
In contrast to the conventional example described above, in Table 7 (c) showing the operation of this embodiment, first, the sample information S ″ is read from the sample RAM 24 in the first machine cycle, and the coefficient C is read from the C ′ coefficient ROM 81. In the first machine cycle, processing for adding the read sample information S ″ and the coefficient D by the adding means 38 is also performed.
[0206]
As described above, in the present embodiment, the reading process is performed twice in order to read one sample information S ″, and the first and second reading processes are performed until the one sample information S ″ is taken out from the sample RAM 24. The synthesizing process using the latch means 32 and 33 is performed. Therefore, when viewed in the pipeline processing, a sufficient time for performing the addition of S ″ + D is obtained while the latch processing is being performed, so that such addition processing can be performed in one machine cycle. Has become.
[0207]
Next, in the second machine cycle, the coefficient C ′ read in the first machine cycle is multiplied by the addition result (S ″ + D) by the addition means 38, and the multiplication result ｛C ′ × (S ″) + D)｝ for 2 ^-M The shift operation is performed by the amount of. Since the operation time of the shift operation is much shorter than that of the multiplication, the above-described multiplication and the shift operation can be performed in the same machine cycle.
[0208]
The reading of the next sample information (S ″ + D) and the coefficient C ′ is performed in the third machine cycle, and as described above, the reading process from the sample RAM 24 is performed in two steps to read one sample information. In addition, multiplication of the coefficient C ′ by the sample information (S ″ + D) and 2 ^-M Is performed in the fourth machine cycle.
[0209]
As described above, in the present embodiment, when only the operation of the subband sample information S is viewed, it takes two machine cycles, but the arithmetic unit is used every other machine cycle. Therefore, a final operation (V vector and window coefficient D _i By performing the sum-of-products operation, the operation of the sub-band samples can be performed in one machine cycle, as seen in the pipeline processing, and the calculation time can be greatly reduced.
[0210]
When the sub-band sample information S is obtained as described above, the obtained sub-band sample information S is transferred to the V vector RAM block 7 via the data bus 10 and is temporarily stored.
[0211]
The V vector RAM block 7 is configured as shown in FIG. That is, the V vector RAM block 7 includes a first RAM 91, a second RAM 92, a third address generator 93 as V vector read control means, and a third read unit 94 as V vector read means. , A third writing unit 95, a second sign inverter 96 as sign inversion means, and a second inverter 97.
[0212]
The first RAM 91 stores the sub-band sample information S and the V vector of the channel ch0, and the second RAM 92 stores the sub-band sample information S and the V vector of the channel ch1.
[0213]
That is, the first and second RAMs 91 and 92 respectively include sub-band sample RAM sections 91a and 92a for storing sub-word sample information S for 32 words corresponding to each sub-band, and the sub-band sample information S It has two RAM units: V vector RAM units 91b and 92b for storing the V vector for 512 words obtained.
[0214]
The 32 pieces of sub-band sample information S temporarily stored in the respective sub-band sample RAM sections 91a and 92a in the first RAM 91 and the second RAM 92 are read out again to the arithmetic section 5, where the V vector Is calculated.
[0215]
As shown in step P13 in FIG. 16, in the conventional MPEG audio decoder, 64 V vectors are obtained from 32 pieces of subband sample information S. On the other hand, the arithmetic unit 5 according to the present embodiment obtains only 32 specific V vectors. Hereinafter, this will be described in detail.
[0216]
First, Table 8 shows the correlation for the 64 V vectors.
[0217]
[Table 8]

[0218]
As can be seen from Table 8, the seventeenth V vector V ₁₇ To the 32nd V vector V ₃₂ Are respectively the fifteenth V vector V _Fifteen 0th V vector V ₀ Is the sign of which is inverted. The 49th V vector V ₄₉ To the 63rd V vector V ₆₃ Are the 47th V vector V ₄₇ To the 33rd V vector V ₃₃ Is the same as the value of
[0219]
Therefore, if a mechanism for appropriately inverting the sign of the value of the V vector according to a given control signal is provided, the V vector V ₀ ~ V ₁₆ And V vector V ₃₃ ~ V ₄₈ Of the V vector V from the obtained value. ₀ ~ V ₆₃ Can be obtained. Also, the V vector V ₁₆ Is known to be 0, so there is no need to operate on this. As a result, V ₀ ~ V _Fifteen , V ₃₃ ~ V ₄₈ It is only necessary to calculate the V vector for 32 words.
[0220]
Therefore, in the present embodiment, the above-described V is obtained from the 32 pieces of subband sample information S in accordance with the following equation (Expression 12) ₀ ~ V _Fifteen , V ₃₃ ~ V ₄₈ Of 32 V vectors are obtained.
[0221]
(Equation 4)

[0222]
The 32 V vectors obtained in this way are transferred to the V vector RAM units 91b and 92b in the first RAM 91 and the second RAM 92 and are temporarily stored. Then, the V vector temporarily stored in the V vector RAM units 91b and 92b is read out again by the arithmetic unit 5, where a predetermined operation is performed to generate PCM data.
[0223]
Here, the arithmetic unit 5 includes a plurality of V vectors read from the V vector RAM units 91b and 92b and a window coefficient D read from the coefficient ROM block 6. _i Are used to generate PCM data one by one.
[0224]
FIG. 11 is a flowchart showing the processing of obtaining the V vector as described above and generating PCM data from the obtained V vector, that is, the operation of the synthesis sub-band filter processing. Here, a case where the V vector and PCM data for channel ch0 are obtained will be described as an example.
[0225]
In FIG. 11, first, in step P1, the address of the V vector RAM unit 91b in the first RAM 91 is shifted by 32 words. As a result, as shown in FIG. 12, the 0th to 32nd addresses of the V vector RAM unit 91b are emptied, and a storage area for the V vector calculated from this is secured.
[0226]
In the following Table 9, V 'represents an address on the hardware for storing the V vector (corresponding to the address of each of the 32 V vector RAM units 91b), and V represents the V vector according to the MPEG standard. And the relationship between them. As can be seen, the 0th to 31st addresses of the V vector RAM unit 91b include V ₀ ~ V _Fifteen , V ₃₃ ~ V ₄₈ Of 32 words are stored in order.
[0227]
[Table 9]

[0228]
Then, in step P2, the 32 pieces of subband sample information S obtained for each subband are input to the arithmetic unit 5. Next, in step P3, one V vector is calculated based on the 32 pieces of subband sample information S input in step P2. The V vector obtained in this manner is temporarily stored in a newly secured storage area (any of the 0th to 32nd addresses) of the V vector RAM unit 91b.
[0229]
Next, at step P4, the V vector already obtained based on one V vector obtained at step P3 and a plurality of sets of sub-band sample information S input in the past, the 32nd A plurality of V vectors already stored at the address to the 511st address are read from the V vector RAM unit 91b. This reading is performed by the third reading unit 94 under the third address generator 93. Then, one piece of PCM data is calculated based on these read V vectors.
[0230]
When reading the V vector, the second sign inverter 96 converts the sign of the V vector read from the V vector RAM unit 91b into a control signal S given from the third address generator 93. _c Invert according to. That is, the third address generator 93 controls the address designation when reading the V vector from the V vector RAM unit 91b, and controls the control signal S for instructing whether to invert the sign of the read V vector. _c To the second sign inverter 96.
[0231]
For example, the V vector V stored in the V vector RAM unit 91b ₀ ~ V _Fifteen Or V vector V ₃₃ ~ V ₄₈ Use request signal S to use ₁ , The third address generator 93 outputs the address V ′ shown in Table 9. ₀ ~ V ' ₃₁ Is specified as is. At this time, the control signal S for instructing not to perform the sign inversion is provided. _c To the second sign inverter 96.
[0232]
Also, the V vector V not stored in the V vector RAM unit 91b is used. ₁₇ ~ V ₃₂ Second use request signal S that attempts to use ₂ Is given, the V vector V ₁₇ ~ V ₃₂ Is the V vector V _Fifteen ~ V ₀ Is equal to the value obtained by inverting the sign of the address (see Table 8), the third address generator 93 outputs the address V ′ shown in Table 9 _Fifteen ~ V ' ₀ Is specified. At this time, the control signal S for instructing the sign inversion is performed. _c To the second sign inverter 96.
[0233]
Also, the V vector V that is not stored in the V vector RAM 91b. ₄₉ ~ V ₆₃ Third use request signal S that attempts to use ₃ Is given, the V vector V ₄₉ ~ V ₆₃ Is the V vector V ₄₇ ~ V ₃₃ (See Table 8), the third address generator 93 outputs the address V ′ shown in Table 9. ₃₀ ~ V ' ₁₆ Is specified. At this time, the control signal S for instructing not to perform the sign inversion is provided. _c To the second sign inverter 96.
[0234]
Next, one piece of PCM data obtained in the above step P4 is transferred to the output interface unit 8 in the next step P5, and output to the outside. At this time, the output interface unit 8 converts the PCM data into an analog signal and outputs it to the outside each time one PCM data is obtained by the arithmetic unit 5.
[0235]
Here, the contents of the processing in step P3 and step P4 will be described in more detail. Conventionally, 32 pieces of PCM data have been obtained according to the above-described equation (7). That is, 32 pieces of PCM data are obtained using a plurality of W vectors generated from V vectors. By expanding this (Equation 7), it can be expressed as the following (Equation 13).
[0236]
(Equation 5)

[0237]
Also, when this (Equation 13) is modified using the relations of (Equations 4) to (Equation 6), it can be expressed as the following (Equation 14). In this embodiment, the PCM data is obtained according to the equation (Equation 14).
[0238]
(Equation 6)

[0239]
That is, looking at (Equation 7), for example, the PCM data PCM ₀ The V vector used to determine ₀ , V ₉₆ , ..., V ₉₉₂ It can be seen that this is the V vector. Here, V vector V ₀ Are obtained in the above step P3 and stored at the 0th address of the V vector RAM unit 91b.
[0240]
Also, the V vector V ₉₆ , ..., V ₉₉₂ Are obtained based on a plurality of sets of subband sample information S input in the past, and are already stored in the 32nd to 511st addresses of the V vector RAM unit 91b (however, the V vector V ₉₆ , ..., V ₉₉₂ Is not always actually obtained and stored, and the value of one V vector obtained based on the correlation shown in Table 8 above may be stored.)
[0241]
Therefore, PCM data PCM ₀ , One V vector V ₀ Only the remaining V vector V ₉₆ , ..., V ₉₉₂ Is read from the V vector RAM unit 91b (the sign is appropriately inverted by the second sign inverter 96).
[0242]
Therefore, the third address generator 93 in FIG. ₀ Is calculated, the V vector RAM unit 91b stores the V vector V ₀ , V ₉₆ , ..., V ₉₉₂ The third reading unit 94 is controlled so as to read out. Other PCM data PCM ₁ ~ PCM ₃₁ The same applies to
[0243]
Here, the V vector V ₀ Is calculated, the V vector RAM unit 91b stores the V vector V ₀ , V ₉₆ , ..., V ₉₉₂ Is read, but the V vector V ₀ May be used by itself obtained by the arithmetic unit 5.
[0244]
Next, in Step P6, the 32 PCM data PCM ₀ ~ PCM ₃₁ Are output. If PCM data that has not yet been output remains, the process returns to step P3, and the next PCM data is generated. On the other hand, when all 32 pieces of PCM data have been output, the process proceeds to step P7, where it is determined whether the decoding process is to be terminated. If the decoding process is not to be ended, the process returns to the process of step P1, and the next 32 PCM calculation processes are started.
[0245]
As described above, according to the present embodiment, of the 64 V vectors generated from one set of subband sample information S, V ₀ ~ V _Fifteen , V ₃₃ ~ V ₄₈ Of the V vector RAM units 91b and 92b, and only 64 V vectors V ₀ ~ V ₆₃ Can be obtained.
[0246]
For this reason, it is possible to reduce the amount of V vector data to be stored by half compared with the conventional MPEG audio decoder in which all 64 V vectors are calculated and stored in the V vector RAM. , 92b can be reduced to half of the conventional memory capacity. In other words, while the memory capacity for 1024 words is conventionally required for one channel, the memory capacity for 512 words is sufficient in this embodiment.
[0247]
In the above-described embodiment, since the second sign inverter 96 is provided, only one value of a set of V vectors having a sign different from each other is obtained and stored in the V vector RAM units 91b and 92b. Now you can do it. However, the second sign inverter 96 need not always be provided.
[0248]
In the case where the second second sign inverter 96 is not provided as described above, only the other V vector of the set of V vectors having mutually equal values calculates the value and calculates the V vector. Although it is not necessary to store the data in the RAM units 91b and 92b, the storage capacity of the V vector RAM units 91b and 92b can be reduced as compared with the conventional case.
[0249]
Further, as is apparent from the above (Equation 12), the calculation of the V vector is performed by multiplication and addition, but as is well known, multiplication is an operation with a large calculation load. Therefore, according to the present embodiment, the amount of calculation of the V vector can be reduced to half, so that there is an advantage that the calculation load can be reduced and the processing can be speeded up.
[0250]
Further, in the present embodiment, a series of processing from generating and outputting one piece of PCM data as described above is performed by pipeline processing, and the following processing is performed while one piece of PCM data is output to the outside. One piece of PCM data is generated. Then, the number of machine cycles required for the process of generating one piece of PCM data is the same as the number of machine cycles required for the output process.
[0251]
Therefore, according to the present embodiment, PCM data is generated one by one without generating a W vector from a plurality of V vectors, and one PCM data previously generated while generating one PCM data is generated. By outputting the data to the outside, the PCM data can be continuously output.
[0252]
Therefore, PCM data (audio data) can be continuously output to the outside without providing a memory for outputting PCM data and a memory for holding data for generating PCM data.
[0253]
FIG. 13 is a diagram conceptually showing a flow of a series of data processing in the MPEG audio decoder of the present embodiment as described above. FIG. 14 shows a flow of data processing in a conventional MPEG audio decoder as a comparative example in order to make the characteristics of the flow of data processing in this embodiment easy to understand.
[0254]
As can be seen from FIG. 14, conventionally, a dedicated buffer memory (RAM) for storing allocation information, scfsi information, scale factor information, and sample information has been provided. Then, each information is stored in each buffer memory. In addition, in the decoding process, after calculating 32 PCM data, they are output one by one.
[0255]
On the other hand, in the present embodiment shown in FIG. 13, one AS-RAM 14 stores a field for allocation information, a field for scfsi information, and a field for scale factor information (part of the fields for the scfsi information field). After the scfsi information is read once, it is overwritten with the scale factor information input thereafter.
[0256]
In the decoding process, PCM data is generated one by one in order, and once one piece of PCM data is generated, the PCM data is output immediately so that the PCM data can be output in succession.
[0257]
Therefore, according to the present embodiment, a part of the entire storage area of the AS-RAM 14 is divided into a memory area for temporarily storing the scfsi information and a memory area for temporarily storing a part of the scale factor information. Since they can be shared, there is no need to prepare a buffer memory dedicated to scfsi information. Further, audio data can be continuously output to the outside without providing a memory for holding data for generating PCM data.
[0258]
Although it is not clear from FIG. 13, the fact that the storage capacity of the sample RAM 24 and the storage capacity of the V vector RAM units 91 b and 92 b used in the process of the synthesis sub-band filter processing can be reduced as compared with the prior art can be reduced. This is as described with reference to the drawings shown.
[0259]
As described above, in the MPEG audio decoder of the present embodiment, the storage capacities of the various buffer memories provided therein can be made smaller, and the storage capacities of the internal memories can be reduced as a whole as compared with the related art. It can be much smaller.
[0260]
Table 10 below shows the number of machine cycles required to calculate 32 pieces of PCM data in the arithmetic section 5. Here, the comparison is made using the case of Table 7 (b) as the processing according to the conventional MPEG standard and the case of Table 7 (c) as the processing according to the present embodiment. Table 10 is a comparison between devices that can process the product-sum operation in one machine cycle.
[0261]
[Table 10]

[0262]
As is apparent from Table 10, according to the MPEG audio decoder of the present embodiment, the number of machine cycles required to generate 32 PCM data can be reduced to about 40% of the conventional one. Therefore, a series of decoding processes can be performed at high speed.
[0263]
【The invention's effect】
As described above, according to the present invention, in an AS-RAM in which at least scfsi information and scale factor information are temporarily stored, the scale factor information which is subsequently input to a predetermined storage area of the AS-RAM in which the scfsi information is already stored is described. A scfsi / scale factor writing unit is provided for storing scale factor information by partially overwriting the storage area. A storage area for temporarily storing the scfsi information is provided in a part of the storage area of the AS-RAM. Since part of the factor information is shared with a storage area for temporarily storing the information, it is not necessary to provide a buffer memory dedicated to the scfsi information, and each information existing in the audio compressed data is temporarily stored. The storage capacity of the memory for storing the information is dedicated to storing the scfsi information. Can be reduced only without providing a storage area requires min.
[0264]
A sample writing means for sequentially writing a plurality of sample information in the storage area of the sample RAM to store the sample information in a misaligned state; and a sample reading means for taking out and reading out the plurality of sample information stored in the sample RAM in a misaligned state one by one. Means, a plurality of sample information can be stored in one address, and a wasteful area in which the sample information is not stored in the entire storage area of the sample RAM can be eliminated. It is not necessary to prepare addresses for the number of samples to be stored, and the storage capacity of the sample RAM can be reduced as much as possible.
[0265]
In addition, among the plurality of V vectors generated from the subband sample information, the value of one of the V vectors having a correlation is calculated and stored in the V vector RAM, and there is a use request. When the V vector is not stored in the V vector RAM, a correlated V vector is read from the V vector RAM, and when the read V vector has an equal value due to the correlation, the V vector is left as it is. In addition to the output, when only the sign is different, the sign is inverted by the sign inverting means and output, so that only the other V vector of the above set of V vectors having mutually equal values and the sign are mutually different. The value of the other V vector in the set of different V vectors can be calculated in response to the use request of all the V vectors without having to calculate the value in the V vector RAM. And the amount of V-vector data that must be stored in order to obtain all of the plurality of V-vectors generated from the set of sub-band sample information can be further reduced. The required storage capacity can be further reduced. In addition, the processing time for obtaining the V vector in the synthesis sub-band filter processing can be shortened.
[0266]
One V vector obtained by the arithmetic means and a plurality of V vectors required to generate one piece of PCM data, which are input before the current set of subband sample information. The PCM data is obtained by performing a multiply-add using the V vector read out from the V vector RAM already obtained based on the set of subband sample information and stored at discrete addresses and a predetermined inverse quantization coefficient. Are generated one by one and are output to the outside each time they are generated. Therefore, it is not necessary to provide a memory for outputting PCM data and a memory for holding data for generating PCM data. Must be provided so that audio data can be continuously output to the outside and audio data can be continuously output to the outside. It is possible to reduce as much as possible the capacity of the memory have.
[0267]
As described above, according to the present invention, it is possible to reduce the storage capacity of each buffer memory inside the decoder used for temporarily storing various information obtained in the course of a series of decoding processes, or Since the memory itself can be dispensed with, the storage capacity of the internal memory of the MPEG audio decoder can be made much smaller than before.
[0268]
Further, as described above, according to the present invention, a single multiplication-and-addition operation is performed based on an arithmetic expression in which an exponent of an operation value specified by a value of scale factor information in audio compressed data is separated into a fraction part and an integer part. Since the inverse quantization process and the inverse scaling process are performed by one shift operation and one shift operation, the operation load can be significantly reduced by replacing one of the multiplications conventionally performed twice by the shift operation. .
[0269]
According to the eighth aspect of the present invention, there is further provided an adding means for adding the sample information extracted by performing the latching process and a predetermined inverse quantization coefficient, so that a process of extracting one piece of sample information is performed. Is performed, the addition process can be performed using the sample information extracted before that, and the sample information extraction process and the addition process can be performed in one machine cycle.
[0270]
According to the twelfth aspect of the present invention, since the inverse quantization process and the inverse scaling process are performed by pipeline processing, a process of extracting the sample information and adding an inverse quantization coefficient, The multiplication processing and the shift processing using the information obtained by the extraction processing and the addition processing in the machine cycle can all be performed in one machine cycle, and the processing time for performing the inverse quantization processing and the inverse scaling processing is reduced. can do.
[0271]
As described above, according to the present invention, it is possible to shorten both the processing time required for performing the inverse quantization processing and the inverse scaling processing and the processing time required for obtaining the V vector in the subsequent synthesis subband filter processing. Therefore, a series of decoding processes can be performed at an extremely high speed as compared with the related art.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an MPEG audio decoder according to one embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of an AS-RAM block.
FIG. 3 is a diagram showing an input order of sample information input to the MPEG audio decoder of the embodiment.
FIG. 4 is a block diagram showing a configuration of a sample RAM block.
FIG. 5 is a block diagram illustrating a configuration of a second reading unit.
FIG. 6 is a diagram for explaining processing contents in a data generator.
FIG. 7 is a circuit diagram showing a configuration in a case where the second reading section shown in FIG. 5 is specifically implemented;
FIG. 8 is a block diagram illustrating a configuration for obtaining subband sample information by inverse quantization and inverse scaling.
FIG. 9 is a diagram showing a configuration of a calculation unit and a coefficient ROM block.
FIG. 10 is a block diagram showing a configuration of a V vector RAM block.
FIG. 11 is a flowchart showing a flow of a synthesis sub-band filter process in the MPEG audio decoder of the embodiment.
FIG. 12 is a diagram for explaining an address shift process of a V vector RAM unit according to the embodiment.
FIG. 13 is a diagram showing a flow of a series of decoding processes in the MPEG audio decoder of the embodiment.
FIG. 14 is a diagram showing a flow of a series of decoding processes in a conventional MPEG audio decoder.
FIG. 15 is a diagram illustrating a bit stream of audio compressed data according to Layer II of the MPEG1 audio standard.
FIG. 16 is a flowchart showing a flow of a synthesis sub-band filter process in a conventional MPEG audio decoder.
FIG. 17 is a diagram for explaining an address shift process of a conventional V vector RAM.
[Explanation of symbols]
3 AS-RAM block
4 Sample RAM block
5 Operation part
6 coefficient ROM block
7 V vector RAM block
8 Output interface
13 First writer
13a Overwriting means
14 AS-RAM
23 Second writing unit
24 sample RAM
25 Second reading unit
31 Sample designation means
32. First latch means
33. Second latch means
34 First Sample Removal Means
35 Second sample removal means
36 determination means
37 Switching means
38 Addition means
61 arithmetic expression generation means
62 square addition means
63 shift means
73 Multiplier
74 barrel shifter
81 C 'coefficient ROM
91a, 92a Subband sample RAM section
91b, 92b V vector RAM section
93 Third Address Generator
94 Second sign inverter

Claims (14)

In an MPEG audio decoder that generates PCM data by performing an inverse quantization process, an inverse scaling process, and a synthesis subband filter process on input MPEG compressed audio data,
An AS-RAM in which at least scfsi information and scale factor information among various information included in the audio compressed data are temporarily stored in this order;
A sample RAM for temporarily storing sample information included in the compressed audio data,
A sub-band sample RAM in which sub-band sample information obtained by inverse quantization and inverse scaling using the allocation information, scale factor information, and sample information included in the audio compressed data is temporarily stored;
A V vector RAM for temporarily storing a V vector obtained in the course of a synthesis sub-band filter process using the sub-band sample information;
The scfsi information is stored in a predetermined storage area of the AS-RAM, and the scale factor information input after the scfsi information is stored by overwriting the storage area in which the scfsi information is stored. Factor writing means,
A plurality of sample information is sequentially written in the storage area of the sample RAM, and the bit width of each sample information is different from each other, so that the boundary of the plurality of sample information and the boundary of each address of the sample RAM coincide with each other. Sample writing means for storing in a misaligned state that has not been aligned,
Sample reading means for taking out and reading out a plurality of pieces of sample information stored in the sample RAM one by one in a misaligned state by the sample writing means;
V vector reading means for reading the V vector stored in the V vector RAM;
An arithmetic unit for performing the inverse quantization process, the inverse scaling process, and the synthesis sub-band filter process, wherein the exponent of the arithmetic value specified by the value of the scale factor information is generated by being separated into a fraction part and an integer part. The subband sample information is obtained by using the allocation information, scale factor information and sample information by performing the operation on the fractional part by multiplication and performing the operation on the integer part by shift processing based on the arithmetic expression. After that, among the plurality of V vectors generated from one set of the subband sample information, one V vector of the correlated V vector is obtained one by one. , One PCM data using the plurality of V vectors read by the V vector reading means. Calculating means for generating for,
A V-vector that has been requested to use to control the read operation of the V-vector reading means and generate one piece of PCM data, and is a sub-band input before the current set of sub-band sample information. A plurality of V vectors that have already been obtained based on the set of sample information and that are already stored at the discrete addresses of the V vector RAM are read from the V vector RAM. V vector read control means for reading, from the V vector RAM, a V vector which is correlated with the V vector for which use has been requested, if the V vector is not stored in the V vector RAM;
Sign inverting means for inverting the sign of the V vector read from the V vector RAM under control of the V vector read control means in accordance with a predetermined condition;
Output means for outputting the PCM data each time one of the PCM data is generated by the arithmetic means. Writing means for storing the scfsi information in a predetermined storage area of the AS-RAM;
Reading means for reading the scfsi information stored in the AS-RAM by the writing means;
Overwriting means for overwriting the number of scale factor information recognized according to the scfsi information read by the reading means into the storage area where the scfsi information is stored. 2. The MPEG audio decoder according to claim 1, wherein The sample reading means includes a sample specifying means for specifying a position of one piece of sample information to be read from the sample RAM;
First latch means for sequentially latching data at one address of the sample RAM designated by the sample designation means;
Second latch means for sequentially latching data output from the first latch means;
Determining means for determining whether one piece of sample information to be read from the sample RAM is stored in one address of the sample RAM or stored across two addresses;
When the discriminating means determines that the data is stored in one address, the one sample information to be read is taken out from the data latched by the second latch means. 1 taking-out means;
When the determination means determines that the data is stored over two addresses, the one sample information to be read is latched by the first latch means and the second latch means, respectively. 2. The MPEG audio decoder according to claim 1, further comprising second extracting means for extracting data from data. The first extracting means shifts the data latched by the second latch means by a predetermined bit, so that the one piece of sample information to be read contained in the data is at the beginning of one word. 4. The method according to claim 3, wherein all the bits in one word other than the shifted sample information are set to 0 to extract only the one piece of sample information to be read. An MPEG audio decoder as described. 5. The apparatus according to claim 4, wherein the first extracting means determines the bit amount to be shifted in accordance with the position of the sample information in the sample RAM specified by the sample specifying means. MPEG audio decoder. The second extracting means shifts the data latched by the first latch means and the second latch means by a predetermined bit, respectively, so that the first latch means and the second latch means are shifted. The one piece of sample information to be read, which is divided and included in each piece of data, is located at the beginning of one word, and all bits in one word other than the shifted sample information are set to 0. 4. The MPEG audio decoder according to claim 3, wherein only one piece of the sample information to be read is taken out. 7. The apparatus according to claim 6, wherein said second extracting means determines the bit amount to be shifted in accordance with a position of said sample information in said sample RAM specified by said sample specifying means. MPEG audio decoder. 4. The sample reading means according to claim 3, further comprising an adding means for adding the sample information taken out by said first taking out means or said second taking out means and a predetermined inverse quantization coefficient. An MPEG audio decoder according to any one of claims 1 to 7. 9. The MPEG audio decoder according to claim 8, wherein the sample information extraction processing by said first extraction means and said second extraction means and the addition processing by said addition means are performed by pipeline processing. . The calculation means separates an exponent of a calculation value specified by the value of the scale factor information into a fraction part and an integer part and generates a calculation expression for performing the dequantization processing and the descale processing. Expression generation means;
Multiplication means for performing, on the basis of the operation expression generated by the operation expression generation means, an operation relating to the fractional part with respect to the operation result performed by the addition means, by multiplication;
9. The MPEG audio decoder according to claim 8, further comprising: shifting means for performing an arithmetic operation on the integer part in the arithmetic expression by a shift process on an arithmetic result obtained by the multiplying means. 11. The MPEG audio decoder according to claim 10, wherein an operation value relating to the fractional part multiplied by the multiplication means is stored in advance in a coefficient ROM as table information. 12. The MPEG audio decoder according to claim 10, wherein the inverse quantization process and the inverse scaling process based on the arithmetic expression are performed by pipeline processing. 2. The V vector read control means according to claim 1, wherein a V vector having the same correlation as the V vector requested to use is read by designating a read address of the V vector RAM. 2. The MPEG audio decoder according to 1. 2. The MPEG audio decoder according to claim 1, wherein a series of processes from generating the PCM data from the audio compressed data to outputting the PCM data is performed by pipeline processing.

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