JP3589928B2

JP3589928B2 - 半導体装置

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Publication number: JP3589928B2
Application number: JP2000044266A
Authority: JP
Inventors: 浩山田; 隆栂嵜; 肇須藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-02-22
Filing date: 2000-02-22
Publication date: 2004-11-17
Anticipated expiration: 2020-02-22
Also published as: JP2001237362A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に実装密度を高めることの可能なビルドアップ配線層を有する半導体モジュールを積層した半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体チップは高集積化が進行して、半導体実装技術も高密度化が求められている。この半導体チップの高密度実装技術には、ワイヤーボンディング技術、ＴＡＢ技術などが代表的には挙げられるが、最も高密度の実装技術として、フリップチップ実装技術が、コンピュータ機器などに半導体チップを高密度に実装する技術として多く用いられている。
【０００３】
さらに、半導体装置としての半導体パッケージは、例えばエレクトロニクス実装学会誌Ｖｏｌ．１，Ｎｏ．１，ｐｐ１９−２３，１９９８に記載されている様に、多ピン化に対応できるＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）が開発されており、現在ではパッケージサイズがチップサイズとほぼ同等のＣＳＰ（ＣｈｉｐＳｃａｌｅＰａｃｋａｇｅ）が高密度実装技術の主流となっている。
【０００４】
ところが、これらの高密度実装技術は半導体チップを回路配線基板上に平面的に２次元配置するものであるため、半導体装置を回路配線基板に実装する面積には物理的限界があり、現在の様に搭載される部品数が多く要求されるシステム電子機器を小型に高密度実装する技術としては実装領域に限界があるものとなっていた。
【０００５】
このため、現在の先端実装技術では、これまでの平面的な２次元実装技術に対して、空間方向も半導体装置の実装領域とする３次元実装技術の開発が行われる様になっている。
【０００６】
その一例として図１０にＭＣＭ（ＭｕｌｔｉｃｈｉｐＭｏｄｕｌｅ）を積層化した実装例を示す。異種の半導体チップを３次元実装する方法としては、図１０に示す様に複数個の半導体チップ１０３を回路配線基板１０４上にフリップチップ実装し、回路配線基板側面に垂直方向配線１０９を形成することが一般的には行われている。上記の様な半導体チップを搭載したＭＣＭユニット基板を３次元実装する提案には、例えば特開平５−２３５２５５号公報なども挙げることができる。
【０００７】
しかしながら、上記に記載したＭＣＭ回路配線基板またはＴＣＰ半導体パッケージを積層化して３次元実装する方法は、これまでの２次元的な実装技術の延長技術により、構造的には容易に実現できるものの、ＭＣＭ回路配線基板の平面配線領域と垂直方向に積層化するための接続領域、ＴＣＰ半導体パッケージの封止領域と垂直方向に接続するための実装領域が実装密度の向上を阻害する要因となり、半導体チップ実装の究極的な高密度化を実現するには限界があるものとなっていた。
【０００８】
この課題に対して、特開平８−２７９５８８号公報、特開平８−３１６４０８号公報では、ＭＣＭ多層回路配線基板側面に露出させた多層配線金属を３次元実装ブロックの側面電極とした後、垂直方向を相互に接続する回路基板をブロック側面電極に接続させることで、垂直方向の実装領域を高密度化する提案を記載している。この構造は、図１１に示すベアチップ半導体装置を多層配線基板に応用したもので、第８回マイクロエレクトロニクスシンポジウム論文集ｐｐ１６５−１６８，１９９８年１２月にも高密度実装を実現する方法として記載されている。
【０００９】
図１１に示す半導体装置は、回路配線基板１１４上に実装される半導体チップ１１３に接続する回路配線層１１５を基板１１４の周端部まで延在させた半導体モジュールを積層したものであり、積層体の側面（積層面）に側面電極を１１６を形成している。
【００１０】
しかしながら、側面電極による垂直方向の電極接続は垂直方向配線領域を高密度化できるものの、基本的に２次元的実装密度を向上できるものではないため、積層化ユニット単位となる半導体チップを搭載する回路配線基板としては、回路配線の高密度化が可能なビルドアップ配線基板が積層ユニット単位基板として多く用いられる様になっている。
【００１１】
ところが、このビルドアップ多層基板を積層ユニット基板として用いた場合、製造プロセス的にＣｕ配線膜厚を厚くできないため、Ｃｕ多層配線断面をブロック側面電極として用いるには電極端子面積を充分に確保できない問題があった。さらに、ビルドアップ多層配線をブロック側面電極とした場合、ベース基板部分とビルドアップ配線部分と側面配線基板部分の熱膨張係数が相互に異なることに起因するブロック側面電極部分に発生する応力歪がビルドアップ多層配線層部分に集中して応力歪を充分に緩和できない接続信頼性上の問題があった。
【００１２】
【発明が解決しようとする課題】
上述したように、半導体チップを高密度実装する技術として、ビルドアップ配線基板を用いることが有効である反面、ビルドアップ配線基板中の配線はその製造方法に起因して、その膜厚を大きくとることが困難であること、あるいは配線の積層方向と、側面電極基板の面方向との熱膨張係数が異なるために、応力歪が加わるために接続信頼性上の問題が生じた。
【００１３】
本発明は、このような問題に鑑みて為されたものであり、ビルドアップ配線基板と、側面電極基板との接続信頼性の高い半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、ベース基板と、このベース基板上に形成され、その端部が前記ベース基板周端部まで延在された回路配線を有する第１の導体層と、このベース基板上に、層間絶縁層および第２の導体層が積層され、前記第１の導体層および前記各第２の導体層が前記基板周端部でビアホールにて接続されると共に、前記積層面に前記ビアホールを露出させたビルドアップ配線層と、このビルドアップ配線層上に実装された半導体チップとを具備する半導体モジュールを積層したことを特徴とする。
【００１５】
また、前記第１の導電層の前記ベース基板端部で電気的に接続する側面配線基板を設けることもできる。
【００１６】
さらに、ビルドアップ配線層の積層面に露出させ、前記側面配線基板に前記ビアホールを介して電気的に接続することもできる。
【００１７】
すなわち本発明は、ビルドアップ配線層を有する半導体モジュールと側部配線基板との熱膨張係数の違いによる応力が、ベース基板から離れるにしたがって大きくなることに気付き為されたものである。そして本発明によれば、ベース基板に最も近い導電層において側部配線基板と半導体モジュールとを電気的に接続することで、応力歪による接続信頼性の低下を低減することが可能となる。
【００１８】
さらに、ベース基板表面に形成された導電層、ビルドアップ配線中の各導電層とを接続するビアホール部は、単層の導電層よりも膜厚が大きいために、ビアホール部で半導体モジュールと側部配線基板とを接続することで、強度を強め、より接続信頼性を高めることが可能になる。
【００１９】
【発明の実施の形態】
以下、図１乃至図５を参照して本発明の説明をする。
【００２０】
図１は本発明に係る半導体装置の一実施形態を示す断面図、図２は本発明に係る半導体装置の製造方法を示す第１の断面工程図、図３は本発明の半導体装置をＣＣＤ用に使用した時の回路ブロック図、図４は本発明に係る半導体装置の製造方法を示す第２の工程断面図。図５は本発明に係る半導体装置の部分拡大断面図である。
【００２１】
図１に示す半導体装置は、第１の半導体モジュール１と第２の半導体モジュール２とが積層されており、さらに、この積層体の側面（積層面）には側面配線基板１５が接着されている。
【００２２】
半導体モジュール１、２は、スルーホール９が設けられたベース基板７表面に第１の導電層となるベース基板配線層１０が形成されており、さらにベース基板配線層１０表面には層間絶縁層１２および、導電層からなるビルドアップ配線層１１が順次積層されたビルドアップ多層配線層８が形成されている。また、ビルドアップ配線層１１どうし、あるいはビルドアップ配線層１１とベース配線層１０とは、ビアホール２２によって一部接続されている。また、ビルドアップ多層配線層８上には、半導体チップ３、４、５や、チップ部品６が実装されており、それぞれボール電極１４を介してベース基板配線１０と接続されている。また、半導体チップ４および５は、それぞれ第１の半導体モジュール１および第２の半導体モジュール２の向かい合う面に実装されており、積層方向に重ならないように配置することで、積層方向の実装密度を上げている。
【００２３】
また、半導体モジュール１および２は、接着剤からなる絶縁樹脂１８によって積層されている。
【００２４】
半導体モジュール１および２からなる積層体側面に接合された側面配線基板１５は、基板２３と、基板２３の接合面側に多層配線２４が形成されている。また、この多層配線２４は、基板２３に形成されたスルーホール９を介して外部接続端子２５と接続されている。
【００２５】
積層体と側面配線基板１５とは、封止樹脂２１により補強されており、また、半導体モジュール１および２からなる積層体の積層面に露出されたベース基板配線層１０の端部（側面電極）に配置されたボール電極１４を介して側面ベース基板２５上の多層配線２４と接続されている。
【００２６】
次に、図１に示されるような半導体装置の製造方法を図２を用いて説明する。
【００２７】
先ず、半導体チップ３、４とチップ部品６を搭載する回路配線基板を用意する（図２ｆ）。この回路配線基板材料は本発明の主旨から一般的なものであり、例えば、米国特許４８１１０８２号公報あるいは通常のガラスエポキシ基板上に絶縁層と導体層を相互にビルドアップさせた方式のプリント基板ＳＬＣ（ＳｕｒｆａｃｅＬａｍｉｎａｒＣｉｒｃｕｉｔ）基板を用いることができる。従って、例えばポリイミド樹脂を基板主材として表面に銅配線がビルドアップ形成されている方式の多層フレキシブル基板、あるいはビルドアップ方式のセラミック多層基板を用いることも可能であり、多層回路配線基板の材料は特に限定されるものではないが、本実施例では説明のため、多層回路配線基板材料としてガラスエポキシをベース板としたＳＬＣ基板を基本構成とした多層回路配線基板を用いた。
【００２８】
この多層配線基板を用いた本発明による半導体装置を構成する半導体モジュールは以下の方法で製造することができる。
【００２９】
まず公知の方法により、０．３９ｍｍ厚のガラスエポキシからなるベース基板７に１８μｍ厚の銅箔１０’をラミネートした９６ｍｍ×９６ｍｍ両面銅張ガラスエポキシ基板を用意する（図２ａ）。
【００３０】
次いでベース基板７の必要な箇所にドリルで２５０μｍφ貫通孔を形成して、無電解めっき法と電気めっき法を用いた公知の方法によりめっきを行いスルーホール９を形成する。この銅スルホールめっきにより１８μｍの銅箔は２２μｍまで膜厚が増加している（図２ｂ）。
【００３１】
次いで、スルホール９が形成されたベース基板上の銅箔１０’にレジスト膜を被覆して塩化鉄（ＩＩＩ）を用いた公知の方法によりベース基板配線層１０を形成する（図２ｃ）。この配線パターンは特に限定されるものではないが、本実施例では製造歩留りを考慮して、１１．５ｍｍ×５．２ｍｍの半導体モジュールが７２個配置されているレイアウトとし、切断面に銅配線が露出するように、銅配線が分割ダイシングラインまで延在配置されているパターンでＬｉｎｅ／Ｓｐａｃｅ＝１００μｍ／１００μｍ、スルホールランド径５５０μｍで設計した。
【００３２】
次いで、このベース基板配線１０が形成された基板上に公知の技術により感光性エポキシレジストを全面塗布した後、露光／現像により必要箇所にビア２２が形成された層間絶縁層１２を形成した。このビア２２の配置も特に限定されるものではないが、本実施例ではビア径７５μｍ、ランド径１５０μｍとした。但し、本発明の主旨からダイシングライン上の配線部分に設けるビアホール２２には、製造歩留りを向上するため１００μｍ×４００μｍの開口が形成されている設計とした。
【００３３】
さらに、この層間絶縁層１２上に公知の方法により１８μｍ厚の銅製のビルドアップ配線層１１を形成する。この配線パターンも特に限定されるものではないが、本実施例ではＬｉｎｅ／Ｓｐａｃｅ＝７５μｍ／７５μｍとした（図２ｄ）。
【００３４】
同様の方法を用いて、層間絶縁層１２およびビルドアップ配線層１１を複数層順次積層形成して、ビルドアップ多層配線層８を作成した。なお、最上層に形成されるビルドアップ配線層１２は、実装する半導体チップのＩ／Ｏピッチを考慮して、Ｌｉｎｅ／Ｓｐａｃｅ＝５０μ／５０μｍとした（図２ｅ）。
【００３５】
さらに、ビルドアップ基板表面と裏面には電極部分を除いて１２０μｍのソルダーレジスト２５を形成した。
【００３６】
また、ベース基板の裏面にも同様にしてビルドアップ多層配線層、および半導体チップの実装などを施した。
【００３７】
次いで、得られた多層回路配線基板上に半導体チップ３、４とチップ部品６を搭載する。
【００３８】
このようにして、図２ｆに示すような半導体モジュールブロックが作成され、この半導体モジュールブロックを積層し、分割ダイジングすることで、第１の半導体モジュールと、第２の半導体モジュールを積層した半導体装置が作成される。
【００３９】
この半導体モジュールに搭載する半導体チップとチップ部品は、本発明の主旨から一般的なものであり特に限定されるものではないが、本発明では図３に示す超小型ＣＣＤカメラであるマイクロ視覚モジュールに実装されるＣＣＤ撮像信号処理回路を構成するものとした。積層化される半導体モジュールを構成する半導体チップはＣＣＤ素子４４、ＣＣＤ素子４４からのアナログ信号を増幅するアンプ素子４５、ＣＣＤ素子４４からのアナログ撮像信号をデジタル信号変換するデジタル／アナログ変換素子（ＣＤＳ／ＡＤ）４６、ＣＣＤ素子を駆動するドライバー素子（ｖ−ｄｒｉｖｅｒ）４７、またはデジタル信号変換されたＣＣＤ撮像信号を無線で通信制御するゲートアレイ素子（ＧＰＡ）４８から構成されている。
【００４０】
第１の半導体チップとしてＩ／Ｏ＝１９を有する２．０ｍｍ×３．２５ｍｍのＶ−ｄｒｉｖｅｒ、第２の半導体チップとしてＩ／Ｏ＝６４を有する３．３８ｍｍ×３．２３ｍｍのＣＤＳ／ＡＤチップ、第３の半導体チップとしてＩ／Ｏ＝８０を有する３．８ｍｍ×３．８ｍｍのＧ／Ａチップ、１００５チップキャパシタ１４チップ、２０１２チップキャパシタ２チップ、１００５チップ抵抗４チップとした。
【００４１】
半導体チップとチップ部品を多層回路配線基板上に実装して半導体モジュールを製造する方法について、以下により具体的に説明する。
【００４２】
まず、スクリーン印刷用のメタルマスクを用いて回路配線基板に設けられた電極端子にはんだペーストをスクリーン印刷した後、チップ部品を搭載して全体をリフローする。このはんだペーストにはＰｂ／Ｓｎ＝９５／５のはんだペーストを用い、はんだリフロー後にイソプロピルアルコールでＢＧＡ回路配線基板を１０分間洗浄する。
【００４３】
一方の半導体チップは公知のバンプ電極を用いたフリップチップ実装で多層回路配線基板上に実装する。具体的には、公知の技術であるハーフミラーを有して位置合せを行うフリップチップボンダーを用いて、はんだバンプ電極の形成されたＶ−ｄｒｉｖｅｒ半導体チップと多層回路配線基板上の回路配線で構成される電極端子の位置合せを行う。半導体チップは加熱機構を有するコレットに保持され、３５０℃の窒素雰囲気中で予備加熱されている。
【００４４】
次いで、半導体チップのバンプ電極と回路配線基板の電極端子が接触された状態で、コレットをさらに下方移動して、圧力３０ｋｇ／ｍｍ^２を加え、回路配線基板の電極端子とバンプ電極を機械的圧力が加わった状態で接触させる。さらにこの状態で温度を３７０℃まで上昇させてはんだを溶融させ、回路配線基板の電極端子と半導体チップのバンプ電極を接続する。
【００４５】
同様の方法を用いて、第２の半導体チップであるＣＤＳ／ＡＤ、第３の半導体チップであるＧＡを回路配線基板上にフリップチップ実装する。なお、このはんだバンプ電極は電極材料としてＰｂ／Ｓｎ＝３７／６３共晶はんだを用いている。
【００４６】
この方法により、多層回路配線基板上に半導体チップがフリップチップ実装された半導体装置を実現できる。
【００４７】
さらに、この半導体チップと多層回路配線基板の作る隙間部分に公知技術である、封止樹脂を配置することも可能である。封止する樹脂としては特に限定されるものではないが、例えば、ビスフェノール系エポキシとイミダゾール硬化触媒、酸無水物硬化剤と球状の石英フィラを重量比で４５ｗｔ％含有するエポキシ樹脂などを用いることができる。
【００４８】
次いで、第１の半導体モジュールと第２半導体モジュールを積層し、側面配線基板と接続して半導体装置を完成させる。その方法を図４を用いて説明する。
【００４９】
例えば公知のマウンターを用いて第１の半導体モジュール１と第２の半導体モジュール２とを位置合せした後（図４ａ）、第１の半導体モジュール表面に接着用の絶縁樹脂１８を配置する。さらに、第２の半導体モジュール２を、第１の半導体モジュール１に対して絶縁樹脂１８をはさんで圧接した後、絶縁樹脂を熱硬化させる（図４ｂ）。
【００５０】
この接着用の絶縁樹脂１８は特に限定されるものではないが、本実施の形態では、クレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重量部、硬化剤としてのフェノール樹脂５４重量部、充填剤としての熔融シリカ１００重量部、触媒としてのベンジルジメチルアミン０．５重量部、その他添加剤としてカーボンブラック３重量部、シランカップリング剤３重量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用いた。
【００５１】
なお、本実施の形態では第１の半導体モジュール１として、Ｖ−ｄｒｉｖｅｒ、Ｇ／Ａ、１００５チップキャパシタ５チップ、２０１２チップキャパシター１チップ、１００５チップ抵抗１チップを搭載して、第２の半導体モジュールとして、ＣＤＳ／ＡＤ、１００５チップキャパシタ９チップ、２０１２チップキャパシタ１チップ、１００５チップ抵抗１チップを搭載したが、これらの構成は特に限定されるものではない。
【００５２】
さらに、図４（ａ）に示す半導体モジュールを積層化する工程を実施する場合は、必要に応じて第１の半導体モジュールと第２の半導体モジュールの間にスペーサなどを配置することが好ましく、これによりブロック積層用絶縁樹脂厚を均一化でき、この結果により積層化されるブロック厚を均一化することが可能になる。なお、この積層用スペーサは特に限定されるものではないが、例えば本実施例ではシリコン材料から構成される５ｍｍＷ×１ｍｍＤ×０．１８ｍｍＨの直方体ブロックを用いた。
【００５３】
さらに必要に応じて第１半導体モジュールユニットの表面部分と第２半導体モジュールユニット裏面部分に、例えばブロック積層用絶縁樹脂と同一材料の封止樹脂を配置する。この封止樹脂材料も特に限定されるものではないが、ブロック積層用絶縁樹脂と同一材料であることがボール電極に集中する応力歪緩和には有効であり、接続信頼性上からは好ましいものである。
【００５４】
次いで、公知の方法であるダイシング装置を用いて分割ダイシングを行う。図５に分割ダイジングを説明するための図である。
【００５５】
図５は、半導体モジュールの分割ダイシングライン１７と、ベース基板７とが交差する領域の断面の部分拡大図である。
【００５６】
前述したように、第１のベース基板配線１０上にはビア２２が形成されているため、ビルドアップ配線層と一体化しその膜厚が厚くなっている。
【００５７】
この分割ダイシングライン１７に添って、積層化されたモジュール基板ブロックを１１．５ｍｍ×５．２ｍｍの半導体モジュールとして７２個に分割する。このダイシングラインに添ってモジュール基板を分割することにより、ブロック側面電極として充分な接続面積を有する４０μｍ厚のＣｕ配線断面が露出している９８Ｉ／Ｏの半導体装置を実現することができる。
【００５８】
以上の工程により製造された半導体装置は、５．２ｍｍＷ×５．２ｍｍＨ×１１．５ｍｍＤの外形寸法を有していたが、必要に応じてブロック側面電極とブロック外形寸法は以下の方法で高精度化できる。
【００５９】
具体的には、ガラスエポキシ基板とエポキシ封止樹脂を機械的に研磨するものである。機械的研磨は、マクロ研磨により±５μｍまで均一化した後、ミクロ研磨により凹凸を±３μｍ程度以下の精度とすることがブロック外形寸法の高精度化には好ましい。マクロ研磨は、例えば５μｍ〜１０μｍ程度の粒径を有する酸化セリウム、または＃１０００程度の耐水研磨紙を用い、ミクロ研磨は０．３μｍ程度の粒径を有する酸化セリウムまたは酸化アルミナまたはダイヤモンドを用いることが好ましい。このとき、液体状の研磨ペーストを研磨剤とする湿式研磨法を用いると、ガラス繊維とエポキシ樹脂に研磨速度差が発生して凹凸が発生するため、仕上げのミクロ研磨にはダイヤモンドなどが埋め込まれたディスク盤を用いた乾式研磨法を用いることが好ましい。
【００６０】
以上の研磨方法を用いることにより、本発明による半導体装置は５．２ｍｍ±０．１ｍｍ×５．２ｍｍ±０．１ｍｍ×１１．５ｍｍ±０．１ｍｍの寸法まで外形寸法を高精度化することが可能となり、ブロック側面電極の凹凸も±１μｍまで高精度化できた。
【００６１】
さらに、図４ｃに示す様に、半導体装置を側面配線基板１５に実装する。
【００６２】
この側面配線基板１５上に半導体装置を実装する工程は以下の通りである。
【００６３】
具体的には、まず、側面配線基板１５を用意する。この側面配線基板の構成は特に限定されるものではないが、本実施の形態では、米国特許４８１１０８２号公報あるいは通常のガラスエポキシ基板上に絶縁層と導体層を相互にビルドアップさせた方式のプリント基板ＳＬＣ（ＳｕｒｆａｃｅＬａｍｉｎａｒＣｉｒｃｕｉｔ）基板を用いた。従って、例えばポリイミド樹脂を基板主材として表面に銅配線がビルドアップ形成されている方式の多層フレキシブル基板、あるいはビルドアップ方式のセラミック多層基板などを用いることも可能である。
【００６４】
さらに、この側面配線基板表面には３次元実装半導体装置のブロック側面電極に対応した２００μｍφ寸法を有する９８個のＩ／Ｏはんだボール電極２０が配置され、配線基板内部にははんだボールと相互接続するための回路配線が形成されている。この内部回路配線も特に限定されるものではないが、配線材料としてＡｌ、Ａｕ、Ｗ、Ｃｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｐｄなどから選択される金属またはこれら金属から選択される積層金属、またはこれら金属を主成分とする合金が好ましく、多層回路配線基板の主面に形成される回路配線の半導体チップと接続される領域以外はソルダーレジストが被覆されていることが好ましい。本実施の形態では、ビルドアップ層としてＣｕ配線厚２０μｍを有する回路配線パターンが形成されている構成のものを側面配線基板として用いた。
【００６５】
この側面配線基板に対する半導体装置の実装は、ハーフミラーを有して位置合せを行うボンダーを用いることができる。このとき垂直方向の接続配線基板を搭載するヒータと半導体装置を保持するコレットは１８０℃に加熱されているが、この温度はボール電極を構成するはんだの共晶温度よりも低いためボール電極は溶融していない状態にある。
さらに、側面配線基板上のボール電極１４を位置合せする。この様に、半導体装置と回路配線基板上のボール電極が接触された状態でコレットをさらに下方移動して、圧力３０ｋｇ／ｍｍ２を加え、ボール電極１４と半導体装置の側面電極(べース基板配線層の断面部)を機械的圧力が加わった状態で接触される。さらにこの状態で温度を２５０℃まで上昇させてはんだを溶融させ、側面電極端子とボール電極を接続する。このときのはんだボール電極１４組成はＰｂ／Ｓｎ＝３７／６３であり、半導体チップをフリップチップ実装しているはんだバンプ組成もＰｂ／Ｓｎ＝３７／６３である。半導体チップは封止樹脂により強固に固定されているため、半導体チップのはんだバンプ電極が再溶融して接続不良を発生することはない。
【００６６】
なお、側面配線基板上にはんだボールを配置するものではなく、半導体装置の側面上に直接的にはんだボールを配置することも可能である。この場合は半導体装置側面に公知の技術である、例えばＣｕ／ポリイミド多層配線を形成して垂直方向の接続配線を行うことにより半導体装置の側面電極配置を最適化することができる。
【００６７】
以上の工程を実施することで、図１に示す様な、５．２ｍｍＷ×５．２ｍｍＨ×１１．５ｍｍＤの半導体装置を回路配線基板に実装したマイクロ視覚モジュール用のＣＣＤ撮像信号処理回路ブロックを実現できる。
【００６８】
さらに、以上の様な工程により製造した本発明による半導体装置の性能を評価したところ以下の結果を得ることができた。
【００６９】
図６は、本発明による半導体装置の実施例を説明するために用いた１１．５ｍｍ×５．２ｍｍのＶ−ｄｒｉｖｅｒ、Ｇ／Ａを搭載する第１の半導体モジュールと１１．５ｍｍ×５．２ｍｍのＣＤＳ／ＡＤを搭載する第２の半導体モジュールを、前述したようにして５．２ｍｍＷ×５．２ｍｍＨ×１１．５ｍｍＤの３次元実装ブロックモジュールとして製造した半導体装置における実装密度を他の実装技術（ＭＣＭ３次元実装、ＴＣＰ３次元実装、２次現実装）で製造した実装密度を比較した結果である。
【００７０】
図６から明らかな様に、従来技術の２次元実装技術では、搭載する半導体チップ数の増加に伴い実装密度は低下する。これは、半導体チップを実装する場合に必要な周辺回路領域が極めて大きく、回路配線基板に実装する半導体チップ数の増加に伴い周辺回路領域が増加して実装密度を低下させているためである。
【００７１】
ところが、半導体チップの実装方法として３次元実装技術を用いると、実装密度としては２次元実装技術では実現不可能な１以上の領域を確保することができる。しかしながら、積層構造としてＭＣＭ回路配線基板、ＴＣＰを積層化した場合、回路配線基板の回路配線領域、パッケージ封止領域、垂直方向の配線接続領域が、搭載する半導体チップの増加に伴い無視できるものではなくなるため、同一寸法の半導体ベアチップを積層化する場合と比較して実装密度の向上には限界がある方法となっていた。
【００７２】
この問題に対して本発明による半導体装置では、半導体モジュールを搭載する配線基板としてビルドアップ多層配線基板を用い、さらに垂直方向の接続領域による実装密度低下の問題を有さないブロック側面電極による接続を行っているため、半導体装置の実装密度を最も高密度化が可能な同一寸法半導体ベアチップの積層化の値まで近づけることが可能になっている。
【００７３】
さらに、本発明による半導体装置の信頼性評価を行ったところ以下の図７に示す結果を得た。
【００７４】
図７は、前述したようにして得られた５．２ｍｍＷ×５．２ｍｍＨ×１１．５ｍｍＤの半導体装置をガラスエポキシ多層配線基板から構成される側面配線基板上にはんだボールを用いて搭載した試料の接続信頼性を評価した結果であり、実線で記す。
【００７５】
なお、比較の為に、ビルドアップ配線層のみを半導体装置の端部まで延在させ、ビルドアップ配線層単層と、側面配線基板とをはんだボールを用いて接続した時の結果を点線で併記する。
【００７６】
９８ピンの中で１箇所でも接続がオープンになった場合を不良にして、縦軸に累積不良率、横軸に温度サイクル数を示した。サンプル数は１０００個、温度サイクル条件は（−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ））で行った。
【００７７】
側面電極として、ビルドアップ多層配線層のみを用いた構造では、１０００サイクルで接続不良が約２０％発生して２０００サイクルで接続不良が１００％になった。グラフから、特に接続不良は２種類発生していると考えられ、１０００サイクルまでの初期段階における接続不良はビルドアップ配線膜厚が薄いために発生する初期接続不良であり、１０００サイクル以降に発生する接続不良はボール電極の応力歪による疲労破壊と考えられる。この考察を確認するため、各段階における接続不良のサンプルを抽出して断面観察による分析を行った。その結果、１０００サイクルまでの初期段階における接続不良はブロック側面電極とはんだボールの界面で発生しており、１０００サイクル以降の接続不良は、はんだボール内部で発生しており、１０００サイクルまでの接続不良はビルドアップ配線膜厚が薄いために発生する不良であり、１０００サイクル以降に発生する不良はボール電極の疲労破壊である考察の妥当性を確認することができた。
【００７８】
さらに、ビルドアップ多層配線層を側面電極とした構造において、はんだボール部分に公知の封止樹脂を配置することを行った。この結果、半導体装置の信頼性は多少向上するものの、封止樹脂を配置しない構造と同様に接続不良は２種類発生しており、ブロック側面電極における接続信頼性が充分に確保できていないことが確認された。
【００７９】
これに対して、本発明によるベース基板上に側面電極とする構造では、３５００サイクルまで接続不良は発生せず、接続信頼性が極めて向上することが確認された。特に、本発明によるブロック側面電極構造で半導体チップを封止しない場合の構造が３０００サイクルまで接続不良を発生しない実験結果と比較すると、その接続信頼性が極めて向上されていることが解る。これは、本発明による半導体装置がベース基板上の配線膜厚とビルドアップ配線膜厚を総和した配線膜厚を電極断面しているため、配線断面がブロック側面電極面積として充分な値に確保できていることと、ベース基板に配置された配線がブロック側面電極を構成しているため、垂直方向の接続配線基板とベース基板の熱膨張係数が一致することになり、熱膨張係数の異なるビルドアップ層が逆に熱膨張係数差に起因する応力歪の緩和層として作用しているためと考えられる。
【００８０】
以上の結果から、本発明による半導体装置は、半導体チップの外形寸法が相互に異なる異種の半導体チップに対して、実装密度を容易に高密度化でき、接続信頼性も極めての高い、これまでの問題を解決できる有効性の高いものであることが確認された。
【００８１】
なお、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々に変更可能である。例えば、本実施例中では搭載される半導体チップは３種類について記載したが、搭載される半導体チップ数とその種類、搭載されるチップ部品についても特に限定されるものではなく、積層化される半導体モジュールも特に限定されるものではない。さらに、当然ながら、半導体チップ間に配置する封止樹脂、回路配線基板と接続するボール電極などについても限定されるものではない。
【００８２】
例えば、その変形例として図８に半導体装置の概略断面図を示す。
【００８３】
図８に記載の半導体装置は、各半導体モジュール表面に、金属放熱路３１、３２、３３が形成されており、それぞれ半導体チップ３、４、５の裏面と接触させることで、半導体チップから生じる熱を半導体装置の外部へ放出している。
【００８４】
この半導体装置の信頼性評価を行ったところ、図９に示す結果を得た。
【００８５】
図９は図８に示す半導体装置に、図１で示したように側面配線基板を実装した試料の接続信頼性を評価した結果である。
【００８６】
半導体チップと受動チップ部品を対向する半導体モジュール面で相互に重なるレイアウト配置にした場合、３０００サイクルで接続不良が発生して４０００サイクルで接続不良が約５０％になった。さらにこのレイアウト配置において樹脂封止を行った試料では、３５００サイクルまで接続信頼性が向上した。グラフから、特に接続不良は２種類発生していると考えられ、３５００サイクルまでの初期段階における接続不良は半導体チップから発生した熱が局所的に集中するために発生する動作不良に起因する半導体チップ破壊であり、３５００サイクル以降に発生する接続不良はブロック側面電極に形成したボール電極の応力歪による疲労破壊と考えられる。この考察を確認するため、各不良段階におけるサンプルを抽出して半導体装置の分解を行った後にモジュールの電気特性評価を行った。その結果、３５００サイクルまでの初期段階における接続不良は、半導体チップが相互に重なる部分における半導体チップが破壊しており、３５００サイクル以降の接続不良は、ブロック側面電極のはんだボールが破壊していた。このことから、３５００サイクルまでの接続不良は半導体チップから発生した熱が局所集中するため起きる半導体チップの破壊不良であり、１０００サイクル以降に発生する接続不良はボール電極の疲労破壊である考察の妥当性を確認することができた。
【００８７】
これに対して、本実施形態の半導体チップと受動チップ部品が対向する半導体モジュールユニット面で相互に重ならない配置にした半導体装置では、４５００サイクルまで接続不良は発生せず接続信頼性が極めて向上することが確認された。特に、本発明による半導体チップと受動チップ部品が相互に重ならないレイアウト配置において、ブロック側面電極周囲を樹脂封止しない場合の構造が５０００サイクルまで接続不良を発生しない実験結果と比較すると、その接続信頼性が極めて向上されていることが解る。これは、本発明による半導体装置が半導体チップからの発熱を積層化する半導体モジュール面で均一に分散配置しており、ブロック全体に熱が効率的に分散放熱されているためと考えられる。
以上の結果から、本発明による半導体装置は、モジュール積層方向の実装密度と放熱性を容易に向上できる有効性の高い技術であることが確認された。
【００８８】
【発明の効果】
上述したように、本発明によれば、実装密度が高く、かつ側面配線基板との接続信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の実施形態を示す断面図。
【図２】本発明に係る半導体装置の製造方法を示す第１の断面工程図。
【図３】本発明の半導体層をＣＣＤ用に使用した時の説明図。
【図４】本発明に係る半導体装置の製造方法を示す第２の断面工程図。
【図５】本発明に係る半導体装置の実施例を示す部分拡大断面図。
【図６】本発明の半導体装置の実装密度を示す図。
【図７】本発明の半導体装置の接続信頼性を示す図。
【図８】本発明の半導体装置の別の実施形態を示す断面図。
【図９】本発明の半導体装置の接続信頼性を示す図。
【図１０】従来の半導体装置の断面図。
【図１１】従来の別の半導体装置の断面図。
【符号の説明】
１……第１の半導体モジュール
２……第２の半導体モジュール
３、４、５……半導体チップ
７……ベース基板
８……ビルドアップ多層配線層
９……スルーホール
１０……ベース基板配線
１１……ビルドアップ配線層
１２……層間絶縁層
１４……ボール電極
１５……側面配線基板

Claims

基板と、
前記基板表面上に形成された第１の導電層と、
前記第１の導電層上に積層された絶縁層と、
前記絶縁層上に形成され前記基板、前記第１の導電層および前記絶縁層とともにビルドアップ多層配線層を形成する第２の導電層と、
前記絶縁層を貫き、少なくとも前記第１の導電層及び前記第２の導電層の一方と接続され前記ビルドアップ多層配線層の側面に少なくとも前記絶縁層の厚さにわたって露出したビア導電体と、
前記ビルドアップ多層配線層に実装された半導体チップとを具備し、
前記ビア導電体は前記ビルドアップ多層配線層側面に露出された面において電気的接続可能になっていることを特徴とする半導体装置。
前記ビルドアップ多層配線層の側面に設けられ、前記ビア導電体の露出された面と電気的に接続される側面配線基板とを具備することを特徴とする請求項１記載の半導体装置。