JP3589934B2

JP3589934B2 - Semiconductor integrated circuit test equipment

Info

Publication number: JP3589934B2
Application number: JP2000103885A
Authority: JP
Inventors: 宣之高瀬
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-04-05
Filing date: 2000-04-05
Publication date: 2004-11-17
Anticipated expiration: 2020-04-05
Also published as: JP2001289907A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の試験装置に関し、特に、電流負荷を可変する回路を備えた試験装置に関する。
【０００２】
【従来の技術】
図６に、電流負荷回路（ダイナミックロード）を備えた従来のＬＳＩテスタの一Ｉ／Ｏチャネルあたりのピンエレクトロニクスカードと、被試験デバイス（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ；「ＤＵＴ」という）の接続構成の一例を模式的に示す。
【０００３】
図６において、１０１はテスタのロードボード上のソケット（いずれも不図示）等に装着される、被試験対象の半導体集積回路（被試験デバイス）（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ；「ＤＵＴ」という）であり、１０２はＤＵＴ１０１内の出力インピーダンスＲの出力バッファ回路である。１０３は、ＬＳＩテスタのテストヘッドに実装されるピンエレクトロニクスカードである。ピンエレクトロニクスカード１０３は、ＤＵＴ１０１に印加する試験用の信号波形（フォースデータ）を出力するドライバ回路１０４と、ＤＵＴ１０１から出力される出力信号波形を期待値と比較するための、出力Ｌｏｗレベル（ＶＯＬ）と出力Ｈｉｇｈレベル（ＶＯＨ）と比較する２つのコンパレータよりなるコンパレータ回路１０５と、ファンクショナル試験中、ＤＵＴ１０１の出力状態によって負荷条件を変えることのできる電流負荷回路（「プログラマブルロード」ともいう）と、を備えている。
【０００４】
図６において、１０７は、ＤＵＴ１０１とピンエレクトロニクスカード１０３とを接続する伝送線路（特性インピーダンスＺ０の同軸ケーブル）である。Ｓは、試験を行うにあたってドライバ回路１０４、コンパレータ回路１０５、電流負荷回路１０６を選択的に活性化させるストローブ信号である。
【０００５】
電流負荷回路１０６は、ダイオードブリッジ１１１と、ダイオードブリッジ１１１に与えるしきい値電圧ＶＴを切り換える電流負荷切換電圧発生部１０８と、ソース電流負荷回路１０９（Ｖ／Ｉ変換回路）と、シンク電流負荷回路１１０（Ｖ／Ｉ変換回路）と、を備えており、ダイオードブリッジ１１１は、ＤＵＴ１０１に流し込むソース電流（Ｉｓｏｕｒｃｅ）と、ＤＵＴ１０１から引き込むシンク電流（Ｉｓｉｎｋ）とを、電流負荷切換電圧発生部１０８のしきい値電圧ＶＴによって切り換える。
【０００６】
ＤＵＴ１０１内の出力バッファ回路１０２の出力電圧Ｖｏｕｔが、
Ｖｏｕｔ＞ＶＴのとき、電流負荷回路１０６からシンク電流（Ｉｓｉｎｋ）が流れ出し、
Ｖｏｕｔ＜ＶＴのとき、電流負荷回路１０６からソース電流（Ｉｓｏｕｒｃｅ）が流れ込む。
【０００７】
【発明が解決しようとする課題】
従来のＬＳＩテスタにおいては、電流負荷回路（ダイナミックロード）１０６を用いて、リンギングを防止が防止できるほか、ＬＳＩテスタのピンエレクトロニクスカード、ピンエレクトロニクスカードのコンパレータ回路１０５の負荷容量、さらに被試験デバイスまでの配線等に原因する負荷容量による波形なまり等をある程度防止することはできるものの、電流負荷切換電圧発生部１０８は一つの固定電圧値しか設定できない。すなわち従来のＬＳＩテスタにおいて、テストプログラムにより電流負荷切換電圧発生部１０８におけるしきい値電圧ＶＴはプログラマブルに設定できるが、これは、一つのファンクション試験（テスタからテストパタンを被試験デバイスに印加し、被試験デバイスの出力をコンパレータで期待値と比較判定する試験）の開始前、又は該ファンクション試験終了後に行われ、ファンクション試験動作中は、しきい値電圧ＶＴはファンクション試験の前に設定された固定電圧値とされる。
【０００８】
この場合、例えば特開平３−１９７８７９号公報等にも詳細に説明されているように、被試験デバイスの出力波形のオーバーシュートとアンダーシュートのいずれか一方しか波形整形することができず、ＤＵＴの正しい試験・評価を行うことができない。
【０００９】
また、被試験デバイスの出力電圧Ｖｏｕｔが、ダイオードブリッジに供給されるしきい値電圧ＶＴよりも大きいか否かだけで、シンク電流、ソース電流を切り換えており、出力電圧Ｖｏｕｔがしきい値電圧ＶＴよりも小さい場合には一定のソース電流（定電流）が流し込まれ、出力電圧Ｖｏｕｔがしきい値電圧ＶＴを少しでも超えるとただちに一定のシンク電流（定電流）で引き込みがなされ、適正な動作が得られない。
【００１０】
さらにＬＳＩテスタのロードボードにＤＵＴを搭載してピンエレクトロニクスカードに接続した場合に、例えばＤＵＴを実機へ実装する場合と比べて、出力負荷容量の相違等から、ＤＵＴからの出力信号の立ち上がり時間／立ち下がり時間が遅れる等、ＡＣ特性が相違する場合がある。かかる問題に対処すべく、電流負荷回路１０６からのソース／シンク電流により、被試験デバイスの出力の容量負荷を充放電し、出力負荷容量による波形なまりを補正する場合、電流負荷切換電圧発生部１０８が一つの固定電圧値しか設定できない従来のＬＳＩテスタにおいては、ＤＵＴ１０１の出力の立ち上がり又は立ち下がり波形のうち、一方しか補正することはできず、ファンクション試験を正しく行うことができないことになる。例えば、被試験デバイスの出力波形の立ち上がりの波形なまりは補正でき、期待値パターン“１”の比較はパスしても、立ち下がりの波形なまりが補正できない場合、期待値パターン“０”の比較はフェイルしてしまう場合がある。そこで、１回目のファンクション試験では、コンパレータにおいて、期待値パターン“０”との比較をマスクし、期待値パターン“１”とだけ比較し、次に、しきい値電圧ＶＴを切り換え、再びファンクション試験を行い、その際、期待値パターン“１”との比較をマスクし、期待値パターン“０”とだけ比較する等のテスト手順を行う必要があり、その結果、テスト時間の増大を招いている。
【００１１】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、出力負荷容量による被試験デバイスの立ち上がり及び立ち上がり出力の遅延を防止する半導体集積回路試験装置を提供することにある。これ以外に本発明の目的、特徴、利点等は、下記の実施の形態の記載から、当業者には直ちに明らかとされるであろう。
【００１２】
【課題を解決するための手段】
前記目的を達成する本発明に係る装置は、被試験対象の半導体集積回路（「被試験デバイス」という）の端子のうち、出力信号が出力されるか、又は、入力信号と出力信号の入出力が行われる一の端子に対して、前記端子に流し込むソース電流、及び、前記端子から引き込むシンク電流を供給するダイオードブリッジを有する電流負荷回路を複数備え、前記複数の電流負荷回路のダイオードブリッジには、それぞれ異なるしきい値電圧が与えられ、前記複数の電流負荷回路の各々は、それぞれ、スイッチを介して、前記被試験デバイスの前記端子と接続され、前記被試験デバイスの前記端子からの出力信号波形の変化率を検出する手段と、前記被試験デバイスの前記端子からの出力信号のレベルと、前記変化率と、に基づき、前記複数のスイッチを、それぞれ、オン・オフ制御する手段と、を備えている。
【００１３】
本発明によれば、被試験デバイスの端子のうち、出力信号が出力されるか、又は、入力信号と出力信号の入出力が行われる一の端子に対して、前記端子にソース電流、及び、シンク電流を供給するダイオードブリッジを有する電流負荷回路を複数設け、前記複数の電流負荷回路のダイオードブリッジには、異なるしきい値電圧を与え、前記被試験デバイスの前記端子からの出力信号波形の変化率を検出し、前記被試験デバイスの前記端子からの出力信号のレベルと、前記変化率と、に基づき、前記複数のスイッチを、それぞれ、オン・オフすることで、前記被試験デバイスの前記出力信号波形の立ち上がり及び立ち下がりの、出力負荷容量に起因する、波形なまりを整形する。
【００１４】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。本発明は、その好ましい実施の形態において、被試験デバイスの一の出力端子（入出力端子を含む）に対して、電流負荷回路を複数備え、これら複数の電流負荷回路のダイオードブリッジには異なるしきい値電圧を与え、複数の電流負荷回路はそれぞれ、スイッチを介して、前記被試験デバイスの前記出力端と接続され、被試験デバイスの出力電圧だけでなく、出力電圧、該出力電圧の時間変化率（微分値）とに基づき、スイッチをオン・オフ制御することで、被試験デバイスの立ち上がり、及び立ち下がりの出力負荷容量に起因する、波形なまりを整形するようにしたものである。
【００１５】
より詳細には、本発明の一実施の形態において、図１を参照すると、ＬＳＩテスタのピンエレクトロニクスカード（ピンエレクトロニクス回路）は、被試験デバイス（１）の一つの端子（出力バッファ回路に接続される出力ピン又は出力バッファ回路と入力バッファ回路に共通に接続される入出力ピン）（ノードＡ）に対して、該端子の電圧と、しきい値電圧の大小から、ソース電流及びシンク電流を供給するダイオードブリッジ（３１、４１）を備えた、第１、第２の電流負荷回路（３０、４０）を備え、第１、第２の電流負荷回路（３０、４０）のダイオードブリッジ（３１、４１）には第１、第２のしきい値電圧（ＶＴ１、ＶＴ２）が与えられ、第１、第２の電流負荷回路（３０、４０）はそれぞれ、第１、第２のスイッチ（５１、５２）を介して、被試験デバイス（１）の端子（ノードＡ）と接続されている。
【００１６】
さらに、被試験デバイス（１）の端子（ノードＡ）の電圧波形の変化率（時間変化率）を検出する微分回路（６０）と、被試験デバイス（１）の該端子からの出力電圧と第１の基準電圧（ＶＨ１）とを比較し、前記出力電圧が第１の基準電圧（ＶＨ１）以上のときに、アクティブ状態の信号を出力する第１の比較回路（８１）と、被試験デバイス（１）の該端子からの出力電圧と第２の基準電圧（ＶＬ１）とを比較し、前記出力電圧が第２の基準電圧（ＶＬ１）以下のときにアクティブ状態の信号を出力する第２の比較回路（８２）と、微分回路（６０）の出力電圧と第３の基準電圧（ＶＨ２）とを比較し、微分回路（６０）の出力電圧が第３の基準電圧（ＶＨ２）以上のときにアクティブ状態の信号を出力する第３の比較回路（７１）と、微分回路（６０）の出力電圧と第４の基準電圧（ＶＬ２）とを比較し、微分回路（６０）の出力電圧が第４の基準電圧（ＶＬ２）以下のときにアクティブ状態の信号を出力する第４の比較回路（７２）と、第１の比較回路（８１）の出力と、第３の比較回路（７１）の出力と、テストパタンのより値が設定されＩ／Ｏを制御する信号であってドライバ回路（１０）をインヒビット状態とするときインアクティブ状態とされるＩ／Ｏコントロール信号をインバータで反転した信号と、の３つの信号を入力とし、これら３つの信号が全てアクティブ状態のとき、第１のスイッチ（５１）をオンとする第１の論理回路（９１）と、第２の比較回路（８２）の出力と、第４の比較回路（７２）の出力と、Ｉ／Ｏコントロール信号をインバータで反転した信号と、の３つの信号を入力とし、これら３つの信号が全てアクティブ状態のとき、第２のスイッチ（５２）をオンとする第２の論理回路（９２）と、を備えている。
【００１７】
第１の電流負荷回路（３０）のダイオードブリッジに与える第１のしきい値電圧（ＶＴ１）が、第２の電流負荷回路（４０）のダイオードブリッジに与える第２のしきい値電圧（ＶＴ２）よりも高い値とされる。また第１の基準電圧（ＶＨ１）＜第２の基準電圧（ＶＬ１）とされている。
【００１８】
試験デバイスの前記端子から出力される出力信号の立ち上がり時に、第１のスイッチ（５１）がオンとされたときに、第１の電流負荷回路（３０）からソース電流が、試験デバイスの前記端子に供給され、被試験デバイスの前記端子から出力される出力信号の立ち下がり時に第２のスイッチ（５２）がオンとされたときに第２の電流負荷回路（４０）から、シンク電流が、試験デバイスの前記端子に供給される。
【００１９】
本発明は、別の実施の形態において、第１、第２の電流負荷回路（３０、４０）と、第１乃至第４の比較回路（８１、８２、７１、７２）と、微分回路（６０）、第１、第２の論理回路（９１、９２）と、第１、第２のスイッチ（５１、５２）とからなる出力波形のなまりを補正する回路を、スイッチ（５３）を介して、被試験デバイスの端子（Ａ）に接続する構成としてもよい。この場合、スイッチ（５３）は、好ましくは、テストプログラムによって、その開閉が、制御される。
【００２０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく本発明の実施例について図面を参照して説明する。
【００２１】
図１は、本発明の一実施例の構成を示す図であり、ＬＳＩテスタのピンエレクトロニクスカードの一Ｉ／Ｏチャネルあたりの概略構成を示したものである。
【００２２】
図１を参照すると、本発明の一実施例において、パターンデータに基づき、Ｈｉｇｈ／Ｌｏｗレベルのフォース（印加）データを、被試験デバイスに印加するドライバ回路１０は、スイッチ（ＳＷ１）５０を介して、被試験デバイス（ＤＵＴ）１の入出力ピン（Ａ点）と接続されている。Ａ点には、被試験デバイス１から出力される出力信号波形を期待値と比較するコンパレータ回路２０（図５の１０５と同じ構成）が接続される。なお被試験デバイス１は、不図示の内部回路からの信号をピン（Ａ点）に駆動出力する出力バッファ回路１１（ＰチャネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトランジスタＭＮ１）と、ピン（Ａ点）の電位を内部回路へ伝達するＣＭＯＳインバータ回路（ＰチャネルＭＯＳトランジスタＭＰ２、ＮチャネルＭＯＳトランジスタＭＮ２）よりなる入力バッファ回路１１と、を備えている。出力バッファ回路１１は、入力モードのとき、オフ状態（ハイインピーダンス状態）とされる。なお、本発明において、Ａ点は、被試験デバイスの出力ピンであってもよい。
【００２３】
本発明の一実施例において、スイッチ（ＳＷ１）５０の制御としては、周知の制御方式が用いられており、スイッチ（ＳＷ１）５０は、Ｉ／Ｏコントロールデータ（Ｉ／Ｏｃｏｎｔｒｏｌｄａｔａ；テストパターンのモード（フォース、インヒビット）により値が設定される）により、オン・オフが制御され、被試験デバイス１の入出力ピン（Ｉ／Ｏ）が出力モードのとき、スイッチ（ＳＷ１）５０はオフされ、ドライバ回路１０はインヒビット状態とされる。より詳細には、ＬＳＩテスタのテストパターンがフォース（Ｆｏｒｃｅ）モードを示すときはＩ／ＯコントロールデータがＨｉｇｈレベルに設定され、スイッチ（ＳＷ１）５０がオンし、ドライバ回路１０からのフォースデータが被試験デバイス１の端子に供給され、インヒビット（Ｉｎｈｉｂｉｔ）モードのときは、Ｉ／ＯコントロールデータがＬｏｗレベルとなり、スイッチ（ＳＷ１）５０がオフする。なお、被試験デバイスのピン一つに対して、一つのドライバ回路１０とコンパレータ回路２０（一枚のピンエレクトロニクスカード）を備えた構成の他に、一枚のピンエレクトロニクスカードに複数のドライバ回路と複数のコンパレータ回路を備え、一枚のピンエレクトロニクスカードで複数チャネル（ピン）をサポートする回路に対しても本発明が適用できることは勿論である。
【００２４】
本発明の一実施例においては、Ａ点には、スイッチ（ＳＷ２）５１と、スイッチ（ＳＷ３）５２と、を介して、それぞれ、ダイナミックロード３０と、ダイナミックロード４０とが接続されている。
【００２５】
さらにＡ点には、コンパレータ８１、８２、及び、微分回路６０とが接続されている。
【００２６】
コンパレータ８１は、電圧ＶＨ１と、被試験デバイス１の出力電圧（Ａ点の電圧）とを比較し、Ａ点の電圧が、電圧ＶＨ１以上のとき、出力ノードＤにＨｉｇｈレベルを出力する。
【００２７】
コンパレータ８２は、電圧ＶＬ１と被試験デバイス１の出力電圧（Ａ点の電圧）とを比較し、Ａ点の電圧が電圧ＶＬ１以下のとき出力ノードＦにＨｉｇｈレベルを出力する。
【００２８】
微分回路６０の出力は、コンパレータ７１とコンパレータ７２に共通に入力される。
【００２９】
コンパレータ７１は、微分回路６０の出力（Ｂ点の電圧）を電圧ＶＨ２と比較し、微分回路６０の出力が電圧ＶＨ２以上のとき、出力ノードＣにＨｉｇｈレベルを出力する。
【００３０】
コンパレータ７２は、微分回路６０の出力（Ｂ点の電圧）を電圧ＶＬ２と比較し、微分回路６０の出力が電圧ＶＬ２以下のとき、出力ノードＥにＨｉｇｈレベルを出力する。
【００３１】
コンパレータ７１の出力（Ｃ）と、コンパレータ８１の出力（Ｄ）と、Ｉ／Ｏコントロールデータ（ドライバ回路１０のスイッチ（ＳＷ１）５０がオンのときＨｉｇｈレベル）をインバータＩＮＶ１で反転した信号（ドライバ回路１０がインヒビット状態のときＨｉｇｈレベル）とが、３入力ＡＮＤ回路９１に入力され、ＡＮＤ回路９１の出力が、スイッチ（ＳＷ２）５１の制御端子に接続されている。
【００３２】
コンパレータ７２の出力（Ｅ）と、コンパレータ８２の出力（Ｆ）と、Ｉ／Ｏコントロールデータをインバータ（ＩＮＶ１）で反転した信号とが、３入力ＡＮＤ回路９２に入力され、ＡＮＤ回路９２の出力がスイッチ（ＳＷ３）５２の制御端子に接続されている。
【００３３】
図１において、被試験デバイスが、３Ｖ系電源の場合、一例として、
コンパレータ８１の基準電圧ＶＨ１は、０．５Ｖ、
コンパレータ８２の基準電圧ＶＬ１は、２．５Ｖ、
に設定される。
【００３４】
また、コンパレータ７１の基準電圧ＶＨ２は、微分回路６０のオフセット電圧（無信号時の出力）に所定電圧（０．１Ｖ）加算した電圧に設定され、コンパレータ７２の基準電圧ＶＬ２は、微分回路６０のオフセット電圧（無信号時の出力）に所定電圧（０．１Ｖ）差し引いた電圧、に設定される。
【００３５】
またダイナミックロード３０のダイオードブリッジ３１に与えるしきい値電圧は３Ｖ、ダイナミックロード４０のダイオードブリッジ４１に与えるしきい値電圧は０Ｖとする。
【００３６】
ダイナミックロード３０、４０から被試験デバイス１に流し込むソース電流（ＩＬＬ１、ＩＬＬ２）、被試験デバイス１から引き込みシンク電流（ＩＬＨ１、ＩＬＨ２）は、例えば、いずれも５ｍＡとされる。
【００３７】
なお、しきい値電圧（ＶＴ１、ＶＴ２）、基準電圧（ＶＨ１、ＶＬ１、ＶＨ２、ＶＬ１）、ソース電流（ＩＬＬ１、ＩＬＬ２）、シンク電流（ＩＬＨ１、ＩＬＨ２）は、ＬＳＩテスタにおいて実行されるテストプログラムから値が可変に設定される。
【００３８】
図４に、本発明の一実施例における、微分回路６０の回路構成の一例を模式的に示す。微分回路６０は、Ａ点に接続されるバッファ（インピーダンス変換回路）と、容量Ｃと、電源電位ＶＤＤと接地電位ＶＳＳ間に接続される抵抗Ｒ１、Ｒ２とを備えてなるＣＲ微分回路よりなる。微分回路６０の特性（カットオフ特性）を定める、容量Ｃ、抵抗Ｒ１、Ｒ２の値も、ＬＳＩテスタにおいて、テストプログラムで可変される構成とされている。
【００３９】
図２は、図１に示した各ノード（点）の信号波形を示す信号波形図である。ノードＡの立ち上がり時に、Ｂ点の電圧は急峻に立ち上がり、Ｂ点がＶＨ２以上の間、Ｃ点はＨｉｇｈレベルとされ、Ａ点がＶＨ１以上の間、Ｄ点がＨｉｇｈレベルとされ、３入力ＡＮＤ回路９１の出力がＨｉｇｈとなり（Ｉ／ＯコントロールデータはＬｏｗレベル）、スイッチ５１がオンし、ダイナミックロード３０がＡ点と導通し（図２のＤＬ１ＯＮ）、Ａ点の電圧としきい値ＶＴ１（３Ｖ）との大小に基づき、シンク、ソース電流が供給される。
【００４０】
ノードＡの立ち下がり時に、Ｂ点の電圧は急峻に立ち下がり、Ｂ点がＶＬ２以上の間、Ｅ点はＨｉｇｈレベルとされ、Ａ点がＶＬ１以下の間、Ｆ点がＨｉｇｈレベルとされ、３入力ＡＮＤ回路９２の出力がＨｉｇｈとなり（Ｉ／ＯコントロールデータはＬｏｗレベル）、スイッチ５２がオンし、ダイナミックロード４０がＡ点と導通し（図２のＤＬ２ＯＮ）、Ａ点の電圧としきい値ＩＬＶ２（０Ｖ）との大小に基づき、シンク、ソース電流が供給され、この場合、Ｖｏｕｔ＞ＶＴ２（０Ｖ）であるため、シンク電流が供給される。
【００４１】
このように、本発明の一実施例においては、ダイオードブリッジに与えるしきい値電圧が互いに異なるダイナミックロード（電流負荷回路）を複数備え、被試験デバイスの出力電圧レベルだけでなく、出力電圧レベルと出力電圧の変化率（時間変化率）から、被試験デバイスの出力に接続するダイナミックロードを選択する構成としたことにより、被試験デバイスの出力の立ち上がり及び立ち下がりの両方に対して電流を供給することができ、被試験デバイスの出力の容量負荷による波形なまりを整形（補正）することができる。
【００４２】
図３は、本発明の一実施例のピンエレクトロニクスカードを備えたＬＳＩテスタを用いた場合の被試験デバイスの出力波形を模式的に示す図である。図３において、被試験デバイスは３Ｖ系電源電圧で駆動され、波形▲１▼は、本発明の一実施例における被試験デバイスの出力電圧波形であり、波形▲２▼は、比較例として、本発明を適用しない場合の、３Ｖ系電源電圧におけるＬＳＩテスタにおける被試験デバイスの出力電圧波形である。
【００４３】
本発明の一実施例においては、被試験デバイス１の出力の立ち上がり時に、コンパレータ８１の電圧ＶＨ１で規定される電圧以上であり、コンパレータ７１に供給される電圧ＶＨ２で規定される変化率以上のときに、ダイナミックロード３０から、ソース電流が供給され、図３の波形▲１▼に示すように、被試験デバイスの出力が急峻に変化する（傾きが大）立ち上がり前半から、傾きが緩やかになるまでの間、スイッチ（ＳＷ２）５１がオンし、ダイナミックロード３０より、ソース電流を供給することで、立ち上がり時間を短縮している。同様にして、被試験デバイス１の出力の立ち下がりについては、コンパレータ８２の電圧ＶＬ１で規定される電圧以下であり、コンパレータ７２に供給される電圧ＶＬ２で規定される変化率以下（絶対値はＶＬ２以上）のときに、ダイナミックロード４０からシンク電流が供給され、立ち上がり時間を短縮している。
【００４４】
回路シミュレータＳＰＩＣＥ等を用いたシミュレーション結果から、出力バッファ回路（ＣＭＯＳバッファ、デバイスパラメータは典型値を用いる）のＡＣ特性の一例として、負荷容量と伝搬遅延時間（３．３Ｖ系電源電圧で入力信号が論理閾値電圧１．６５Ｖを越えてから（あるいは下回ってから）、出力信号が論理閾値電圧１．６５Ｖを越える（下回る）までの時間）との関係を説明すると、負荷容量が０．０１ｐＦの場合、ＩＯＨ（Ｈｉｇｈレベル出力の入力電流）＝１ｍＡで２ｎｓ程度、ＩＯＨ＝３ｍＡで０．６ｎｓ程度、ＩＯＨ＝９ｍＡで０．５ｎｓ程度となる。また負荷容量が１００ｐＦの場合、ＩＯＨ＝１ｍＡで１５ｎｓ程度、ＩＯＨ＝３ｍＡで１３ｎｓ程度、ＩＯＨ＝９ｍＡで５ｎｓ程度となる。
【００４５】
そして、ＩＯＨ＝１ｍＡで、負荷容量が１５０ｐｓの場合、立ち上がり信号が３．３Ｖに安定するまでの時間は、約３０ｎｓにもなる場合がある。このような場合、本発明の一実施例によれば、ダイナミックロード３０、４０から、出力信号の立ち上がり及び立ち下がり時に、それぞれソース、シンク電流を供給することで、被試験デバイスの出力バッファ回路１１の負荷容量の充電、放電を手助けし、出力負荷容量による被試験デバイスの立ち上がり、立ち下がり出力の波形なまりを整形して遅延を短縮し、ＬＳＩテスタにおいて、デバイスの本来動作スペックに近いテスト周波数で、被試験デバイスをテストすることができる。本発明の一実施例においては、例えばＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）インタフェース回路（低速タイプ）を数十ＭＨｚのテストレートで試験する場合等に好適とされている。
【００４６】
なお上記実施例では、ＬＳＩテスタを例に説明したが、メモリテスタ、アナログデジ混在テスタにも適用できることは勿論であり、また被試験デバイスは、ＭＯＳデバイスに限定されるものでなく、バイポーラデバイスにも適用可能であることは勿論である。さらに、一Ｉ／Ｏチャネルあたり備えるダイナミックロードの数は２個に限定されるものでなく、それ以上含む構成としてもよい。
【００４７】
次に本発明の他の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。図５において、図１に示した要素と同一の要素には同一の参照符号が付されている。
【００４８】
図５を参照すると、本発明の第２の実施例は、図１を参照して説明した前記実施例に、スイッチ（ＳＷ４）５３を備え、例えばテストプログラム等でスイッチ（ＳＷ４）５３をオン・オフ制御する構成としたものである。スイッチ（ＳＷ４）５３は、例えばリレースイッチ等から構成され、スイッチ（ＳＷ４）５３のオン時には、ダイナミックロード３０、４０、コンパレータ８１、８２、微分回路６０、コンパレータ７１、７２、ＡＮＤ回路９１、９２、スイッチ（ＳＷ２）５１、スイッチ（ＳＷ３）５２からなり、出力波形のなまりを補正する回路が、被試験デバイス１の端子Ａに接続される。一方、スイッチ（ＳＷ４）５３のオフ時には、出力波形のなまりを補正する回路は、被試験デバイス１の端子Ａから切り離される。
【００４９】
本発明の第２の実施例においては、被試験デバイスを、高速のテストレートで試験する時に、スイッチ（ＳＷ４）５３のオンとして、出力波形のなまりを補正する回路を機能させ、被試験デバイスを低速のテストレートで試験する時に、スイッチ（ＳＷ４）５３のオフとする。
【００５０】
なお、出力波形のなまりを補正する回路とは別に、ピンエレクトロニクスカードが、ダイナミックロードとして、図６に示した電流負荷回路１０６（ダイナミックロード）を備えていてもよいことは勿論である。
【００５１】
また、スイッチ（ＳＷ４）５３で端子Ａに接続される、出力波形のなまりを補正する回路を、ピンエレクトロニクスカード内に搭載することなく、テストヘッドのロードボード等に設ける構成としてもよい。
【００５２】
さらに、出力波形のなまりを補正する回路を、所定個数のチャネルに対して共通に一つ備え、テストプログラムによるピン割り付けに応じて、出力波形のなまりを補正する回路を、被試験デバイスの所望の出力端子又は入出力端子に、択一的に選択して、接続するような構成としてもよいことは勿論である。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、ＬＳＩテスタ等半導体集積回路試験装置において、負荷容量による被試験デバイスの立ち上がり及び立ち上がり出力の波形なまりを整形し、立ち上がり及び立ち上がりの双方の時間を短縮し、デバイスの本来動作スペックに近いテスト周波数で、被試験デバイスをテストすることができる、という効果を奏する。
【００５４】
その理由は、本発明においては、ダイオードブリッジに供給するしきい値電圧が異なる電流負荷回路を複数備え、出力波形の変化率と出力電圧とに基づき、被試験デバイスに接続する電流負荷回路を選択する、構成としたためである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイミング波形図である。
【図３】本発明の一実施例の被試験デバイスの出力波形を示す図である。
【図４】本発明の一実施例の微分回路の構成を示す図である。
【図５】本発明の他の実施例の構成を示す図である。
【図６】従来のＬＳＩテスタのピンエレクトロニクスカード（回路）の構成を示す図である。
【符号の説明】
１、１０１ＤＵＴ
１０、１０４ドライバ回路
１１、１０２出力バッファ回路
１２入力バッファ回路
２０、１０５コンパレータ回路
３０、４０、１０６ダイナミックロード
３１、４１、１１１ダイオードブリッジ
５０、５１、５２、５３スイッチ
６０微分回路
７１、７２コンパレータ
８１、８２コンパレータ
９１、９２ＡＮＤ回路
１０１ａ出力ピン
１０４ドライバ回路
１０７伝送路
１０９ソース電流負荷回路
１１０シンク電流負荷回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a test for a semiconductor integrated circuit. Equipment In particular, tests with circuits for varying the current load Equipment Related.
[0002]
[Prior art]
FIG. 6 shows an example of a connection configuration between a pin electronics card per I / O channel of a conventional LSI tester provided with a current load circuit (dynamic load) and a device under test (Device Under Test; "DUT"). Shown schematically.
[0003]
In FIG. 6, reference numeral 101 denotes a semiconductor integrated circuit (device under test) (Device Under Test; referred to as "DUT") to be tested, which is mounted on a socket (both not shown) on a load board of the tester. Reference numeral 102 denotes an output buffer circuit of the output impedance R in the DUT 101. Reference numeral 103 denotes a pin electronics card mounted on a test head of an LSI tester. The pin electronics card 103 includes a driver circuit 104 that outputs a test signal waveform (force data) applied to the DUT 101 and an output low level (VOL) for comparing the output signal waveform output from the DUT 101 with an expected value. And a current load circuit (also referred to as a “programmable load”) that can change a load condition depending on the output state of the DUT 101 during a functional test. It has.
[0004]
In FIG. 6, reference numeral 107 denotes a transmission line (a coaxial cable having a characteristic impedance Z0) connecting the DUT 101 and the pin electronics card 103. S is a strobe signal for selectively activating the driver circuit 104, the comparator circuit 105, and the current load circuit 106 when performing a test.
[0005]
The current load circuit 106 includes a diode bridge 111, a current load switching voltage generator 108 that switches a threshold voltage VT applied to the diode bridge 111, a source current load circuit 109 (V / I conversion circuit), and a sink current load circuit. 110 (V / I conversion circuit), and the diode bridge 111 converts a source current (Isource) flowing into the DUT 101 and a sink current (Isink) drawn from the DUT 101 into a current load switching voltage generation unit 108. Switching is performed by the threshold voltage VT.
[0006]
The output voltage Vout of the output buffer circuit 102 in the DUT 101 is
When Vout> VT, a sink current (Isink) flows out of the current load circuit 106,
When Vout <VT, a source current (Isource) flows from the current load circuit 106.
[0007]
[Problems to be solved by the invention]
In a conventional LSI tester, ringing can be prevented by using a current load circuit (dynamic load) 106, and the load capacitance of a pin electronics card of the LSI tester, a comparator circuit 105 of the pin electronics card, and even a device under test. Although it is possible to prevent waveform distortion due to the load capacitance due to the wiring and the like to some extent, the current load switching voltage generator 108 can set only one fixed voltage value. That is, in the conventional LSI tester, the threshold voltage VT in the current load switching voltage generator 108 can be set programmably by a test program. This is performed by applying one function test (a test pattern is applied from the tester to the device under test, This is performed before the start of a test for comparing the output of the device under test with an expected value by a comparator) or after the end of the function test. During the function test operation, the threshold voltage VT is set to a fixed value set before the function test. It is a voltage value.
[0008]
In this case, as described in detail in, for example, JP-A-3-197879, only one of overshoot and undershoot of the output waveform of the device under test can be shaped, and the Correct testing and evaluation cannot be performed.
[0009]
Further, the sink current and the source current are switched only by determining whether the output voltage Vout of the device under test is higher than the threshold voltage VT supplied to the diode bridge, and the output voltage Vout is changed to the threshold voltage VT. If the output voltage is smaller than the threshold voltage VT, a constant sink current (constant current) is immediately drawn in, and a proper operation is performed. I can't get it.
[0010]
Furthermore, when the DUT is mounted on the load board of the LSI tester and connected to the pin electronics card, the rise time of the output signal from the DUT / The AC characteristics may be different, for example, the fall time is delayed. To cope with such a problem, the current load switching voltage generation unit 108 is used to charge / discharge the output capacitive load of the device under test with the source / sink current from the current load circuit 106 and correct the waveform rounding due to the output load capacitance. However, in a conventional LSI tester that can set only one fixed voltage value, only one of the rising and falling waveforms of the output of the DUT 101 can be corrected, and the function test cannot be performed correctly. For example, if the rising edge of the output waveform of the device under test can be corrected and the comparison of the expected value pattern “1” passes, if the falling edge of the waveform cannot be corrected, the comparison of the expected value pattern “0” will not be performed. It may fail. Therefore, in the first function test, the comparator masks the comparison with the expected value pattern “0”, compares only with the expected value pattern “1”, then switches the threshold voltage VT, and again performs the function test. At this time, it is necessary to perform a test procedure such as masking the comparison with the expected value pattern “1” and comparing only with the expected value pattern “0”. As a result, the test time is increased. .
[0011]
Therefore, the present invention has been made in view of the above problems, and a main object of the present invention is to provide a semiconductor integrated circuit test for preventing a rise of a device under test and a delay of a rise output due to an output load capacitance. Equipment To provide. Other objects, features, advantages, and the like of the present invention will be immediately apparent to those skilled in the art from the descriptions of the embodiments below.
[0012]
[Means for Solving the Problems]
An apparatus according to the present invention that achieves the above object provides, among terminals of a semiconductor integrated circuit under test (“device under test”), an output signal or an input / output of an input signal and an output signal. A plurality of current load circuits each having a diode bridge for supplying a source current flowing into the terminal and a sink current drawn from the terminal are provided for one terminal where the operation is performed. Different threshold voltages are respectively applied, and each of the plurality of current load circuits is connected to the terminal of the device under test via a switch, respectively, and an output signal from the terminal of the device under test is provided. Means for detecting a rate of change of the waveform, a level of an output signal from the terminal of the device under test, and the rate of change, based on the plurality of switches. Ji, a respectively, and means for controlling on and off, the.
[0013]
The present invention According to And supplying a source current and a sink current to one of the terminals of the device under test, to which one of the terminals the output signal is output or the input signal and the output signal are input / output. Providing a plurality of current load circuits having a diode bridge, applying different threshold voltages to the diode bridges of the plurality of current load circuits, detecting a rate of change of an output signal waveform from the terminal of the device under test, On the basis of the level of the output signal from the terminal of the device under test and the rate of change, the plurality of switches are turned on and off, respectively, so that the rise of the output signal waveform of the device under test and Shapes the rounding of the waveform due to the output load capacitance at the falling edge.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described below. In a preferred embodiment of the present invention, a plurality of current load circuits are provided for one output terminal (including an input / output terminal) of one device under test, and the diode bridges of the plurality of current load circuits are different. A plurality of current load circuits, each of which is connected to the output terminal of the device under test via a switch, not only the output voltage of the device under test, but also the output voltage and the time variation of the output voltage. By turning on and off the switches based on the ratio (differential value), the waveform rounding caused by the output load capacitance at the rising and falling of the device under test is shaped.
[0015]
More specifically, in one embodiment of the present invention, referring to FIG. 1, a pin electronics card (pin electronics circuit) of an LSI tester is connected to one terminal (output buffer circuit) of a device under test (1). A source current and a sink current are supplied to an output pin or an input / output pin (node A) commonly connected to the output buffer circuit and the input buffer circuit, based on the voltage of the terminal and the magnitude of the threshold voltage. First and second current load circuits (30, 40) provided with diode bridges (31, 41), and diode bridges (31, 41) of the first and second current load circuits (30, 40). ) Are supplied with first and second threshold voltages (VT1, VT2), and the first and second current load circuits (30, 40) respectively provide first and second switches (51, 5). ) Through, and is connected to the terminal of the device under test (1) (node A).
[0016]
Further, a differentiating circuit (60) for detecting a change rate (time change rate) of a voltage waveform at a terminal (node A) of the device under test (1), an output voltage from the terminal of the device under test (1) and A reference voltage (VH1), and when the output voltage is equal to or higher than the first reference voltage (VH1), a first comparison circuit (81) that outputs an active signal, and a device under test ( 2) comparing the output voltage from the terminal of 1) with a second reference voltage (VL1) and outputting an active signal when the output voltage is equal to or lower than the second reference voltage (VL1). The circuit (82) compares the output voltage of the differentiating circuit (60) with the third reference voltage (VH2), and is activated when the output voltage of the differentiating circuit (60) is equal to or higher than the third reference voltage (VH2). A third comparison circuit (71) for outputting a state signal; The output voltage of the dividing circuit (60) is compared with the fourth reference voltage (VL2). When the output voltage of the differentiating circuit (60) is lower than or equal to the fourth reference voltage (VL2), an active signal is output. The output of the fourth comparison circuit (72), the output of the first comparison circuit (81), the output of the third comparison circuit (71), and a signal for setting a value of a test pattern and controlling I / O. When the driver circuit (10) is set to the inhibit state, the I / O control signal which is set to the inactive state is inverted by an inverter. , A first logic circuit (91) for turning on the first switch (51), an output of the second comparison circuit (82), an output of the fourth comparison circuit (72), and I / O control. Invert the signal with an inverter Signal and three signals as input, a time for all of these three signals is active, a second logic circuit for the second switch (52) and one (92), the.
[0017]
The first threshold voltage (VT1) given to the diode bridge of the first current load circuit (30) is the second threshold voltage (VT2) given to the diode bridge of the second current load circuit (40). Higher than the value. Also, the first reference voltage (VH1) <the second reference voltage (VL1).
[0018]
When the first switch (51) is turned on when the output signal output from the terminal of the test device rises, a source current from the first current load circuit (30) is supplied to the terminal of the test device. When the second switch (52) is turned on when the output signal supplied and output from the terminal of the device under test falls, the sink current is supplied from the second current load circuit (40) to the test device. Are supplied to the terminals.
[0019]
According to another embodiment of the present invention, the first and second current load circuits (30, 40), the first to fourth comparison circuits (81, 82, 71, 72), and the differentiation circuit (60) are provided. ), A circuit for correcting the rounding of the output waveform composed of the first and second logic circuits (91, 92) and the first and second switches (51, 52) is connected via a switch (53) It may be configured to connect to the terminal (A) of the device under test. In this case, the opening and closing of the switch (53) is preferably controlled by a test program.
[0020]
【Example】
An embodiment of the present invention will be described with reference to the drawings in order to describe the above-described embodiment of the present invention in further detail.
[0021]
FIG. 1 is a diagram showing a configuration of an embodiment of the present invention, and shows a schematic configuration per pin I / O channel of a pin electronics card of an LSI tester.
[0022]
Referring to FIG. 1, in one embodiment of the present invention, a driver circuit 10 for applying high / low-level force (applied) data to a device under test based on pattern data is provided via a switch (SW1) 50. , And the input / output pins (point A) of the device under test (DUT) 1. At point A, a comparator circuit 20 (same configuration as 105 in FIG. 5) for comparing an output signal waveform output from the device under test 1 with an expected value is connected. The device under test 1 includes an output buffer circuit 11 (P-channel MOS transistor MP1, N-channel MOS transistor MN1) for driving and outputting a signal from an internal circuit (not shown) to a pin (point A), and a pin (point A). An input buffer circuit 11 including a CMOS inverter circuit (P-channel MOS transistor MP2, N-channel MOS transistor MN2) for transmitting a potential to an internal circuit. The output buffer circuit 11 is turned off (high impedance state) in the input mode. In the present invention, point A may be an output pin of the device under test.
[0023]
In one embodiment of the present invention, a well-known control method is used for controlling the switch (SW1) 50. The switch (SW1) 50 controls the I / O control data (I / O control data; ON / OFF is controlled by the mode (force, inhibit), and when the input / output pin (I / O) of the device under test 1 is in the output mode, the switch (SW1) 50 is turned off, The driver circuit 10 is set to the inhibit state. More specifically, when the test pattern of the LSI tester indicates the force mode, the I / O control data is set to the high level, the switch (SW1) 50 is turned on, and the force data from the driver circuit 10 is received. When supplied to the terminal of the test device 1 and in the inhibit mode, the I / O control data becomes low level and the switch (SW1) 50 is turned off. In addition to the configuration including one driver circuit 10 and one comparator circuit 20 (one pin electronics card) for one pin of the device under test, one pin electronics card has a plurality of driver circuits. Of course, the present invention can be applied to a circuit having a plurality of comparator circuits and supporting a plurality of channels (pins) with one pin electronics card.
[0024]
In one embodiment of the present invention, the dynamic load 30 and the dynamic load 40 are connected to the point A via a switch (SW2) 51 and a switch (SW3) 52, respectively.
[0025]
Further, to the point A, the comparators 81 and 82 and the differentiating circuit 60 are connected.
[0026]
The comparator 81 compares the voltage VH1 with the output voltage of the device under test 1 (the voltage at point A), and outputs a High level to the output node D when the voltage at point A is equal to or higher than the voltage VH1.
[0027]
The comparator 82 compares the voltage VL1 with the output voltage of the device under test 1 (voltage at point A), and outputs a High level to the output node F when the voltage at point A is equal to or lower than the voltage VL1.
[0028]
The output of the differentiating circuit 60 is input to the comparator 71 and the comparator 72 in common.
[0029]
Comparator 71 compares the output (voltage at point B) of differentiating circuit 60 with voltage VH2, and outputs a High level to output node C when the output of differentiating circuit 60 is equal to or higher than voltage VH2.
[0030]
Comparator 72 compares the output (voltage at point B) of differentiating circuit 60 with voltage VL2, and outputs a High level to output node E when the output of differentiating circuit 60 is equal to or lower than voltage VL2.
[0031]
A signal (driver circuit) obtained by inverting the output (C) of the comparator 71, the output (D) of the comparator 81, and the I / O control data (High level when the switch (SW1) 50 of the driver circuit 10 is on) with the inverter INV1. (High level when 10 is in the inhibit state) is input to the three-input AND circuit 91, and the output of the AND circuit 91 is connected to the control terminal of the switch (SW 2) 51.
[0032]
The output (E) of the comparator 72, the output (F) of the comparator 82, and the signal obtained by inverting the I / O control data by the inverter (INV1) are input to the three-input AND circuit 92, and the output of the AND circuit 92 is output. The switch (SW3) 52 is connected to the control terminal.
[0033]
In FIG. 1, when the device under test is a 3V power supply, as an example,
The reference voltage VH1 of the comparator 81 is 0.5 V,
The reference voltage VL1 of the comparator 82 is 2.5V,
Is set to
[0034]
The reference voltage VH2 of the comparator 71 is set to a voltage obtained by adding a predetermined voltage (0.1 V) to the offset voltage (output when there is no signal) of the differentiating circuit 60, and the reference voltage VL2 of the comparator 72 is A voltage obtained by subtracting a predetermined voltage (0.1 V) from the offset voltage (output when there is no signal) is set.
[0035]
The threshold voltage applied to the diode bridge 31 of the dynamic load 30 is 3V, and the threshold voltage applied to the diode bridge 41 of the dynamic load 40 is 0V.
[0036]
The source currents (ILL1, ILL2) flowing into the device under test 1 from the dynamic loads 30, 40 and the sink currents (ILH1, ILH2) drawn from the device under test 1 are both 5 mA, for example.
[0037]
The threshold voltages (VT1, VT2), reference voltages (VH1, VL1, VH2, VL1), source currents (ILL1, ILL2), and sink currents (ILH1, ILH2) are obtained from a test program executed in an LSI tester. The value is set variably.
[0038]
FIG. 4 schematically shows an example of a circuit configuration of the differentiating circuit 60 in one embodiment of the present invention. The differentiating circuit 60 is composed of a CR differentiating circuit including a buffer (impedance converting circuit) connected to the point A, a capacitor C, and resistors R1 and R2 connected between the power supply potential VDD and the ground potential VSS. In the LSI tester, the values of the capacitance C and the resistances R1 and R2, which determine the characteristics (cutoff characteristics) of the differentiating circuit 60, are also varied by a test program.
[0039]
FIG. 2 is a signal waveform diagram showing a signal waveform of each node (point) shown in FIG. When the node A rises, the voltage at the point B rises steeply, while the point B is at or above VH2, the point C is at a high level, while the point A is at or above VH1, the point D is at a high level, and a three-input AND The output of the circuit 91 becomes High (I / O control data is Low level), the switch 51 turns on, the dynamic load 30 conducts to the point A (DL1 ON in FIG. 2), and the voltage at the point A and the threshold value VT1 ( 3V), the sink and source currents are supplied.
[0040]
When the node A falls, the voltage at the point B sharply falls, while the point B is equal to or higher than VL2, the point E is set to the high level, and while the point A is equal to or lower than VL1, the point F is set to the high level. The output of the input AND circuit 92 becomes High (I / O control data is Low level), the switch 52 is turned on, the dynamic load 40 conducts to the point A (DL2 ON in FIG. 2), and the voltage at the point A and the threshold value Sink and source currents are supplied based on the magnitude of ILV2 (0 V). In this case, since Vout> VT2 (0 V), a sink current is supplied.
[0041]
As described above, in one embodiment of the present invention, a plurality of dynamic loads (current load circuits) having different threshold voltages to be applied to the diode bridge are provided, and not only the output voltage level of the device under test but also the output voltage level are determined. A current is supplied to both the rise and fall of the output of the device under test by adopting a configuration in which the dynamic load connected to the output of the device under test is selected from the rate of change (time rate of change) of the output voltage. The waveform distortion due to the capacitive load of the output of the device under test can be shaped (corrected).
[0042]
FIG. 3 is a diagram schematically showing an output waveform of a device under test when an LSI tester having a pin electronics card according to one embodiment of the present invention is used. In FIG. 3, the device under test is driven by a 3V power supply voltage, a waveform (1) is an output voltage waveform of the device under test in one embodiment of the present invention, and a waveform (2) is a comparative example. 4 is an output voltage waveform of a device under test in an LSI tester at a 3V power supply voltage when the present invention is not applied.
[0043]
In one embodiment of the present invention, when the output of the device under test 1 rises, it is equal to or higher than the voltage specified by the voltage VH1 of the comparator 81 and equal to or higher than the change rate specified by the voltage VH2 supplied to the comparator 71. Then, a source current is supplied from the dynamic load 30, and as shown by a waveform (1) in FIG. 3, the output of the device under test changes sharply (the slope is large) from the first half of the rise until the slope becomes gentle. During this period, the switch (SW2) 51 is turned on and the source current is supplied from the dynamic load 30, thereby shortening the rise time. Similarly, the fall of the output of the device under test 1 is equal to or lower than the voltage specified by the voltage VL1 of the comparator 82 and equal to or lower than the change rate specified by the voltage VL2 supplied to the comparator 72 (the absolute value is VL2 In the above case, the sink current is supplied from the dynamic load 40, and the rise time is shortened.
[0044]
From the simulation results using the circuit simulator SPICE and the like, as an example of the AC characteristics of the output buffer circuit (CMOS buffer, device parameters use typical values), the load capacitance and the propagation delay time (when the input signal is The relationship between the time when the logical threshold voltage exceeds 1.65 V (or after the logical threshold voltage is lowered) and the time when the output signal exceeds (or lowers) the logical threshold voltage 1.65 V will be described. In the case where the load capacitance is 0.01 pF, , IOH (input current of High level output) = 1 mA, about 2 ns, IOH = 3 mA, about 0.6 ns, and IOH = 9 mA, about 0.5 ns. Also, when the load capacitance is 100 pF, it is about 15 ns when IOH = 1 mA, about 13 ns when IOH = 3 mA, and about 5 ns when IOH = 9 mA.
[0045]
When IOH = 1 mA and the load capacity is 150 ps, the time required for the rising signal to stabilize at 3.3 V may be as long as about 30 ns. In such a case, according to an embodiment of the present invention, the source and sink currents are supplied from the dynamic loads 30 and 40 at the time of rising and falling of the output signal, respectively, so that the output buffer circuit 11 of the device under test is supplied. The charge and discharge of the load capacitance of the device under test is assisted, the waveform of the rising and falling outputs of the device under test due to the output load capacitance is shaped to reduce the delay, and the LSI tester uses a test frequency close to the device's original operating specifications. , The device under test can be tested. The embodiment of the present invention is suitable for, for example, testing a USB (Universal Serial Bus) interface circuit (low-speed type) at a test rate of several tens of MHz.
[0046]
In the above embodiment, an LSI tester has been described as an example. However, it is needless to say that the present invention can be applied to a memory tester and an analog / digital mixed tester. Of course, it is also applicable. Furthermore, the number of dynamic loads provided per I / O channel is not limited to two, but may be configured to include more than two.
[0047]
Next, another embodiment of the present invention will be described. FIG. 5 is a diagram showing a configuration of the second exemplary embodiment of the present invention. 5, the same elements as those shown in FIG. 1 are denoted by the same reference numerals.
[0048]
Referring to FIG. 5, the second embodiment of the present invention includes a switch (SW4) 53 in the embodiment described with reference to FIG. 1, and turns on the switch (SW4) 53 by a test program or the like. It is configured to perform off control. The switch (SW4) 53 is composed of, for example, a relay switch or the like. When the switch (SW4) 53 is turned on, the dynamic loads 30, 40, comparators 81, 82, differentiating circuit 60, comparators 71, 72, AND circuits 91, 92, A circuit composed of a switch (SW2) 51 and a switch (SW3) 52 and correcting a rounding of the output waveform is connected to the terminal A of the device under test 1. On the other hand, when the switch (SW4) 53 is turned off, the circuit for correcting the rounding of the output waveform is disconnected from the terminal A of the device under test 1.
[0049]
In the second embodiment of the present invention, when the device under test is tested at a high test rate, the switch (SW4) 53 is turned on to cause the circuit for correcting the rounding of the output waveform to function, and the device under test is operated. When testing at a low test rate, the switch (SW4) 53 is turned off.
[0050]
Note that, apart from the circuit for correcting the rounding of the output waveform, the pin electronics card may have the current load circuit 106 (dynamic load) shown in FIG. 6 as a dynamic load.
[0051]
A circuit connected to the terminal A by the switch (SW4) 53 for correcting the rounding of the output waveform may be provided on a load board or the like of the test head without being mounted in the pin electronics card.
[0052]
Further, a circuit for correcting the rounding of the output waveform is provided in common for a predetermined number of channels, and a circuit for correcting the rounding of the output waveform according to the pin assignment by the test program is provided for the desired device under test. It goes without saying that the output terminal or the input / output terminal may be alternatively selected and connected.
[0053]
【The invention's effect】
As described above, according to the present invention, in a semiconductor integrated circuit test apparatus such as an LSI tester, the waveform rounding of the rising and rising outputs of the device under test due to the load capacitance is shaped, and both the rising and falling times are reduced. This has the effect that the device under test can be tested at a test frequency close to the original operation specifications of the device.
[0054]
The reason is that in the present invention, a plurality of current load circuits having different threshold voltages to be supplied to the diode bridge are provided, and the current load circuit connected to the device under test is selected based on the output waveform change rate and the output voltage. This is because of the configuration.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
FIG. 2 is a timing waveform chart for explaining the operation of one embodiment of the present invention.
FIG. 3 is a diagram showing an output waveform of a device under test according to one embodiment of the present invention.
FIG. 4 is a diagram showing a configuration of a differentiating circuit according to one embodiment of the present invention.
FIG. 5 is a diagram showing a configuration of another embodiment of the present invention.
FIG. 6 is a diagram showing a configuration of a pin electronics card (circuit) of a conventional LSI tester.
[Explanation of symbols]
1,101 DUT
10, 104 Driver circuit
11, 102 output buffer circuit
12 Input buffer circuit
20, 105 Comparator circuit
30, 40, 106 Dynamic load
31, 41, 111 diode bridge
50, 51, 52, 53 switch
60 Differentiating circuit
71, 72 Comparator
81, 82 Comparator
91, 92 AND circuit
101a output pin
104 Driver circuit
107 Transmission line
109 Source current load circuit
110 Sink current load circuit

Claims

Of the terminals of the device under test , the output signal is output, or the input voltage and the input / output of the output signal are performed on one terminal. A first current load circuit and a second current load circuit having a diode bridge for supplying a source current flowing into the terminal and a sink current drawn from the terminal,
Diode bridges of the first and second current load circuits are provided with first and second threshold voltages having different values, respectively.
The first and second current load circuits are connected to the terminals of the device under test via first and second switches, respectively.
A differentiating circuit that detects a time change rate of an output voltage output from the terminal of the device under test,
A first comparison that compares an output voltage output from the terminal of the device under test with a first reference voltage, and outputs an active state signal when the output voltage is equal to or higher than the first reference voltage. Circuit and
A second comparison for comparing an output voltage output from the terminal of the device under test with a second reference voltage, and outputting an active signal when the output voltage is equal to or lower than the second reference voltage. Circuit and
A third comparing circuit that compares the output voltage of the differentiating circuit with a third reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or higher than the third reference voltage;
A fourth comparing circuit that compares the output voltage of the differentiating circuit with a fourth reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or less than the fourth reference voltage;
An input / output control signal that is activated when a driver circuit that supplies application (force) data to the device under test is set to an inhibit state; an output signal of the first comparison circuit; A first logic circuit that turns on the first switch when both output signals of the comparison circuit are in an active state;
A second logic circuit that turns on the second switch when both the input / output control signal, the output signal of the second comparison circuit, and the output signal of the fourth comparison circuit are in an active state; ,
A semiconductor integrated circuit test device comprising:

In a semiconductor integrated circuit test apparatus,
A driver circuit for supplying applied (force) data to the device under test ;
A comparator circuit for comparing an output signal from the device under test with an expected value;
A first diode having a diode bridge for supplying a source current flowing into the terminal and a sink current flowing from the terminal based on a magnitude relationship between a terminal voltage of one terminal of the device under test and a given threshold voltage; A current load circuit and a second current load circuit,
Diode bridges of the first and second current load circuits are provided with first and second threshold voltages having different values, respectively.
The first and second current load circuits are connected to the terminals of the device under test via first and second switches, respectively.
A differentiating circuit that detects a time change rate of an output voltage output from the terminal of the device under test,
A first comparison that compares an output voltage output from the terminal of the device under test with a first reference voltage, and outputs an active state signal when the output voltage is equal to or higher than the first reference voltage. Circuit and
A second comparison for comparing an output voltage output from the terminal of the device under test with a second reference voltage, and outputting an active signal when the output voltage is equal to or lower than the second reference voltage. Circuit and
A third comparing circuit that compares the output voltage of the differentiating circuit with a third reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or higher than the third reference voltage;
A fourth comparing circuit that compares the output voltage of the differentiating circuit with a fourth reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or less than the fourth reference voltage;
An output signal of the first comparison circuit, an output signal of the third comparison circuit, and an input / output control signal that is set to an active state when the driver circuit is set to an inhibit state are input. A first logic circuit that turns on the first switch when all are in an active state;
The output of the second comparison circuit, the output of the fourth comparison circuit, and the input / output control signal that is activated when the driver circuit is set to the inhibit state are input. A second logic circuit that turns on the second switch when in an active state;
With
At the time of rising of the output signal output from the terminal of the device under test, when the first switch is turned on, a source current is supplied to the terminal from the first current load circuit,
A sink current is supplied to the terminal from the second current load circuit when the second switch is turned on when the output signal output from the terminal of the device under test falls. A semiconductor integrated circuit test apparatus characterized by the above-mentioned.

In a semiconductor integrated circuit test apparatus,
Among the terminals of the device under test , an output signal is output or one terminal through which an input signal and an output signal are input / output is connected via a third switch, and the output waveform is rounded. A correction circuit for correcting
The correction circuit is configured such that, for one terminal of the device under test, a source current flowing into the terminal, and a sink current flowing from the terminal, based on a magnitude relationship between the terminal voltage and a given threshold voltage. A first current load circuit and a second current load circuit having a diode bridge for supplying
Diode bridges of the first and second current load circuits are provided with first and second threshold voltages having different values, respectively.
The first and second current load circuits are respectively connected to the terminal of the device under test via first and second switches and the third switch,
A differentiating circuit that detects a time change rate of an output voltage output from the terminal of the device under test,
A first comparison that compares an output voltage output from the terminal of the device under test with a first reference voltage, and outputs an active state signal when the output voltage is equal to or higher than the first reference voltage. Circuit and
A second comparison for comparing an output voltage output from the terminal of the device under test with a second reference voltage, and outputting an active signal when the output voltage is equal to or lower than the second reference voltage. Circuit and
A third comparing circuit that compares the output voltage of the differentiating circuit with a third reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or higher than the third reference voltage;
A fourth comparing circuit that compares the output voltage of the differentiating circuit with a fourth reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or less than the fourth reference voltage;
An input / output control signal that is activated when a driver circuit that supplies application (force) data to the device under test is set to an inhibit state; an output signal of the first comparison circuit; A first logic circuit that turns on the first switch when both output signals of the comparison circuit are in an active state;
A second logic circuit that turns on the second switch when both the input / output control signal , the output signal of the second comparison circuit, and the output signal of the fourth comparison circuit are in an active state; ,
With
A semiconductor integrated circuit test apparatus, wherein whether or not to perform correction by the correction circuit can be freely selected by turning on and off the third switch.

A test apparatus for a semiconductor integrated circuit, comprising: a driver circuit that supplies applied (force) data to a device under test; and a comparator circuit that compares an output signal from the device under test with an expected value.
An output waveform is connected to a terminal from which an output signal is output, or an input signal and an output signal are input / output, via a third switch, among the terminals of the device under test. Equipped with a correction circuit to correct rounding,
A diode for supplying a source current flowing into the terminal and a sink current drawn from the terminal based on a magnitude relationship between a terminal voltage of one terminal of the device under test and a given threshold voltage; A first current load circuit having a bridge and a second current load circuit,
Diode bridges of the first and second current load circuits are provided with first and second threshold voltages having different values, respectively.
The first and second current load circuits are connected to the terminals of the device under test via first and second switches, respectively.
A differentiating circuit that detects a time change rate of an output voltage output from the terminal of the device under test,
A first comparison that compares an output voltage output from the terminal of the device under test with a first reference voltage, and outputs an active state signal when the output voltage is equal to or higher than the first reference voltage. Circuit and
A second comparison for comparing an output voltage output from the terminal of the device under test with a second reference voltage, and outputting an active signal when the output voltage is equal to or lower than the second reference voltage. Circuit and
A third comparing circuit that compares the output voltage of the differentiating circuit with a third reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or higher than the third reference voltage;
A fourth comparing circuit that compares the output voltage of the differentiating circuit with a fourth reference voltage, and outputs an active signal when the output voltage of the differentiating circuit is equal to or less than the fourth reference voltage;
An output signal of the first comparison circuit, an output signal of the third comparison circuit, and an input / output control signal that is set to an active state when the driver circuit is set to an inhibit state are input. A first logic circuit that turns on the first switch when all are in an active state;
The output of the second comparison circuit, the output of the fourth comparison circuit, and the input / output control signal that is activated when the driver circuit is set to the inhibit state are input. A second logic circuit that turns on the second switch when in an active state;
With
At the time of rising of the output signal output from the terminal of the device under test, when the first switch is turned on, a source current is supplied to the terminal from the first current load circuit,
A configuration in which a sink current is supplied to the terminal from the second current load circuit when the second switch is turned on when the output signal output from the terminal of the device under test falls. Has been
A semiconductor integrated circuit test apparatus, wherein whether or not to perform correction by the correction circuit can be freely selected by turning on and off the third switch.

The voltage values of the first and second threshold voltages, the voltage values of the first to fourth reference voltages, and the current values of the source current and the sink current are all set variably. The semiconductor integrated circuit test device according to claim 1 , wherein:

A first threshold voltage applied to the diode bridge of the first current load circuit is higher than a second threshold voltage applied to the diode bridge of the second current load circuit. The semiconductor integrated circuit test apparatus according to claim 1 , wherein:

The cut-off frequency of the differential circuit, variable freely as being, that the semiconductor integrated circuit test apparatus according to any one of claims 1 to 4, characterized in.