JP3595818B2

JP3595818B2 - Ｓｏｉ−ｍｏｓｆｅｔ装置

Info

Publication number: JP3595818B2
Application number: JP2002298514A
Authority: JP
Inventors: 俊祐馬場
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2002-10-11
Filing date: 2002-10-11
Publication date: 2004-12-02
Anticipated expiration: 2022-10-11
Also published as: US6753579B2; US20040070031A1; JP2004134615A

Description

【０００１】
【発明の属する技術分野】
本発明は、閾値電圧の制御を可能とするＳＯＩ−ＭＯＳＦＥＴ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）装置に関する。
【０００２】
【従来の技術】
従来のＳＯＩ−ＭＯＳＦＥＴ装置は、シリコン層と、埋め込み酸化膜と、基板とを備え、シリコン層上に、第１のゲート電極、ゲート酸化膜、ソース、ドレインが形成・配置されている。
かかる素子構造ではウエハ面内におけるシリコン層の膜厚のばらつきにより、閾値電圧がばらつくという問題が発生していた。このばらつきを補正するためにウエル（シリコン層）内にウエルと導通するウエル電極を設け、各素子毎にウエル電極に印加するバイアス電圧を加減し、シリコン層の電位を変化させて閾値を所望の値に設定する方法がとられていた（例えば、特許文献１参照）。
【０００３】
しかし、このような素子構造ではウエル電極に印加されたバイアス電圧がドレインと基板との間にかかるため順バイアス状態で電流が流れ出さない条件では０．６Ｖ程度しか印加できなかった。従って、閾値電圧の変化量をわずかしか得ることができないという問題が残されていた。
そこで、閾値電圧の変化量を大きく取ることを目的としてシリコン層の上面に第１の酸化膜を介して第１のゲート電極を設け、同下面に第２の酸化膜を介して第２のゲート電極をそれぞれ設け、第１のゲート電極に閾値制御用電圧を印加し、第２のゲート電極に信号入力するか、あるいは又第２のゲート電極に閾値制御用電圧を印加し、第１のゲート電極に信号入力する等して閾値電圧の変化量を大きくする方法が公開されている（例えば特許文献２参照）。
【０００４】
上記特許文献の他に、ＳＯＩの厚さ、あるいはゲート酸化膜の厚さの異なる薄膜ＳＯＩ−ＭＯＳＦＥＴを有し、特定のＳＯＩ−ＭＯＳＦＥＴのシリコン基板上にはシリコン基板から電気的に絶縁された電極を有する技術（特許文献３参照）や、シリコン基板上にポリシリコン膜、及びシリコン酸化膜を介して薄膜ＳＯＩ層が形成され、この薄膜ＳＯＩ層を用いてＣＭＯＳ回路を構成する技術（特許文献４参照）等が公開されている。
【０００５】
図を用いて上記特許文献２に記載の技術概要について説明する。
図４は、従来のＳＯＩ−ＭＯＳＦＥＴの素子構造図である。
図に示すように基板１００上の埋め込み酸化膜１０１を介してシリコン層１０２が設けられる。このシリコン層１０２の図中下方の面に、埋め込み酸化膜１０１内のチャネル領域との間に第１ゲート酸化膜１０３を介して第１ゲート電極１０４が設けられる。更に、シリコン層１０２の図中上方の面に、この面のチャネル領域との間に第２ゲート酸化膜１０５を介して第２ゲート電極１０６が設けられる。かかる半導体装置において、第１ゲート電極１０４を信号入力用ゲートとし、第２ゲート電極１０６を閾値制御用として駆動する。あるいは又、第２ゲート電極１０６を信号入力用ゲートとし、第１ゲート電極１０４を閾値制御用として駆動する。このように駆動することによって閾値電圧の変化量を大きくしている。
【０００６】
【特許文献１】
特開平１０−２５６５６０号公報（第２頁、段落０００８及び段落００１６、図１０（ａ））
【特許文献２】
特開平１０−２５６５６０号公報（第３頁−第７頁、図１−図９）
【特許文献３】
特開平７−１０６５７９号公報（要約）
【特許文献４】
特開平９−３１２４０１号公報（要約）
【０００７】
【発明が解決しようとする課題】
特許文献２の技術によってシリコン層１０２の膜厚のばらつきにより閾値電圧がばらつくという問題を、上記のようにシリコン層を挟む状態に第１のゲート電極と第２のゲート電極とを設け、どちらか一方のゲート電極に信号を入力し、他方のゲート電極に閾値制御用電圧を印加することによって解決し、且つ、閾値電圧の変化量を大きくとることも可能になった。
【０００８】
しかし、シリコン層を挟む両側に第１ゲート電極と、第２ゲート電極とを設けるためには、製造プロセスが複雑になり、且つ、精密加工（研磨等）が要求されるという解決すべき課題が残されていた。
本発明の目的は、製造プロセスが複雑になることを回避し、且つ、閾値電圧の変化量を大きくすることができる素子構造を得ることにある。
【０００９】
【課題を解決するための手段】
〈構成１〉
本発明は、中央部にソース及びドレイン領域が形成されているシリコン層と、該シリコン層を囲む素子分離領域と、前記ソース及びドレイン領域と前記素子分離領域との間で前記シリコン層上に絶縁膜を介して形成される閾値電圧制御用の第２のゲート電極と、前記第２のゲート電極上に絶縁膜を介して該第２のゲート電極に対して直交して形成される信号入力用の第１のゲート電極と、を含むことを特徴とするＳＯＩ−ＭＯＳＦＥＴ装置。
【００１０】
〈構成２〉
構成１に記載のＳＯＩ−ＭＯＳＦＥＴ装置において、前記第２のゲート電極は、複数の制御電極から成ることを特徴とするＳＯＩ−ＭＯＳＦＥＴ装置。
【００１２】
〈構成３〉
構成２に記載のＳＯＩ−ＭＯＳＦＥＴ装置において、前記各制御電極に異なる値の電圧が印加されることを特徴とするＳＯＩ−ＭＯＳＦＥＴ装置。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を具体例を用いて説明する。
〈具体例１〉
本具体例では、シリコン層の表面にゲート酸化膜を介して閾値制御用の第２のゲート電極が新たに設けられる。この第２のゲート電極は上記シリコン層との間にゲート酸化膜を介するためシリコン層と容量結合する。従って、第２のゲート電極に直流電圧を印加するとシリコン層の表面に近い部分に正又は負の電荷が誘起される。
【００１４】
この半導体装置を動作させるためには、信号入力用の第１のゲート電極に素子本来の閾値電圧に上記正又は負の電荷を打ち消すための電圧をプラスして印加しなければならない。その結果、正又は負の電荷の量、即ち、第２のゲート電極に印加する直流電圧を変化させることによって実質的な閾値電圧を補正することが可能になる。
【００１５】
又、第２のゲート電極に印加する直流電圧は、正、負どちらも可能なので実質的な閾値電圧の補正範囲は大きくなる。更に、第２のゲート電極は、シリコン層のソース、ドレイン、及び第１のゲート電極が配置されている面と同一の面上に配置される。そのため、製造工程中において、シリコンウエハの上下面を反転させる等の工程を必要とせず、通常のＳＯＩ−ＭＯＳＦＥＴの製造工程中に第２のゲート電極付加工程を追加すれば済む。従って、プロセスの複雑化を避けることができ、且つ、精密加工の必要がなくなるので大きなコストアップには繋がらない。かかるＳＯＩ−ＭＯＳＦＥＴ装置は、以下のように構成される。
【００１６】
図１は、具体例１のＳＯＩ−ＭＯＳＦＥＴの素子構造図である。
（ａ）は、平面図である。
（ｂ）は、Ａ−Ａ断面矢視図である。
図より、具体例１のＳＯＩ−ＭＯＳＦＥＴは、基板１と、埋め込み酸化膜２と、シリコン層３と、ゲート酸化膜４と、第２のゲート電極５と、第１のゲート電極６と、ソース７と、ドレイン８とを有する。
【００１７】
最初に具体例１のＳＯＩ−ＭＯＳＦＥＴの製法の概要について説明する。
シリコンウエハの厚さ方向の所定の位置（埋め込み酸化膜２が形成される位置）に酸素をイオン注入する。そして、このシリコンウエハを加熱処理すると、基板１と、埋め込み酸化膜２とシリコン層３とからなるシリコン基板が生成される。
【００１８】
次に、シリコン層３の表面を酸化処理してゲート酸化膜４を形成する。
そして、このゲート酸化膜４上に電極部材であるポリシリコン等を積層すると共に、この電極部材を第２のゲート電極とすべき部分のみ残して、フォトエッチングプロセス等を用いて除去する。
このプロセスによってシリコン層３上に第２のゲート電極５が形成される。この第２のゲート電極５は、ゲート酸化膜４を介してシリコン層３と電気的に容量結合することになる。
【００１９】
続いて、第２のゲート電極５上にゲート酸化膜４をＣＶＤ法等によって形成する。
次いで、ゲート酸化膜４の上に電極部材であるポリシリコン等を再度積層する。そして、この電極部材層を、第１のゲート電極６とすべき部分のみを残して、フォトエッチングプロセス等を用いて除去する。このプロセスによってシリコン層３上に第１のゲート電極６が形成される。
この第１のゲート電極６は、上記第２のゲート電極５と絶縁された状態でゲート酸化膜４を介してシリコン層３と電気的に容量結合することになる。このプロセス以降は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工程と全く同様のプロセスが実行されることになる。
【００２０】
即ち、所定の領域に砒素又はリン等の不純物がドープされソース７とドレイン８が形成される。
ここで留意すべき点は以下の通りである。
本具体例のＳＯＩ−ＭＯＳＦＥＴの製造工程では、第１のゲート電極６を形成する前に、該第１のゲート電極６を形成するプロセスと全く同様のプロセスを用いて第２のゲート電極５を形成している。
従って、製造工程中において、ウエハの上下面を反転したり、その表面を研磨する等のプロセスを必要としていない。
【００２１】
以上説明したプロセスを通って製作された具体例１のＳＯＩ−ＭＯＳＦＥＴの制御特性について説明する。
図２は、具体例１の制御特性図である。
横軸に第２のゲート電圧（Ｖ）を表し、縦軸に実質的閾値電圧（Ｖ）を表している。
【００２２】
上記のように第２のゲート電極５（図１）は、上記シリコン層３（図１）と容量結合している。即ち、第２のゲート電極５（図１）とシリコン層３を上下の電極とし、その間に絶縁体としてのゲート酸化膜４を挟んだコンデンサーを構成している。従って、第２のゲート電極５（図１）に直流電圧を印加するとシリコン層３（図１）の表面に近い部分に正又は負の電荷が誘起される。
【００２３】
誘起される電荷の極性は、第２のゲート電極５（図１）に印加される直流電圧の反転極性となる。この第２のゲート電極５（図１）に印加される直流電圧の値を第２のゲート電圧（Ｖ）として横軸に表す。又、この半導体装置を動作させるためには、素子本来の閾値電圧にプラスして上記第２のゲート電圧（Ｖ）によって誘起される正又は負の電荷を打ち消すための電圧を第１のゲート電極６（図１）にプラスして印加しなければならない。この電圧を実質的閾値電圧（Ｖ）として縦軸に表す。図に示す通り、第２ゲート電圧（Ｖ）を増加させるに従って実質的閾値電圧は、ほぼ直線的に下降する。又、第２のゲート電圧を−３Ｖ〜＋３Ｖまで変化させると実質的閾値電圧は、絶対値にして０．１５Ｖ変化していることが分かる。
【００２４】
このことから具体例１の素子構造を持つＳＯＩ−ＭＯＳＦＥＴは、素子毎に設けられた第２のゲート電極に所定の直流電圧を印加することによって素子間の特性のばらつきを低減できることが分かる。
但し、第２のゲート電圧をあまり大きくすると、ソース７とドレイン８間にリーク電流が流れ始める。このリーク電流が流れ始める閾値を大きくするために第２のゲート電極５を図１に示す如く素子分離領域１０の近傍に配置する等の配慮が求められる。
尚、発明者の実験では、図２の測定範囲内では第２のゲート電圧に起因する不都合は、特に検出されなかった。
【００２５】
図１では、第２のゲート電極５がソース７及びドレイン８領域を囲むように一周して配置されているが、本発明は、この例に限定されるものではない。即ち、第２のゲート電極５がソース７及びドレイン８の領域を横切るように配置されても良い。但し、第２のゲート電極５が第１のゲート電極６と交叉する部分では、第１のゲート電極６は、第２のゲート電極５の上に配置されるので実質的に第１のゲート電極６としての機能を発揮しない。
【００２６】
従って、図１に示す通り、第２のゲート電極５がソース７及びドレイン８の領域を囲むようにして第１のゲート電極の両端部と交叉するように配置されると、第１のゲート電極６の機能を低下させることなく最も効率よく実質的閾値電圧を制御することができる。
【００２７】
〈具体例２〉
図３は、具体例２のＳＯＩ−ＭＯＳＦＥＴの素子構造図である。
（ａ）は、平面図である。
（ｂ）は、Ａ−Ａ断面矢視図である。
図より、具体例２のＳＯＩ−ＭＯＳＦＥＴは、基板１と、埋め込み酸化膜２と、シリコン層３と、ゲート酸化膜４と、第１のゲート電極６と、ソース７と、ドレイン８と、第２のゲート電極（Ａ）１５−１と、第２のゲート電極（Ｂ）１５−２とを有する。
【００２８】
具体例１との差異のみについて説明する。
具体例１では、第２のゲート電極５は、ソース７（図１）とドレイン８（図１）の周囲を囲んでいる。そして第１のゲート電極６と２点で交叉している。一方、本具体例では、第２のゲート電極が、第２のゲート電極（Ａ）１５−１と第２のゲート電極（Ｂ）１５−２の２個に分割されている。
【００２９】
第２のゲート電極（Ａ）１５−１と第２のゲート電極（Ｂ）１５−２は、各々第１のゲート電極６の両端側で１回交叉している。その他の部分は具体例１と全く同様なので説明を省略する。
具体例２では、第２のゲート電極（Ａ）１５−１と第２のゲート電極（Ｂ）１５−２に別々の電圧を印加して制御することができるため、制御方法に多様性を持たせることができる。ここで別々の電圧とは、異なる値の電圧は勿論のこと異なる極性の電圧であっても良い。
【００３０】
【発明の効果】
以上説明したようにシリコン層に所定の電圧を印加し、実質的閾値電圧を制御すべく、第２のゲート電極を設けることによって以下の効果を得る。
１．製造プロセスが複雑になることを回避し、且つ、実質的閾値電圧の変化量を大きくとることが可能になる。
２．又、実質的閾値電圧を加減することによってＬＳＩのスタンバイ中に実質的閾値を高くしてスタンバイ電流を減らし、ＬＳＩの動作中には、実質的閾値を低くして動作を早くする等の制御が可能になる。
３．更に、上記第２のゲート電極を複数個設けることによって制御方法に多様性を持たせることも可能になる。
【図面の簡単な説明】
【図１】具体例１のＳＯＩ−ＭＯＳＦＥＴの素子構造図である。
【図２】具体例１の制御特性図である。
【図３】具体例２のＳＯＩ−ＭＯＳＦＥＴの素子構造図である。
【図４】従来のＳＯＩ−ＭＯＳＦＥＴの素子構造図である。
【符号の説明】
１基板
２埋め込み酸化膜
３シリコン層
４ゲート酸化膜
５第２のゲート電極
６第１のゲート電極
７ソース
８ドレイン

Claims

中央部にソース及びドレイン領域が形成されているシリコン層と、該シリコン層を囲む素子分離領域と、前記ソース及びドレイン領域と前記素子分離領域との間で前記シリコン層上に絶縁膜を介して形成される閾値電圧制御用の第２のゲート電極と、前記第２のゲート電極上に絶縁膜を介して該第２のゲート電極に対して直交して形成される信号入力用の第１のゲート電極と、を含むことを特徴とするＳＯＩ−ＭＯＳＦＥＴ装置。
請求項１記載のＳＯＩ−ＭＯＳＦＥＴ装置において、
前記第２のゲート電極は、複数の制御電極から成ることを特徴とするＳＯＩ−ＭＯＳＦＥＴ装置。
請求項２記載のＳＯＩ−ＭＯＳＦＥＴ装置において、
前記各制御電極に異なる値の電圧が印加されることを特徴とするＳＯＩ−ＭＯＳＦＥＴ装置。