JP3596749B2

JP3596749B2 - CMOS image sensor

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Publication number: JP3596749B2
Application number: JP34181999A
Authority: JP
Inventors: 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1999-12-01
Filing date: 1999-12-01
Publication date: 2004-12-02
Anticipated expiration: 2019-12-01
Also published as: JP2001160619A

Description

【０００１】
【発明の属する技術分野】
本発明のＣＭＯＳイメージセンサに係わり、特に低雑音化に好適なＣＭＯＳイメージセンサの素子構造に関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとして、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２種類のイメージセンサがある。
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は現在広く実用に供されているが、光電変換部と光電変換を駆動する駆動部（すなわち周辺回路部）とは、半導体素子構造が異なるので、別々の半導体集積回路の製造工程（プロセス）によって製造されている。
【０００３】
一方、ＣＭＯＳセンサ方式のイメージセンサ（以下、単にＣＭＯＳイメージセンサともいう）においては、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化されたイメージセンサを低コストで製造できるというメリットがある。
【０００４】
他方、ＣＭＯＳセンサにはＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。これに対しては、光電変換部の出力信号をノイズキャンセラである相関二重サンプリング回路（ＣｏｒｒｅｌａｔｅＤｏｕｂｌｅＳａｍｐｌｉｎｇ回路、以下、単にＣＤＳ回路ともいう）を通すことによって、ノイズを低減している。
【０００５】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する。
図１は、従来例のＣＭＯＳイメージセンサの基本構成を示す図である。図１には、表示の簡便さのために２行２列分の画素構成を有するＣＭＯＳイメージセンサ１が表示されている。従って、実際には、例えばエリアセンサにおいては、縦横にそれぞれ所定数の画素が配列されており（すなわち、画素の所定数の行と列が形成されている）、また、例えばラインセンサにおいては、所定数の画素が１行、あるいは１列だけ配列されている。
【０００６】
各画素は、行選択トランジスタ６、リセット用トランジスタ７、アンプ用トランジスタ８及びフォトダイオード９より構成されている。フォトダイオード９のＰ側は接地されており、フォトダイオード９のＮ側は、リセット用トランジスタ７のソース電極（単に、ソースともいう）及びアンプ用トランジスタ８のゲート電極（単に、ゲートともいう）に接続されている。リセット用トランジスタ７のドレイン電極（単に、ドレインともいう）は、行選択トランジスタ６のドレイン及び基準電圧供給線１７に接続されている。基準電圧供給線１７は、図示しない基準電圧電源に接続されており、所定の電圧が供給されている。行選択トランジスタ６のソースは、アンプ用トランジスタ８のドレインに接続されている。
なお、後述するトランジスタも含めて、各トランジスタのゲート、ドレイン、ソースは、図中において、それぞれ、Ｇ，Ｄ，Ｓと表示されている。
【０００７】
各画素を駆動し、各画素（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ５、負荷トランジスタ２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ５には、所定行数の行信号出力線１５及びリセット信号出力線１６が接続されている。行信号出力線１５は、行選択トランジスタ６のゲートに接続されている。リセット信号出力線１６は、リセット用トランジスタ７のゲートに接続されている。
【０００８】
各画素列毎に負荷トランジスタ２が配置されている。図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線３に、負荷トランジスタ２のドレインが接続されている。負荷トランジスタ２のゲートは、負荷トランジスタ駆動線４に接続されている。
負荷トランジスタ２のソースは列信号出力線１０に接続されている。列信号出力線１０は、各画素列毎に配置されている。列信号出力線１０は、各画素アンプ用トランジスタ８のソースに接続されており、後述するノイズキャンセラに接続されている。
【０００９】
信号読出し用トランジスタ１４のドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されている。
【００１０】
次に、画素部の基本動作について説明する。
まず、垂直シフトレジスタ５より、ある行のリセット信号出力線１６を通してリセット用トランジスタ７のゲートに、ある電圧例えば、３．６Ｖが印加され、これによりリセット用トランジスタ７がオンする。
【００１１】
ここで、リセット用トランジスタ７のしきい値電圧が０．６Ｖとすると、フォトダイオード９のＮ型端子には、３Ｖ（＝３．６Ｖ−０．６Ｖ）の電圧がかかる。この電圧がフォトダイオード９の初期電圧となる。
【００１２】
次に、リセット信号出力線１６に印加された電圧がローレベルに切り替わり、リセット用トランジスタ７がオフになる。この状態で、光がフォトダイオード９に入射すると、フォトダイオード９には、光電効果により光の量に比例した電子ホール対が発生する。ホールはグランドの方へ逃げていき、電子がフォトダイオード９のＮ型へ行って、フォトダイオード９のＮ型端子電圧（すなわちアンプ用トランジスタ８のゲート電圧）が例えば２Ｖに下がる。
【００１３】
その後、垂直シフトレジスタ５から行信号出力線１５を通して所定の電圧が、行選択トランジスタ６のゲートに印加されて、行選択用トランジスタ６がオンし、この結果、基準電圧供給線１７を通して、行選択トランジスタ６のドレインに電圧が印加されているので、行選択トランジスタ６のソースを通して、アンプ用トランジスタ８のドレインに電圧がかかり、アンプ用トランジスタ８がオンする。
【００１４】
ここで、アンプ用トランジスタ８はソースフォロア回路になっており、列信号出力線１０の電位Ｖａｓ（＝アンプ用トランジスタ８のソース電位）が「ゲート電位（＝フォトダイオード９のＮ型端子電位）−アンプ用トランジスタ８のしきいち電圧」になるように電荷を増幅する。例えばしきいち電圧が０．６Ｖとすると、列信号出力線１０の電位は１．４Ｖになる。
【００１５】
ところで、上述のように、列信号出力線１０にかかる電位Ｖａｓはアンプ用トランジスタ８のしきい値電圧の影響を受ける。各画素のアンプ用トランジスタ８のしきい値電圧が変動しなければ、問題ないのであるが、実際にアンプ用トランジスタを構成するＭＯＳＦＥＴのしきい値電圧は、チップ内で３０ｍＶ程度ばらついているのが普通である。しきい値電圧のばらつきはそのまま列信号出力線１０の出力電圧（すなわち出力信号）のばらつき、つまりノイズになってしまう。信号のバラツキ３０ｍＶはフォトダイオード９の出力１Ｖに対して非常に大きなものになってしまう。ＣＭＯＳイメージセンサにおける固定パターン雑音のかなりの割合をこのしきい値電圧のばらつきが占めている。
【００１６】
したがって、上記のしきい値電圧のばらつきに起因する雑音を除去するために、相関２重サンプリング回路（単に、ＣＤＳ回路ともいう）を設ける。これらの方法は各種提案されており、以下にＣＤＳ回路の例をあげる。
【００１７】
図２は、相関二重サンプリング回路（ＣＤＳ回路）の一例を示す回路構成図である。入力は信号出力線１０を通して入力される。信号出力線１０は容量２２の一方に接続され、容量２２の端子Ｃ２ａは、スイッチ３２の一端ａとスイッチ３１の一端ｂに接続されている。スイッチ３２の一端ｂは、図示しない基準電圧源に接続する基準電圧供給線２３に接続されている。スイッチ３１の一端ａは容量２１の端子Ｃ１ｂとスイッチ３３の一端ｂに接続されている。容量２１の他方の端子は接地されている。スイッチ３３の端子ａは、信号読出し用トランジスタ１４のドレインに接続されており、出力が取り出される。
【００１８】
リセット用トランジスタ７をオンしてフォトダイオード９のＮ型端子を初期電圧３．０Ｖでリセットしたとき、行選択トランジスタ６もオンして、光による信号が入っていない初期信号を列信号出力線１０に出力する。このとき、列信号出力線１０の出力Ｖａｓは、３．０Ｖからアンプ用トランジスタのしきい値電圧０．６Ｖを引いた２．４Ｖとなる。
【００１９】
このときＣＤＳ回路のスイッチ３１、スイッチ３２は閉じており、スイッチ３３は開いている。基準電圧供給線２３には、例えば、３．０Ｖの基準電圧Ｖｒｅｆが供給されている。従って、この状態では、端子Ｃ２ａの電位は３．０Ｖであり、列信号線出力線１０は２．４Ｖであるから、容量２２には０．６Ｖの電位差がかかる。容量２１には、端子Ｃ１ｂの電位が３．０Ｖの基準電圧Ｖｒｅｆであるから、グランドの間に３．０Ｖがかかる。
【００２０】
次に、リセット用トランジスタ７及び行選択トランジスタ６をオフして、フォトダイオード９による電荷蓄積を行う。
電荷蓄積の後、再び行選択トランジスタ６をオンにし、これによりアンプ用トランジスタ８をオンにし、アンプ用トランジスタ８のソースより出力電圧を取り出す。このとき、ＣＤＳ回路中のスイッチ３２を開いてオフにし、スイッチ３１をオン、スイッチ３３をオフのままにする。上述したようにフォトダイオード９のＮ型端子での電位が１Ｖ下がって２．０Ｖになっていたとすると、列信号出力線１０への出力はアンプ用トランジスタ８のしきいち電圧０．６Ｖを引いた１．４Ｖとなる。
【００２１】
容量２２の列信号出力線１０側における電位の変化は、２．４Ｖ−１．４Ｖ＝１．０Ｖとなり、これはフォトダイオード９の電位変化分に等しい。このとき、容量２１の端子Ｃ１ｂにおける変化分（これは、容量２２の端子Ｃ２ａにおける変化と同じ）は、列信号出力線１０の電位の変化の（容量２２の容量Ｃ２）／（（容量２１の容量Ｃ１）＋（容量２２の容量Ｃ２））倍となる。例えば、Ｃ１＝Ｃ２＝１ｐＦとすると、変化分は０．５Ｖとなる。
【００２２】
したがって、このときの端子Ｃ１ｂの電位は３．０−０．５＝２．５Ｖとなる。フォトダイオード９のＮ型端子の変化分に比例した値のみ出しているので、アンプ用ＭＯＳＦＥＴのしきい値成分は除去されている。次に、スイッチ３１をオフ、スイッチ３３をオンにして（スイッチ３２はオフのまま）、信号読み出し用トランジスタ１４のソースにノイズがキャンセルされた信号を出力する。
【００２３】
このように、ＣＤＳ回路を通過後の信号は、フォトトランジスタの変化分に比例した成分のみであり、アンプ用トランジスタのしきいち電圧、熱雑音等が除去されており、したがって、固定パターン雑音が抑制されている。
【００２４】
【発明が解決しようとする課題】
ところで、ＣＤＳ回路でノイズをキャンセルするときに、アンプ用トランジスタのしきい値電圧は変化しないということで、上述の説明を行った。しかし現実には、ソースフォロア回路においては、トランジスタのウェルの電圧が一定で、ソースの電位が変化するために、しきいち電圧は基板バイアス効果により変化する。基板バイアス効果は、ソースとウェルの電位差が変化するときのしきい値電圧の変化として、次のような式で表わされる。
【００２５】
ΔＶｔｈ＝（２εｓ＊ｑ＊Ｎ＊ΔＶｓｂ）^１／２／（εｏｘ／Ｔｏｘ）（１）式
ここで、ΔＶｔｈ：しきい値の変化、εｓ：シリコンの誘電率、ｑ：電子の電荷、Ｎ：ウェルの不純物濃度、ΔＶｓｂ：ソースと基板間の電位差の変化、Ｔｏｘ：ゲート酸化膜厚、εｏｘ：シリコン酸化膜の誘電率をそれぞれ示す。
Ｔｏｘ＝９ｎｍ、Ｎ＝１×１０^１７ｃｍ^−３、ΔＶｓｂ＝１Ｖ、シリコンの比誘電率を１１．８、シリコン酸化膜の比誘電率を３．９８として、基板バイアスによる効果（しきい値電圧のソース基板間電圧依存性）を計算すると、次のようになる。
【００２６】
【表１】

【００２７】
出力信号が２．５Ｖから１．５Ｖに変化すると、上の表より、基板バイアス効果によるしきい値電圧の変化分は、７５３ｍＶ−５８４ｍＶ＝１５１ｍＶとなる。
基板バイアス効果によるアンプ用トランジスタのしきいち電圧の変化分が、全ての画素のアンプ用トランジスタについて同じであれば問題はないが、実際にはしきいち電圧がばらつくのと同じ原因でこの変化分もばらつく。
【００２８】
例えばＴｏｘのプロセスに起因した妥当なバラツキは１．５％程度と考えられるが、Ｔｏｘが１．５％ばらつくとすると、ΔＶｔｈも１．５％、つまり１５１×０．０１５＝２．２６ｍＶがバラツキとなる。
このバラツキはノイズとして作用する。このときの列信号出力線上でのＳ／Ｎ比は、信号が１０００ｍＶ、ノイズが２．２６ｍＶであるから、５２．９ｄＢとなる。これはＣＣＤ方式のイメージセンサのＳ／Ｎ比（５５〜６０とｄＢ）と比較して低い値であり、この改善が課題であった。
【００２９】
そこで本発明は、上記課題を解決し、ＣＭＯＳイメージセンサにおいて、画素を構成するアンプ用トランジスタの基板バイアス効果によるしきい値の変動を抑え、雑音の少ないＣＭＯＳイメージセンサを提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するための手段として、本発明のＣＭＯＳイメージセンサは、基板の表面近傍に形成された第１ウェル及び前記第１ウェルと電気的に分離された第２ウェルと、前記第１ウェル内に形成されたフォトダイオードと、前記第２ウェル内に形成され、前記フォトダイオードで光電変換された電荷を増幅するアンプ用トランジスタと、を含む画素がマトリクス状に複数配列されており、
更に、前記第１ウェルが接地され、かつ前記アンプ用トランジスタのソースと前記第２ウェルとが接続されて同電位になるようにしたことを特徴とするＣＭＯＳイメージセンサを提供しようとするものである。
また、前記アンプ用トランジスタのしきい値電圧をキャンセルして、前記フォトダイオードの電荷変化に対応した電位を出力する相関二重サンプリング回路が、前記アンプ用トランジスタのソースに接続されていることを特徴とする請求項１記載のＣＭＯＳイメージセンサを提供しようとするものである。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
ここで、本発明は、以下の考察に基づいてなされたものである。すなわち、ＣＭＯＳイメージセンサの画素を構成するアンプ用トランジスタ（なお、以下に説明するトランジスタはＭＯＳＦＥＴで構成される。）の基板バイアス効果は、ソースとウェルの電位差により、しきい値電圧ΔＶｔｈが異なることによって発生するのである。したがって、アンプ用トランジスタのソースとウェルの電位差を常に同じにできれば、基板バイアス効果の発生を防止できる。もっとも安定には、アンプ用トランジスタのソースとウェルをつないで、電位差を０とするのがよい。
【００３２】
図３は、本発明によるＣＭＯＳイメージセンサの基本構成を説明するための一画素の構成を示す図である。
なお、本発明のＣＭＯＳイメージセンサは、従来例のＣＭＯＳイメージセンサと比較して、画素部分が異なるのみで、信号取り出しの原理、駆動回路の内容などは従来例として図１において説明したものと同様であるので、煩雑さを避けるため、その説明を省略する。
【００３３】
図３において、画素は、リセット用トランジスタ７、アンプ用トランジスタ８、行選択トランジスタ６及びフォトダイオード９から構成され、これらの各端子間の接続は、アンプ用トランジスタ８のソースがウェル１０１と接続されている以外は、従来例のＣＭＯＳイメージセンサ１を構成する画素と同一である。
【００３４】
本発明のＣＭＯＳイメージセンサにおいては、その画素を構成するアンプ用トランジスタのソースとウェルが接続されているので、出力信号には基板バイアス効果が含まれず、さらにＣＤＳ回路を通して信号出力を得るので、しきい値電圧がキャンセルされて、ＭＯＳＦＥＴの構造上の特性を信号中に含まない純粋な信号を取り出すことが可能になる。
【００３５】
図３に示すように、アンプ用トランジスタ８のウェル１０１をソースとつなぐと、ウェル１０１の電位がソース電位と一緒に動くので、アンプ用トランジスタ８のウェル１０１を、他の行選択トランジスタ６及びリセット用トランジスタ７のウェルと電気的に分離して、フローティングにする必要がある。それには特殊な方法が必要になる。
以下、具体的に、アンプ用トランジスタ８のソースとウェル１０１を接続し、フローティング構造とした内容について詳細に説明する。
【００３６】
（実施例１）
図４は、本発明によるＣＭＯＳイメージセンサの素子構造の第１実施例を示す断面図である。
図４に示すように、Ｎ−型の基板１０２には、Ｐ型のウェル１０３とＰ型のウェル１０４が、距離Ｌだけ分離されてそれぞれ形成されている。
【００３７】
Ｐ型ウェル１０３には、フォトダイオード９のＮ型端子（Ｎ＋）及び接地されるＰ型端子（Ｐ＋）、行選択トランジスタ６のソース（Ｎ＋）及びドレイン（Ｎ＋）、及びリセット用トランジスタ７のソース（Ｎ＋）及びドレイン（Ｎ＋）が形成されている。
Ｐ型ウェル１０４には、アンプ用トランジスタ８のソース（Ｎ＋）及びドレイン（Ｎ＋）、及びソースをウェル１０４に接続するための領域（Ｐ＋）が形成され、ソースとウェル１０４は同電位になるように配線されている。ソース及びウェル１０４は列信号出力線１０に接続されている。
【００３８】
各部分の具体的な数値は、以下に示すとおりである。Ｎ−基板濃度は約５×１０¹⁵ｃｍ^-3である。Ｐ−ウェル１０３、１０４は、濃度が１×１０¹⁷ｃｍ^-3、深さが３μｍである。Ｎ＋は、濃度が１×１０²⁰ｃｍ^-3、深さが０．２μｍである。Ｐ＋は、濃度が１×１０²⁰ｃｍ^-3、深さが０．２μｍである。
それぞれのトランジスタのサイズは、アンプ用トランジスタ８においては、ゲート長が０．５μｍ、ゲート幅が３μｍであり、リセット用トランジスタ７においては、ゲート長が０．５μｍ、ゲート幅が１μｍであり、行選択用トランジスタ６においては、ゲート長が０．５μｍ、ゲート幅が１μｍである。
【００３９】
フォトダイオード９、リセット用トランジスタ７及び行選択トランジスタ６があるＰウェル１０３と、アンプ用トランジスタ８があるＰウェル１０４は、距離Ｌだけ離れているが、そのＬの値は２μｍである。その表面には基板よりも濃いＮ領域を設け、分離幅を狭めることも可能で、その濃度は１×１０^１７ｃｍ^−３であり、深さは０．５μｍである。
【００４０】
（実施例２）
ウェルの分離方法を実施例１のようにした場合、Ｐウェル間の距離Ｌを十分にとる必要があリ、微細化に注目すると不利であり、微細化の観点よりは、以下の構造が好ましい。
【００４１】
図５は、本発明によるＣＭＯＳイメージセンサの素子構造の第２実施例を示す断面図である。
図５に示す構造をその製造方法とともに説明する。
まず、Ｎ−基板１０２の全面に窒化膜を形成し、次いで、フィールド酸化膜１１３を形成したい部分の窒化膜を除去する。ウェル形成部の窒化膜は残しておく。
【００４２】
次に、１０００℃のウエット酸化でフィールド酸化膜１１３を形成する。フィールド酸化膜１１３の膜厚は、例えば０．３５μｍである。このとき、フィールド酸化膜の下半分の０．１７５μｍは基板の中に形成され、上半分０．１７５μｍは基板１０２から浮き上がって形成される。この後窒化膜を除去する。
【００４３】
次に、アンプ用トランジスタ用のＰウェル１１２を形成する領域の表面にアクセプタ不純物のボロン、深い領域にドナー不純物のリンをイオン注入装置により打ち込む。このときに、フィールド酸化膜１１３の下（Ｎ型層１１１を形成する部分）は、アクセプタよりもドナーが濃くなるように注入する。その注入条件は、例えばボロンは１００Ｋｅｖで、リンは４００Ｋｅｖで行う。濃度はＰウェルが１×１０¹⁷ｃｍ^-3、分離領域であるＮ型層１１１が２×１０¹⁷ｃｍ^-3程度にする。
【００４４】
同様に、リセット用トランジスタ、行選択トランジスタ及びフォトダイオード用のＰウェル１０３を、ボロンのイオン注入によって形成する。注入電圧は２００ｋｅＶであり、濃度は、１×１０^１７ｃｍ^−３である。このとき例えばリセット用トランジスタの通常Ｐウェルの深さは約１μｍになる。
その後、まずゲート電極を形成し、次にこれらのウェル１１２、１０３に必要なソース、ドレインなどの領域を形成する。アンプ用トランジスタのソースとウェル１１２は接続されている。なお図５では、ウェルの分離の様子だけを図示してある。
【００４５】
この実施例では、ドナー、アクセプタそれぞれ１回の注入により作っているが、アンプ用トランジスタのＰウェル１１２、Ｎ型層１１１（分離領域である）ともに２回以上の注入により、濃度の分布を持たせるようにしてもよい。例えば、Ｎ型層１１１は、Ｐウェル１１２の下では、濃度を１×１０^１７ｃｍ^−３とＰウェルと同じ位にしておいて、フィールド酸化膜１１３の下では別に多く注入して、濃度を２×１０^１７ｃｍ^−３としておき、横方向の分離特性を縦方向よりよりよくすることもできる。
【００４６】
このように製造すれば、ウェル１１２の部分は、活性領域でフィールド酸化膜がなくなった分だけ奥に膨らんだような形状になり、その深さＤ２は基板表面を基準にしたフィールド酸化膜の深さＤ１の約３倍、多く見積もっても４倍以下になる。ウェル１１２の深さは深いリンの注入量を増やすに応じて浅くなっていくので、ウェル１１２の深さはフィールド酸化膜の深さＤ１の４倍以下の任意の深さにできる。
【００４７】
またイオン注入により作るので、熱酸化を用いる方法に比べて横方向広がりがなく、微細化に適したフローティングウェルが可能となる。
以上本実施例の構造の特徴は、次のとおりである。
（１）ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄｉｚａｔｉｏｎｏｆＳｉｌｉｃｏｎ）分離を用いていること、
（２）アンプ用トランジスタの形成されるＰウェルの下に、周囲のＮ型よりも濃いＮ型領域を作って縦方向の分離も行っていること。
その結果、アンプ用トランジスタの形成されるＰウェルの深さが他のトランジスタ等用のウェルよりも浅くなっていること、その深さはフィールド酸化膜の深さの４倍以内となっている。
【００４８】
（実施例３）
上記の実施例２に示した素子構造においては、フィールド酸化膜による横方向分離はバーズビーク等により、横方向の必要な分離幅が大きくなる傾向がある。従って、一層微細化に好適な構造として、フィールド酸化による分離よりもより微細化できる素子分離方法としてＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）を適用する構造が好適である。
【００４９】
図６は、本発明によるＣＭＯＳイメージセンサの素子構造の第３実施例を示す断面図である。
図６に示すように、Ｎ−基板１０２に、アンプ用トランジスタ形成用のＰウェル１２１と、リセット用トランジスタなどの他素子用のＰウェル１０３が形成されている。Ｐウェル１２１の下部には、このＰウェル１２１とＰウェル１０３を分離するためのＮ型分離層１２２が形成されている。また、Ｐウェル１２１とＰウェル１０３の境界には、シリコン酸化膜の形成されたトレンチ１２０が配置されており、Ｐウェル１０３，１２１間を分離している。
【００５０】
Ｐウェル１０３及びＰウェル１２１には、実施例１に示したアンプ用トランジスタ及びそれ以外のリセット用トランジスタなどがそれぞれ形成されている。また、アンプ用トランジスタのソースとウェルは接続されている。なお、図６では、ウェル１２１、１０３間の分離の様子のみを図示してある。
【００５１】
この構造の特徴は、（１）ＳＴＩを使っており、（２）Ｐウェル１２１の深さがトレンチ１２０の深さよりも浅くなっている、（３）Ｐウェル１２１とＮ型基板１０２のＰＮ接合部のＮ型領域１２２に基板よりも濃いＮ型不純物を配置して、縦方向の分離も行っている、ことである。
【００５２】
ここで、トレンチ１２０の分離幅は０．２μｍ、深さは０．６μｍである。トレンチ１２０の中はシリコン酸化膜で埋め込む。Ｐウェル１２１の深さは０．５μｍでトレンチ１２０の深さよりも浅く、濃度は１×１０^１７ｃｍ^−３であり、横方向は完全に分離されている。それよりも深いところには、基板１０２よりも濃い例えば２×１０^１７ｃｍ^−３のＮ型分離層１２２があり、縦方向の分離を行っている。不純物の導入はイオン注入で行い、例えばボロンを１００ＫｅＶ、リンを４００ＫｅＶで注入して形成する。
【００５３】
なお、以上、各実施例においては、Ｎ−基板にＰウェルを形成するように説明したが、Ｐ−基板にＮウェルを形成する場合でも同様の効果が得られることはいうまでもない。
【００５４】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサは、基板の表面近傍に形成された第１ウェル及び前記第１ウェルと電気的に分離された第２ウェルと、前記第１ウェル内に形成されたフォトダイオードと、前記第２ウェル内に形成され、前記フォトダイオードで光電変換された電荷を増幅するアンプ用トランジスタと、を含む画素がマトリクス状に複数配列されており、更に、前記第１ウェルが接地され、かつ前記アンプ用トランジスタのソースと前記第２ウェルとが接続されて同電位になるようにしたので、画素を構成するアンプ用トランジスタの基板バイアス効果によるしきい値の変動を抑え、雑音の少ないＣＭＯＳイメージセンサを提供することができるという効果がある。
【図面の簡単な説明】
【図１】従来例のＣＭＯＳイメージセンサの基本構成を示す図である。
【図２】二重相関サンプリング回路の一例を示す回路構成図である。
【図３】本発明によるＣＭＯＳイメージセンサの基本構成を説明するための一画素の構成を示す図である。
【図４】本発明によるＣＭＯＳイメージセンサの素子構造の第１実施例を示す断面図である。
【図５】本発明によるＣＭＯＳイメージセンサの素子構造の第２実施例を示す断面図である。
【図６】本発明によるＣＭＯＳイメージセンサの素子構造の第３実施例を示す断面図である。
【符号の説明】
１−ＣＭＯＳイメージセンサ、２−負荷トランジスタ、３−基準電圧供給線、４―負荷トランジスタ駆動線、５−垂直シフトレジスタ、６−行選択トランジスタ、７−リセット用トランジスタ、８−アンプ用トランジスタ、９−フォトダイオード、１０−列信号出力線、１１−ノイズキャンセラ、１２−信号出力線、１３−水平シフトレジスタ、１４―信号読み出し用トランジスタ、１５−行信号出力線、１６−リセット信号出力線、１７−基準電圧供給線、２０−ＣＤＳ回路、２１−容量１、２２−容量２、２３−基準電圧供給線、３１−スイッチ１、３２−スイッチ２、３３−スイッチ３、１００−画素、１０１−ウェルＰ＋、１０２−基板Ｎ−、１０３−ウェルＰ−、１０４−ウェルＰ−、１０５−Ｎ型層、１１１−Ｎ型層、１１２−ウェル、１１３−フィールド酸化膜、１２０−トレンチ、１２１−ウェル、１２２−Ｎ型分離層。[0001]
BACKGROUND OF THE INVENTION
The CMOS image sensor element structure of the present invention, particularly suitable for low noise In It is related.
[0002]
[Prior art]
As a solid photoelectric conversion element, that is, a semiconductor optical image sensor, there are two types of image sensors of a CCD system and a CMOS sensor system.
A CCD image sensor (hereinafter also simply referred to as a CCD) is currently widely used in practice, but a photoelectric conversion unit and a drive unit that drives photoelectric conversion (that is, a peripheral circuit unit) have different semiconductor element structures. It is manufactured by a manufacturing process (process) of separate semiconductor integrated circuits.
[0003]
On the other hand, in a CMOS sensor type image sensor (hereinafter also simply referred to as a CMOS image sensor), a photoelectric conversion unit and a drive unit can be manufactured by almost the same process as a normal CMOS-LSI process. Therefore, there is an advantage that a downsized image sensor can be manufactured at a low cost because a photoelectric conversion unit and a driving unit can be mixed and manufactured on the same substrate.
[0004]
On the other hand, it is known that the CMOS sensor has a problem that the fixed pattern noise is larger than that of the CCD. In response to this, noise is reduced by passing the output signal of the photoelectric conversion unit through a correlated double sampling circuit (correlated double sampling circuit, hereinafter simply referred to as a CDS circuit) that is a noise canceller.
[0005]
Hereinafter, a conventional CMOS image sensor will be described in detail with reference to the accompanying drawings.
FIG. 1 is a diagram showing a basic configuration of a conventional CMOS image sensor. FIG. 1 shows a CMOS image sensor 1 having a pixel configuration of 2 rows and 2 columns for easy display. Therefore, in practice, for example, in an area sensor, a predetermined number of pixels are arranged vertically and horizontally (that is, a predetermined number of rows and columns of pixels are formed), and for example, in a line sensor, A predetermined number of pixels are arranged in one row or one column.
[0006]
Each pixel includes a row selection transistor 6, a reset transistor 7, an amplifier transistor 8, and a photodiode 9. The P side of the photodiode 9 is grounded, and the N side of the photodiode 9 is connected to the source electrode (simply referred to as source) of the reset transistor 7 and the gate electrode (simply referred to as gate) of the amplifier transistor 8. It is connected. A drain electrode (also simply referred to as a drain) of the reset transistor 7 is connected to the drain of the row selection transistor 6 and the reference voltage supply line 17. The reference voltage supply line 17 is connected to a reference voltage power source (not shown) and is supplied with a predetermined voltage. The source of the row selection transistor 6 is connected to the drain of the amplifier transistor 8.
Note that the gate, drain, and source of each transistor, including transistors to be described later, are indicated as G, D, and S in the drawing, respectively.
[0007]
A vertical shift register 5, a load transistor 2, a noise canceller 11, a signal readout transistor 14, and a horizontal shift are provided to drive each pixel, take out an output signal from each pixel (element), and output it to a signal processing circuit (not shown). A register 13 is arranged.
A predetermined number of row signal output lines 15 and reset signal output lines 16 are connected to the vertical shift register 5. The row signal output line 15 is connected to the gate of the row selection transistor 6. The reset signal output line 16 is connected to the gate of the reset transistor 7.
[0008]
A load transistor 2 is arranged for each pixel column. The drain of the load transistor 2 is connected to a reference voltage supply line 3 that is connected to a reference voltage power source (not shown) and is supplied with a predetermined reference voltage. The gate of the load transistor 2 is connected to the load transistor drive line 4.
The source of the load transistor 2 is connected to the column signal output line 10. The column signal output line 10 is arranged for each pixel column. The column signal output line 10 is connected to the source of each pixel amplifier transistor 8 and is connected to a noise canceller described later.
[0009]
The drain of the signal readout transistor 14 is connected to the noise canceller 11, the source is connected to the signal output line 12, and the gate is connected to the horizontal shift register 13.
[0010]
Next, the basic operation of the pixel unit will be described.
First, a certain voltage, for example, 3.6 V is applied from the vertical shift register 5 to the gate of the resetting transistor 7 through the reset signal output line 16 in a certain row, whereby the resetting transistor 7 is turned on.
[0011]
Here, if the threshold voltage of the reset transistor 7 is 0.6 V, a voltage of 3 V (= 3.6 V−0.6 V) is applied to the N-type terminal of the photodiode 9. This voltage becomes the initial voltage of the photodiode 9.
[0012]
Next, the voltage applied to the reset signal output line 16 is switched to a low level, and the reset transistor 7 is turned off. When light enters the photodiode 9 in this state, an electron hole pair proportional to the amount of light is generated in the photodiode 9 due to the photoelectric effect. The hole escapes toward the ground, the electrons go to the N type of the photodiode 9, and the N type terminal voltage of the photodiode 9 (that is, the gate voltage of the amplifier transistor 8) drops to 2V, for example.
[0013]
Thereafter, a predetermined voltage is applied from the vertical shift register 5 to the gate of the row selection transistor 6 through the row signal output line 15, and the row selection transistor 6 is turned on. As a result, the row selection transistor 17 is turned on through the reference voltage supply line 17. Since a voltage is applied to the drain of the transistor 6, a voltage is applied to the drain of the amplifier transistor 8 through the source of the row selection transistor 6, and the amplifier transistor 8 is turned on.
[0014]
Here, the amplifier transistor 8 is a source follower circuit, and the potential Vas of the column signal output line 10 (= source potential of the amplifier transistor 8) is “gate potential (= N-type terminal potential of the photodiode 9) − The charge is amplified so that the threshold voltage of the amplifier transistor 8 is reached. For example, if the threshold voltage is 0.6V, the potential of the column signal output line 10 is 1.4V.
[0015]
As described above, the potential Vas applied to the column signal output line 10 is affected by the threshold voltage of the amplifier transistor 8. If the threshold voltage of the amplifier transistor 8 of each pixel does not fluctuate, there is no problem, but the threshold voltage of the MOSFET that actually constitutes the amplifier transistor varies about 30 mV in the chip. It is normal. The variation in the threshold voltage becomes the variation in the output voltage (that is, the output signal) of the column signal output line 10 as it is, that is, noise. The signal variation 30 mV is very large with respect to the output 1 V of the photodiode 9. This threshold voltage variation accounts for a significant proportion of fixed pattern noise in CMOS image sensors.
[0016]
Therefore, a correlated double sampling circuit (also simply referred to as a CDS circuit) is provided in order to remove noise due to the variation in the threshold voltage. Various methods have been proposed, and examples of CDS circuits will be given below.
[0017]
FIG. 2 is a circuit configuration diagram showing an example of a correlated double sampling circuit (CDS circuit). The input is input through the signal output line 10. The signal output line 10 is connected to one end of the capacitor 22, and the terminal C <b> 2 a of the capacitor 22 is connected to one end a of the switch 32 and one end b of the switch 31. One end b of the switch 32 is connected to a reference voltage supply line 23 connected to a reference voltage source (not shown). One end a of the switch 31 is connected to the terminal C1b of the capacitor 21 and one end b of the switch 33. The other terminal of the capacitor 21 is grounded. The terminal a of the switch 33 is connected to the drain of the signal reading transistor 14 and an output is taken out.
[0018]
When the reset transistor 7 is turned on and the N-type terminal of the photodiode 9 is reset at an initial voltage of 3.0 V, the row selection transistor 6 is also turned on, and an initial signal that does not contain a light signal is applied to the column signal output line 10. Output to. At this time, the output Vas of the column signal output line 10 is 2.4V obtained by subtracting the threshold voltage 0.6V of the amplifier transistor from 3.0V.
[0019]
At this time, the

switches

31 and 32 of the CDS circuit are closed and the switch 33 is open. For example, a reference voltage Vref of 3.0 V is supplied to the reference voltage supply line 23. Therefore, in this state, the potential of the terminal C2a is 3.0V, and the column signal line output line 10 is 2.4V. 22 Requires a potential difference of 0.6V. Since the potential of the terminal C1b is the reference voltage Vref of 3.0V, the capacitor 21 is applied with 3.0V between the grounds.
[0020]
Next, the reset transistor 7 and the row selection transistor 6 The The charge is accumulated by the photodiode 9 after being turned off.
After the charge accumulation, the row selection transistor 6 is turned on again, thereby turning on the amplifier transistor 8 and the amplifier transistor. 8 Take the output voltage from the source. At this time, the switch 32 in the CDS circuit is opened and turned off, the switch 31 is turned on, and the switch 33 is kept off. As described above, if the potential at the N-type terminal of the photodiode 9 is lowered to 1V by 2.0V, the output to the column signal output line 10 is obtained by subtracting the threshold voltage of 0.6V from the amplifier transistor 8. 1.4V.
[0021]
The change in potential on the column signal output line 10 side of the capacitor 22 is 2.4 V−1.4 V = 1.0 V, which is equal to the change in potential of the photodiode 9. At this time, the change at the terminal C1b of the capacitor 21 (this is the same as the change at the terminal C2a of the capacitor 22) is the change in the potential of the column signal output line 10 (capacitance C2 of the capacitor 22) / ((capacitor 21 (Capacitance C1) + (capacitance C2 of capacity 22)). For example, if C1 = C2 = 1 pF, the amount of change is 0.5V.
[0022]
Therefore, the potential of the terminal C1b at this time is 3.0−0.5 = 2.5V. Since only a value proportional to the change of the N-type terminal of the photodiode 9 is output, the threshold component of the amplifier MOSFET is removed. Next, the switch 31 is turned off and the switch 33 is turned on (the switch 32 remains off), and a signal in which noise is canceled is output to the source of the signal readout transistor 14.
[0023]
In this way, the signal after passing through the CDS circuit is only a component proportional to the change amount of the phototransistor, and the threshold voltage, thermal noise, etc. of the amplifier transistor are removed, so that the fixed pattern noise is suppressed. Has been.
[0024]
[Problems to be solved by the invention]
By the way, the above description has been made because the threshold voltage of the amplifier transistor does not change when noise is canceled by the CDS circuit. However, in reality, in the source follower circuit, since the voltage of the well of the transistor is constant and the potential of the source changes, the threshold voltage changes due to the substrate bias effect. The substrate bias effect is expressed by the following equation as a change in threshold voltage when the potential difference between the source and the well changes.
[0025]
ΔVth = (2εs * q * N * ΔVsb) ^1/2 / (Εox / Tox) Equation (1)
Where ΔVth: change in threshold, εs: dielectric constant of silicon, q: charge of electrons, N: impurity concentration in well, ΔVsb: change in potential difference between source and substrate, Tox: gate oxide film thickness, εox : Indicates the dielectric constant of the silicon oxide film.
Tox = 9 nm, N = 1 × 10 ¹⁷ cm ^-3 , ΔVsb = 1V, the relative dielectric constant of silicon is 11.8, the relative dielectric constant of the silicon oxide film is 3.98, and the effect of the substrate bias (the dependency of the threshold voltage on the source-substrate voltage) is calculated as follows: become that way.
[0026]
[Table 1]

[0027]
When the output signal changes from 2.5 V to 1.5 V, the threshold voltage change due to the substrate bias effect is 753 mV−584 mV = 151 mV from the table above.
There is no problem if the threshold voltage variation of the amplifier transistor due to the substrate bias effect is the same for all pixel amplifier transistors, but this variation is also caused by the same cause that the threshold voltage varies in practice. It varies.
[0028]
For example, reasonable variation due to the Tox process is considered to be about 1.5%, but if Tox varies by 1.5%, ΔVth is also 1.5%, that is, 151 × 0.015 = 2.26 mV. It becomes.
This variation acts as noise. The S / N ratio on the column signal output line at this time is 52.9 dB because the signal is 1000 mV and the noise is 2.26 mV. This is a low value compared with the S / N ratio (55 to 60 and dB) of the CCD type image sensor, and this improvement has been a problem.
[0029]
Accordingly, the present invention solves the above-described problems, and in a CMOS image sensor, a CMOS image sensor with less noise by suppressing fluctuations in threshold due to a substrate bias effect of an amplifier transistor constituting a pixel. The The purpose is to provide.
[0030]
[Means for Solving the Problems]
As means for achieving the above object, the CMOS image sensor of the present invention comprises: A first well formed near the surface of the substrate, a second well electrically isolated from the first well, and formed in the first well A photodiode; Formed in the second well, Photodiode A plurality of pixels including a transistor for amplifier that amplifies the photoelectrically converted electric charge in a matrix ,
Further, the first well is grounded, and the source of the amplifier transistor and the second well are connected to have the same potential. It is an object of the present invention to provide a CMOS image sensor characterized by the above.
Also, A correlated double sampling circuit that cancels the threshold voltage of the amplifier transistor and outputs a potential corresponding to a change in charge of the photodiode is connected to the source of the amplifier transistor. The CMOS image sensor according to claim 1 is provided.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
Here, the present invention has been made based on the following considerations. That is, the substrate bias effect of the amplifier transistor (the transistor described below is configured by a MOSFET) constituting the pixel of the CMOS image sensor is that the threshold voltage ΔVth varies depending on the potential difference between the source and the well. It is generated by. Therefore, if the potential difference between the source and well of the amplifier transistor can always be the same, the occurrence of the substrate bias effect can be prevented. Most stably, the potential difference should be zero by connecting the source and well of the amplifier transistor.
[0032]
FIG. 3 is a diagram showing the configuration of one pixel for explaining the basic configuration of the CMOS image sensor according to the present invention.
The CMOS image sensor of the present invention differs from the conventional CMOS image sensor only in the pixel portion, and the principle of signal extraction, the contents of the drive circuit, etc. are the same as those described in FIG. Therefore, the description is omitted to avoid complication.
[0033]
In FIG. 3, the pixel includes a reset transistor 7, an amplifier transistor 8, a row selection transistor 6, and a photodiode 9. The connection between these terminals is such that the source of the amplifier transistor 8 is connected to the well 101. Except for the above, it is the same as the pixels constituting the conventional CMOS image sensor 1.
[0034]
In the CMOS image sensor of the present invention, since the source and well of the amplifier transistor constituting the pixel are connected, the output signal does not include the substrate bias effect, and further, the signal output is obtained through the CDS circuit. The threshold voltage is canceled, and it becomes possible to extract a pure signal that does not include the structural characteristics of the MOSFET in the signal.
[0035]
As shown in FIG. 3, when the well 101 of the amplifier transistor 8 is connected to the source, the potential of the well 101 moves together with the source potential, so that the well 101 of the amplifier transistor 8 is connected to the other row selection transistor 6 and the reset. It is necessary to be electrically separated from the well of the transistor 7 for use and float. This requires a special method.
Hereinafter, the contents of the floating structure in which the source of the amplifier transistor 8 and the well 101 are connected will be described in detail.
[0036]
(Example 1)
FIG. 4 is a sectional view showing a first embodiment of the element structure of a CMOS image sensor according to the present invention.
As shown in FIG. 4, a P-type well 103 and a P-type well 104 are formed on an N− type substrate 102 separated by a distance L, respectively.
[0037]
The P-type well 103 includes an N-type terminal (N +) and a grounded P-type terminal (P +) of the photodiode 9, a source (N +) and a drain (N +) of the row selection transistor 6, and a source of the reset transistor 7. (N +) and drain (N +) are formed.
A source (N +) and a drain (N +) of the amplifier transistor 8 and a region (P +) for connecting the source to the well 104 are formed in the P-type well 104 so that the source and the well 104 have the same potential. Wired to The source and well 104 are connected to the column signal output line 10.
[0038]
Specific numerical values of each part are as shown below. N-substrate concentration is about 5 × 10 ¹⁵ cm ^-3 It is. P-

wells

103 and 104 have a concentration of 1 × 10 ¹⁷ cm ^-3 The depth is 3 μm. N + has a concentration of 1 × 10 ²⁰ cm ^-3 The depth is 0.2 μm. P + has a concentration of 1 × 10 ²⁰ cm ^-3 The depth is 0.2 μm.
The size of each transistor is such that the amplifier transistor 8 has a gate length of 0.5 μm and a gate width of 3 μm. Oh In this case, the gate length is 0.5 μm and the gate width is 1 μm. In the row selection transistor 6, the gate length is 0.5 μm and the gate width is 1 μm.
[0039]
The P well 103 having the photodiode 9, the reset transistor 7 and the row selection transistor 6 and the P well 104 having the amplifier transistor 8 are separated by a distance L, and the value of L is 2 μm. An N region that is darker than the substrate is provided on the surface, and the separation width can be narrowed. The concentration is 1 × 10 ¹⁷ cm ^-3 And the depth is 0.5 μm.
[0040]
(Example 2)
When the well separation method is the same as in Example 1, it is necessary to take a sufficient distance L between the P wells, which is disadvantageous when focusing on miniaturization. From the viewpoint of miniaturization, the following structure is preferable. .
[0041]
FIG. 5 is a sectional view showing a second embodiment of the element structure of the CMOS image sensor according to the present invention.
The structure shown in FIG. 5 will be described together with its manufacturing method.
First, a nitride film is formed on the entire surface of the N-substrate 102, and then a field oxide film 113 A portion of the nitride film to be formed is removed. The nitride film in the well forming part is left.
[0042]
Next, a field oxide film 113 is formed by wet oxidation at 1000 ° C. The film thickness of the field oxide film 113 is, for example, 0.35 μm. At this time, 0.175 μm of the lower half of the field oxide film is formed in the substrate, and 0.175 μm of the upper half is formed to float from the substrate 102. Thereafter, the nitride film is removed.
[0043]
Next, on the surface of the region where the P well 112 for the amplifier transistor is formed Acceptor Impurity boron, deep donor Impurity phosphorus is implanted by an ion implantation apparatus. At this time, under the field oxide film 113 (the portion where the N-type layer 111 is formed) Acceptor than donor Inject so that becomes dark. For example, boron is 100 Kev and phosphorus is 400 Kev. Concentration is 1 × 10 for P well ¹⁷ cm ^-3 The N-type layer 111 which is an isolation region is 2 × 10 ¹⁷ cm ^-3 To a degree.
[0044]
Similarly, a reset transistor, a row selection transistor, and a P well 103 for a photodiode are formed by boron ion implantation. The injection voltage is 200 keV and the concentration is 1 × 10 ¹⁷ cm ^-3 It is. At this time, for example, the depth of the normal P well of the resetting transistor is about 1 μm.
After that, first, a gate electrode is formed, and then regions such as a source and a drain necessary for the

wells

112 and 103 are formed. The source of the amplifier transistor and the well 112 are connected. In FIG. 5, only the state of well separation is shown.
[0045]
In this embodiment, each donor and acceptor is formed by one injection, but both the P well 112 and the N-type layer 111 (which is an isolation region) of the amplifier transistor have a concentration distribution by two or more injections. You may make it let. For example, the N-type layer 111 has a concentration of 1 × 10 under the P well 112. ¹⁷ cm ^-3 And the same well as the P well, another large amount is implanted under the field oxide film 113, and the concentration is 2 × 10. ¹⁷ cm ^-3 It is also possible to improve the separation characteristics in the horizontal direction than in the vertical direction.
[0046]
If manufactured in this way, the portion of the well 112 has a shape that swells to the back as much as the field oxide film disappears in the active region, and its depth D2 is the depth of the field oxide film based on the substrate surface. It is about 3 times the length D1, and less than 4 times at most. Since the depth of the well 112 becomes shallow as the amount of deep phosphorus implanted increases, the depth of the well 112 can be set to an arbitrary depth not more than four times the depth D1 of the field oxide film.
[0047]
In addition, since it is formed by ion implantation, it does not spread in the lateral direction as compared with a method using thermal oxidation, and a floating well suitable for miniaturization is possible.
The characteristics of the structure of the present embodiment are as follows.
(1) Using LOCOS (Local Oxidation of Silicon) separation,
(2) An N-type region darker than the surrounding N-type is formed under the P-well in which the amplifier transistor is formed, and vertical separation is also performed.
As a result, the depth of the P well in which the amplifier transistor is formed is shallower than that of other transistors and the like, and the depth is within four times the depth of the field oxide film.
[0048]
Example 3
In the element structure shown in Example 2 above, the lateral isolation by the field oxide film tends to increase the required isolation width in the lateral direction due to bird's beaks or the like. Therefore, as a structure suitable for further miniaturization, a structure in which STI (Shallow Trench Isolation) is applied as an element isolation method capable of further miniaturization rather than isolation by field oxidation is preferable.
[0049]
FIG. 6 is a sectional view showing a third embodiment of the element structure of the CMOS image sensor according to the present invention.
As shown in FIG. 6, an N-substrate 102 is formed with a P well 121 for forming an amplifier transistor and a P well 103 for another element such as a reset transistor. Below the P well 121, an N-type isolation layer 122 for separating the P well 121 and the P well 103 is formed. In addition, a trench 120 in which a silicon oxide film is formed is disposed at the boundary between the P well 121 and the P well 103 to separate the

P wells

103 and 121 from each other.
[0050]
In the P well 103 and the P well 121, the amplifier transistor described in the first embodiment and other reset transistors are formed, respectively. The source and well of the amplifier transistor are connected. In FIG. 6, only the state of separation between the

wells

121 and 103 is shown.
[0051]
The features of this structure are (1) using STI, (2) the depth of the P well 121 is shallower than the depth of the trench 120, and (3) a PN junction between the P well 121 and the N-type substrate 102. That is, an N-type impurity that is deeper than the substrate is disposed in the N-type region 122 of the portion, and vertical separation is also performed.
[0052]
Here, the isolation width of the trench 120 is 0.2 μm and the depth is 0.6 μm. The trench 120 is filled with a silicon oxide film. The depth of the P well 121 is 0.5 μm, which is shallower than the depth of the trench 120, and the concentration is 1 × 10. ¹⁷ cm ^-3 And the lateral direction is completely separated. Deeper than that, it is darker than the substrate 102, for example 2 × 10. ¹⁷ cm ^-3 N-type separation layer 122 is used for vertical separation. Impurities are introduced by ion implantation. For example, boron is implanted at 100 KeV and phosphorus is implanted at 400 KeV.
[0053]
As described above, in each of the embodiments, the P-well is formed on the N-substrate. However, it goes without saying that the same effect can be obtained even when the N-well is formed on the P-substrate.
[0054]
【The invention's effect】
As described above, the CMOS image sensor of the present invention is A first well formed near the surface of the substrate, a second well electrically isolated from the first well, and formed in the first well A photodiode; Formed in the second well, Photodiode A plurality of pixels including a transistor for amplifier that amplifies the photoelectrically converted electric charge in a matrix , Further, the first well is grounded, and the source of the amplifier transistor and the second well are connected to have the same potential. Therefore, there is an effect that it is possible to provide a CMOS image sensor with less noise by suppressing the fluctuation of the threshold due to the substrate bias effect of the amplifier transistor constituting the pixel.
[Brief description of the drawings]
FIG. 1 is a diagram showing a basic configuration of a conventional CMOS image sensor.
FIG. 2 is a circuit configuration diagram showing an example of a double correlation sampling circuit.
FIG. 3 is a diagram showing a configuration of one pixel for explaining a basic configuration of a CMOS image sensor according to the present invention.
FIG. 4 is a cross-sectional view showing a first embodiment of a device structure of a CMOS image sensor according to the present invention.
FIG. 5 is a cross-sectional view showing a second embodiment of the element structure of the CMOS image sensor according to the present invention.
FIG. 6 is a sectional view showing a third embodiment of the element structure of the CMOS image sensor according to the present invention.
[Explanation of symbols]
1-CMOS image sensor, 2-load transistor, 3-reference voltage supply line, 4-load transistor drive line, 5-vertical shift register, 6-row selection transistor, 7-reset transistor, 8-amplifier transistor, 9 -Photodiode, 10-column signal output line, 11-noise canceller, 12-signal output line, 13-horizontal shift register, 14-signal readout transistor, 15-row signal output line, 16-reset signal output line, 17- Reference voltage supply line, 20-CDS circuit, 21-capacity 12, 22-capacitance 2, 23-reference voltage supply line, 31-switch 1, 32-switch 2, 33-switch 3, 100-pixel, 101-well P + 102-substrate N-, 103-well P-, 104-well P-, 105-N type layer, 111-N type layer, 112- E le, 113- field oxide film, 120- trench, 121- well, 122-N-type isolation layer.

Claims

A first well formed near the surface of the substrate, a second well electrically isolated from the first well, a photodiode formed in the first well, and formed in the second well; A plurality of pixels including an amplifier transistor for amplifying the charge photoelectrically converted by the photodiode , and arranged in a matrix ;
Further, the CMOS image sensor is characterized in that the first well is grounded and the source of the amplifier transistor and the second well are connected to have the same potential .

A correlated double sampling circuit that cancels a threshold voltage of the amplifier transistor and outputs a potential corresponding to a change in charge of the photodiode is connected to a source of the amplifier transistor. The CMOS image sensor according to claim 1.