JP3597084B2

JP3597084B2 - Receiver circuit and method for reducing power consumption of receiver circuit

Info

Publication number: JP3597084B2
Application number: JP19855899A
Authority: JP
Inventors: 義昭北村
Original assignee: 日本電気エンジニアリング株式会社
Priority date: 1999-07-13
Filing date: 1999-07-13
Publication date: 2004-12-02
Anticipated expiration: 2019-07-13
Also published as: JP2001028545A

Description

【０００１】
【発明の属する技術分野】
この発明は、ＡＭＩ信号を受信する受信回路に関し、特に、消費電力を低減することのできるＡＭＩ信号受信回路に関する。
【０００２】
【従来の技術】
近年、ＩＳＤＮ（Integrated Services Digital Network）端末等を使用して、画像、音声等のデータ量の多いデータを短時間で送受信できるようになっている。かかるＩＳＤＮ端末等には、ＡＭＩ（Alternate Mark Inversion）符号化されたデジタル信号を受信するためのＡＭＩ信号受信回路を備えている。最近では、端末全体の消費電力を抑えるため、ＡＭＩ信号受信回路においても消費電力を低減する工夫がなされている。このようなＡＭＩ信号受信回路の消費電力を低減する技術が、特開平６−８５９５８号公報及び特開平６−１３２９８７号公報にて開示されている。
【０００３】
まず、特開平６−８５９５８号公報に記載のＳインターフェースのレシーバ回路を、図７に示す。図示するように、このレシーバ回路は、パルストランス２１０と、基準電圧入力端子２１１と、分圧抵抗２１２と、正側コンパレータ２１３と、負側コンパレータ２１４と、ウェイクアップ回路２１５と、から構成される。
【０００４】
パルストランス２１０は、網終端装置から供給されるＡＭＩ符号化された３値レベル（＋、−、０）の信号（以下、ＡＭＩ信号）を受信し、正パルス及び負パルスを交互に出力する。
分圧抵抗２１２は、基準電圧入力端子２１１から供給された基準電圧を分圧して、パルストランス２１０の片端の電圧レベルＶｂと、正側コンパレータ２１３に供給する正成分の基準信号レベル＋Ｖｔｈと、負側コンパレータ２１４に供給する負成分の基準信号レベル−Ｖｔｈと、を設定する。
【０００５】
正側コンパレータ２１３は、パルストランス２１０から正パルスを受信したときに、出力レベルを「０」から「１」に変化させる。
負側コンパレータ２１４は、パワーダウン機能を備え、パルストランス２１０から負パルスを受信したときに、出力レベルを「０」から「１」に変化させる。ウェイクアップ回路２１５は、負側コンパレータ２１４がパワーダウン時に、正側コンパレータ２１３が信号を受信すると、負側コンパレータ２１４のパワーダウンを解除する。
【０００６】
このレシーバ回路は、２つのコンパレータのうち、一方のコンパレータにパワーダウン機能を持たせ、パワーダウンさせることにより、消費電力を低減することができる。
【０００７】
また、特開平６−１３２９８７号公報に記載の通信制御用半導体装置を、図８に示す。図示するように、この通信制御用半導体装置は、受信用信号線２２１，２２２と、第１のレシーバ２２３と、第２のレシーバ２２４と、内部回路２２５と、発振器２２６と、レシーバ制御装置２２７と、から構成されている。
【０００８】
第１のレシーバ２２３は、応答速度が速く且つ高精度であり、受信用信号線２２１と２２２を介して送信されてきたＡＭＩ伝送波形信号からなる回線データを受信し、受信データを出力する。
第２のレシーバ２２４は、応答速度が遅く且つ精度が低く、受信用信号線２２１と２２２を介して送信されてきたＡＭＩ伝送波形信号からなる回線データを受信し、受信データを出力する。
発振器２２６は、第１のレシーバ２２３から出力された受信データを処理する内部回路２２５を動作させるためのクロック信号ＣＫを生成する。
【０００９】
レシーバ制御装置２２７は、第１のレシーバ２２３が受信データを出力しているか否かに基づいて、受信状態であるか着信待機状態であるかを判別する。この判別で、受信状態であると判別すると、第１のレシーバ２２３と内部回路２２５を動作可能にさせると共に発振器２２６がクロック信号ＣＫを生成し、第２のレシーバ２２４を動作停止状態にさせる。一方、着信待機中であると判別すると、第２のレシーバ２２４を動作可能にさせ、第１のレシーバ２２３と内部回路２２５を動作停止状態にさせると共に発振器２２６がクロック信号ＣＫの生成を停止する。
【００１０】
この装置において、第１のレシーバ２２３は、応答速度が速く高精度である分だけ消費電力も大きい、一方、第２のレシーバ２２４は、応答速度が遅く精度が低い分だけ消費電力も小さい。従って、着信待機中に装置全体の消費電力は、通常の受信状態の消費電力より第１のレシーバ２２３と内部回路２２５の消費電力分だけ低減することができる。
【００１１】
【発明が解決しようとする課題】
上述のように、特開平６−８５９５８号公報に記載のレシーバ回路は、着信待機時に、一方のコンパレータをパワーダウンさせて消費電力を低減し、着信時（通信時）に、コンパレータのパワーダウンを解除する。このため、着信待機中の消費電力を低減することはできるが、着信時の消費電力を低減することができない。
【００１２】
また、特開平６−１３２９８７号公報に記載の通信制用半導体装置は、着信待機中に、消費電力の少ないレシーバを動作させ、着信時に、消費電力の多いレシーバを動作させる。このため、着信待機中の消費電力を低減することができるが、着信時（通信時）の消費電力を着信待機時と同程度に消費電力を低減することができない。
【００１３】
この発明は、上記実状に鑑みてなされたもので、着信待機時及び着信時（通信時）の消費電力をも低減することができる受信回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点に係る受信回路は、
ＡＭＩ符号化信号を受信し、該ＡＭＩ符号化信号の正極性パルスを検出して、第１の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする第１の検出回路と、
ＡＭＩ符号化信号を受信し、該ＡＭＩ符号化信号の負極性パルスを検出して、第２の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする第２の検出回路と、
前記第１の検出回路が出力した第１の検出信号と前記第２の検出回路が出力した第２の検出信号とに基づいて、検出回路を所定期間パワーダウンさせるための制御信号を生成し、生成した制御信号を前記第１の検出回路が第１の検出信号を出力しているタイミングでは前記第２の検出回路に、前記第２の検出回路が第２の検出信号を出力しているタイミングでは、前記第１の検出回路に供給する制御信号生成回路と、
から構成されることを特徴とする。
【００１５】
この発明によれば、第１の検出回路は、ＡＭＩ符号化信号を受信し、ＡＭＩ符号化信号の正極性パルスを検出して、第１の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする。第２の検出回路は、ＡＭＩ符号化信号を受信し、該ＡＭＩ符号化信号の負極性パルスを検出して、第２の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする。制御信号生成回路は、第１の検出回路が出力した第１の検出信号と第２の検出回路が出力した第２の検出信号とに基づいて、検出回路を所定期間パワーダウンさせるための制御信号を生成し、生成した制御信号を第１の検出回路が第１の検出信号を出力しているタイミングでは第２の検出回路に、第２の検出回路が第２の検出信号を出力しているタイミングでは、第１の検出回路に供給する。このように、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウン状態となり、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウン状態となる。この結果、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００１６】
前記制御信号生成回路は、前記第１と第２の検出回路のうち、制御信号が供給されている方の検出回路の出力端の電圧を所定レベルに固定する手段を備えてもよい。この場合、パワーダウンしているいずれかの検出回路の出力信号の信号レベルを安定させることにより、受信回路の誤動作を防止することができる。
【００１７】
前記制御信号生成回路は、
前記第１の検出回路が出力した第１の検出信号と前記第２の検出回路が出力した第２の検出信号とを受信し、前記制御信号を生成する制御信号生成手段と、
前記制御信号生成手段が生成した制御信号を、前記第１の検出回路と前記第２の検出回路との何れか一方に選択して供給する選択手段と、
を備えてもよい。この場合、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウンし、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウンするため、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００１８】
前記制御信号生成回路は、
前記第１の検出回路が出力した第１の検出信号及び前記第２の検出回路が出力した第２の検出信号のレベル変化を検出し、所定の微分パルス信号を生成する微分パルス生成手段と、
前記微分パルス生成手段が生成した微分パルス信号のパルス幅を引き延ばし、所定のパルス幅の前記制御信号を生成するパルス幅伸張手段と、
前記パルス幅伸張手段が生成した制御信号を、前記第１の検出回路が第１の検出信号を出力中に、前記第２の検出回路へ供給し、前記第２の検出回路が第２の検出信号を出力中に、前記第１の検出回路へ供給する制御信号供給手段と、
を備えてもよい。この場合、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウンし、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウンするため、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００１９】
前記パルス幅伸張手段は、前記第１の検出回路が出力する第１の検出信号及び前記第２の検出回路が出力する第２の検出信号のパルス幅よりも短いパルス幅の前記制御信号を生成してもよい。この場合、第１及び第２の検出回路がパワーダウンからパワーオンの状態に遷移して安定するまでの時間を確保することができる。
【００２０】
上記目的を達成するため、この発明の第２の観点に係る受信回路の消費電力低減方法は、
受信しているＡＭＩ符号化信号の正極性パルスを検出し、所定の検出信号を出力する第１の検出回路部を駆動させる第１の駆動ステップと、
受信しているＡＭＩ符号化信号の負極性パルスを検出し、所定の検出信号を出力する第２の検出回路部を駆動させる第２の駆動ステップと、
前記第１の駆動ステップにて駆動された第１の検出回路部が出力する検出信号と前記第２の駆動ステップにて駆動された第２の検出回路部が出力する検出信号とに基づいて、第１の検出回路部及び第２の検出回路部のいずれかの動作を停止させる制御信号を生成する生成ステップと、
前記生成ステップにて生成された制御信号を、前記第１の駆動ステップにて駆動された第１の検出回路部が検出信号を出力しているタイミングでは前記第２の検出回路に、前記第２の駆動ステップにて駆動された第２の検出回路部が検出信号を出力しているタイミングでは前記第１の検出回路に供給する制御ステップと、
を備えることを特徴とする。
【００２１】
この発明によれば、第１の駆動ステップは、受信しているＡＭＩ符号化信号の正極性パルスを検出し、所定の検出信号を出力する第１の検出回路部を駆動させる。第２の駆動ステップは、受信しているＡＭＩ符号化信号の負極性パルスを検出し、所定の検出信号を出力する第２の検出回路部を駆動させる。生成ステップは、第１の駆動ステップにて駆動された第１の検出回路部が出力する検出信号と第２の駆動ステップにて駆動された第２の検出回路部が出力する検出信号とに基づいて、第１の検出回路部及び第２の検出回路部のいずれかの駆動を停止させる制御信号を生成する。制御ステップは、生成ステップにて生成された制御信号を、第１の駆動ステップにて駆動された第１の検出回路部が検出信号を出力しているタイミングでは第２の検出回路に、第２の駆動ステップにて駆動された第２の検出回路部が検出信号を出力しているタイミングでは第１の検出回路に供給する。このように、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウン状態となり、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウン状態となる。この結果、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態にかかる受信回路について図面を参照して説明する。
【００２３】
（第１の実施の形態）
まず、この発明の第１の実施の形態にかかる受信回路について、図１を参照して説明する。図１は、第１の実施の形態にかかる受信回路の一例を示す回路図である。
【００２４】
図示するように、この受信回路は、コンパレータ１，２と、入力端子３と、基準電圧入力端子４，５と、出力端子７，８と、クロック信号入力端子９と、パワーダウン信号発生回路１００と、から構成される。
【００２５】
コンパレータ１は、正入力端子（非反転入力端子）が入力端子３と接続され、また、負入力端子（反転入力端子）が基準電圧入力端子４と接続されている。
正入力端子が接続された入力端子３には、ＡＭＩ（ＡｌｔｅｒｎａｔｅＭａｒｋＩｎｖｅｒｓｉｏｎ）符号化された３値レベル（＋、−、０）の信号（以下、「ＡＭＩ信号」という）が入力される。また、負入力端子が接続された基準電圧入力端子４には、基準電圧＋Ｖｒが印加される。
【００２６】
コンパレータ１は、正入力端子に入力されるＡＭＩ信号の電圧と負入力端子に印加される基準電圧＋Ｖｒとを比較し、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより高い時に、ハイレベル（論理１レベル）の信号を出力する。コンパレータ１の出力端子は、この受信回路の出力端子７と、パワーダウン信号発生回路１００の正極性入力端子１０と、に接続されている。
【００２７】
また、コンパレータ１は、パワーダウン機能を備え、その制御端子に、パワーダウンモードを指示するパワーダウン信号が供給された時に、オフし、その消費電力を大幅に低下させる。このとき、出力端子の信号レベルは、不定（オープン状態）となるが、後述するパワーダウン信号発生回路１００のＮＭＯＳトランジスタ２０により、ローレベル（論理０レベル）に固定される。
【００２８】
コンパレータ２は、コンパレータ１と反対に、正入力端子が基準電圧入力端子５と接続され、また、負入力端子が入力端子３と接続されている。正入力端子が接続された基準電圧入力端子５には、基準電圧−Ｖｒが印加される。コンパレータ２は、正入力端子に印加される基準電圧−Ｖｒと負入力端子に入力されるＡＭＩ信号の電圧とを比較し、ＡＭＩ信号の電圧が基準電圧−Ｖｒより低い時に、ハイレベルの信号を出力する。コンパレータ２の出力端子は、この受信回路の出力端子８と、パワーダウン信号発生回路１００の負極性入力端子１１と、に接続されている。
【００２９】
また、コンパレータ２も、コンパレータ１と同様にパワーダウン機能を備え、制御端子にパワーダウン信号が供給された時に、オフする。このとき、出力端子の信号レベルは、不定となるが、後述するＮＭＯＳトランジスタ２１により、ローレベルに固定される。
【００３０】
パワーダウン信号発生回路１００は、ＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタ２０，２１と、ＡＮＤ回路２８，２９と、ＯＲ回路３０，３１と、エッジ検出回路４０と、シフトレジスタ５０と、クロック信号入力端子９と、から構成されている。
【００３１】
ＮＭＯＳトランジスタ２０は、ゲートが負極性入力端子１１に接続され、電流路の一端（ソース）が接地され、電流路の他端（ドレイン）が正極性入力端子１０を介してＯＲ回路３０及びＡＮＤ回路２８に接続されている。ゲートが接続された負極性入力端子１１には、上述のコンパレータ２の出力信号が供給される。すなわち、ＮＭＯＳトランジスタ２０は、コンパレータ２がハイレベルの信号を出力した時に、ローレベルの信号を正極性入力端子１０を介してＯＲ回路３０及びＡＮＤ回路２８に供給する。
【００３２】
ＮＭＯＳトランジスタ２１は、ゲートが正極性入力端子１０に接続され、電流路の一端（ソース）が接地され、電流路の他端（ドレイン）が負極性入力端子１１を介してＯＲ回路３０及びＡＮＤ回路２９に接続されている。
すなわち、ＮＭＯＳトランジスタ２１は、コンパレータ１がハイレベルの信号を出力した時に、ローレベルの信号を負極性入力端子１１を介してＯＲ回路３０及びＡＮＤ回路２９に供給する。
【００３３】
ＯＲ回路３０は、一方の入力端が正極性入力端子１０に接続され、他方の入力端が負極性入力端子１１に接続され、出力端Ａ１が、エッジ検出回路４０の入力端に接続されている。
ＯＲ回路３０は、正極性入力端子１０及び負極性入力端子１１の信号レベルの論理和をとり、エッジ検出回路４０の入力端に供給する。すなわち、ＯＲ回路３０は、正極性入力端子１０及び負極性入力端子１１のいずれかの信号レベルがハイレベルの時に、ハイレベルの信号をエッジ検出回路４０の入力端に供給する。
【００３４】
エッジ検出回路４０は、２段のＤフリップフロップ回路（ＤＦＦ）とＡＮＤ回路とから構成される。エッジ検出回路４０は、一方の入力端がＯＲ回路３０の出力端Ａ１に接続され、他方の入力端がクロック信号入力端子９に接続され、出力端Ａ２がシフトレジスタ５０に接続されている。なお、他方の入力端が接続されるクロック信号入力端子９には、ＡＭＩ信号よりも周波数の高い所定のクロック信号ＣＬＫが供給される。
【００３５】
具体的に説明すると、１段目のＤＦＦは、Ｄ入力がＯＲ回路３０の出力端Ａ１に接続され、Ｃ入力がクロック信号入力端子９に接続され、Ｑ出力が２段目のＤＦＦのＤ入力及びＡＮＤ回路の一方の入力に接続されている。２段目のＤＦＦは、Ｃ入力がクロック信号入力端子９に接続され、反転Ｑ出力がＡＮＤ回路の他方の入力に接続されている。ＡＮＤ回路は、出力がシフトレジスタ５０に接続されている。
【００３６】
つまり、１段目のＤＦＦは、供給されるクロック信号ＣＬＫに同期して、ＯＲ回路３０から出力されるハイレベルの信号を検出して、非反転出力端子から２段目のＤＦＦとＡＮＤ回路に出力する。また、２段目のＤＦＦは、クロック信号ＣＬＫに同期して、１段目のＤＦＦから供給された信号を検出して、反転出力端子からＡＮＤ回路に出力する。そして、ＡＮＤ回路は、１段目のＤＦＦ及び２段目のＤＦＦが出力した信号レベルの論理積をとり、シフトレジスタ５０に出力する。
すなわち、エッジ検出回路４０は、ＯＲ回路３０の出力端Ａ１の信号レベルががローレベルからハイレベルに立ち上がる際のエッジを検出し、出力端Ａ２を介してハイレベルの信号をシフトレジスタ５０に供給する。
【００３７】
シフトレジスタ５０は、多段のＤフリップフロップ回路（ＤＦＦ）から構成される。シフトレジスタ５０は、一方の入力端がエッジ検出回路４０の出力端Ａ２に接続され、他方の入力端がクロック信号入力端子９に接続され、出力端Ａ２がＯＲ回路３１の１つの入力端に接続されている。なお、エッジ検出回路４０の出力端Ａ２は、ＯＲ回路３１の１つの入力端にも接続されている。
【００３８】
具体的に説明すると、１段目のＤＦＦは、Ｄ入力がエッジ検出回路４０の出力端Ａ２に接続され、Ｃ入力がクロック信号入力端子９に接続され、Ｑ出力が２段目のＤＦＦのＤ入力及びＯＲ回路３１の入力に接続されている。２段目以降のＤＦＦは、Ｄ入力が前段のＤＦＦのＱ出力に接続され、Ｃ入力がクロック信号入力端子９に接続され、Ｑ出力が次段のＤＦＦのＤ入力及びＯＲ回路３１の入力に接続されている。
【００３９】
つまり、１段目のＤＦＦは、供給されるクロック信号ＣＬＫに同期して、エッジ検出回路４０から出力される信号をシフトして、２段目のＤＦＦに供給すると共にＯＲ回路３１の１つの入力に供給する。２段目以降のＤＦＦは、クロック信号ＣＬＫに同期して、前段のＤＦＦから供給された信号をシフトして、次段のＤＦＦに供給すると共にＯＲ回路３１の１つの入力に供給する。このように、前段のＤＦＦが次段のＤＦＦに信号を順次シフトして出力すると共に、各ＤＦＦがＯＲ回路３１の入力にそれぞれの信号を出力する。
すなわち、シフトレジスタ５０は、エッジ検出回路４０から出力されるハイレベル等の信号を順次シフトしながら、ＯＲ回路３１の各入力に供給する。
【００４０】
ＯＲ回路３１は、複数の入力端のうち１つの入力端が、エッジ検出回路４０の出力端Ａ２と接続され、他の入力端がシフトレジスタ５０を構成している各ＤＦＦのＱ出力に接続され、出力端Ａ３が、ＡＮＤ回路２８，２９の各一方の入力端に接続されている。
ＯＲ回路３１は、各入力端から入力される信号レベルの論理和をとり、ＡＮＤ回路２８，２９の入力端に供給する。すなわち、ＯＲ回路３１は、シフトレジスタ５０を構成している各ＤＦＦの個数等により定まるパルス幅の長い信号を生成し、ＡＮＤ回路２８，２９の入力端に出力する。
【００４１】
ＡＮＤ回路２８は、一方の入力端が正極性入力端子１０と接続され、他方の入力端がＯＲ回路３１の出力端Ａ３に接続され、出力端がコンパレータ２の制御入力端に接続されている。
ＡＮＤ回路２８は、正極性入力端子１０を介して入力されるコンパレータ１が出力する信号レベルと、ＯＲ回路３１の出力端Ａ３から出力される信号レベルとの論理積をとり、コンパレータ２の制御入力端に出力する。すなわち、ＡＮＤ回路２８は、コンパレータ１がハイレベルの信号を出力し、かつ、ＯＲ回路３１の出力端Ａ３からハイレベルの信号が出力されている時に、パワーダウンモードを指示するパワーダウン信号（ハイレベル信号）をコンパレータ２に供給する。
【００４２】
ＡＮＤ回路２９は、一方の入力端が負極性入力端子１１と接続され、他方の入力端がＯＲ回路３１の出力端Ａ３に接続され、出力端がコンパレータ１の制御入力端に接続されている。
ＡＮＤ回路２９は、負極性入力端子１１を介して入力されるコンパレータ２が出力する信号レベルと、ＯＲ回路３１の出力端Ａ３から出力される信号レベルとの論理積をとり、コンパレータ１の制御入力端に出力する。すなわち、ＡＮＤ回路２９は、コンパレータ２がハイレベルの信号を出力し、かつ、ＯＲ回路３１の出力端Ａ３からハイレベルの信号が出力されている時に、パワーダウンモードを指示するパワーダウン信号（ハイレベル信号）をコンパレータ１に供給する。
【００４３】
次に、この発明の第１の実施の形態に係る受信回路の動作を、図２を参照して具体的に説明する。図２は、受信回路の動作を説明するためのタイミングチャートである。
ここで、理解を容易にするため、入力端子３から入力したＡＭＩ信号が取り得る３つの状態に分けて、受信回路の動作を説明する。３つの状態とは、ＡＭＩ信号が正極性パルスの状態、無信号（パルスなし）の状態、そして、負極性パルスの状態である。
以下、簡略的に、ＡＭＩ信号の電圧が、基準電圧＋Ｖｒより大（Ｔ１１区間）、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ１２区間）、基準電圧＋Ｖｒより小（Ｔ１３区間）、の３つの区間に順次移行した場合を一例として順に説明する。
【００４４】
（ＡＭＩ信号が基準電圧＋Ｖｒより大）
まず、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒより大（Ｔ１１区間）の場合について説明する。
【００４５】
コンパレータ１は、入力端子３から供給された図２（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子４から供給された基準電圧＋Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより大きいため、コンパレータ１は、図２（ｂ）に示すハイレベルの信号を、検出信号として出力端子７と、正極性入力端子１０を介してＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図２（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００４６】
ＮＭＯＳトランジスタ２１は、ゲートに検出信号（ハイレベル信号）が印加されることによってオン状態になり、コンパレータ２の出力端子に接続された信号ライン（出力端子８等）の信号レベルをグランドに固定する。
そして、ＯＲ回路３０には、正極性入力端子１０からハイレベルの信号が供給され、負極性入力端子１１からローレベルの信号が供給される。
【００４７】
ＯＲ回路３０は、供給されたハイレベルの信号とローレベルの信号とから、論理和をとり、図２（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してエッジ検出回路４０に供給する。
【００４８】
エッジ検出回路４０は、一方の入力端からＯＲ回路３０が出力したハイレベルの信号を入力し、他方の入力端からクロック入力端子９を介して図２（ｅ）に示すクロック信号ＣＬＫを入力する。そして、エッジ検出回路４０は、クロック信号ＣＬＫの立ち上がりに同期した図２（ｆ）に示す１クロック幅の微分パルス信号を生成して、出力端Ａ２を介してシフトレジスタ５０及びＯＲ回路３１に供給する。
【００４９】
シフトレジスタ５０の多段のＤＦＦは、エッジ検出回路４０が出力した微分パルス信号と、クロック入力端子９を介したクロック信号ＣＬＫとをそれぞれ入力し、入力した微分パルス信号を次段のＤＦＦにシフトすると共に、ＯＲ回路３１に供給する。
そして、ＯＲ回路３１の各入力端には、エッジ検出回路４０が出力した微分パルス信号とシフトレジスタ５０の各ＤＦＦが出力した微分パルス信号とが順次供給される。
【００５０】
ＯＲ回路３１は、各入力端から入力した信号レベルの論理和をとり、図２（ｇ）に示す所定のパルス幅のハイレベルの信号を生成して、出力端Ａ３を介してＡＮＤ回路２８、２９に供給する。
【００５１】
ＡＮＤ回路２８は、一方の入力端から正極性入力端子１０を介した図２（ｂ）に示すハイレベルの信号を入力し、他方の入力端から図２（ｇ）に示すハイレベルの信号を入力する。そして、ＡＮＤ回路２８は、これらの論理積をとり、図２（ｉ）に示すハイレベルの信号を生成し、パワーダウンモードを指示するパワーダウン信号としてコンパレータ２に供給する。
【００５２】
コンパレータ２は、制御端子を介してＡＮＤ回路２８から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ２は、図２（ｋ）に示すように、ＡＮＤ回路２８からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００５３】
一方、ＡＮＤ回路２９は、一方の入力端から負極性入力端子１１を介した図２（ｃ）に示すローレベルの信号が供給されているため、図２（ｈ）に示すローレベルの信号を生成し、コンパレータ１に供給することとなる。このため、ＡＭＩ信号からハイレベルの信号を検出しているコンパレータ１は、動作を継続する。
【００５４】
なお、コンパレータがパワーダウンすると、通常そのコンパレータの出力は不安定になる。しかし、この場合、コンパレータ１が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２１がオン状態となり、コンパレータ２の出力レベルは、グランドに固定されている。このため受信回路は、本来の動作を損なうことがない。
【００５５】
（ＡＭＩ信号が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ１２区間）の場合について説明する。
【００５６】
ＡＭＩ信号が、基準電圧＋Ｖｒより大から、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上の状態に移行すると、コンパレータ１は、ＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下となるため、図２（ｂ）に示すローレベルの信号を、出力端子７と、正極性入力端子１０を介してＮＭＯＳトランジスタ２１のゲートとに供給する。一方、コンパレータ２は、ＡＭＩ信号の電圧が、依然として基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図２（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００５７】
ＮＭＯＳトランジスタ２１は、今までゲートに印加されていたハイレベルの信号に代わって、ローレベルの信号が印加されることにより、オフ状態に移行する。これ以降、コンパレータ２の出力端子から出力される信号がこの受信回路の出力端子８を介して出力される。
【００５８】
ＡＮＤ回路２８は、一方の入力端から正極性入力端子１０を介した図２（ｂ）に示すローレベルの信号が供給されるようになるため（他方の入力端からもローレベルの信号が供給される）、図２（ｉ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、パワーダウン状態となっていたコンパレータ２は、図２（ｋ）に示すように、動作を再開する。
【００５９】
一方、ＡＮＤ回路２９が、一方の入力端等から図２（ｃ）に示すローレベルの信号が供給され、図２（ｈ）に示すローレベルの信号を生成してコンパレータ１に供給するため、コンパレータ１は、動作を継続する。
【００６０】
（ＡＭＩ信号が基準電圧−Ｖｒより小）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧−Ｖｒより小（Ｔ１３区間）の場合について説明する。
【００６１】
コンパレータ２は、入力端子３から供給された図２（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子５から供給された基準電圧−Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧−Ｖｒより小さいため、コンパレータ２は、図２（ｃ）に示すハイレベルの信号を、検出信号として出力端子８と、負極性入力端子１１を介してＮＭＯＳトランジスタ２０のゲートとに供給する。
一方、コンパレータ１は、ＡＭＩ信号の電圧が、基準電圧入力端子４から供給された基準電圧＋Ｖｒより小さいため、図２（ｂ）に示すローレベルの信号を、出力端子７等に供給する。
【００６２】
ＮＭＯＳトランジスタ２０は、ゲートに検出信号（ハイレベル信号）が印加されることによってオン状態になり、コンパレータ１の出力端子に接続された信号ライン（出力端子７等）の信号レベルをグランドに固定する。
そして、ＯＲ回路３０には、負極性入力端子１１からハイレベルの信号が供給され、正極性入力端子１０からローレベルの信号が供給される。
【００６３】
ＯＲ回路３０は、図２（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してエッジ検出回路４０に供給する。エッジ検出回路４０は、クロック信号ＣＬＫの立ち上がりに同期した図２（ｆ）に示す１クロック幅の微分パルス信号を生成して、シフトレジスタ５０及びＯＲ回路３１に供給する。
シフトレジスタ５０の多段のＤＦＦは、入力した微分パルス信号を次段のＤＦＦにシフトすると共に、ＯＲ回路３１に供給する。ＯＲ回路３１は、図２（ｇ）に示す所定のパルス幅のハイレベルの信号を生成して、ＡＮＤ回路２８、２９に供給する。
【００６４】
ＡＮＤ回路２９は、一方の入力端から図２（ｃ）に示すハイレベルの信号を入力し、他方の入力端から図２（ｇ）に示すハイレベルの信号を入力するため、図２（ｈ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ１に供給する。
コンパレータ１は、制御端子を介してＡＮＤ回路２９から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ１は、図２（ｊ）に示すように、ＡＮＤ回路２９からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００６５】
一方、ＡＮＤ回路２８は、一方の入力端から図２（ｂ）に示すローレベルの信号が供給されているため、図２（ｉ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、ＡＭＩ信号から負極性を検出しているコンパレータ２は、動作を継続する。
【００６６】
なお、コンパレータ２が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２０がオン状態となり、コンパレータ１の出力レベルは、グランドに固定されている。このため受信回路は、本来の動作を損なうことがない。
【００６７】
上記説明したように、この実施の形態の受信回路は、コンパレータ１がＡＭＩ信号の正極性を検出している状態では、コンパレータ２がパワーダウン状態となり、また、コンパレータ２がＡＭＩ信号の負極性を検出している状態では、コンパレータ１がパワーダウン状態となる。また、コンパレータ１，２がそれぞれパワーダウン状態となっていても、ＮＭＯＳトランジスタ２０，２１により各出力信号がローレベルに固定される。
この結果、ＡＭＩ信号を受信している、通常の通信時においてもその動作が損なわれることなく消費電力を低減することができる。
【００６８】
この発明の受信回路は、順次供給されるＡＭＩ信号を正常に受信できるようにするため、コンパレータ１，２がパワーダウンからパワーオンの状態に遷移して安定するまでの時間を考慮することが望ましい。具体的には、コンパレータ１のパワーダウン状態を、コンパレータ２の出力信号が、ハイレベルからローレベルに変化（戻る）する前に解除することが望ましく、同様に、コンパレータ２のパワーダウン状態を、コンパレータ１の出力信号がハイレベルからローレベルに変化（戻る）する前に解除することが望ましい。
【００６９】
上記説明した第１の実施の形態にかかる受信回路では、パワーダウン信号発生回路１００にクロック信号を必要としたが、クロック信号を必要としない回路構成とすることも可能である。
（第２の実施の形態）
以下、クロック信号を必要としないパワーダウン信号発生回路を備えるこの発明の第２の実施の形態にかかる受信回路について、図３を参照して説明する。図３は、第２の実施の形態にかかる受信回路の一例を示す回路図である。
【００７０】
図示するように、この受信回路は、コンパレータ１，２と、入力端子３と、基準電圧入力端子４，５と、出力端子７，８と、パワーダウン信号発生回路１１０と、から構成される。なお、コンパレータ１，２、入力端子３、基準電圧入力端子４，５、及び、出力端子７，８の構成は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００７１】
パワーダウン信号発生回路１１０は、ＮＭＯＳトランジスタ２０，２１と、ＡＮＤ回路２８，２９と、ＯＲ回路３０と、微分回路６０と、単安定マルチバイブレータ７０と、から構成される。なお、ＮＭＯＳトランジスタ２０，２１、ＡＮＤ回路２８，２９、及び、ＯＲ回路３０の構成は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００７２】
微分回路６０は、例えば、インバータと遅延回路とＡＮＤ回路とから構成される。微分回路６０は、入力端がＯＲ回路３０の出力端Ａ１に接続され、出力端が単安定マルチバイブレータ７０の入力端に接続されている。
微分回路６０は、ＯＲ回路３０の出力端Ａ１の信号レベルががローレベルからハイレベルに立ち上がる際のエッジを検出し、出力端Ａ４を介してハイレベルの信号を単安定マルチバイブレータ７０に供給する。
【００７３】
単安定マルチバイブレータ７０は、例えば、ＯＲ回路とコンデンサと抵抗とインバータとから構成される。単安定マルチバイブレータ７０は、入力端が微分回路６０の出力端Ａ４に接続され、出力端がＡＮＤ回路２８，２９の入力端に接続されている。
単安定マルチバイブレータ７０は、微分回路６０から入力した信号のパルス幅を引き延ばし、コンデンサの容量等から定まるパルス幅の長い信号をＡＮＤ回路２８，２９の入力端に出力する。
【００７４】
次に、この発明の第２の実施の形態に係る受信回路の動作を、図４を参照して具体的に説明する。図４は、受信回路の動作を説明するためのタイミングチャートである。ここで、理解を容易にするため、入力端子３から入力したＡＭＩ信号が取り得る３つの状態に分けて、受信回路の動作を説明する。
以下、第１の実施の形態での説明と同様に、ＡＭＩ信号の電圧が、基準電圧＋Ｖｒより大（Ｔ２１区間）、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ２２区間）、基準電圧＋Ｖｒより小（Ｔ２３区間）、の３つの区間に順次移行した場合を一例として順に説明する。
【００７５】
（ＡＭＩ信号が基準電圧＋Ｖｒより大）
まず、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒより大（Ｔ２１区間）の場合について説明する。
コンパレータ１は、入力端子３から供給された図４（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子４から供給された基準電圧＋Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより大きいため、コンパレータ１は、図４（ｂ）に示すハイレベルの信号を、検出信号として出力端子７と、ＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図４（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００７６】
ＮＭＯＳトランジスタ２１は、ゲートに検出信号（ハイレベル信号）が印加されることによってオン状態になり、コンパレータ２の出力端子に接続された信号ライン（出力端子８等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、供給されたハイレベルの信号とローレベルの信号とから、論理和をとり、図４（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介して微分回路６０に供給する。
【００７７】
微分回路６０は、ＯＲ回路３０が出力した信号のローレベルからハイレベルに変化する立ち上がりを検出し、図４（ｅ）に示す微分パルス信号を生成して、出力端Ａ４を介して単安定マルチバイブレータ７０に供給する。
単安定マルチバイブレータ７０は、微分パルス信号を入力すると、パルス幅を引き延ばし、図４（ｆ）に示す所定のパルス幅のハイレベルの信号を生成して、出力端Ａ５を介してＡＮＤ回路２８、２９に供給する。
【００７８】
ＡＮＤ回路２８は、一方の入力端から図４（ｂ）に示すハイレベルの信号を入力し、他方の入力端から図４（ｆ）に示すハイレベルの信号を入力する。そして、ＡＮＤ回路２８は、これらの論理積をとり、図４（ｈ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ２に供給する。
【００７９】
コンパレータ２は、制御端子を介してこのパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ２は、図４（ｊ）に示すように、ＡＮＤ回路２８からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００８０】
一方、ＡＮＤ回路２９は、一方の入力端から図４（ｃ）に示すローレベルの信号が供給されているため、図４（ｇ）に示すローレベルの信号を生成し、コンパレータ１に供給することとなる。このため、ＡＭＩ信号からハイレベルの信号を検出しているコンパレータ１は、動作を継続する。
【００８１】
なお、第１の実施の形態と同様に、コンパレータ１が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２１がオン状態となり、コンパレータ２の出力レベルが、グランドに固定されているため受信回路は、本来の動作を損なうことがない。
【００８２】
（ＡＭＩ信号が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ２２区間）の場合について説明する。
【００８３】
ＡＭＩ信号が、基準電圧＋Ｖｒより大から、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上の状態に移行すると、コンパレータ１は、ＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下となるため、図４（ｂ）に示すローレベルの信号を、出力端子７とＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、依然として基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図４（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００８４】
ＮＭＯＳトランジスタ２１は、ゲートにローレベルの信号が印加されることになり、オフ状態に移行する。これ以降、コンパレータ２の出力端子から出力される信号がこの受信回路の出力端子８を介して出力される。
ＡＮＤ回路２８は、一方の入力端から図４（ｂ）に示すローレベルの信号が供給されるようになるため、図４（ｈ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、パワーダウン状態となっていたコンパレータ２は、図４（ｊ）に示すように、動作を再開する。
【００８５】
一方、ＡＮＤ回路２９は、一方の入力端等から依然として図４（ｃ）に示すローレベルの信号が供給されているため、図４（ｇ）に示すローレベルの信号を生成し、コンパレータ１に供給することとなる。このため、コンパレータ１は、動作を継続する。
【００８６】
（ＡＭＩ信号が基準電圧−Ｖｒより小）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧−Ｖｒより小（Ｔ２３区間）の場合について説明する。
【００８７】
コンパレータ２は、入力端子３から供給された図４（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子５から供給された基準電圧−Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧−Ｖｒより小さいため、コンパレータ２は、図４（ｃ）に示すハイレベルの信号を、検出信号として出力端子８とＮＭＯＳトランジスタ２０のゲートとに供給する。
一方、コンパレータ１は、ＡＭＩ信号の電圧が、基準電圧入力端子４から供給された基準電圧＋Ｖｒより小さいため、図４（ｂ）に示すローレベルの信号を、出力端子７等に供給する。
【００８８】
ＮＭＯＳトランジスタ２０は、オン状態になり、コンパレータ１の出力端子に接続された信号ライン（出力端子７等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、図４（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介して微分回路６０に供給する。微分回路６０は、図４（ｅ）に示す微分パルス信号を生成して、単安定マルチバイブレータ７０に供給する。
単安定マルチバイブレータ７０は、入力した微分パルス信号のパルス幅を引き延ばし、図４（ｆ）に示す所定のパルス幅のハイレベルの信号を生成して、ＡＮＤ回路２８、２９に供給する。
【００８９】
ＡＮＤ回路２９は、一方の入力端から図４（ｃ）に示すハイレベルの信号を入力し、他方の入力端から図４（ｆ）に示すハイレベルの信号を入力するため、図４（ｇ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ１に供給する。
コンパレータ１は、制御端子を介してＡＮＤ回路２９から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ１は、図４（ｉ）に示すように、ＡＮＤ回路２９からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００９０】
一方、ＡＮＤ回路２８が、一方の入力端から図４（ｂ）に示すローレベルの信号が供給され、図４（ｈ）に示すローレベルの信号を生成して、コンパレータ２に供給するため、ＡＭＩ信号から負極性を検出しているコンパレータ２は、動作を継続する。
【００９１】
なお、コンパレータ２が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２０がオン状態となり、コンパレータ１の出力レベルは、グランドに固定されているため、受信回路は、本来の動作を損なうことがない。
【００９２】
上記説明したように、この第２の実施の形態に係る受信回路は、第１の実施の形態で必要としていたクロック信号（ＣＬＫ）を必要としない構成のパワーダウン信号発生回路を使用しても、第１の実施の形態と全く同様の効果が得られる。
【００９３】
上記説明した第２の実施の形態にかかる受信回路では、パワーダウン信号発生回路１１０を微分回路と単安定マルチバイブレータとから構成したが、この構成に限らずに、パルス幅制御回路から構成されるパワーダウン信号発生回路とすることも可能である。
（第３の実施の形態）
以下、パルス幅制御回路から構成されるパワーダウン信号発生回路を備えるこの発明の第３の実施の形態にかかる受信回路について、図５を参照して説明する。図５は、第３の実施の形態にかかる受信回路の一例を示す回路図である。
【００９４】
図示するように、この受信回路は、コンパレータ１，２と、入力端子３と、基準電圧入力端子４，５と、出力端子７，８と、パワーダウン信号発生回路１２０と、から構成される。なお、コンパレータ１，２、入力端子３、基準電圧入力端子４，５、及び、出力端子７，８は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００９５】
パワーダウン信号発生回路１２０は、ＮＭＯＳトランジスタ２０，２１と、ＡＮＤ回路２８，２９と、ＯＲ回路３０と、パルス幅制御回路８０と、から構成される。なお、ＮＭＯＳトランジスタ２０，２１、ＡＮＤ回路２８，２９、及び、ＯＲ回路３０の構成は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００９６】
パルス幅制御回路８０は、ＮＭＯＳトランジスタ２２と、インバータ２３，２４と、抵抗２５と、コンデンサ２６と、ＡＮＤ回路２７と、から構成される。
パルス幅制御回路８０は、入力端がＯＲ回路３０の出力端Ａ１に接続され、出力端Ａ８がＡＮＤ回路２８，２９の各一方の入力端に接続されている。
【００９７】
具体的に説明すると、抵抗２５は、一端がＯＲ回路３０の出力端Ａ１等に接続され、もう一端が、ＮＭＯＳトランジスタ２２のドレイン等に接続されている。インバータ２３は、入力端がＯＲ回路３０の出力端Ａ１等に接続され、出力端がＮＭＯＳトランジスタ２２のゲートに接続されている。ＮＭＯＳトランジスタ２２は、ソースが接地され、ゲートがインバータ２３の出力端に接続され、ドレインがインバータ２４の入力端等に接続されている。コンデンサ２６は、一端が接地され、もう一端がインバータ２４の入力端等に接続されている。インバータ２４は、入力端が抵抗２５等の一端等に接続され、出力端Ａ７がＡＮＤ回路２７の一方の入力端に接続されている。ＡＮＤ回路２７は、一方の入力端がインバータ２４の出力端Ａ７に接続され、他方の入力端がＯＲ回路３０の出力端Ａ１等に接続され、出力端Ａ８がＡＮＤ回路２８，２９の各一方の入力端に接続されている。
すなわち、パルス幅制御回路８０は、ＯＲ回路３０の出力端Ａ１から供給された信号のパルス幅を引き延ばして、所定のパルス幅の信号をＡＮＤ回路２８，２９に出力する。
【００９８】
次に、この発明の第３の実施の形態に係る受信回路の動作を、図６を参照して具体的に説明する。図６は、受信回路の動作を説明するためのタイミングチャートである。ここで、理解を容易にするため、入力端子３から入力したＡＭＩ信号が取り得る３つの状態に分けて、受信回路の動作を説明する。
以下、第１の実施の形態での説明と同様に、ＡＭＩ信号の電圧が、基準電圧＋Ｖｒより大（Ｔ３１区間）、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ３２区間）、基準電圧＋Ｖｒより小（Ｔ３３区間）、の３つの区間に順次移行した場合を一例として順に説明する。
【００９９】
（ＡＭＩ信号が基準電圧＋Ｖｒより大）
まず、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒより大（Ｔ３１区間）の場合について説明する。
コンパレータ１は、入力端子３から供給された図６（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子４から供給された基準電圧＋Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより大きいため、コンパレータ１は、図６（ｂ）に示すハイレベルの信号を、検出信号として出力端子７と、ＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図６（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【０１００】
ＮＭＯＳトランジスタ２１は、オン状態になり、コンパレータ２の出力端子に接続された信号ライン（出力端子８等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、供給されたハイレベルの信号とローレベルの信号とから、論理和をとり、図６（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してパルス幅制御回路８０に供給する。
【０１０１】
パルス幅制御回路８０にＯＲ回路３０から送られた信号が供給されると、インバータ２４の入力端Ａ６には、ＯＲ回路３０が出力した信号のローレベルからハイレベルに変化する立ち上がりを始点として、抵抗２５とコンデンサ２６の時定数により電圧が上昇する図６（ｅ）に示す波形信号が入力される。インバータ２４は、入力端Ａ６から入力した信号が自己のしきい値電圧を超えるまで、図６（ｆ）に示すようにハイレベルの信号を出力し、入力した信号が自己のしきい値電圧を超えると、ローレベルの信号を出力端Ａ７を介してＡＮＤ回路２７の一方の入力端に供給する。
【０１０２】
ＡＮＤ回路２７は、一方の入力端から図６（ｄ）に示すハイレベルの信号を入力し、他方の入力端から図６（ｆ）に示すハイレベルからローレベルに変化する信号を入力する。そして、ＡＮＤ回路２７は、これらの論理積をとり、図６（ｇ）に示すハイレベルの信号を生成して、出力端Ａ８を介してＡＮＤ回路２８、２９に供給する。
【０１０３】
ＡＮＤ回路２８は、一方の入力端から図６（ｂ）に示すハイレベルの信号を入力し、他方の入力端から図６（ｇ）に示すハイレベルの信号を入力する。そして、これらの論理積をとり、図６（ｉ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ２に供給する。
コンパレータ２は、制御端子を介してこのパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ２は、図６（ｋ）に示すように、ＡＮＤ回路２８からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【０１０４】
一方、ＡＮＤ回路２９が、一方の入力端から図６（ｃ）に示すローレベルの信号が供給され、図６（ｈ）に示すローレベルの信号を生成し、コンパレータ１に供給するため、ＡＭＩ信号からハイレベルの信号を検出しているコンパレータ１は、動作を継続する。
【０１０５】
なお、第１の実施の形態と同様にコンパレータ１が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２１がオン状態となり、コンパレータ２の出力レベルは、グランドに固定されているため受信回路は、本来の動作を損なうことがない。
【０１０６】
（ＡＭＩ信号が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ３２区間）の場合について説明する。
【０１０７】
ＡＭＩ信号が、基準電圧＋Ｖｒより大から、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上の状態に移行すると、コンパレータ１は、ＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下となるため、図６（ｂ）に示すローレベルの信号を、出力端子７とＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、依然として基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図６（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【０１０８】
ＮＭＯＳトランジスタ２１は、ゲートにローレベルの信号が印加されることになり、オフ状態に移行する。これ以降、コンパレータ２の出力端子から出力される信号がこの受信回路の出力端子８を介して出力される。
ＡＮＤ回路２８は、一方の入力端から図６（ｂ）に示すローレベルの信号が供給されるようになるため、図６（ｉ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、パワーダウン状態となっていたコンパレータ２は、図６（ｋ）に示すように、動作を再開する。
一方、ＡＮＤ回路２９が、一方の入力端等から図６（ｃ）に示すローレベルの信号が供給され、図６（ｈ）に示すローレベルの信号を生成し、コンパレータ１に供給するため、コンパレータ１は、動作を継続する。
【０１０９】
（ＡＭＩ信号が基準電圧−Ｖｒより小）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧−Ｖｒより小（Ｔ３３区間）の場合について説明する。
【０１１０】
コンパレータ２は、入力端子３から供給された図６（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子５から供給された基準電圧−Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧−Ｖｒより小さいため、コンパレータ２は、図６（ｃ）に示すハイレベルの信号を、検出信号として出力端子８とＮＭＯＳトランジスタ２０のゲートとに供給する。
一方、コンパレータ１は、ＡＭＩ信号の電圧が、基準電圧入力端子４から供給された基準電圧＋Ｖｒより小さいため、図６（ｂ）に示すローレベルの信号を、出力端子７等に供給する。
【０１１１】
ＮＭＯＳトランジスタ２０は、オン状態になり、コンパレータ１の出力端子に接続された信号ライン（出力端子７等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、図６（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してパルス幅制御回路８０に供給する。パルス幅制御回路８０のＡＮＤ回路２７は、図６（ｇ）に示すハイレベルの信号を生成して、出力端Ａ８を介してＡＮＤ回路２８、２９に供給する。
【０１１２】
ＡＮＤ回路２９は、一方の入力端から図６（ｄ）に示すハイレベルの信号を入力し、他方の入力端から図６（ｆ）に示すハイレベルの信号を入力するため、図６（ｈ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ１に供給する。
コンパレータ１は、制御端子を介してＡＮＤ回路２９から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ１は、図６（ｊ）に示すように、ＡＮＤ回路２９からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【０１１３】
一方、ＡＮＤ回路２８が、一方の入力端から図６（ｂ）に示すローレベルの信号が供給され、図６（ｉ）に示すローレベルの信号を生成して、コンパレータ２に供給するため、ＡＭＩ信号から負極性を検出しているコンパレータ２は、動作を継続する。
【０１１４】
なお、コンパレータ２が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２０がオン状態となり、コンパレータ１の出力レベルは、グランドに固定されているため、受信回路は、本来の動作を損なうことがない。
【０１１５】
上記説明したように、この発明の第３の実施の形態に係る受信回路は、第２の実施の形態の構成と異なるパルス幅制御回路から構成されるパワーダウン信号発生回路を使用しても、第１の実施の形態と全く同様の効果が得られる。
【０１１６】
なお、この発明は上記実施の形態に限定されず、種々の変形が可能である。
例えば、パワーダウン信号発生回路１２０のパルス幅制御回路８０を図３に示す回路を使用したが、使用するパルス幅制御回路８０は、これに限定されずに任意であり、ＯＲ回路３０が出力した信号Ａ１の立ち上がりを始点とし、任意のパルス幅を作成することができる回路構成であれば任意に変更可能である。
【０１１７】
【発明の効果】
以上説明したように、この発明によれば、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる受信回路の一例を示す回路図である。
【図２】本発明の第１の実施の形態にかかる受信回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施の形態にかかる受信回路の一例を示す回路図である。
【図４】本発明の第２の実施の形態にかかる受信回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第３の実施の形態にかかる受信回路の一例を示す回路図である。
【図６】本発明の第３の実施の形態にかかる受信回路の動作を説明するためのタイミングチャートである。
【図７】従来のレシーバ回路の構成を示す図である。
【図８】従来の通信制御用半導体装置の構成を示す図である。
【符号の説明】
１、２コンパレータ
３ＡＭＩ信号入力端子
４、５基準電圧入力端子
７、８出力端子
２０、２１Ｎチャネル型ＭＯＳトランジスタ
２３、２４インバータ
２５抵抗
２６容量
２７、２８、２９ＡＮＤ回路
３０、３１ＯＲ回路
４０エッジ検出回路
５０シフトレジスタ
６０微分回路
７０単安定マルチバイブレータ
８０パルス幅制御回路
１００、１１０、１２０パワーダウン信号発生回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a receiving circuit that receives an AMI signal, and more particularly to an AMI signal receiving circuit that can reduce power consumption.
[0002]
[Prior art]
2. Description of the Related Art In recent years, it has become possible to transmit and receive a large amount of data such as images and sounds in a short time by using an ISDN (Integrated Services Digital Network) terminal or the like. Such an ISDN terminal or the like includes an AMI (Alternate Mark Inversion) encoded AMI signal receiving circuit for receiving a digital signal. Recently, in order to suppress the power consumption of the entire terminal, a device for reducing the power consumption in the AMI signal receiving circuit has been devised. Techniques for reducing the power consumption of such an AMI signal receiving circuit are disclosed in JP-A-6-85958 and JP-A-6-132987.
[0003]
First, FIG. 7 shows a receiver circuit of the S interface described in JP-A-6-85958. As shown, the receiver circuit includes a pulse transformer 210, a reference voltage input terminal 211, a voltage dividing resistor 212, a positive comparator 213, a negative comparator 214, and a wake-up circuit 215. .
[0004]
The pulse transformer 210 receives an AMI-coded ternary level (+,-, 0) signal (hereinafter referred to as an AMI signal) supplied from the network terminating device, and alternately outputs a positive pulse and a negative pulse.
The voltage dividing resistor 212 divides the reference voltage supplied from the reference voltage input terminal 211 to generate a voltage level Vb at one end of the pulse transformer 210, a reference signal level + Vth of a positive component supplied to the positive comparator 213, and a negative voltage. A negative component reference signal level -Vth to be supplied to the side comparator 214 is set.
[0005]
The positive comparator 213 changes the output level from “0” to “1” when receiving a positive pulse from the pulse transformer 210.
The negative-side comparator 214 has a power-down function, and changes the output level from “0” to “1” when receiving a negative pulse from the pulse transformer 210. The wake-up circuit 215 releases the power down of the negative side comparator 214 when the positive side comparator 213 receives a signal while the negative side comparator 214 is powered down.
[0006]
This receiver circuit can reduce power consumption by providing one of the two comparators with a power-down function and powering down.
[0007]
FIG. 8 shows a semiconductor device for communication control described in Japanese Patent Application Laid-Open No. 6-132987. As shown in the figure, the communication control semiconductor device includes reception signal lines 221 and 222, a first receiver 223, a second receiver 224, an internal circuit 225, an oscillator 226, and a receiver control device 227. , Is composed of.
[0008]
The first receiver 223 has high response speed and high accuracy, receives line data composed of AMI transmission waveform signals transmitted via the reception signal lines 221 and 222, and outputs received data.
The second receiver 224 receives the line data composed of the AMI transmission waveform signal transmitted via the receiving signal lines 221 and 222 with a low response speed and low accuracy, and outputs the received data.
The oscillator 226 generates a clock signal CK for operating the internal circuit 225 that processes the received data output from the first receiver 223.
[0009]
The receiver control device 227 determines whether it is in the receiving state or the incoming call waiting state based on whether the first receiver 223 is outputting received data. If it is determined in this determination that the receiver is in the receiving state, the first receiver 223 and the internal circuit 225 are made operable, and the oscillator 226 generates the clock signal CK, thereby causing the second receiver 224 to stop operating. On the other hand, if it is determined that the incoming call is waiting, the second receiver 224 is made operable, the first receiver 223 and the internal circuit 225 are put into an operation stop state, and the oscillator 226 stops generating the clock signal CK.
[0010]
In this device, the first receiver 223 consumes a large amount of power due to the high response speed and high accuracy, while the second receiver 224 consumes a small amount of power due to the low response speed and low accuracy. Therefore, the power consumption of the entire apparatus can be reduced by the power consumption of the first receiver 223 and the internal circuit 225 from the power consumption in the normal reception state while waiting for an incoming call.
[0011]
[Problems to be solved by the invention]
As described above, the receiver circuit described in JP-A-6-85958 reduces power consumption by powering down one of the comparators during standby for incoming calls, and reduces power consumption of the comparator during incoming calls (during communication). To release. Therefore, power consumption during standby for incoming calls can be reduced, but power consumption during incoming calls cannot be reduced.
[0012]
Further, the communication control semiconductor device described in Japanese Patent Application Laid-Open No. 6-132987 operates a receiver with low power consumption while waiting for an incoming call, and operates a receiver with high power consumption during an incoming call. Therefore, power consumption during standby for incoming calls can be reduced, but power consumption during incoming calls (during communication) cannot be reduced to the same extent as during standby for incoming calls.
[0013]
SUMMARY OF THE INVENTION The present invention has been made in view of the above situation, and has as its object to provide a receiving circuit that can reduce power consumption during standby for incoming calls and during incoming calls (during communication).
[0014]
[Means for Solving the Problems]
In order to achieve the above object, a receiving circuit according to a first aspect of the present invention includes:
A first detection circuit for receiving the AMI encoded signal, detecting a positive polarity pulse of the AMI encoded signal, outputting a first detection signal, and powering down when a control signal is supplied; ,
A second detection circuit that receives the AMI coded signal, detects a negative polarity pulse of the AMI coded signal, outputs a second detection signal, and powers down when a control signal is supplied; ,
Generating a control signal for powering down the detection circuit for a predetermined period based on the first detection signal output by the first detection circuit and the second detection signal output by the second detection circuit; At the timing when the first detection circuit outputs the first detection signal, the timing at which the second detection circuit outputs the second detection signal to the second detection circuit at the timing when the first detection circuit outputs the generated control signal. A control signal generation circuit for supplying the control signal to the first detection circuit;
Characterized by the following.
[0015]
According to the present invention, the first detection circuit receives the AMI coded signal, detects the positive pulse of the AMI coded signal, outputs the first detection signal, and receives the control signal. Sometimes, power down. The second detection circuit receives the AMI coded signal, detects a negative-polarity pulse of the AMI coded signal, outputs a second detection signal, and powers down when a control signal is supplied. I do. The control signal generation circuit is a control signal for powering down the detection circuit for a predetermined period based on the first detection signal output from the first detection circuit and the second detection signal output from the second detection circuit. Is generated, and the generated control signal is output to the second detection circuit and the second detection circuit outputs the second detection signal at the timing when the first detection circuit outputs the first detection signal. At the timing, it is supplied to the first detection circuit. Thus, in a state where the first detection circuit detects the positive polarity of the AMI signal, the second detection circuit is in a power down state, and the second detection circuit detects the negative polarity of the AMI signal. In this state, the first detection circuit is in a power down state. As a result, power consumption can be reduced not only during standby for incoming calls, but also during communication.
[0016]
The control signal generation circuit may include means for fixing the voltage at the output terminal of the detection circuit to which the control signal is supplied, of the first and second detection circuits, at a predetermined level. In this case, by stabilizing the signal level of the output signal of any of the detection circuits that are powered down, malfunction of the reception circuit can be prevented.
[0017]
The control signal generation circuit,
Control signal generation means for receiving the first detection signal output by the first detection circuit and the second detection signal output by the second detection circuit, and generating the control signal;
Selecting means for selecting and supplying the control signal generated by the control signal generating means to one of the first detection circuit and the second detection circuit;
May be provided. In this case, while the first detection circuit is detecting the positive polarity of the AMI signal, the second detection circuit is powered down, and the second detection circuit is detecting the negative polarity of the AMI signal. In the state, the first detection circuit is powered down, so that power consumption can be reduced not only during standby for incoming calls but also during communication.
[0018]
The control signal generation circuit,
Differential pulse generation means for detecting a level change of a first detection signal output by the first detection circuit and a second detection signal output by the second detection circuit, and generating a predetermined differential pulse signal;
Pulse width extending means for extending the pulse width of the differentiated pulse signal generated by the differentiated pulse generating means and generating the control signal having a predetermined pulse width;
The control signal generated by the pulse width extending unit is supplied to the second detection circuit while the first detection circuit is outputting the first detection signal, and the second detection circuit supplies the control signal to the second detection circuit. Control signal supply means for supplying a signal to the first detection circuit while outputting a signal;
May be provided. In this case, while the first detection circuit is detecting the positive polarity of the AMI signal, the second detection circuit is powered down, and the second detection circuit is detecting the negative polarity of the AMI signal. In the state, the first detection circuit is powered down, so that power consumption can be reduced not only during standby for incoming calls but also during communication.
[0019]
The pulse width extending means generates the control signal having a pulse width shorter than a pulse width of a first detection signal output by the first detection circuit and a second detection signal output by the second detection circuit. May be. In this case, it is possible to secure a time required for the first and second detection circuits to transition from the power-down state to the power-on state and stabilize.
[0020]
In order to achieve the above object, a method for reducing power consumption of a receiving circuit according to a second aspect of the present invention includes:
A first driving step of detecting a positive polarity pulse of the received AMI encoded signal and driving a first detection circuit unit that outputs a predetermined detection signal;
A second driving step of detecting a negative-polarity pulse of the received AMI encoded signal and driving a second detection circuit unit that outputs a predetermined detection signal;
On the basis of a detection signal output from the first detection circuit unit driven in the first driving step and a detection signal output from the second detection circuit unit driven in the second driving step, A generation step of generating a control signal for stopping operation of any of the first detection circuit unit and the second detection circuit unit;
The control signal generated in the generation step is transmitted to the second detection circuit at the timing when the first detection circuit section driven in the first driving step outputs the detection signal. A control step of supplying to the first detection circuit at a timing when the second detection circuit section driven in the driving step outputs a detection signal;
It is characterized by having.
[0021]
According to the present invention, the first driving step detects a positive polarity pulse of the received AMI coded signal and drives the first detection circuit unit that outputs a predetermined detection signal. In the second driving step, a negative polarity pulse of the received AMI coded signal is detected, and a second detection circuit unit that outputs a predetermined detection signal is driven. The generation step is based on a detection signal output from the first detection circuit unit driven in the first driving step and a detection signal output from the second detection circuit unit driven in the second driving step. Thus, a control signal for stopping driving of either the first detection circuit portion or the second detection circuit portion is generated. The control step includes transmitting the control signal generated in the generation step to the second detection circuit at a timing when the first detection circuit unit driven in the first driving step outputs the detection signal, At the timing when the second detection circuit section driven in the driving step is outputting the detection signal, the detection signal is supplied to the first detection circuit. Thus, in a state where the first detection circuit detects the positive polarity of the AMI signal, the second detection circuit is in a power down state, and the second detection circuit detects the negative polarity of the AMI signal. In this state, the first detection circuit is in a power down state. As a result, power consumption can be reduced not only during standby for incoming calls, but also during communication.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a receiving circuit according to an embodiment of the present invention will be described with reference to the drawings.
[0023]
(First Embodiment)
First, a receiving circuit according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a circuit diagram illustrating an example of the receiving circuit according to the first embodiment.
[0024]
As shown, the receiving circuit includes comparators 1 and 2, an input terminal 3, reference voltage input terminals 4 and 5, output terminals 7 and 8, a clock signal input terminal 9, and a power down signal generation circuit 100. And
[0025]
The comparator 1 has a positive input terminal (non-inverting input terminal) connected to the input terminal 3, and a negative input terminal (inverting input terminal) connected to the reference voltage input terminal 4.
To the input terminal 3 to which the positive input terminal is connected, an AMI (Alternate Mark Inversion) encoded ternary level (+,-, 0) signal (hereinafter, referred to as an "AMI signal") is input. The reference voltage + Vr is applied to the reference voltage input terminal 4 to which the negative input terminal is connected.
[0026]
The comparator 1 compares the voltage of the AMI signal input to the positive input terminal with the reference voltage + Vr applied to the negative input terminal, and when the voltage of the AMI signal is higher than the reference voltage + Vr, a high level (logic 1 level) The signal of is output. The output terminal of the comparator 1 is connected to the output terminal 7 of the receiving circuit and the positive input terminal 10 of the power down signal generating circuit 100.
[0027]
Further, the comparator 1 has a power-down function. When a power-down signal instructing a power-down mode is supplied to a control terminal of the comparator 1, the comparator 1 is turned off to greatly reduce power consumption. At this time, the signal level of the output terminal is undefined (open state), but is fixed to the low level (logic 0 level) by the NMOS transistor 20 of the power down signal generation circuit 100 described later.
[0028]
The comparator 2 has a positive input terminal connected to the reference voltage input terminal 5 and a negative input terminal connected to the input terminal 3, opposite to the comparator 1. The reference voltage -Vr is applied to the reference voltage input terminal 5 to which the positive input terminal is connected. The comparator 2 compares the reference voltage −Vr applied to the positive input terminal with the voltage of the AMI signal input to the negative input terminal, and outputs a high-level signal when the voltage of the AMI signal is lower than the reference voltage −Vr. Output. The output terminal of the comparator 2 is connected to the output terminal 8 of the receiving circuit and the negative input terminal 11 of the power down signal generating circuit 100.
[0029]
The comparator 2 also has a power down function like the comparator 1, and turns off when a power down signal is supplied to the control terminal. At this time, the signal level of the output terminal is undefined, but is fixed to a low level by an NMOS transistor 21 described later.
[0030]
The power down signal generation circuit 100 includes NMOS (N-channel type MOS) transistors 20, 21, AND circuits 28, 29, OR circuits 30, 31, an edge detection circuit 40, a shift register 50, and a clock signal input terminal. 9.
[0031]
The NMOS transistor 20 has a gate connected to the negative input terminal 11, one end (source) of the current path grounded, and the other end (drain) of the current path connected to the OR circuit 30 and the AND circuit through the positive input terminal 10. 28. The output signal of the above-described comparator 2 is supplied to the negative input terminal 11 to which the gate is connected. That is, when the comparator 2 outputs a high-level signal, the NMOS transistor 20 supplies a low-level signal to the OR circuit 30 and the AND circuit 28 via the positive input terminal 10.
[0032]
The NMOS transistor 21 has a gate connected to the positive input terminal 10, one end (source) of the current path grounded, and the other end (drain) of the current path connected to the OR circuit 30 and the AND circuit via the negative input terminal 11. 29.
That is, when the comparator 1 outputs a high-level signal, the NMOS transistor 21 supplies a low-level signal to the OR circuit 30 and the AND circuit 29 via the negative input terminal 11.
[0033]
The OR circuit 30 has one input terminal connected to the positive input terminal 10, the other input terminal connected to the negative input terminal 11, and the output terminal A1 connected to the input terminal of the edge detection circuit 40. .
The OR circuit 30 takes the logical sum of the signal levels of the positive input terminal 10 and the negative input terminal 11 and supplies the logical sum to the input terminal of the edge detection circuit 40. That is, the OR circuit 30 supplies a high-level signal to the input terminal of the edge detection circuit 40 when one of the signal levels of the positive input terminal 10 and the negative input terminal 11 is high.
[0034]
The edge detection circuit 40 includes a two-stage D flip-flop circuit (DFF) and an AND circuit. The edge detection circuit 40 has one input terminal connected to the output terminal A1 of the OR circuit 30, the other input terminal connected to the clock signal input terminal 9, and the output terminal A2 connected to the shift register 50. The clock signal input terminal 9 connected to the other input terminal is supplied with a predetermined clock signal CLK having a higher frequency than the AMI signal.
[0035]
Specifically, in the first stage DFF, the D input is connected to the output terminal A1 of the OR circuit 30, the C input is connected to the clock signal input terminal 9, and the Q output is the D input of the second stage DFF. And one input of an AND circuit. The second stage DFF has a C input connected to the clock signal input terminal 9 and an inverted Q output connected to the other input of the AND circuit. The output of the AND circuit is connected to the shift register 50.
[0036]
That is, the first-stage DFF detects a high-level signal output from the OR circuit 30 in synchronization with the supplied clock signal CLK, and outputs the high-level signal from the non-inverting output terminal to the second-stage DFF and the AND circuit. Output. The second-stage DFF detects the signal supplied from the first-stage DFF in synchronization with the clock signal CLK and outputs the signal from the inverted output terminal to the AND circuit. Then, the AND circuit takes a logical product of the signal levels output by the first-stage DFF and the second-stage DFF, and outputs the logical product to the shift register 50.
That is, the edge detection circuit 40 detects an edge when the signal level of the output terminal A1 of the OR circuit 30 rises from a low level to a high level, and supplies a high-level signal to the shift register 50 via the output terminal A2. I do.
[0037]
The shift register 50 includes a multi-stage D flip-flop circuit (DFF). The shift register 50 has one input terminal connected to the output terminal A2 of the edge detection circuit 40, the other input terminal connected to the clock signal input terminal 9, and the output terminal A2 connected to one input terminal of the OR circuit 31. Have been. The output terminal A2 of the edge detection circuit 40 is also connected to one input terminal of the OR circuit 31.
[0038]
More specifically, the first stage DFF has a D input connected to the output terminal A2 of the edge detection circuit 40, a C input connected to the clock signal input terminal 9, and a Q output connected to the DFF of the second stage DFF. The input and the input of the OR circuit 31 are connected. In the DFFs of the second and subsequent stages, the D input is connected to the Q output of the preceding DFF, the C input is connected to the clock signal input terminal 9, and the Q output is connected to the D input of the next stage DFF and the input of the OR circuit 31. It is connected.
[0039]
In other words, the first-stage DFF shifts the signal output from the edge detection circuit 40 in synchronization with the supplied clock signal CLK, and supplies the shifted signal to the second-stage DFF and one input of the OR circuit 31. To supply. The DFFs in the second and subsequent stages shift the signal supplied from the preceding DFF in synchronization with the clock signal CLK and supply the shifted signals to the next stage DFF and to one input of the OR circuit 31. In this way, the preceding DFF sequentially shifts and outputs the signal to the next DFF, and each DFF outputs each signal to the input of the OR circuit 31.
In other words, the shift register 50 supplies the signals of the high level and the like output from the edge detection circuit 40 to the respective inputs of the OR circuit 31 while sequentially shifting the signals.
[0040]
The OR circuit 31 has one of the plurality of input terminals connected to the output terminal A2 of the edge detection circuit 40, and the other input terminal connected to the Q output of each DFF constituting the shift register 50. , Output terminal A3 is connected to one input terminal of each of AND circuits 28 and 29.
The OR circuit 31 calculates the logical sum of the signal levels input from the respective input terminals and supplies the logical sum to the input terminals of the AND circuits 28 and 29. That is, the OR circuit 31 generates a signal having a long pulse width determined by the number of DFFs constituting the shift register 50 and outputs the signal to the input terminals of the AND circuits 28 and 29.
[0041]
The AND circuit 28 has one input terminal connected to the positive input terminal 10, the other input terminal connected to the output terminal A3 of the OR circuit 31, and the output terminal connected to the control input terminal of the comparator 2.
The AND circuit 28 calculates the logical product of the signal level output from the comparator 1 input through the positive input terminal 10 and the signal level output from the output terminal A3 of the OR circuit 31, and the control input of the comparator 2 is obtained. Output to the end. That is, when the comparator 1 outputs a high-level signal and the output terminal A3 of the OR circuit 31 outputs a high-level signal, the AND circuit 28 outputs a power-down signal (high-level signal) indicating a power-down mode. Level signal) to the comparator 2.
[0042]
The AND circuit 29 has one input terminal connected to the negative input terminal 11, the other input terminal connected to the output terminal A3 of the OR circuit 31, and the output terminal connected to the control input terminal of the comparator 1.
The AND circuit 29 calculates the logical product of the signal level output from the comparator 2 input through the negative input terminal 11 and the signal level output from the output terminal A3 of the OR circuit 31, and outputs the control input of the comparator 1. Output to the end. That is, when the comparator 2 outputs a high-level signal and the output terminal A3 of the OR circuit 31 outputs a high-level signal, the AND circuit 29 outputs a power-down signal (high-level signal) indicating a power-down mode. Level signal) to the comparator 1.
[0043]
Next, the operation of the receiving circuit according to the first embodiment of the present invention will be specifically described with reference to FIG. FIG. 2 is a timing chart for explaining the operation of the receiving circuit.
Here, in order to facilitate understanding, the operation of the receiving circuit will be described for three possible states of the AMI signal input from the input terminal 3. The three states are a state in which the AMI signal has a positive pulse, a state in which there is no signal (no pulse), and a state in which the AMI signal has a negative pulse.
Hereinafter, simply, the voltage of the AMI signal is higher than the reference voltage + Vr (section T11), from the reference voltage + Vr or lower to the reference voltage −Vr or higher (section T12), and smaller than the reference voltage + Vr (section T13). The case of sequentially shifting to the sections will be sequentially described as an example.
[0044]
(AMI signal is larger than reference voltage + Vr)
First, the case where the voltage of the AMI signal input from the input terminal 3 is higher than the reference voltage + Vr (section T11) will be described.
[0045]
The comparator 1 compares the voltage of the AMI signal shown in FIG. 2A supplied from the input terminal 3 with the reference voltage + Vr supplied from the reference voltage input terminal 4. As a result of this comparison, since the voltage of the AMI signal is higher than the reference voltage + Vr, the comparator 1 uses the high-level signal shown in FIG. 2B as a detection signal via the output terminal 7 and the positive input terminal 10. It is supplied to the gate of the NMOS transistor 21.
On the other hand, since the voltage of the AMI signal is higher than the reference voltage −Vr supplied from the reference voltage input terminal 5, the comparator 2 supplies a low-level signal shown in FIG.
[0046]
The NMOS transistor 21 is turned on when a detection signal (high-level signal) is applied to the gate, and fixes the signal level of a signal line (such as the output terminal 8) connected to the output terminal of the comparator 2 to the ground. .
The OR circuit 30 is supplied with a high-level signal from the positive input terminal 10 and a low-level signal from the negative input terminal 11.
[0047]
The OR circuit 30 performs an OR operation on the supplied high-level signal and low-level signal to generate a high-level signal shown in FIG. 2D, and outputs the signal to the edge detection circuit via the output terminal A1. 40.
[0048]
The edge detection circuit 40 inputs the high-level signal output from the OR circuit 30 from one input terminal, and inputs the clock signal CLK shown in FIG. 2E from the other input terminal via the clock input terminal 9. . Then, the edge detection circuit 40 generates a differentiated pulse signal of one clock width shown in FIG. 2F synchronized with the rise of the clock signal CLK, and supplies it to the shift register 50 and the OR circuit 31 via the output terminal A2. I do.
[0049]
The multi-stage DFF of the shift register 50 receives the differential pulse signal output from the edge detection circuit 40 and the clock signal CLK via the clock input terminal 9, respectively, and shifts the input differential pulse signal to the next-stage DFF. At the same time, the signal is supplied to the OR circuit 31.
The differential pulse signal output from the edge detection circuit 40 and the differential pulse signal output from each DFF of the shift register 50 are sequentially supplied to each input terminal of the OR circuit 31.
[0050]
The OR circuit 31 calculates the logical sum of the signal levels input from the respective input terminals, generates a high-level signal having a predetermined pulse width shown in FIG. 2 (g), and outputs the high-level signal to the AND circuit 28 via the output terminal A3. 29.
[0051]
The AND circuit 28 inputs a high-level signal shown in FIG. 2B from one input terminal via the positive input terminal 10, and outputs a high-level signal shown in FIG. 2G from the other input terminal. input. Then, the AND circuit 28 calculates the logical product of these, generates a high-level signal shown in FIG. 2I, and supplies the signal to the comparator 2 as a power-down signal instructing the power-down mode.
[0052]
When the power down signal sent from the AND circuit 28 is input via the control terminal, the comparator 2 shifts to the power down state. As a result, as shown in FIG. 2K, the comparator 2 is in a power-down state in which power consumption is suppressed while the power-down signal is being input from the AND circuit 28.
[0053]
On the other hand, the AND circuit 29 is supplied with the low-level signal shown in FIG. 2C from one input terminal via the negative input terminal 11, and therefore outputs the low-level signal shown in FIG. It is generated and supplied to the comparator 1. Therefore, the comparator 1 detecting the high-level signal from the AMI signal continues to operate.
[0054]
When a comparator is powered down, the output of the comparator usually becomes unstable. However, in this case, while the detection signal output from the comparator 1 is at the high level, the NMOS transistor 21 is turned on, and the output level of the comparator 2 is fixed to the ground. Therefore, the receiving circuit does not impair the original operation.
[0055]
(The AMI signal is equal to or lower than the reference voltage + Vr to equal to or higher than the reference voltage -Vr)
Next, a case where the voltage of the AMI signal input from the input terminal 3 is equal to or lower than the reference voltage + Vr to equal to or higher than the reference voltage -Vr (section T12) will be described.
[0056]
When the AMI signal shifts from a level higher than the reference voltage + Vr to a level lower than the reference voltage + Vr to a level higher than the reference voltage -Vr, the comparator 1 changes the voltage of the AMI signal to a level lower than the reference voltage + Vr. The low level signal shown is supplied to the output terminal 7 and the gate of the NMOS transistor 21 via the positive input terminal 10. On the other hand, since the voltage of the AMI signal is still higher than the reference voltage −Vr supplied from the reference voltage input terminal 5, the comparator 2 supplies the low-level signal shown in FIG. .
[0057]
The NMOS transistor 21 is turned off when a low-level signal is applied instead of the high-level signal applied to the gate until now. Thereafter, the signal output from the output terminal of the comparator 2 is output via the output terminal 8 of the receiving circuit.
[0058]
The AND circuit 28 receives a low-level signal shown in FIG. 2B from one input terminal via the positive input terminal 10 (a low-level signal is also supplied from the other input terminal). 2), and a low-level signal shown in FIG. 2 (i) is generated and supplied to the comparator 2. For this reason, the comparator 2 which has been in the power-down state resumes its operation as shown in FIG.
[0059]
On the other hand, the AND circuit 29 receives the low-level signal shown in FIG. 2C from one input terminal or the like, generates the low-level signal shown in FIG. The comparator 1 continues the operation.
[0060]
(AMI signal is smaller than reference voltage -Vr)
Next, a case where the voltage of the AMI signal input from the input terminal 3 is smaller than the reference voltage -Vr (section T13) will be described.
[0061]
The comparator 2 compares the voltage of the AMI signal shown in FIG. 2A supplied from the input terminal 3 with the reference voltage −Vr supplied from the reference voltage input terminal 5. As a result of this comparison, since the voltage of the AMI signal is smaller than the reference voltage −Vr, the comparator 2 uses the high-level signal shown in FIG. 2C as a detection signal via the output terminal 8 and the negative input terminal 11. To the gate of the NMOS transistor 20.
On the other hand, since the voltage of the AMI signal is smaller than the reference voltage + Vr supplied from the reference voltage input terminal 4, the comparator 1 supplies a low-level signal shown in FIG.
[0062]
The NMOS transistor 20 is turned on when a detection signal (high-level signal) is applied to the gate, and fixes the signal level of a signal line (such as the output terminal 7) connected to the output terminal of the comparator 1 to the ground. .
The OR circuit 30 is supplied with a high-level signal from the negative input terminal 11 and a low-level signal from the positive input terminal 10.
[0063]
The OR circuit 30 generates a high-level signal shown in FIG. 2D and supplies the signal to the edge detection circuit 40 via the output terminal A1. The edge detection circuit 40 generates a differentiated pulse signal of one clock width shown in FIG. 2F synchronized with the rise of the clock signal CLK, and supplies it to the shift register 50 and the OR circuit 31.
The multistage DFF of the shift register 50 shifts the input differential pulse signal to the next stage DFF and supplies the signal to the OR circuit 31. The OR circuit 31 generates a high-level signal having a predetermined pulse width shown in FIG. 2G and supplies the signal to the AND circuits 28 and 29.
[0064]
The AND circuit 29 receives the high-level signal shown in FIG. 2C from one input terminal and the high-level signal shown in FIG. 2G from the other input terminal. ) Is generated and supplied to the comparator 1 as a power-down signal.
When the power down signal sent from the AND circuit 29 is input via the control terminal, the comparator 1 shifts to the power down state. As a result, as shown in FIG. 2J, the comparator 1 is in a power-down state in which power consumption is suppressed while the power-down signal is being input from the AND circuit 29.
[0065]
On the other hand, since the low-level signal shown in FIG. 2B is supplied from one input terminal of the AND circuit 28, the AND circuit 28 generates a low-level signal shown in FIG. It will be. Therefore, the comparator 2 detecting the negative polarity from the AMI signal continues to operate.
[0066]
Note that while the detection signal output from the comparator 2 is at the high level, the NMOS transistor 20 is turned on, and the output level of the comparator 1 is fixed to the ground. Therefore, the receiving circuit does not impair the original operation.
[0067]
As described above, in the receiving circuit of this embodiment, when the comparator 1 detects the positive polarity of the AMI signal, the comparator 2 is in the power down state, and the comparator 2 detects the negative polarity of the AMI signal. In the detection state, the comparator 1 is in a power down state. Further, even when the comparators 1 and 2 are in the power down state, the output signals are fixed to the low level by the NMOS transistors 20 and 21.
As a result, it is possible to reduce the power consumption without impairing the operation even during normal communication when receiving the AMI signal.
[0068]
In order to enable the receiving circuit of the present invention to normally receive the sequentially supplied AMI signal, it is desirable to consider the time until the comparators 1 and 2 transition from the power-down state to the power-on state and stabilize. . Specifically, it is desirable to release the power-down state of the comparator 1 before the output signal of the comparator 2 changes (returns) from the high level to the low level. It is desirable to release the signal before the output signal of the comparator 1 changes (returns) from the high level to the low level.
[0069]
In the receiving circuit according to the first embodiment described above, a clock signal is required for the power-down signal generating circuit 100, but a circuit configuration that does not require a clock signal may be employed.
(Second embodiment)
Hereinafter, a receiving circuit according to a second embodiment of the present invention including a power-down signal generating circuit that does not require a clock signal will be described with reference to FIG. FIG. 3 is a circuit diagram illustrating an example of the receiving circuit according to the second embodiment.
[0070]
As shown, the receiving circuit includes comparators 1 and 2, an input terminal 3, reference voltage input terminals 4 and 5, output terminals 7 and 8, and a power down signal generation circuit 110. The configurations of the comparators 1 and 2, the input terminals 3, the reference voltage input terminals 4 and 5, and the output terminals 7 and 8 are the same as those of the first embodiment described with reference to FIG. .
[0071]
The power down signal generating circuit 110 includes NMOS transistors 20 and 21, AND circuits 28 and 29, an OR circuit 30, a differentiating circuit 60, and a monostable multivibrator 70. The configurations of the NMOS transistors 20 and 21, the AND circuits 28 and 29, and the OR circuit 30 are the same as those of the first embodiment described with reference to FIG.
[0072]
The differentiating circuit 60 includes, for example, an inverter, a delay circuit, and an AND circuit. The differentiating circuit 60 has an input terminal connected to the output terminal A1 of the OR circuit 30 and an output terminal connected to the input terminal of the monostable multivibrator 70.
The differentiating circuit 60 detects an edge when the signal level of the output terminal A1 of the OR circuit 30 rises from a low level to a high level, and supplies a high-level signal to the monostable multivibrator 70 via the output terminal A4. .
[0073]
The monostable multivibrator 70 includes, for example, an OR circuit, a capacitor, a resistor, and an inverter. The monostable multivibrator 70 has an input terminal connected to the output terminal A4 of the differentiating circuit 60 and an output terminal connected to the input terminals of the AND circuits 28 and 29.
The monostable multivibrator 70 extends the pulse width of the signal input from the differentiating circuit 60, and outputs a signal having a long pulse width determined by the capacitance of a capacitor or the like to the input terminals of the AND circuits 28 and 29.
[0074]
Next, the operation of the receiving circuit according to the second embodiment of the present invention will be specifically described with reference to FIG. FIG. 4 is a timing chart for explaining the operation of the receiving circuit. Here, in order to facilitate understanding, the operation of the receiving circuit will be described for three possible states of the AMI signal input from the input terminal 3.
Hereinafter, as in the description of the first embodiment, the voltage of the AMI signal is higher than the reference voltage + Vr (section T21), lower than the reference voltage + Vr to higher than the reference voltage -Vr (section T22), and higher than the reference voltage + Vr. The case of sequentially shifting to three sections (small (T23 section)) will be sequentially described as an example.
[0075]
(AMI signal is larger than reference voltage + Vr)
First, a case where the voltage of the AMI signal input from the input terminal 3 is higher than the reference voltage + Vr (section T21) will be described.
The comparator 1 compares the voltage of the AMI signal shown in FIG. 4A supplied from the input terminal 3 with the reference voltage + Vr supplied from the reference voltage input terminal 4. As a result of this comparison, since the voltage of the AMI signal is higher than the reference voltage + Vr, the comparator 1 supplies the high-level signal shown in FIG. 4B to the output terminal 7 and the gate of the NMOS transistor 21 as a detection signal. I do.
On the other hand, since the voltage of the AMI signal is higher than the reference voltage −Vr supplied from the reference voltage input terminal 5, the comparator 2 supplies a low-level signal shown in FIG.
[0076]
The NMOS transistor 21 is turned on when a detection signal (high-level signal) is applied to the gate, and fixes the signal level of a signal line (such as the output terminal 8) connected to the output terminal of the comparator 2 to the ground. .
The OR circuit 30 performs an OR operation on the supplied high-level signal and low-level signal to generate a high-level signal shown in FIG. 4D, and outputs the differentiated circuit 60 via the output terminal A1. To supply.
[0077]
The differentiating circuit 60 detects the rising of the signal output from the OR circuit 30 from low level to high level, generates a differential pulse signal shown in FIG. It is supplied to the vibrator 70.
Upon input of the differentiated pulse signal, the monostable multivibrator 70 extends the pulse width, generates a high-level signal having a predetermined pulse width shown in FIG. 29.
[0078]
The AND circuit 28 inputs a high-level signal shown in FIG. 4B from one input terminal, and inputs a high-level signal shown in FIG. 4F from the other input terminal. Then, the AND circuit 28 takes the logical product of these, generates a high-level signal shown in FIG. 4H, and supplies the signal to the comparator 2 as a power-down signal.
[0079]
When the power down signal is input via the control terminal, the comparator 2 shifts to a power down state. As a result, as shown in FIG. 4J, the comparator 2 is in a power-down state in which power consumption is suppressed while the power-down signal is being input from the AND circuit 28.
[0080]
On the other hand, since the low-level signal shown in FIG. 4C is supplied from one input terminal of the AND circuit 29, the AND circuit 29 generates a low-level signal shown in FIG. It will be. Therefore, the comparator 1 detecting the high-level signal from the AMI signal continues to operate.
[0081]
Note that, as in the first embodiment, while the detection signal output from the comparator 1 is at the high level, the NMOS transistor 21 is turned on, and the output level of the comparator 2 is fixed to the ground. Does not impair the original operation.
[0082]
(The AMI signal is equal to or lower than the reference voltage + Vr to equal to or higher than the reference voltage -Vr)
Next, a case where the voltage of the AMI signal input from the input terminal 3 is equal to or lower than the reference voltage + Vr to equal to or higher than the reference voltage -Vr (section T22) will be described.
[0083]
When the AMI signal shifts from a level higher than the reference voltage + Vr to a level equal to or lower than the reference voltage + Vr to a level equal to or higher than the reference voltage -Vr, the comparator 1 changes the voltage of the AMI signal to the level equal to or lower than the reference voltage + Vr. The low level signal shown is supplied to the output terminal 7 and the gate of the NMOS transistor 21.
On the other hand, since the voltage of the AMI signal is still larger than the reference voltage −Vr supplied from the reference voltage input terminal 5, the comparator 2 supplies the low-level signal shown in FIG. .
[0084]
When a low-level signal is applied to the gate of the NMOS transistor 21, the NMOS transistor 21 shifts to the off state. Thereafter, the signal output from the output terminal of the comparator 2 is output via the output terminal 8 of the receiving circuit.
Since the low-level signal shown in FIG. 4B is supplied from one input terminal of the AND circuit 28, the AND circuit 28 generates a low-level signal shown in FIG. It will be. Therefore, the comparator 2 that has been in the power-down state restarts its operation as shown in FIG.
[0085]
On the other hand, since the low-level signal shown in FIG. 4C is still supplied from one input terminal or the like, the AND circuit 29 generates the low-level signal shown in FIG. Will be supplied. Therefore, the comparator 1 continues the operation.
[0086]
(AMI signal is smaller than reference voltage -Vr)
Next, a case where the voltage of the AMI signal input from the input terminal 3 is smaller than the reference voltage -Vr (section T23) will be described.
[0087]
The comparator 2 compares the voltage of the AMI signal shown in FIG. 4A supplied from the input terminal 3 with the reference voltage −Vr supplied from the reference voltage input terminal 5. As a result of this comparison, since the voltage of the AMI signal is smaller than the reference voltage −Vr, the comparator 2 supplies the high-level signal shown in FIG. 4C to the output terminal 8 and the gate of the NMOS transistor 20 as a detection signal. I do.
On the other hand, since the voltage of the AMI signal is smaller than the reference voltage + Vr supplied from the reference voltage input terminal 4, the comparator 1 supplies a low-level signal shown in FIG.
[0088]
The NMOS transistor 20 is turned on, and fixes the signal level of the signal line (such as the output terminal 7) connected to the output terminal of the comparator 1 to the ground.
The OR circuit 30 generates a high-level signal shown in FIG. 4D and supplies the signal to the differentiating circuit 60 via the output terminal A1. The differentiating circuit 60 generates a differentiated pulse signal shown in FIG. 4E and supplies it to the monostable multivibrator 70.
The monostable multivibrator 70 extends the pulse width of the input differentiated pulse signal, generates a high-level signal having a predetermined pulse width shown in FIG. 4F, and supplies the signal to the AND circuits 28 and 29.
[0089]
The AND circuit 29 receives the high-level signal shown in FIG. 4C from one input terminal and the high-level signal shown in FIG. 4F from the other input terminal. ) Is generated and supplied to the comparator 1 as a power-down signal.
When the power down signal sent from the AND circuit 29 is input via the control terminal, the comparator 1 shifts to the power down state. As a result, as shown in FIG. 4I, the comparator 1 enters a power-down state in which power consumption is suppressed while the power-down signal is being input from the AND circuit 29.
[0090]
On the other hand, the AND circuit 28 receives a low-level signal shown in FIG. 4B from one input terminal, generates a low-level signal shown in FIG. The comparator 2 detecting the negative polarity from the AMI signal continues to operate.
[0091]
Note that while the detection signal output from the comparator 2 is at the high level, the NMOS transistor 20 is turned on, and the output level of the comparator 1 is fixed to the ground, so that the receiving circuit may impair the original operation. Absent.
[0092]
As described above, the receiving circuit according to the second embodiment can use a power-down signal generating circuit that does not require the clock signal (CLK) required in the first embodiment. The same effects as in the first embodiment can be obtained.
[0093]
In the receiving circuit according to the second embodiment described above, the power-down signal generating circuit 110 is configured by the differentiating circuit and the monostable multivibrator, but is not limited to this configuration, and may be configured by a pulse width control circuit. It is also possible to use a power down signal generation circuit.
(Third embodiment)
Hereinafter, a reception circuit according to a third embodiment of the present invention including a power-down signal generation circuit including a pulse width control circuit will be described with reference to FIG. FIG. 5 is a circuit diagram illustrating an example of the receiving circuit according to the third embodiment.
[0094]
As shown in the figure, the receiving circuit includes comparators 1 and 2, an input terminal 3, reference voltage input terminals 4 and 5, output terminals 7 and 8, and a power down signal generation circuit 120. The comparators 1 and 2, the input terminal 3, the reference voltage input terminals 4 and 5, and the output terminals 7 and 8 have the same configuration as the first embodiment described with reference to FIG.
[0095]
The power down signal generation circuit 120 includes NMOS transistors 20 and 21, AND circuits 28 and 29, an OR circuit 30, and a pulse width control circuit 80. The configurations of the NMOS transistors 20 and 21, the AND circuits 28 and 29, and the OR circuit 30 are the same as those of the first embodiment described with reference to FIG.
[0096]
The pulse width control circuit 80 includes an NMOS transistor 22, inverters 23 and 24, a resistor 25, a capacitor 26, and an AND circuit 27.
The pulse width control circuit 80 has an input terminal connected to the output terminal A1 of the OR circuit 30 and an output terminal A8 connected to one input terminal of each of the AND circuits 28 and 29.
[0097]
More specifically, the resistor 25 has one end connected to the output terminal A1 of the OR circuit 30 and the other end connected to the drain of the NMOS transistor 22 and the like. The inverter 23 has an input terminal connected to the output terminal A <b> 1 of the OR circuit 30 and the like, and an output terminal connected to the gate of the NMOS transistor 22. The source of the NMOS transistor 22 is grounded, the gate is connected to the output terminal of the inverter 23, and the drain is connected to the input terminal of the inverter 24. One end of the capacitor 26 is grounded, and the other end is connected to an input terminal of the inverter 24 and the like. The inverter 24 has an input terminal connected to one end of the resistor 25 and the like, and an output terminal A7 connected to one input terminal of the AND circuit 27. The AND circuit 27 has one input terminal connected to the output terminal A7 of the inverter 24, the other input terminal connected to the output terminal A1 of the OR circuit 30, and the like, and the output terminal A8 connected to one of the AND circuits 28 and 29. Connected to input terminal.
That is, the pulse width control circuit 80 extends the pulse width of the signal supplied from the output terminal A1 of the OR circuit 30 and outputs a signal having a predetermined pulse width to the AND circuits 28 and 29.
[0098]
Next, the operation of the receiving circuit according to the third embodiment of the present invention will be specifically described with reference to FIG. FIG. 6 is a timing chart for explaining the operation of the receiving circuit. Here, in order to facilitate understanding, the operation of the receiving circuit will be described for three possible states of the AMI signal input from the input terminal 3.
Hereinafter, as in the description of the first embodiment, the voltage of the AMI signal is higher than the reference voltage + Vr (section T31), lower than the reference voltage + Vr to higher than the reference voltage -Vr (section T32), and higher than the reference voltage + Vr. The case of sequentially shifting to three sections (small (T33 section)) will be sequentially described as an example.
[0099]
(AMI signal is larger than reference voltage + Vr)
First, the case where the voltage of the AMI signal input from the input terminal 3 is higher than the reference voltage + Vr (section T31) will be described.
The comparator 1 compares the voltage of the AMI signal shown in FIG. 6A supplied from the input terminal 3 with the reference voltage + Vr supplied from the reference voltage input terminal 4. As a result of this comparison, since the voltage of the AMI signal is higher than the reference voltage + Vr, the comparator 1 supplies the high-level signal shown in FIG. 6B to the output terminal 7 and the gate of the NMOS transistor 21 as a detection signal. I do.
On the other hand, since the voltage of the AMI signal is higher than the reference voltage −Vr supplied from the reference voltage input terminal 5, the comparator 2 supplies a low-level signal shown in FIG.
[0100]
The NMOS transistor 21 is turned on, and fixes the signal level of the signal line (the output terminal 8 and the like) connected to the output terminal of the comparator 2 to the ground.
The OR circuit 30 performs an OR operation on the supplied high-level signal and low-level signal, generates a high-level signal shown in FIG. 6D, and controls the pulse width via the output terminal A1. Supply to circuit 80.
[0101]
When the signal sent from the OR circuit 30 is supplied to the pulse width control circuit 80, the input terminal A6 of the inverter 24 starts the rising edge of the signal output from the OR circuit 30 from a low level to a high level. A waveform signal shown in FIG. 6E in which the voltage rises due to the time constant of the resistor 25 and the capacitor 26 is input. The inverter 24 outputs a high-level signal as shown in FIG. 6F until the signal input from the input terminal A6 exceeds its own threshold voltage, and the input signal changes its own threshold voltage. If it exceeds, a low level signal is supplied to one input terminal of the AND circuit 27 via the output terminal A7.
[0102]
The AND circuit 27 inputs a high-level signal shown in FIG. 6D from one input terminal, and a signal that changes from a high level to a low level shown in FIG. 6F from the other input terminal. Then, the AND circuit 27 takes the logical product of these, generates a high-level signal shown in FIG. 6G, and supplies the signal to the AND circuits 28 and 29 via the output terminal A8.
[0103]
The AND circuit 28 inputs a high-level signal shown in FIG. 6B from one input terminal, and inputs a high-level signal shown in FIG. 6G from the other input terminal. Then, a logical product of these is taken, a high-level signal shown in FIG. 6 (i) is generated, and supplied to the comparator 2 as a power-down signal.
When the power down signal is input via the control terminal, the comparator 2 shifts to a power down state. As a result, as shown in FIG. 6K, the comparator 2 enters the power-down state in which the power consumption is suppressed while the power-down signal is being input from the AND circuit 28.
[0104]
On the other hand, the AND circuit 29 receives the low-level signal shown in FIG. 6C from one input terminal, generates the low-level signal shown in FIG. The comparator 1 detecting the high-level signal from the signal continues to operate.
[0105]
Note that, as in the first embodiment, while the detection signal output from the comparator 1 is at the high level, the NMOS transistor 21 is turned on, and the output level of the comparator 2 is fixed to the ground. The original operation is not impaired.
[0106]
(The AMI signal is equal to or lower than the reference voltage + Vr to equal to or higher than the reference voltage -Vr)
Next, a case where the voltage of the AMI signal input from the input terminal 3 is equal to or lower than the reference voltage + Vr to equal to or higher than the reference voltage -Vr (section T32) will be described.
[0107]
When the AMI signal shifts from a level higher than the reference voltage + Vr to a level equal to or lower than the reference voltage + Vr to a level equal to or higher than the reference voltage -Vr, the comparator 1 changes the voltage of the AMI signal to the reference voltage + Vr or lower. The low level signal shown is supplied to the output terminal 7 and the gate of the NMOS transistor 21.
On the other hand, since the voltage of the AMI signal is still higher than the reference voltage −Vr supplied from the reference voltage input terminal 5, the comparator 2 supplies a low-level signal shown in FIG. .
[0108]
When a low-level signal is applied to the gate of the NMOS transistor 21, the NMOS transistor 21 shifts to the off state. Thereafter, the signal output from the output terminal of the comparator 2 is output via the output terminal 8 of the receiving circuit.
The AND circuit 28 receives a low-level signal shown in FIG. 6B from one input terminal, and generates a low-level signal shown in FIG. It will be. Therefore, the comparator 2 that has been in the power-down state restarts its operation as shown in FIG.
On the other hand, the AND circuit 29 receives the low-level signal shown in FIG. 6C from one input terminal or the like, generates the low-level signal shown in FIG. The comparator 1 continues the operation.
[0109]
(AMI signal is smaller than reference voltage -Vr)
Next, a case where the voltage of the AMI signal input from the input terminal 3 is smaller than the reference voltage −Vr (section T33) will be described.
[0110]
The comparator 2 compares the voltage of the AMI signal shown in FIG. 6A supplied from the input terminal 3 with the reference voltage −Vr supplied from the reference voltage input terminal 5. As a result of this comparison, since the voltage of the AMI signal is smaller than the reference voltage −Vr, the comparator 2 supplies the high-level signal shown in FIG. 6C to the output terminal 8 and the gate of the NMOS transistor 20 as a detection signal. I do.
On the other hand, since the voltage of the AMI signal is smaller than the reference voltage + Vr supplied from the reference voltage input terminal 4, the comparator 1 supplies a low-level signal shown in FIG.
[0111]
The NMOS transistor 20 is turned on, and fixes the signal level of the signal line (such as the output terminal 7) connected to the output terminal of the comparator 1 to the ground.
The OR circuit 30 generates a high-level signal shown in FIG. 6D and supplies it to the pulse width control circuit 80 via the output terminal A1. The AND circuit 27 of the pulse width control circuit 80 generates a high-level signal shown in FIG. 6G and supplies it to the AND circuits 28 and 29 via the output terminal A8.
[0112]
The AND circuit 29 receives the high-level signal shown in FIG. 6D from one input terminal and the high-level signal shown in FIG. 6F from the other input terminal. ) Is generated and supplied to the comparator 1 as a power-down signal.
When the power down signal sent from the AND circuit 29 is input via the control terminal, the comparator 1 shifts to the power down state. As a result, as shown in FIG. 6 (j), while the power down signal is being input from the AND circuit 29, the comparator 1 is in a power down state in which power consumption is suppressed.
[0113]
On the other hand, the AND circuit 28 receives a low-level signal shown in FIG. 6B from one input terminal, generates a low-level signal shown in FIG. The comparator 2 detecting the negative polarity from the AMI signal continues to operate.
[0114]
Note that while the detection signal output from the comparator 2 is at the high level, the NMOS transistor 20 is turned on, and the output level of the comparator 1 is fixed to the ground, so that the receiving circuit may impair the original operation. Absent.
[0115]
As described above, the receiving circuit according to the third embodiment of the present invention uses a power-down signal generating circuit including a pulse width control circuit different from the configuration of the second embodiment. The same effects as those of the first embodiment can be obtained.
[0116]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible.
For example, although the circuit shown in FIG. 3 was used as the pulse width control circuit 80 of the power down signal generation circuit 120, the pulse width control circuit 80 to be used is not limited to this, and is arbitrary. The circuit configuration can be arbitrarily changed as long as it can generate an arbitrary pulse width starting from the rising edge of the signal A1.
[0117]
【The invention's effect】
As described above, according to the present invention, power consumption can be reduced not only during standby for incoming calls, but also during communication.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating an example of a receiving circuit according to a first embodiment of the present invention.
FIG. 2 is a timing chart for explaining an operation of the receiving circuit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating an example of a receiving circuit according to a second embodiment of the present invention.
FIG. 4 is a timing chart for explaining an operation of the receiving circuit according to the second embodiment of the present invention.
FIG. 5 is a circuit diagram illustrating an example of a receiving circuit according to a third embodiment of the present invention.
FIG. 6 is a timing chart for explaining an operation of the receiving circuit according to the third embodiment of the present invention.
FIG. 7 is a diagram illustrating a configuration of a conventional receiver circuit.
FIG. 8 is a diagram showing a configuration of a conventional communication control semiconductor device.
[Explanation of symbols]
1, 2 comparator
3 AMI signal input terminal
4, 5 Reference voltage input terminals
7, 8 output terminal
20, 21 N-channel MOS transistors
23, 24 Inverter
25 Resistance
26 capacity
27, 28, 29 AND circuit
30, 31 OR circuit
40 Edge detection circuit
50 shift register
60 Differentiating circuit
70 Monostable multivibrator
80 pulse width control circuit
100, 110, 120 power down signal generation circuit

Claims

An AMI (Alternate Mark Inversion) encoded signal is received, a positive polarity pulse of the AMI encoded signal is detected, a first detection signal is output, and when a control signal is supplied, a power down signal is output. 1 and an AMI coded signal, detects a negative pulse of the AMI coded signal, outputs a second detection signal, and powers down when a control signal is supplied. A second detection circuit for powering down the detection circuit for a predetermined period based on a first detection signal output by the first detection circuit and a second detection signal output by the second detection circuit; At the timing when the first detection circuit outputs the first detection signal, the second detection circuit outputs the generated control signal to the second detection circuit at the timing when the first detection circuit outputs the first detection signal. Timing output signal In the reception circuit, characterized in that it consists of a control signal generating circuit for supplying to said first detection circuit.

The control signal generation circuit includes a unit for fixing a voltage at an output terminal of a detection circuit to which a control signal is supplied, of the first and second detection circuits, to a predetermined level. Item 2. The receiving circuit according to Item 1.

The control signal generation circuit receives a first detection signal output from the first detection circuit and a second detection signal output from the second detection circuit, and generates a control signal. Means, and selecting means for selecting and supplying the control signal generated by the control signal generating means to one of the first detection circuit and the second detection circuit. The receiving circuit according to claim 1.

The control signal generation circuit detects a level change of a first detection signal output by the first detection circuit and a level change of a second detection signal output by the second detection circuit, and generates a predetermined differential pulse signal. Differential pulse generating means, a pulse width expanding means for extending the pulse width of the differential pulse signal generated by the differential pulse generating means, and generating the control signal having a predetermined pulse width, and a control generated by the pulse width expanding means. Supplying the signal to the second detection circuit while the first detection circuit is outputting the first detection signal; and outputting the signal to the first detection circuit while the second detection circuit is outputting the second detection signal. 3. A receiving circuit according to claim 1, further comprising control signal supply means for supplying the control signal to the detection circuit.

The pulse width extending means generates the control signal having a pulse width shorter than a pulse width of a first detection signal output by the first detection circuit and a second detection signal output by the second detection circuit. The receiving circuit according to claim 4, wherein

A first driving step of driving a first detection circuit unit that detects a positive polarity pulse of the received AMI encoded signal and outputs a predetermined detection signal, and a negative polarity of the received AMI encoded signal A second driving step of driving a second detection circuit unit that detects a pulse and outputs a predetermined detection signal, and a detection signal output by the first detection circuit unit driven in the first driving step Control for stopping driving of either the first detection circuit unit or the second detection circuit unit based on the detection signal output by the second detection circuit unit driven in the second driving step A generation step of generating a signal, and a control signal generated in the generation step, wherein the control signal generated in the first driving step is output by the second detection circuit section in the second detection mode. The detection circuit of the above, Controlling the supply of the detection signal to the first detection circuit at the timing when the second detection circuit unit driven in the driving step outputs the detection signal. Method.