JP3598740B2

JP3598740B2 - Drive circuit of liquid crystal display device, liquid crystal display device, and electronic equipment

Info

Publication number: JP3598740B2
Application number: JP15502197A
Authority: JP
Inventors: 洋二郎松枝
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-06-12
Filing date: 1997-06-12
Publication date: 2004-12-08
Anticipated expiration: 2017-06-12
Also published as: JPH112799A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の画素に、データ信号線を介して電圧供給する液晶表示装置の駆動回路、この駆動回路を含む液晶表示装置装置、およびこの液晶表示装置装置を持つ電子機器に関し、特に回路パターンレイアウトが改善された上記駆動回路、上記装置および上記電子機器に関する。
【０００２】
【従来の技術】
液晶表示装置は、一対の基板間に、液晶が封入されて構成される。ＴＦＴ（薄膜トランジスタ）型の液晶表示装置装置では、一方の基板（絶縁基板、例えばガラス）上に、複数の走査線とデータ信号線が互いに交差するように配置され、そのマトリクス配置により形成される画素領域部分に、アモルファスシリコン薄膜またはポリシリコン薄膜をチャネルとするＴＦＴと、画素電極とが形成される。ＴＦＴは、そのゲートが走査線に供給される走査信号により制御され、ソースがデータ信号線に、ドレインが画素電極に接続される。ＴＦＴは、走査信号により導通制御（選択）されたときにデータ信号線に供給された電圧を画素電極に供給する。各画素には電荷蓄積容量が形成されており、このときに供給された電圧の電荷をその後のＴＦＴの非導通時（非選択期間）に保持する。一方、この基板と対向する対向基板には共通電極が形成され、各画素電極に印加・保持された電圧と共通電極電圧との電圧差が、その電極間に挟持された各画素の液晶層に与えられ、与える電圧を変化させることにより液晶分子の配列を変化させて入射光の変調が行える。
【０００３】
各画素の透過率は、透過型液晶パネルを用いたときには、入射側偏光手段を透過した光を液晶により変調させた後、出射側偏光手段を透過した光の光量により求められる。反射型液晶パネルの場合は、液晶パネルの前面に配置された偏光手段が入射側偏光手段と出射側偏光手段を兼ねることになり、この偏光手段を介して得られた光量により求められる。この電圧に応じて変化する光量の変化率が、画素の非線形の電圧―透過率特性として求められる。一般的に、駆動回路から各画素に供給する電圧は、この電圧―透過率特性の非線形性を補正して、印加電圧の変化に応じた透過率変化により得られる階調の変化が均一化するように、階調変化に応じた電圧変化幅を不均一化させている。このような補正を、一般的にγ補正と呼んでいる。
【０００４】
図１７は、この種の液晶表示装置に用いられる従来の駆動回路を示している。図１７では、液晶パネルの一方の基板９０上に、第１のラッチ回路９１Ａ、第２のラッチ回路９１Ｂ、およびディジタル・アナログ（Ｄ／Ａ）変換回路９２からなる電圧生成ユニット９３が形成されている。この電圧生成ユニット９３は、画素領域Ｓに配置される各データ信号線９７１に対応して、画素領域Ｓの水平方向に並べて設けられる。
また、電圧生成ユニット９３には、画素領域Ｓの走査信号線９７２に平行に形成されたデータバス９５１〜９５３が接続されている。これらのデータバス９５１〜９５３には、Ｒ（レッド），Ｇ（グリーン），Ｂ（ブルー）の各色それぞれについて、γ補正回路９４１〜９４３からディジタル画像データが出力され伝送されている。γ補正回路９４１〜９４３では、ＲＧＢ毎に６ビットのディジタル画像データを受け取って、これを８ビットのディジタル画像データに変換する過程で、γ補正を施す。つまり、８ビットデータで定義できる２^８＝２５６個の電圧レベルの中から、画素の電圧−透過率特性のおける階調（透過率）変化が直線的になるように、６ビットのデータ入力で指定できる２^６＝６４個の電圧レベルを選択し、入力された６ビットデータを選択した６４個の電圧レベルを指定する８ビットデータに変換することによって、γ補正するものである。
【０００５】
また、連続する３つの電圧生成ユニット９３について共通して使用される、画像データ取込み用のシフトレジスタ９６が、データバス９５１〜９５３に沿って形成されている。シフトレジスタ９６の出力は、データバス９５１〜９５３に伝送されるＲＧＢのディジタル画像データを、同時に第１のラッチ回路９１Ａに取り込むように、第１ラッチ回路９１Ａに接続されている。シフトレジスタ９６の各出力は、３つの電圧生成ユニット９３を１単位として、３つの第１のラッチ回路９１Ａにおける画像データのラッチ制御を行うようになっている。
【０００６】
さて、図１７の回路では、Ｒ，Ｇ，Ｂ各色についての６ビットのディジタル画像データＤ_ＡＲ，Ｄ_ＡＧ，Ｄ_ＡＢは、γ補正回路９４１〜９４３にそれぞれ取り込まれる。次に、γ補正回路９４１〜９４３は、画像データＤ_ＡＲ，Ｄ_ＡＧ，Ｄ_ＡＢを８ビットの画像データＤ_ＢＲ，Ｄ_ＢＧ，Ｄ_ＢＢにそれぞれ変換して各データバス９５１〜９５３に出力する。各データバス上の画像データＤ_ＢＲ，Ｄ_ＢＧ，Ｄ_ＢＢは、シフトレジスタ９６からのタイミングパルスにより、それぞれ第１のラッチ回路９１Ａに取り込まれる。全ての電圧生成ユニット９３の第１のラッチ回路９１Ａにデータがラッチされた後、全ての第２のラッチ回路９１Ｂに共通に供給されるラッチパルスにより、１水平画素数分の画像データが一括して第２のラッチ回路９１Ｂに送出される。第２のラッチ回路９１Ｂは、この取り込んだ画像データＤ_Ｂを、Ｄ／Ａ変換回路９２に一括して送出する。各Ｄ／Ａ変換回路９２は、画像データＤ_ＢＲ，Ｄ_ＢＧ，Ｄ_ＢＢに基づき、基準電圧Ｖ_０１，Ｖ_０２を基準電圧としてアナログ電圧Ｖ_ｄｒｖＲ，Ｖ_ｄｒｖＧ，Ｖ_ｄｒｖＢに変換する。Ｖ_ｄｒｖＲ，Ｖ_ｄｒｖＧ，Ｖ_ｄｒｖＢは、液晶表示装置の各データ信号線９７１に出力される。
【０００７】
また、別の構成として、図１８に示すように、γ補正回路９４１〜９４３を設けずに、Ｄ／Ａ変換回路９２にγ補正機能を持たせることもできる。図１８は別の従来技術を示す構成図であり、各符号は図１７と同じものを示す。
【０００８】
この構成においては、データバス９５１〜９５３上に出力された６ビットの画像データは、図１７と同様にして第１，第２のラッチ回路９１Ａ，９１Ｂを介してＤ／Ａ変換回路９２に送出される。Ｄ／Ａ変換回路９２は、ディジタル画像データの上位３ビットのデータを用いて、９つの基準電圧Ｖ_０１〜Ｖ_０９の中から互いに隣接する２電圧を選択し、ディジタル画像データの下位３ビットから、上記選択された２電圧を分圧することで、γ補正がなされた出力電圧Ｖ_ｄｒｖＲ，Ｖ_ｄｒｖＧ，Ｖ_ｄｒｖＢを生成することができる。
【０００９】
なお、図１９に示されるように、図１７や図１８に説明した上記駆動回路を、液晶パネルの画素が形成された基板９９（図１７，１８の基板９０に対応）とは別個の基板を用いて形成し、駆動回路の出力を、実装端子部材（フレキシブルテープ）９８を介して、液晶パネル基板９９の端部に引き出されたデータ信号線９７１の端子に出力することもできる。
【００１０】
また、上記した駆動回路を内蔵した液晶パネル基板をシリコン基板で形成し、画素電極を金属にて形成した反射型液晶表示装置とすることも可能である。この場合、画素のスイッチング素子としては、シリコン基板に形成されたトランジスタが用いられ、同一のシリコン基板の画素領域の外側にトランジスタ等からなる駆動回路を形成することもできる。この駆動回路の電圧生成ユニットは、画素領域のデータ信号線の配列ピッチに一致したピッチで配列される。
【００１１】
【発明が解決しようとする課題】
図１７（及び図１８）の駆動回路では、電圧生成ユニット９３には８ビット（図１８では６ビット）の画像データが入力されるため、１つの電圧生成ユニット９３について、８ビットや６ビット幅のデータバスを、第１のラッチ回路９１Ａ、第２のラッチ回路９１Ｂ、Ｄ／Ａ変換回路９２にわたって配置しなければならない。このため、各電圧生成ユニットの幅（水平画素方向、つまり画素領域のデータ信号線配列方向の幅）が広くなってしまう。特に、ガラス等の絶縁性基板上にＴＦＴ素子を用いて駆動回路を構成し、回路素子と配線領域を平面的に分離して配置すると、回路配置幅が広くなってしまう。また、回路配置幅を狭くしようとして、ＴＦＴ素子の上層に多層配線を形成し、多層構造化すると、製造工程が多くなり、装置の製造歩留まりが著しく低下してしまう。
【００１２】
データ信号線の配置ピッチは、電圧生成ユニットと対応させ一致させることが必要であるから、図１７及び図１８に示すように８ビットや６ビットのデータバス分の幅を確保したために電圧生成ユニットの幅が広くなると、データ信号線９７１の水平方向の配列ピッチを狭めることができなくなる。従って、液晶パネルの画素は、これが接続されるデータ信号線の配列ピッチと実質的に同じピッチで水平方向に配列されるので、データ信号線の配列ピッチが広がると画素の水平方向の画素ピッチを小さくすることができず、高精細な液晶パネルの形成ができなくなってしまう。
【００１３】
また、図１８の駆動回路においてはさらに、Ｄ／Ａ変換回路９２において選択される基準電圧数が多くなって電圧生成ユニットの回路構成が大規模になるため、その部分での回路配置幅が広くなり、電圧生成ユニット９３、データ信号線９７１、画素のそれぞれの配置ピッチを小さくできない。
【００１４】
さらに、図１９の場合には、画像データは、実装端子部材９８を介して液晶パネル基板９９に送出されるため、各信号ラインの電気的特性（ラインのインピーダンス）のバランスの崩れやノイズにより、データ信号が減衰する場合がある。また、液晶パネル基板上に駆動回路を形成する場合に比べて、部品点数が増えると共に、液晶パネル、実装端子部材、駆動回路が別部材であるため、液晶表示装置の全体のサイズが小さくできない。
【００１５】
また、液晶パネルの画素電極が形成される基板をシリコン基板とし、駆動回路をその基板に作り込んだ場合でも、絶縁性基板上に形成されたＴＦＴがシリコン基板に形成されたトランジスタに変わるだけで、図１７や図１８にて説明したことと同様の課題が存在する。
【００１６】
本発明の目的は、駆動回路のパターンレイアウトの改善を図ることで、駆動回路を液晶表示装置の画素の配列ピッチに合わせ、これにより、前記駆動回路の実装面積を小さくするのみならず、この駆動回路を含む液晶表示装置装置、およびこの液晶表示装置装置を持つ電子機器の小型化を促進し、かつ表示装置の表示画像の画質向上を保証することにある。
【００１７】
【課題を解決するための手段】
本願発明の液晶表示装置の駆動回路は、ディジタル画像データ（Ｎビット：Ｎは複数）を入力し、この入力データに基づき、データ信号線を介して画素に供給する電圧を生成するものであり、前記駆動回路は、基板上の液晶表示装置の画素領域の外側部に、データ信号線に対応して並んで配列された、所定数の電圧生成ユニットからなる。
【００１８】
本発明において、電圧生成ユニットは、入力したディジタル画像データを画素の電圧−透過率特性を出来る限り補正した電圧に変換する機能（いわゆるγ補正機能）を有しており、第１の電圧生成手段と第２の電圧生成手段とを含み、第１の電圧生成手段は、第２の電圧生成手段よりも、液晶表示装置の画素領域から遠い位置に配置される。
【００１９】
第１の電圧生成手段は、前記ディジタル画像データの所定数Ｎ１ビットから、画素の電圧−透過率特性を粗い精度で補正した電圧を生成する。また、第２の電圧生成手段は、前記粗い精度で補正した電圧に基づき、画素の電圧−透過率特性に応じた、より細かい精度で補正した電圧レベルを生成する。なお、補正の精度とは、理想的な電圧−透過率特性に近似させるための補正の精度を意味する。つまり、粗い精度での補正とは、大きな電圧変化幅により大まかなレベルで透過率特性の変化曲線を補正することを意味し、細かい精度での補正とは、小さな電圧変化幅によりより細かいレベルで透過率特性の変化曲線を補正することを意味する。
【００２０】
またより具体的な実施の形態としては、第１の電圧生成ユニットは、ディジタル画像データの第１の所定数のビットデータに基づき、互いに異なる複数の電圧から２つの電圧を選択し、第２の電圧生成ユニットは、ディジタル画像データの第２の所定数ビットデータに基づき、前記第１の電圧生成手段により選択された前記２つの電圧を分圧し、１つの分圧電圧を選択する。
【００２１】
また、前記第１の電圧生成手段のためにＮ１ビットデータを伝送するデータバスあるいはこのデータを保持する第１の保持手段が、前記第１の電圧生成手段よりも前記画素領域から遠い位置に配置され、前記第２の電圧生成手段のためにＮ２ビットデータを伝送するデータバスあるいはこのデータを保持する第２の保持手段が、前記第１の電圧生成手段と前記第２の電圧生成手段との間に配置されてなる。
【００２２】
本発明の前記各電圧生成ユニットの電圧生成は、具体的には、前記第１の電圧生成手段において、ディジタル画像データのＮ１ビットデータに基づき、互いに異なる複数の電圧から２つの電圧を選択し、前記第２の電圧生成手段において、前記ディジタル画像データのＮ２ビットデータに基づき、前記第１の電圧生成手段により選択された前記２つの電圧を分圧し、１つの分圧電圧を選択するように動作する。
【００２３】
そもそも、Ｎ１ビットのデータバスあるいは第１の保持手段とＮ２ビットのデータバスあるいは第２の保持手段は、第１の電圧生成手段と前記第２の電圧生成手段との間に形成することもできるが、Ｎ１ビットのデータバスや保持手段に入力／出力されるＮ１ビットデータが、電源ライン等から電気的な影響（ラインインピーダンスの増大、クロストーク発生等）を受け易くなる。また、Ｎ２ビットのデータバスあるいは第２の保持手段を、第２の電圧生成手段と液晶表示装置の画素領域との間に形成することもできようが、この場合にはＮ２ビットのデータバスや第２の保持手段に入力／出力されるＮ２ビットデータが、液晶表示装置の画素領域の周囲に形成した、シール材（図３参照）から電気的な影響（ライン容量の増大等）を受け易くなる。
【００２４】
上記の事情を考慮して、本発明の駆動回路では、Ｎ１ビットデータのデータバスあるいは第１の電圧生成手段のためにＮ１ビットデータを保持する第１の保持手段が、第１の電圧生成手段よりも画素領域から遠い位置に配置され、Ｎ２ビットデータのデータバスあるいは第２の電圧生成手段のためにＮ２ビットデータを保持する第２の保持手段が、第１の電圧生成手段と第２の電圧生成手段との間に配置されてなる。これにより、Ｎ１ビットのデータバスあるいは第１の保持手段に入力／出力されるデータおよびＮ２ビットのデータバスあるいは第２の保持手段に入力／出力されるデータの電気的な特性の向上も確保される。
【００２５】
また、第１の電圧生成手段の配列ピッチとして、Ｎ１ビットのビット数分のデータバスや電圧生成のための回路素子の配置が確保されればよいし、第２の電圧生成手段の配列ピッチとして、Ｎ２ビットのビット数分のデータバスや電圧生成のための回路素子の配置が確保されればよいことになるので、電圧生成ユニットの水平画素方向の回路配置幅を小さくすることができる。
【００２６】
さらに、本発明では、第１の電圧生成手段が、ディジタル画像データのＮ１ビットの値を保持する第１の保持手段と、当該第１の保持手段から出力されるＮ１ビットデータに応じて、複数の基準レベル電圧のうちから、隣接する２つの基準レベル電圧を選択して出力する電圧レベル選択回路とを含むように構成することができる。また、前記第２の電圧生成手段が、前記ディジタル画像データのＮ２ビットデータを保持する第２の保持手段と、当該第２の保持手段から出力される前記Ｎ２ビットの値に応じて、前記電圧レベル選択回路により選択された２つの電圧間を分圧して、出力電圧を生成する分圧回路とを含むように構成することもできる。
【００２７】
ここで、電圧レベル選択回路、２^Ｎ１個＋１の中から２つの電圧を選択することができる。このような電圧レベル選択回路は、後述するように、複数のスイッチと、複数のデコーダ要素とから構成することができる。
【００２８】
また、分圧回路が分圧し選択できる電圧の数は、２^Ｎ２個とすることができる。たとえば、Ｎ２ビットのビット数が３である場合、前記電圧レベル選択回路により選択された２つの電圧間を、２^Ｎ２個に分圧した電圧を生成し、これを選択することができる。このような分圧回路は、後述するように、複数の抵抗と、複数のスイッチと、複数のデコーダ要素とから構成することができる。
【００２９】
また、アクティブマトリックス型の液晶表示装置の場合、特に、第２の電圧生成手段の抵抗を、画素のトランジスタや第１および第２の電圧生成手段を構成するトランジスタのドレイン電極やソース電極の製造工程と同工程で形成することで、製造工程の簡素化を図ることができる。
【００３０】
本発明において、第１の電圧生成手段において選択対象となる電圧数を、２^Ｎ１個＋１とする場合、第１から第２^Ｎ１＋１の電圧供給線は、画素領域Ｓの走査信号線と平行方向に、複数の電圧生成ユニットにわたって互いに間隔を空けて形成することができる。なお、上記電圧供給線に与えられる電圧値は、順次高くなるか、順次低くなるように設定される。
【００３１】
また、Ｎ１ビットのデータを保持する第１の保持手段と電圧レベル選択回路とを接続する信号線、および電圧レベル選択回路により選択された電圧が出力される第１の出力線も、電圧生成ユニットの回路配置方向（データ信号線に平行な方向）に配置される。
【００３２】
各電圧レベル選択回路は、並んで配置された２つのスイッチと、これら２つのスイッチの間に配置されたデコーダ要素とから構成される、第１から第２^Ｎ１の選択部からなる。第ｊ（ｊ＝１，２，・・・，２^Ｎ１）の選択部は、第ｊと第ｊ＋１の電圧供給線との間に設けられる。第ｊの選択部の２つのスイッチのうち、液晶表示装置の画素領域から遠い位置に配置されたスイッチの一方の端子（電圧入力端子）は第ｊの電圧供給線に接続されるとともに、当該スイッチの他方の端子（電圧出力端子）は第１の出力線の一方に接続される。液晶表示装置の画素領域から近い位置に配置されたスイッチの一方の端子（電圧入力端子）は第ｊ＋１の電圧供給線に接続されるとともに、当該スイッチの他方の端子（電圧出力端子）は第２の出力線に接続される。そして、第ｊの選択部のデコーダ要素は、Ｎ１ビットの値がｊ−１のときに、当該選択部の２つのスイッチにオン動作信号を送出するように構成される。
【００３３】
また、本発明において、分圧回路が分圧し得る電圧の数を、２^Ｎ２個とする場合、Ｎ２ビットのデータを保持する第２の保持手段と分圧回路とを接続する信号線、および分圧回路から出力される第２の出力線は、電圧生成ユニットの回路配置方向（データ信号線に平行な方向）に形成される。また、分圧回路は、抵抗と、スイッチと、デコーダ要素とから構成された、液晶表示装置の表示領域から遠い側から近い側に向けて順次配置された第１から第２^Ｎ２の選択部からなる。
【００３４】
各選択部の抵抗は電圧生成ユニットの回路配置方向（データ信号線に平行な方向）に直列接続される。そして、各選択部のスイッチの一方端は、それぞれ前記抵抗の電圧出力端子に接続され、またはそれぞれ前記抵抗の２つの端子のうち液晶表示装置の画素領域から近い側の端子に接続されるとともに、当該スイッチの他方端は、それぞれ前記第２の出力線に接続される。前記各選択部のスイッチは、水平画素方向（走査信号線に平行な方向）に形成されたリセット信号線から、リセット信号が供給されたときに、電圧レベル選択回路により選択された２つの電圧の一方を強制的に、データ信号線に供給する。
【００３５】
また、本発明の液晶表示装置の駆動回路では、各電圧生成ユニットは、データ信号線の一方の端部側又は両端部側に配置される場合は、データ信号線（又は画素）の配列ピッチと略等しいピッチで配列されてなる。
【００３６】
一方、複数の電圧生成ユニットが、データ信号線の一方の端部側に配置されて該データ信号線の一方の端部に接続される第１の電圧生成ユニットと、データ信号線の他方の端部側に配置されて該データ信号線の他方の端部に接続される第２の電圧生成手段とからなる場合は、データ信号線（又は画素）の配列ピッチの２倍の配列ピッチ分の幅が、各電圧生成ユニットの回路幅として使用でき、配線及び回路素子のパターンに余裕ができる。通常は、データ信号線（又は画素）の配列ピッチの２倍のピッチでの配置が好ましい。
【００３７】
すなわち、当該電圧生成ユニットは、前記液晶表示装置の画素配列ピッチあるいはデータ信号線の配列ピッチの整数倍（１倍又は２倍）と「実質的」に同一ピッチで配列されることが好ましい。ここで、「実質的（実質上）」とは、電圧生成ユニットの配列の間隔が、画素の配列ピッチあるいはデータ信号線の配列ピッチの整数倍と完全に同一である必要はないことを意味している。たとえば、隣り合う電圧生成ユニットの一方に特別な付加回路を加える又は一部回路を変形させたことにより、一方の電圧生成ユニットが画素やデータ信号線の配列ピッチよりも膨らんで、隣の電圧生成ユニット側に配列幅が広がることがある。しかし、複数の電圧生成ユニットの半分以上が画素やデータ信号線の配列ピッチの整数倍と同一ピッチで配列されるのであれば、それも含む。また、製造プロセスにおいて、特定の電圧生成ユニットの群と、他の電圧生成ユニットの群とを、異なる製造プロセスにて形成する場合がある。このような場合には、上記各電圧生成ユニットの群の境界のマージンを確保するために、電圧生成ユニットは、液晶表示装置の画素の配列ピッチやデータ信号線の配列ピッチよりも小さい回路配置幅で設け、ユニット間に間隙を設けることがある。このように、電圧生成ユニット間に間隔を設けても、そのユニットの所定箇所の配列ピッチが画素やデータ信号線の配列ピッチの整数倍であれば（上述のように、ユニットの半分以上の配列ピッチがその整数倍であれば）、それも含むこととする。
【００３８】
なお、データ信号線の一方端側に複数の電圧生成ユニットが全て配置されれば、ユニットの配列ピッチと画素あるいはデータ信号線の配列ピッチは、実質的に同一となる。しかし、データ信号線毎に、それに接続される電圧生成ユニットの配置が反対側となれば、データ信号線の一方端側では、２本のデータ信号線に対して１つの電圧生成ユニットにとなるため、電圧生成ユニットの配列ピッチは、画素あるいはデータ信号線の配列ピッチの２倍のピッチと実質的に同一となる。
【００３９】
すなわち、電圧生成ユニットをデータ信号線の両側に画素領域を挟むように設けた場合は、例えば、データ信号線毎に交互に、データ信号線の反対側の端部に電圧生成ユニットを設けると、２本のデータ信号線に対して画素領域の一方の側と他方の側に一つずつ電圧生成ユニットを配置すれば良いため、電圧生成ユニットに許容される回路配置幅は、「実質上」データ信号線の配列ピッチの２倍の間隔となる。なお、データ信号線毎に、電圧生成ユニットの配置場所を変えるのではなく、ＲＧＢの３つのデータ信号線を単位として、３つのデータ信号線毎に、交互に、画素領域を挟むようにして反対側へ電圧生成ユニットを配置してもよい。
【００４０】
本発明の液晶表示装置は、上記駆動回路を含むことを特徴する。特に、画素電極回路が、ガラス基板等の絶縁性基板上に形成したポリシリコン層をチャネルに用いたＴＦＴにより構成される場合には、上述したように駆動回路の形成が容易となる。
【００４１】
さらに、本発明の液晶表示装置を持つ電子機器は、上記液晶表示装置を用いたことを特徴とする。
【００４２】
【発明の実施の形態】
〔第１の実施形態〕
図１は、カラー液晶表示装置の駆動回路の第１の実施形態の概略を示す図である。第１の実施形態では、データ信号線の一方の端部側のみにデータ線側駆動回路が配置された場合を示している。駆動回路を構成する各電圧生成ユニット１１は、液晶パネルを構成する一対の基板のうち一方の基板（ガラス基板）１０上の液晶表示装置の画素領域Ｓの外側の周辺領域に形成されている。
【００４３】
画素領域Ｓでは、ガラス基板１０上に、マトリクス状に複数の走査信号線Ｌ_Ｓと複数のデータ信号線Ｌ_Ｄが配置され、このマトリクス配置により形成された複数の画素部に、それぞれＴＦＴ（薄膜トランジスタ）、画素電極及び電荷蓄積容量が形成される。各画素のＴＦＴは、ゲートが走査信号線Ｌ_Ｓに接続され、ソースがデータ信号線Ｌ_Ｄに接続され、ドレインが画素電極及び蓄積容量に接続される。一方、基板１０と対向して液晶層を挟持する対向基板には共通電極が形成され、画素電極と共通電極との間に挟持された液晶層に、データ信号線Ｌ_Ｄ、ＴＦＴを介して供給された電位と共通電極電位との電位差が印加される。なお、詳しくは後述するが、画素電極に印加される電圧は、液晶を交流駆動するために、共通電極電位に対して所定周期（通常、１垂直走査期間あるいはそれより短い期間）毎に、極性反転されなければならない。
【００４４】
各電圧生成ユニット１１は、データ信号線Ｌ_Ｄの配置される方向（垂直画素方向）に配置される第１の電圧生成ブロック１３と第２の電圧生成ブロック１４からなる。各電圧生成ユニット１１は、図１に示すように、液晶表示装置の水平画素方向の画素の配列ピッチ（あるいは、データ信号線の配列ピッチ）Ｗとほぼ同間隔で、複数のデータ信号線Ｌ_Ｄの配列方向に並んで配置されている。電圧生成ユニット１１は、画素領域Ｓにおけるデータ信号線Ｌ_Ｄの数と等しい数分設けられている。各電圧生成ユニット１１の、基板１０の画素領域Ｓから遠い側には、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）のＮビットのディジタル画像データＤ_ＡＲ，Ｄ_ＡＧ，Ｄ_ＡＢのＮビットのうち、上位Ｎ１ビットを伝送するためのデータバス１２１が、Ｒ，Ｇ，Ｂ各色それぞれについて、画素領域Ｓの走査信号線Ｌ_Ｓと平行方向に、複数の電圧生成ユニット１１にわたって形成されている。
【００４５】
また、各電圧生成ユニット１１を構成する、第１の電圧生成ブロック１３と第２の電圧生成ブロック１４との間には、前記各ディジタル画像データのうち、下位Ｎ２ビットのデータバス１２２が、Ｒ，Ｇ，Ｂ各色それぞれについて、複数の電圧生成ユニットにわたって配置されている。
【００４６】
Ｒ，Ｇ，Ｂ各色についての処理は同じであるので、以下、Ｒ画素のディジタル画像データに基づき、Ｒ用の画素に対する出力電圧を生成する電圧生成ユニットについての動作を説明する。
【００４７】
第１の電圧生成ブロック１３は、第１の保持手段（ラッチ手段１３１）および電圧生成部１３２からなる。上位Ｎ１ビット（図１では３ビット）のデータバス１２１は、ラッチ手段１３１に接続され、このラッチ手段１３１のＮ１ビット出力は、電圧生成部１３２に入力される。ラッチ手段１３１は、２つのＣＭＯＳ型のインバータを帰還接続し、データバス１２１に入力が接続されたインバータの入力又は出力をクロック信号により制御した構成からなる。各インバータはＰチャネルＴＦＴとＮチャネルＴＦＴから構成される。このラッチ手段１３１へのデータバス１２１からのデータ入力は、従来技術として示した図１７，図１８のシフトレジスタ９６と同様に、シフトレジスタ（図示されない）からの出力により制御される。つまり、ラッチ手段１３１のラッチ制御は、図１７や図１８に示したような従来技術と同様に行われ、一水平走査期間毎に、シフトレジスタがシフトクロックに応じてシフトデータをシフトし、このシフトに応じてシフトレジスタからラッチ制御クロックが順次出力される。このラッチ制御クロックの出力タイミングに応じて、水平画素方向に配列される複数の電圧生成ユニット１１のラッチ手段１３１に、データバス１２１に時系列に伝送される一水平画素分のデジタル画像データ（１画素当たりＮ１ビット）が順次取り込まれる。
【００４８】
電圧生成部１３２は、基準電圧供給線Ｌ_Ｖ１（画素領域Ｓの走査信号線Ｌ_Ｓに平行な方向に複数の電圧生成手段にわたって配置されている）に与えられる基準電圧Ｖ_１から、Ｎ１ビット入力に応じた電圧Ｖ_２を生成する。
【００４９】
電圧生成部１３２が生成する電圧Ｖ_２は、Ｎビットのディジタル画像データにとっては、粗い精度（Ｎ１ビットのデータ量による精度）で、画素における電圧−透過率特性を補正した電圧である。なお、電圧生成部１３２の構成としては、種々の構成が考えられる。基準電圧Ｖ_１と接地電位との電位差を容量に充電して、電圧差をＮ１ビットのデータに応じた倍率で昇圧することにより、電圧Ｖ_２を生成することができる。また、別の構成としては、基準電圧Ｖ_１と接地電位との間に挿入する抵抗値を、Ｎ１ビットでデータに基づき変化させてその抵抗の端子から電圧Ｖ_２を電圧生成することができる。また、Ｖ_１が多数の基準電圧からなる場合は、Ｎ１ビットのデータに応じて電圧Ｖ_２を選択することにより電圧生成することができる。この電圧生成部１３２における電圧生成は、複数のラッチ手段１３１が一水平画素数分の画像データを一水平走査期間内に取り込んだ次の水平走査期間内に、各ラッチ手段１３１において同時並行に行われる。
【００５０】
第２の電圧生成ブロック１４は、第２の保持手段（ラッチ手段）１４１および電圧生成部１４２からなる。下位Ｎ２ビットのデータバス１２２は、ラッチ手段１４１に接続され、このラッチ手段１４１のＮ２ビット出力は、電圧生成部１４２に入力される。データバス１２２には、データバス１２１と同一周期で、同期してデータ伝送されてくるので、このラッチ手段１４１でのラッチは、ラッチ手段１３１と同期して、各電圧生成ユニット毎に、同一のシフトレジスタ出力によりラッチ制御が行われる。ここで、Ｒの一画素の階調を決定するデジタル画像データは、データバス１２１のＮ１ビットとデータバス１２２のＮ２ビットを合わせたＮビットのデータになる。
【００５１】
電圧生成部１４２は、前述の電圧生成部１３２からの電圧Ｖ_２を入力し、Ｎ２ビットのデータに基づき電圧Ｖ_ｄｒｖＲを生成する。電圧生成部１４２が昇圧回路であれば、電圧Ｖ_２と接地電位との電位差を、Ｎ２ビットのディジタル画像データに応じた昇圧倍率で昇圧し、１つの昇圧電圧を生成する。但し、その昇圧倍率は、電圧生成部１３２の場合より小さくし、電圧―透過率特性の補正の精度を高める必要がある。また、電圧生成部１４２が分圧回路である場合には、基準電圧Ｖ_２と接地電位との電位差を、Ｎ２ビットのディジタル画像データに応じて分圧し、１つの電圧を生成する。但し、その分圧する電圧幅は、電圧生成部１３２の場合より小さくし、電圧―透過率特性の補正の精度を高める必要がある。
【００５２】
なお、図１には、Ｇ用画素，Ｂ用画素に対する出力電圧Ｖ_ｄｒｖＧ，Ｖ_ｄｒｖＢを生成する電圧生成部も併せて示すが、それぞれＲ画素用の電圧生成ユニットと同様な動作をなす。
【００５３】
また、それぞれの電圧生成ユニットにおいて、電圧生成部１４２が生成する電圧は、Ｎビットのディジタル画像データにとっては、より細かい精度で液晶画素の電圧−透過率特性を出来る限り補正した電圧となっている。すなわち、電圧生成部１４２では、電圧生成部１３２において電圧−透過率特性の特性曲線をより小さな電圧変化幅で補正する。つまり、大きな変化幅での電圧―透過率の補正は第１の電圧生成ブロック１３にて行い、小さな変化幅でのより小さな細かい精度による補正は第２の電圧生成ブロック１４にて行われる。従って、例えば、電圧生成部１４２が電圧昇圧する回路であれば、Ｎ２ビットデータに基づきさらに何らかの基準電圧（例えば接地電位）を基準としてＶ_２を昇圧する際の昇圧倍率を、電圧生成部１３２の場合より小さく設定して昇圧し、Ｖ_ｄｒｖＲを生成する。また、電圧生成部１４２が、電圧分圧する回路であれば、Ｎ２ビットデータに基づき、電圧Ｖ_２を分圧する際の分圧比率を、電圧生成部１３２にて生成可能な電圧における変化幅より小さく設定して分圧し、Ｖ_ｄｒｖＲを生成する。
【００５４】
上述したように、上位Ｎ１ビットのデータバス１２１及びこのデータを保持する第１の保持手段１３１は、各電圧生成ユニット１１の電圧生成部より、液晶表示装置の画素領域Ｓから遠い側に形成され、下位Ｎ２ビットのデータバス１２２及びこのデータを保持する第２の保持手段は第１の電圧生成ブロック１３と第２の電圧生成ブロック１４との間に形成されている。したがって、第１の電圧生成ブロック１３は上位Ｎ１ビットのビット数分の配線をデータ信号線の配置方向に形成すれば良いため、従来技術に比べ並列に配置形成される配線本数が低減され、電圧生成ユニットの水平画素方向の回路配置幅を狭くすることができる。また、第２の電圧生成ブロック１４は下位Ｎ２ビットのビット数分の配線をデータ信号線の配置方向に形成すれば良いため、従来技術に比べ並列に配置形成される配線本数が低減され、電圧生成ユニットの水平画素方向の回路配置幅を狭くすることができる。
【００５５】
それゆえ、従来の駆動回路と比較して、電圧生成ユニット１１の水平画素方向の回路幅を狭くすることができ、液晶表示装置の画素幅Ｗ（あるいはデータ信号線の配列ピッチ）に合わせて狭くするレイアウトが容易となる。これにより液晶パネル側では、データ信号線の配列ピッチもそれに併せて狭くでき、画素の配列ピッチも狭くできるので、高精細なパネルを形成することができる。
【００５６】
なお、図１に示した第１の実施形態では、データ信号線及び画素の配列ピッチに１対１に対応して、電圧生成ユニットの配列ピッチがほぼ等しく設定されているが、データ信号線Ｌ_Ｄの反対側にも電圧生成ユニットを配置し、所定単位数（例えば、１本、３本、６本，・・・・）のデータ信号線毎に、交互に反対側へ電圧生成ユニットを配置していけば、電圧生成ユニットの配列ピッチはほぼ２倍の幅として余裕を持たせることが出来る。例えば、図１の奇数番目のデータ信号線に電圧供給する駆動回路（図中、Ｖ_ｄｒｖＲを生成する電圧生成ユニットとＶ_ｄｒｖＢを生成する電圧生成ユニット）は、データ信号線の図示される端部側に配置し、偶数番目のデータ信号線に電圧供給する駆動回路（図中、Ｖ_ｄｒｖＧを生成する電圧生成ユニット）は、データ信号線の反対側（図示されない側）の端部に配置すると、電圧生成ユニットは２つのデータ信号線に対し１つの電圧生成ユニットを配置する関係となるため、配置に余裕が出来る。従って、データ信号線及び画素の配列ピッチを狭くすることができるので、液晶パネルの画素をより一層高精細化することができる。
【００５７】
また、図１において、Ｎ１ビットデータバス１２１をラッチ１３１の外側に配置したが、ラッチ１３１は、Ｎ１ビット個配置されるため、各ビットのデータバス１２１に隣接してそのデータをラッチするラッチ１３１を配置してもよい。つまり、各データバス１２１を間隔を空けて配置し、その間隔内にデータバスのビットデータをラッチする１ビットラッチ回路１３１を配置してもよい。図１の場合、３本のデータバス１２１の配置と３個のラッチ１３１の配置が、データ信号線側から見て交互に配置される。この構成は、ＲＧＢの各電圧生成ユニットに応じても同様に実施でき、また、第２の電圧生成ブロック１４側のデータバス１２２とラッチ１４１についても同様の構成を採用することが出来る。
【００５８】
〔第２の実施形態〕
図２はカラーの液晶表示装置の駆動回路の第２の実施形態の概略を示す図である。第２の実施形態では、図１の電圧生成部１３２に代えて電圧レベル選択回路２３２を用い、電圧生成部１４２に代えて分圧回路２４２を用いた点が第１の実施形態とは異なり、その他の構成は第１の実施形態と基本的に同一である。なお、図２においては、第１の電圧生成ブロックを２３、第２の電圧生成ブロックを２４、電圧生成ユニットを２１、Ｎビットのディジタル画像データのうちの上位Ｎ１ビットのデータバスを２２１、下位Ｎ２ビットのデータバスを２２２、保持手段（ラッチ回路）を２３１，２４１で示してある。
【００５９】
第２の実施形態においては、ＲＧＢの各色毎にＮ１ビット（実施例では３ビット）のディジタル画像データが伝送されるデータバス２２１から、それぞれラッチ回路２３１に画像データが取り込まれる動作や、ＲＧＢの各色毎にＮ２ビット（実施例では３ビット）のディジタル画像データが伝送されるデータバス２２２から、それぞれラッチ回路２３２に画像データが取り込まれる動作は、第１の実施形態と同様である。また、第１の実施形態と同様に、ディジタル画像データは、Ｎビット（Ｎ＝Ｎ１＋Ｎ２）からなり、Ｎビットによって階調レベルを示すデータである。
【００６０】
第２の実施形態では、第１の電圧生成ブロック２３の電圧レベル選択回路２３２には、２^Ｎ１＋１個の基準レベル電圧Ｖ_１１〜Ｖ_１ｉ（ｉ＝２^Ｎ１＋１）が供給されている。各電圧レベル選択回路２３２は、ラッチ回路２３１からの上位Ｎ１ビット入力に応じて、隣接する２つの電圧レベルＶ_１ｍ，Ｖ_１ｎ（ｍ＝１，２，・・・，８、ｎ＝ｍ＋１）を選択している。この２つの電圧レベルは、Ｎビットのディジタル画像データにとっては、粗い精度（Ｎ１ビットのデータ量による精度）で液晶画素の電圧−透過率特性を補正した電圧に対応している。
【００６１】
以下、Ｒ画素のディジタル画像データに基づき、Ｒ画素に対する出力電圧を生成する電圧生成ユニットについての動作を説明する。
【００６２】
電圧レベル選択回路２３２において、上位Ｎ１ビット数が３である場合には、９つの基準レベル電圧Ｖ_１１〜Ｖ_１９が９本の基準電圧供給線によって供給される。この基準電圧供給線は、互いに平行に、水平画素方向に複数の電圧生成ユニットにわたって配置される。基準レベル電圧Ｖ_１１，Ｖ_１２，Ｖ_１３，Ｖ_１４，Ｖ_１５，Ｖ_１６，Ｖ_１７，Ｖ_１８，Ｖ_１９（Ｖ_１１＞Ｖ_１２＞Ｖ_１３＞Ｖ_１４＞Ｖ_１５＞Ｖ_１６＞Ｖ_１７＞Ｖ_１８＞Ｖ_１９）は、Ｎ（＝上位Ｎ１＋下位Ｎ２）ビットのディジタル画像データがそれぞれ（００００００），（００１０００），（０１００００），（０１１０００），（１０００００），（１０１０００），（１１００００），（１１１０００），（１１１１１１）となるときに（括弧内の前３ビットがＮ１，後３ビットがＮ２）、この画像データに対応して画素の画素電極に供給されるべき電圧である。この９つの基準電圧のうち、Ｎビット画像データの１０進値が「０」と「６３」のときに選択されるＶ_１１とＶ_１９は、液晶画素の電圧−透過率特性に基づいて設定される印加電圧範囲の上限と下限に相当する。例えば、ＴＮ型液晶パネルを用い、そのパネルを挟む一対の偏光板の偏光軸の設定がポジ型（ノーマリーホワイト型）であれば、画素への印加電圧がＶ_１１とき電圧−透過率特性における白レベル表示、Ｖ_１９のとき黒レベル表示となる。逆に、一つの偏光板の偏光軸の設定がネガ型（ノーマリーブラック型）であれば、Ｖ_１１とき電圧−透過率特性における黒表示、Ｖ_１９のとき白表示となる。
【００６３】
そして、Ｖ_１２〜Ｖ_１８については、ディジタル画像データの１０進値が「７」「１４」「２１」「２８」「３５」「４２」「４９」「５６」のときにそれぞれ選択される電圧であり、互いの電圧変化幅が、ネガ型又はポジ型の液晶の電圧−透過率特性の非線形性を補正するように、互いの電圧差を間隔を不均一化（等間隔な部分が一部にあってもそれにより透過率特性の非線形性が補正できればそれで構わない）されて設定された電圧である。つまり、Ｖ_１１〜Ｖ_１９の基準電圧が順次画素に印加された場合に、それに応じて表示の階調レベル（透過率）が変化する比率がそれぞれ等しくなるように、各基準電圧レベルは設定されることになる。
【００６４】
さて、電圧生成ブロック２３においては、ラッチ手段２３１がラッチした画像データの上位Ｎ１ビットが（００１）である場合には、電圧レベル選択回路２３２は、ディジタル画像データが（００１０００）であるときに画素の画素電極に与えるべき電圧Ｖ_１２と、ディジタル画像データが（０１００００）であるときに与えるべき電圧Ｖ_１３とを選択する。また、上位Ｎ１ビットが（０１０）である場合には、電圧レベル選択回路２３２は、ディジタル画像データが（０１００００）であるときに画素の画素電極に与えるべき電圧Ｖ_１３と、ディジタル画像データが（０１１０００）であるときに与えるべき電圧Ｖ_１４とを選択する。このように、上位Ｎ１ビットの値に応じて、Ｎ１の値のときに本来、液晶に印加されるべき電圧と、その電圧レベルに隣接する次のレベルの電圧の２つの基準電圧が選択されるようになる。
【００６５】
なお、実際には、Ｖ_１１とＶ_１９とのうち一方は実際には画素に印加されることはなく、後述するように分圧回路２４２での電圧分圧の基準電圧としてだけ使用され、全部で８レベル（一般的には、２^Ｎ１レベル）の電圧が使用される。
【００６６】
次に、第２の電圧生成ブロック２４の分圧回路２４２には、第１の電圧生成ブロック２３により選択された２つの電圧レベルＶ_１ｍ，Ｖ_１ｎ（ｎ＝ｍ＋１）が２つの電圧出力線により入力されており、ラッチ回路２４１からの下位Ｎ２ビット入力に応じて、電圧レベルＶ_１ｍ，Ｖ_１ｎの分圧を行う。たとえば、下位Ｎ２ビットのビット数が３である場合、分圧回路２４２は、電圧レベル選択回路２３２により選択された２つの基準レベル電圧レベルＶ_１ｍ，Ｖ_１ｎ間を、２^Ｎ２（＝８）個に均等な比率で分圧し、下位Ｎ２ビットの値に応じた電圧Ｖ_ｄｒｖＲを生成する。たとえば上位Ｎ１ビットおよび下位Ｎ２ビットがともに３ビットであり、第１の電圧生成ブロック２３によりＶ_１２とＶ_１３が選択されている場合（すなわち、上位Ｎ１ビットが（００１）である場合）において、下位Ｎ２ビットが（０１０）であるときには、分圧回路２４２は、分圧した電圧のうち、低い方から３番目の電圧を選択して出力する。この出力電圧Ｖ_ｄｒｖＲは、Ｎビットのディジタル画像データにとっては、細かい精度（Ｎビットデータ量による精度）で、画素の電圧−透過率特性の特性曲線を補正した電圧に対応する。
【００６７】
つまり、第２の実施形態においては、第１の電圧生成ブロック２３での電圧−透過率の非線形性の補正では、透過率の白レベルから黒レベルの全域を、Ｎ１ビットのデータ量で均一な透過率変化となるように分割し、その中からＮ１ビットデータの値に応じて分割された範囲（透過率レベル）が選択されている。電圧−透過率特性のこの透過率レベル（縦軸）を分割した数がＮ１ビットのデータ量だけで決定されるため、粗い補正のレベルとなる。つまり、Ｎ１ビット数が３ビットであれば、分割数は２^３＝８分割である。Ｎ１の値に応じて選択された透過率の分割範囲は、電圧−透過率特性の特性曲線に基づき、その透過率範囲に対応する印加電圧範囲が決定される。この電圧範囲の両端の電圧が、第１の電圧生成ブロック２３から選択し出力される２つの基準電圧レベルとなる。さらに、第２の電圧生成ブロック２４では、供給された２つの電圧を、Ｎ２ビットのデータ量に応じて均等割合で分割する。Ｎ２ビット数が３であれば、その分割数は２^３＝８分割である。そして、Ｎ２ビットデータの値に応じて８分割の中から１つの電圧値を選択する。この電圧選択により、電圧−透過率特性に基づき透過率（階調レベル）が決まる。すなわち、Ｎ２ビットデータ量による電圧分圧数は８であるが、電圧−透過率特性の全体の特性曲線からすると、Ｎ１ビットデータ量による電圧範囲分割数８からの選択を行った上で、Ｎ２ビットデータ量による電圧選択があるのであるから、実質的に、第２の電圧生成ブロック２４での電圧生成は、Ｎ１＋Ｎ２＝Ｎビットの画像データのデータ量による電圧値選択となる。従って、第１の電圧生成ブロック２３での電圧生成より、第２の電圧生成ブロック２４での電圧生成は、実質的に細かい精度での電圧−透過率特性の補正となる。
【００６８】
第２の実施形態においても、上位Ｎ１ビットのデータバス２２１及びそのデータをラッチする保持手段（ラッチ回路）２３１は液晶表示装置の表示領域Ｓから遠い側に形成され、下位Ｎ２ビットのデータバス２２２及びそのデータをラッチする保持手段（ラッチ回路）２４１は第１の電圧生成手段２３と第２の電圧生成手段２４との間に形成されているので、各電圧生成ユニットの回路配置方向に多数のデータバスを引き回す必要が無くなり、従来の駆動回路と比較して、電圧生成ユニットの回路幅を液晶表示装置の画素幅Ｗ（あるいはデータ信号線の配列ピッチ幅）に合わせて狭くするレイアウトが容易となる。これにより液晶パネル側では、データ信号線の配列ピッチもそれに併せて狭くでき、画素の配列ピッチも狭くできるので、高精細なパネルを形成することができる。
【００６９】
なお、図２に示した第１の実施形態では、データ信号線及び画素の配列ピッチに１対１に対応して、電圧生成ユニットの配列ピッチがほぼ等しく設定されているが、データ信号線Ｌ_Ｄの反対側にも電圧生成ユニットを配置し、所定単位数（例えば、１本、３本、６本，・・・・）のデータ信号線毎に、交互に反対側へ電圧生成ユニットを配置していけば、電圧生成ユニットの配列ピッチはほぼ２倍の幅として余裕を持たせることが出来る。例えば、図２の奇数番目のデータ信号線に電圧供給する駆動回路（図中、Ｖ_ｄｒｖＲを生成する電圧生成ユニットとＶ_ｄｒｖＢを生成する電圧生成ユニット）は、データ信号線の図示される端部側に配置し、偶数番目のデータ信号線に電圧供給する駆動回路（図中、Ｖ_ｄｒｖＧを生成する電圧生成ユニット）は、データ信号線の反対側（図示されない側）の端部に配置すると、電圧生成ユニットは２つのデータ信号線に対し１つの電圧生成ユニットを配置する関係となるため、配置に余裕が出来る。従って、データ信号線及び画素の配列ピッチを狭くすることができるので、液晶パネルの画素をより一層高精細化することができる。
【００７０】
また、図２において、Ｎ１ビットデータバス２２１をラッチ２３１の外側に配置したが、ラッチ２３１は、Ｎ１ビット個配置されるため、各ビットのデータバス２２１に隣接してそのデータをラッチするラッチ２３１を配置してもよい。つまり、各データバス２２１を間隔を空けて配置し、その間隔内にデータバスのビットデータをラッチする１ビットラッチ回路２３１を配置してもよい。図２の場合、３本のデータバス２２１の配置と３個のラッチ２３１の配置が、データ信号線側から見て交互に配置される。この構成は、ＲＧＢの各電圧生成ユニットに応じても同様に実施でき、また、第２の電圧生成ブロック２４側のデータバス２２２とラッチ２４１についても同様の構成を採用することが出来る。
【００７１】
〔第３の実施形態〕
図３〜図５により、第２の実施形態をより具体的とした実施形態を説明する。
【００７２】
本発明の駆動回路は、図３（Ａ）の平面図、（Ｂ）の横断面図、および（Ｃ）の縦断面図に示すような液晶表示装置３０１を駆動するために用いられる。図３では、ガラス基板（アクティブマトリクス基板）３０３と対向基板（必要に応じてカラーフィルタが配置される基板）３０２との間は、各基板周囲のシール材３０４により接着固定され、その間隙に液晶３０５が注入され挟持されている。ガラス基板３０２の周囲には周側部を残して、遮光パターン３０６が形成され、当該遮光パターン３０６より内側のガラス基板３０３側の画素領域Ｓ部分には、ＴＦＴ、画素電極、出力信号線（データ信号線）、走査線等からなるアクティブマトリクス部３０７が形成されている。また、アクティブマトリクス部３０７の周辺部には、上述した電圧生成ユニットが画素アレイの画素列数と同数形成された駆動回路３０８、および走査線駆動回路３０９がＴＦＴ等により構成されている。また、走査線駆動回路３０９の外側には、実装端子部材（フレキシブル基板）３１０が設けられ、このフレキシブル基板３１０を介して液晶表示装置３０１を駆動するための電圧や各種クロック信号が入力されている。
【００７３】
図４は図３に示した駆動回路３０８を構成する各電圧生成ユニット４のうち第１の電圧生成ブロック４１を示す図である。図４において、複数個の第１の電圧生成ブロック４１は、図３に示した液晶表示装置の画素配列ピッチＷ（図５参照）（あるいはデータ信号線の配列ピッチ）と実質的に同一の配列ピッチで、画素領域Ｓのデータ信号線配列方向に沿って並んで配置されている。各電圧生成ブロック４１は、それぞれデータ信号線の配列方向に向けて回路素子及び配線層が配置されている。図４においては、出力電圧Ｖ_１ｍ，Ｖ_１ｎ，ＳＰの出力される方向に画素領域Ｓが位置している。第１の電圧生成ブロック４１よりも、液晶表示装置の画素領域Ｓから離れた箇所には、ディジタル画像データＤ_Ａの６ビット（Ｎビット）のデータバスのうち、上位３ビット（Ｎ１ビット）のデータバスが、Ｒ，Ｇ，Ｂ各色それぞれについて配置されている。図４では、各データバスをＲ１，Ｇ１，Ｂ１で示し、これらを一括してＢＵＳ_Ｈで示してある。これらのバス配線は、ガラス基板上に形成されたアルミニウム等の金属配線からなる。
【００７４】
ＢＵＳ_Ｈの液晶表示装置の画素領域Ｓ側には、ラッチ回路４１１と電圧レベル選択回路４１２とからなる第１の電圧生成ブロック４１が形成されている。ラッチ回路４１１は、第１のラッチ回路ＬＴＣ_１１と第２のラッチ回路ＬＴＣ_１２とからなる。各ラッチ回路ＬＴＣ_１１およびＬＴＣ_１２は、それぞれ３つのラッチ要素Ｌｅ１〜Ｌｅ３により構成され、それぞれのラッチ要素が１ビットデータをラッチし保持する。このような各ラッチ要素は、ＣＭＯＳのＴＦＴからなる２個のクロックド・インバータをカスケード接続し、後段のクロックド・インバータの入出力間に１個のＣＭＯＳ・ＴＦＴのインバータを帰還接続した構成からなり、この入入力段のクロックド・インバータをＳＰが制御し、後段のクロックド・インバータをＳＰの反転クロックが制御する。以下、各ラッチ要素は同様の構成とする。なお、第１のラッチ回路ＬＴＣ_１１における３つのラッチ要素Ｌｅ１〜Ｌｅ３は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。図４の１番目の第１の電圧生成ブロック４１の第１のラッチ回路ＬＴＣ_１１には、データバスＲ１の３ビット分の画像データが入力されて保持され、同様に、２番目の第１の電圧生成ブロック４１の第１のラッチ回路ＬＴＣ_１１にはＧ１の３ビットデータ、３番目の第１の電圧生成ブロック４１の第１のラッチ回路ＬＴＣ_１１にはＢ１の３ビットデータがそれぞれ、同時にラッチされる。第１のラッチ回路ＬＴＣ_１１における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００７５】
なお、ＢＵＳ_Ｈの液晶表示装置の画素領域Ｓからさらに外側には、シフトレジスタ４４が設けられている。シフトレジスタ４４は、連続する３つの電圧生成ブロック４１の各第１のラッチ回路ＬＴＣ_１１に、シフトクロックＣＬＫのタイミングでサンプリングパルスＳＰを送出し、ラッチ回路ＬＴＣ_１１（Ｌｅ１〜Ｌｅ３）は、上記パルスＳＰによりＢＵＳ_Ｈ上の上位３ビット（Ｎ１ビット）のデータを取り込んでいる。サンプリングパルスＳＰは、３つの電圧生成ブロック４１の
３つの第１のラッチ回路ＬＣＴ_１１に供給されるので、水平画素方向の３画素（ＲＧＢの３画素）のための画像データの上位３ビット分が、１つのサンプリングパルスＳＰにより同時にラッチされる。なお、図４においてシフトレジスタ４４は、３つの電圧生成ユニットに対してのみ、サンプリングパルスＳＰを出力しているように図示されるが、実際には、水平走査期間の最初にシフトデータを入力し、このシフトデータをシフトクロックＣＬＫによって順次シフトし、このシフトに応じて順次サンプリングパルスＳＰを発生させ、水平走査期間内に、水平画素方向に配置される複数の電圧生成ユニットに対して、順次サンプリングパルスＳＰを供給し、この期間内に画素領域Ｓにおいて表示させる１ライン分の画像データを、ラッチ回路ＬＣＴ_１１に取り込むように動作する。
【００７６】
ラッチ回路ＬＴＣ_１１の各ラッチ要素Ｌｅ１〜Ｌｅ３は、取り込んだ上位３ビットのデータを、ラッチ回路ＬＴＣ_１２の各ラッチ要素Ｌｅ１〜Ｌｅ３に送出する。ラッチ回路ＬＴＣ_１２は、各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込んだデータをラッチパルスＬＰのタイミングで、次段の第２の電圧レベル選択回路（第１の電圧生成部に相当）４１２に出力する。ラッチ回路ＬＴＣ_１２の各ラッチ要素Ｌｅ１〜Ｌｅ３は、ラッチパルスＬＰは、水平画素方向に並んで配置される複数の電圧生成ブロック４１のラッチ回路ＬＴＣ_１２の各ラッチ要素Ｌｅ１〜Ｌｅ３に共通に供給される。ラッチパルスＬＰは、各ラッチ要素のクロックド・インバータを制御する共通クロックとなる。従って、１水平走査期間内に、複数の電圧生成ブロック４１の各ラッチ回路ＬＣＴ_１１に順次取り込まれた画素領域の１ライン分の画像データのＮ１ビット分は、一括して同時に、ラッチ回路ＬＴＣ_１２の各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込まれる。従って、複数の電圧生成ブロック４１のそれぞれに含まれる各電圧レベル選択回路４１２は、次の水平走査期間内において同時に、それぞれが入力した画像データに基づく複数の基準電圧の中からの電圧選択を行う。なお、第２のラッチ回路ＬＴＣ_１２における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００７７】
次に、電圧レベル選択回路４１２は、８つのデコーダ要素（ＡＮＤゲートａ１〜ａ８）と、８対のスイッチｓ１１・ｓ１２、ｓ２１・ｓ２２、ｓ３１・ｓ３２、ｓ４１・ｓ４２、ｓ５１・ｓ５２、ｓ６１・ｓ６２、ｓ７１・ｓ７２、ｓ８１・ｓ８２とから構成されている。ここで、ＡＮＤゲートとスイッチ対とが、本発明の第１〜第８の選択部を構成する。たとえばＡＮＤゲートａ１とスイッチｓ１１，ｓ１２とが第１の選択部を構成する。
【００７８】
また、電圧レベル選択回路４１２は、次に述べるような９レベルの電圧Ｖ_１１〜Ｖ_１９（Ｖ_１１＞Ｖ_１２＞・・・＞Ｖ_１９）を入力している。この電圧レベルの電圧値の設定は、第２の実施形態に関して説明したように、画素の電圧−透過率特性の透過率の変化比率が一定となるように透過率の変化幅を設定し、設定した透過率に対応して電圧−透過率特性の特性曲線から求められた電圧が、９つの基準電圧として設定されている。つまり、この９つの電圧レベルにより得られる画素の透過率は、その変化比率が均等になる。
【００７９】
第ｊ（ｊ＝１，２，・・・，８）の選択部の２つのスイッチｓ１ｊのうち、液晶表示装置の表示領域から遠い位置に配置されたスイッチの一方の端子（電圧入力端子）は第ｊの基準電圧供給線（Ｖ_１ｊ）に接続されており、他方の端子（電圧出力端子）は電圧レベル選択回路４１２の一方の電圧Ｖ１ｍの出力線に接続されている。また、液晶表示装置の画素領域Ｓに近い側に配置されたスイッチの電圧入力端子は第ｊ＋１の基準電圧供給線（Ｖ_{１（ｊ＋１）}）に接続されるとともに、電圧出力端子は当該電圧レベル選択回路の他方の電圧Ｖ１ｎの出力線に接続されている。
【００８０】
第ｊの選択部のデコーダ要素は、前記上位Ｎ１ビットの値がｊ−１のときに、当該選択部の２つのスイッチにオン動作信号を送出するように構成されている。すなわち、ＡＮＤゲートａ１〜ａ８は、それぞれ入力位相の組合せがゲート同士で互いに異なる３つの入力端子を持っており、上位３ビット（Ｎ１ビット）の値に応じて、８対のスイッチのうち、何れか１つの対がオンとなる。すなわち、図４の構成においては、上位３ビットの値が一番小さいとき（すなわち、（０００）のとき）は、スイッチｓ８１，ｓ８２のみをオンとしてＶ_１８とＶ_１９とを第２の電圧生成ブロック４２の分圧回路（第２の電圧生成部に相当）４２２（図５参照）に出力し、順次上位３ビットの値が大きくなるごとに、Ｖ_１７とＶ_１８、Ｖ_１６とＶ_１７、・・・、Ｖ_１１とＶ_１２のように、電圧レベルが隣接する２つの電圧Ｖ_１ｍ，Ｖ_１ｎ（ｍ＝１，２，・・・，８、ｎ＝ｍ＋１）を第２の電圧生成ブロック４２の分圧回路４２２に出力する。
【００８１】
以上が図４の説明であるが、各電圧生成ブロックにおいては、その回路配置幅の中には、回路素子だけでなく、６ビットの画像データの上位３ビットのデータを電圧レベル選択回路４１２まで伝送する配線と、サンプリングパルスやラッチパルスの供給配線と、電圧レベル選択回路４１２にて選択した２つの電圧の出力線とが、回路配置方向（画素領域方向）に向けて配置される。よって、回路は一方向に配置される配線数が少なく、且つラッチ回路や電圧レベル選択回路もそれぞれ分割して画素領域方向に順次配置するので、配置幅が狭くなる。よって、水平画素方向での各電圧生成ブロックの幅は狭くできる。
【００８２】
図５は、図３に示した駆動回路３０８を構成する各電圧生成ユニット４のうち、第２の電圧生成ブロック（第２の電圧生成部に相当）４２を示す図であり、電圧生成ブロック４２と図４において説明した第１の電圧生成ブロック４３との間には、ディジタル画像データＤ_Ａの６ビットのデータバスのうち、下位３ビット（Ｎ２ビット）のデータバスが、Ｒ，Ｇ，Ｂ各色それぞれについて形成されている。図５では、各データバスをＲ２，Ｇ２，Ｂ２で示し、これらを一括してＢＵＳ_Ｌで示してある。第２の電圧生成ブロック４２は、ラッチ回路４２１と分圧回路４２２とからなる。ラッチ回路４２１は、第１のラッチ回路ＬＴＣ_２１と第２のラッチ回路ＬＴＣ_２２とからなる。ラッチ回路ＬＴＣ_１１およびＬＴＣ_１２は、それぞれ３つのラッチ要素Ｌｅ１〜Ｌｅ３により構成されている。
【００８３】
それぞれのラッチ要素が１ビットデータをラッチし保持する。このような各ラッチ要素は、第１の電圧生成ブロック４１におけるラッチ回路４１１の各ラッチ要素Ｌｅ１〜Ｌｅ３と同様の構成である。また、クロックド・インバータの制御クロックも、ラッチ回路ＬＴＣ_１１、ＬＴＣ_１２とそれぞれ同一であり、ラッチ回路ＬＴＣ_１１はサンプリングパルスＳＰにより制御され、ラッチ回路ＬＴＣ_１２はラッチパルスＬＰにより制御される。
【００８４】
前述したように、Ｒ，Ｇ，Ｂ各色についての電圧生成ブロック４１の各第１のラッチ回路ＬＴＣ_２１には、図４において説明したシフトレジスタ４４からのサンプリングパルスＳＰが入力されている。ラッチ回路ＬＴＣ_２１は、上記パルスＳＰによりデータバス４３１上のディジタル画像データの下位３ビット（Ｎ２ビット）のデータを取り込んでいる。ラッチ回路ＬＴＣ_２１の各ラッチ要素Ｌｅ１〜Ｌｅ３は、取り込んだ下位３ビットのデータを、ラッチ回路ＬＴＣ_２２の各ラッチ要素Ｌｅ１〜Ｌｅ３に送出する。ラッチ回路ＬＴＣ_２２は、各ラッチ要素Ｌｅ１〜Ｌｅ３のデータをラッチパルスＬＰ２のタイミングで、次段の分圧回路４２２に出力する。
【００８５】
図５の１番目の第２の電圧生成ブロック４２の第１のラッチ回路ＬＴＣ_２１には、データバスＲ２の３ビット分の画像データが入力されて保持され、同様に、２番目の第２の電圧生成ブロック４２の第１のラッチ回路ＬＴＣ_２１にはＧ２の３ビットデータ、３番目の第２の電圧生成ブロック４２の第１のラッチ回路ＬＴＣ_２１にはＢ２の３ビットデータがそれぞれ、同時にラッチされる。第１のラッチ回路ＬＴＣ_１１における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００８６】
なお、シフトレジスタ４４からは、第１の電圧生成ブロック４１だけでなく、連続配列される３つの第２の電圧生成ブロック４２の各第１のラッチ回路ＬＴＣ_２１に、シフトクロックＣＬＫのタイミングでサンプリングパルスＳＰさ送出される。このパルスＳＰの配線は、各電圧生成ユニットの回路配置幅内に配線される。
ラッチ回路ＬＴＣ_２１（Ｌｅ１〜Ｌｅ３）では、上記パルスＳＰによりＢＵＳ_Ｌ上の下位３ビット（Ｎ２ビット）のデータを取り込んでいる。サンプリングパルスＳＰは、３つの電圧生成ブロック４２の３つの第１のラッチ回路ＬＣＴ_２１に供給されるので、水平画素方向の３画素（ＲＧＢの３画素）のための画像データの下位３ビット分が、１つのサンプリングパルスＳＰにより同時にラッチされる。なお、図４におけるシフトレジスタ４４は、３つの電圧生成ユニットに対してのみ、サンプリングパルスＳＰを出力しているように図示されるが、実際には、水平走査期間の最初にシフトデータを入力し、このシフトデータをシフトクロックＣＬＫによって順次シフトし、このシフトに応じて順次サンプリングパルスＳＰを発生させ、水平走査期間内に、水平画素方向に配置される複数の電圧生成ユニットに対して、順次サンプリングパルスＳＰを供給し、この期間内に画素領域Ｓにおいて表示させる１ライン分の画像データの下位ビットを、ラッチ回路ＬＣＴ_２１に取り込むように動作する。従って、第１の電圧生成ブロック４１と第２の電圧生成ブロック４２のラッチ回路ＬＴＣ_１１とＬＴＣ_２１は、同じサンプリングパルスＳＰにより同期してラッチ動作する。
【００８７】
ラッチ回路ＬＴＣ_２１の各ラッチ要素Ｌｅ１〜Ｌｅ３は、取り込んだ上位３ビットのデータを、ラッチ回路ＬＴＣ_２２の各ラッチ要素Ｌｅ１〜Ｌｅ３に送出する。ラッチ回路ＬＴＣ_２２は、各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込んだデータをラッチパルスＬＰのタイミングで、次段の分圧回路４２２に出力する。ラッチ回路ＬＴＣ_２２の各ラッチ要素Ｌｅ１〜Ｌｅ３は、ラッチパルスＬＰは、第１の電圧生成ブロック４１のラッチ回路だけでなく、水平画素方向に並んで配置される複数の電圧生成ブロック４２のラッチ回路ＬＴＣ_２２の各ラッチ要素Ｌｅ１〜Ｌｅ３にも共通に供給される。ラッチパルスＬＰは、各ラッチ要素のクロックド・インバータを制御する共通クロックとなる。従って、１水平走査期間内に、複数の電圧生成ブロック４１の各ラッチ回路ＬＣＴ_２１に順次取り込まれた画素領域の１ライン分の画像データのＮ２ビット分は、次の水平走査期間の最初に一括して同時に、ラッチ回路ＬＴＣ_２２の各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込まれる。従って、複数の電圧生成ブロック４２のそれぞれに含まれる各分圧回路４１２は、次の水平走査期間内において同時に、それぞれが入力した画像データに基づき、分圧電圧の選択を行う。なお、第２のラッチ回路ＬＴＣ_２２における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００８８】
分圧回路４２２は、３入力端子を持つ８つのデコーダ要素（ＡＮＤゲートｂ１〜ｂ８）と、これらＡＮＤゲートｂ１〜ｂ８の出力を一方の入力とし、後述するリセットパルスＲＳを他方の入力とするリセット要素（ＯＲゲートｃ１〜ｃ８）と、これらの２入力ゲートｃ１〜ｃ８の出力に応じてオン・オフするスイッチｔ１〜ｔ８と、８つの薄膜抵抗ｒ１〜ｒ８の直列接続回路とから構成されている。ここで、上記各抵抗と、各スイッチと、各２入力ゲートと、各ＡＮＤゲートとが、第１〜第８の選択部を構成している。たとえば、抵抗ｒ１と、スイッチｔ１と、２入力ゲートｃ１と、ＡＮＤゲートｂ１とが、第１の選択部を構成する。
【００８９】
また、分圧回路４２２は、リセットパルスＲＳの入力端子を有している。ＡＮＤゲートｂ１〜ｂ８は、それぞれ入力信号位相の組合せが異なる３つの入力端子を持っており、下位３ビット（Ｎ２ビット）の値に応じて、何れか１つが“１”を出力する。すなわち、第ｋ（ｋ＝１，２，・・・，８）の選択部のデコーダ要素は、前記下位Ｎ２ビットの値がｋ−１のときに、選択部のリセット要素の他方端子を介して選択部のスイッチにオン動作信号を送出する。
【００９０】
２入力ゲートｃ１はＯＲゲートであり、ＡＮＤゲートｂ１の出力を非反転で入力し、リセットパルスＲＳを非反転で入力している。一方、２入力ゲートｃ２〜ｃ８はＡＮＤゲートであり、ＡＮＤゲートｂ２〜ｂ８の出力を非反転で入力し、リセットパルスＲＳを反転して入力している。このリセットパルスＲＳが“０”のとき、２入力ゲートｃ１〜ｃ８は、ＡＮＤゲートｂ１〜ｂ８からの出力をスイッチｓ１〜ｓ８に伝送する。つまり、ＡＮＤゲートｂ１〜ｂ８のいずれかから“１”が出力され、リセットパルスＲＳが“０”のときは、２入力ゲートｂ１〜ｂ８の出力がそのままスイッチｓ１〜ｓ８に伝送され、“１”の供給された１つのスイッチがオンする。一方、リセットパルスＲＳが“１”のときは、２入力ゲートｃ１の出力は“１”となり、他の２入力ゲートｃ２〜ｃ８の出力は“０”に固定される。従って、強制的に、スイッチｓ１がオンされ、第１の電圧生成ブロック４１にて選択され供給された電圧Ｖ１ｎが出力線にそのまま出力される。
【００９１】
このリセットパルスＲＳを供給するリセット信号線は、水平画素方向に複数の第２の電圧生成ブロック４２にわたって配置されるものであり、リセットパルスＲＳが“１”のときは、各電圧生成ユニット、すなわち各第２の電圧生成ブロック４２からの出力電圧としては、これに対応する第１の電圧生成ブロック４１にて選択された２つの基準電圧の一方（図４及び図５では、電位の高い側）が、強制的に出力され、画素領域Ｓのデータ信号線Ｌ_Ｄに供給される。
【００９２】
なお、このリセットパルスＲＳが“１”となる期間は、各水平走査期間の最初の一部の期間である。ラッチ回路ＬＣＴ_１２とＬＣＴ_２２における電圧選択動作の不安定期間を考慮し、この期間に強制的に高電位の電圧側を出力されるようにしている。高電位側の電圧をデータ信号線に印加して高めの電圧でプリチャージする方が、低電位側の電圧を印加するより、その後の分圧回路からの画像データに応じた出力電圧によるデータ信号線の電荷充電が、早
期にできるためである。なお、このリセット動作が液晶パネルの特性上不要で有れば、リセットパルスＲＳの信号線、２入力ゲートｃ１〜ｃ８は不要である。
【００９３】
スイッチｔ１〜ｔ８の一方の端子は出力線（データ信号線にそのまま繋がる）に接続され、他方の端子は薄膜抵抗ｒ１〜ｒ８の直列接続回路（データ信号線に平行）のタップに接続されている。これらの抵抗ｒ１〜ｒ８の直接接続回路の両端には、前述した第１の電圧生成ブロック４１からの２つの電圧Ｖ１ｍ，Ｖ１ｎが与えられ、８分割している。なお、抵抗ｒ１〜ｒ８の抵抗値は、それぞれ等しく設定している。
【００９４】
分圧回路４２２は、画像データの下位３ビットの値に応じて、スイッチｔ１〜ｔ８の何れかをオンとして、２つの電圧Ｖ１ｍ，Ｖ１ｎ間を薄膜抵抗ｒ１〜ｒ８の直列接続回路の所定の端子から出力される分圧電圧のうちから１つを、スイッチｓ１〜ｓ８により選択し、出力線にこれを出力して、出力電圧Ｖ_ｄｒｖＲ，Ｖ_ｄｒｖＧ，Ｖ_ｄｒｖＢを生成し、これを図５に示した画素領域Ｓのデータ信号線Ｌ_Ｄに出力している。なお、電圧生成ユニット４の６ビットのディジタル画像データ入力に対する出力電圧（Ｖ_ｄｒｖ）の特性の一例を図６に示す。図６にも示されるように、電圧生成ユニット４は、画素の電圧−透過率特性に応じた特性の電圧を生成することができる。
【００９５】
また、図４及び図５に示したラッチ回路、ＡＮＤゲート、ＯＲゲート、スイッチは、画素領域Ｓの各画素に配置されるＴＦＴと同様なプロセスにて、同一ガラス基板上に形成したＴＦＴにより構成される。
【００９６】
以上が図５の説明であるが、各電圧生成ブロックにおいては、その回路配置幅の中には、回路素子だけでなく、６ビットの画像データの下位３ビットのデータを分圧回路４２２まで伝送する配線と、サンプリングパルスやラッチパルスの供給配線と、分圧回路４２２にて選択した電圧の出力線とが、回路配置方向（画素領域方向）に向けて配置される。よって、回路は一方向に配置される配線数が少なく、且つラッチ回路や電圧レベル選択回路もそれぞれ分割して画素領域方向に順次配置するので、配置幅が狭くなる。よって、水平画素方向での各電圧生成ブロックの幅は狭くできる。従って、画素領域Ｓの画素配列ピッチ（あるいはデータ信号線の配列ピッチ）と駆動回路の電圧生成ユニットとを合わせて狭くし、ドライバー内蔵型の高精細な液晶パネルを実現することができる。
【００９７】
なお、以上の実施形態において、Ｎ１ビットとＮ２ビットとは、同一ビット数であるかＮ２ビット数がＮ１ビット数よりも多いことが好ましい。これは、第１の電圧生成手段が２つの電圧を選択する構成であるのに対し、第２の電圧生成手段は１つの電圧を選択する構成であるため、第１の電圧生成手段に入力するデータビット数が多くなると回路規模が大きくなってしまうからである。たとえばディジタル画像データが７ビットである場合には、Ｎ１ビットのビット数を３、Ｎ２ビットのビット数を４とする（または、Ｎ１ビットのビット数を４、Ｎ２ビットのビット数を３とする）ことが好ましく、また、たとえばディジタル画像データが６ビットである場合には、Ｎ１ビットのビット数およびＮ２ビットのビット数をともに３とすることが好ましい。
【００９８】
また、第１の電圧生成ブロック４１と第２の電圧生成ブロック４２のそれぞれの第１のラッチ回路ＬＣＴ_１１，ＬＣＴ_２１と、それに隣接して配置されるデータバスＢＵＳ_Ｈ，ＢＵＳ_Ｌは、図４及び図５に示したように、データバスの配置の画素領域側にラッチ回路を設けるのではなく、１本のデータバスに隣接して１つのラッチ要素を設け、データバスとラッチ要素が交互となるように配置してもよい。
【００９９】
また、この実施形態では、データ信号線及び画素の配列ピッチに１対１に対応して、電圧生成ユニットの配列ピッチがほぼ等しく設定されているが、データ信号線Ｌ_Ｄの反対側にも電圧生成ユニットを配置し、所定単位数（例えば、１本、３本、６本，・・・・）のデータ信号線毎に、交互に反対側へ電圧生成ユニットを配置していけば、電圧生成ユニットの配列ピッチはほぼ２倍の幅として余裕を持たせることが出来る。例えば、図の奇数番目のデータ信号線に電圧供給する駆動回路（図中、Ｖ_ｄｒｖＲを生成する電圧生成ユニットとＶ_ｄｒｖＢを生成する電圧生成ユニット）は、データ信号線の図示される端部側に配置し、偶数番目のデータ信号線に電圧供給する駆動回路（図中、Ｖ_ｄｒｖＧを生成する電圧生成ユニット）は、データ信号線の反対側（図示されない側）の端部に配置すると、電圧生成ユニットは２つのデータ信号線に対し１つの電圧生成ユニットを配置する関係となるため、配置に余裕が出来る。従って、データ信号線及び画素の配列ピッチを狭くすることができるので、液晶パネルの画素をより一層高精細化することができる。
【０１００】
〔第４の実施形態〕
図３に示したガラス基板３０２上に、駆動回路（駆動回路３０８）、アクティブマトリクス部３０７等を形成するプロセス（低温ポリシリコン技術を用いたプロセス）を図７〜図１３により説明する。
【０１０１】
プロセス１：図７に示すように、アクティブマトリクス基板７００上にバッファ層７０１を形成し、このバッファ層７０１上にアモルファスシリコン層７０２を形成する。
【０１０２】
プロセス２：図８のアモルファスシリコン層７０２の全面にレーザアニールを施し、アモルファスシリコン層を多結晶化し、図８に示すように、多結晶シリコン層７０３を形成する。
【０１０３】
プロセス３：多結晶シリコン層７０３をパターニングして、図９に示すようにアイランド領域７０４，７０５，７０６を形成する。アイランド領域７０４，７０５は、実施形態で示した各スイッチとして用いられるＭＯＳトランジスタの能動領域（ソース，ドレイン）が形成される層である。また、アイランド領域７０６は、各画素等に必要に応じて設けられる電荷蓄積容量の一極となる層である。
【０１０４】
プロセス４：図１０に示すように、マスク層７０７を形成し、キャパシタンス要素の薄膜容量の一極となるアイランド領域７０６のみにリン（Ｐ）イオンを打ち込み、当該アイランド領域７０６を低抵抗化する。
【０１０５】
プロセス５：図１２に示すように、ゲート絶縁膜７０８を形成し、当該ゲート絶縁膜７０８上にＴａＮ層７１０，７１１，７１２を形成する。ＴａＮ層７１０，７１１は、各種スイッチとして用いられるＭＯＳトランジスタのゲートとなる層であり、ＴａＮ層７１２は薄膜容量の他極となる層である。これらＴａＮ層を形成の後、マクス層７１３を形成し、ゲートＴａＮ層７１０をマスクとしてセルフアラインでリン（Ｐ）のイオン打ち込みを行い、ｎ型のソース層７１５，ドレイン層７１６を形成する。
【０１０６】
プロセス６：図１２に示すように、マスク層７２１，７２２を形成し、ゲートＴａＮ層７１１をマスクとして、セルフアラインでボロン（Ｂ）のイオン打ち込みを行い、ｐ型のソース層７２１，ドレイン層７２２を形成する。
【０１０７】
プロセス７：図１３に示すように、層間絶縁膜７２５を形成し、当該層間絶縁膜にコンタクトホールを形成した後、ＩＴＯやＡｌからなる電極層７２６，７２７，７２８，７２９形成する。なお、図１３では図示していないが、ＴａＮ層７１０，７１１，７１２や多結晶シリコン層７０６にもコンタクトホールを介して電極が接続される。これにより、駆動回路の各スイッチとして用いられるｎチャネルＴＦＴ，ｐチャネルＴＦＴ等が作製される。
【０１０８】
以上述べたようなプロセス１〜７を用いることにより、駆動回路回路を含む液晶表示装置の製造が容易化され、コストの低減を図ることもできる。また、ポリシリコンはアモルファスシリコンに比べてキャリアの移動度が格段に大きいので、高速動作が可能であり、回路の高性能化の面で有利である。抵抗部の形成方法としては、アイランド領域７０６（Ｎ＋）、ｎ型のソース層（Ｐ＋）５，ドレイン層（Ｐ）７１６の３種類のシート抵抗値を持つポリシリコン薄膜層の何れかの成形工程と同一工程にて形成することができる。なお、抵抗値としては、アイランド領域７０６の層の不純物濃度が３つの中では一番低いため、シート抵抗値が一番高くなり、抵抗の長さを一番短くでき、分圧回路の回路面積を小さくすることができる。
【０１０９】
なお、上述の製造プロセスに代えて、アモルファスシリコンを用いたプロセスも使用可能である。また、以上の実施形態においては、絶縁性基板上に形成したＴＦＴ及び薄膜抵抗素子により駆動回路及び画素領域を形成した例を示したが、これに限らず、シリコン基板上に画素及び駆動回路を形成してもよい。その場合は、画素に形成される画素電極は金属層の反射電極とし、その反射電極下のシリコン基板表面に画素電極にデータ信号を供給するＭＯＳトランジスタ、及び供給されたデータ信号の電荷を保持する電荷蓄積容量を形成する。画素領域の周辺のシリコン基板表面にはＭＯＳトランジスタからなる駆動回路が形成される。抵抗素子はシリコン基板上にポリシリコン抵抗として形成される。このパネルは、シリコン基板とガラス基板を貼り合わせその間隙に液晶を挟持させた反射型アクティブマトリクスパネルとして実現される。このようなパネルにおいても、本発明を採用することにより、画素の配列（データ信号線の配列）ピッチに合わせた駆動回路が構成できる。また、アクティブマトリクス型の液晶表示装置だけでなく、その他の単純マトリクス型やＭＩＭ等の２端子素子型の液晶パネルの駆動回路として本発明を用いることができる。
【０１１０】
また、上記実施形態においては、ＲＧＢの３原色の画像データに基づきカラー表示する液晶表示装置を前提に説明を進めたが、本発明はこれに限定されることなく、投写型表示装置のライトバルブのように単色（Ｒのみ、Ｇのみ、Ｂのみ）の光を変調する液晶表示装置のための駆動回路として、単色の画像データのみを入力するようにしてもよいことは言うまでもない。また、白色光を入力し、その光を変調してモノクロ表示する場合は、画像データとして輝度データを入力するようにしても構わない。
【０１１１】
さらに、以上の実施形態においては、画素の液晶を交流駆動しない構成（共通電極電位に対して正極性の電圧のみを画素電極に印加する構成）での駆動回路を説明してきた。これは、説明を簡便化するためである。しかしながら、液晶は交流駆動されることが一般的である。画素の液晶を交流駆動する場合は、共通電極電位に対して負極性の電圧を出力するように駆動回路が構成されなければならない。そのためには、負極性の電圧を出力する場合は、第１の電圧生成手段に供給される基準電圧を負極性の電圧に切り換え（電圧の符号を基準電位に対して反転させる）、ここから生成する電圧を負極性の電圧とすることが必要である。さらに、第２の電圧生成手段においては、この負極性の電圧を基に、更に細かい精度での負極性の電圧を発生させればよい。従って、液晶表示装置をライン反転駆動（画素行毎に画素の液晶に印加する電圧極性を反転し、各画素に対しては垂直走査期間毎にさらに印加電圧極性を反転する駆動方法）や画素反転駆動（画素毎に画素の液晶に印加する電圧極性を反転し、各画素に対して垂直走査期間毎にさらに印加電圧極性を反転する駆動方法）やソースライン反転駆動（画素列毎に画素の液晶に印加する電圧極性を反転し、各画素に対しては垂直走査期間毎にさらに印加電圧極性を反転する駆動方法）において、その反転周期に応じて、電圧供給配線を介して第１の電圧生成手段に供給する基準電圧を切り換えることが必要である。
【０１１２】
次に、上述したアクティブマトリクス基板を用いて製造した、前述した駆動回路により駆動される液晶表示装置や、当該液晶表示装置を持つ、携帯型コンピュータ，液晶プロジェクタ等の電子機器の実施形態について説明する。
【０１１３】
〔第５の実施形態〕
図１４に例示するように、液晶表示装置７５０は、バックライト７５１、偏光板７５２、ＴＦＴ基板７５３、液晶７５４、対向基板（必要に応じてカラーフィルタが形成される）７５５、および偏光板７５６がこの順で重ねられて構成される。本実施形態では、上述したように、ＴＦＴ基板７５３上に駆動回路７７８が形成されている。
【０１１４】
〔第６の実施形態〕
図１５に例示するように、携帯型コンピュータ７６０は、キーボード７６１を備えた本体部７６２と、本発明の液晶表示装置を搭載した液晶表示画面７６３とを有している。
【０１１５】
〔第７の実施形態〕
図１６に例示するように、液晶プロジェクタ７７０は、本発明の液晶表示装置を液晶ライトバルブとして用いた投写型プロジェクタであり、たとえば３板プリズム方式の光学系が用いられる。図１６におけるプロジェクタ７７０では、白色光源のランプユニット７７１から照射された投写光がライトガイド７７２の内部で、複数のミラー７７３および２枚のダイクロイックミラー７７４によってＲ，Ｇ，Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル７７５，７７６，７７７に導かれる。そして、それぞれの液晶パネル７７５，７７６，７７７によって変調された光は、ダイクロックプリズム７７８に３方向から入射される。ダイクロックプリズム７７８では、Ｒ（レッド）およびＢ（ブルー）の光が９０°曲げられ、Ｇ（グリーン）の光が直進するので、各色の画像が合成され、投写レンズ７７９を通してスクリーンなどにカラー画像が投写される。
【０１１６】
その他、本発明が適用可能な電子機器としては、エンジニアリング・ワークステーション、ベージャあるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオカメラ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた種々の装置を挙げることができる。
【０１１７】
【発明の効果】
本発明の駆動回路によれば、画像データの所定数ビットを入力とする第１の電圧生成手段と、画像データの残りの所定数ビットを入力とする第２の電圧生成手段とに分けたので第１の電圧生成手段に必要とされる回路配置ピッチとして、所定数ビット分の回路が確保されればよい。また、第２の電圧生成手段に必要とされる回路配置ピッチとして、残りの所定数ビット分の回路が確保されればよいことになり、電圧生成ユニットの並び間隔を小さくする駆動回路を液晶表示装置の画素の配列ピッチに合わせて狭くするレイアウトが可能となる。さらに、これにより、前記駆動回路の占有面積を小さくでき、これに合わせて画素の配列ピッチを狭くした高精細の液晶パネルも実現でき、液晶表示装置、およびこの液晶表示装置を持つ電子機器の小型化をもを促進することができる。
【図面の簡単な説明】
【図１】本発明の駆動回路の第１の実施形態を示す図である。
【図２】本発明の駆動回路の第２の実施形態を示す図である。
【図３】本発明の第３の実施形態の説明図であり、液晶表示装置の概略を示す図である。
【図４】本発明の第３の実施形態の説明図であり、図２の駆動回路の第１の電圧生成手段をより具体的に示す図である。
【図５】本発明の第３の実施形態の説明図であり、図２の駆動回路の第２の電圧生成手段をより具体的に示す図である。
【図６】図４の第１の電圧生成手段の入出力特性を示す図である。
【図７】本発明の駆動回路の製造に際しての第１プロセスを示す図である。
【図８】本発明の駆動回路の製造に際しての第２プロセスを示す図である。
【図９】本発明の駆動回路の製造に際しての第３プロセスを示す図である。
【図１０】本発明の駆動回路の製造に際しての第４プロセスを示す図である。
【図１１】本発明の駆動回路の製造に際しての第５プロセスを示す図である。
【図１２】本発明の駆動回路の製造に際しての第６プロセスを示す図である。
【図１３】本発明の駆動回路の製造に際しての第７プロセスを示す図である。
【図１４】本発明の駆動回路により駆動される液晶表示装置の構成を示す図である。
【図１５】本発明の駆動回路により駆動される液晶表示装置を持つ携帯型コンピュータを示す図である。
【図１６】本発明の駆動回路により駆動される液晶表示装置を持つプロジェクタを示す図である。
【図１７】従来の、γ補正機能を持たない駆動回路を搭載した液晶表示装置装置を示す図である。
【図１８】従来の、γ補正機能を持つ駆動回路を搭載した液晶表示装置装置を示す図である。
【図１９】従来の駆動回路を接続端子部材を介して液晶表示装置装置に接続する様子を示す図である。
【符号の説明】
１０，２０，３１Ａガラス基板
１１，２１電圧生成ユニット
１２１，２２１，４３１上位Ｎ１ビットのデータバス
１２２，２２２，４３２下位Ｎ２ビットのデータバス
１３１，２３１，４１１，４２１ラッチ手段
１３２，１４２，４１２電圧生成部
４１２電圧レベル選択回路
４２２分圧回路
４４シフトレジスタ
Ｗ液晶表示装置の画素配列ピッチ幅
Ｓ液晶表示装置の画素領域Ｓ
Ｖ_１１〜Ｖ_１９基準電圧[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a driving circuit of a liquid crystal display device for supplying a voltage to a pixel of the liquid crystal display device via a data signal line, a liquid crystal display device including the driving circuit, and an electronic apparatus having the liquid crystal display device. The present invention relates to the drive circuit, the device, and the electronic device with an improved circuit pattern layout.
[0002]
[Prior art]
A liquid crystal display device is configured by sealing liquid crystal between a pair of substrates. In a TFT (thin film transistor) type liquid crystal display device, a plurality of scanning lines and data signal lines are arranged on one substrate (insulating substrate, for example, glass) so as to intersect with each other, and pixels formed by a matrix arrangement thereof. A TFT having an amorphous silicon thin film or a polysilicon thin film as a channel and a pixel electrode are formed in the region. The TFT has a gate controlled by a scanning signal supplied to the scanning line, a source connected to the data signal line, and a drain connected to the pixel electrode. The TFT supplies the voltage supplied to the data signal line to the pixel electrode when the conduction is controlled (selected) by the scanning signal. A charge storage capacitor is formed in each pixel, and the charge of the voltage supplied at this time is held during the subsequent non-conduction time (non-selection period) of the TFT. On the other hand, a common electrode is formed on the counter substrate facing the substrate, and the voltage difference between the voltage applied to and held on each pixel electrode and the common electrode voltage is applied to the liquid crystal layer of each pixel sandwiched between the electrodes. By changing the applied and applied voltage, the arrangement of the liquid crystal molecules is changed to modulate the incident light.
[0003]
When a transmissive liquid crystal panel is used, the transmittance of each pixel is obtained by modulating the light transmitted through the incident-side polarization means with liquid crystal, and then measuring the amount of light transmitted through the emission-side polarization means. In the case of a reflection type liquid crystal panel, the polarizing means disposed on the front surface of the liquid crystal panel serves as both the incident side polarizing means and the outgoing side polarizing means, and is obtained from the amount of light obtained through the polarizing means. The rate of change in the amount of light that varies according to the voltage is determined as a non-linear voltage-transmittance characteristic of the pixel. Generally, the voltage supplied from the drive circuit to each pixel corrects the non-linearity of this voltage-transmittance characteristic, so that the change in gradation obtained by the change in transmittance according to the change in the applied voltage becomes uniform. Thus, the voltage change width according to the gradation change is made non-uniform. Such correction is generally called γ correction.
[0004]
FIG. 17 shows a conventional driving circuit used for this type of liquid crystal display device. In FIG. 17, a voltage generation unit 93 including a first latch circuit 91A, a second latch circuit 91B, and a digital / analog (D / A) conversion circuit 92 is formed on one substrate 90 of the liquid crystal panel. I have. The voltage generation units 93 are provided in a row in the horizontal direction of the pixel region S, corresponding to the respective data signal lines 971 arranged in the pixel region S.
Further, data buses 951 to 953 formed in parallel with the scanning signal lines 972 in the pixel area S are connected to the voltage generation unit 93. To these data buses 951 to 953, digital image data is outputted and transmitted from the γ correction circuits 941 to 943 for each of R (red), G (green) and B (blue). The γ correction circuits 941 to 943 receive 6-bit digital image data for each of RGB and perform γ correction in a process of converting the digital image data into 8-bit digital image data. That is, 2 which can be defined by 8-bit data ⁸ Can be designated by 6-bit data input so that gradation (transmittance) change in the voltage-transmittance characteristic of a pixel becomes linear from among 256 voltage levels2 ⁶ = 64 voltage levels are selected, and the input 6-bit data is converted to 8-bit data specifying the selected 64 voltage levels, thereby performing γ correction.
[0005]
A shift register 96 for taking in image data, which is commonly used for three consecutive voltage generation units 93, is formed along data buses 951 to 953. The output of the shift register 96 is connected to the first latch circuit 91A so that the RGB digital image data transmitted to the data buses 951 to 953 is simultaneously taken into the first latch circuit 91A. Each output of the shift register 96 performs the latch control of the image data in the three first latch circuits 91A using the three voltage generation units 93 as one unit.
[0006]
Now, in the circuit of FIG. 17, 6-bit digital image data D for each of R, G, and B colors _AR , D _AG , D _AB Are taken into the γ correction circuits 941 to 943, respectively. Next, the gamma correction circuits 941 to 943 output the image data D _AR , D _AG , D _AB To 8-bit image data D _BR , D _BG , D _BB And outputs the data to each of the data buses 951 to 953. Image data D on each data bus _BR , D _BG , D _BB Are respectively taken into the first latch circuit 91A by the timing pulse from the shift register 96. After the data is latched in the first latch circuits 91A of all the voltage generation units 93, the image data for one horizontal pixel is collectively collected by a latch pulse supplied to all the second latch circuits 91B. Is sent to the second latch circuit 91B. The second latch circuit 91B stores the captured image data D _B To the D / A conversion circuit 92 at once. Each D / A conversion circuit 92 outputs the image data D _BR , D _BG , D _BB Based on the reference voltage V ₀₁ , V ₀₂ With reference to analog voltage V _drvR , V _drvG , V _drvB Convert to V _drvR , V _drvG , V _drvB Is output to each data signal line 971 of the liquid crystal display device.
[0007]
As another configuration, as shown in FIG. 18, the D / A conversion circuit 92 may have a γ correction function without providing the γ correction circuits 941 to 943. FIG. 18 is a block diagram showing another conventional technique, and each reference numeral indicates the same one as in FIG.
[0008]
In this configuration, the 6-bit image data output on the data buses 951 to 953 is sent to the D / A conversion circuit 92 via the first and second latch circuits 91A and 91B in the same manner as in FIG. Is done. The D / A conversion circuit 92 uses the upper three bits of the digital image data to generate nine reference voltages V ₀₁ ~ V ₀₉ Are selected from among the two voltages, and by dividing the selected two voltages from the lower three bits of the digital image data, the γ-corrected output voltage V _drvR , V _drvG , V _drvB Can be generated.
[0009]
As shown in FIG. 19, the driving circuit described with reference to FIGS. 17 and 18 uses a substrate different from the substrate 99 (corresponding to the substrate 90 in FIGS. 17 and 18) on which the pixels of the liquid crystal panel are formed. The output of the driving circuit can be output to the terminal of the data signal line 971 drawn out to the end of the liquid crystal panel substrate 99 via the mounting terminal member (flexible tape) 98.
[0010]
Further, it is also possible to form a reflection type liquid crystal display device in which a liquid crystal panel substrate including the above-described drive circuit is formed of a silicon substrate and pixel electrodes are formed of metal. In this case, a transistor formed on a silicon substrate is used as a switching element of a pixel, and a driving circuit including a transistor or the like can be formed outside a pixel region of the same silicon substrate. The voltage generation units of this drive circuit are arranged at a pitch that matches the arrangement pitch of the data signal lines in the pixel area.
[0011]
[Problems to be solved by the invention]
In the driving circuit of FIG. 17 (and FIG. 18), the image data of 8 bits (6 bits in FIG. 18) is input to the voltage generation unit 93, so that the voltage generation unit 93 has an 8-bit or 6-bit width. Must be arranged over the first latch circuit 91A, the second latch circuit 91B, and the D / A conversion circuit 92. Therefore, the width of each voltage generation unit (the width in the horizontal pixel direction, that is, the width of the pixel region in the data signal line arrangement direction) is increased. In particular, when a driving circuit is formed using a TFT element on an insulating substrate such as glass and the circuit element is separated from the wiring region in a planar manner, the circuit arrangement width increases. Further, if a multilayer wiring is formed on the TFT element in an attempt to reduce the circuit arrangement width and the TFT is formed into a multilayer structure, the number of manufacturing steps is increased, and the manufacturing yield of the device is significantly reduced.
[0012]
Since the arrangement pitch of the data signal lines needs to correspond to and match the voltage generation unit, as shown in FIGS. 17 and 18, the width of the data bus of 8 bits or 6 bits is secured, Becomes wider, the horizontal arrangement pitch of the data signal lines 971 cannot be reduced. Therefore, since the pixels of the liquid crystal panel are arranged in the horizontal direction at substantially the same pitch as the arrangement pitch of the data signal lines to which they are connected, when the arrangement pitch of the data signal lines increases, the horizontal pixel pitch of the pixels decreases. The size cannot be reduced, and a high-definition liquid crystal panel cannot be formed.
[0013]
Further, in the drive circuit of FIG. 18, since the number of reference voltages selected in the D / A conversion circuit 92 increases and the circuit configuration of the voltage generation unit becomes large, the circuit arrangement width in that portion is wide. That is, the arrangement pitch of the voltage generation unit 93, the data signal line 971, and the pixel cannot be reduced.
[0014]
Further, in the case of FIG. 19, since the image data is sent to the liquid crystal panel substrate 99 via the mounting terminal member 98, the imbalance in the electrical characteristics (impedance of the lines) of each signal line and noise may cause The data signal may be attenuated. Further, as compared with a case where a driving circuit is formed on a liquid crystal panel substrate, the number of components is increased, and the liquid crystal panel, the mounting terminal member, and the driving circuit are separate members, so that the overall size of the liquid crystal display device cannot be reduced.
[0015]
Also, even if the substrate on which the pixel electrodes of the liquid crystal panel are formed is a silicon substrate, and the drive circuit is built on that substrate, the TFT formed on the insulating substrate is changed to a transistor formed on the silicon substrate. 17 and FIG. 18 have the same problems.
[0016]
An object of the present invention is to improve the pattern layout of the driving circuit so that the driving circuit is adjusted to the arrangement pitch of the pixels of the liquid crystal display device, thereby not only reducing the mounting area of the driving circuit but also improving the driving circuit. It is an object of the present invention to reduce the size of a liquid crystal display device including a circuit and an electronic device having the liquid crystal display device, and to guarantee an improvement in image quality of a display image of the display device.
[0017]
[Means for Solving the Problems]
The drive circuit of the liquid crystal display device of the present invention receives digital image data (N bits: N is plural) and generates a voltage to be supplied to the pixel via the data signal line based on the input data. The driving circuit includes a predetermined number of voltage generating units arranged side by side corresponding to the data signal lines on the substrate outside the pixel region of the liquid crystal display device.
[0018]
In the present invention, the voltage generation unit has a function of converting input digital image data into a voltage in which the voltage-transmittance characteristic of the pixel is corrected as much as possible (a so-called γ correction function). And a second voltage generating means, wherein the first voltage generating means is arranged at a position farther from the pixel region of the liquid crystal display device than the second voltage generating means.
[0019]
The first voltage generating means generates a voltage obtained by correcting a voltage-transmittance characteristic of a pixel with coarse accuracy from a predetermined number N1 bits of the digital image data. Further, the second voltage generation means generates a voltage level corrected with a finer precision according to the voltage-transmittance characteristic of the pixel based on the voltage corrected with the coarse precision. Note that the accuracy of correction means the accuracy of correction for approximating ideal voltage-transmittance characteristics. In other words, the correction with coarse accuracy means correcting the transmittance characteristic change curve at a rough level with a large voltage change width, and the correction with fine accuracy means at a finer level with a small voltage change width. This means that the change curve of the transmittance characteristic is corrected.
[0020]
Further, as a more specific embodiment, the first voltage generation unit selects two voltages from a plurality of mutually different voltages based on a first predetermined number of bit data of the digital image data, The voltage generation unit divides the two voltages selected by the first voltage generation means based on the second predetermined number of bits of digital image data, and selects one divided voltage.
[0021]
Further, a data bus for transmitting N1 bit data for the first voltage generating means or a first holding means for holding the data is arranged at a position farther from the pixel area than the first voltage generating means. And a data bus for transmitting N2 bit data for the second voltage generating means or a second holding means for holding the data is provided between the first voltage generating means and the second voltage generating means. It is arranged between them.
[0022]
In the voltage generation of each of the voltage generation units of the present invention, specifically, the first voltage generation means selects two voltages from a plurality of different voltages based on N1 bit data of digital image data, The second voltage generating means operates to divide the two voltages selected by the first voltage generating means based on the N2 bit data of the digital image data and select one divided voltage. I do.
[0023]
First, the N1 bit data bus or the first holding means and the N2 bit data bus or the second holding means can be formed between the first voltage generating means and the second voltage generating means. However, the N1 bit data input / output to / from the N1 bit data bus and the holding means are easily affected by an electric influence (increase in line impedance, occurrence of crosstalk, etc.) from a power supply line or the like. Further, an N2 bit data bus or a second holding means may be formed between the second voltage generating means and the pixel area of the liquid crystal display device. In this case, the N2 bit data bus or the second holding means may be formed. The N2 bit data input / output to / from the second holding means is easily affected by an electrical influence (such as an increase in line capacity) from a sealing material (see FIG. 3) formed around the pixel area of the liquid crystal display device. Become.
[0024]
In view of the above circumstances, in the drive circuit of the present invention, the first holding means for holding the N1 bit data for the data bus of the N1 bit data or the first voltage generating means includes the first voltage generating means. And a second holding unit which is arranged at a position farther from the pixel area and holds the N2 bit data for the data bus of the N2 bit data or the second voltage generating unit includes the first voltage generating unit and the second voltage generating unit. It is arranged between the voltage generating means. Thereby, the electrical characteristics of the data input / output to / from the N1-bit data bus or the first holding unit and the data input / output to / from the N2-bit data bus or the second holding unit are also improved. You.
[0025]
In addition, the arrangement pitch of the N1 bit data buses and circuit elements for voltage generation may be ensured as the arrangement pitch of the first voltage generation means. , N2 bits, it is only necessary to secure the arrangement of the data buses and the circuit elements for generating the voltage, so that the circuit arrangement width of the voltage generation unit in the horizontal pixel direction can be reduced.
[0026]
Further, according to the present invention, the first voltage generating means includes a first holding means for holding an N1 bit value of the digital image data, and a plurality of N1 bit data output from the first holding means. And a voltage level selection circuit for selecting and outputting two adjacent reference level voltages from the reference level voltages. Further, the second voltage generating means holds the N2 bit data of the digital image data, and the voltage is set according to the value of the N2 bit output from the second holding means. It may be configured to include a voltage dividing circuit that divides a voltage between two voltages selected by the level selecting circuit to generate an output voltage.
[0027]
Here, the voltage level selection circuit, 2 ^N1 Two voltages can be selected from the number +1. Such a voltage level selection circuit can be composed of a plurality of switches and a plurality of decoder elements as described later.
[0028]
The number of voltages that can be divided and selected by the voltage dividing circuit is 2 ^N2 It can be individual. For example, when the number of bits of the N2 bits is 3, the voltage between the two voltages selected by the voltage level selection circuit is 2 ^N2 A divided voltage can be generated and selected. Such a voltage dividing circuit can be composed of a plurality of resistors, a plurality of switches, and a plurality of decoder elements, as described later.
[0029]
In the case of an active matrix type liquid crystal display device, in particular, the resistance of the second voltage generating means is changed by the steps of manufacturing the transistor of the pixel and the drain electrode and source electrode of the transistor constituting the first and second voltage generating means. By forming in the same step as above, the manufacturing process can be simplified.
[0030]
In the present invention, the number of voltages to be selected by the first voltage generating means is 2 ^N1 If the number is +1 then the first and second ^N1 The +1 voltage supply line can be formed in a direction parallel to the scanning signal line of the pixel region S and spaced apart from each other over a plurality of voltage generation units. The voltage value applied to the voltage supply line is set so as to sequentially increase or decrease.
[0031]
Further, a signal line connecting the first holding means for holding the N1 bit data and the voltage level selection circuit, and a first output line for outputting the voltage selected by the voltage level selection circuit are also provided in the voltage generation unit. (In the direction parallel to the data signal lines).
[0032]
Each of the voltage level selection circuits includes a first switch and a second switch, each of which includes two switches arranged side by side and a decoder element arranged between the two switches. ^N1 Consists of a selection unit. J-th (j = 1, 2,..., 2 ^N1 ) Is provided between the j-th and (j + 1) th voltage supply lines. One terminal (voltage input terminal) of a switch located far from the pixel region of the liquid crystal display device among the two switches of the j-th selection unit is connected to the j-th voltage supply line and the switch is connected to the j-th voltage supply line. The other terminal (voltage output terminal) is connected to one of the first output lines. One terminal (voltage input terminal) of the switch arranged near the pixel region of the liquid crystal display device is connected to the (j + 1) th voltage supply line, and the other terminal (voltage output terminal) of the switch is connected to the second terminal. Output line. The decoder element of the j-th selecting unit is configured to send an ON operation signal to two switches of the selecting unit when the value of the N1 bit is j-1.
[0033]
In the present invention, the number of voltages that the voltage dividing circuit can divide is 2 ^N2 In the case where the voltage generating unit is used, the signal line connecting the second holding means for holding the data of N2 bits and the voltage dividing circuit and the second output line output from the voltage dividing circuit are arranged in the circuit arrangement direction of the voltage generating unit. (In the direction parallel to the data signal line). The voltage dividing circuit includes a first, a second, and a third circuit, which is composed of a resistor, a switch, and a decoder element, and is sequentially arranged from a far side to a near side from a display area of the liquid crystal display device. ^N2 Consists of a selection unit.
[0034]
The resistance of each selection unit is connected in series in the circuit arrangement direction of the voltage generation unit (the direction parallel to the data signal line). One end of a switch of each selector is connected to a voltage output terminal of the resistor, or is connected to a terminal closer to a pixel area of a liquid crystal display device among two terminals of the resistor, The other ends of the switches are respectively connected to the second output lines. When a reset signal is supplied from a reset signal line formed in a horizontal pixel direction (a direction parallel to the scanning signal line), a switch of each of the selection units switches two voltages selected by the voltage level selection circuit. One is forcibly supplied to the data signal line.
[0035]
Further, in the drive circuit of the liquid crystal display device of the present invention, when each of the voltage generation units is arranged on one end side or both end sides of the data signal line, the arrangement pitch of the data signal line (or the pixel) is determined. They are arranged at a substantially equal pitch.
[0036]
On the other hand, a plurality of voltage generating units are arranged on one end side of the data signal line and connected to one end of the data signal line, and the other end of the data signal line. And a second voltage generating means connected to the other end of the data signal line, the width of the data signal line (or pixel) is twice as large as the array pitch of the data signal line (or pixel). However, it can be used as the circuit width of each voltage generation unit, and the wiring and the pattern of the circuit element can have room. Usually, the arrangement at a pitch twice the arrangement pitch of the data signal lines (or pixels) is preferable.
[0037]
That is, it is preferable that the voltage generation units are arranged at substantially the same pitch as an integer multiple (1 or 2 times) of the pixel arrangement pitch or the data signal line arrangement pitch of the liquid crystal display device. Here, “substantially (substantially)” means that the arrangement interval of the voltage generation units does not need to be completely the same as the pixel arrangement pitch or an integral multiple of the data signal line arrangement pitch. ing. For example, by adding a special additional circuit to one of the adjacent voltage generation units or by modifying a part of the circuit, one of the voltage generation units expands beyond the arrangement pitch of the pixels and the data signal lines, and the adjacent voltage generation unit The arrangement width may be widened on the unit side. However, if more than half of the plurality of voltage generating units are arranged at the same pitch as an integral multiple of the arrangement pitch of the pixels and the data signal lines, this also applies. Further, in a manufacturing process, a group of a specific voltage generating unit and a group of other voltage generating units may be formed by different manufacturing processes. In such a case, in order to secure a margin at the boundary between the groups of the voltage generation units, the voltage generation unit is configured to have a circuit arrangement width smaller than the arrangement pitch of the pixels of the liquid crystal display device or the arrangement pitch of the data signal lines. And a gap may be provided between the units. As described above, even if an interval is provided between the voltage generation units, if the arrangement pitch of a predetermined portion of the unit is an integral multiple of the arrangement pitch of the pixels and the data signal lines (as described above, the arrangement pitch of more than half of the unit is If the pitch is an integral multiple of that), it is included.
[0038]
If all of the plurality of voltage generation units are arranged on one end side of the data signal line, the arrangement pitch of the units and the arrangement pitch of the pixels or the data signal lines become substantially the same. However, if the arrangement of the voltage generation units connected to each data signal line is on the opposite side, one voltage generation unit is provided for two data signal lines at one end of the data signal lines. Therefore, the arrangement pitch of the voltage generation units is substantially equal to twice the arrangement pitch of the pixels or the data signal lines.
[0039]
That is, when the voltage generation unit is provided so as to sandwich the pixel region on both sides of the data signal line, for example, alternately for each data signal line, when the voltage generation unit is provided at the opposite end of the data signal line, Since it is only necessary to arrange one voltage generation unit on one side and the other side of the pixel region for two data signal lines, the circuit arrangement width allowed for the voltage generation unit is “substantially” The interval is twice the arrangement pitch of the signal lines. In addition, instead of changing the location of the voltage generation unit for each data signal line, the three data signal lines of RGB are used as a unit, and the three pixel data lines alternately sandwich the pixel region and move to the opposite side. A voltage generation unit may be provided.
[0040]
A liquid crystal display device according to the present invention includes the above driving circuit. In particular, when the pixel electrode circuit is formed of a TFT using a polysilicon layer formed on an insulating substrate such as a glass substrate as a channel, the driving circuit can be easily formed as described above.
[0041]
Further, an electronic apparatus having a liquid crystal display device according to the present invention is characterized by using the above liquid crystal display device.
[0042]
BEST MODE FOR CARRYING OUT THE INVENTION
[First Embodiment]
FIG. 1 is a diagram schematically illustrating a first embodiment of a drive circuit of a color liquid crystal display device. In the first embodiment, a case is shown in which a data line side driving circuit is arranged only on one end side of a data signal line. Each of the voltage generation units 11 constituting the drive circuit is formed in a peripheral region outside the pixel region S of the liquid crystal display device on one of the substrates (glass substrate) 10 of the pair of substrates constituting the liquid crystal panel.
[0043]
In the pixel region S, a plurality of scanning signal lines L are arranged in a matrix on the glass substrate 10. _S And a plurality of data signal lines L _D Are arranged, and a TFT (thin film transistor), a pixel electrode, and a charge storage capacitor are respectively formed in a plurality of pixel portions formed by the matrix arrangement. The gate of the TFT of each pixel has a scanning signal line L _S And the source is the data signal line L _D And the drain is connected to the pixel electrode and the storage capacitor. On the other hand, a common electrode is formed on an opposing substrate that opposes the substrate 10 and sandwiches the liquid crystal layer, and the data signal line L is provided on the liquid crystal layer sandwiched between the pixel electrode and the common electrode. _D , A potential difference between the potential supplied via the TFT and the common electrode potential is applied. As will be described later in detail, the voltage applied to the pixel electrode is changed at a predetermined period (usually one vertical scanning period or a shorter period) with respect to the common electrode potential in order to drive the liquid crystal by AC. Must be inverted.
[0044]
Each of the voltage generation units 11 includes a data signal line L _D The first voltage generation block 13 and the second voltage generation block 14 are arranged in the direction (vertical pixel direction). As shown in FIG. 1, each of the voltage generation units 11 includes a plurality of data signal lines L at substantially the same interval as the pixel arrangement pitch (or data signal line arrangement pitch) W in the horizontal pixel direction of the liquid crystal display device. _D Are arranged side by side in the arrangement direction. The voltage generation unit 11 is configured to output the data signal line L in the pixel region S. _D There are provided the same number as the number. N-bit digital image data D of R (red), G (green), and B (blue) are located on the side of each voltage generation unit 11 far from the pixel area S of the substrate 10. _AR , D _AG , D _AB Out of the N bits, the data bus 121 for transmitting the upper N1 bits is connected to the scanning signal line L of the pixel area S for each of R, G, and B colors. _S And a plurality of voltage generation units 11 in a direction parallel to the above.
[0045]
Further, between the first voltage generation block 13 and the second voltage generation block 14 constituting each voltage generation unit 11, a data bus 122 of lower N2 bits of the digital image data , G, and B are arranged over a plurality of voltage generation units.
[0046]
Since the processes for the R, G, and B colors are the same, the operation of the voltage generation unit that generates an output voltage for the R pixel based on the digital image data of the R pixel will be described below.
[0047]
The first voltage generation block 13 includes a first holding unit (latch unit 131) and a voltage generation unit 132. The data bus 121 of the upper N1 bits (3 bits in FIG. 1) is connected to the latch unit 131, and the N1 bit output of the latch unit 131 is input to the voltage generation unit 132. The latch means 131 has a configuration in which two CMOS inverters are connected in a feedback manner, and the input or output of the inverter whose input is connected to the data bus 121 is controlled by a clock signal. Each inverter is composed of a P-channel TFT and an N-channel TFT. Data input from the data bus 121 to the latch means 131 is controlled by an output from a shift register (not shown), similarly to the shift register 96 shown in FIGS. That is, the latch control of the latch means 131 is performed in the same manner as in the conventional technique as shown in FIGS. 17 and 18, and the shift register shifts the shift data in accordance with the shift clock every one horizontal scanning period. A latch control clock is sequentially output from the shift register according to the shift. In accordance with the output timing of this latch control clock, the digital image data (1) for one horizontal pixel transmitted in time series to the data bus 121 is supplied to the latch means 131 of the plurality of voltage generation units 11 arranged in the horizontal pixel direction. N1 bits per pixel) are sequentially captured.
[0048]
The voltage generation unit 132 includes a reference voltage supply line L _V1 (The scanning signal line L of the pixel region S _S Disposed across a plurality of voltage generating means in a direction parallel to the reference voltage V) ₁ From the voltage V corresponding to the N1 bit input ₂ Generate
[0049]
Voltage V generated by voltage generator 132 ₂ Is a voltage obtained by correcting the voltage-transmittance characteristic of the pixel with coarse accuracy (accuracy based on the data amount of N1 bits) for N-bit digital image data. Note that various configurations can be considered as the configuration of the voltage generation unit 132. Reference voltage V ₁ By charging the capacitor with the potential difference between the voltage and the ground potential, and boosting the voltage difference by a factor corresponding to the N1 bit data, the voltage V ₂ Can be generated. Further, as another configuration, the reference voltage V ₁ The resistance value to be inserted between the resistor and the ground potential is changed based on the data in N1 bits, and the voltage V ₂ Can be generated. Also, V ₁ Is composed of a large number of reference voltages, the voltage V corresponds to N1 bit data. ₂ The voltage can be generated by selecting. The voltage generation in the voltage generation unit 132 is performed simultaneously and in parallel in each latch unit 131 during the next horizontal scanning period in which the plurality of latch units 131 capture image data for one horizontal pixel in one horizontal scanning period. Is
[0050]
The second voltage generation block 14 includes a second holding unit (latch unit) 141 and a voltage generation unit 142. The lower N2 bit data bus 122 is connected to the latch unit 141, and an N2 bit output of the latch unit 141 is input to the voltage generation unit 142. Since data is transmitted to the data bus 122 in synchronization with the data bus 121 in the same cycle, the latch in the latch means 141 is synchronized with the latch means 131 and the same voltage is generated for each voltage generation unit. Latch control is performed by the shift register output. Here, the digital image data for determining the gradation of one pixel of R is N-bit data obtained by adding N1 bits of the data bus 121 and N2 bits of the data bus 122.
[0051]
The voltage generation unit 142 outputs the voltage V from the voltage generation unit 132 described above. ₂ And input the voltage V based on the N2 bit data. _drvR Generate If the voltage generator 142 is a booster circuit, the voltage V ₂ The potential difference between the voltage and the ground potential is boosted by a boosting factor according to the N2-bit digital image data to generate one boosted voltage. However, it is necessary to make the boosting ratio smaller than that in the case of the voltage generator 132 and to increase the accuracy of correcting the voltage-transmittance characteristics. When the voltage generator 142 is a voltage divider, the reference voltage V ₂ The potential difference between the potential and the ground potential is divided according to the N2-bit digital image data to generate one voltage. However, it is necessary to make the divided voltage width smaller than that in the case of the voltage generation unit 132, and to increase the accuracy of the correction of the voltage-transmittance characteristic.
[0052]
FIG. 1 shows the output voltage V for the G pixel and the B pixel. _drvG , V _drvB Are also shown, but each operates in the same manner as the voltage generation unit for the R pixel.
[0053]
In each of the voltage generation units, the voltage generated by the voltage generation unit 142 is a voltage in which the voltage-transmittance characteristics of the liquid crystal pixels are corrected as much as possible with higher precision for N-bit digital image data. . That is, in the voltage generator 142, the voltage generator 132 corrects the characteristic curve of the voltage-transmittance characteristic with a smaller voltage change width. That is, the voltage-transmittance correction with a large change width is performed by the first voltage generation block 13, and the correction with smaller fineness with a small change width is performed by the second voltage generation block 14. Therefore, for example, if the voltage generating unit 142 is a circuit that boosts the voltage, the voltage V.sub.V is further set based on some reference voltage (for example, ground potential) based on the N2 bit data. ₂ Is set to be smaller than that in the case of the voltage generator 132, and the voltage is raised. _drvR Generate If the voltage generator 142 is a circuit that divides the voltage, the voltage V is based on the N2 bit data. ₂ Is set to be smaller than the change width of the voltage that can be generated by the voltage generation unit 132, and the voltage is divided. _drvR Generate
[0054]
As described above, the data bus 121 of the upper N1 bits and the first holding unit 131 for holding the data are formed farther from the pixel area S of the liquid crystal display device than the voltage generation unit of each voltage generation unit 11. , A lower N2 bit data bus 122 and a second holding means for holding this data are formed between the first voltage generation block 13 and the second voltage generation block 14. Therefore, the first voltage generation block 13 only needs to form wirings for the number of upper N1 bits in the direction in which the data signal lines are arranged, so that the number of wirings arranged and formed in parallel is reduced compared to the prior art, and the voltage is reduced. The circuit arrangement width in the horizontal pixel direction of the generation unit can be reduced. Further, since the second voltage generation block 14 has only to form wirings for the number of lower N2 bits in the direction in which the data signal lines are arranged, the number of wirings arranged and formed in parallel is reduced as compared with the prior art, and the voltage is reduced. The circuit arrangement width in the horizontal pixel direction of the generation unit can be reduced.
[0055]
Therefore, the circuit width of the voltage generation unit 11 in the horizontal pixel direction can be reduced as compared with the conventional driving circuit, and is narrowed according to the pixel width W of the liquid crystal display device (or the arrangement pitch of the data signal lines). Layout becomes easy. Accordingly, on the liquid crystal panel side, the arrangement pitch of the data signal lines can be narrowed accordingly, and the arrangement pitch of the pixels can also be narrowed, so that a high definition panel can be formed.
[0056]
In the first embodiment shown in FIG. 1, the arrangement pitch of the voltage generation units is set substantially equal to the arrangement pitch of the data signal lines and the pixels on a one-to-one basis. _D Are also arranged on the opposite side, and the voltage generating units are alternately arranged on the opposite side for every predetermined number of data signal lines (for example, one, three, six,...). With this arrangement, the arrangement pitch of the voltage generation units can be made twice as wide as a margin. For example, a driving circuit (V in FIG. 1) that supplies a voltage to odd-numbered data signal lines in FIG. _drvR And a voltage generation unit that generates _drvB Is provided on the illustrated end side of the data signal line, and a driving circuit (V in the figure) that supplies a voltage to the even-numbered data signal line _drvG Is generated at the end on the opposite side (not shown) of the data signal line, the voltage generation unit has a relationship of arranging one voltage generation unit for two data signal lines. , Can afford the arrangement. Therefore, the arrangement pitch of the data signal lines and the pixels can be reduced, so that the pixels of the liquid crystal panel can be further refined.
[0057]
In FIG. 1, the N1 bit data bus 121 is arranged outside the latch 131. However, since the number of the latches 131 is N1 bits, the latch 131 which latches the data adjacent to the data bus 121 of each bit is arranged. May be arranged. That is, the data buses 121 may be arranged at intervals, and the 1-bit latch circuit 131 that latches the bit data of the data bus may be arranged within the interval. In the case of FIG. 1, the arrangement of the three data buses 121 and the arrangement of the three latches 131 are alternately arranged when viewed from the data signal line side. This configuration can be implemented similarly for each of the RGB voltage generation units, and the same configuration can be adopted for the data bus 122 and the latch 141 on the second voltage generation block 14 side.
[0058]
[Second embodiment]
FIG. 2 is a diagram schematically showing a second embodiment of a drive circuit of a color liquid crystal display device. The second embodiment is different from the first embodiment in that a voltage level selection circuit 232 is used instead of the voltage generation unit 132 and a voltage dividing circuit 242 is used instead of the voltage generation unit 142 in FIG. Other configurations are basically the same as those of the first embodiment. In FIG. 2, the first voltage generation block is 23, the second voltage generation block is 24, the voltage generation unit is 21, the upper N1 bit data bus of the N-bit digital image data is 221 and the lower bus is 221. Reference numeral 222 denotes an N2 bit data bus, and reference numerals 231 and 241 denote holding means (latch circuits).
[0059]
In the second embodiment, image data is taken into a latch circuit 231 from a data bus 221 through which N1 bits (3 bits in the example) of digital image data is transmitted for each color of RGB, and operations of RGB are performed. The operation of taking in image data into the latch circuits 232 from the data bus 222 through which N2 bits (3 bits in the example) of digital image data is transmitted for each color is the same as in the first embodiment. As in the first embodiment, the digital image data is composed of N bits (N = N1 + N2), and is data indicating a gradation level by N bits.
[0060]
In the second embodiment, the voltage level selection circuit 232 of the first voltage generation block 23 ^N1 +1 reference level voltage V ₁₁ ~ V _1i (I = 2 ^N1 +1) is supplied. Each voltage level selection circuit 232 responds to the input of the upper N1 bits from the latch circuit 231 and outputs two adjacent voltage levels V _1m , V _1n (M = 1, 2,..., 8, n = m + 1). These two voltage levels correspond to voltages obtained by correcting the voltage-transmittance characteristics of liquid crystal pixels with coarse precision (accuracy based on the data amount of N1 bits) for N-bit digital image data.
[0061]
Hereinafter, the operation of the voltage generation unit that generates the output voltage for the R pixel based on the digital image data of the R pixel will be described.
[0062]
In the voltage level selection circuit 232, when the number of upper N1 bits is 3, nine reference level voltages V ₁₁ ~ V ₁₉ Are supplied by nine reference voltage supply lines. The reference voltage supply lines are arranged in parallel with each other over a plurality of voltage generation units in the horizontal pixel direction. Reference level voltage V ₁₁ , V ₁₂ , V _Thirteen , V ₁₄ , V _Fifteen , V ₁₆ , V ₁₇ , V ₁₈ , V ₁₉ (V ₁₁ > V ₁₂ > V _Thirteen > V ₁₄ > V _Fifteen > V ₁₆ > V ₁₇ > V ₁₈ > V ₁₉ ) Indicates that the digital image data of N (= upper N1 + lower N2) bits is (000000), (001000), (010000), (011000), (100000), (101000), (110000), (111000), When (111111) is reached (the first three bits in parentheses are N1 and the last three bits are N2), this is the voltage to be supplied to the pixel electrode of the pixel corresponding to this image data. Of the nine reference voltages, the V selected when the decimal value of the N-bit image data is “0” and “63” ₁₁ And V ₁₉ Corresponds to the upper and lower limits of the applied voltage range set based on the voltage-transmittance characteristics of the liquid crystal pixels. For example, when a TN type liquid crystal panel is used and the polarization axis of a pair of polarizing plates sandwiching the panel is set to a positive type (normally white type), the voltage applied to the pixel becomes V ₁₁ When the white level display in the voltage-transmittance characteristic, V ₁₉ In the case of, black level is displayed. Conversely, if the setting of the polarization axis of one polarizing plate is a negative type (normally black type), V ₁₁ When black display in voltage-transmittance characteristics, V ₁₉ Is displayed in white.
[0063]
And V ₁₂ ~ V ₁₈ Is a voltage selected when the decimal value of the digital image data is "7", "14", "21", "28", "35", "42", "49", and "56". In order to correct the non-linearity of the voltage-transmittance characteristic of the liquid crystal of the negative type or the positive type, the interval between the voltage differences is made nonuniform (even if there are some equally-spaced parts, the transmission is thereby performed). It is sufficient if the nonlinearity of the rate characteristic can be corrected). That is, V ₁₁ ~ V ₁₉ When the reference voltages are sequentially applied to the pixels, the respective reference voltage levels are set such that the ratios at which the display gradation levels (transmittance) change accordingly become equal.
[0064]
In the voltage generation block 23, when the upper N1 bits of the image data latched by the latch unit 231 are (001), the voltage level selection circuit 232 determines whether the digital image data is (001000). Voltage V to be applied to the pixel electrode ₁₂ And the voltage V to be applied when the digital image data is (010000). _Thirteen And select When the upper N1 bit is (010), the voltage level selection circuit 232 outputs the voltage V to be applied to the pixel electrode of the pixel when the digital image data is (010000). _Thirteen And the voltage V to be applied when the digital image data is (011000) ₁₄ And select Thus, according to the value of the upper N1 bit, two reference voltages are selected: a voltage to be originally applied to the liquid crystal when the value is N1, and a voltage at the next level adjacent to the voltage level. Become like
[0065]
Note that, in practice, V ₁₁ And V ₁₉ Is not actually applied to the pixel, but is used only as a reference voltage for the voltage division by the voltage dividing circuit 242, as will be described later. ^N1 Level) voltage is used.
[0066]
Next, the two voltage levels V selected by the first voltage generation block 23 are applied to the voltage dividing circuit 242 of the second voltage generation block 24. _1m , V _1n (N = m + 1) are input through two voltage output lines, and the voltage level V is set according to the lower N2 bit input from the latch circuit 241. _1m , V _1n Is performed. For example, when the number of bits of the lower N2 bits is 3, the voltage dividing circuit 242 outputs the two reference level voltage levels V selected by the voltage level selecting circuit 232. _1m , V _1n Between two ^N2 (= 8) voltages at an equal ratio, and a voltage V according to the value of the lower N2 bits. _drvR Generate For example, both the upper N1 bit and the lower N2 bit are 3 bits, and the first voltage generation block 23 supplies V ₁₂ And V _Thirteen Is selected (that is, when the upper N1 bit is (001)) and the lower N2 bit is (010), the voltage dividing circuit 242 outputs the divided voltage from the lower one of the three divided voltages. Select and output the second voltage. This output voltage V _drvR Corresponds to a voltage obtained by correcting a characteristic curve of a voltage-transmittance characteristic of a pixel with a fine precision (accuracy based on an N-bit data amount) for N-bit digital image data.
[0067]
That is, in the second embodiment, in the correction of the non-linearity of the voltage-transmittance in the first voltage generation block 23, the entire range from the white level to the black level of the transmissivity is uniform with the data amount of N1 bits. The division is performed so as to change the transmittance, and a range (transmittance level) divided according to the value of the N1 bit data is selected from among them. Since the number obtained by dividing the transmittance level (vertical axis) of the voltage-transmittance characteristic is determined only by the data amount of N1 bits, the level is a coarse correction level. That is, if the number of N1 bits is 3 bits, the number of divisions is 2 ³ = 8 divisions. In the transmittance division range selected according to the value of N1, the applied voltage range corresponding to the transmittance range is determined based on the characteristic curve of the voltage-transmittance characteristic. The voltages at both ends of this voltage range are two reference voltage levels selected and output from the first voltage generation block 23. Further, the second voltage generation block 24 divides the supplied two voltages at an equal ratio according to the data amount of N2 bits. If the number of N2 bits is 3, the division number is 2 ³ = 8 divisions. Then, one voltage value is selected from the eight divisions according to the value of the N2 bit data. By this voltage selection, the transmittance (gray level) is determined based on the voltage-transmittance characteristics. That is, although the voltage division number according to the N2 bit data amount is 8, from the overall characteristic curve of the voltage-transmittance characteristic, after selecting from the voltage range division number 8 according to the N1 bit data amount, N2 is selected. Since there is a voltage selection based on the bit data amount, the voltage generation in the second voltage generation block 24 is substantially a voltage value selection based on the data amount of N1 + N2 = N-bit image data. Therefore, the voltage generation in the second voltage generation block 24 is a correction of the voltage-transmittance characteristic with substantially finer accuracy than the voltage generation in the first voltage generation block 23.
[0068]
Also in the second embodiment, the upper N1 bit data bus 221 and the holding means (latch circuit) 231 for latching the data are formed farther from the display area S of the liquid crystal display device, and the lower N2 bit data bus 222 is provided. Since the holding means (latch circuit) 241 for latching the data is formed between the first voltage generating means 23 and the second voltage generating means 24, a large number of holding means (latch circuits) are provided in the circuit arrangement direction of each voltage generating unit. There is no need to route the data bus, and it is easier to make a layout in which the circuit width of the voltage generation unit is narrowed in accordance with the pixel width W of the liquid crystal display device (or the arrangement pitch of the data signal lines), as compared with the conventional driving circuit. Become. Accordingly, on the liquid crystal panel side, the arrangement pitch of the data signal lines can be narrowed accordingly, and the arrangement pitch of the pixels can also be narrowed, so that a high definition panel can be formed.
[0069]
In the first embodiment shown in FIG. 2, the arrangement pitch of the voltage generation units is set substantially equal to the arrangement pitch of the data signal lines and the pixels on a one-to-one basis. _D Are also arranged on the opposite side, and the voltage generating units are alternately arranged on the opposite side for every predetermined number of data signal lines (for example, one, three, six,...). With this arrangement, the arrangement pitch of the voltage generation units can be made twice as wide as a margin. For example, a driving circuit (V in FIG. 2) that supplies a voltage to the odd-numbered data signal lines in FIG. _drvR And a voltage generation unit that generates _drvB Is provided on the illustrated end side of the data signal line, and a driving circuit (V in the figure) that supplies a voltage to the even-numbered data signal line _drvG Is generated at the end on the opposite side (not shown) of the data signal line, the voltage generation unit has a relationship of arranging one voltage generation unit for two data signal lines. , Can afford the arrangement. Therefore, the arrangement pitch of the data signal lines and the pixels can be reduced, so that the pixels of the liquid crystal panel can be further refined.
[0070]
In FIG. 2, the N1 bit data bus 221 is arranged outside the latch 231. However, since the number of the latches 231 is N1 bits, the latch 231 latches the data adjacent to the data bus 221 of each bit. May be arranged. That is, each data bus 221 may be arranged at intervals, and a 1-bit latch circuit 231 for latching bit data of the data bus may be arranged within the interval. In the case of FIG. 2, the arrangement of the three data buses 221 and the arrangement of the three latches 231 are alternately arranged when viewed from the data signal line side. This configuration can be implemented similarly for each of the RGB voltage generation units, and the same configuration can be adopted for the data bus 222 and the latch 241 on the second voltage generation block 24 side.
[0071]
[Third embodiment]
An embodiment that makes the second embodiment more specific will be described with reference to FIGS.
[0072]
The drive circuit of the present invention is used to drive a liquid crystal display device 301 as shown in the plan view of FIG. 3A, the cross-sectional view of FIG. 3B, and the vertical cross-sectional view of FIG. In FIG. 3, between a glass substrate (active matrix substrate) 303 and a counter substrate (substrate on which color filters are arranged as necessary) 302 are adhered and fixed by a sealing material 304 around each substrate, and a liquid crystal is provided in the gap. 305 is injected and sandwiched. A light-shielding pattern 306 is formed around the glass substrate 302 except for a peripheral side portion, and a TFT, a pixel electrode, and an output signal line (data signal line) are provided in the pixel region S on the glass substrate 303 side inside the light-shielding pattern 306. An active matrix portion 307 including signal lines, scanning lines, and the like is formed. In the periphery of the active matrix unit 307, a drive circuit 308 in which the above-described voltage generation units are formed in the same number as the number of pixel columns of the pixel array, and a scan line drive circuit 309 are formed by TFTs or the like. A mounting terminal member (flexible substrate) 310 is provided outside the scanning line driving circuit 309, and a voltage and various clock signals for driving the liquid crystal display device 301 are input via the flexible substrate 310. .
[0073]
FIG. 4 is a diagram illustrating the first voltage generation block 41 of each voltage generation unit 4 included in the drive circuit 308 illustrated in FIG. In FIG. 4, a plurality of first voltage generation blocks 41 have an arrangement substantially the same as the pixel arrangement pitch W (see FIG. 5) (or the arrangement pitch of data signal lines) of the liquid crystal display device shown in FIG. They are arranged at a pitch along the data signal line arrangement direction of the pixel region S. In each of the voltage generation blocks 41, circuit elements and wiring layers are arranged in the direction in which the data signal lines are arranged. In FIG. 4, the output voltage V _1m , V _1n , SP is located in the pixel output direction. The digital image data D is located at a position farther from the pixel region S of the liquid crystal display device than the first voltage generation block 41 is. _A Of the 6-bit (N-bit) data bus, the upper 3 bits (N1 bit) data bus is arranged for each of R, G, and B colors. In FIG. 4, each data bus is indicated by R1, G1, B1, and these are collectively referred to as BUS. _H Indicated by. These bus lines are made of metal lines such as aluminum formed on a glass substrate.
[0074]
BUS _H A first voltage generation block 41 including a latch circuit 411 and a voltage level selection circuit 412 is formed on the pixel region S side of the liquid crystal display device. The latch circuit 411 includes a first latch circuit LTC ₁₁ And the second latch circuit LTC ₁₂ Consists of Each latch circuit LTC ₁₁ And LTC ₁₂ Comprises three latch elements Le1 to Le3, each of which latches and holds 1-bit data. Each of such latch elements has a configuration in which two clocked inverters composed of CMOS TFTs are connected in cascade, and one CMOS TFT inverter is connected in a feedback manner between the input and output of the clocked inverter at the subsequent stage. The clocked inverter at the input / input stage is controlled by the SP, and the clocked inverter at the subsequent stage is controlled by the inverted clock of the SP. Hereinafter, each latch element has the same configuration. Note that the first latch circuit LTC ₁₁ Are sequentially arranged in the arrangement direction of the pixel region S so that the circuit arrangement width can be reduced. The first latch circuit LTC of the first first voltage generation block 41 in FIG. ₁₁ , The image data for three bits of the data bus R1 is input and held, and similarly, the first latch circuit LTC of the second first voltage generation block 41 ₁₁ , The first latch circuit LTC of the third first voltage generation block 41 ₁₁ Are respectively latched at the same time. First latch circuit LTC ₁₁ Are sequentially arranged in the arrangement direction of the pixel region S so that the circuit arrangement width can be reduced.
[0075]
In addition, BUS _H The shift register 44 is provided further outside the pixel region S of the liquid crystal display device. The shift register 44 is connected to each of the first latch circuits LTC of the three successive voltage generation blocks 41. ₁₁ , The sampling pulse SP is transmitted at the timing of the shift clock CLK, and the latch circuit LTC ₁₁ (Le1-Le3) are set to BUS by the pulse SP _H The upper 3 bits (N1 bits) of data are taken in. The sampling pulse SP of the three voltage generation blocks 41
Three first latch circuits LCT ₁₁ , The upper three bits of image data for three pixels in the horizontal pixel direction (three RGB pixels) are simultaneously latched by one sampling pulse SP. Although the shift register 44 is shown in FIG. 4 as outputting the sampling pulse SP only to the three voltage generation units, actually, the shift register 44 inputs the shift data at the beginning of the horizontal scanning period. The shift data is sequentially shifted by a shift clock CLK, and a sampling pulse SP is sequentially generated in accordance with the shift to sequentially sample a plurality of voltage generating units arranged in the horizontal pixel direction in a horizontal scanning period. A pulse SP is supplied, and one line of image data to be displayed in the pixel area S during this period is stored in the latch circuit LCT. ₁₁ It works to take in.
[0076]
Latch circuit LTC ₁₁ Latch elements Le1 to Le3 of the latch circuit LTC ₁₂ To the latch elements Le1 to Le3. Latch circuit LTC ₁₂ Outputs the data fetched into each of the latch elements Le1 to Le3 to the second voltage level selection circuit (corresponding to a first voltage generation unit) 412 in the next stage at the timing of the latch pulse LP. Latch circuit LTC ₁₂ Of the plurality of voltage generation blocks 41 arranged in the horizontal pixel direction. ₁₂ Are commonly supplied to the latch elements Le1 to Le3. The latch pulse LP becomes a common clock for controlling the clocked inverter of each latch element. Therefore, within one horizontal scanning period, each latch circuit LCT of the plurality of voltage generation blocks 41 ₁₁ The N1 bits of the image data for one line of the pixel region sequentially taken into the latch circuit LTC are collectively and simultaneously. ₁₂ Are taken in by the respective latch elements Le1 to Le3. Therefore, each voltage level selection circuit 412 included in each of the plurality of voltage generation blocks 41 simultaneously selects a voltage from among a plurality of reference voltages based on the image data input thereto during the next horizontal scanning period. . Note that the second latch circuit LTC ₁₂ Are sequentially arranged in the arrangement direction of the pixel region S so that the circuit arrangement width can be reduced.
[0077]
Next, the voltage level selection circuit 412 includes eight decoder elements (AND gates a1 to a8) and eight pairs of switches s11 and s12, s21 and s22, s31 and s32, s41 and s42, s51 and s52, and s61 and s62. , S71 and s72, and s81 and s82. Here, the AND gate and the switch pair constitute the first to eighth selectors of the present invention. For example, the AND gate a1 and the switches s11 and s12 constitute a first selection unit.
[0078]
Further, the voltage level selection circuit 412 outputs a nine-level voltage V as described below. ₁₁ ~ V ₁₉ (V ₁₁ > V ₁₂ ＞・・・＞ V ₁₉ ). As described in the second embodiment, the voltage value of the voltage level is set by setting the change width of the transmittance so that the change ratio of the transmittance of the voltage-transmittance characteristic of the pixel is constant. The voltages obtained from the characteristic curves of the voltage-transmittance characteristics corresponding to the obtained transmittances are set as nine reference voltages. That is, the transmittances of the pixels obtained by these nine voltage levels have the same change ratio.
[0079]
Of the two switches s1j of the j-th (j = 1, 2,..., 8) selector, one terminal (voltage input terminal) of the switch located far from the display area of the liquid crystal display device is The j-th reference voltage supply line (V _1j ), And the other terminal (voltage output terminal) is connected to an output line of one voltage V1m of the voltage level selection circuit 412. The voltage input terminal of the switch arranged on the side closer to the pixel region S of the liquid crystal display device is connected to the (j + 1) th reference voltage supply line (V _{1 (j + 1)} ), And the voltage output terminal is connected to the output line of the other voltage V1n of the voltage level selection circuit.
[0080]
The decoder element of the j-th selector is configured to send an ON operation signal to two switches of the selector when the value of the upper N1 bits is j-1. That is, each of the AND gates a1 to a8 has three input terminals in which the combination of the input phases is different from each other among the gates, and according to the value of the upper three bits (N1 bit), any one of the eight pairs of switches is used. One pair is turned on. That is, in the configuration of FIG. 4, when the value of the upper 3 bits is the smallest (that is, when the value is (000)), only the switches s81 and s82 are turned on and V ₁₈ And V ₁₉ Are output to the voltage dividing circuit (corresponding to the second voltage generating unit) 422 (see FIG. 5) of the second voltage generating block 42, and the value of V sequentially increases every time the value of the upper 3 bits increases. ₁₇ And V ₁₈ , V ₁₆ And V ₁₇ , ..., V ₁₁ And V ₁₂ , Two voltage levels adjacent to each other _1m , V _1n (M = 1, 2,..., 8, n = m + 1) are output to the voltage dividing circuit 422 of the second voltage generation block 42.
[0081]
The above is the description of FIG. 4. In each voltage generation block, not only the circuit elements but also the upper 3 bits of the 6-bit image data up to the voltage level selection circuit 412 are included in the circuit arrangement width. The wiring for transmission, the wiring for supplying the sampling pulse or the latch pulse, and the output line for the two voltages selected by the voltage level selection circuit 412 are arranged in the circuit arrangement direction (pixel area direction). Accordingly, the circuit has a small number of wirings arranged in one direction, and the latch circuit and the voltage level selection circuit are also divided and sequentially arranged in the pixel region direction, so that the arrangement width is reduced. Therefore, the width of each voltage generation block in the horizontal pixel direction can be reduced.
[0082]
FIG. 5 is a diagram illustrating a second voltage generation block (corresponding to a second voltage generation unit) 42 among the voltage generation units 4 included in the drive circuit 308 illustrated in FIG. And the first voltage generation block 43 described with reference to FIG. _A Of the 6-bit data bus, a data bus of lower 3 bits (N2 bits) is formed for each of R, G, and B colors. In FIG. 5, each data bus is indicated by R2, G2, B2, and these are collectively referred to as BUS. _L Indicated by. The second voltage generation block 42 includes a latch circuit 421 and a voltage dividing circuit 422. The latch circuit 421 includes a first latch circuit LTC ₂₁ And the second latch circuit LTC ₂₂ Consists of Latch circuit LTC ₁₁ And LTC ₁₂ Is composed of three latch elements Le1 to Le3, respectively.
[0083]
Each latch element latches and holds 1-bit data. Each of such latch elements has the same configuration as each of the latch elements Le1 to Le3 of the latch circuit 411 in the first voltage generation block 41. Further, the control clock of the clocked inverter is also provided by the latch circuit LTC. ₁₁ , LTC ₁₂ And the latch circuit LTC ₁₁ Is controlled by the sampling pulse SP, and the latch circuit LTC ₁₂ Is controlled by the latch pulse LP.
[0084]
As described above, each first latch circuit LTC of the voltage generation block 41 for each of R, G, and B colors ₂₁ Is supplied with the sampling pulse SP from the shift register 44 described in FIG. Latch circuit LTC ₂₁ Captures the lower three bits (N2 bits) of the digital image data on the data bus 431 by the pulse SP. Latch circuit LTC ₂₁ The latch elements Le1 to Le3 of FIG. ₂₂ To the latch elements Le1 to Le3. Latch circuit LTC ₂₂ Outputs the data of each of the latch elements Le1 to Le3 to the next-stage voltage dividing circuit 422 at the timing of the latch pulse LP2.
[0085]
The first latch circuit LTC of the first second voltage generation block 42 in FIG. ₂₁ , Image data for 3 bits of the data bus R2 is input and held, and similarly, the first latch circuit LTC of the second second voltage generation block 42 ₂₁ In the first latch circuit LTC of the third second voltage generation block 42, ₂₁ Are latched simultaneously at the same time. First latch circuit LTC ₁₁ Are sequentially arranged in the arrangement direction of the pixel region S so that the circuit arrangement width can be reduced.
[0086]
Note that the shift register 44 outputs not only the first voltage generation block 41 but also each of the first latch circuits LTC of the three second voltage generation blocks 42 that are continuously arranged. ₂₁ Then, the sampling pulse SP is transmitted at the timing of the shift clock CLK. The wiring of the pulse SP is wired within the circuit arrangement width of each voltage generation unit.
Latch circuit LTC ₂₁ In (Le1-Le3), BUS is generated by the pulse SP. _L The upper 3 bits (N2 bits) of data are taken in. The sampling pulse SP is applied to the three first latch circuits LCT of the three voltage generation blocks 42. ₂₁ , The lower three bits of image data for three pixels in the horizontal pixel direction (three RGB pixels) are simultaneously latched by one sampling pulse SP. Although the shift register 44 in FIG. 4 is illustrated as outputting the sampling pulse SP only to the three voltage generation units, actually, the shift data is input at the beginning of the horizontal scanning period. The shift data is sequentially shifted by a shift clock CLK, and a sampling pulse SP is sequentially generated in accordance with the shift to sequentially sample a plurality of voltage generating units arranged in a horizontal pixel direction in a horizontal scanning period. A pulse SP is supplied, and the lower bits of one line of image data to be displayed in the pixel area S during this period are stored in the latch circuit LCT ₂₁ It works to take in. Therefore, the latch circuits LTC of the first voltage generation block 41 and the second voltage generation block 42 ₁₁ And LTC ₂₁ Perform a latch operation in synchronization with the same sampling pulse SP.
[0087]
Latch circuit LTC ₂₁ Latch elements Le1 to Le3 of the latch circuit LTC ₂₂ To the latch elements Le1 to Le3. Latch circuit LTC ₂₂ Outputs the data fetched into each of the latch elements Le1 to Le3 to the next-stage voltage dividing circuit 422 at the timing of the latch pulse LP. Latch circuit LTC ₂₂ The latch signals Le1 to Le3 of the latch circuits LTC of the plurality of voltage generation blocks 42 arranged in the horizontal pixel direction as well as the latch circuits of the first voltage generation block 41 ₂₂ Are also commonly supplied to each of the latch elements Le1 to Le3. The latch pulse LP becomes a common clock for controlling the clocked inverter of each latch element. Therefore, within one horizontal scanning period, each latch circuit LCT of the plurality of voltage generation blocks 41 ₂₁ N2 bits of the image data for one line of the pixel region sequentially taken into the latch circuit LTC at the beginning of the next horizontal scanning period. ₂₂ Are taken in by the respective latch elements Le1 to Le3. Therefore, each of the voltage dividing circuits 412 included in each of the plurality of voltage generating blocks 42 simultaneously selects a divided voltage based on the image data input thereto in the next horizontal scanning period. Note that the second latch circuit LTC ₂₂ Are sequentially arranged in the arrangement direction of the pixel region S so that the circuit arrangement width can be reduced.
[0088]
The voltage dividing circuit 422 includes eight decoder elements (AND gates b1 to b8) having three input terminals, and a reset that uses the outputs of these AND gates b1 to b8 as one input and a reset pulse RS described later as the other input. It is composed of elements (OR gates c1 to c8), switches t1 to t8 that are turned on / off according to the outputs of these two input gates c1 to c8, and a series connection circuit of eight thin film resistors r1 to r8. . Here, each resistor, each switch, each two-input gate, and each AND gate constitute first to eighth selection units. For example, the resistor r1, the switch t1, the two-input gate c1, and the AND gate b1 constitute a first selection unit.
[0089]
The voltage dividing circuit 422 has an input terminal for the reset pulse RS. Each of the AND gates b1 to b8 has three input terminals having different combinations of input signal phases, and one of them outputs "1" according to the value of the lower three bits (N2 bit). That is, when the value of the lower N2 bits is k-1, the decoder element of the k-th (k = 1, 2,..., 8) selector is connected via the other terminal of the reset element of the selector. An ON operation signal is sent to the switch of the selection unit.
[0090]
The two-input gate c1 is an OR gate, inputs the output of the AND gate b1 non-inverted, and inputs the reset pulse RS non-inverted. On the other hand, the two-input gates c2 to c8 are AND gates. The outputs of the AND gates b2 to b8 are input non-inverted, and the reset pulse RS is input after being inverted. When the reset pulse RS is “0”, the two-input gates c1 to c8 transmit the outputs from the AND gates b1 to b8 to the switches s1 to s8. That is, "1" is output from any of the AND gates b1 to b8, and when the reset pulse RS is "0", the outputs of the two input gates b1 to b8 are transmitted to the switches s1 to s8 as they are, and "1" is output. Is turned on. On the other hand, when the reset pulse RS is "1", the output of the two-input gate c1 is "1", and the outputs of the other two-input gates c2 to c8 are fixed at "0". Therefore, the switch s1 is forcibly turned on, and the voltage V1n selected and supplied by the first voltage generation block 41 is output to the output line as it is.
[0091]
The reset signal line for supplying the reset pulse RS is arranged across the plurality of second voltage generation blocks 42 in the horizontal pixel direction. When the reset pulse RS is “1”, each voltage generation unit, that is, The output voltage from each second voltage generation block 42 is one of the two reference voltages selected by the corresponding first voltage generation block 41 (the higher potential side in FIGS. 4 and 5). Is forcibly output, and the data signal line L of the pixel region S is _D Supplied to
[0092]
Note that the period in which the reset pulse RS is "1" is a first partial period of each horizontal scanning period. Latch circuit LCT ₁₂ And LCT ₂₂ In consideration of the unstable period of the voltage selection operation in the above, the high-potential voltage side is forcibly output during this period. Applying a high-potential side voltage to the data signal line and pre-charging with a higher voltage is more effective than applying a low-potential side voltage. Wire charge
This is because it can be done in the future. If this reset operation is unnecessary due to the characteristics of the liquid crystal panel, the signal line of the reset pulse RS and the two input gates c1 to c8 are unnecessary.
[0093]
One terminal of each of the switches t1 to t8 is connected to an output line (which is directly connected to a data signal line), and the other terminal is connected to a tap of a series connection circuit (parallel to the data signal line) of the thin film resistors r1 to r8. . The two voltages V1m and V1n from the first voltage generation block 41 described above are applied to both ends of the direct connection circuit of the resistors r1 to r8, and are divided into eight. The resistance values of the resistors r1 to r8 are set to be equal.
[0094]
The voltage dividing circuit 422 turns on one of the switches t1 to t8 in accordance with the value of the lower three bits of the image data, and connects a predetermined terminal of the series connection circuit of the thin film resistors r1 to r8 between the two voltages V1m and V1n. One of the divided voltages output from is selected by the switches s1 to s8, and this is output to the output line, and the output voltage V _drvR , V _drvG , V _drvB Is generated, and the data signal line L of the pixel region S shown in FIG. _D Output to Note that the output voltage (V) for the 6-bit digital image data input of the voltage generation unit 4 _drv FIG. 6 shows an example of the characteristic of ()). As shown in FIG. 6, the voltage generation unit 4 can generate a voltage having characteristics according to the voltage-transmittance characteristics of the pixel.
[0095]
The latch circuits, AND gates, OR gates, and switches shown in FIGS. 4 and 5 are configured by TFTs formed on the same glass substrate in the same process as the TFTs arranged in each pixel of the pixel region S. Is done.
[0096]
As described above with reference to FIG. 5, in each voltage generation block, not only the circuit elements but also the lower 3 bits of the 6-bit image data are transmitted to the voltage divider 422 within the circuit arrangement width. The wiring to be supplied, the wiring for supplying the sampling pulse or the latch pulse, and the output line for the voltage selected by the voltage dividing circuit 422 are arranged in the circuit arrangement direction (pixel area direction). Accordingly, the circuit has a small number of wirings arranged in one direction, and the latch circuit and the voltage level selection circuit are also divided and sequentially arranged in the pixel region direction, so that the arrangement width is reduced. Therefore, the width of each voltage generation block in the horizontal pixel direction can be reduced. Therefore, the pixel arrangement pitch of the pixel region S (or the arrangement pitch of the data signal lines) and the voltage generation unit of the drive circuit are made narrower together, and a high-definition liquid crystal panel with a built-in driver can be realized.
[0097]
In the above embodiment, it is preferable that the N1 bit and the N2 bit have the same bit number or that the N2 bit number is larger than the N1 bit number. This is a configuration in which the first voltage generation means selects two voltages, while the second voltage generation means has a configuration in which one voltage is selected, so that the input is made to the first voltage generation means. This is because the circuit scale increases as the number of data bits increases. For example, if the digital image data is 7 bits, the number of N1 bits is 3 and the number of N2 bits is 4 (or the number of N1 bits is 4 and the number of N2 bits is 3). For example, when the digital image data is 6 bits, it is preferable that both the number of N1 bits and the number of N2 bits be 3.
[0098]
The first latch circuit LCT of each of the first voltage generation block 41 and the second voltage generation block 42 ₁₁ , LCT ₂₁ And a data bus BUS arranged adjacent thereto _H , BUS _L Does not provide a latch circuit on the pixel area side of the data bus arrangement as shown in FIGS. 4 and 5, but provides one latch element adjacent to one data bus, Elements may be arranged alternately.
[0099]
In this embodiment, the arrangement pitch of the voltage generation units is set substantially equal to the arrangement pitch of the data signal lines and the pixels on a one-to-one basis. _D Are also arranged on the opposite side, and the voltage generating units are alternately arranged on the opposite side for every predetermined number of data signal lines (for example, one, three, six,...). With this arrangement, the arrangement pitch of the voltage generation units can be made twice as wide as a margin. For example, a driving circuit (V in the figure, which supplies a voltage to the odd-numbered data signal lines in the figure) _drvR And a voltage generation unit that generates _drvB Is provided on the illustrated end side of the data signal line, and a driving circuit (V in the figure) that supplies a voltage to the even-numbered data signal line _drvG Is generated at the end on the opposite side (not shown) of the data signal line, the voltage generation unit has a relationship of arranging one voltage generation unit for two data signal lines. , Can afford the arrangement. Therefore, the arrangement pitch of the data signal lines and the pixels can be reduced, so that the pixels of the liquid crystal panel can be further refined.
[0100]
[Fourth embodiment]
A process for forming a drive circuit (drive circuit 308), an active matrix portion 307, and the like on the glass substrate 302 shown in FIG. 3 (a process using low-temperature polysilicon technology) will be described with reference to FIGS.
[0101]
Process 1: As shown in FIG. 7, a buffer layer 701 is formed on an active matrix substrate 700, and an amorphous silicon layer 702 is formed on the buffer layer 701.
[0102]
Process 2: Laser annealing is performed on the entire surface of the amorphous silicon layer 702 in FIG. 8 to polycrystallize the amorphous silicon layer, and a polycrystalline silicon layer 703 is formed as shown in FIG.
[0103]
Process 3: Pattern the polysilicon layer 703 to form island regions 704, 705, and 706 as shown in FIG. The island regions 704 and 705 are layers where active regions (source and drain) of the MOS transistor used as each switch described in the embodiment are formed. The island region 706 is a layer serving as one pole of a charge storage capacitor provided as necessary for each pixel or the like.
[0104]
Process 4: As shown in FIG. 10, a mask layer 707 is formed, and phosphorus (P) ions are implanted only into the island region 706 which is one pole of the thin film capacitance of the capacitance element, thereby lowering the resistance of the island region 706.
[0105]
Process 5: As shown in FIG. 12, a gate insulating film 708 is formed, and TaN layers 710, 711, and 712 are formed on the gate insulating film 708. The TaN layers 710 and 711 are layers serving as gates of MOS transistors used as various switches, and the TaN layer 712 is a layer serving as the other pole of the thin film capacitor. After forming these TaN layers, a max layer 713 is formed, and phosphorus (P) ions are implanted by self-alignment using the gate TaN layer 710 as a mask to form an n-type source layer 715 and a drain layer 716.
[0106]
Process 6: As shown in FIG. 12, mask layers 721 and 722 are formed, and using the gate TaN layer 711 as a mask, boron (B) ions are implanted in a self-aligned manner to form a p-type source layer 721 and a drain layer 722. To form
[0107]
Process 7: As shown in FIG. 13, after forming an interlayer insulating film 725 and forming a contact hole in the interlayer insulating film, electrode layers 726, 727, 728 and 729 made of ITO or Al are formed. Although not shown in FIG. 13, electrodes are also connected to the TaN layers 710, 711, 712 and the polycrystalline silicon layer 706 via contact holes. Thereby, an n-channel TFT, a p-channel TFT, and the like used as each switch of the drive circuit are manufactured.
[0108]
By using the processes 1 to 7 described above, the manufacture of the liquid crystal display device including the driving circuit is facilitated, and the cost can be reduced. In addition, since polysilicon has much higher carrier mobility than amorphous silicon, high-speed operation is possible, which is advantageous in terms of circuit performance. As a method of forming the resistance portion, any one of a molding process of a polysilicon thin film layer having three kinds of sheet resistance values of an island region 706 (N +), an n-type source layer (P +) 5, and a drain layer (P) 716 is used. And can be formed in the same step. As the resistance value, since the impurity concentration of the layer of the island region 706 is the lowest among the three, the sheet resistance value is the highest, the length of the resistor can be the shortest, and the circuit area of the voltage dividing circuit can be reduced. Can be reduced.
[0109]
Note that a process using amorphous silicon can be used instead of the above-described manufacturing process. Further, in the above embodiment, the example in which the driving circuit and the pixel region are formed by the TFTs and the thin film resistance elements formed on the insulating substrate has been described. However, the present invention is not limited thereto. It may be formed. In that case, the pixel electrode formed in the pixel is a reflective electrode of a metal layer, and a MOS transistor for supplying a data signal to the pixel electrode on the surface of the silicon substrate under the reflective electrode, and holds the charge of the supplied data signal. A charge storage capacitor is formed. A drive circuit including a MOS transistor is formed on the surface of the silicon substrate around the pixel region. The resistance element is formed as a polysilicon resistance on a silicon substrate. This panel is realized as a reflection-type active matrix panel in which a silicon substrate and a glass substrate are attached to each other and a liquid crystal is held between the substrates. Even in such a panel, by employing the present invention, a drive circuit can be configured in accordance with the pixel arrangement pitch (data signal line arrangement) pitch. In addition, the present invention can be used not only as an active matrix type liquid crystal display device but also as a driving circuit for a two-terminal element type liquid crystal panel such as a simple matrix type or MIM.
[0110]
In the above embodiment, the description has been made on the assumption that the liquid crystal display device performs color display based on image data of three primary colors of RGB. However, the present invention is not limited to this, and the light valve of the projection display device is not limited to this. Needless to say, only a single-color image data may be input as a driving circuit for a liquid crystal display device that modulates a single-color (only R, only G, and only B) light. When white light is input and the light is modulated for monochrome display, luminance data may be input as image data.
[0111]
Further, in the above embodiment, the driving circuit having the configuration in which the liquid crystal of the pixel is not AC-driven (the configuration in which only a voltage having a positive polarity with respect to the common electrode potential is applied to the pixel electrode) has been described. This is to simplify the explanation. However, the liquid crystal is generally driven by an alternating current. When the liquid crystal of a pixel is driven by an alternating current, a driving circuit must be configured to output a voltage having a negative polarity with respect to the common electrode potential. For this purpose, when outputting a negative voltage, the reference voltage supplied to the first voltage generating means is switched to a negative voltage (the sign of the voltage is inverted with respect to the reference potential), and the voltage is generated from here. It is necessary that the applied voltage be a negative voltage. Further, in the second voltage generating means, a negative polarity voltage may be generated with higher precision based on the negative polarity voltage. Therefore, the liquid crystal display device is driven by line inversion (a driving method of inverting the polarity of the voltage applied to the liquid crystal of the pixel for each pixel row and further inverting the polarity of the applied voltage for each pixel in each vertical scanning period), Driving (a driving method of inverting the voltage polarity applied to the liquid crystal of the pixel for each pixel and further inverting the applied voltage polarity for each pixel in each vertical scanning period) and source line inversion driving (the liquid crystal of the pixel for each pixel column) In the driving method of inverting the polarity of the voltage applied to each pixel and further inverting the polarity of the applied voltage for each pixel in each vertical scanning period), in accordance with the inversion cycle, the first voltage generation via the voltage supply wiring. It is necessary to switch the reference voltage supplied to the means.
[0112]
Next, an embodiment of a liquid crystal display device manufactured by using the above-described active matrix substrate and driven by the above-described drive circuit, and an electronic device having the liquid crystal display device, such as a portable computer or a liquid crystal projector, will be described. .
[0113]
[Fifth Embodiment]
As illustrated in FIG. 14, the liquid crystal display device 750 includes a backlight 751, a polarizing plate 752, a TFT substrate 753, a liquid crystal 754, a counter substrate (a color filter is formed as necessary) 755, and a polarizing plate 756. The layers are stacked in this order. In this embodiment, as described above, the driving circuit 778 is formed on the TFT substrate 753.
[0114]
[Sixth embodiment]
As illustrated in FIG. 15, the portable computer 760 has a main body 762 having a keyboard 761 and a liquid crystal display screen 763 on which the liquid crystal display device of the present invention is mounted.
[0115]
[Seventh embodiment]
As illustrated in FIG. 16, the liquid crystal projector 770 is a projection type projector using the liquid crystal display device of the present invention as a liquid crystal light valve, and uses, for example, a three-plate prism type optical system. In the projector 770 in FIG. 16, the projection light emitted from the lamp unit 771 of the white light source is divided into three primary colors of R, G, and B by a plurality of mirrors 773 and two dichroic mirrors 774 inside the light guide 772. Are guided to three liquid crystal panels 775, 776, 777 for displaying images of the respective colors. Then, the light modulated by the respective liquid crystal panels 775, 776, 777 enters the dichroic prism 778 from three directions. In the dichroic prism 778, the R (red) and B (blue) lights are bent by 90 ° and the G (green) light goes straight, so that the images of the respective colors are synthesized and passed through the projection lens 779 to a color image on a screen or the like. Is projected.
[0116]
Other electronic devices to which the present invention can be applied include an engineering workstation, a beger or a mobile phone, a word processor, a television, a viewfinder type or a monitor direct view type video camera, an electronic organizer, an electronic desk calculator, a car navigation device, and a POS. Various devices including a terminal and a touch panel can be given.
[0117]
【The invention's effect】
According to the driving circuit of the present invention, the driving circuit is divided into the first voltage generating means for inputting a predetermined number of bits of the image data and the second voltage generating means for inputting the remaining predetermined bits of the image data. As a circuit arrangement pitch required for the first voltage generating means, a circuit for a predetermined number of bits may be secured. Further, it is only necessary to secure a circuit of the remaining predetermined number of bits as a circuit arrangement pitch required for the second voltage generation means. This allows a layout to be narrowed in accordance with the arrangement pitch of the pixels of the device. Further, thereby, the area occupied by the driving circuit can be reduced, and a high-definition liquid crystal panel in which the pixel arrangement pitch is narrowed in accordance with this can be realized. Can be promoted.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of a drive circuit of the present invention.
FIG. 2 is a diagram showing a second embodiment of the drive circuit of the present invention.
FIG. 3 is an explanatory diagram of a third embodiment of the present invention, and is a diagram schematically illustrating a liquid crystal display device.
FIG. 4 is an explanatory diagram of the third embodiment of the present invention, and is a diagram more specifically showing the first voltage generating means of the drive circuit of FIG. 2;
FIG. 5 is an explanatory diagram of a third embodiment of the present invention, and is a diagram more specifically showing a second voltage generating unit of the drive circuit of FIG. 2;
FIG. 6 is a diagram showing input / output characteristics of the first voltage generating means of FIG. 4;
FIG. 7 is a diagram showing a first process in manufacturing the drive circuit of the present invention.
FIG. 8 is a diagram showing a second process in manufacturing the drive circuit of the present invention.
FIG. 9 is a diagram showing a third process in manufacturing the drive circuit of the present invention.
FIG. 10 is a diagram showing a fourth process in manufacturing the drive circuit of the present invention.
FIG. 11 is a diagram showing a fifth process in manufacturing the drive circuit of the present invention.
FIG. 12 is a diagram showing a sixth process in manufacturing the drive circuit of the present invention.
FIG. 13 is a diagram showing a seventh process in manufacturing the drive circuit of the present invention.
FIG. 14 is a diagram illustrating a configuration of a liquid crystal display device driven by a drive circuit of the present invention.
FIG. 15 is a diagram showing a portable computer having a liquid crystal display device driven by the driving circuit of the present invention.
FIG. 16 is a diagram showing a projector having a liquid crystal display device driven by the driving circuit of the present invention.
FIG. 17 is a diagram showing a conventional liquid crystal display device equipped with a drive circuit having no γ correction function.
FIG. 18 is a diagram showing a conventional liquid crystal display device equipped with a drive circuit having a γ correction function.
FIG. 19 is a diagram showing how a conventional drive circuit is connected to a liquid crystal display device via a connection terminal member.
[Explanation of symbols]
10,20,31A Glass substrate
11,21 Voltage generation unit
121,221,431 High-order N1 bit data bus
122, 222, 432 Lower N2 bits data bus
131, 231, 411, 421 Latching means
132, 142, 412 Voltage generator
412 Voltage level selection circuit
422 voltage divider
44 shift register
W Pixel array pitch width of liquid crystal display
S Pixel area S of liquid crystal display
V ₁₁ ~ V ₁₉ Reference voltage

Claims

A driving circuit of a liquid crystal display device for supplying a driving voltage generated by correcting a voltage-transmittance characteristic of the pixel as much as possible to a plurality of pixels arranged in a matrix through a plurality of data signal lines. At
The drive circuit includes a plurality of voltage generation units formed in a row outside of a pixel region on the substrate of the liquid crystal display device in a manner corresponding to the data signal lines.
Each of the voltage generation units includes:
First voltage generation means for generating a voltage obtained by correcting the voltage-transmittance characteristic with coarse accuracy based on a first predetermined number of bit data of digital image data;
The driving in which the voltage-transmittance characteristic is corrected with a precision smaller than the coarse precision from the voltage generated by the first voltage generating means based on a second predetermined number of bit data of the digital image data. Second voltage generation means for generating a voltage,
The first voltage generating means is arranged at a position farther from the pixel area than the second voltage generating means, and converts the first predetermined number of bit data for the first voltage generating means. First holding means for holding is arranged at a position farther from the pixel area than the first voltage generating means, and holds the second predetermined number of bit data for the second voltage generating means. A driving circuit for a liquid crystal display device, wherein a second holding means is arranged between the first voltage generating means and the second voltage generating means.

The first voltage generation means selects two voltages from a plurality of different voltages based on the first predetermined number of bit data, and the second voltage generation means selects the second predetermined number of bit data. 2. The driving circuit according to claim 1, wherein a voltage located between the two voltages is selected based on the bit data.

The first voltage generating unit is configured to store the first predetermined number of bit data of the digital image data, the first holding unit holding the first predetermined number of bit data, and the first voltage generating unit, And a voltage level selection circuit for selecting and outputting two adjacent voltages from among the plurality of voltages,
The second voltage generation unit is configured to store the second predetermined number of bit data of the digital image data, the second storage unit, and the bit data output from the second storage unit. 3. A driving circuit for a liquid crystal display device according to claim 1, further comprising a voltage dividing circuit for dividing the voltage between the two voltages selected by the voltage level selecting circuit to generate the driving voltage. .

In a driving circuit of a liquid crystal display device which generates a voltage to be supplied to a plurality of pixels arranged in a matrix through a plurality of data signal lines,
The drive circuit includes a plurality of voltage generation units formed in a row outside of a pixel region on the substrate of the liquid crystal display device in a manner corresponding to the data signal lines.
Each of the voltage generation units includes:
First voltage generating means for selecting two voltages from a plurality of voltages different from each other based on a first predetermined number of bit data of the digital image data;
A second voltage generation unit that divides the two voltages selected by the first voltage generation unit based on a second predetermined number of bits of the digital image data and selects one divided voltage; Including
The first voltage generating means is arranged at a position farther from the pixel area than the second voltage generating means, and converts the first predetermined number of bit data for the first voltage generating means. First holding means for holding is arranged at a position farther from the pixel area than the first voltage generating means, and holds the second predetermined number of bit data for the second voltage generating means. A driving circuit for a liquid crystal display device, wherein a second holding means is arranged between the first voltage generating means and the second voltage generating means.

The plurality of voltage supply lines to which the plurality of different voltages are supplied are arranged at intervals in parallel with each other,
A signal line that connects the first holding unit that holds the first predetermined number of bits of data and the voltage level selection circuit, and a first output line that outputs the two voltages from the voltage level selection circuit Are arranged along the circuit arrangement direction of each of the voltage generation units, and
The voltage level selection circuit includes a decoder element for decoding the first predetermined number of bit data output from the first holding unit between adjacent voltage supply lines of the plurality of voltage supply lines. A selector for controlling output of two voltages supplied to two adjacent voltage supply lines by an output of the decoder element to the first output line;
5. The driving circuit according to claim 4, wherein the first output lines are commonly connected to each of the selection units.

The selection units are provided between two voltage supply lines adjacent to each other, and one terminal of a switch of the switches arranged at a position far from the pixel region is one of the two voltage supply lines. And the other terminal of the switch is connected to one of the first output lines, and one terminal of a switch arranged near the pixel region is connected to the other of the two voltage supply lines. Connected, the other terminal of the switch is connected to the other of the first output lines,
The driving circuit according to claim 5, wherein the decoder element is configured to transmit an ON operation signal to the switch in one of the plurality of selection units.

A signal line connecting the second holding means for holding the data of the second predetermined number of bits and the voltage dividing circuit, and a second output line for outputting a voltage from the voltage dividing circuit, It is arranged along the circuit arrangement direction of the voltage generation unit, and
The voltage dividing circuit divides the two voltages output from the voltage level selecting circuit and has a plurality of voltage output terminals, and a plurality of decoder elements for decoding the second predetermined number of bit data. A plurality of switches for outputting, to the second output line, a voltage extracted from a voltage output terminal of the resistor by outputs of the plurality of decoder elements;
The driving circuit according to claim 4, wherein the resistor, the plurality of decoder elements, and the plurality of switches are arranged along a circuit arrangement direction of each of the voltage generation units.

A reset signal line disposed over the plurality of voltage generation units; and when a reset signal is supplied from the reset signal line, one of the two voltages output from the voltage level selection circuit is the data voltage. 5. The driving circuit according to claim 4, further comprising control means for controlling a plurality of switches of the voltage dividing circuit so as to be supplied to a signal line.

A driving circuit of a liquid crystal display device for supplying a driving voltage generated by correcting a voltage-transmittance characteristic of the pixel as much as possible to a plurality of pixels arranged in a matrix through a plurality of data signal lines. At
The drive circuit includes a plurality of voltage generation units formed in a row outside of a pixel region on the substrate of the liquid crystal display device in a manner corresponding to the data signal lines.
Each of the voltage generation units includes:
First voltage generation means for generating a voltage obtained by correcting the voltage-transmittance characteristic with coarse accuracy based on a first predetermined number of bit data of digital image data;
The drive voltage obtained by correcting the voltage-transmittance characteristic from the voltage generated by the first voltage generation means with a precision smaller than the coarse precision based on a second predetermined number of bits of the digital image data. And second voltage generation means for generating
The first voltage generating means is arranged at a position farther from the pixel area than the second voltage generating means, and the data bus of the first predetermined number of bit data is connected to the first voltage generating means. A data bus for the second predetermined number of bit data, the data bus being arranged at a position farther from the pixel area than the pixel area, the data bus including the second predetermined number of bit data; A driving circuit for a liquid crystal display device, wherein the driving circuit is arranged over the plurality of voltage generating units.

In a driving circuit of a liquid crystal display device which generates a voltage to be supplied to a plurality of pixels arranged in a matrix through a plurality of data signal lines,
The drive circuit includes a plurality of voltage generation units formed in a row outside of a pixel region on the substrate of the liquid crystal display device in a manner corresponding to the data signal lines.
Each of the voltage generation units includes:
First voltage generating means for selecting two voltages from a plurality of voltages different from each other based on a first predetermined number of bit data of the digital image data;
A second voltage generation unit that divides the two voltages selected by the first voltage generation unit based on a second predetermined number of bits of the digital image data and selects one divided voltage; Including
The first voltage generating means is arranged at a position farther from the pixel area than the second voltage generating means, and the data bus of the first predetermined number of bit data is connected to the first voltage generating means. A data bus for the second predetermined number of bit data, the data bus being arranged at a position farther from the pixel area than the pixel area, the data bus including the second predetermined number of bit data; A driving circuit for a liquid crystal display device, wherein the driving circuit is arranged over the plurality of voltage generating units.

4. The voltage generating unit according to claim 1, wherein the plurality of voltage generating units are arranged at one end or both ends of the data signal line at a pitch substantially equal to the arrangement pitch of the data signal lines. 11. The driving circuit for a liquid crystal display device according to any one of items 10.

The plurality of voltage generation units are arranged on one end side of a first data signal line and connected to one end of the data signal line, the first voltage generation unit; 11. The voltage generating unit according to claim 1, further comprising a second voltage generation unit disposed on the other end of the data signal line and connected to the other end of the data signal line. The driving circuit of the liquid crystal display device according to the above.

10. The driving circuit according to claim 9, wherein the resistor is a thin film resistor formed on a glass substrate in a step of forming a thin film transistor of the pixel.

The liquid crystal display device is an active matrix type liquid crystal display device, wherein the resistor is formed in the same step as the formation of the source or drain of the transistor of the pixel or the transistor of the voltage generation unit. A driving circuit for a liquid crystal display device according to claim 9.

A liquid crystal display device driven by the drive circuit according to claim 1.

An electronic apparatus comprising the liquid crystal display device according to claim 15.