JP3600326B2 - 不揮発性半導体メモリ装置およびその製造方法 - Google Patents
不揮発性半導体メモリ装置およびその製造方法 Download PDFInfo
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Description
【０００１】
【発明が属する技術分野】
本発明は、不揮発性半導体メモリ装置に関する。本発明は、また、不揮発性半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
従来、スタック型の不揮発性半導体メモリ装置において、フローティングゲートとコントロールゲートの間を絶縁するための層間絶縁膜（以下、第２ゲート絶縁膜という）は、シリコン酸化物の単一層で構成されている。近年、半導体素子はより微細化する傾向にある。このような状況において、第２ゲート絶縁膜はさらに薄いことが要望されている。
【０００３】
このような要望に応じて、シリコン酸化物の単一層に代えて、シリコン酸化膜／窒化ケイ素膜／シリコン酸化膜からなるスタック構造を有する第２ゲート絶縁膜、いわゆる「ＯＮＯ膜」が用いられている。ＯＮＯ膜は、比較的薄い膜厚であっても耐圧特性に優れ、このＯＮＯ膜を備えたメモリセルのリテンション特性が向上する。
【０００４】
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｖｏｌ． ３９， Ｎｏ．２， １９９２， ｐ．２８３ − ２９１には、窒化ケイ素膜／シリコン酸化膜からなる、いわゆる「ＮＯ膜」が、第２ゲート絶縁膜の膜厚をより一層薄くするために提案されている。
【０００５】
上述のようなスタック構造の第２ゲート絶縁膜を用いた不揮発性半導体メモリ装置は、例えば、次のようにして製造される。図１２に示すように、シリコン基板１０１の表面上に形成されたトンネル酸化膜１０２の表面上に、フローティングゲートを構成する第１ポリシリコン膜１０３、ＯＮＯ膜１０４、コントロールゲートを構成するポリシリコン膜１０５、および、タングステンシリサイド膜１０６を順次積層する。この積層体を常法に従ってパターニングして、メモリセル１００を形成する。この後、熱酸化処理を施して、メモリセル１００の第１および第２ポリシリコン膜１０３，１０５の側面部にサイド酸化層１０７を形成する。
【０００６】
ＯＮＯ膜１０４を用いたメモリセル１００では、シリコン酸化膜１０４ａがフローティングゲートまたはコントロールゲートを構成する第１および第２ポリシリコン膜１０３，１０５と直接接触している。このため、上述の半導体メモリ装置の製造方法において、熱酸化処理によりサイド酸化層１０７を形成する際に、図１に示すように、ＯＮＯ膜１０４の端部において、シリコン酸化膜１０４ａがシリコン酸化膜１０４ｂおよび第１ポリシリコン膜１０３または第２ポリシリコン膜１０５の界面に沿って内側に向かって成長し、いわゆるゲートバーズビーク１０８が形成される。このゲートバーズピーク１０８により、ＯＮＯ膜１０４の実効膜厚が厚くなり、メモリセル１００のカップリング比が低下する。従って、メモリセル１００にかかる有効電圧を確保するために、コントロールゲートへの印加電圧を高くする必要が生じる。この結果、電圧発生回路への負担増大や高圧による第２ゲート絶縁膜の信頼性低下等の不都合な問題が発生する。この問題は、ＮＯ膜においても同様に認められる。
【０００７】
これに対して、従来、特開平３−５７２７９号公報に開示されているように、サイド酸化膜１０７に代えて、例えば窒化ケイ素膜のような耐酸化性のある膜を形成して、ゲートバーズビーク１０８の形成を防止している。しかし、このような膜の形成には、極めて複雑な手順が必要であり、実用的でない。
【０００８】
【発明が解決しようとする課題】
本発明は、バーズビークの発生を低減できる不揮発性半導体メモリ装置を提供することを目的とする。
【０００９】
本発明は、また、バーズビークの発生を低減できる不揮発性半導体メモリ装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、第１に、一導電型の半導体基板に互いに離間して設けられた逆導電型のソース・ドレイン領域、前記ソース・ドレイン領域の間のチャンネル領域上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜上に設けられたフローティングゲート電極、前記フローティングゲート電極上に形成された、少なくとも前記フローティングゲート電極との界面並びに前記コントロールゲート電極との界面にＳｉ−Ｎ結合を有する第２ゲート絶縁膜、前記第２ゲート絶縁膜上に設けられたコントロールゲート電極、および、前記フローティングゲート電極および前記コントロールゲート電極の側壁面を覆うように形成されたサイド絶縁膜を具備することを特徴とする不揮発性半導体メモリ装置を提供する。
【００１１】
本発明は、第２に、一導電型の半導体基板上に第１ゲート絶縁膜を形成する工程、前記第１ゲート絶縁膜上に第１ポリシリコン膜を形成する工程、前記第１ポリシリコン膜上に前記フローティングゲート電極との界面並びに前記コントロールゲート電極との界面にＳｉ−Ｎ結合を有する第２ゲート絶縁膜を形成する工程、前記第２ゲート絶縁膜上に第２ポリシリコン膜を形成する工程、前記第１ポリシリコン膜、前記第２ゲート絶縁膜および前記第２ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に前記第１ポリシリコン膜からなるフローティングゲート電極と前記フローティングゲート電極上に前記第２ゲート絶縁膜を介して設けられたコントロールゲート電極を形成する工程、前記半導体基板の素子領域であって前記フローティングゲート電極の両側部分に不純物をドープして逆導電型のソース・ドレイン領域を形成する工程、および、前記フローティングゲート電極および前記コントロールゲート電極の側面部にサイド絶縁膜を形成する工程を具備することを特徴とする不揮発性半導体メモリ装置の製造方法を提供する。
【００１２】
【発明の実施の態様】
以下、本発明をさらに詳細に説明する。
【００１３】
本発明の不揮発性半導体メモリ装置は次の点を特徴とする。フローティングゲートおよびコントロールゲートの間を絶縁する第２ゲート絶縁膜は、フローテイングゲートおよびコントロールゲートとの界面にそれぞれＳｉ−Ｎ結合を有する。この第２ゲート絶縁膜のフローティングゲートおよびコントロールゲートにそれぞれ接する層を仮にＳｉＮと表すと、第２ゲート絶縁膜は、ＳｉＮ／シリコン酸化膜（ＳｉＯ２）／ＳｉＮからなるＮＯＮ膜である。
【００１４】
ＳｉＮは、最も一般的には、低圧ＣＶＤにより形成される窒化ケイ素膜である。ここで、窒化ケイ素膜の誘電率は酸化シリコン膜の約２倍ある。従って、シリコン酸化膜の単一層と同等の誘電率を得るのに必要なＮＯＮ膜の膜厚は約１．５倍になる。従来のＯＮＯ膜は、同じ誘電率の膜を得るためには酸化膜をより薄い膜厚で均一に形成する必要がある。これに対して、本発明のＮＯＮ膜を有する不揮発性半導体メモリ装置は、ＮＯＮ膜をＯＮＯ膜に比べて厚い膜厚で形成できるので、製造が容易であり、大量生産に有利である。
【００１５】
ＳｉＮの他の例は、ポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜である。ポリシリコン表面は、Ｎ２ＯまたはＮＯ雰囲気中で熱処理（酸窒化）すると、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ， ＶＯＬ．４１， ＮＯ．９，ＳＥＰＴＥＭＢＥＲ， １９９４に記載されているように、窒素原子は、ポリシリコンとシリコン酸化膜の界面に集まり、この界面での窒素原子の濃度が高まる。このように、ポリシリコンとシリコン酸化膜の界面に窒素原子が集まることをパイルアップ（ｐｉｌｅ ｕｐ）と言う。従って、ポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜は、窒素原子がパイルアップされたシリコン酸化膜である。このポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜の窒素濃度は、例えば、０．５ａｔｏｍ％以上、好ましくは１．０ａｔｏｍ％以上である。
【００１６】
本発明の不揮発性半導体メモリ装置の製造方法において、ＮＯＮ膜の形成、すなわち、第２ゲート絶縁膜のフローティングゲート電極との界面並びにコントロールゲート電極との界面にＳｉ−Ｎ結合を形成することは、通常の成膜技術に従って行うことができる。例えば、次のような各種成膜方法が挙げられる。
【００１７】
（１）フローティングゲートを構成するポリシリコン膜の表面上に、ＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用いた低圧ＣＶＤ法により窒化ケイ素膜を形成する。次いで、ＳｉＨ４ガスおよびＮ２Ｏガスをソースガスとして用いたＣＶＤによりシリコン酸化膜を形成する。最後にＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとした低圧ＣＶＤ法により、シリコン酸化膜の上に窒化ケイ素膜を形成する。
【００１８】
（２）フローティングゲートを構成するポリシリコン膜に対して、窒素またはアンモニア雰囲気中でＲＴＮ（Ｒａｐｉｄ ｔｈｅｒｍａｌ Ｎｉｔｒｉｚａｔｉｏｎ）を行って、窒化ケイ素膜を形成する。次に酸化して窒化ケイ素膜の表層部分をシリコン酸化物に変換した後に、低圧ＣＶＤ法またはＲＴＮにより窒化ケイ素膜を形成する。
【００１９】
（３）フローティングゲートを構成するポリシリコン膜の表面上に、低圧ＣＶＤ法により窒化ケイ素膜を形成し、次いで、窒化ケイ素膜を酸化してシリコン酸化膜を形成し、最後に、低圧ＣＶＤ法により窒化ケイ素膜を形成する。
【００２０】
（４）フローティングゲートを構成するポリシリコン膜の表面上に、低圧ＣＶＤ法により窒化ケイ素膜を形成する。次いで、窒化ケイ素膜の表面上にシリコン酸化膜をＣＶＤにより形成した後窒化ケイ素膜を酸化するか、窒化ケイ素膜を酸化した後ＣＶＤによりシリコン酸化膜を形成して、窒化ケイ素膜の表面上にシリコン酸化膜を形成する。最後にシリコン酸化膜の上に、低圧ＣＶＤ法により窒化ケイ素膜を形成するか、窒素雰囲気中でランプにより加熱処理を施して窒化ケイ素膜を形成する。
【００２１】
（５）Ｎ２ＯガスおよびＮＯガスを用いてシリコンを熱処理することにより、Ｓｉ−ＳｉＯ２界面に窒素原子がパイルアップされたシリコン酸化膜が得られる。このようにＳｉ−Ｎ結合を有する界面は後に酸化を加えたときに酸化されにくい。故に、Ｎ２ＯまたはＮＯ雰囲気中での熱酸化処理によるシリコン酸化膜はゲートバーズビークの抑制に利用できる。具体的には、フローティングゲートのポリシリコンをＮ２Ｏガス雰囲気で熱処理する。これにより、フローティングゲートを構成するポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜、言い換えれば、窒素原子がパイルアップされたシリコン酸化膜（以下、シリコン酸窒化膜という）がポリシリコンの表面に形成される。この後、シリコン酸窒化膜の上に低圧ＣＶＤで窒化ケイ素膜を形成する。この結果、シリコン酸窒化膜および窒化ケイ素膜からなる第２ゲート絶縁膜が形成される。この場合、第２ゲート絶縁膜は、フローティングゲートおよびコントロールゲートとの界面にそれぞれＳｉ−Ｎ結合を有する。
【００２２】
（６）フローティングゲートを構成するポリシリコン膜の表面上をＮ２Ｏガス雰囲気中で酸窒化して、シリコン酸窒化膜を形成する。この後、このシリコン酸窒化膜の表面上に低圧ＣＶＤで窒化ケイ素膜を形成する。次いで、窒化ケイ素膜の表面上にシリコン酸化膜をＣＶＤにより形成する。この後、低圧ＣＶＤ法により窒化ケイ素膜を形成するか、窒素雰囲気中でランプにより加熱処理を施して窒化ケイ素膜を形成する。この結果、シリコン酸窒化膜／窒化ケイ素膜／シリコン酸化膜／窒化ケイ素膜からなる第２ゲート絶縁膜が形成される。
【００２３】
（７）上記（５），（６）の方法において、Ｎ２Ｏに代えてＮＯを使用する。
【００２４】
（８）フローティングゲートを構成するポリシリコンの表面上にシリコン酸化膜をＣＶＤにより形成する。次に、Ｎ２Ｏ雰囲気中でシリコン酸化膜を酸窒化する。これにより、シリコン酸化膜のポリシリコンとの界面に窒素原子がパイルアップされる。この結果、シリコン酸窒化膜が形成される。この後、シリコン酸窒化膜の表面上に低圧ＣＶＤ法または窒素雰囲気中でのランプによる熱処理により窒化ケイ素膜を形成する。この結果、シリコン酸窒化膜および窒化ケイ素膜からなる第２ゲート絶縁膜が形成される。
【００２５】
（９）上記（８）の方法において、Ｎ２Ｏに代えてＮＯを使用する。
【００２６】
（１０）フローティングゲートを構成するポリシリコン上に、低圧ＣＶＤにより、Ｓｉ３Ｎ４，ＳｉＯ２， Ｓｉ３Ｎ４，ＳｉＯ２およびＳｉ３Ｎ４を順次堆積して、 ＳｉＮ／ＳｉＯ２／ ＳｉＮ／ＳｉＯ／ ＳｉＮ構造を形成する。または、Ｎ２ＯまたはＮＯ雰囲気中でフローティングゲートを構成するポリシリコンを酸窒化し、次いで、Ｓｉ３Ｎ４，ＳｉＯ２，Ｓｉ３Ｎ４を順次堆積させ、ＳｉＮ／ＳｉＯ２／ ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造を形成することができる。
【００２７】
上述のように、ＳｉＮ／ＳｉＯ２／ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造を実現するためには、下層のＳｉＮ／ＳｉＯ２／ＳｉＮ構造を、上述の方法（１）〜（５）のいずれか一つの方法に従って形成し、次いで、 ＳｉＯ２膜およびＳｉＮ膜を順次形成すればよい。すなわち、ＮＯＮ膜形成後、以下の方法でＳｉＯ２膜およびＳｉＮ膜を形成する。
【００２８】
（ａ） ＳｉＯ２， Ｓｉ３Ｎ４を順次低圧ＣＶＤで順次堆積させる。
【００２９】（ｂ）ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造の最上層のＳｉＮ膜上に、Ｏ２，Ｏ２／Ｈ２，Ｎ２Ｏ，ＮＯ等の酸化条件下での熱酸化、より具体的にはＲＴＰにより、ＳｉＯ２膜を形成する。次いで、この ＳｉＯ２膜上にＳｉ３Ｎ４を低圧ＣＶＤで堆積する。
【００３０】
（ｃ）方法（ｂ）と同様の手順でＳｉＮ膜の主面を熱酸化して、ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造の上にＳｉＯ２膜を形成する。次いで、熱窒化、より具体的にはＲＴＰにより、このＳｉＯ２膜を再び窒化して、ＳｉＮ膜を形成する。
【００３１】
（１１）フローティングゲートを形成するポリシリコン上に、低圧ＣＶＤでＳｉＮ膜を形成する。次に、プラズマＣＶＤにより、ＳｉｘＯｙＮｚを堆積する。次いで、 ＳｉｘＯｙＮｚ膜上に低圧ＣＶＤでＳｉＮ膜を形成する。この結果、 ＳｉＮ ／ＳｉｘＯｙＮｚ／ＳｉＮ構造が得られる。また、フローティングゲートを形成するポリシリコンを酸窒化して、ポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜を形成した後、プラズマＣＶＤにより、ＳｉｘＯｙＮｚを堆積する。次に、低圧ＣＶＤまたは熱窒化により、 ＳｉｘＯｙＮｚ膜上にＳｉＮ膜を形成する。この結果、ＳｉＮ ／ＳｉｘＯｙＮｚ／ＳｉＮ構造が得られる。
【００３２】
（１２） ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造を形成するために、上述の方法では、ＳｉＮ膜，ＳｉＯ２膜およびＳｉＮ膜を夫々独立した工程で形成しているが、これらの膜の形成を連続的に行うことが可能である。すなわち、低圧ＣＶＤ用の炉内に被処理体を収容し、この炉に、第１にＮＨ３／ＳｉＨ４ガス等のＳｉ３Ｎ４膜形成用のソースガスを導入して、被処理体上にＳｉ３Ｎ４膜を形成する。次に、炉内のソースガスを、Ｎ２Ｏ／ＳｉＨ４ガス、 Ｎ２Ｏ／ＳｉＨ２Ｃｌ２ガス等のＳｉＯ２膜形成用のソースガスに置換し、 Ｓｉ３Ｎ４膜上にＳｉＯ２膜を形成する。さらに、炉内のソースガスを、 Ｓｉ３Ｎ４膜形成用のソースガスに置換し、ＳｉＯ２膜上にＳｉ３Ｎ４膜を形成する。
【００３３】
ＳｉＯ２膜に代えてＳｉｘＯｙＮｚ膜を形成する場合には、上述の方法の中で、ＳｉＯ２膜形成用のソースガスに代えて、 ＮＨ３／Ｎ２Ｏ／ＳｉＨ４ガス等のＳｉｘＯｙＮｚ膜形成用のソースガスを使用すればよい。ただし、 ＳｉｘＯｙＮｚ膜の形成は、プラズマＣＶＤで行う方が、処理温度を低下できるので好ましい。
【００３４】
また、最初に、炉内にＮ２ＯガスまたはＮＯガスを導入し、被処理体を熱酸化してシリコン酸窒化膜を形成し、その後、炉内のガスをＳｉ３Ｎ４膜形成用のソースガスで置換してＳｉ３Ｎ４膜を形成しても良い。
【００３５】
以上説明した方法によれば、 ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造は、夫々の膜が別個独立した、非連続的な構造ではなく、ＳｉＮ，ＳｉＯ２，ＳｉＮの順番で連続的に組成が変化する連続的な構造になる。
【００３６】
【実施例】
以下、本発明の不揮発性半導体メモリ装置の具体例について説明する。
【００３７】
図１は、本発明の不揮発性半導体メモリ装置の一実施例を示す断面図である。図２は、図１中のＩＩ−ＩＩ’線に対応する不揮発性半導体メモリ装置の断面図である。
図中２１は、ｐ型シリコン基板である。ｐ型シリコン基板２１の表面上には膜厚９ｎｍのトンネル酸化膜２２が形成されている。トンネル酸化膜２２の表面上には膜厚１５０ｎｍのポリシリコン膜からなるフローティングゲート電極２３が形成されている。図１に示すように、フローティングゲート電極２３の表面上には、窒化ケイ素膜２４、シリコン酸化膜２５および窒化ケイ素膜２６を順次積層したＮＯＮ膜２７が形成されている。上記フローティングゲート電極２３の両側に位置するシリコン基板２１の素子領域表面には、ｎ型拡散層からなるソース領域３１およびドレイン領域３２が形成されている。また、ソース領域３１およびドレイン領域３２上には、低温酸化膜（ＴＥＯＳ酸化膜）１９が埋め込まれている。ＮＯＮ膜２７の表面上にポリシリコン膜からなるコントロールゲート電極２８が形成されている。図２に示すように、フローティングゲート電極２３およびコントロールゲート電極２８の側面部には、サイド酸化膜２９が形成されている。サイド酸化膜２９の上端部２９ａの表面を含むコントロールゲート電極２８の表面上には、タングステンシリサイド層３０が形成されている。
【００３８】
上述の構成からなる不揮発性半導体メモリ装置２０は、次のようにして製造される。
【００３９】
図３（Ａ）に示すように、まず、ｐ型シリコン基板２１の表面上に、トンネル酸化膜２２を、Ｈ２／Ｏ２雰囲気中８００℃での酸化と、Ｎ２Ｏ雰囲気中９５０℃での酸窒化との組み合わせにより形成する。
【００４０】
次に、図３（Ｂ）に示すように、トンネル酸化膜２２の表面上に、フローティングゲート電極２３を構成するポリシリコン膜４１を、ソースガスとしてＳｉＨ４ガスを用いた、６３０℃での低圧ＣＶＤにより膜厚１５０ｎｍで形成した。この後、ポリシリコン膜３１に、リンをイオン注入（３０ＫｅＶ、７Ｅ１４／ｃｍ２）してドープした。
【００４１】
次に、図３（Ｃ）に示すように、ポリシリコン膜３１の表面上に、ＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用い、７５０℃の条件下での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜２４を形成した。次いで、ＳｉＨ４ガスおよびＮ２Ｏガスをソースガスとして用いたＣＶＤにより８００℃で膜厚８ｎｍのシリコン酸化膜２５を形成した。最後にＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用いた、温度７５０℃での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜２６を形成した。以上の処理により、ＮＯＮ膜２７を形成した。
【００４２】
次いで、図３（Ｄ）に示すように、ＮＯＮ膜２７の表面上に、フローティングゲート電極２８を構成するポリシリコン膜４２を、ソースガスとしてＳｉＨ４ガスを用いた、６３０℃での低圧ＣＶＤにより膜厚８０ｎｍで形成した。
【００４３】
図４（Ａ）に示すように、通常のホト・リソグラフ技術により、ポリシリコン膜４２の表面上にフローティングゲート電極２３およびコントロールゲート電極２８に対応する形状のレジストパターン４３を形成した。この後、レジストパターン４３を用いて、ポリシリコン膜４１，４２に対してはＣｌ２／ＨＢｒガスを、ＮＯＮ膜２７に対してはＣＨＦ３ガスをそれぞれ用いたＲＩＥによりパターニングした。
【００４４】
続いて、図４（Ｂ）に示すように、ヒ素（Ａｓ）をシリコン基板２１の素子領域にイオン注入（３０ＫｅＶ，４Ｅ１５／ｃｍ２）して、ソース領域３１およびドレイン領域３２を形成した。
【００４５】
レジストパターン４３を除去した後、図４（Ｃ）に示すように、シリコン基板２１の表面上に形成されたトンネル酸化膜２２の表面上に、７４０℃での低圧ＣＶＤにより膜厚３００ｎｍのＴＥＯＳ膜４４を形成させた。次に、例えばエッチバックによりＴＥＯＳ膜４４を平坦化し、ソース領域３１およびドレイン領域３２の表面上にＴＥＯＳ膜４４を埋め込むと共に、コントロールゲート電極２８となるポリシリコン膜４２の表面を露出させた。
【００４６】
次に、図５（Ａ）に示すように、ポリシリコン膜４２の表面を含むＴＥＯＳ膜４４の表面上に、ソースガスとしてＳｉＨ４ガスを用いた、６３０℃での低圧ＣＶＤにより膜厚１２０ｎｍのポリシリコン膜４５を形成し、８７５℃でＰＯＣｌ３でリンをドープした。さらに、図５（Ｂ）のポリシリコン膜４５の表面上に、図６（Ａ）および６（Ｂ）に示すように、ＷＦ６ガスおよびＳｉＨ２Ｃｌ２ガスを用いた、４５０℃でのＣＶＤによりタングステンシリサイド膜４６を膜厚２００ｎｍで形成させた。
【００４７】
この後、図６（Ａ）および６（Ｂ）に示すように、タングステンシリサイド膜４６上に、ホト・リソグラフ技術を利用してフローティングゲート電極２３およびコントロールゲート電極２８の形状に対応したレジストパターン４７を形成する。このレジストパターン４７を用いて、タングステンシリサイド膜４６に対してはＳＦ６／ＨＢｒ混合ガス、ポリシリコン膜４５に対してはＣｌ２／ＨＢｒ混合ガス、ＮＯＮ膜２７に対してはＣＨＦ３ガスをそれぞれ用いたＲＩＥを行い、パターニングを行った。
【００４８】
最後に、８７５℃で酸素雰囲気中熱処理を施して、ポリシリコン膜４１，４２の側面部にサイド酸化膜２９を形成して、不揮発性半導体メモリ装置２０を得た。
【００４９】
上述の構成からなる不揮発性半導体メモリ装置２０は、フローティングゲート電極２３およびコントロールゲート電極２８の間を絶縁する第２ゲート絶縁膜を、ＮＯＮ膜２７で形成している。従って、シリコン酸化膜２５はフローティングゲート電極２３を構成するポリシリコン膜４１およびコントロールゲート電極２８を構成するポリシリコン膜４２に直接接せず、窒化ケイ素膜２４，２６が間に存在している。このため、サイド酸化膜２９を形成する際に、窒化ケイ素膜２４，２５とポリシリコン膜４１，４２との界面に沿って内側に向かってシリコン酸化物が成長して、ゲートバーズピークが形成されることはない。この結果、バーズビーク形成によるフローティングゲート電極２３の電荷容量の低下を防止し、カップリング比の低下を阻止することにより、優れた特性を有するメモリセルトランジスタが得られた。
【００５０】
さらに、窒化ケイ素膜の誘電率は酸化シリコン膜の約２倍ある。従って、不揮発性半導体メモリ装置２０における、膜厚８ｎｍ／８ｎｍ／８ｎｍのＮＯＮ膜２７は、膜厚１６ｎｍのシリコン酸化膜に相当する。このシリコン酸化膜に相当するＯＮＯ膜は、例えば、６ｎｍ／８ｎｍ／６ｎｍになる。このため、本発明のＮＯＮ膜２７に比べてより薄いシリコン酸化膜を均一に形成する必要がある。これに対して、ＮＯＮ膜２７はより厚い膜厚で形成できる。この結果、不揮発性半導体メモリ装置２０は大量生産を有利に行うことができる。
【００５１】
次に、本発明の不揮発性半導体メモリ装置の変形例を説明する。
【００５２】
図７（Ａ）に示すように、上記第１実施例と同様にして、ｐ型のシリコン基板５１の表面上にトンネル酸化膜５２を形成した。次に、トンネル酸化膜５２の表面上に低圧ＣＶＤにより膜厚１５０ｎｍのポリシリコン膜５３を形成し、次いで、リンをイオン注入してドープした後、パターニングした。次いで、Ａｓをイオン注入してドープし、ポリシリコン膜５３の両側にｎ型拡散層からなるソース領域５４およびドレイン領域５５を形成した。
【００５３】
図７（Ｂ）に示すように、ポリシリコン膜５３を含むトンネル酸化膜５２の表面上に、ＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用い、７５０℃Ｔｏｒｒの条件下での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜５６を形成した。次いで、ＳｉＨ４ガスおよびＮ２Ｏガスをソースガスとして用いた、８００℃でのＣＶＤにより、膜厚８ｎｍのシリコン酸化膜５７を形成した。最後にＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用いた、温度７５０℃での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜５８を形成させた。以上の処理により、ＮＯＮ膜５９を形成した。
【００５４】
この後、図８（Ａ）および８（Ｂ）に示すように、ＮＯＮ膜５９の表面上に、膜厚２００ｎｍのポリシリコン膜６０を低圧ＣＶＤにより形成し、リンをイオン注入してドープした。次に、ポリシリコン膜１８の表面上に、ＣＶＤにより膜厚２００ｎｍのタングステンシリサイド層６１を形成させた。
【００５５】
続いて、ホト・リソグラフ技術を用いてタングステンシリサイド層６１の表面上にレジストパターンを形成し、このレジストパターンを用いて、タングステンシリサイド膜６１に対してはＳＦ６／ＨＢｒ混合ガス、ポリシリコン膜６０に対してはＣｌ２／ＨＢｒ混合ガス、ＮＯＮ膜５９に対してはＣＨＦ３ガスをそれぞれ用いたＲＩＥを行い、パターニングを行った。さらに、８７５℃で酸素雰囲気中熱処理を施して、図８（Ｂ）に示すように、ポリシリコン膜６０の側面部にサイド酸化膜５９を形成して、不揮発性半導体メモリ装置５０を得た。
【００５６】
図９は、本発明の不揮発性半導体メモリ装置の変形例を示す断面図である。図９において、図２に示す第１実施例の不揮発性半導体メモリ装置と同様の構成については図２と同じ番号を付し、説明を省略する。図９中、フローティングゲート２３とコントロールゲート２８の間を絶縁する第２ゲート絶縁膜７１は、フローティングゲート２３側からみて、窒化シリコン膜７２、シリコン酸化膜７３（ＳｉＯ２）、窒化シリコン膜７４（Ｓｉ３Ｎ４）、シリコン酸化膜７５（ＳｉＯ２）および窒化シリコン膜７６（Ｓｉ３Ｎ４）を順次積層した５層構造からなる。この場合も、上述の第１の実施例と同様の効果を奏する。
【００５７】
図１０は、本発明の不揮発性半導体メモリ装置の変形例を示す断面図である。図１０において、図２に示す第１実施例の不揮発性半導体メモリ装置と同様の構成については図２と同じ番号を付し、説明を省略する。図１０中、フローティングゲート２３とコントロールゲート２８の間を絶縁する第２ゲート絶縁膜８１は、フローティングゲート２３側からみて、シリコン窒酸化膜８２および窒化シリコン膜８３を順次積層した２層構造からなる。シリコン窒酸化膜８２は、フローティングゲート２３を構成するポリシリコンとの界面にＳｉ−Ｎ結合を有する。言い換えれば、シリコン窒酸化膜８２は、窒素原子がパイルアップされたシリコン酸化膜である。シリコン窒酸化膜８２は、フローティングゲート２３を構成するポリシリコンをＮ２Ｏガス雰囲気中で熱処理することにより形成できる。この場合も、上述の実施例と同様の効果を奏する。
【００５８】
図１１は、本発明の不揮発性半導体メモリ装置の変形例を示す断面図である。図１１において、図２に示す第１実施例の不揮発性半導体メモリ装置と同様の構成については図２と同じ番号を付し、説明を省略する。図１１中、フローティングゲート２３とコントロールゲート２８の間を絶縁する第２ゲート絶縁膜９１は、フローティングゲート２３側からみて、シリコン窒酸化膜９２、窒化シリコン膜９３、シリコン酸化膜９４および窒化シリコン膜９５を順次積層した４層構造からなる。シリコン窒酸化膜９２は、フローティングゲート２３を構成するポリシリコンとの界面にＳｉ−Ｎ結合を有する。言い換えれば、シリコン窒酸化膜９２は、窒素原子がパイルアップされたシリコン酸化膜である。この積層構造は、上述の方法（６）に従って形成できる。この場合も、上述の実施例と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の一実施例を示す断面図。
【図２】図１中のＩＩ−ＩＩ’線に対応する不揮発性半導体メモリ装置の断面図。
【図３】（Ａ）〜（Ｄ）は、それぞれ、第１実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図４】（Ａ）〜（Ｄ）は、それぞれ、第１実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図５】（Ａ）および（Ｂ）は、それぞれ、第１実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図６】（Ａ）は、第１実施例の不揮発性半導体メモリ装置の製造方法の一工程を示す断面図であり、（Ｂ）は、図６（Ａ）中のＶＩＢ−ＶＩＢ’線に対応する不揮発性半導体メモリ装置の断面図である。
【図７】（Ａ）および（Ｂ）は、第２実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図８】（Ａ）は、第２実施例の不揮発性半導体メモリ装置の製造方法の一工程を示す断面図であり、（Ｂ）は、図８Ａ中のＶＩＩＩＢ−ＶＩＩＩＢ’線に対応する不揮発性半導体メモリ装置の断面図である。
【図９】本発明の不揮発性半導体メモリ装置の変形例を示す断面図。
【図１０】本発明の不揮発性半導体メモリ装置の変形例を示す断面図。
【図１１】本発明の不揮発性半導体メモリ装置の変形例を示す断面図。
【図１２】従来の不揮発性半導体メモリ装置を示す断面図。
【符号の説明】
２０，５０…不揮発性半導体メモリ装置、２１…ｐ型シリコン基板、２２…トンネル酸化膜、２３…フローティングゲート電極、２４，２６…窒化ケイ素膜、２５…シリコン酸化膜、２７… ＮＯＮ膜、２８…コントロールゲート電極、２９…サイド酸化膜、３０，４６…タングステンシリサイド膜、３１…ソース領域、３２…ドレイン領域、４１，４２，４５…ポリシリコン膜、４３，４７…レジストパターン、４４…ＴＥＯＳ膜。
【発明が属する技術分野】
本発明は、不揮発性半導体メモリ装置に関する。本発明は、また、不揮発性半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
従来、スタック型の不揮発性半導体メモリ装置において、フローティングゲートとコントロールゲートの間を絶縁するための層間絶縁膜（以下、第２ゲート絶縁膜という）は、シリコン酸化物の単一層で構成されている。近年、半導体素子はより微細化する傾向にある。このような状況において、第２ゲート絶縁膜はさらに薄いことが要望されている。
【０００３】
このような要望に応じて、シリコン酸化物の単一層に代えて、シリコン酸化膜／窒化ケイ素膜／シリコン酸化膜からなるスタック構造を有する第２ゲート絶縁膜、いわゆる「ＯＮＯ膜」が用いられている。ＯＮＯ膜は、比較的薄い膜厚であっても耐圧特性に優れ、このＯＮＯ膜を備えたメモリセルのリテンション特性が向上する。
【０００４】
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｖｏｌ． ３９， Ｎｏ．２， １９９２， ｐ．２８３ − ２９１には、窒化ケイ素膜／シリコン酸化膜からなる、いわゆる「ＮＯ膜」が、第２ゲート絶縁膜の膜厚をより一層薄くするために提案されている。
【０００５】
上述のようなスタック構造の第２ゲート絶縁膜を用いた不揮発性半導体メモリ装置は、例えば、次のようにして製造される。図１２に示すように、シリコン基板１０１の表面上に形成されたトンネル酸化膜１０２の表面上に、フローティングゲートを構成する第１ポリシリコン膜１０３、ＯＮＯ膜１０４、コントロールゲートを構成するポリシリコン膜１０５、および、タングステンシリサイド膜１０６を順次積層する。この積層体を常法に従ってパターニングして、メモリセル１００を形成する。この後、熱酸化処理を施して、メモリセル１００の第１および第２ポリシリコン膜１０３，１０５の側面部にサイド酸化層１０７を形成する。
【０００６】
ＯＮＯ膜１０４を用いたメモリセル１００では、シリコン酸化膜１０４ａがフローティングゲートまたはコントロールゲートを構成する第１および第２ポリシリコン膜１０３，１０５と直接接触している。このため、上述の半導体メモリ装置の製造方法において、熱酸化処理によりサイド酸化層１０７を形成する際に、図１に示すように、ＯＮＯ膜１０４の端部において、シリコン酸化膜１０４ａがシリコン酸化膜１０４ｂおよび第１ポリシリコン膜１０３または第２ポリシリコン膜１０５の界面に沿って内側に向かって成長し、いわゆるゲートバーズビーク１０８が形成される。このゲートバーズピーク１０８により、ＯＮＯ膜１０４の実効膜厚が厚くなり、メモリセル１００のカップリング比が低下する。従って、メモリセル１００にかかる有効電圧を確保するために、コントロールゲートへの印加電圧を高くする必要が生じる。この結果、電圧発生回路への負担増大や高圧による第２ゲート絶縁膜の信頼性低下等の不都合な問題が発生する。この問題は、ＮＯ膜においても同様に認められる。
【０００７】
これに対して、従来、特開平３−５７２７９号公報に開示されているように、サイド酸化膜１０７に代えて、例えば窒化ケイ素膜のような耐酸化性のある膜を形成して、ゲートバーズビーク１０８の形成を防止している。しかし、このような膜の形成には、極めて複雑な手順が必要であり、実用的でない。
【０００８】
【発明が解決しようとする課題】
本発明は、バーズビークの発生を低減できる不揮発性半導体メモリ装置を提供することを目的とする。
【０００９】
本発明は、また、バーズビークの発生を低減できる不揮発性半導体メモリ装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、第１に、一導電型の半導体基板に互いに離間して設けられた逆導電型のソース・ドレイン領域、前記ソース・ドレイン領域の間のチャンネル領域上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜上に設けられたフローティングゲート電極、前記フローティングゲート電極上に形成された、少なくとも前記フローティングゲート電極との界面並びに前記コントロールゲート電極との界面にＳｉ−Ｎ結合を有する第２ゲート絶縁膜、前記第２ゲート絶縁膜上に設けられたコントロールゲート電極、および、前記フローティングゲート電極および前記コントロールゲート電極の側壁面を覆うように形成されたサイド絶縁膜を具備することを特徴とする不揮発性半導体メモリ装置を提供する。
【００１１】
本発明は、第２に、一導電型の半導体基板上に第１ゲート絶縁膜を形成する工程、前記第１ゲート絶縁膜上に第１ポリシリコン膜を形成する工程、前記第１ポリシリコン膜上に前記フローティングゲート電極との界面並びに前記コントロールゲート電極との界面にＳｉ−Ｎ結合を有する第２ゲート絶縁膜を形成する工程、前記第２ゲート絶縁膜上に第２ポリシリコン膜を形成する工程、前記第１ポリシリコン膜、前記第２ゲート絶縁膜および前記第２ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に前記第１ポリシリコン膜からなるフローティングゲート電極と前記フローティングゲート電極上に前記第２ゲート絶縁膜を介して設けられたコントロールゲート電極を形成する工程、前記半導体基板の素子領域であって前記フローティングゲート電極の両側部分に不純物をドープして逆導電型のソース・ドレイン領域を形成する工程、および、前記フローティングゲート電極および前記コントロールゲート電極の側面部にサイド絶縁膜を形成する工程を具備することを特徴とする不揮発性半導体メモリ装置の製造方法を提供する。
【００１２】
【発明の実施の態様】
以下、本発明をさらに詳細に説明する。
【００１３】
本発明の不揮発性半導体メモリ装置は次の点を特徴とする。フローティングゲートおよびコントロールゲートの間を絶縁する第２ゲート絶縁膜は、フローテイングゲートおよびコントロールゲートとの界面にそれぞれＳｉ−Ｎ結合を有する。この第２ゲート絶縁膜のフローティングゲートおよびコントロールゲートにそれぞれ接する層を仮にＳｉＮと表すと、第２ゲート絶縁膜は、ＳｉＮ／シリコン酸化膜（ＳｉＯ２）／ＳｉＮからなるＮＯＮ膜である。
【００１４】
ＳｉＮは、最も一般的には、低圧ＣＶＤにより形成される窒化ケイ素膜である。ここで、窒化ケイ素膜の誘電率は酸化シリコン膜の約２倍ある。従って、シリコン酸化膜の単一層と同等の誘電率を得るのに必要なＮＯＮ膜の膜厚は約１．５倍になる。従来のＯＮＯ膜は、同じ誘電率の膜を得るためには酸化膜をより薄い膜厚で均一に形成する必要がある。これに対して、本発明のＮＯＮ膜を有する不揮発性半導体メモリ装置は、ＮＯＮ膜をＯＮＯ膜に比べて厚い膜厚で形成できるので、製造が容易であり、大量生産に有利である。
【００１５】
ＳｉＮの他の例は、ポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜である。ポリシリコン表面は、Ｎ２ＯまたはＮＯ雰囲気中で熱処理（酸窒化）すると、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ， ＶＯＬ．４１， ＮＯ．９，ＳＥＰＴＥＭＢＥＲ， １９９４に記載されているように、窒素原子は、ポリシリコンとシリコン酸化膜の界面に集まり、この界面での窒素原子の濃度が高まる。このように、ポリシリコンとシリコン酸化膜の界面に窒素原子が集まることをパイルアップ（ｐｉｌｅ ｕｐ）と言う。従って、ポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜は、窒素原子がパイルアップされたシリコン酸化膜である。このポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜の窒素濃度は、例えば、０．５ａｔｏｍ％以上、好ましくは１．０ａｔｏｍ％以上である。
【００１６】
本発明の不揮発性半導体メモリ装置の製造方法において、ＮＯＮ膜の形成、すなわち、第２ゲート絶縁膜のフローティングゲート電極との界面並びにコントロールゲート電極との界面にＳｉ−Ｎ結合を形成することは、通常の成膜技術に従って行うことができる。例えば、次のような各種成膜方法が挙げられる。
【００１７】
（１）フローティングゲートを構成するポリシリコン膜の表面上に、ＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用いた低圧ＣＶＤ法により窒化ケイ素膜を形成する。次いで、ＳｉＨ４ガスおよびＮ２Ｏガスをソースガスとして用いたＣＶＤによりシリコン酸化膜を形成する。最後にＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとした低圧ＣＶＤ法により、シリコン酸化膜の上に窒化ケイ素膜を形成する。
【００１８】
（２）フローティングゲートを構成するポリシリコン膜に対して、窒素またはアンモニア雰囲気中でＲＴＮ（Ｒａｐｉｄ ｔｈｅｒｍａｌ Ｎｉｔｒｉｚａｔｉｏｎ）を行って、窒化ケイ素膜を形成する。次に酸化して窒化ケイ素膜の表層部分をシリコン酸化物に変換した後に、低圧ＣＶＤ法またはＲＴＮにより窒化ケイ素膜を形成する。
【００１９】
（３）フローティングゲートを構成するポリシリコン膜の表面上に、低圧ＣＶＤ法により窒化ケイ素膜を形成し、次いで、窒化ケイ素膜を酸化してシリコン酸化膜を形成し、最後に、低圧ＣＶＤ法により窒化ケイ素膜を形成する。
【００２０】
（４）フローティングゲートを構成するポリシリコン膜の表面上に、低圧ＣＶＤ法により窒化ケイ素膜を形成する。次いで、窒化ケイ素膜の表面上にシリコン酸化膜をＣＶＤにより形成した後窒化ケイ素膜を酸化するか、窒化ケイ素膜を酸化した後ＣＶＤによりシリコン酸化膜を形成して、窒化ケイ素膜の表面上にシリコン酸化膜を形成する。最後にシリコン酸化膜の上に、低圧ＣＶＤ法により窒化ケイ素膜を形成するか、窒素雰囲気中でランプにより加熱処理を施して窒化ケイ素膜を形成する。
【００２１】
（５）Ｎ２ＯガスおよびＮＯガスを用いてシリコンを熱処理することにより、Ｓｉ−ＳｉＯ２界面に窒素原子がパイルアップされたシリコン酸化膜が得られる。このようにＳｉ−Ｎ結合を有する界面は後に酸化を加えたときに酸化されにくい。故に、Ｎ２ＯまたはＮＯ雰囲気中での熱酸化処理によるシリコン酸化膜はゲートバーズビークの抑制に利用できる。具体的には、フローティングゲートのポリシリコンをＮ２Ｏガス雰囲気で熱処理する。これにより、フローティングゲートを構成するポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜、言い換えれば、窒素原子がパイルアップされたシリコン酸化膜（以下、シリコン酸窒化膜という）がポリシリコンの表面に形成される。この後、シリコン酸窒化膜の上に低圧ＣＶＤで窒化ケイ素膜を形成する。この結果、シリコン酸窒化膜および窒化ケイ素膜からなる第２ゲート絶縁膜が形成される。この場合、第２ゲート絶縁膜は、フローティングゲートおよびコントロールゲートとの界面にそれぞれＳｉ−Ｎ結合を有する。
【００２２】
（６）フローティングゲートを構成するポリシリコン膜の表面上をＮ２Ｏガス雰囲気中で酸窒化して、シリコン酸窒化膜を形成する。この後、このシリコン酸窒化膜の表面上に低圧ＣＶＤで窒化ケイ素膜を形成する。次いで、窒化ケイ素膜の表面上にシリコン酸化膜をＣＶＤにより形成する。この後、低圧ＣＶＤ法により窒化ケイ素膜を形成するか、窒素雰囲気中でランプにより加熱処理を施して窒化ケイ素膜を形成する。この結果、シリコン酸窒化膜／窒化ケイ素膜／シリコン酸化膜／窒化ケイ素膜からなる第２ゲート絶縁膜が形成される。
【００２３】
（７）上記（５），（６）の方法において、Ｎ２Ｏに代えてＮＯを使用する。
【００２４】
（８）フローティングゲートを構成するポリシリコンの表面上にシリコン酸化膜をＣＶＤにより形成する。次に、Ｎ２Ｏ雰囲気中でシリコン酸化膜を酸窒化する。これにより、シリコン酸化膜のポリシリコンとの界面に窒素原子がパイルアップされる。この結果、シリコン酸窒化膜が形成される。この後、シリコン酸窒化膜の表面上に低圧ＣＶＤ法または窒素雰囲気中でのランプによる熱処理により窒化ケイ素膜を形成する。この結果、シリコン酸窒化膜および窒化ケイ素膜からなる第２ゲート絶縁膜が形成される。
【００２５】
（９）上記（８）の方法において、Ｎ２Ｏに代えてＮＯを使用する。
【００２６】
（１０）フローティングゲートを構成するポリシリコン上に、低圧ＣＶＤにより、Ｓｉ３Ｎ４，ＳｉＯ２， Ｓｉ３Ｎ４，ＳｉＯ２およびＳｉ３Ｎ４を順次堆積して、 ＳｉＮ／ＳｉＯ２／ ＳｉＮ／ＳｉＯ／ ＳｉＮ構造を形成する。または、Ｎ２ＯまたはＮＯ雰囲気中でフローティングゲートを構成するポリシリコンを酸窒化し、次いで、Ｓｉ３Ｎ４，ＳｉＯ２，Ｓｉ３Ｎ４を順次堆積させ、ＳｉＮ／ＳｉＯ２／ ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造を形成することができる。
【００２７】
上述のように、ＳｉＮ／ＳｉＯ２／ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造を実現するためには、下層のＳｉＮ／ＳｉＯ２／ＳｉＮ構造を、上述の方法（１）〜（５）のいずれか一つの方法に従って形成し、次いで、 ＳｉＯ２膜およびＳｉＮ膜を順次形成すればよい。すなわち、ＮＯＮ膜形成後、以下の方法でＳｉＯ２膜およびＳｉＮ膜を形成する。
【００２８】
（ａ） ＳｉＯ２， Ｓｉ３Ｎ４を順次低圧ＣＶＤで順次堆積させる。
【００２９】（ｂ）ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造の最上層のＳｉＮ膜上に、Ｏ２，Ｏ２／Ｈ２，Ｎ２Ｏ，ＮＯ等の酸化条件下での熱酸化、より具体的にはＲＴＰにより、ＳｉＯ２膜を形成する。次いで、この ＳｉＯ２膜上にＳｉ３Ｎ４を低圧ＣＶＤで堆積する。
【００３０】
（ｃ）方法（ｂ）と同様の手順でＳｉＮ膜の主面を熱酸化して、ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造の上にＳｉＯ２膜を形成する。次いで、熱窒化、より具体的にはＲＴＰにより、このＳｉＯ２膜を再び窒化して、ＳｉＮ膜を形成する。
【００３１】
（１１）フローティングゲートを形成するポリシリコン上に、低圧ＣＶＤでＳｉＮ膜を形成する。次に、プラズマＣＶＤにより、ＳｉｘＯｙＮｚを堆積する。次いで、 ＳｉｘＯｙＮｚ膜上に低圧ＣＶＤでＳｉＮ膜を形成する。この結果、 ＳｉＮ ／ＳｉｘＯｙＮｚ／ＳｉＮ構造が得られる。また、フローティングゲートを形成するポリシリコンを酸窒化して、ポリシリコンとの界面にＳｉ−Ｎ結合を有するシリコン酸化膜を形成した後、プラズマＣＶＤにより、ＳｉｘＯｙＮｚを堆積する。次に、低圧ＣＶＤまたは熱窒化により、 ＳｉｘＯｙＮｚ膜上にＳｉＮ膜を形成する。この結果、ＳｉＮ ／ＳｉｘＯｙＮｚ／ＳｉＮ構造が得られる。
【００３２】
（１２） ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造を形成するために、上述の方法では、ＳｉＮ膜，ＳｉＯ２膜およびＳｉＮ膜を夫々独立した工程で形成しているが、これらの膜の形成を連続的に行うことが可能である。すなわち、低圧ＣＶＤ用の炉内に被処理体を収容し、この炉に、第１にＮＨ３／ＳｉＨ４ガス等のＳｉ３Ｎ４膜形成用のソースガスを導入して、被処理体上にＳｉ３Ｎ４膜を形成する。次に、炉内のソースガスを、Ｎ２Ｏ／ＳｉＨ４ガス、 Ｎ２Ｏ／ＳｉＨ２Ｃｌ２ガス等のＳｉＯ２膜形成用のソースガスに置換し、 Ｓｉ３Ｎ４膜上にＳｉＯ２膜を形成する。さらに、炉内のソースガスを、 Ｓｉ３Ｎ４膜形成用のソースガスに置換し、ＳｉＯ２膜上にＳｉ３Ｎ４膜を形成する。
【００３３】
ＳｉＯ２膜に代えてＳｉｘＯｙＮｚ膜を形成する場合には、上述の方法の中で、ＳｉＯ２膜形成用のソースガスに代えて、 ＮＨ３／Ｎ２Ｏ／ＳｉＨ４ガス等のＳｉｘＯｙＮｚ膜形成用のソースガスを使用すればよい。ただし、 ＳｉｘＯｙＮｚ膜の形成は、プラズマＣＶＤで行う方が、処理温度を低下できるので好ましい。
【００３４】
また、最初に、炉内にＮ２ＯガスまたはＮＯガスを導入し、被処理体を熱酸化してシリコン酸窒化膜を形成し、その後、炉内のガスをＳｉ３Ｎ４膜形成用のソースガスで置換してＳｉ３Ｎ４膜を形成しても良い。
【００３５】
以上説明した方法によれば、 ＳｉＮ／ＳｉＯ２／ ＳｉＮ構造は、夫々の膜が別個独立した、非連続的な構造ではなく、ＳｉＮ，ＳｉＯ２，ＳｉＮの順番で連続的に組成が変化する連続的な構造になる。
【００３６】
【実施例】
以下、本発明の不揮発性半導体メモリ装置の具体例について説明する。
【００３７】
図１は、本発明の不揮発性半導体メモリ装置の一実施例を示す断面図である。図２は、図１中のＩＩ−ＩＩ’線に対応する不揮発性半導体メモリ装置の断面図である。
図中２１は、ｐ型シリコン基板である。ｐ型シリコン基板２１の表面上には膜厚９ｎｍのトンネル酸化膜２２が形成されている。トンネル酸化膜２２の表面上には膜厚１５０ｎｍのポリシリコン膜からなるフローティングゲート電極２３が形成されている。図１に示すように、フローティングゲート電極２３の表面上には、窒化ケイ素膜２４、シリコン酸化膜２５および窒化ケイ素膜２６を順次積層したＮＯＮ膜２７が形成されている。上記フローティングゲート電極２３の両側に位置するシリコン基板２１の素子領域表面には、ｎ型拡散層からなるソース領域３１およびドレイン領域３２が形成されている。また、ソース領域３１およびドレイン領域３２上には、低温酸化膜（ＴＥＯＳ酸化膜）１９が埋め込まれている。ＮＯＮ膜２７の表面上にポリシリコン膜からなるコントロールゲート電極２８が形成されている。図２に示すように、フローティングゲート電極２３およびコントロールゲート電極２８の側面部には、サイド酸化膜２９が形成されている。サイド酸化膜２９の上端部２９ａの表面を含むコントロールゲート電極２８の表面上には、タングステンシリサイド層３０が形成されている。
【００３８】
上述の構成からなる不揮発性半導体メモリ装置２０は、次のようにして製造される。
【００３９】
図３（Ａ）に示すように、まず、ｐ型シリコン基板２１の表面上に、トンネル酸化膜２２を、Ｈ２／Ｏ２雰囲気中８００℃での酸化と、Ｎ２Ｏ雰囲気中９５０℃での酸窒化との組み合わせにより形成する。
【００４０】
次に、図３（Ｂ）に示すように、トンネル酸化膜２２の表面上に、フローティングゲート電極２３を構成するポリシリコン膜４１を、ソースガスとしてＳｉＨ４ガスを用いた、６３０℃での低圧ＣＶＤにより膜厚１５０ｎｍで形成した。この後、ポリシリコン膜３１に、リンをイオン注入（３０ＫｅＶ、７Ｅ１４／ｃｍ２）してドープした。
【００４１】
次に、図３（Ｃ）に示すように、ポリシリコン膜３１の表面上に、ＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用い、７５０℃の条件下での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜２４を形成した。次いで、ＳｉＨ４ガスおよびＮ２Ｏガスをソースガスとして用いたＣＶＤにより８００℃で膜厚８ｎｍのシリコン酸化膜２５を形成した。最後にＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用いた、温度７５０℃での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜２６を形成した。以上の処理により、ＮＯＮ膜２７を形成した。
【００４２】
次いで、図３（Ｄ）に示すように、ＮＯＮ膜２７の表面上に、フローティングゲート電極２８を構成するポリシリコン膜４２を、ソースガスとしてＳｉＨ４ガスを用いた、６３０℃での低圧ＣＶＤにより膜厚８０ｎｍで形成した。
【００４３】
図４（Ａ）に示すように、通常のホト・リソグラフ技術により、ポリシリコン膜４２の表面上にフローティングゲート電極２３およびコントロールゲート電極２８に対応する形状のレジストパターン４３を形成した。この後、レジストパターン４３を用いて、ポリシリコン膜４１，４２に対してはＣｌ２／ＨＢｒガスを、ＮＯＮ膜２７に対してはＣＨＦ３ガスをそれぞれ用いたＲＩＥによりパターニングした。
【００４４】
続いて、図４（Ｂ）に示すように、ヒ素（Ａｓ）をシリコン基板２１の素子領域にイオン注入（３０ＫｅＶ，４Ｅ１５／ｃｍ２）して、ソース領域３１およびドレイン領域３２を形成した。
【００４５】
レジストパターン４３を除去した後、図４（Ｃ）に示すように、シリコン基板２１の表面上に形成されたトンネル酸化膜２２の表面上に、７４０℃での低圧ＣＶＤにより膜厚３００ｎｍのＴＥＯＳ膜４４を形成させた。次に、例えばエッチバックによりＴＥＯＳ膜４４を平坦化し、ソース領域３１およびドレイン領域３２の表面上にＴＥＯＳ膜４４を埋め込むと共に、コントロールゲート電極２８となるポリシリコン膜４２の表面を露出させた。
【００４６】
次に、図５（Ａ）に示すように、ポリシリコン膜４２の表面を含むＴＥＯＳ膜４４の表面上に、ソースガスとしてＳｉＨ４ガスを用いた、６３０℃での低圧ＣＶＤにより膜厚１２０ｎｍのポリシリコン膜４５を形成し、８７５℃でＰＯＣｌ３でリンをドープした。さらに、図５（Ｂ）のポリシリコン膜４５の表面上に、図６（Ａ）および６（Ｂ）に示すように、ＷＦ６ガスおよびＳｉＨ２Ｃｌ２ガスを用いた、４５０℃でのＣＶＤによりタングステンシリサイド膜４６を膜厚２００ｎｍで形成させた。
【００４７】
この後、図６（Ａ）および６（Ｂ）に示すように、タングステンシリサイド膜４６上に、ホト・リソグラフ技術を利用してフローティングゲート電極２３およびコントロールゲート電極２８の形状に対応したレジストパターン４７を形成する。このレジストパターン４７を用いて、タングステンシリサイド膜４６に対してはＳＦ６／ＨＢｒ混合ガス、ポリシリコン膜４５に対してはＣｌ２／ＨＢｒ混合ガス、ＮＯＮ膜２７に対してはＣＨＦ３ガスをそれぞれ用いたＲＩＥを行い、パターニングを行った。
【００４８】
最後に、８７５℃で酸素雰囲気中熱処理を施して、ポリシリコン膜４１，４２の側面部にサイド酸化膜２９を形成して、不揮発性半導体メモリ装置２０を得た。
【００４９】
上述の構成からなる不揮発性半導体メモリ装置２０は、フローティングゲート電極２３およびコントロールゲート電極２８の間を絶縁する第２ゲート絶縁膜を、ＮＯＮ膜２７で形成している。従って、シリコン酸化膜２５はフローティングゲート電極２３を構成するポリシリコン膜４１およびコントロールゲート電極２８を構成するポリシリコン膜４２に直接接せず、窒化ケイ素膜２４，２６が間に存在している。このため、サイド酸化膜２９を形成する際に、窒化ケイ素膜２４，２５とポリシリコン膜４１，４２との界面に沿って内側に向かってシリコン酸化物が成長して、ゲートバーズピークが形成されることはない。この結果、バーズビーク形成によるフローティングゲート電極２３の電荷容量の低下を防止し、カップリング比の低下を阻止することにより、優れた特性を有するメモリセルトランジスタが得られた。
【００５０】
さらに、窒化ケイ素膜の誘電率は酸化シリコン膜の約２倍ある。従って、不揮発性半導体メモリ装置２０における、膜厚８ｎｍ／８ｎｍ／８ｎｍのＮＯＮ膜２７は、膜厚１６ｎｍのシリコン酸化膜に相当する。このシリコン酸化膜に相当するＯＮＯ膜は、例えば、６ｎｍ／８ｎｍ／６ｎｍになる。このため、本発明のＮＯＮ膜２７に比べてより薄いシリコン酸化膜を均一に形成する必要がある。これに対して、ＮＯＮ膜２７はより厚い膜厚で形成できる。この結果、不揮発性半導体メモリ装置２０は大量生産を有利に行うことができる。
【００５１】
次に、本発明の不揮発性半導体メモリ装置の変形例を説明する。
【００５２】
図７（Ａ）に示すように、上記第１実施例と同様にして、ｐ型のシリコン基板５１の表面上にトンネル酸化膜５２を形成した。次に、トンネル酸化膜５２の表面上に低圧ＣＶＤにより膜厚１５０ｎｍのポリシリコン膜５３を形成し、次いで、リンをイオン注入してドープした後、パターニングした。次いで、Ａｓをイオン注入してドープし、ポリシリコン膜５３の両側にｎ型拡散層からなるソース領域５４およびドレイン領域５５を形成した。
【００５３】
図７（Ｂ）に示すように、ポリシリコン膜５３を含むトンネル酸化膜５２の表面上に、ＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用い、７５０℃Ｔｏｒｒの条件下での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜５６を形成した。次いで、ＳｉＨ４ガスおよびＮ２Ｏガスをソースガスとして用いた、８００℃でのＣＶＤにより、膜厚８ｎｍのシリコン酸化膜５７を形成した。最後にＳｉＨ２Ｃｌ２ガスおよびＮＨ３ガスをソースガスとして用いた、温度７５０℃での低圧ＣＶＤにより、膜厚８ｎｍの窒化ケイ素膜５８を形成させた。以上の処理により、ＮＯＮ膜５９を形成した。
【００５４】
この後、図８（Ａ）および８（Ｂ）に示すように、ＮＯＮ膜５９の表面上に、膜厚２００ｎｍのポリシリコン膜６０を低圧ＣＶＤにより形成し、リンをイオン注入してドープした。次に、ポリシリコン膜１８の表面上に、ＣＶＤにより膜厚２００ｎｍのタングステンシリサイド層６１を形成させた。
【００５５】
続いて、ホト・リソグラフ技術を用いてタングステンシリサイド層６１の表面上にレジストパターンを形成し、このレジストパターンを用いて、タングステンシリサイド膜６１に対してはＳＦ６／ＨＢｒ混合ガス、ポリシリコン膜６０に対してはＣｌ２／ＨＢｒ混合ガス、ＮＯＮ膜５９に対してはＣＨＦ３ガスをそれぞれ用いたＲＩＥを行い、パターニングを行った。さらに、８７５℃で酸素雰囲気中熱処理を施して、図８（Ｂ）に示すように、ポリシリコン膜６０の側面部にサイド酸化膜５９を形成して、不揮発性半導体メモリ装置５０を得た。
【００５６】
図９は、本発明の不揮発性半導体メモリ装置の変形例を示す断面図である。図９において、図２に示す第１実施例の不揮発性半導体メモリ装置と同様の構成については図２と同じ番号を付し、説明を省略する。図９中、フローティングゲート２３とコントロールゲート２８の間を絶縁する第２ゲート絶縁膜７１は、フローティングゲート２３側からみて、窒化シリコン膜７２、シリコン酸化膜７３（ＳｉＯ２）、窒化シリコン膜７４（Ｓｉ３Ｎ４）、シリコン酸化膜７５（ＳｉＯ２）および窒化シリコン膜７６（Ｓｉ３Ｎ４）を順次積層した５層構造からなる。この場合も、上述の第１の実施例と同様の効果を奏する。
【００５７】
図１０は、本発明の不揮発性半導体メモリ装置の変形例を示す断面図である。図１０において、図２に示す第１実施例の不揮発性半導体メモリ装置と同様の構成については図２と同じ番号を付し、説明を省略する。図１０中、フローティングゲート２３とコントロールゲート２８の間を絶縁する第２ゲート絶縁膜８１は、フローティングゲート２３側からみて、シリコン窒酸化膜８２および窒化シリコン膜８３を順次積層した２層構造からなる。シリコン窒酸化膜８２は、フローティングゲート２３を構成するポリシリコンとの界面にＳｉ−Ｎ結合を有する。言い換えれば、シリコン窒酸化膜８２は、窒素原子がパイルアップされたシリコン酸化膜である。シリコン窒酸化膜８２は、フローティングゲート２３を構成するポリシリコンをＮ２Ｏガス雰囲気中で熱処理することにより形成できる。この場合も、上述の実施例と同様の効果を奏する。
【００５８】
図１１は、本発明の不揮発性半導体メモリ装置の変形例を示す断面図である。図１１において、図２に示す第１実施例の不揮発性半導体メモリ装置と同様の構成については図２と同じ番号を付し、説明を省略する。図１１中、フローティングゲート２３とコントロールゲート２８の間を絶縁する第２ゲート絶縁膜９１は、フローティングゲート２３側からみて、シリコン窒酸化膜９２、窒化シリコン膜９３、シリコン酸化膜９４および窒化シリコン膜９５を順次積層した４層構造からなる。シリコン窒酸化膜９２は、フローティングゲート２３を構成するポリシリコンとの界面にＳｉ−Ｎ結合を有する。言い換えれば、シリコン窒酸化膜９２は、窒素原子がパイルアップされたシリコン酸化膜である。この積層構造は、上述の方法（６）に従って形成できる。この場合も、上述の実施例と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の一実施例を示す断面図。
【図２】図１中のＩＩ−ＩＩ’線に対応する不揮発性半導体メモリ装置の断面図。
【図３】（Ａ）〜（Ｄ）は、それぞれ、第１実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図４】（Ａ）〜（Ｄ）は、それぞれ、第１実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図５】（Ａ）および（Ｂ）は、それぞれ、第１実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図６】（Ａ）は、第１実施例の不揮発性半導体メモリ装置の製造方法の一工程を示す断面図であり、（Ｂ）は、図６（Ａ）中のＶＩＢ−ＶＩＢ’線に対応する不揮発性半導体メモリ装置の断面図である。
【図７】（Ａ）および（Ｂ）は、第２実施例の不揮発性半導体メモリ装置の製造方法の各工程を示す断面図。
【図８】（Ａ）は、第２実施例の不揮発性半導体メモリ装置の製造方法の一工程を示す断面図であり、（Ｂ）は、図８Ａ中のＶＩＩＩＢ−ＶＩＩＩＢ’線に対応する不揮発性半導体メモリ装置の断面図である。
【図９】本発明の不揮発性半導体メモリ装置の変形例を示す断面図。
【図１０】本発明の不揮発性半導体メモリ装置の変形例を示す断面図。
【図１１】本発明の不揮発性半導体メモリ装置の変形例を示す断面図。
【図１２】従来の不揮発性半導体メモリ装置を示す断面図。
【符号の説明】
２０，５０…不揮発性半導体メモリ装置、２１…ｐ型シリコン基板、２２…トンネル酸化膜、２３…フローティングゲート電極、２４，２６…窒化ケイ素膜、２５…シリコン酸化膜、２７… ＮＯＮ膜、２８…コントロールゲート電極、２９…サイド酸化膜、３０，４６…タングステンシリサイド膜、３１…ソース領域、３２…ドレイン領域、４１，４２，４５…ポリシリコン膜、４３，４７…レジストパターン、４４…ＴＥＯＳ膜。
Claims (6)
- 一導電型の半導体基板に互いに離間して設けられた逆導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャンネル領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜と接する底面と上面とを有するフローティングゲート電極と、
前記フローティングゲート電極の前記上面に形成され、順次積層されたシリコン酸窒化膜と窒化ケイ素膜とからなると共に前記シリコン酸窒化膜が前記フローティングゲート電極の前記上面と接するように設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられたコントロールゲート電極と、
前記フローティングゲート電極および前記コントロールゲート電極の側壁面を覆うように形成されたサイド絶縁膜と
を具備することを特徴とする不揮発性半導体メモリ装置。 - 一導電型の半導体基板に互いに離間して設けられた逆導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャンネル領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜と接する底面と上面とを有するフローティングゲート電極と、
前記フローティングゲート電極の前記上面に形成され、順次積層されたシリコン酸窒化膜と、窒化ケイ素膜と、シリコン酸化膜と、窒化ケイ素膜とからなると共に前記シリコン酸窒化膜が前記フローティングゲート電極の前記上面と接するように設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられたコントロールゲート電極と、
前記フローティングゲート電極および前記コントロールゲート電極の側壁面を覆うように形成されたサイド絶縁膜と
を具備することを特徴とする不揮発性半導体メモリ装置。 - 一導電型の半導体基板に互いに離間して設けられた逆導電型のソース・ドレイン領域と、
前記ソース・ドレイン領域の間のチャンネル領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられたフローティングゲート電極と、
前記フローティングゲート電極上に形成され、順次積層された窒化ケイ素膜と、シリコン酸窒化膜と、窒化ケイ素膜とからなる第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられたコントロールゲート電極と、
前記フローティングゲート電極および前記コントロールゲート電極の側壁面を覆うように形成されたサイド絶縁膜と
を具備することを特徴とする不揮発性半導体メモリ装置。 - 一導電型の半導体基板上に第１ゲート絶縁膜を形成する工程と、
底面と上面とを有し、前記底面が前記第１ゲート絶縁膜と接する第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜の前記上面上に少なくともシリコン酸窒化膜を含み、前記シリコン酸窒化膜が前記第１ポリシリコン膜の前記上面と接する第２ゲート絶縁膜を、前記第１ポリシリコン膜を窒素原子および酸素原子が存在する雰囲気中で熱処理して窒素原子がシリコンおよびシリコン酸化物の界面にパイルアップされたシリコン酸窒化膜を形成し、次いで、前記シリコン酸窒化膜上に窒化ケイ素膜を形成することにより形成する工程と、
前記第２ゲート絶縁膜上に第２ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜、前記第２ゲート絶縁膜および前記第２ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に前記第１ポリシリコン膜からなるフローティングゲート電極と前記フローティングゲート電極上に前記第２ゲート絶縁膜を介して設けられたコントロールゲート電極を形成する工程と、
前記半導体基板の素子領域であって前記フローティングゲート電極の両側部分に不純物をドープして逆導電型のソース・ドレイン領域を形成する工程と、
前記フローティングゲート電極および前記コントロールゲート電極の側面部にサイド絶縁膜を形成する工程と
を具備することを特徴とする不揮発性半導体メモリ装置の製造方法。 - 一導電型の半導体基板上に第１ゲート絶縁膜を形成する工程と、
底面と上面とを有し、前記底面が前記第１ゲート絶縁膜と接する第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜の前記上面上に少なくともシリコン酸窒化膜を含み、前記シリコン酸窒化膜が前記第１ポリシリコン膜の前記上面と接する第２ゲート絶縁膜を、前記第１ポリシリコン膜の表面上にシリコン酸化膜を形成し、次いで、窒素原子および酸素原子が存在する雰囲気中で前記シリコン酸化膜を熱処理して窒素原子がシリコンおよびシリコン酸化物の界面にパイルアップされたシリコン酸窒化膜を形成し、次に、前記シリコン酸窒化膜上に窒化ケイ素膜を形成することにより形成する工程と、
前記第２ゲート絶縁膜上に第２ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜、前記第２ゲート絶縁膜および前記第２ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に前記第１ポリシリコン膜からなるフローティングゲート電極と前記フローティングゲート電極上に前記第２ゲート絶縁膜を介して設けられたコントロールゲート電極を形成する工程と、
前記半導体基板の素子領域であって前記フローティングゲート電極の両側部分に不純物をドープして逆導電型のソース・ドレイン領域を形成する工程と、
前記フローティングゲート電極および前記コントロールゲート電極の側面部にサイド絶縁膜を形成する工程と
を具備することを特徴とする不揮発性半導体メモリ装置の製造方法。 - 一導電型の半導体基板上に第１ゲート絶縁膜を形成する工程と、
底面と上面とを有し、前記底面が前記第１ゲート絶縁膜と接する第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜の前記上面上に少なくともシリコン酸窒化膜を含み、前記シリコン酸窒化膜が前記第１ポリシリコン膜の前記上面と接する第２ゲート絶縁膜を、前記第１ポリシリコン膜を窒素原子および酸素原子が存在する雰囲気中で熱処理して窒素原子がシリコンおよびシリコン酸化物の界面にパイルアップされたシリコン酸窒化膜を形成し、次に、前記シリコン酸窒化膜上に窒化ケイ素膜、シリコン酸化膜および窒化ケイ素膜を順次形成することにより形成する工程と、
前記第２ゲート絶縁膜上に第２ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜、前記第２ゲート絶縁膜および前記第２ポリシリコン膜をパターニングして、前記第１ゲート絶縁膜上に前記第１ポリシリコン膜からなるフローティングゲート電極と前記フローティングゲート電極上に前記第２ゲート絶縁膜を介して設けられたコントロールゲート電極を形成する工程と、
前記半導体基板の素子領域であって前記フローティングゲート電極の両側部分に不純物をドープして逆導電型のソース・ドレイン領域を形成する工程と、
前記フローティングゲート電極および前記コントロールゲート電極の側面部にサイド絶縁膜を形成する工程と
を具備することを特徴とする不揮発性半導体メモリ装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23795995A JP3600326B2 (ja) | 1994-09-29 | 1995-09-18 | 不揮発性半導体メモリ装置およびその製造方法 |
| US08/533,169 US5661056A (en) | 1994-09-29 | 1995-09-25 | Non-volatile semiconductor memory device and method of manufacturing the same |
| US08/854,434 US5907183A (en) | 1994-09-29 | 1997-05-12 | Non-volatile semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25900994 | 1994-09-29 | ||
| JP6-259009 | 1994-09-29 | ||
| JP23795995A JP3600326B2 (ja) | 1994-09-29 | 1995-09-18 | 不揮発性半導体メモリ装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153814A JPH08153814A (ja) | 1996-06-11 |
| JP3600326B2 true JP3600326B2 (ja) | 2004-12-15 |
Family
ID=26533457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23795995A Expired - Lifetime JP3600326B2 (ja) | 1994-09-29 | 1995-09-18 | 不揮発性半導体メモリ装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5661056A (ja) |
| JP (1) | JP3600326B2 (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5498895A (en) * | 1993-07-07 | 1996-03-12 | Actel Corporation | Process ESD protection devices for use with antifuses |
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| JP3645379B2 (ja) | 1996-01-19 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3645380B2 (ja) | 1996-01-19 | 2005-05-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置 |
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-
1995
- 1995-09-18 JP JP23795995A patent/JP3600326B2/ja not_active Expired - Lifetime
- 1995-09-25 US US08/533,169 patent/US5661056A/en not_active Expired - Lifetime
-
1997
- 1997-05-12 US US08/854,434 patent/US5907183A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5907183A (en) | 1999-05-25 |
| US5661056A (en) | 1997-08-26 |
| JPH08153814A (ja) | 1996-06-11 |
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Legal Events
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|
| A521 | Request for written amendment filed |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100924 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120924 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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