JP3600712B2

JP3600712B2 - Thin film transistor, method of manufacturing the same, and liquid crystal display device equipped with the same

Info

Publication number: JP3600712B2
Application number: JP16907697A
Authority: JP
Inventors: 健久保田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-06-25
Filing date: 1997-06-25
Publication date: 2004-12-15
Anticipated expiration: 2017-06-25
Also published as: JPH1117189A

Description

【０００１】
【発明の属する技術分野】
この発明は、例えば液晶表示装置等に用いられる薄膜トランジスタ（以下、ＴＦＴと称する）およびその製造方法ならびにこれを搭載した液晶表示装置に関するものである。
【０００２】
【従来の技術】
図８および図９は従来の液晶表示装置に用いられる逆スタガ型のＴＦＴの製造工程を示す断面図および平面図である。なお、図８は図９のＤ−Ｄ線に沿った断面図である。図において、１は基板、２はゲート電極、３はゲート電極２を覆うように形成されたゲート絶縁膜、４はゲート絶縁膜３を介してゲート電極２上方に形成された半導体層、５はチャネル保護膜、１４はコンタクト層、７は金属膜、８は金属膜７と半導体層４およびコンタクト層１４を構成するアモルファスシリコン膜の界面に形成されたシリサイド層、１０はソース電極、１１はドレイン電極である。
【０００３】
次に、製造工程を説明する。まず図８−（ａ）に示すように、基板１上にスパッタ法によりクロム等の金属を３００〜５００ｎｍ程度成膜した後、パターニングしてゲート電極２を形成する。次に図８−（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３となるシリコン窒化膜を３００〜５００ｎｍ程度、アモルファスシリコン膜を５０〜１００ｎｍ程度、シリコン窒化膜を２００〜３００ｎｍ程度を順次形成した後、シリコン窒化膜をパターニングしてチャネル保護膜５を形成する。続いて、プラズマＣＶＤ法によりｎ型アモルファスシリコンを成膜した後、アモルファスシリコン膜およびｎ型アモルファスシリコン膜をパターニングし、半導体層４とコンタクト層１４を形成する。次に図８−（ｃ）および図９−（ｃ）に示すように、例えば一層目にクロム、二層目にアルミ等の金属膜７を成膜する。このとき、金属膜７とアモルファスシリコン膜の界面に、クロム等の金属とシリコンの化合物であるシリサイド層８が形成される。
次に図８−（ｄ）および図９−（ｄ）に示すように、金属膜７をパターニングし、チャネル保護膜５上で二つに分離したソース電極１０とドレイン電極１１を形成する。最後に図８−（ｅ）および図９−（ｅ）に示すように、ソース電極１０とドレイン電極１１を電気的に分離するため、ＣＦ_４とＯ_２の混合ガスを用いたドライエッチング、あるいはフッ酸を用いたウェットエッチングにより、ソース電極１０とドレイン電極１１およびチャネル保護膜５に覆われていない部分のシリサイド層８の除去を行い、続けてドライエッチングによりアモルファスシリコン膜（半導体層４）ｎ型アモルファスシリコン膜（コンタクト層１４）を除去し、逆スタガ型の薄膜トランジスタを製造する。
【０００４】
このようにして製造された逆スタガ型ＴＦＴでは、ゲート電極２とソース電極１０およびドレイン電極１１に重なり部分Ｗが生じて寄生容量が大きくなるという問題がある。そこで、チャネル保護膜５のパターニングにゲート電極２をマスクとする裏面露光技術を用い、チャネル保護膜５をゲート電極２に対して自己整合的に形成し、寄生容量を低減する方法が提案されているが、図１０に示すように、チャネル保護膜５上のソース電極１０とドレイン電極１１は、ゲート電極２と重なり部分Ｗを有している。
【０００５】
また、例えば図１１および図１２に示すように、ゲート電極２とソース電極１０およびドレイン電極１１との重なり部分をなくすことにより、寄生容量を一層低減させた自己整合型ＴＦＴを実現する方法が提案されている。まず図１１−（ａ）に示すように、基板１上にスパッタ法によりクロム等の金属を３００〜５００ｎｍ程度成膜した後、パターニングしてゲート電極２を形成する。次に図１１−（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３となるシリコン窒化膜を３００〜５００ｎｍ程度、アモルファスシリコン膜を５０〜１００ｎｍ程度、シリコン窒化膜を２００〜３００ｎｍ程度を順次形成した後、シリコン窒化膜をパターニングしてチャネル保護膜５を形成する。このとき、ゲート電極２をマスクとして、裏面露光によりシリコン窒化膜をパターニングしてもよい。続いて、リンイオンを全面に注入し、チャネル保護膜５に覆われていない部分のアモルファスシリコンをｎ型アモルファスシリコンに変えた後にパターニングし、ｎ型アモルファスシリコン部分を有する半導体層４を形成する。次に図１１−（ｃ）に示すように、例えば一層目にクロム、二層目にアルミ等からなる金属膜７を形成する。このとき、金属膜７とアモルファスシリコンの界面に、クロム等の金属とシリコンの化合物であるシリサイド層８が形成される。
【０００６】
次に図１１−（ｄ）および図１２−（ｄ）に示すように、金属膜７をパターニングしてソース電極１０とドレイン電極１１を形成する。このとき、ソース電極１０とドレイン電極１１はチャネル保護膜５の外側で二つに分割されるため、ソース電極１０およびドレイン電極１１とチャネル保護膜５との間には隙間が生じる。次に図１１−（ｅ）および図１２−（ｅ）に示すように、ソース電極１０およびドレイン電極１１とチャネル保護膜５との隙間の部分を被覆するレジスト１５を形成する。最後に図１１−（ｆ）および図１２−（ｆ）に示すように、ＣＦ_４とＯ_２の混合ガスを用いたドライエッチング、あるいはフッ酸を用いたウェットエッチングにより、ソース電極１０とドレイン電極１１およびレジスト１５に覆われていない部分のシリサイド層８の除去を行い、続けてドライエッチングによりアモルファスシリコン膜（半導体層４）を除去した後レジスト１５を剥離し、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全になくすことにより、寄生容量を一層低減させた自己整合型の薄膜トランジスタを製造する。
【０００７】
【発明が解決しようとする課題】
従来の、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分をなくした寄生容量の小さい自己整合型の薄膜トランジスタは、以上のような方法により製造されるので、ソース電極１０およびドレイン電極１１とチャネル保護膜５との隙間の部分を、次のエッチング処理から保護するためのレジスト１５形成工程が新たに必要となり、チャネル保護膜型ＴＦＴ製造におけるマスクを用いた写真製版工程の回数が、従来より一回増加するという問題があった。
【０００８】
この発明は、上記のような問題を解消するためになされたもので、ソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴ製造において、マスクを用いた写真製版工程の回数を従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係わる薄膜トランジスタの製造方法は、絶縁性基板上に制御電極を形成する工程と、制御電極上に絶縁膜、アモルファスシリコン膜およびシリコン窒化膜を順次形成する工程と、シリコン窒化膜を制御電極に対して自己整合的にパターニングしてチャネル保護膜を形成する工程と、上記アモルファスシリコン膜の上記チャネル保護膜で覆われていない部分に不純物イオンを注入した後、アモルファスシリコン膜をパターニングして半導体層を形成する工程と、チャネル保護膜と上記半導体層を覆うように金属膜を成膜し、この金属膜と半導体層との間にシリサイド層を形成する工程と、金属膜をパターニングするためのマスクを、チャネル保護膜の上に開口を有し、またチャネル保護膜の端部と重なり部分を有する形状に形成する工程と、マスクの開口から露出する金属膜をウエットエッチング法により除去し、そのサイドエッチングにより、上記マスク下で上記チャネル保護膜と重なる上記金属膜の部分およびこれに続く上記金属膜の部分を除去して、チャネル保護膜の両側に、このチャネル保護膜から離れた第一の電極と第二の電極を形成するウエットエッチング工程と、このウエットエッチング工程の後、マスクを残した状態で、ドライエッチング法により、マスクで覆われていないシリサイド層と半導体層を除去するドライエッチング工程とを含み、ドライエッチング工程ではチャネル保護層と、第一、第二の電極との間にシリサイド層が残されることを特徴とする。
【００１０】
また、シリサイド層は、第一の電極および第二の電極として十分低抵抗な膜を構成できる膜厚を有するよう、金属膜の成膜時あるいは成膜後に熱処理が加えられることを特徴とする。
また、金属膜は多層膜により構成され、チャネル保護膜と重なる部分の金属膜を構成する最上層膜は、ウエットエッチング法により除去され、金属膜を構成する最上層膜以外の膜は、最上層膜をマスクとして選択的にエッチング除去されることを特徴とする。
また、マスクとチャネル保護膜との重なり幅は、０ . １μｍ以上かつ２ . ０μｍ以下であることを特徴とする。
【００１１】
また、マスクは、感光性樹脂膜により構成されることを特徴とする。
また、マスクは、金属膜、シリサイド層および半導体層を構成するアモルファスシリコン膜と互いに選択エッチングが可能な絶縁膜または導電膜、あるいは絶縁膜と導電膜を積層した多層膜により構成されることを特徴とする。
また、マスクが導電膜により構成され、ドライエッチング工程後に除去されることを特徴とする。
【００１２】
さらに、この発明に係わる薄膜トランジスタは、上記薄膜トランジスタの製造方法により、製造されたことを特徴とする。
また、この発明に係わる液晶表示装置は、上記薄膜トランジスタを搭載したものである。
【００１３】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態である薄膜トランジスタ（ＴＦＴ）を図について説明する。図１および図２は本発明の実施の形態１によるＴＦＴの製造工程を示す断面図および平面図である。なお、図１は図２のＡ−Ａ線に沿った断面図である。図において、１は基板、２は制御電極（本実施の形態ではゲート電極）、３はゲート電極２を覆うように形成されたゲート絶縁膜、４はゲート絶縁膜３を介してゲート電極２上方に形成された半導体層、５は半導体層４上の一部分に形成されたチャネル保護膜、６は半導体層４を構成するアモルファスシリコン膜にリン等の不純物イオンを注入することにより形成されたｎ^＋型アモルファスシリコン膜からなるコンタクト部、７は金属膜、８は金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜の界面に形成されたシリサイド層、９はマスク、１０は第一の電極（本実施の形態ではソース電極）、１１は第二の電極（本実施の形態ではドレイン電極）である。
【００１４】
次に、製造工程を説明する。まず図１−（ａ）に示すように、基板１の表面にスパッタ法により例えばアルミ合金、クロム、タンタル等の金属を２００〜４００ｎｍ程度成膜した後、パターニングしてパターン幅が例えば５μｍ程度のゲート電極２を形成する。このとき、ゲート電極２の端面はテーパー形状に加工されることが、上層に形成される膜の断線等を防止するうえで望ましい。
次に図１−（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３となるシリコン窒化膜を４００ｎｍ程度、アモルファスシリコン膜を５０ｎｍ程度、シリコン窒化膜を２５０ｎｍ程度を連続して形成した後、上層に形成されたシリコン窒化膜を裏面露光を用いてパターニングし、チャネル保護膜５を形成する。裏面露光を用いたチャネル保護膜５のパターニング方法は、まずシリコン窒化膜上にポジレジストを塗布し、図２−（ｂ）の点線で示すような、ゲート電極２の幅より少し大きい幅を有するチャネル保護膜５のパターンが遮光膜パターンとして形成されたマスクを介して表面側から露光を行う。続いて裏面側からゲート電極２をマスクとして露光を行い、図２−（ｂ）の斜線部分に示すように、ゲート電極２形成領域以外の部分を露光する。この表面および裏面からの露光処理により露光された領域のポジレジストが現像処理により除去され、エッチングレジストが形成される。次にシリコン窒化膜のエッチング処理を行い、端面がゲート電極２の端面により自己整合的に形成されたチャネル保護膜５を形成する。
続いて、リンイオンを加速電圧１０〜３０ＫｅＶ、３×１０^１５／ｃｍ^２程度で基板１全面に注入し、チャネル保護膜５が形成されていない部分のアモルファスシリコン膜の表面から所定の深さの領域をｎ^＋型アモルファスシリコン膜に変える。その後、トランジスタのチャネル部を形成するために、アモルファスシリコン膜、およびリンイオンの注入により形成されたｎ^＋型アモルファスシリコン膜を島状にパターニングし、半導体層４およびリンイオン注入部分であるコンタクト部６を形成する。
【００１５】
次に図１−（ｃ）に示すように、スパッタ法によりクロムを４００ｎｍ程度成膜し、金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。なお、金属膜７は、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００１６】
次に図１−（ｄ）および図２−（ｄ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上に開口を有し、チャネル保護膜５の両端部にそれぞれ例えば１μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（Indium Tin Oxide）膜が使用でき、またはこれらの感光性樹脂膜と単層膜によるニ層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００１７】
次に図１−（ｅ）および図２−（ｅ）に示すように、マスク９が形成された金属膜７をウェットエッチング法によりパターンエッチングして、ソース電極１０およびドレイン電極１１を形成する。このとき、チャネル保護膜５とソース電極１０およびドレイン電極１１が重なり部分を持たないよう、マスク９下の金属膜７を、マスク９のパターンより１μｍ以上サイドエッチングする（例えばサイドエッチング量Ｍを２μｍ程度とする）。このウエットエッチングにより、マスク９の開口から露出する金属膜７の部分を除去し、またそのサイドエッチングにより、マスク９下でチャネル保護膜５と重なる金属膜７の部分およびこれに続く金属膜７の部分を除去し、チャネル保護膜５の両側に、チャネル保護膜５から離れたソース電極１０とドレイン電極１１を形成する。金属膜７のエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ_４とＯ_２の混合ガス、ｎ^＋型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ_６とＯ_２を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する（図１−（ｆ）および図２−（ｆ））。このとき、シリサイド層８とｎ^＋型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）のエッチングは、ドライエッチング法を用いているため異方性が高く、金属膜７をサイドエッチングしたことによりマスク９の下に露出しているシリサイド層８はエッチングされない。
【００１８】
最後にマスク９を除去する（図１−（ｇ）および図２−（ｇ））。マスク９の除去は、マスク９の下には金属膜７をサイドエッチングしたことによる成膜等によっては埋めることのできない空間が生じ、以降の工程で不具合が生じる可能性があるため、マスク９が感光性樹脂膜のような除去が容易な材料により形成されている場合には除去することが望ましい。また、マスク９が導電膜により構成されている場合には、寄生容量が若干ではあるが大きくなるため、除去することが望ましい。ただし、マスク９がシリコン窒化膜やシリコン酸化膜等の絶縁膜により構成されている場合には、寄生容量には影響しないことから、マスク９の下の金属膜７をサイドエッチングしたことによる空間が以降の工程で不具合を生じなければ、マスク９は除去しなくともよい。
以上の工程により、ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程およびエッチング工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができる。
このようにして形成された自己整合型のＴＦＴと、このＴＦＴのドレイン電極１１と電気的に接続された透明導電膜からなる画素電極を、透明絶縁性基板上にマトリクス状に配列することにより構成されるＴＦＴアレイ基板に対して、他の透明絶縁性基板上に遮光膜、オーバーコート層等が形成された対向基板を、その表面に配向膜を形成した後対向させ、この両基板間に液晶を注入してシール剤で封入すると共に、対向するＴＦＴアレイ基板と対向基板の外側に偏光板を配置することにより液晶パネルを構成する。
【００１９】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のサイドエッチング量Ｍを減らすことにより、サイドエッチング量Ｍのばらつきを減らすことができると共に、サイドエッチング量Ｍのばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこのサイドエッチング量Ｍのばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、サイドエッチング量Ｍは３μｍ程度必要となり、サイドエッチング量Ｍのばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．１μｍ以上が好ましい。
【００２０】
この発明によれば、金属膜７をエッチングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を、チャネル保護膜５と重なり部分を有するように形成したうえで、マスク９下の金属膜７をサイドエッチングにより除去して、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成し、その後マスク９を除去せずに、従来のソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした自己整合型のＴＦＴ製造においては必要であった、チャネル保護膜５とソース電極１０およびドレイン電極１１との隙間の部分をエッチングから保護するためのマスクとしても用いて、シリサイド層８およびｎ^＋型アモルファスシリコン膜（コンタクト部６）とアモルファスシリコン膜（半導体層４）を除去するため、自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少でき、またチャネル保護膜５とソース電極１０およびドレイン電極１１との重なり部分は、金属膜７のサイドエッチングにより除去するため、従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク数）およびエッチング回数を増やすことなく、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
【００２１】
また、本実施の形態によるＴＦＴは、表面にシリサイド層８を有するｎ^＋型アモルファスシリコン膜（コンタクト部６）がソース電極１０およびドレイン電極１１と重ならない部分において、ソース電極１０およびドレイン電極１１の端面への最短距離がすべて３μｍ以下に構成されているため、チャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわち、ソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離が３μｍ以下となり、比較的高抵抗であるシリサイド層８によりソース・ドレイン部分に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
【００２２】
また、本実施の形態によるＴＦＴをスイッチング素子として搭載した液晶表示装置においては、補助容量を小さく設計でき、高開口率化、表示ムラをなくし表示特性の向上および低製造コストを実現できる。
【００２３】
実施の形態２．
図３はこの発明の実施の形態２によるＴＦＴの製造工程を示す断面図である。図において、１２は金属膜７の下層膜、１３は金属膜７の上層膜である。なお、図１と同一部分については同符号を付し説明を省略する。
次に、製造工程を説明する。実施の形態１と同様の方法により、基板１の表面にゲート電極２、ゲート絶縁膜３、アモルファスシリコン膜からなる半導体層４、シリコン窒化膜からなるチャネル保護膜５、およびアモルファスシリコン膜にリンイオンを注入して形成されたｎ^＋型アモルファスシリコン膜からなるコンタクト部６を形成する。
【００２４】
次に図３−（ａ）に示すように、スパッタ法により下層膜１２としてクロムを１００ｎｍ程度、上層膜１３としてアルミ合金を３００ｎｍ程度成膜し、二層膜からなる金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。
ここで、金属膜７を二層膜により構成したのは、金属膜７の抵抗を低減するためである。金属膜７の上層膜１３を構成する材料は、ソース配線構成材料として十分低抵抗であれば、他の金属膜でもよい。また、金属膜７の下層膜を構成する材料としては、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００２５】
次に図３−（ｂ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上に開口を有し、チャネル保護膜５の両端部にそれぞれ例えば１μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（Indium Tin Oxide）膜が使用でき、またはこれらの感光性樹脂膜と単層膜によるニ層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００２６】
次にマスク９が形成された金属膜７をウェットエッチング法によりパターンエッチングして、ソース電極１０およびドレイン電極１１を形成する。金属膜７が二層膜により形成されている場合、まず図３−（ｃ）に示すように、上層膜１３を構成するアルミ合金膜を、リン酸、硝酸および酢酸を主成分とする一般的なアルミエッチング液を用い、チャネル保護膜５とソース電極１０およびドレイン電極１１が重なり部分を持たないよう、マスク９のパターンより１μｍ以上、例えば２μｍ程度サイドエッチングする。このウエットエッチングにより、マスク９の開口から露出する金属膜７の部分を除去し、またそのサイドエッチングにより、マスク９下でチャネル保護膜５と重なる金属膜７の部分およびこれに続く金属膜７の部分を除去し、チャネル保護膜５の両側に、チャネル保護膜５から離れたソース電極１０とドレイン電極１１を形成する。次に下層膜１２は、上層膜１３のパターンエッジに対してエッチングされるため、通常のエッチング（ジャストエッチング時間にエッチング残の発生しない余裕を見込んだ時間）を行いパターニングする（図３−（ｄ））。例えば下層膜１２がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。このようにして、二層膜構造を有する金属膜７をエッチングし、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成する。
【００２７】
次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ_４とＯ_２の混合ガス、ｎ^＋型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ_６とＯ_２を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する。このとき、シリサイド層８とｎ^＋型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）のエッチングは、ドライエッチング法を用いているため異方性が高く、金属膜７をサイドエッチングしたことによりマスク９の下に露出しているシリサイド層８はエッチングされない。
【００２８】
最後にマスク９を除去する（図３−（ｅ））。マスク９の除去は、マスク９の下には金属膜７をサイドエッチングしたことによる成膜等によっては埋めることのできない空間が生じ、以降の工程で不具合が生じる可能性があるため、マスク９が感光性樹脂膜のような除去が容易な材料により形成されている場合には除去することが望ましい。また、マスク９が導電膜により構成されている場合には、寄生容量が若干ではあるが大きくなるため、除去することが望ましい。ただし、マスク９がシリコン窒化膜やシリコン酸化膜等の絶縁膜により構成されている場合には、寄生容量には影響しないことから、マスク９の下の金属膜７をサイドエッチングしたことによる空間が以降の工程で不具合を生じなければ、マスク９は除去しなくともよい。
以上の工程により、ソース電極１０およびドレイン電極１１を低抵抗な材料により構成すると共に、重ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程およびエッチング工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができ、実施の形態１と同様の効果が得られる。
【００２９】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のサイドエッチング量Ｍを減らすことにより、サイドエッチング量Ｍのばらつきを減らすことができると共に、サイドエッチング量Ｍのばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこのサイドエッチング量Ｍのばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、サイドエッチング量Ｍは３μｍ程度必要となり、サイドエッチング量Ｍのばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．１μｍ以上が好ましい。
【００３０】
実施の形態３．
図４および図５は本発明の実施の形態３によるＴＦＴの製造工程を示す断面図および平面図である。なお、図４は図５のＢ−Ｂ線に沿った断面図である。なお、図中の符号は図１および図２と同じであるので説明を省略する。
次に、製造工程を説明する。実施の形態１と同様の方法により、基板１の表面にゲート電極２、ゲート絶縁膜３、アモルファスシリコン膜からなる半導体層４、シリコン窒化膜からなるチャネル保護膜５、およびアモルファスシリコン膜にリンイオンを注入して形成されたｎ^＋型アモルファスシリコン膜からなるコンタクト部６を形成する。
【００３１】
次に図４−（ａ）に示すように、スパッタ法によりクロムを４００ｎｍ程度成膜し、金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。なお、金属膜７は、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００３２】
次に図４−（ｂ）および図５−（ｂ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上にそれぞれ例えば１μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜が使用でき、またはこれらの感光性樹脂膜と単層膜によるニ層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００３３】
次に図４−（ｃ）および図５−（ｃ）に示すように、マスク９が形成された金属膜７を通常のエッチング時間（ジャストエッチング時間にエッチング残の発生しない程度の余裕を見込んだ時間）エッチングを行い、マスク９のパターン通りに金属膜７をエッチングしてソース電極１０とドレイン電極１１を形成する。こときには、ソース電極１０とドレイン電極１１はチャネル保護膜５と重なり部分を有している。金属膜７のエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。
次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ_４とＯ_２の混合ガス、ｎ^＋型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ_６とＯ_２を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する（図４−（ｄ）および図５−（ｄ））。
次にマスク９下の金属膜７（ソース電極１０とドレイン電極１１）をウェットエッチング法により、マスク９のパターンより１μｍ以上サイドエッチングを行い（例えばサイドエッチング量Ｍを２μｍ程度とする）、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成する（図４−（ｅ）および図５−（ｅ））。金属膜７のサイドエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。
【００３４】
最後にマスク９を除去する（図４−（ｆ）および図５−（ｆ））。マスク９の除去は、マスク９の下には金属膜７をサイドエッチングしたことによる成膜等によっては埋めることのできない空間が生じ、以降の工程で不具合が生じる可能性があるため、マスク９が感光性樹脂膜のような除去が容易な材料により形成されている場合には除去することが望ましい。また、マスク９が導電膜により構成されている場合には、寄生容量が若干ではあるが大きくなるため、除去することが望ましい。ただし、マスク９がシリコン窒化膜やシリコン酸化膜等の絶縁膜により構成されている場合には、寄生容量には影響しないことから、マスク９の下の金属膜７をサイドエッチングしたことによる空間が以降の工程で不具合を生じなければ、マスク９は除去しなくともよい。
以上の工程により、ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができる。
【００３５】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のサイドエッチング量Ｍを減らすことにより、サイドエッチング量Ｍのばらつきを減らすことができると共に、サイドエッチング量Ｍのばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこのサイドエッチング量Ｍのばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、サイドエッチング量Ｍは３μｍ程度必要となり、サイドエッチング量Ｍのばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．１μｍ以上が好ましい。
【００３６】
本実施の形態によれば、金属膜７をエッチングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を、チャネル保護膜５と重なり部分を有するように形成し、シリサイド層８およびｎ^＋型アモルファスシリコン膜（コンタクト部６）とアモルファスシリコン膜（半導体層４）を除去した後に、同じマスク９を用いてチャネル保護膜５と重なっている部分の金属膜７をサイドエッチングにより除去して、チャネル保護膜５と重なり部分を持たないソース電極１０およびドレイン電極１１を形成するため、従来のソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした自己整合型のＴＦＴ製造においては必要であった、チャネル保護膜５とソース電極１０およびドレイン電極１１との隙間の部分をエッチングから保護するためのマスクは不要となり、自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少でき、すなわち従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク数）を増やすことなく、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
【００３７】
また、本実施の形態によるＴＦＴは、表面にシリサイド層８を有するｎ^＋型アモルファスシリコン膜（コンタクト部６）がソース電極１０およびドレイン電極１１と重ならない部分において、ソース電極１０およびドレイン電極１１の端面への最短距離がすべて３μｍ以下に構成されているため、チャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわち、ソース電極１０およびドレイン電極１１がサイドエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離が３μｍ以下となり、比較的高抵抗であるシリサイド層８によりソース・ドレイン部分に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
【００３８】
また、本実施の形態によるＴＦＴをスイッチング素子として搭載した液晶表示装置においては、補助容量を小さく設計でき、高開口率化、表示ムラをなくし表示特性の向上および低製造コストを実現できる。
【００３９】
実施の形態４．
図６および図７は本発明の実施の形態４によるＴＦＴの製造工程を示す断面図および平面図である。なお、図６は図７のＣ−Ｃ線に沿った断面図である。なお、図中の符号は図１および図２と同じであるので説明を省略する。
次に、製造工程を説明する。実施の形態１と同様の方法により、基板１の表面にゲート電極２、ゲート絶縁膜３、アモルファスシリコン膜からなる半導体層４、シリコン窒化膜からなるチャネル保護膜５、およびアモルファスシリコン膜にリンイオンを注入して形成されたｎ^＋型アモルファスシリコン膜からなるコンタクト部６を形成する。
【００４０】
次にスパッタ法によりクロムを１２００ｎｍ程度成膜し、金属膜７を形成する。このとき、金属膜７と半導体層４およびコンタクト部６を構成するアモルファスシリコン膜が反応し、界面に金属とシリコンの化合物であるシリサイド層８が形成される。このシリサイド層８を、ソース電極１０およびドレイン電極１１の一部を構成する電極として、十分低抵抗となる膜厚になるまで成長させるために、３００゜Ｃで３０分間程度アニールを行う。ただし、金属膜７のスパッタ法による成膜時の基板１表面温度によっては、上記のアニール工程と同様のシリサイド層８の形成効果が得られるため、アニール工程は省略可能である。なお、金属膜７は、半導体層４とコンタクト部６を介してオーミックコンタクトを良好にするバリアメタルとして、かつシリサイド層８がソース電極１０およびドレイン電極１１として十分低抵抗となる材料であれば、チタン、タングステン、モリブデン、タンタル、白金あるいはコバルトのいずれか、またはその他の材料を用いてもよい。
【００４１】
次に図６−（ａ）および図７−（ａ）に示すように、金属膜７をパターニングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を形成する。マスク９は、チャネル保護膜５上にそれぞれ例えば０．５μｍ程度の重なり幅Ｌを持つパターンを有している。また、マスク９を構成する材料は、金属膜７、シリサイド層８およびアモルファスシリコン膜（半導体層４およびコンタクト部６）のエッチングに対して十分な選択比があれば、感光性樹脂膜を含む絶縁膜や導電膜からなる単層膜、あるいはこれらを積層した多層膜でもよい。例えば、感光性樹脂膜としてはノボラック樹脂系ポジレジストあるいはフェノール樹脂系ネガレジスト等、その他の単層膜としてはシリコン窒化膜、シリコン酸化膜、チタン膜、タングステン膜、アルミ膜、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜が使用でき、またはこれらの感光性樹脂膜と単層膜による二層膜でもよい。ただし、エッチング処理における選択性の観点からは、感光性樹脂膜以外が有利な場合があるが、マスク９形成の容易さの観点では、感光性樹脂膜が望ましい。
【００４２】
次に図６−（ｂ）および図７−（ｂ）に示すように、マスク９が形成された金属膜７を通常のエッチング時間（ジャストエッチング時間にエッチング残の発生しない程度の余裕を見込んだ時間）エッチングを行い、マスク９のパターン通りに金属膜７をエッチングしてソース電極１０とドレイン電極１１を形成する。こときには、ソース電極１０とドレイン電極１１はチャネル保護膜５と重なり部分を有している。金属膜７のエッチングは、例えば金属膜７がクロムにより構成されている場合には、エッチング液として硝酸第二セリウムアンモンと過酸化水素を主成分とする一般的なクロムエッチング液を用いる。このとき、シリサイド層８はクロムのエッチングに対して十分な選択比があるため、エッチングによりシリサイド層８は影響を受けない。
次にマスク９を形成した状態で、マスク９に被覆されていない部分のシリサイド層８をＣＦ_４とＯ_２の混合ガス、ｎ^＋型アモルファスシリコン膜（コンタクト部６）およびアモルファスシリコン膜（半導体層４）をＳＦ_６とＯ_２を主成分とする混合ガスにより連続的にドライエッチング法により除去し、ソース電極１０とドレイン電極１１を電気的に分離する（図６−（ｃ）および図７−（ｃ））。
【００４３】
次に図６−（ｄ）および図７−（ｄ）に示すように、マスク９を除去する。
次に図６−（ｅ）および図７−（ｅ）に示すように、金属膜７（ソース電極１０とドレイン電極１１）を、上記の工程と同じエッチング液を用いて、８００ｎｍ程度エッチングできる条件でエッチング処理する。このとき、チャネル保護膜５上に重なっていた金属膜７（ソース電極１０とドレイン電極１１）がエッチング除去され、チャネル保護膜５とソース電極１０およびドレイン電極１１との重なり部分を除去できると共に、金属膜７は４００ｎｍ程度残るため、これをソース電極１０およびドレイン電極１１として用いることができる。
以上の工程により、ゲート電極２とソース電極１０およびドレイン電極１１が重なり部分を有しない寄生容量の小さい自己整合型のＴＦＴを、マスクを用いた写真製版工程において、従来のチャネル保護膜型ＴＦＴ製造と同じ回数で製造することができる。
【００４４】
なお、マスク９とチャネル保護膜５との重なり幅Ｌに関しては、チャネル保護膜５とソース電極１０およびドレイン電極１１の重なり部分をなくすために必要なチャネル保護膜５上の金属膜７のエッチング量を減らすことにより、横方向のエッチング量のばらつきを減らすことができると共に、このエッチング量のばらつきによって生じるチャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわちソース電極１０およびドレイン電極１１がエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離のばらつきを低減できるため、更にこの横方向のエッチング量のばらつきは、ソース電極１０およびドレイン電極１１と同時に形成されるソース配線の幅のばらつきにもつながるため、マスク９とチャネル保護膜５との重なり幅Ｌは小さいほうが望ましい。また、マスク９とチャネル保護膜５との重なり幅Ｌが２μｍを超えると、必要なエッチング量は３μｍ程度必要となり、エッチング量のばらつきが１μｍ以上生じる。この値は、チャネルとソース電極１０およびドレイン電極１１間のシリサイド層８の距離Ｎのばらつきやソース配線の幅が３〜６μｍである現状では受け入れられない。
また、マスク９とチャネル保護膜５は必ず重なる必要があるため、写真製版工程の精度、マスク９自体のエッチング量、およびシリサイド層８等のドライエッチング時にドライエッチングの影響がマスク９下へも回り込むことを考慮して、マスク９とチャネル保護膜５の重なり幅Ｌは０．１μｍ以上が好ましい。
また、マスク９とチャネル保護膜５との重なり幅Ｌを金属膜７の厚みより小さく設計することにより、チャネル保護膜５と重なっている部分の金属膜７を除去する間には、金属膜７は完全にエッチングされないため、金属膜７のエッチング残部分をソース電極１０およびドレイン電極１１として用いる。金属膜７の初期膜厚としては、マスク９とチャネル保護膜５の重なり幅Ｌが０．１μｍの場合、エッチング後の金属膜７が配線として機能するためには、金属膜７の初期膜厚として少なくとも０．３μｍ以上必要である。また、金属膜７を厚く形成すると、膜の応力が増加して基板の反りが大きくなり、搬送時等での不具合が生じる割合が増加するため、金属膜７の初期膜厚は２μｍ程度が限界である。
【００４５】
本実施の形態によれば、金属膜７をマスク９とチャネル保護膜５との重なり幅Ｌより厚く形成すると共に、金属膜７をエッチングしてソース電極１０およびドレイン電極１１を形成するためのマスク９を、チャネル保護膜５と重なり部分を有するように形成し、シリサイド層８およびｎ^＋型アモルファスシリコン膜（コンタクト部６）とアモルファスシリコン膜（半導体層４）を除去した後にマスク９を除去し、金属膜７をマスクを用いずに再度エッチングして、チャネル保護膜５と重なっている部分の金属膜７を除去すると共に、残っている金属膜７によりソース電極１０およびドレイン電極１１を構成することにより、従来のソース電極およびドレイン電極とゲート電極との重なり部分を完全なくした自己整合型のＴＦＴ製造においては必要であった、チャネル保護膜５とソース電極１０およびドレイン電極１１との隙間の部分をエッチングから保護するためのマスクは不要となり、自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少でき、すなわち従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク数）を増やすことなく、ソース電極１０およびドレイン電極１１とゲート電極２との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
【００４６】
また、本実施の形態によるＴＦＴは、表面にシリサイド層８を有するｎ^＋型アモルファスシリコン膜（コンタクト部６）がソース電極１０およびドレイン電極１１と重ならない部分において、ソース電極１０およびドレイン電極１１の端面への最短距離がすべて３μｍ以下に構成されているため、チャネルとソース電極１０およびドレイン電極１１間の距離Ｎ、すなわち、ソース電極１０およびドレイン電極１１がエッチングにより除去され、電極としてシリサイド層８のみが形成されている距離が３μｍ以下となり、比較的高抵抗であるシリサイド層８によりソース・ドレイン部分に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
【００４７】
また、本実施の形態によるＴＦＴをスイッチング素子として搭載した液晶表示装置においては、補助容量を小さく設計でき、高開口率化、表示ムラをなくし表示特性の向上および低製造コストを実現できる。
【００４８】
【発明の効果】
この発明の薄膜トランジスタの製造方法によれば、第一の電極および第二の電極が制御電極と重なり部分を持たない自己整合型のＴＦＴ製造における写真製版工程の回数を従来より一回減少できる。すなわち従来のチャネル保護膜型ＴＦＴ製造における写真製版工程の回数（マスク枚数）を増やすことなく、第一の電極および第二の電極と制御電極との重なり部分を完全なくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
また、金属膜をウエットエッチングして第一の電極および第二の電極を形成するためのマスクを、チャネル保護膜の上に開口を有し、またチャネル保護膜の端部と重なり部分を有するように形成した上で、マスク下の金属膜をサイドエッチングにより除去して、チャネル保護膜から離れた第一の電極および第二の電極を形成し、その後マスクを除去せずに、チャネル保護膜と第一の電極および第二の電極との隙間の部分をエッチングから保護するためのマスクとしても用いて、チャネル保護膜上のシリサイド層および半導体層を異方性の高いドライエッチング法により除去するため、金属膜がサイドエッチングにより除去されマスク下に露出しているシリサイド層および半導体層はエッチングされず、従来のチャネル保護膜方ＴＦＴ製造における写真製版工程の回数（マスク数）およびエッチング回数を増やすことなく、第一の電極および第二の電極と制御電極との重なり部分をなくした寄生容量の小さい自己整合型のＴＦＴを製造することができる。
また、金属膜とアモルファスシリコン膜（半導体層）の界面に形成されるシリサイド層を加熱処理により厚膜化させ低抵抗化することにより、チャネル保護膜と第一電極および第二電極間のシリサイド層を介しての抵抗を低減できる。
【００４９】
また、金属膜を多層膜構造とすることにより、下層膜として半導体層とコンタクト性のよい金属を用い、他の層は別の機能を有する金属、例えば比抵抗の小さい金属により構成することができる。
【００５０】
また、マスクとチャネル保護膜との重なり幅を２μｍ以下にすることにより、チャネル保護膜と第一の電極および第二の電極の重なり部分をなくすために必要なチャネル保護膜上の金属膜のサイドエッチング量を減らせることにより、サイドエッチング量のばらつきを減らすことができると共に、サイドエッチング量のばらつきによって生じるチャネル保護膜と第一の電極および第二の電極間の距離、すなわち第一の電極および第二の電極がサイドエッチングにより除去され、電極としてシリサイド層のみが形成されている距離のばらつきを低減でき、更にこのサイドエッチング量のばらつきによって生じる、第一の電極および第二の電極と同時に形成されるソース配線の幅のばらつきも低減できる。また、マスクとチャネル保護膜との重なり幅を０. １μｍ以上にすることにより、写真製版工程時のずれや、ドライエッチング時のマスク下への回り込み等からマスク下のシリサイド層を保護することができる。
【００５１】
また、マスクを感光性樹脂膜により構成することにより、形成および除去が容易である。
また、マスクを、金属膜、シリサイド層および半導体層を構成するアモルファスシリコン膜と互いに選択エッチングが可能な絶縁膜または導電膜、あるいは絶縁膜と導電膜を積層した多層膜により構成することにより、エッチング処理における選択性において有利である。
また、マスクが導電膜により構成される場合は、この導電膜を除去することにより、このマスクによる寄生容量の発生を防止することができる。
【００５２】
さらにこの発明の薄膜トランジスタによれば、制御電極と第一の電極および第二の電極が重なり部分を有しない寄生容量の小さい自己整合型ＴＦＴを形成できると共に、チャネル保護膜と第一の電極および第二の電極間の比較的高抵抗であるシリサイド層の距離が小さくできるため、第一の電極・第二の電極に生じる抵抗を、トランジスタの動作上問題ないレベルに低減できる。
またこの発明の液晶表示装置によれば、制御電極と第一の電極および第二の電極が重なり部分を有しない寄生容量の小さい自己整合型ＴＦＴをスイッチング素子として搭載することにより、補助容量を小さく設計でき、高開口率化および表示ムラがなく表示特性の高い液晶表示装置を低製造コストで製造できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による薄膜トランジスタの製造工程を示す断面図である。
【図２】この発明の実施の形態１による薄膜トランジスタの製造工程を示す平面図である。
【図３】この発明の実施の形態２による薄膜トランジスタの製造工程を示す断面図である。
【図４】この発明の実施の形態３による薄膜トランジスタの製造工程を示す断面図である。
【図５】この発明の実施の形態３による薄膜トランジスタの製造工程を示す平面図である。
【図６】この発明の実施の形態４による薄膜トランジスタの製造工程を示す断面図である。
【図７】この発明の実施の形態４による薄膜トランジスタの製造工程を示す平面図である。
【図８】従来のこの種薄膜トランジスタの製造工程を示す断面図である。
【図９】従来の薄膜トランジスタの製造工程を示す平面図である。
【図１０】従来の他の薄膜トランジスタを示す断面図および平面図である。
【図１１】従来のさらに他の薄膜トランジスタの製造工程を示す断面図である。
【図１２】従来のさらに他の薄膜トランジスタの製造工程を示す平面図である。
【符号の説明】
１基板、２制御電極（ゲート電極）、３ゲート絶縁膜、４半導体層、
５チャネル保護膜、６コンタクト部、７金属膜、８シリサイド層、
９マスク、１０第一の電極（ソース電極）、
１１第二の電極（ドレイン電極）、１２下層膜、１３上層膜。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a thin film transistor (hereinafter, referred to as TFT) used for a liquid crystal display device and the like, a method for manufacturing the same, and a liquid crystal display device equipped with the same.
[0002]
[Prior art]
8 and 9 are a cross-sectional view and a plan view showing a process for manufacturing an inverted staggered TFT used in a conventional liquid crystal display device. FIG. 8 is a sectional view taken along the line DD in FIG. In the figure, 1 is a substrate, 2 is a gate electrode, 3 is a gate insulating film formed so as to cover the gate electrode 2, 4 is a semiconductor layer formed above the gate electrode 2 via the gate insulating film 3, and 5 is A channel protective film, 14 is a contact layer, 7 is a metal film, 8 is a silicide layer formed at the interface between the metal film 7 and the amorphous silicon film constituting the semiconductor layer 4 and the contact layer 14, 10 is a source electrode, and 11 is a drain electrode. Electrodes.
[0003]
Next, the manufacturing process will be described. First, as shown in FIG. 8A, a metal such as chromium is formed in a thickness of about 300 to 500 nm on a substrate 1 by a sputtering method, and then patterned to form a gate electrode 2. Next, as shown in FIG. 8B, the thickness of the silicon nitride film to be the gate insulating film 3 is about 300 to 500 nm, the thickness of the amorphous silicon film is about 50 to 100 nm, and the thickness of the silicon nitride film is about 200 to 300 nm by the plasma CVD method. After the formation, the channel protective film 5 is formed by patterning the silicon nitride film. Subsequently, after an n-type amorphous silicon film is formed by a plasma CVD method, the semiconductor layer 4 and the contact layer 14 are formed by patterning the amorphous silicon film and the n-type amorphous silicon film. Next, as shown in FIGS. 8C and 9C, a metal film 7 of, for example, chromium is formed on the first layer and aluminum or the like is formed on the second layer. At this time, a silicide layer 8, which is a compound of a metal such as chromium and silicon, is formed at the interface between the metal film 7 and the amorphous silicon film.
Next, as shown in FIGS. 8D and 9D, the metal film 7 is patterned to form a source electrode 10 and a drain electrode 11 which are separated into two on the channel protective film 5. Finally, as shown in FIGS. 8E and 9E, the source electrode 10 and the drain electrode 11 are electrically separated from each other by CF.₄And O₂The source electrode 10 and the drain electrode 11 and portions of the silicide layer 8 not covered with the channel protective film 5 are removed by dry etching using a mixed gas of the above or wet etching using hydrofluoric acid. By removing the amorphous silicon film (semiconductor layer 4) and the n-type amorphous silicon film (contact layer 14), an inversely staggered thin film transistor is manufactured.
[0004]
In the inverted stagger type TFT manufactured in this manner, there is a problem that a portion W overlaps with the gate electrode 2 and the source electrode 10 and the drain electrode 11 to increase the parasitic capacitance. Therefore, a method has been proposed in which the channel protection film 5 is patterned in a self-aligned manner with respect to the gate electrode 2 by using a backside exposure technique using the gate electrode 2 as a mask to reduce the parasitic capacitance. However, as shown in FIG. 10, the source electrode 10 and the drain electrode 11 on the channel protective film 5 have a portion W overlapping the gate electrode 2.
[0005]
In addition, as shown in FIGS. 11 and 12, for example, a method of realizing a self-aligned TFT in which parasitic capacitance is further reduced by eliminating overlapping portions of the gate electrode 2 and the source electrode 10 and the drain electrode 11 is proposed. Have been. First, as shown in FIG. 11A, a metal such as chromium is formed in a thickness of about 300 to 500 nm on a substrate 1 by a sputtering method, and then patterned to form a gate electrode 2. Next, as shown in FIG. 11B, a silicon nitride film serving as the gate insulating film 3 is formed to a thickness of about 300 to 500 nm, an amorphous silicon film is formed to a thickness of about 50 to 100 nm, and a silicon nitride film is formed to a thickness of about 200 to 300 nm by a plasma CVD method. After the formation, the channel protective film 5 is formed by patterning the silicon nitride film. At this time, the silicon nitride film may be patterned by back surface exposure using the gate electrode 2 as a mask. Subsequently, phosphorus ions are implanted into the entire surface, the amorphous silicon in the portion not covered with the channel protective film 5 is changed to n-type amorphous silicon, and then patterned to form the semiconductor layer 4 having an n-type amorphous silicon portion. Next, as shown in FIG. 11C, a metal film 7 made of, for example, chromium on the first layer and aluminum or the like on the second layer is formed. At this time, a silicide layer 8, which is a compound of a metal such as chromium and silicon, is formed at the interface between the metal film 7 and the amorphous silicon.
[0006]
Next, as shown in FIGS. 11D and 12D, the metal film 7 is patterned to form a source electrode 10 and a drain electrode 11. At this time, since the source electrode 10 and the drain electrode 11 are divided into two outside the channel protective film 5, a gap is generated between the source electrode 10 and the drain electrode 11 and the channel protective film 5. Next, as shown in FIG. 11E and FIG. 12E, a resist 15 is formed to cover a gap between the source electrode 10 and the drain electrode 11 and the channel protective film 5. Finally, as shown in FIGS. 11- (f) and 12- (f), CF₄And O₂The source electrode 10 and the drain electrode 11 and the portions of the silicide layer 8 not covered with the resist 15 are removed by dry etching using a mixed gas of fluoric acid or wet etching using hydrofluoric acid. After removing the silicon film (semiconductor layer 4), the resist 15 is peeled off, and the overlap between the source electrode 10 and the drain electrode 11 and the gate electrode 2 is completely eliminated, so that the self-alignment type in which the parasitic capacitance is further reduced is provided. A thin film transistor is manufactured.
[0007]
[Problems to be solved by the invention]
A conventional self-aligned thin film transistor having a small parasitic capacitance and eliminating the overlapping portion between the source electrode 10 and the drain electrode 11 and the gate electrode 2 is manufactured by the above-described method. A new step of forming a resist 15 for protecting the gap between the gate protection film 5 and the next etching process is required, and the number of photolithography steps using a mask in the manufacture of a channel protection film type TFT is reduced. There was a problem of increasing once more.
[0008]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and a mask is used for manufacturing a self-aligned TFT having a small parasitic capacitance by completely eliminating an overlapping portion between a source electrode, a drain electrode, and a gate electrode. An object of the present invention is to manufacture the same photolithography step as the conventional channel protective film type TFT in the same number of times.
[0009]
[Means for Solving the Problems]
A method for manufacturing a thin film transistor according to the present invention includes a step of forming a control electrode on an insulating substrate, a step of sequentially forming an insulating film, an amorphous silicon film, and a silicon nitride film on the control electrode; Forming a channel protective film by patterning in a self-aligned manner with respect toPortion of the amorphous silicon film not covered with the channel protective filmImplant impurity ionsdidAfter that, a step of patterning the amorphous silicon film to form a semiconductor layer,So as to cover the channel protective film and the semiconductor layer.Deposit metal filmForming a silicide layer between the metal film and the semiconductor layer.And a mask for patterning the metal film,Having an opening on the channel protective film;Channel protective filmEnd ofForming a shape having an overlapping portion with a maskExposed through the opening ofMetal filmIs removed by a wet etching method, and by the side etching, a portion of the metal film overlapping with the channel protective film under the mask and a portion of the metal film following the portion are removed. Wet etching to form first and second electrodes remote from channel protective filmProcess andAfter this wet etching step, with the mask left, dry etching is performed to remove the silicide layer and the semiconductor layer that are not covered with the mask by dry etching.ProcessWhenIncludingIn the dry etching step, a silicide layer is left between the channel protective layer and the first and second electrodes.
[0010]
Also,The silicide layer is characterized by being subjected to a heat treatment during or after the formation of the metal film so that the silicide layer has a thickness capable of forming a film having sufficiently low resistance as the first electrode and the second electrode.
Further, the metal film is composed of a multilayer film, and the uppermost film constituting the metal film in a portion overlapping with the channel protective film is removed by wet etching, and the films other than the uppermost film constituting the metal film are the uppermost film. The film is selectively removed by etching using the film as a mask.
The overlap width between the mask and the channel protective film is 0. . 1 μm or more and 2 . It is characterized by being not more than 0 μm.
[0011]
Also,The mask is characterized by being formed of a photosensitive resin film.
Also,The mask is characterized by being formed of a metal film, a silicide layer, an amorphous silicon film forming a semiconductor layer, and an insulating film or a conductive film which can be selectively etched with each other, or a multilayer film in which the insulating film and the conductive film are stacked. .
Also,The mask is made of a conductive film and is removed after the dry etching step.
[0012]
Furthermore, the thin film transistor according to the present invention is:The thin film transistor is manufactured by the above manufacturing method.
Further, the liquid crystal display device according to the present invention includes:The thin film transistor is mounted.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
Hereinafter, a thin film transistor (TFT) according to an embodiment of the present invention will be described with reference to the drawings. 1 and 2 are a cross-sectional view and a plan view showing a manufacturing process of a TFT according to the first embodiment of the present invention. FIG. 1 is a sectional view taken along line AA in FIG. In the figure, 1 is a substrate, 2 is a control electrode (in the present embodiment, a gate electrode), 3 is a gate insulating film formed so as to cover the gate electrode 2, and 4 is a portion above the gate electrode 2 via the gate insulating film 3. 5 is a channel protective film formed on a part of the semiconductor layer 4, and 6 is an n formed by implanting impurity ions such as phosphorus into an amorphous silicon film forming the semiconductor layer 4.⁺Contact portion made of a type amorphous silicon film, 7 is a metal film, 8 is a silicide layer formed at the interface between the metal film 7 and the amorphous silicon film constituting the semiconductor layer 4 and the contact portion 6, 9 is a mask, and 10 is a first layer. (Source electrode in this embodiment), and 11 is a second electrode (drain electrode in this embodiment).
[0014]
Next, the manufacturing process will be described. First, as shown in FIG. 1A, a metal such as an aluminum alloy, chromium, or tantalum is formed on the surface of the substrate 1 by a sputtering method to a thickness of about 200 to 400 nm and then patterned to have a pattern width of about 5 μm, for example. The gate electrode 2 is formed. At this time, it is desirable that the end face of the gate electrode 2 be processed into a tapered shape in order to prevent disconnection of a film formed in an upper layer.
Next, as shown in FIG. 1- (b), a silicon nitride film to be the gate insulating film 3 is continuously formed to a thickness of about 400 nm, an amorphous silicon film to a thickness of about 50 nm, and a silicon nitride film to a thickness of about 250 nm by a plasma CVD method. Then, the silicon nitride film formed on the upper layer is patterned by using backside exposure to form a channel protection film 5. In the patterning method of the channel protective film 5 using the back surface exposure, first, a positive resist is applied on the silicon nitride film, and has a width slightly larger than the width of the gate electrode 2 as shown by a dotted line in FIG. Exposure is performed from the front side through a mask in which the pattern of the channel protective film 5 is formed as a light-shielding film pattern. Subsequently, exposure is performed from the back side using the gate electrode 2 as a mask, and as shown by the hatched portion in FIG. The positive resist in the region exposed by the exposure processing from the front and back surfaces is removed by the development processing, and an etching resist is formed. Next, an etching process of the silicon nitride film is performed to form a channel protection film 5 whose end surface is formed in a self-aligned manner by the end surface of the gate electrode 2.
Subsequently, phosphorus ions were accelerated at an acceleration voltage of 10 to 30 KeV, 3 × 10^Fifteen/ Cm²About a predetermined depth from the surface of the amorphous silicon film where the channel protection film 5 is not formed.⁺To an amorphous silicon film. Thereafter, in order to form a channel portion of the transistor, an amorphous silicon film and n formed by implantation of phosphorus ions are formed.⁺The type amorphous silicon film is patterned into an island shape to form a semiconductor layer 4 and a contact portion 6 which is a phosphorus ion implanted portion.
[0015]
Next, as shown in FIG. 1C, chromium is formed to a thickness of about 400 nm by a sputtering method, and a metal film 7 is formed. At this time, the metal film 7 reacts with the amorphous silicon film forming the semiconductor layer 4 and the contact portion 6 to form a silicide layer 8 which is a compound of metal and silicon at the interface. The silicide layer 8 is annealed at 300 ° C. for about 30 minutes in order to grow the silicide layer 8 as a part of the source electrode 10 and the drain electrode 11 until the film has a sufficiently low resistance. However, depending on the surface temperature of the substrate 1 when the metal film 7 is formed by the sputtering method, the same effect of forming the silicide layer 8 as in the above-described annealing step can be obtained, and thus the annealing step can be omitted. Note that the metal film 7 is a barrier metal that improves ohmic contact via the semiconductor layer 4 and the contact portion 6 and that the silicide layer 8 has a sufficiently low resistance as the source electrode 10 and the drain electrode 11. Any of titanium, tungsten, molybdenum, tantalum, platinum or cobalt, or other materials may be used.
[0016]
Next, as shown in FIG. 1D and FIG. 2D, the metal film 7 is patterned to form a mask 9 for forming the source electrode 10 and the drain electrode 11. The mask 9 is formed on the channel protective film 5It has an opening at both ends of the channel protective film 5.Each has a pattern having an overlap width L of about 1 μm, for example. If the material forming the mask 9 has a sufficient selection ratio with respect to the etching of the metal film 7, the silicide layer 8, and the amorphous silicon film (the semiconductor layer 4 and the contact portion 6), the insulating material including the photosensitive resin film may be used. It may be a single-layer film made of a film or a conductive film, or a multilayer film in which these are laminated. For example, as a photosensitive resin film, a novolak resin-based positive resist or a phenol resin-based negative resist is used, and as other single-layer films, a silicon nitride film, a silicon oxide film, a titanium film, a tungsten film, an aluminum film, an ITO (Indium Tin Oxide). ) A film may be used, or a two-layer film composed of a photosensitive resin film and a single-layer film may be used. However, a material other than the photosensitive resin film may be advantageous from the viewpoint of selectivity in the etching process, but a photosensitive resin film is desirable from the viewpoint of ease of forming the mask 9.
[0017]
Next, as shown in FIG. 1E and FIG. 2E, the metal film 7 on which the mask 9 is formed is pattern-etched by a wet etching method to form a source electrode 10 and a drain electrode 11. At this time, the metal film 7 under the mask 9 is side-etched by 1 μm or more from the pattern of the mask 9 so that the channel protection film 5 does not overlap the source electrode 10 and the drain electrode 11 (for example, the side etching amount M is 2 μm). Degree).The portion of the metal film 7 exposed from the opening of the mask 9 is removed by this wet etching, and the portion of the metal film 7 overlapping the channel protection film 5 under the mask 9 and the portion of the metal film The portions are removed, and a source electrode 10 and a drain electrode 11 are formed on both sides of the channel protection film 5, which are separated from the channel protection film 5.For example, when the metal film 7 is made of chromium, a general chromium etching solution containing ceric ammonium nitrate and hydrogen peroxide as main components is used for etching the metal film 7. At this time, since the silicide layer 8 has a sufficient selectivity to the etching of chromium, the silicide layer 8 is not affected by the etching. Next, in a state where the mask 9 is formed, a portion of the silicide layer 8 that is not covered with the mask 9 is replaced with CF.₄And O₂Mixed gas of n⁺Type amorphous silicon film (contact portion 6) and amorphous silicon film (semiconductor layer 4)₆And O₂Is successively removed by a dry etching method using a mixed gas mainly containing, and the source electrode 10 and the drain electrode 11 are electrically separated (FIG. 1- (f) and FIG. 2- (f)). At this time, the silicide layer 8 and n⁺The amorphous silicon film (contact portion 6) and the amorphous silicon film (semiconductor layer 4) are etched using a dry etching method, so that the anisotropy is high, and the metal film 7 is etched under the mask 9 by side etching. The exposed silicide layer 8 is not etched.
[0018]
Finally, the mask 9 is removed (FIG. 1- (g) and FIG. 2- (g)). In the removal of the mask 9, a space that cannot be filled is formed below the mask 9 by film formation due to side etching of the metal film 7, and a problem may occur in a subsequent process. It is desirable to remove it when it is made of a material that can be easily removed, such as a photosensitive resin film. When the mask 9 is made of a conductive film, the parasitic capacitance is slightly increased, but it is desirable to remove the parasitic capacitance. However, if the mask 9 is made of an insulating film such as a silicon nitride film or a silicon oxide film, the space is not affected by the parasitic capacitance, and the space formed by side-etching the metal film 7 under the mask 9 has a space. The mask 9 does not have to be removed if no trouble occurs in the subsequent steps.
Through the above steps, a self-aligned TFT having a small parasitic capacitance, in which the gate electrode 2, the source electrode 10, and the drain electrode 11 do not overlap each other, is formed by a conventional channel protective film in a photolithography process using a mask and an etching process. It can be manufactured in the same number of times as the manufacture of the type TFT.
The self-aligned TFT thus formed and a pixel electrode made of a transparent conductive film electrically connected to the drain electrode 11 of the TFT are arranged in a matrix on a transparent insulating substrate. A counter substrate having a light-shielding film and an overcoat layer formed on another transparent insulating substrate is opposed to the TFT array substrate to be formed after forming an alignment film on the surface thereof, and a liquid crystal is interposed between the two substrates. Is injected and sealed with a sealant, and a liquid crystal panel is formed by disposing a polarizing plate outside the opposing TFT array substrate and the opposing substrate.
[0019]
With respect to the overlap width L between the mask 9 and the channel protection film 5, the side etching of the metal film 7 on the channel protection film 5 necessary to eliminate the overlap between the channel protection film 5 and the source electrode 10 and the drain electrode 11. By reducing the amount M, the variation in the side etching amount M can be reduced, and the distance N between the channel and the source electrode 10 and the drain electrode 11 caused by the variation in the side etching amount M, that is, the source electrode 10 and the drain electrode 11 Is removed by side etching, and the variation in the distance in which only the silicide layer 8 is formed as an electrode can be reduced. Therefore, the variation in the side etching amount M is further reduced by the source wiring formed simultaneously with the source electrode 10 and the drain electrode 11. Can lead to variations in the width of Overlap width L of the disk 9 and the channel protective film 5 is smaller is desirable. If the overlapping width L of the mask 9 and the channel protective film 5 exceeds 2 μm, the side etching amount M needs to be about 3 μm, and the side etching amount M varies by 1 μm or more. This value is unacceptable under the present circumstances where the variation in the distance N of the silicide layer 8 between the channel and the source electrode 10 and the drain electrode 11 and the width of the source wiring is 3 to 6 μm.
In addition, since the mask 9 and the channel protective film 5 must be overlapped, the accuracy of the photolithography process, the etching amount of the mask 9 itself, and the influence of the dry etching during the dry etching of the silicide layer 8 and the like go under the mask 9. In consideration of the above, the overlapping width L of the mask 9 and the channel protective film 5 is set to 0. 1 μm or more is preferred.
[0020]
According to the present invention, the mask 9 for forming the source electrode 10 and the drain electrode 11 by etching the metal film 7 is formed so as to have an overlapping portion with the channel protective film 5, and then the metal under the mask 9 is formed. The film 7 is removed by side etching to form a source electrode 10 and a drain electrode 11 which do not overlap with the channel protection film 5, and then the conventional source electrode, drain electrode and gate electrode are removed without removing the mask 9. It is also used as a mask for protecting the gaps between the channel protective film 5 and the source electrode 10 and the drain electrode 11 from etching, which is necessary in the manufacture of a self-aligned TFT in which the overlapped portion with the TFT is completely eliminated. , Silicide layer 8 and n⁺Since the amorphous silicon film (contact portion 6) and the amorphous silicon film (semiconductor layer 4) are removed, the number of photolithography steps in the production of a self-aligned TFT can be reduced by one, and the channel protective film 5 and the source are removed. Since the overlapping portion between the electrode 10 and the drain electrode 11 is removed by side etching of the metal film 7, the number of photolithography steps (the number of masks) and the number of etchings in the conventional channel protective film type TFT are increased without increasing the number of etchings. It is possible to manufacture a self-aligned TFT having a small parasitic capacitance and completely eliminating the overlapping portion between the electrode 10 and the drain electrode 11 and the gate electrode 2.
[0021]
Further, the TFT according to the present embodiment has an n type having a silicide layer 8 on the surface.⁺In a portion where the amorphous silicon film (contact portion 6) does not overlap with the source electrode 10 and the drain electrode 11, the shortest distances to the end faces of the source electrode 10 and the drain electrode 11 are all 3 μm or less, so that the channel and the source The distance N between the electrode 10 and the drain electrode 11, that is, the distance where the source electrode 10 and the drain electrode 11 are removed by side etching and only the silicide layer 8 is formed as an electrode is 3 μm or less, which is relatively high resistance. The resistance generated in the source / drain portion by the silicide layer 8 can be reduced to a level that does not cause a problem in the operation of the transistor.
[0022]
Further, in the liquid crystal display device in which the TFT according to the present embodiment is mounted as a switching element, the auxiliary capacitance can be designed to be small, the aperture ratio can be increased, the display unevenness can be eliminated, the display characteristics can be improved, and the manufacturing cost can be reduced.
[0023]
Embodiment 2 FIG.
FIG. 3 is a sectional view showing a manufacturing process of the TFT according to the second embodiment of the present invention. In the figure, reference numeral 12 denotes a lower layer film of the metal film 7, and 13 denotes an upper layer film of the metal film 7. Note that the same parts as those in FIG.
Next, the manufacturing process will be described. By the same method as in the first embodiment, phosphorus ions are applied to the surface of the substrate 1, the gate electrode 2, the gate insulating film 3, the semiconductor layer 4 made of an amorphous silicon film, the channel protective film 5 made of a silicon nitride film, and the amorphous silicon film. N formed by implantation⁺A contact portion 6 made of a type amorphous silicon film is formed.
[0024]
Next, as shown in FIG. 3A, a chromium film having a thickness of about 100 nm is formed as the lower layer film 12 and an aluminum alloy is formed to have a thickness of about 300 nm as the upper layer film 13 by sputtering. At this time, the metal film 7 reacts with the amorphous silicon film forming the semiconductor layer 4 and the contact portion 6 to form a silicide layer 8 which is a compound of metal and silicon at the interface. The silicide layer 8 is annealed at 300 ° C. for about 30 minutes in order to grow the silicide layer 8 as a part of the source electrode 10 and the drain electrode 11 until the film has a sufficiently low resistance. However, depending on the surface temperature of the substrate 1 when the metal film 7 is formed by the sputtering method, the same effect of forming the silicide layer 8 as in the above-described annealing step can be obtained, and thus the annealing step can be omitted.
Here, the reason why the metal film 7 is formed of a two-layer film is to reduce the resistance of the metal film 7. The material forming the upper layer film 13 of the metal film 7 may be another metal film as long as the material has a sufficiently low resistance as a source wiring forming material. Further, the material forming the lower layer film of the metal film 7 is a barrier metal for improving the ohmic contact via the semiconductor layer 4 and the contact portion 6, and the silicide layer 8 is sufficiently low as the source electrode 10 and the drain electrode 11. As long as the material has resistance, any of titanium, tungsten, molybdenum, tantalum, platinum, and cobalt, or another material may be used.
[0025]
Next, as shown in FIG. 3B, the metal film 7 is patterned to form a mask 9 for forming the source electrode 10 and the drain electrode 11. The mask 9 is formed on the channel protective film 5It has an opening at both ends of the channel protective film 5.Each has a pattern having an overlap width L of about 1 μm, for example. If the material forming the mask 9 has a sufficient selection ratio with respect to the etching of the metal film 7, the silicide layer 8, and the amorphous silicon film (the semiconductor layer 4 and the contact portion 6), the insulating material including the photosensitive resin film may be used. It may be a single-layer film made of a film or a conductive film, or a multilayer film in which these are laminated. For example, as a photosensitive resin film, a novolak resin-based positive resist or a phenol resin-based negative resist is used, and as other single-layer films, a silicon nitride film, a silicon oxide film, a titanium film, a tungsten film, an aluminum film, an ITO (Indium Tin Oxide). ) A film may be used, or a two-layer film composed of a photosensitive resin film and a single-layer film may be used. However, a material other than the photosensitive resin film may be advantageous from the viewpoint of selectivity in the etching process, but a photosensitive resin film is desirable from the viewpoint of ease of forming the mask 9.
[0026]
Next, the metal film 7 on which the mask 9 is formed is pattern-etched by a wet etching method to form a source electrode 10 and a drain electrode 11. When the metal film 7 is formed of a two-layer film, first, as shown in FIG. 3C, the aluminum alloy film forming the upper layer film 13 is made of a general material mainly containing phosphoric acid, nitric acid and acetic acid. Using a suitable aluminum etchant, side etching is performed by 1 μm or more, for example, about 2 μm from the pattern of the mask 9 so that the channel protective film 5 does not overlap the source electrode 10 and the drain electrode 11.The portion of the metal film 7 exposed from the opening of the mask 9 is removed by this wet etching, and the portion of the metal film 7 overlapping the channel protection film 5 under the mask 9 and the portion of the metal film The portions are removed, and a source electrode 10 and a drain electrode 11 are formed on both sides of the channel protection film 5, which are separated from the channel protection film 5.Next, since the lower layer film 12 is etched with respect to the pattern edge of the upper layer film 13, normal etching (a time that allows for a margin where no etching residue is generated in the just etching time) is performed to perform patterning (FIG. 3D). )). For example, when the lower layer film 12 is made of chromium, a general chromium etchant containing ceric ammonium nitrate and hydrogen peroxide as main components is used as an etchant. At this time, since the silicide layer 8 has a sufficient selectivity to the etching of chromium, the silicide layer 8 is not affected by the etching. In this manner, the metal film 7 having the two-layer film structure is etched to form the source electrode 10 and the drain electrode 11 that do not overlap with the channel protective film 5.
[0027]
Next, in a state where the mask 9 is formed, a portion of the silicide layer 8 that is not covered with the mask 9 is replaced with CF.₄And O₂Mixed gas of n⁺Type amorphous silicon film (contact portion 6) and amorphous silicon film (semiconductor layer 4)₆And O₂The source electrode 10 and the drain electrode 11 are electrically separated by a continuous dry etching method using a mixed gas mainly containing. At this time, the silicide layer 8 and n⁺The amorphous silicon film (contact portion 6) and the amorphous silicon film (semiconductor layer 4) are etched using a dry etching method, so that the anisotropy is high, and the metal film 7 is etched under the mask 9 by side etching. The exposed silicide layer 8 is not etched.
[0028]
Finally, the mask 9 is removed (FIG. 3- (e)). In the removal of the mask 9, a space that cannot be filled is formed below the mask 9 by film formation due to side etching of the metal film 7, and a problem may occur in a subsequent process. It is desirable to remove it when it is made of a material that can be easily removed, such as a photosensitive resin film. When the mask 9 is made of a conductive film, the parasitic capacitance is slightly increased, but it is desirable to remove the parasitic capacitance. However, if the mask 9 is made of an insulating film such as a silicon nitride film or a silicon oxide film, the space is not affected by the parasitic capacitance, and the space formed by side-etching the metal film 7 under the mask 9 has a space. The mask 9 does not have to be removed if no trouble occurs in the subsequent steps.
Through the above steps, the source electrode 10 and the drain electrode 11 are made of a low-resistance material, and the self-aligned TFT having a small parasitic capacitance, in which the heavy gate electrode 2 and the source electrode 10 and the drain electrode 11 do not overlap each other, is formed. In the photomechanical process and the etching process using a mask, the TFT can be manufactured by the same number of times as the conventional channel protective film type TFT, and the same effects as in the first embodiment can be obtained.
[0029]
With respect to the overlap width L between the mask 9 and the channel protection film 5, the side etching of the metal film 7 on the channel protection film 5 necessary to eliminate the overlap between the channel protection film 5 and the source electrode 10 and the drain electrode 11. By reducing the amount M, the variation in the side etching amount M can be reduced, and the distance N between the channel and the source electrode 10 and the drain electrode 11 caused by the variation in the side etching amount M, that is, the source electrode 10 and the drain electrode 11 Is removed by side etching, and the variation in the distance in which only the silicide layer 8 is formed as an electrode can be reduced. Therefore, the variation in the side etching amount M is further reduced by the source wiring formed simultaneously with the source electrode 10 and the drain electrode 11. Can lead to variations in the width of Overlap width L of the disk 9 and the channel protective film 5 is smaller is desirable. If the overlapping width L of the mask 9 and the channel protective film 5 exceeds 2 μm, the side etching amount M needs to be about 3 μm, and the side etching amount M varies by 1 μm or more. This value is unacceptable under the present circumstances where the variation in the distance N of the silicide layer 8 between the channel and the source electrode 10 and the drain electrode 11 and the width of the source wiring is 3 to 6 μm.
In addition, since the mask 9 and the channel protective film 5 must be overlapped, the accuracy of the photolithography process, the etching amount of the mask 9 itself, and the influence of the dry etching during the dry etching of the silicide layer 8 and the like go under the mask 9. In consideration of the above, the overlapping width L of the mask 9 and the channel protective film 5 is set to 0. 1 μm or more is preferred.
[0030]
Embodiment 3 FIG.
4 and 5 are a cross-sectional view and a plan view showing a manufacturing process of the TFT according to the third embodiment of the present invention. FIG. 4 is a sectional view taken along line BB of FIG. Note that the reference numerals in the drawings are the same as those in FIGS.
Next, the manufacturing process will be described. By the same method as in the first embodiment, phosphorus ions are applied to the surface of the substrate 1, the gate electrode 2, the gate insulating film 3, the semiconductor layer 4 made of an amorphous silicon film, the channel protective film 5 made of a silicon nitride film, and the amorphous silicon film. N formed by implantation⁺A contact portion 6 made of a type amorphous silicon film is formed.
[0031]
Next, as shown in FIG. 4A, a chromium film having a thickness of about 400 nm is formed by a sputtering method, and a metal film 7 is formed. At this time, the metal film 7 reacts with the amorphous silicon film forming the semiconductor layer 4 and the contact portion 6 to form a silicide layer 8 which is a compound of metal and silicon at the interface. The silicide layer 8 is annealed at 300 ° C. for about 30 minutes in order to grow the silicide layer 8 as a part of the source electrode 10 and the drain electrode 11 until the film has a sufficiently low resistance. However, depending on the surface temperature of the substrate 1 when the metal film 7 is formed by the sputtering method, the same effect of forming the silicide layer 8 as in the above-described annealing step can be obtained, and thus the annealing step can be omitted. Note that the metal film 7 is a barrier metal that improves ohmic contact via the semiconductor layer 4 and the contact portion 6 and that the silicide layer 8 has a sufficiently low resistance as the source electrode 10 and the drain electrode 11. Any of titanium, tungsten, molybdenum, tantalum, platinum or cobalt, or other materials may be used.
[0032]
Next, as shown in FIGS. 4B and 5B, the metal film 7 is patterned to form a mask 9 for forming the source electrode 10 and the drain electrode 11. The mask 9 has a pattern having an overlap width L of, for example, about 1 μm on the channel protection film 5. If the material forming the mask 9 has a sufficient selection ratio with respect to the etching of the metal film 7, the silicide layer 8, and the amorphous silicon film (the semiconductor layer 4 and the contact portion 6), the insulating material including the photosensitive resin film may be used. It may be a single-layer film made of a film or a conductive film, or a multilayer film in which these are laminated. For example, as a photosensitive resin film, a novolak resin-based positive resist or a phenol resin-based negative resist is used, and as other single-layer films, a silicon nitride film, a silicon oxide film, a titanium film, a tungsten film, an aluminum film, an ITO (Indium Tin Oxide). ) A film may be used, or a two-layer film composed of a photosensitive resin film and a single-layer film may be used. However, a material other than the photosensitive resin film may be advantageous from the viewpoint of selectivity in the etching process, but a photosensitive resin film is desirable from the viewpoint of ease of forming the mask 9.
[0033]
Next, as shown in FIG. 4C and FIG. 5C, the metal film 7 on which the mask 9 is formed is allowed to have a normal etching time (a margin that no etching residue occurs during the just etching time). Time) Etching is performed, and the metal film 7 is etched according to the pattern of the mask 9 to form the source electrode 10 and the drain electrode 11. At this time, the source electrode 10 and the drain electrode 11 have a portion overlapping the channel protective film 5. For example, when the metal film 7 is made of chromium, a general chromium etching solution containing ceric ammonium nitrate and hydrogen peroxide as main components is used for etching the metal film 7. At this time, since the silicide layer 8 has a sufficient selectivity to the etching of chromium, the silicide layer 8 is not affected by the etching.
Next, in a state where the mask 9 is formed, a portion of the silicide layer 8 that is not covered with the mask 9 is replaced with CF.₄And O₂Mixed gas of n⁺Type amorphous silicon film (contact portion 6) and amorphous silicon film (semiconductor layer 4)₆And O₂Is successively removed by a dry etching method using a mixed gas containing as a main component, and the source electrode 10 and the drain electrode 11 are electrically separated (FIG. 4- (d) and FIG. 5- (d)).
Next, the metal film 7 (the source electrode 10 and the drain electrode 11) under the mask 9 is side-etched by 1 μm or more from the pattern of the mask 9 by wet etching (for example, the side etching amount M is set to about 2 μm) to protect the channel. A source electrode 10 and a drain electrode 11 which do not overlap with the film 5 are formed (FIGS. 4- (e) and 5- (e)). For the side etching of the metal film 7, for example, when the metal film 7 is made of chromium, a general chromium etching solution mainly containing ceric ammonium nitrate and hydrogen peroxide is used as an etching solution. At this time, since the silicide layer 8 has a sufficient selectivity to the etching of chromium, the silicide layer 8 is not affected by the etching.
[0034]
Finally, the mask 9 is removed (FIGS. 4- (f) and 5- (f)). In the removal of the mask 9, a space that cannot be filled is formed below the mask 9 by film formation due to side etching of the metal film 7, and a problem may occur in a subsequent process. It is desirable to remove it when it is made of a material that can be easily removed, such as a photosensitive resin film. When the mask 9 is made of a conductive film, the parasitic capacitance is slightly increased, but it is desirable to remove the parasitic capacitance. However, if the mask 9 is made of an insulating film such as a silicon nitride film or a silicon oxide film, the space is not affected by the parasitic capacitance, and the space formed by side-etching the metal film 7 under the mask 9 has a space. The mask 9 does not have to be removed if no trouble occurs in the subsequent steps.
According to the above steps, a self-aligned TFT having a small parasitic capacitance, in which the gate electrode 2, the source electrode 10 and the drain electrode 11 do not overlap each other, is manufactured by a conventional photolithography process using a mask. It can be manufactured in the same number of times.
[0035]
With respect to the overlap width L between the mask 9 and the channel protection film 5, the side etching of the metal film 7 on the channel protection film 5 necessary to eliminate the overlap between the channel protection film 5 and the source electrode 10 and the drain electrode 11. By reducing the amount M, the variation in the side etching amount M can be reduced, and the distance N between the channel and the source electrode 10 and the drain electrode 11 caused by the variation in the side etching amount M, that is, the source electrode 10 and the drain electrode 11 Is removed by side etching, and the variation in the distance in which only the silicide layer 8 is formed as an electrode can be reduced. Therefore, the variation in the side etching amount M is further reduced by the source wiring formed simultaneously with the source electrode 10 and the drain electrode 11. Can lead to variations in the width of Overlap width L of the disk 9 and the channel protective film 5 is smaller is desirable. If the overlapping width L of the mask 9 and the channel protective film 5 exceeds 2 μm, the side etching amount M needs to be about 3 μm, and the side etching amount M varies by 1 μm or more. This value is unacceptable under the present circumstances where the variation in the distance N of the silicide layer 8 between the channel and the source electrode 10 and the drain electrode 11 and the width of the source wiring is 3 to 6 μm.
In addition, since the mask 9 and the channel protective film 5 must be overlapped, the accuracy of the photolithography process, the etching amount of the mask 9 itself, and the influence of the dry etching during the dry etching of the silicide layer 8 and the like go under the mask 9. In consideration of the above, the overlapping width L of the mask 9 and the channel protective film 5 is set to 0. 1 μm or more is preferred.
[0036]
According to the present embodiment, mask 9 for forming source electrode 10 and drain electrode 11 by etching metal film 7 is formed so as to overlap with channel protective film 5, and silicide layer 8 and n⁺After removing the amorphous silicon film (contact portion 6) and the amorphous silicon film (semiconductor layer 4), the portion of the metal film 7 overlapping the channel protective film 5 is removed by side etching using the same mask 9, Since the source electrode 10 and the drain electrode 11 having no overlapping portion with the channel protective film 5 are formed, it is necessary in the conventional manufacturing of a self-aligned TFT in which the overlapping portion between the source electrode, the drain electrode and the gate electrode is completely eliminated. A mask for protecting the gap between the channel protective film 5 and the source electrode 10 and the drain electrode 11 from etching is not required, and the number of photolithography steps in the manufacture of a self-aligned TFT is reduced by one time. That is, the number of photolithography steps (mass Without increasing the number), it is possible to produce a small self-aligned TFT parasitic capacitance without complete overlap between the source electrode 10 and drain electrode 11 and the gate electrode 2.
[0037]
Further, the TFT according to the present embodiment has an n type having a silicide layer 8 on the surface.⁺In a portion where the amorphous silicon film (contact portion 6) does not overlap with the source electrode 10 and the drain electrode 11, the shortest distances to the end faces of the source electrode 10 and the drain electrode 11 are all 3 μm or less, so that the channel and the source The distance N between the electrode 10 and the drain electrode 11, that is, the distance where the source electrode 10 and the drain electrode 11 are removed by side etching and only the silicide layer 8 is formed as an electrode is 3 μm or less, which is relatively high resistance. The resistance generated in the source / drain portion by the silicide layer 8 can be reduced to a level that does not cause a problem in the operation of the transistor.
[0038]
Further, in the liquid crystal display device in which the TFT according to the present embodiment is mounted as a switching element, the auxiliary capacitance can be designed to be small, the aperture ratio can be increased, the display unevenness can be eliminated, the display characteristics can be improved, and the manufacturing cost can be reduced.
[0039]
Embodiment 4 FIG.
6 and 7 are a cross-sectional view and a plan view illustrating a manufacturing process of the TFT according to the fourth embodiment of the present invention. FIG. 6 is a sectional view taken along the line CC of FIG. Note that the reference numerals in the drawings are the same as those in FIGS.
Next, the manufacturing process will be described. By the same method as in the first embodiment, phosphorus ions are applied to the surface of the substrate 1, the gate electrode 2, the gate insulating film 3, the semiconductor layer 4 made of an amorphous silicon film, the channel protective film 5 made of a silicon nitride film, and the amorphous silicon film. N formed by implantation⁺A contact portion 6 made of a type amorphous silicon film is formed.
[0040]
Next, a chromium film having a thickness of about 1200 nm is formed by a sputtering method to form a metal film 7. At this time, the metal film 7 reacts with the amorphous silicon film forming the semiconductor layer 4 and the contact portion 6 to form a silicide layer 8 which is a compound of metal and silicon at the interface. The silicide layer 8 is annealed at 300 ° C. for about 30 minutes in order to grow the silicide layer 8 as a part of the source electrode 10 and the drain electrode 11 until the film has a sufficiently low resistance. However, depending on the surface temperature of the substrate 1 when the metal film 7 is formed by the sputtering method, the same effect of forming the silicide layer 8 as in the above-described annealing step can be obtained, and thus the annealing step can be omitted. Note that the metal film 7 is a barrier metal that improves ohmic contact via the semiconductor layer 4 and the contact portion 6 and that the silicide layer 8 has a sufficiently low resistance as the source electrode 10 and the drain electrode 11. Any of titanium, tungsten, molybdenum, tantalum, platinum or cobalt, or other materials may be used.
[0041]
Next, as shown in FIGS. 6A and 7A, the metal film 7 is patterned to form a mask 9 for forming the source electrode 10 and the drain electrode 11. The mask 9 is formed on the channel protection film 5 by, for example, 0.1. It has a pattern having an overlap width L of about 5 μm. If the material forming the mask 9 has a sufficient selection ratio with respect to the etching of the metal film 7, the silicide layer 8, and the amorphous silicon film (the semiconductor layer 4 and the contact portion 6), the insulating material including the photosensitive resin film may be used. It may be a single-layer film made of a film or a conductive film, or a multilayer film in which these are laminated. For example, a photosensitive resin film is a novolak resin-based positive resist or a phenol resin-based negative resist, and other single-layer films are a silicon nitride film, a silicon oxide film, a titanium film, a tungsten film, an aluminum film, and an ITO (Indium Tin Oxide). 2) A film may be used, or a two-layer film composed of a photosensitive resin film and a single-layer film may be used. However, a material other than the photosensitive resin film may be advantageous from the viewpoint of selectivity in the etching process, but a photosensitive resin film is desirable from the viewpoint of ease of forming the mask 9.
[0042]
Next, as shown in FIG. 6- (b) and FIG. 7- (b), the metal film 7 on which the mask 9 is formed is allowed to have a normal etching time (a margin that no etching residue occurs during the just etching time). Time) Etching is performed, and the metal film 7 is etched according to the pattern of the mask 9 to form the source electrode 10 and the drain electrode 11. At this time, the source electrode 10 and the drain electrode 11 have a portion overlapping the channel protective film 5. For example, when the metal film 7 is made of chromium, a general chromium etching solution containing ceric ammonium nitrate and hydrogen peroxide as main components is used for etching the metal film 7. At this time, since the silicide layer 8 has a sufficient selectivity to the etching of chromium, the silicide layer 8 is not affected by the etching.
Next, in a state where the mask 9 is formed, a portion of the silicide layer 8 that is not covered with the mask 9 is replaced with CF.₄And O₂Mixed gas of n⁺Type amorphous silicon film (contact portion 6) and amorphous silicon film (semiconductor layer 4)₆And O₂The source electrode 10 and the drain electrode 11 are electrically separated by a dry etching method using a mixed gas containing (a) as a main component (FIG. 6- (c) and FIG. 7- (c)).
[0043]
Next, as shown in FIG. 6D and FIG. 7D, the mask 9 is removed.
Next, as shown in FIG. 6- (e) and FIG. 7- (e), conditions under which the metal film 7 (the source electrode 10 and the drain electrode 11) can be etched by about 800 nm using the same etching solution as in the above step. Etching. At this time, the metal film 7 (the source electrode 10 and the drain electrode 11) which has been overlaid on the channel protective film 5 is removed by etching, so that the overlapping portion between the channel protective film 5 and the source electrode 10 and the drain electrode 11 can be removed. Since the metal film 7 remains about 400 nm, it can be used as the source electrode 10 and the drain electrode 11.
According to the above steps, a self-aligned TFT having a small parasitic capacitance, in which the gate electrode 2, the source electrode 10 and the drain electrode 11 do not overlap each other, is manufactured by a conventional photolithography process using a mask. It can be manufactured in the same number of times.
[0044]
With respect to the overlap width L between the mask 9 and the channel protection film 5, the etching amount of the metal film 7 on the channel protection film 5 necessary to eliminate the overlap between the channel protection film 5 and the source electrode 10 and the drain electrode 11. , The variation in the etching amount in the lateral direction can be reduced, and the distance N between the channel and the source electrode 10 and the drain electrode 11 caused by the variation in the etching amount, that is, the source electrode 10 and the drain electrode 11 are etched. The variation in the distance in which only the silicide layer 8 is formed as an electrode can be reduced, and this variation in the etching amount in the lateral direction is further reduced by the width of the source wiring formed simultaneously with the source electrode 10 and the drain electrode 11. Mask 9 and channel Overlapping width L of the Mamorumaku 5 is small it is desirable. When the overlap width L between the mask 9 and the channel protective film 5 exceeds 2 μm, the required etching amount is about 3 μm, and the variation in the etching amount is 1 μm or more. This value is unacceptable under the present circumstances where the variation in the distance N of the silicide layer 8 between the channel and the source electrode 10 and the drain electrode 11 and the width of the source wiring is 3 to 6 μm.
In addition, since the mask 9 and the channel protective film 5 must be overlapped, the accuracy of the photolithography process, the etching amount of the mask 9 itself, and the influence of the dry etching during the dry etching of the silicide layer 8 and the like go under the mask 9. In consideration of the above, the overlapping width L of the mask 9 and the channel protective film 5 is set to 0. 1 μm or more is preferred.
Also, by designing the overlapping width L of the mask 9 and the channel protection film 5 to be smaller than the thickness of the metal film 7, the metal film 7 is removed while the portion overlapping the channel protection film 5 is removed. Is not completely etched, the remaining portion of the metal film 7 is used as the source electrode 10 and the drain electrode 11. As the initial film thickness of the metal film 7, the overlap width L of the mask 9 and the channel protection film 5 is set to 0. In the case of 1 μm, in order for the metal film 7 after etching to function as a wiring, the initial thickness of the metal film 7 should be at least 0.1 μm. 3 μm or more is required. Further, when the metal film 7 is formed thick, the stress of the film increases, the warpage of the substrate increases, and the rate of occurrence of problems during transportation increases, so the initial thickness of the metal film 7 is limited to about 2 μm. It is.
[0045]
According to the present embodiment, the metal film 7 is formed to be thicker than the overlap width L of the mask 9 and the channel protective film 5 and the mask for forming the source electrode 10 and the drain electrode 11 by etching the metal film 7. 9 is formed so as to have an overlapping portion with the channel protection film 5, and the silicide layers 8 and n⁺After removing the amorphous silicon film (contact portion 6) and the amorphous silicon film (semiconductor layer 4), the mask 9 is removed, and the metal film 7 is etched again without using the mask, and overlaps with the channel protection film 5. By removing the portion of the metal film 7 and forming the source electrode 10 and the drain electrode 11 by the remaining metal film 7, self-alignment in which the overlapping portion between the conventional source electrode, drain electrode and gate electrode is completely eliminated is achieved. A mask for protecting the gaps between the channel protective film 5 and the source electrode 10 and the drain electrode 11 from etching, which is necessary in the manufacture of the TFT of the mold type, becomes unnecessary, and the photoengraving process in the manufacture of the self-aligned TFT becomes unnecessary. Can be reduced by one time compared to the conventional method. Without increasing the number of steps (number of masks) can be produced a small self-aligned TFT parasitic capacitance without complete overlap between the source electrode 10 and drain electrode 11 and the gate electrode 2.
[0046]
Further, the TFT according to the present embodiment has an n type having a silicide layer 8 on the surface.⁺In a portion where the amorphous silicon film (contact portion 6) does not overlap with the source electrode 10 and the drain electrode 11, the shortest distances to the end faces of the source electrode 10 and the drain electrode 11 are all 3 μm or less, so that the channel and the source The distance N between the electrode 10 and the drain electrode 11, that is, the distance at which the source electrode 10 and the drain electrode 11 are removed by etching and only the silicide layer 8 is formed as an electrode is 3 μm or less, and a relatively high-resistance silicide. The resistance generated at the source / drain portion by the layer 8 can be reduced to a level at which no problem occurs in the operation of the transistor.
[0047]
Further, in the liquid crystal display device in which the TFT according to the present embodiment is mounted as a switching element, the auxiliary capacitance can be designed to be small, the aperture ratio can be increased, the display unevenness can be eliminated, the display characteristics can be improved, and the manufacturing cost can be reduced.
[0048]
【The invention's effect】
Method for manufacturing thin film transistor of the present inventionAccording toFirstElectrodes andSecondElectrodecontrolThe number of photolithography steps in the production of a self-aligned TFT having no overlapping portion with the electrode can be reduced by one time as compared with the related art. That is, without increasing the number of photoengraving steps (the number of masks) in the conventional channel protective film type TFT manufacturing,FirstElectrodes andSecondElectrodes andcontrolIt is possible to manufacture a self-aligned TFT having a small parasitic capacitance and completely eliminating the overlapping portion with the electrode.
Further, a mask for forming the first electrode and the second electrode by wet etching the metal film has an opening over the channel protective film, and has a portion overlapping with an end portion of the channel protective film. Then, the metal film under the mask is removed by side etching to form a first electrode and a second electrode separated from the channel protective film, and thereafter, without removing the mask, the channel protective film and In order to remove the silicide layer and the semiconductor layer on the channel protective film by a highly anisotropic dry etching method also as a mask for protecting a gap portion between the first electrode and the second electrode from etching. The metal film is removed by side etching and the silicide layer and the semiconductor layer that are exposed under the mask are not etched. Manufacturing a self-aligned TFT having a small parasitic capacitance and eliminating the overlap between the first electrode and the second electrode and the control electrode without increasing the number of photolithography steps (the number of masks) and the number of etchings Can be.
Also,By increasing the thickness of the silicide layer formed at the interface between the metal film and the amorphous silicon film (semiconductor layer) by heat treatment to reduce the resistance, the silicide layer between the channel protective film and the first and second electrodes is interposed. Resistance can be reduced.
[0049]
MaIn addition, since the metal film has a multilayer structure, a metal having good contact properties with the semiconductor layer can be used as the lower film, and the other layers can be formed using a metal having another function, for example, a metal having a small specific resistance. .
[0050]
Also,By setting the overlapping width of the mask and the channel protective film to 2 μm or less, the channel protective filmFirstElectrodes andSecondBy reducing the amount of side etching of the metal film on the channel protective film required to eliminate the overlapping portion of the electrodes, the variation in the amount of side etching can be reduced, and the channel generated by the variation in the amount of side etching can be reduced.Protective filmWhenFirstElectrodes andSecondThe distance between the electrodes, ieFirstElectrodes andSecondThe electrode is removed by side etching, the variation in the distance where only the silicide layer is formed as the electrode can be reduced, and the source formed simultaneously with the first electrode and the second electrode caused by the variation in the amount of side etching can be reduced. Variation in wiring width can also be reduced. In addition, by setting the overlapping width of the mask and the channel protective film to 0.1 μm or more, the silicide layer under the mask can be protected from misalignment during the photoengraving process and wraparound under the mask during dry etching. it can.
[0051]
Also,The mask is composed of a photosensitive resin filmBy, Easy to form and remove.
Also,The mask is formed of an insulating film or a conductive film which can be selectively etched with a metal film, an amorphous silicon film which forms a silicide layer and a semiconductor layer, or a multilayer film in which an insulating film and a conductive film are stacked. It is advantageous in selectivity.
Also,When the mask is formed of a conductive film, by removing the conductive film, it is possible to prevent the occurrence of parasitic capacitance due to the mask.
[0052]
Further, the thin film transistor of the present inventionAccording tocontrolElectrodes andFirstElectrodes andSecondIt is possible to form a self-aligned TFT with small parasitic capacitance without overlapping electrodes,Protective filmWhenFirstElectrodes andSecondThe distance of the relatively high resistance silicide layer between the electrodes isCan be made smallerFor,First electrode・Second electrodeCan be reduced to a level at which no problem occurs in the operation of the transistor.
Also, the liquid crystal display device of the present inventionAccording tocontrolElectrodes andFirstElectrodes andSecondBy mounting a self-aligned TFT with a small parasitic capacitance as a switching element without overlapping electrodes as a switching element, the auxiliary capacitance can be designed to be small, and a liquid crystal display device with high display characteristics without high aperture ratio and display unevenness can be manufactured at a low level. Can be manufactured at cost.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a manufacturing process of a thin film transistor according to Embodiment 1 of the present invention.
FIG. 2 is a plan view showing a manufacturing process of the thin film transistor according to Embodiment 1 of the present invention.
FIG. 3 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 2 of the present invention;
FIG. 4 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 3 of the present invention;
FIG. 5 is a plan view showing a manufacturing process of a thin film transistor according to Embodiment 3 of the present invention.
FIG. 6 is a sectional view illustrating a manufacturing process of a thin film transistor according to Embodiment 4 of the present invention;
FIG. 7 is a plan view showing a manufacturing step of a thin film transistor according to Embodiment 4 of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing process of a conventional thin film transistor of this type.
FIG. 9 is a plan view showing a manufacturing process of a conventional thin film transistor.
FIG. 10 is a cross-sectional view and a plan view showing another conventional thin film transistor.
FIG. 11 is a cross-sectional view showing a step of manufacturing another conventional thin film transistor.
FIG. 12 is a plan view showing a manufacturing process of still another conventional thin film transistor.
[Explanation of symbols]
1 substrate, 2 control electrodes (gate electrodes), 3 gate insulating films, 4 semiconductor layers,
5 channel protective film, 6 contact part, 7 metal film, 8 silicide layer,
9 mask, 10 first electrode (source electrode),
11 second electrode (drain electrode), 12 lower layer film, 13 upper layer film.

Claims

Forming a control electrode on the insulating substrate;
Sequentially forming an insulating film, an amorphous silicon film and a silicon nitride film on the control electrode;
Forming a channel protective film by patterning the silicon nitride film in a self-aligned manner with respect to the control electrode;
After implanting impurity ions into a portion which is not covered by the channel protective film of the amorphous silicon film, forming a semiconductor layer by patterning the amorphous silicon film,
Forming a metal film so as to cover the channel protective film and the semiconductor layer, and forming a silicide layer between the metal film and the semiconductor layer ;
Forming a mask for patterning the metal film in a shape having an opening on the channel protective film and having an overlapping portion with an end of the channel protective film;
The metal film exposed from the opening of the mask is removed by wet etching, and the side etching is performed to remove a portion of the metal film overlapping the channel protective film under the mask and a portion of the metal film subsequent thereto. A wet etching step of forming a first electrode and a second electrode separated from the channel protective film on both sides of the channel protective film ,
After the wet etching process, while leaving the mask by dry etching, see contains a dry etching step of removing the silicide layer and the semiconductor layer which is not covered with the mask,
The method of manufacturing a thin film transistor, wherein the silicide layer is left between the channel protective layer and the first and second electrodes in the dry etching step .

Said silicide layer to have a thickness that can be configured sufficiently low resistance film as the first electrode and the second electrode, wherein the heat treatment is applied after film formation or during formation of the metal film A method for manufacturing a thin film transistor according to claim 1.

The metal film is composed of a multilayer film, and the uppermost film constituting the metal film in a portion overlapping with the channel protective film is removed by the wet etching method, and a film other than the uppermost film constituting the metal film is formed. 3. The method according to claim 1, wherein the thin film is selectively etched away using the uppermost film as a mask .

Overlapping width between the mask and the channel protective film, 0. 1 [mu] m or more and 2. Any one method of manufacturing a thin film transistor according to claim 1, wherein the 0μm or less.

The method according to claim 1 , wherein the mask is formed of a photosensitive resin film .

The mask is constituted by the metal film, the silicide layer and the semiconductor layer can be mutually selectively etched amorphous silicon film constituting the insulating film or a conductive film or a multilayer film formed by laminating the insulating film and the conductive film, The method for manufacturing a thin film transistor according to claim 1, wherein:

7. The method according to claim 1, wherein the mask is formed of a conductive film and is removed after the dry etching step .

TFT characterized by being manufactured by the manufacturing method of a thin film transistor according to claim 1, wherein.

A liquid crystal display device comprising the thin film transistor according to claim 8.