JP3602830B2

JP3602830B2 - Switching power supply device and control method thereof

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Publication number: JP3602830B2
Application number: JP2002052865A
Authority: JP
Inventors: 智巳山田; 鋼司池田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2002-02-28
Filing date: 2002-02-28
Publication date: 2004-12-15
Anticipated expiration: 2022-02-28
Also published as: JP2003259637A

Description

【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置及びその制御方法に関し、さらに詳細には、フルブリッジ回路を用いたスイッチング電源装置及びその制御方法に関する。
【０００２】
【従来の技術】
従来より、スイッチング電源装置として、いわゆるＤＣ／ＤＣコンバータが知られている。代表的なＤＣ／ＤＣコンバータは、スイッチング回路を用いて直流入力を一旦交流に変換した後、トランスを用いてこれを変圧（昇圧または降圧）し、さらに、出力回路を用いてこれを直流に変換する装置であり、これによって入力電圧とは異なる電圧を持った直流出力を得ることができる。ここで、大容量が要求されるスイッチング電源装置のスイッチング回路としては、いわゆるフルブリッジ回路が用いられることが一般的であるが、この種のスイッチング回路において発生するスイッチング損失を低減可能な駆動方式として、いわゆる位相シフト制御方式が知られている。
【０００３】
【発明が解決しようとする課題】
しかしながら、位相シフト制御方式によるスイッチング電源装置においては、スイッチング動作に伴って、フルブリッジ回路を構成するスイッチ素子にサージ電圧が印加されてしまうという問題があった。
【０００４】
このようなサージ電圧が発生すると、フルブリッジ回路を構成するスイッチ素子が破壊されるおそれがあるため、耐圧の高いスイッチ素子を用いる必要がありコストを増大させたり、装置全体が大型化する原因となっていた。また、変換効率が悪化する原因ともなっていた。
【０００５】
したがって、本発明の目的は、スイッチ素子に印加されるサージ電圧が低減されたスイッチング電源装置を提供することである。
【０００６】
また、本発明の他の目的は、スイッチ素子に印加されるサージ電圧を低減することが可能なスイッチング電源装置の制御方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明のかかる目的は、入力コンデンサと、トランスと、前記入力コンデンサと前記トランスの１次巻線との間に設けられ、第１のアーム及び前記第１のアームよりも前記入力コンデンサから見て遠くに配置された第２のアームを有するフルブリッジ型のスイッチング回路と、前記トランスの２次巻線に接続された出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備え、前記第１のアームが、第１スイッチ素子及び第２のスイッチ素子からなる第１の一対のスイッチ素子と、前記第１スイッチ素子に並列接続された第１のコンデンサおよび前記第２のスイッチ素子に並列接続された第２のコンデンサを備え、前記第２のアームが、第３のスイッチ素子及び第４のスイッチ素子からなる第２の一対のスイッチ素子と、前記第３のスイッチ素子に並列接続された第３のコンデンサおよび前記第４のスイッチ素子に並列接続された第４のコンデンサを備えたスイッチング電源装置であって、前記第１のアームに設けられた前記第１のコンデンサおよび前記第２のコンデンサがいずれも、前記第２のアームに設けられた前記第３のコンデンサおよび前記第４のコンデンサよりも大きな容量値を有し、前記制御回路が、電力伝送開始信号を用いて、前記第１のアームを制御し、電力伝送終了信号を用いて、前記第２のアームを制御するように構成されたことを特徴とするスイッチング電源装置によって達成される。
【０００８】
本発明によれば、電力伝送開始信号を用いて、第１のアームを制御し、電力伝送終了信号を用いて、第２のアームを制御するように構成されているから、サージ電圧を低減させることができ、さらに、第１のアームに設けられた第１のコンデンサおよび第２のコンデンサがいずれも、第２のアームに設けられた第３のコンデンサおよび第４のコンデンサよりも大きな容量値を有しているから、より一層、サージ電圧を低減させることが可能になる。したがって、スイッチング回路を構成する各スイッチ素子の破壊を防止することができるから、特に耐圧の高い素子を用いる必要がなくなり、コストを低減することが可能にとなるだけでなく、装置全体を小型化することが可能になり、さらには、スイッチング回路の変換効率を改善することもできる。
【００１５】
本発明の前記目的はまた、入力コンデンサと、トランスと、前記入力コンデンサと前記トランスの１次巻線との間に設けられ、第１のアーム及び前記第１のアームよりも前記入力コンデンサから見て遠くに配置された第２のアームを有するフルブリッジ型のスイッチング回路と、前記トランスの２次巻線に接続された出力回路と、前記スイッチング回路を位相シフト制御する制御回路とを備え、前記第１のアームが、第１スイッチ素子及び第２のスイッチ素子からなる第１の一対のスイッチ素子と、前記第１スイッチ素子に並列接続された第１のコンデンサおよび前記第２のスイッチ素子に並列接続された第２のコンデンサを備え、前記第２のアームが、第３のスイッチ素子及び第４のスイッチ素子からなる第２の一対のスイッチ素子と、前記第３のスイッチ素子に並列接続された第３のコンデンサおよび前記第４のスイッチ素子に並列接続された第４のコンデンサを備えたスイッチング電源装置であって、前記第１のアームに設けられた前記第１のコンデンサおよび前記第２のコンデンサがいずれも、前記第２のアームに設けられた前記第３のコンデンサおよび前記第４のコンデンサよりも大きな容量値を有するスイッチング電源装置を位相シフト制御方式により、制御する方法であって、電力伝送開始信号を用いて、前記第１のアームを制御し、電力伝送終了信号を用いて、前記第２のアームを制御することを特徴とするスイッチング電源装置の制御方法によって達成される。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【００１８】
図１に示すように、本実施態様にかかるスイッチング電源装置は、直流入力電源１より一対の入力電源端子２，３に供給される入力電圧Ｖｉｎを降圧して出力電圧Ｖｏを生成し、これを一対の出力電源端子４，５に供給する装置であり、入力電源端子２，３に接続された入力コンデンサ１０と、入力コンデンサ１０に接続されたフルブリッジ型のスイッチング回路２０と、１次巻線３１及び２次巻線３２，３３を有するトランス３０と、スイッチング回路２０とトランス３０の１次巻線３１との間に挿入されたインダクタ４０と、トランス３０の２次巻線３２，３３に接続された整流回路５０と、整流回路５０と一対の出力電源端子４，５との間に接続された平滑回路６０と、スイッチング回路２０の動作を制御する制御回路７０と、絶縁回路７１〜７４とを備えている。一対の出力電源端子４，５間には負荷６が接続される。また、整流回路５０と平滑回路６０は出力回路を構成している。
【００１９】
スイッチング回路２０は、入力コンデンサ１０の両端間に直列接続された第１のスイッチ素子２１及び第２のスイッチ素子２２と、入力コンデンサ１０の両端間に直列接続された第３のスイッチ素子２３及び第４のスイッチ素子２４と、第１乃至第４のスイッチ素子２１〜２４に対してそれぞれ並列に接続されたコンデンサ２１ｃ〜２４ｃとを備え、第１及び第２のスイッチ素子２１，２２からなる直列体はフルブリッジ回路の第１のアームを構成し、第３及び第４のスイッチ素子２３，２４からなる直列体はフルブリッジ回路の第２のアームを構成している。これら第１乃至第４のスイッチ素子２１〜２４としては、公知である種々のスイッチ素子を用いることができるが、ＦＥＴ（電界効果型トランジスタ）を用いることが好ましい。
【００２０】
さらに、スイッチング回路２０には、インダクタ２５〜２８が含まれており、インダクタ２５は、第１のアームの高位側端子Ｈ１と入力コンデンサ１０の高位側電極との間の配線に存在する寄生インダクタンス成分であり、インダクタ２６は、第１のアームの低位側端子Ｌ１と入力コンデンサ１０の低位側電極との間の配線に存在する寄生インダクタンス成分である。また、インダクタ２７は、第１のアームの高位側端子Ｈ１と第２のアームの高位側端子Ｈ２との間の配線に存在する寄生インダクタンス成分であり、インダクタ２８は、第１のアームの低位側端子Ｌ１と第２のアームの低位側端子Ｌ２との間の配線に存在する寄生インダクタンス成分である。また、第１のアームの中点Ｍ１は、トランス３０の１次巻線３１の一端に接続されており、第２のアームの中点Ｍ２は、インダクタ４０を介してトランス３０の１次巻線３１の他端に接続されている。
【００２１】
トランス３０は、上述のとおり、１次巻線３１及び２次巻線３２，３３を備えており、その巻数比（＝１次巻線３１：２次巻線３２，３３）はｎ：１である。
【００２２】
整流回路５０は、トランス３０の２次巻線３２の一端と整流出力点５０ａとの間に接続された第１のダイオード５１と、トランス３０の２次巻線３３の一端と整流出力点５０ａとの間に接続された第２のダイオード５２とを備えている。
【００２３】
平滑回路６０は、整流出力点５０ａと出力電源端子４との間に接続された出力チョーク６１と、一対の出力電源端子４，５間に接続された出力コンデンサ６２とを備えている。また、出力電源端子５は、トランス３０の２次側センタータップ３０ａに直接接続されている。
【００２４】
制御回路７０は出力コンデンサ６２の両端間に現れる出力電圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが予め定められた値となるようスイッチング回路２０の動作を制御する回路であり、位相シフト制御方式によってその出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄを生成する。また、絶縁回路７１〜７４は、スイッチング電源装置の１次側回路と２次側回路との絶縁状態を確保しつつ、制御回路７０より出力される出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄをそれぞれ第１〜第４のスイッチ素子２１〜２４のゲートにそれぞれ供給する回路である。
【００２５】
図２は、制御回路７０によって生成される出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄの波形図である。
【００２６】
図２に示すように、制御回路７０は、所定のデッドタイムを挟んで出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂを交互にハイレベルとし、同様に、所定のデッドタイムを挟んで出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄを交互にハイレベルとする。出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベルである期間においてはトランス３０の１次巻線３１の電圧Ｖｍｔが負方向となり、また、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間においてはトランス３０の１次巻線３１の電圧Ｖｍｔが正方向となるため、これら期間において、１次側回路から２次側回路への電力伝送が行われる。
【００２７】
また、出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる信号の組と出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる信号の組との位相差は、出力電圧Ｖｏに基づいて決定される。より具体的には、現在の出力電圧Ｖｏが予め定められた値よりも低ければ低いほど、位相差を大きくすることによって出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベルである期間、並びに、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間を長くし、電力の伝送量を増大させる。逆に、現在の出力電圧Ｖｏが予め定められた値よりも高ければ高いほど、位相差を小さくすることによって出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベルである期間、並びに、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間を短くし、電力の伝送量を減少させる。このようにして、かかる位相差の調節により、出力電圧Ｖｏを予め定められた値に安定させることができる。
【００２８】
ここで、図２に示すように、トランス３０の１次巻線３１の電圧Ｖｍｔが負方向となる期間の開始タイミングは出力信号ＯＵＴ−Ａの立ち上がりによって規定され、終了タイミングは出力信号ＯＵＴ−Ｄの立ち下がりによって規定されていることが分かる。同様に、トランス３０の１次巻線３１の電圧Ｖｍｔが正方向となる期間の開始タイミングは出力信号ＯＵＴ−Ｂの立ち上がりによって規定され、終了タイミングは出力信号ＯＵＴ−Ｃの立ち下がりによって規定されている。このため、本明細書においては、出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる信号の組を「電力伝送開始信号」と呼び、出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる信号の組を「電力伝送終了信号」と呼ぶことがある。
【００２９】
本実施態様においては、出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が第１のアームの動作を制御し、出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる電力伝送終了信号が第２のアームの動作を制御している点が重要である。以下、その意義について詳細に説明する。
【００３０】
図３は、図２に示す期間ａにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ａは出力信号ＯＵＴ−Ｂが立ち下がってから出力信号ＯＵＴ−Ａが立ち上がるまでの期間である。換言すれば、第２のスイッチ素子２２がターンオフしてから第１のスイッチ素子２１がターンオンするまでの期間である。
【００３１】
図３に示すように、期間ａにおいては、出力信号ＯＵＴ−Ｄのみがハイレベルであり、他の出力信号はローレベルとなっている。これにより、第４のスイッチ素子２４はオン状態であり、他のスイッチ素子はオフ状態である。この期間は、コンデンサ２１ｃとインダクタ４０との間、並びに、コンデンサ２２ｃとインダクタ４０との間で自由共振動作が行われる。
【００３２】
図４は、図２に示す期間ｂにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ｂは出力信号ＯＵＴ−Ａが立ち上がってから出力信号ＯＵＴ−Ｄが立ち下がるまでの期間である。換言すれば、第１のスイッチ素子２１がターンオンしてから第４のスイッチ素子２４がターンオフするまでの期間である。
【００３３】
図４に示すように、期間ａにおいては、出力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベル、すなわち、第１のスイッチ素子２１と第４のスイッチ素子２４がいずれもオンしていることから、１次側回路から２次側回路への電力の伝送が行われる。ここで、図４に示すＬｃｈ’は、出力チョーク６１の１次側回路への影響を等価的に表すインダクタンス成分であり、
Ｌｃｈ’＝ｎ^２・Ｌｃｈ
である。
【００３４】
図５は、図２に示す期間ｃ１における１次側回路の状態を示す等価回路図である。図２に示すように、期間ｃ１は出力信号ＯＵＴ−Ｄが立ち下がってから、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の前半である。換言すれば、第４のスイッチ素子２４がターンオフしてから第３のスイッチ素子２３がターンオンするまでの期間の前半である。
【００３５】
図５に示すように、期間ｃ１においては、出力信号ＯＵＴ−Ａのみがハイレベルであり、他の出力信号はローレベルとなっている。これにより、第１のスイッチ素子２１はオン状態であり、他のスイッチ素子はオフ状態である。この期間は、コンデンサ２３ｃとインダクタ４０、インダクタンス成分Ｌｃｈ’及び１次巻線３１からなる合成インダクタとの間で共振動作が行われるとともに、コンデンサ２４ｃとインダクタ４０、インダクタンス成分Ｌｃｈ’及び１次巻線３１からなる合成インダクタとの間で共振動作が行われる。これによりコンデンサ２３ｃは放電、コンデンサ２４ｃは充電され、コンデンサ２３ｃの電圧が０Ｖとなり、コンデンサ２４ｃの電圧がＶｉｎとなると当該期間は終了する。
【００３６】
図６は、図２に示す期間ｃ２における１次側回路の状態を示す等価回路図である。図２に示すように、期間ｃ２は出力信号ＯＵＴ−Ｄが立ち下がってから、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の後半である。換言すれば、第４のスイッチ素子２４がターンオフしてから第３のスイッチ素子２３がターンオンするまでの期間の後半である。
【００３７】
図６に示すように、期間ｃ２は、第３のスイッチ素子２３が有するボディダイオードを介して、インダクタ４０のエネルギーを回生する期間である。この期間、２次側回路においては、出力チョーク６１の回生動作が開始される。
【００３８】
図７は、図２に示す期間ｄにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ｄは出力信号ＯＵＴ−Ｃが立ち上がってから、出力信号ＯＵＴ−Ａが立ち下がるまでの期間である。換言すれば、第３のスイッチ素子２３がターンオンしてから第１のスイッチ素子２１がターンオフするまでの期間である。
【００３９】
図７に示すように、期間ｄにおいては、出力信号ＯＵＴ−ＡとＯＵＴ−Ｃがいずれもハイレベル、すなわち、第１のスイッチ素子２１と第３のスイッチ素子２３がいずれもオン状態である。この期間は、第１のスイッチ素子２１及び第３のスイッチ素子２３を介して、引き続きインダクタ４０のエネルギーを回生する期間である。
【００４０】
図８は、図２に示す期間ｅにおける１次側回路の状態を示す等価回路図である。図２に示すように、期間ｅは出力信号ＯＵＴ−Ａが立ち下がってから出力信号ＯＵＴ−Ｂが立ち上がるまでの期間である。換言すれば、第１のスイッチ素子２１がターンオフしてから第２のスイッチ素子２２がターンオンするまでの期間である。
【００４１】
図８に示すように、期間ｅにおいては、出力信号ＯＵＴ−Ｃのみがハイレベルであり、他の出力信号はローレベルとなっている。これにより、第３のスイッチ素子２３はオン状態であり、他のスイッチ素子はオフ状態である。この期間は、上述した期間ａと同様、コンデンサ２１ｃとインダクタ４０との間、並びに、コンデンサ２２ｃとインダクタ４０との間で自由共振動作が行われる。
【００４２】
以上が本実施態様にかかるスイッチング電源装置の動作であるが、期間ａから期間ｂへの移行時においては、スイッチング回路２０が有する寄生インダクタンス成分の影響により、サージ電圧が発生しやすくなる。
【００４３】
図９は、サージ電圧発生時における１次側回路の状態を示す等価回路図である。
【００４４】
図９に示すように、期間ａから期間ｂへ移行、すなわち第１のスイッチ素子２１がターンオンすると、第１のスイッチ素子２１に対して並列に接続されたコンデンサ２１ｃより放電電流Ｉａが流れ、同時に、第２のスイッチ素子２２に対して並列に接続されたコンデンサ２２ｃに充電電流Ｉｂが流れる。かかる充電電流Ｉｂは、寄生インダクタンス成分であるインダクタ２５，２６を流れるため、これによりサージ電圧が発生してしまう。
【００４５】
しかしながら、本実施態様においては、より入力コンデンサ１０に近い第１のアームに出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が供給されていることから、サージ電圧の原因となる寄生インダクタンス成分がインダクタ２５，２６のみであり、このためサージ電圧が抑制されるという特徴を有している。すなわち、仮に入力コンデンサ１０から遠い第２のアームに電力伝送開始信号を供給した場合、サージ電圧の原因となる寄生インダクタンス成分がインダクタ２５〜２８となり、より大きなサージ電圧を発生させてしまう。
【００４６】
図１０は、比較例として、第２のアームに電力伝送開始信号を供給した場合のサージ電圧発生時における１次側回路の状態を示す等価回路図である。
【００４７】
図１０に示すように、第２のアームに電力伝送開始信号を供給した場合、第３のスイッチ素子２３がターンオンすると、コンデンサ２３ｃより放電電流Ｉｃが流れ、同時に、コンデンサ２４ｃに充電電流Ｉｄが流れる。かかる充電電流Ｉｄは、寄生インダクタンス成分であるインダクタ２５〜２８を流れるため、これにより、本実施態様に比べ、大きなサージ電圧が発生してしまう。
【００４８】
図１１は、本実施態様において第２のスイッチ素子２２がターンオフする際のソース−ドレイン間電圧の変化を示す波形図であり、図１２は、比較例において第４のスイッチ素子２４がターンオフする際のソース−ドレイン間電圧の変化を示す波形図である。
【００４９】
尚、図１１に示す波形図の測定においては、コンデンサ２１ｃ及びコンデンサ２２ｃの容量をいずれも３３００ｐＦ、コンデンサ２３ｃ及びコンデンサ２４ｃの容量をいずれも１０００ｐＦ、インダクタ４０のインダクタンスを１０μＨ、入力電圧Ｖｉｎを４２０Ｖに設定し、出力電圧Ｖｏが１４．５Ｖ、出力電流Ｉｏが２０Ａとなるように制御を行った。また、図１２に示す波形図の測定においては、コンデンサ２１ｃ及びコンデンサ２２ｃの容量をいずれも１０００ｐＦ、コンデンサ２３ｃ及びコンデンサ２４ｃの容量をいずれも３３００ｐＦ、インダクタ４０のインダクタンスを１０μＨ、入力電圧Ｖｉｎを４２０Ｖに設定し、出力電圧Ｖｏが１４．５Ｖ、出力電流Ｉｏが２０Ａとなるように制御を行った。本実施態様と比較例とでは、第１のアームに供給される出力信号の組と第２のアームに供給される出力信号の組とが逆であることから、図１１と図１２は、同じ機能を有するスイッチ素子を同じ条件で測定した波形図であると言える。
【００５０】
図１１に示すように、本実施態様においては第２のスイッチ素子２２に印加されるピーク電圧が４４２Ｖである一方、図１２に示すように、比較例においては第４のスイッチ素子２４に印加されるピーク電圧が４５８Ｖである。すなわち、本実施態様の方が、スイッチ素子に印加されるピーク電圧が１６Ｖ低いことが分かる。
【００５１】
以上より、本実施態様にかかるスイッチング電源装置においてはサージ電圧が低減されることが分かる。これにより、スイッチング回路２０を構成する各スイッチ素子の破壊が防止されるので、特に耐圧の高い素子を用いる必要がなくなり、コストを低減することが可能となるばかりでなく、装置全体を小型化することが可能となる。また、変換効率を改善することも可能となる。
【００５２】
以上説明したように、本実施態様よれば、スイッチング回路２０を構成する各スイッチ素子に印加されるサージ電圧を低減することが可能となる。
【００５３】
次に、本発明の好ましい他の実施態様にかかるスイッチング電源装置について説明する。
【００５４】
本実施態様は、上記実施態様とともに或いは上記実施態様に代えて適用可能であり、第１乃至第４のスイッチ素子２１〜２４の実際の配置を工夫することによって上述したサージ電圧の低減を図るものである。
【００５５】
図１３は、第１乃至第４のスイッチ素子２１〜２４として用いることができるＦＥＴ８０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【００５６】
図１３に示すように、ＦＥＴ８０は略直方体である外形を有し、その底面（実装面）８１から側面８２に亘って、この順に設けられたソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇを備えている。このような構成を有するＦＥＴ８０は、底面（実装面）８１がプリント基板に接するように載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント基板上に形成された対応する配線パターンに接続することによって使用することができる。
【００５７】
図１４は、４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図１４においてはコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００５８】
図１４に示すように、本実施態様においては、電力伝送開始信号によって制御される第１のアームを構成するＦＥＴ８０の方が、電力伝送終了信号によって制御される第２のアームを構成するＦＥＴ８０よりも入力コンデンサ１０の近傍に実装されている。これによって、第１のアームの高位側端子Ｈ１と入力コンデンサ１０の高位側電極との間の配線、並びに、第１のアームの低位側端子Ｌ１と入力コンデンサ１０の低位側電極との間の配線を短くすることができ、インダクタ２５，２６が有するインダクタンスが低減される。
【００５９】
さらに、本実施態様においては、各アームを構成する２つのＦＥＴ８０の共通接続端子、すなわち、第１のスイッチ素子２１（第３のスイッチ素子２３）を構成するＦＥＴ８０についてはソース端子Ｓ、第２のスイッチ素子２２（第４のスイッチ素子２４）を構成するＦＥＴ８０についてはドレイン端子Ｄよりも、入力コンデンサ１０に接続される端子、すなわち、第１のスイッチ素子２１（第３のスイッチ素子２３）を構成するＦＥＴ８０についてはドレイン端子Ｄ、第２のスイッチ素子２２（第４のスイッチ素子２４）を構成するＦＥＴ８０についてはソース端子Ｓの方が入力コンデンサ１０に近くなるように配置されている。これにより、インダクタ２５，２７を生じさせる配線を短くすることができ、インダクタ２５、２７が有するインダクタンスが低減される。
【００６０】
図１５は、比較例として、各アームを構成する２つのＦＥＴ８０の共通接続端子と入力コンデンサ１０に接続される端子との位置関係を逆にした状態を模式的に示す上面図である。
【００６１】
図１５に示すように、これら端子の位置関係を逆にすると、図１４に示した実施例と比べ、インダクタ２５，２７を生じさせる配線がＥＸだけ長くなり、インダクタ２５，２７のインダクタンスが増大してしまうことが分かる。
【００６２】
図１６は、第１及び第３のスイッチ素子２１，２３の代わりに用いることが好適なＦＥＴ９０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【００６３】
図１６に示すように、ＦＥＴ９０はＦＥＴ８０と実質的に同じ外形を有し、その底面（実装面）９１から側面９２に亘って、この順に設けられたゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄを備えている。このような構成を有するＦＥＴ９０は、ＦＥＴ８０と同様、底面（実装面）９１がプリント基板に接するように載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント基板上に形成された対応する配線パターンに接続することによって使用することができる。
【００６４】
図１７は、２つのＦＥＴ８０と２つのＦＥＴ９０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図１７においてもコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００６５】
図１７に示すように、２つのＦＥＴ８０と２つのＦＥＴ９０を用いた場合、図１４に示した例に比べてインダクタ２５，２７を生じさせる配線をさらに短くすることができるので、インダクタ２５，２７のインダクタンスをいっそう減少させることが可能となる。
【００６６】
図１８は、第１乃至第４のスイッチ素子２１〜２４の代わりに用いることが好適なＦＥＴ８５の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【００６７】
図１８に示すように、ＦＥＴ８５はＦＥＴ８０と実質的に同じ外形を有し、その底面（実装面）８６から側面８７に亘って、この順に設けられたソース端子Ｓ、ゲート端子Ｇ及びドレイン端子Ｄを備えている。すなわち、ゲート端子Ｇがソース端子Ｓとドレイン端子Ｄの間に設けられている。このような構成を有するＦＥＴ８５は、ＦＥＴ８０と同様、底面（実装面）８６がプリント基板に接するように載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント基板上に形成された対応する配線パターンに接続することによって使用することができる。
【００６８】
図１９は、４つのＦＥＴ８５を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図１９においてもコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００６９】
図１９に示すように、ゲート端子Ｇがソース端子Ｓとドレイン端子Ｄの間に設けられてているＦＥＴ８５を用いた場合、図１４に示した例に比べてインダクタ２５，２７を生じさせる配線をさらに短くすることができるので、インダクタ２５，２７のインダクタンスをいっそう減少させることが可能となる。また、図１７に示した例のように複数種類のＦＥＴを用いる必要がないことから、部品コストを削減することが可能となる。
【００７０】
図２０は、４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した他の状態を模式的に示す上面図である。図２０においても、図を見やすくするため、コンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。
【００７１】
図２０に示すように、本例では、図１４に示した配置とは異なり、入力コンデンサ１０が第１のアームを構成する２つのＦＥＴ８０と第２のアームを構成する２つのＦＥＴ８０との間に配置されている。これにより、サージ電圧の原因となるインダクタを全体的に低減させることが可能となる。この場合、入力コンデンサ１０の一端と第１のスイッチ素子２１を構成するＦＥＴ８０のドレイン端子Ｄ及び第３のスイッチ素子２３を構成するＦＥＴ８０のドレイン端子Ｄとの距離が実質的に等しく、且つ、入力コンデンサ１０の他端と第２のスイッチ素子２２を構成するＦＥＴ８０のソース端子Ｓ及び第４のスイッチ素子２４を構成するＦＥＴ８０のソース端子Ｓとの距離が実質的に等しければ、第１のアームと第２のアームを区別する必要は無くなる。したがって、この場合は、電力伝送開始信号をいずれのアームに供給しても構わない。
【００７２】
図２１は、ＦＥＴ８０，９０，１００，１１０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。尚、図を見やすくするため、図２１においてもコンデンサ２１ｃ〜２４ｃを構成する部品は省略されている。ＦＥＴ１００，１１０の構造については、基本的にＦＥＴ８０やＦＥＴ９０と同様であるが、各端子の配列が異なっている。すなわち、ＦＥＴ１００においては、ドレイン端子Ｄ、ソース端子Ｓ及びゲート端子Ｇがこの順で配列されており、ＦＥＴ１１０においては、ゲート端子、ドレイン端子Ｄ及びソース端子Ｓがこの順で配列されている。
【００７３】
図２１に示すように、このようなＦＥＴ８０，９０，１００，１１０を用いた場合、図２０に示した例に比べて、サージ電圧の原因となるインダクタを全体的にいっそう低減させることが可能となる。この場合も、入力コンデンサ１０の一端と第１のスイッチ素子２１を構成するＦＥＴ１００のドレイン端子Ｄ及び第３のスイッチ素子２３を構成するＦＥＴ９０のドレイン端子Ｄとの距離が実質的に等しく、且つ、入力コンデンサ１０の他端と第２のスイッチ素子２２を構成するＦＥＴ１１０のソース端子Ｓ及び第４のスイッチ素子２４を構成するＦＥＴ８０のソース端子Ｓとの距離が実質的に等しければ、第１のアームと第２のアームを区別する必要は無くなるので、電力伝送開始信号をいずれのアームに供給しても構わない。
【００７４】
以上説明したように、本実施態様では、第１乃至第４のスイッチ素子２１〜２４の実際の配置を工夫することによってサージ電圧の低減を図っていることから、スイッチング回路２０を構成する各スイッチ素子として特に耐圧の高い素子を用いる必要がなくなり、コストを低減することが可能となるばかりでなく、装置全体を小型化することが可能となる。また、変換効率を改善することも可能となる。
【００７５】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７６】
例えば、図１に示したスイッチング電源装置においては、整流回路５０を構成する整流素子としてダイオードを用いているが、整流素子としてトランジスタ等を用いることにより同期整流回路を構成しても構わない。
【００７７】
また、図１に示したスイッチング電源装置においては、制御回路７０が２次側回路に属しており、制御回路７０とスイッチング回路２０との間を絶縁回路７１〜７４によって絶縁しているが、制御回路７０と出力回路との間を絶縁することによって、制御回路７０が１次側回路に属するように構成しても構わない。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、スイッチ素子に印加されるサージ電圧が低減されたスイッチング電源装置を提供することが可能となる。また、本発明によれば、スイッチ素子に印加されるサージ電圧を低減することが可能なスイッチング電源装置の制御方法を提供することが可能となる。したがって、特に耐圧の高いスイッチ素子を用いる必要がなくなり、コストを低減することが可能となるばかりでなく、装置全体を小型化することが可能となる。また、変換効率を改善することも可能となる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかるスイッチング電源装置の回路図である。
【図２】制御回路７０によって生成される出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄの波形図である。
【図３】期間ａにおける１次側回路の状態を示す等価回路図である。
【図４】期間ｂにおける１次側回路の状態を示す等価回路図である。
【図５】期間ｃ１における１次側回路の状態を示す等価回路図である。
【図６】期間ｃ２における１次側回路の状態を示す等価回路図である。
【図７】期間ｄにおける１次側回路の状態を示す等価回路図である。
【図８】期間ｅにおける１次側回路の状態を示す等価回路図である。
【図９】サージ電圧発生時における１次側回路の状態を示す実施態様の等価回路図である。
【図１０】サージ電圧発生時における１次側回路の状態を示す比較例の等価回路図である。
【図１１】実施態様において、第２のスイッチ素子２２がターンオフする際のソース−ドレイン間電圧の変化を示す波形図である。
【図１２】比較例において、第４のスイッチ素子２４がターンオフする際のソース−ドレイン間電圧の変化を示す波形図である。
【図１３】ＦＥＴ８０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【図１４】４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【図１５】比較例として、各アームを構成する２つのＦＥＴ８０の共通接続端子と入力コンデンサ１０に接続される端子との位置関係を逆にした状態を模式的に示す上面図である。
【図１６】ＦＥＴ９０の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【図１７】２つのＦＥＴ８０と２つのＦＥＴ９０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【図１８】ＦＥＴ８５の外形を示す略斜視図であり、（ａ）は上面方向からみた図、（ｂ）は底面（実装面）方向から見た図である。
【図１９】４つのＦＥＴ８５を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【図２０】４つのＦＥＴ８０を用いてプリント基板上にスイッチング回路２０を構成した他の状態を模式的に示す上面図である。
【図２１】ＦＥＴ８０，９０，１００，１１０を用いてプリント基板上にスイッチング回路２０を構成した状態を模式的に示す上面図である。
【符号の説明】
１直流入力電源
２，３入力電源端子
４，５出力電源端子
６負荷
１０入力コンデンサ
２０スイッチング回路
２１第１のスイッチ素子
２２第２のスイッチ素子
２３第３のスイッチ素子
２４第４のスイッチ素子
２１ｃ〜２４ｃコンデンサ
２５〜２８インダクタ
３０トランス
３０ａ２次側センタータップ
３１１次巻線
３２，３３２次巻線
４０インダクタ
５０整流回路
５１第１のダイオード
５２第２のダイオード
５０ａ整流出力点
６０平滑回路
６１出力チョーク
６２出力コンデンサ
７０制御回路
７１〜７４絶縁回路
８０，８５，９０，１００，１１０ＦＥＴ
８１，８６，９１底面（実装面）
８２，８７，９２側面
Ｈ１第１のアームの高位側端子
Ｈ２第２のアームの高位側端子
Ｌ１第１のアームの低位側端子
Ｌ２第２のアームの低位側端子
Ｍ１第１のアームの中点
Ｍ２第２のアームの中点
Ｇゲート端子
Ｓソース端子
Ｄドレイン端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a switching power supply and a control method thereof, and more particularly, to a switching power supply using a full bridge circuit and a control method thereof.
[0002]
[Prior art]
Conventionally, a so-called DC / DC converter has been known as a switching power supply device. In a typical DC / DC converter, a DC input is once converted into an AC using a switching circuit, then transformed (step-up or step-down) using a transformer, and further converted into a DC using an output circuit. This makes it possible to obtain a DC output having a voltage different from the input voltage. Here, a so-called full-bridge circuit is generally used as a switching circuit of a switching power supply that requires a large capacity. However, as a driving method capable of reducing switching loss generated in this type of switching circuit, A so-called phase shift control method is known.
[0003]
[Problems to be solved by the invention]
However, in the switching power supply device based on the phase shift control method, there is a problem that a surge voltage is applied to a switch element included in a full bridge circuit with a switching operation.
[0004]
When such a surge voltage is generated, the switching elements constituting the full bridge circuit may be destroyed, so that it is necessary to use a switching element having a high withstand voltage, which may increase the cost or increase the size of the entire device. Had become. In addition, the conversion efficiency is also deteriorated.
[0005]
Accordingly, an object of the present invention is to provide a switching power supply device in which a surge voltage applied to a switch element is reduced.
[0006]
Another object of the present invention is to provide a control method of a switching power supply device capable of reducing a surge voltage applied to a switching element.
[0007]
[Means for Solving the Problems]
An object of the present invention is to provide an input capacitor, a transformer, and a capacitor between the input capacitor and a primary winding of the transformer, wherein the first arm and the first arm are more viewed from the input capacitor than the first arm. A full-bridge type switching circuit having a second arm disposed at a distance, an output circuit connected to a secondary winding of the transformer, and a control circuit for controlling a phase shift of the switching circuit; One arm , A first pair of switch elements including a first switch element and a second switch element; A first capacitor connected in parallel to the first switch element and a second capacitor connected in parallel to the second switch element Wherein the second arm is , A second pair of switch elements including a third switch element and a fourth switch element; A third capacitor connected in parallel to the third switch element and a fourth capacitor connected in parallel to the fourth switch element A switching power supply device provided with the first arm Both the first capacitor and the second capacitor are the third capacitor and the fourth capacitor provided on the second arm. And wherein the control circuit controls the first arm using a power transmission start signal and controls the second arm using a power transmission end signal. This is achieved by a switching power supply device characterized in that:
[0008]
According to the present invention, since the first arm is controlled using the power transmission start signal and the second arm is controlled using the power transmission end signal, the surge voltage is reduced. And further provided on the first arm The first capacitor and the second capacitor are both Provided on the second arm Third and fourth capacitors Since it has a larger capacitance value, it is possible to further reduce the surge voltage. Therefore, destruction of each switch element constituting the switching circuit can be prevented, so that it is not necessary to use an element having a particularly high withstand voltage, and it is possible not only to reduce the cost but also to downsize the entire device. And the conversion efficiency of the switching circuit can be improved.
[0015]
The object of the present invention is also provided between an input capacitor and a transformer, and between the input capacitor and a primary winding of the transformer, the first arm and the first arm being viewed from the input capacitor more than the first arm. A full-bridge type switching circuit having a second arm disposed at a distance from the output terminal, an output circuit connected to a secondary winding of the transformer, and a control circuit for controlling a phase shift of the switching circuit. The first arm , A first pair of switch elements including a first switch element and a second switch element; A first capacitor connected in parallel to the first switch element and a second capacitor connected in parallel to the second switch element; The second arm is , A second pair of switch elements including a third switch element and a fourth switch element; A third capacitor connected in parallel to the third switch element and a fourth capacitor connected in parallel to the fourth switch element A switching power supply device comprising: Both the first capacitor and the second capacitor provided on the first arm have a larger capacitance value than the third capacitor and the fourth capacitor provided on the second arm. Have A method for controlling a switching power supply by a phase shift control method, wherein the first arm is controlled using a power transmission start signal, and the second arm is controlled using a power transmission end signal. This is achieved by a switching power supply control method.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[0017]
FIG. 1 is a circuit diagram of a switching power supply according to a preferred embodiment of the present invention.
[0018]
As shown in FIG. 1, the switching power supply according to the present embodiment generates an output voltage Vo by stepping down an input voltage Vin supplied from a DC input power supply 1 to a pair of input power supply terminals 2 and 3. A device for supplying to a pair of output power terminals 4 and 5, an input capacitor 10 connected to the input power terminals 2 and 3, a full-bridge type switching circuit 20 connected to the input capacitor 10, and a primary winding A transformer 30 having a primary winding 31 and secondary windings 32, 33, an inductor 40 inserted between the switching circuit 20 and the primary winding 31 of the transformer 30, and secondary windings 32, 33 of the transformer 30 are connected. A rectifying circuit 50, a smoothing circuit 60 connected between the rectifying circuit 50 and the pair of output power terminals 4 and 5, a control circuit 70 for controlling the operation of the switching circuit 20, and an insulating circuit. And a 71 to 74. A load 6 is connected between the pair of output power terminals 4 and 5. The rectifier circuit 50 and the smoothing circuit 60 constitute an output circuit.
[0019]
The switching circuit 20 includes a first switch element 21 and a second switch element 22 connected in series between both ends of the input capacitor 10, and a third switch element 23 and a second switch element 23 connected in series between both ends of the input capacitor 10. 4 switching elements 24 and the first to fourth switching elements 21 to 24 are connected in parallel, respectively. Capacitors 21c to 24c, a series body composed of the first and second switch elements 21 and 22 constitutes a first arm of a full bridge circuit, and a series body composed of the third and fourth switch elements 23 and 24. Constitutes the second arm of the full bridge circuit. Various known switch elements can be used as the first to fourth switch elements 21 to 24, but it is preferable to use FETs (field effect transistors).
[0020]
Further, the switching circuit 20 includes inductors 25 to 28, and the inductor 25 is a parasitic inductance component existing in a wiring between the higher terminal H1 of the first arm and the higher electrode of the input capacitor 10. And the inductor 26 is a parasitic inductance component existing in a wiring between the lower terminal L1 of the first arm and the lower electrode of the input capacitor 10. The inductor 27 is a parasitic inductance component present in a wiring between the higher terminal H1 of the first arm and the higher terminal H2 of the second arm, and the inductor 28 is a lower inductance of the first arm. This is a parasitic inductance component existing in the wiring between the terminal L1 and the lower terminal L2 of the second arm. The middle point M1 of the first arm is connected to one end of the primary winding 31 of the transformer 30, and the middle point M2 of the second arm is connected to the primary winding 31 of the transformer 30 via the inductor 40. 31 is connected to the other end.
[0021]
As described above, the transformer 30 includes the primary winding 31 and the secondary windings 32 and 33, and the turn ratio (= primary winding 31: secondary windings 32 and 33) is n: 1. is there.
[0022]
The rectifier circuit 50 includes a first diode 51 connected between one end of the secondary winding 32 of the transformer 30 and the rectification output point 50a, and one end of the secondary winding 33 of the transformer 30 and the rectification output point 50a. And a second diode 52 connected between them.
[0023]
The smoothing circuit 60 includes an output choke 61 connected between the rectified output point 50a and the output power terminal 4 and an output capacitor 62 connected between the pair of output power terminals 4 and 5. The output power terminal 5 is directly connected to the center tap 30a on the secondary side of the transformer 30.
[0024]
The control circuit 70 monitors the output voltage Vo appearing across the output capacitor 62, and controls the operation of the switching circuit 20 based on the output voltage Vo so that the output voltage Vo becomes a predetermined value. The output signals OUT-A to OUT-D are generated according to the method. Further, the insulation circuits 71 to 74 respectively output the output signals OUT-A to OUT-D output from the control circuit 70 while securing the insulation state between the primary circuit and the secondary circuit of the switching power supply device. This is a circuit for supplying to the gates of the first to fourth switch elements 21 to 24, respectively.
[0025]
FIG. 2 is a waveform diagram of the output signals OUT-A to OUT-D generated by the control circuit 70.
[0026]
As shown in FIG. 2, the control circuit 70 alternately sets the output signals OUT-A and OUT-B to the high level with a predetermined dead time interposed therebetween, and similarly, the output signal OUT-C with the predetermined dead time interposed therebetween. And OUT-D are alternately set to the high level. During a period in which both the output signals OUT-A and OUT-D are at a high level, the voltage Vmt of the primary winding 31 of the transformer 30 is in a negative direction, and both the output signals OUT-B and OUT-C are at a high level. Since the voltage Vmt of the primary winding 31 of the transformer 30 is in the positive direction during the level period, power transmission from the primary circuit to the secondary circuit is performed during these periods.
[0027]
The phase difference between the set of signals including the output signals OUT-A and OUT-B and the set of signals including the output signals OUT-C and OUT-D is determined based on the output voltage Vo. More specifically, the lower the current output voltage Vo is lower than a predetermined value, the larger the phase difference is, so that the output signals OUT-A and OUT-D are both at a high level, and , The period during which both the output signals OUT-B and OUT-C are at the high level is lengthened, and the power transmission amount is increased. Conversely, as the current output voltage Vo becomes higher than a predetermined value, the phase difference is reduced so that the output signals OUT-A and OUT-D are both at a high level, and The period during which both OUT-B and OUT-C are at a high level is shortened, and the amount of transmitted power is reduced. Thus, by adjusting the phase difference, the output voltage Vo can be stabilized at a predetermined value.
[0028]
Here, as shown in FIG. 2, the start timing of the period in which the voltage Vmt of the primary winding 31 of the transformer 30 is in the negative direction is defined by the rise of the output signal OUT-A, and the end timing is defined by the output signal OUT-D. It can be seen that it is defined by the falling edge of. Similarly, the start timing of the period in which the voltage Vmt of the primary winding 31 of the transformer 30 is in the positive direction is defined by the rise of the output signal OUT-B, and the end timing is defined by the fall of the output signal OUT-C. I have. Therefore, in this specification, a set of signals including the output signals OUT-A and OUT-B is referred to as a “power transmission start signal”, and a set of signals including the output signals OUT-C and OUT-D is referred to as “power transmission signal”. It may be called "transmission end signal".
[0029]
In this embodiment, the power transmission start signal composed of the output signals OUT-A and OUT-B controls the operation of the first arm, and the power transmission termination signal composed of the output signals OUT-C and OUT-D is controlled by the second signal. It is important to control the operation of the arm. Hereinafter, the significance will be described in detail.
[0030]
FIG. 3 is an equivalent circuit diagram showing a state of the primary side circuit in a period a shown in FIG. As shown in FIG. 2, a period a is a period from when the output signal OUT-B falls to when the output signal OUT-A rises. In other words, this is a period from when the second switch element 22 is turned off to when the first switch element 21 is turned on.
[0031]
As shown in FIG. 3, in the period a, only the output signal OUT-D is at the high level, and the other output signals are at the low level. Thus, the fourth switch element 24 is on, and the other switch elements are off. During this period, free resonance operation is performed between the capacitor 21c and the inductor 40 and between the capacitor 22c and the inductor 40.
[0032]
FIG. 4 is an equivalent circuit diagram showing a state of the primary side circuit in a period b shown in FIG. As shown in FIG. 2, a period b is a period from when the output signal OUT-A rises to when the output signal OUT-D falls. In other words, this is a period from when the first switch element 21 is turned on to when the fourth switch element 24 is turned off.
[0033]
As shown in FIG. 4, in the period a, both the output signals OUT-A and OUT-D are at a high level, that is, both the first switch element 21 and the fourth switch element 24 are on. Thus, power is transmitted from the primary side circuit to the secondary side circuit. Here, Lch ′ shown in FIG. 4 is an inductance component equivalently representing the influence of the output choke 61 on the primary side circuit,
Lch '= n ² ・ Lch
It is.
[0034]
FIG. 5 is an equivalent circuit diagram showing the state of the primary circuit in the period c1 shown in FIG. As shown in FIG. 2, the period c1 is the first half of the period from when the output signal OUT-D falls to when the output signal OUT-C rises. In other words, this is the first half of the period from when the fourth switch element 24 is turned off to when the third switch element 23 is turned on.
[0035]
As shown in FIG. 5, in the period c1, only the output signal OUT-A is at the high level, and the other output signals are at the low level. Thus, the first switch element 21 is on, and the other switch elements are off. During this period, a resonance operation is performed between the capacitor 23c, the inductor 40, the inductance component Lch ′, and the combined inductor including the primary winding 31, and the capacitor 24c, the inductor 40, the inductance component Lch ′, and the primary winding 31. A resonance operation is performed between the combined inductor and the composite inductor. As a result, the capacitor 23c is discharged and the capacitor 24c is charged. When the voltage of the capacitor 23c becomes 0 V and the voltage of the capacitor 24c becomes Vin, the period ends.
[0036]
FIG. 6 is an equivalent circuit diagram showing a state of the primary circuit in a period c2 shown in FIG. As shown in FIG. 2, the period c2 is the latter half of the period from when the output signal OUT-D falls to when the output signal OUT-C rises. In other words, this is the latter half of the period from when the fourth switch element 24 is turned off to when the third switch element 23 is turned on.
[0037]
As shown in FIG. 6, the period c2 is a period in which the energy of the inductor 40 is regenerated through the body diode of the third switch element 23. During this period, the regenerative operation of the output choke 61 is started in the secondary circuit.
[0038]
FIG. 7 is an equivalent circuit diagram showing a state of the primary side circuit in a period d shown in FIG. As shown in FIG. 2, a period d is a period from when the output signal OUT-C rises to when the output signal OUT-A falls. In other words, this is a period from when the third switch element 23 is turned on to when the first switch element 21 is turned off.
[0039]
As shown in FIG. 7, in the period d, both the output signals OUT-A and OUT-C are at the high level, that is, both the first switch element 21 and the third switch element 23 are in the on state. This period is a period in which the energy of the inductor 40 is continuously regenerated through the first switch element 21 and the third switch element 23.
[0040]
FIG. 8 is an equivalent circuit diagram showing the state of the primary circuit in the period e shown in FIG. As shown in FIG. 2, a period e is a period from when the output signal OUT-A falls to when the output signal OUT-B rises. In other words, this is a period from when the first switch element 21 is turned off to when the second switch element 22 is turned on.
[0041]
As shown in FIG. 8, in the period e, only the output signal OUT-C is at the high level, and the other output signals are at the low level. Thus, the third switch element 23 is on, and the other switch elements are off. During this period, the free resonance operation is performed between the capacitor 21c and the inductor 40 and between the capacitor 22c and the inductor 40 as in the period a described above.
[0042]
The above is the operation of the switching power supply according to the present embodiment. At the transition from the period a to the period b, a surge voltage is likely to be generated due to the influence of the parasitic inductance component of the switching circuit 20.
[0043]
FIG. 9 is an equivalent circuit diagram showing the state of the primary circuit when a surge voltage occurs.
[0044]
As shown in FIG. 9, when the transition from the period a to the period b, that is, when the first switch element 21 is turned on, the discharge current Ia flows from the capacitor 21c connected in parallel to the first switch element 21, and at the same time, , The charging current Ib flows through the capacitor 22c connected in parallel with the second switch element 22. The charging current Ib flows through the inductors 25 and 26, which are parasitic inductance components, so that a surge voltage is generated.
[0045]
However, in the present embodiment, since the power transmission start signal including the output signals OUT-A and OUT-B is supplied to the first arm closer to the input capacitor 10, the parasitic inductance causing the surge voltage is generated. The components are only the inductors 25 and 26, and thus have a feature that the surge voltage is suppressed. That is, if the power transfer start signal is supplied to the second arm far from the input capacitor 10, the parasitic inductance component that causes the surge voltage is the inductors 25 to 28, and a larger surge voltage is generated.
[0046]
FIG. 10 is an equivalent circuit diagram showing, as a comparative example, a state of the primary side circuit when a surge voltage occurs when a power transmission start signal is supplied to the second arm.
[0047]
As shown in FIG. 10, when the power transmission start signal is supplied to the second arm, when the third switch element 23 is turned on, the discharge current Ic flows from the capacitor 23c, and at the same time, the charging current Id flows to the capacitor 24c. . Since such a charging current Id flows through the inductors 25 to 28, which are parasitic inductance components, a large surge voltage is generated as compared with the present embodiment.
[0048]
FIG. 11 is a waveform diagram showing a change in the source-drain voltage when the second switch element 22 is turned off in the present embodiment. FIG. 12 is a waveform diagram showing a case where the fourth switch element 24 is turned off in the comparative example. 5 is a waveform chart showing a change in a source-drain voltage of FIG.
[0049]
In the measurement of the waveform diagram shown in FIG. 11, the capacitance of each of the capacitors 21c and 22c is 3300 pF, the capacitance of each of the capacitors 23c and 24c is 1000 pF, the inductance of the inductor 40 is 10 μH, and the input voltage Vin is 420 V. The control was performed so that the output voltage Vo was 14.5 V and the output current Io was 20 A. In the measurement of the waveform diagram shown in FIG. 12, the capacitance of each of the capacitors 21c and 22c is 1000 pF, the capacitance of each of the capacitors 23c and 24c is 3300 pF, the inductance of the inductor 40 is 10 μH, and the input voltage Vin is 420 V. The control was performed so that the output voltage Vo was 14.5 V and the output current Io was 20 A. Since the set of output signals supplied to the first arm and the set of output signals supplied to the second arm are opposite between the present embodiment and the comparative example, FIG. 11 and FIG. It can be said that this is a waveform diagram obtained by measuring a switch element having a function under the same conditions.
[0050]
As shown in FIG. 11, in this embodiment, the peak voltage applied to the second switch element 22 is 442 V, while in the comparative example, as shown in FIG. The peak voltage is 458V. That is, it is understood that the peak voltage applied to the switch element is lower by 16 V in this embodiment.
[0051]
From the above, it can be understood that the surge voltage is reduced in the switching power supply according to the present embodiment. This prevents each switching element constituting the switching circuit 20 from being destroyed, so that it is not necessary to use an element having a particularly high withstand voltage, so that it is possible not only to reduce the cost but also to reduce the size of the entire device. It becomes possible. In addition, the conversion efficiency can be improved.
[0052]
As described above, according to the present embodiment, it is possible to reduce the surge voltage applied to each switch element included in the switching circuit 20.
[0053]
Next, a switching power supply according to another preferred embodiment of the present invention will be described.
[0054]
This embodiment can be applied together with or in place of the above embodiment, and aims to reduce the above-mentioned surge voltage by devising the actual arrangement of the first to fourth switch elements 21 to 24. It is.
[0055]
FIGS. 13A and 13B are schematic perspective views showing the outer shape of an FET 80 that can be used as the first to fourth switch elements 21 to 24, wherein FIG. 13A is a diagram viewed from the top, and FIG. 13B is a bottom (mounting surface). It is the figure seen from the direction.
[0056]
As shown in FIG. 13, the FET 80 has a substantially rectangular parallelepiped outer shape, and includes a source terminal S, a drain terminal D, and a gate terminal G provided in this order from a bottom surface (mounting surface) 81 to a side surface 82. ing. The FET 80 having such a configuration is mounted such that the bottom surface (mounting surface) 81 is in contact with the printed board, and the source terminal S, the drain terminal D, and the gate terminal G are formed on the printed board using solder or the like. Can be used by connecting to the corresponding wiring pattern.
[0057]
FIG. 14 is a top view schematically showing a state in which the switching circuit 20 is formed on a printed circuit board using four FETs 80. In FIG. 14, components constituting the capacitors 21c to 24c are omitted for the sake of clarity.
[0058]
As shown in FIG. 14, in the present embodiment, the FET 80 constituting the first arm controlled by the power transmission start signal is better than the FET 80 constituting the second arm controlled by the power transmission end signal. Are also mounted near the input capacitor 10. Thereby, the wiring between the higher terminal H1 of the first arm and the higher electrode of the input capacitor 10 and the wiring between the lower terminal L1 of the first arm and the lower electrode of the input capacitor 10 are provided. Can be shortened, and the inductance of the inductors 25 and 26 is reduced.
[0059]
Furthermore, in this embodiment, the source terminal S and the second connection terminal of the common connection terminal of the two FETs 80 constituting each arm, that is, the FET 80 constituting the first switch element 21 (third switch element 23). Regarding the FET 80 constituting the switch element 22 (fourth switch element 24), the terminal connected to the input capacitor 10 rather than the drain terminal D, that is, the first switch element 21 (third switch element 23) is formed. The drain terminal D is arranged for the FET 80, and the source terminal S is arranged closer to the input capacitor 10 for the FET 80 constituting the second switch element 22 (fourth switch element 24). This makes it possible to reduce the length of the wiring that causes the inductors 25 and 27, and reduces the inductance of the inductors 25 and 27.
[0060]
FIG. 15 is a top view schematically showing, as a comparative example, a state in which the positional relationship between the common connection terminal of the two FETs 80 constituting each arm and the terminal connected to the input capacitor 10 is reversed.
[0061]
As shown in FIG. 15, when the positional relationship between these terminals is reversed, the wiring for forming the inductors 25 and 27 becomes longer by EX compared to the embodiment shown in FIG. 14, and the inductance of the inductors 25 and 27 increases. You can see that
[0062]
FIGS. 16A and 16B are schematic perspective views showing the outer shape of the FET 90 which is preferably used in place of the first and third switch elements 21 and 23. FIG. 16A is a diagram viewed from the top, and FIG. FIG. 3 is a diagram viewed from a (mounting surface) direction.
[0063]
As shown in FIG. 16, the FET 90 has substantially the same outer shape as the FET 80, and has a gate terminal G, a source terminal S, and a drain terminal D provided in this order from the bottom surface (mounting surface) 91 to the side surface 92. It has. Like the FET 80, the FET 90 having such a configuration is mounted so that the bottom surface (mounting surface) 91 is in contact with the printed board, and the source terminal S, the drain terminal D, and the gate terminal G are connected to the printed board using solder or the like. It can be used by connecting to the corresponding wiring pattern formed above.
[0064]
FIG. 17 is a top view schematically showing a state in which the switching circuit 20 is formed on a printed board using two FETs 80 and two FETs 90. In FIG. 17, components constituting the capacitors 21c to 24c are omitted for easy viewing.
[0065]
As shown in FIG. 17, when two FETs 80 and two FETs 90 are used, the wiring for generating the inductors 25 and 27 can be further shortened as compared with the example shown in FIG. The inductance can be further reduced.
[0066]
FIGS. 18A and 18B are schematic perspective views showing the outer shape of the FET 85 which is preferably used instead of the first to fourth switch elements 21 to 24, wherein FIG. FIG. 3 is a diagram viewed from a (mounting surface) direction.
[0067]
As shown in FIG. 18, the FET 85 has substantially the same outer shape as the FET 80, and has a source terminal S, a gate terminal G, and a drain terminal D provided in this order from a bottom surface (mounting surface) 86 to a side surface 87. It has. That is, the gate terminal G is provided between the source terminal S and the drain terminal D. The FET 85 having such a configuration is mounted such that the bottom surface (mounting surface) 86 is in contact with the printed circuit board, and the source terminal S, the drain terminal D, and the gate terminal G are connected to the printed circuit board using solder or the like. It can be used by connecting to the corresponding wiring pattern formed above.
[0068]
FIG. 19 is a top view schematically showing a state in which the switching circuit 20 is formed on a printed board using four FETs 85. Note that, in FIG. 19, components constituting the capacitors 21c to 24c are omitted for easy viewing of the drawing.
[0069]
As shown in FIG. 19, when the FET 85 in which the gate terminal G is provided between the source terminal S and the drain terminal D is used, compared to the example shown in FIG. Since the length can be further reduced, the inductance of the inductors 25 and 27 can be further reduced. Further, since there is no need to use a plurality of types of FETs as in the example shown in FIG. 17, the component cost can be reduced.
[0070]
FIG. 20 is a top view schematically showing another state in which the switching circuit 20 is formed on a printed circuit board using four FETs 80. Also in FIG. 20, components making up the capacitors 21c to 24c are omitted to make the drawing easier to see.
[0071]
As shown in FIG. 20, in this example, unlike the arrangement shown in FIG. 14, the input capacitor 10 is provided between two FETs 80 constituting the first arm and two FETs 80 constituting the second arm. Are located. As a result, it is possible to reduce the number of inductors that cause surge voltage as a whole. In this case, the distance between one end of the input capacitor 10 and the drain terminal D of the FET 80 constituting the first switch element 21 and the drain terminal D of the FET 80 constituting the third switch element 23 are substantially equal, and If the distance between the other end of the capacitor 10 and the source terminal S of the FET 80 constituting the second switch element 22 and the source terminal S of the FET 80 constituting the fourth switch element 24 are substantially equal, the first arm There is no need to distinguish the second arm. Therefore, in this case, the power transmission start signal may be supplied to any of the arms.
[0072]
FIG. 21 is a top view schematically illustrating a state in which the switching circuit 20 is formed on a printed circuit board using the FETs 80, 90, 100, and 110. Note that, for the sake of easy understanding of the drawing, the components making up the capacitors 21c to 24c are also omitted in FIG. The structures of the FETs 100 and 110 are basically the same as the FETs 80 and 90, but the arrangement of the terminals is different. That is, in the FET 100, the drain terminal D, the source terminal S, and the gate terminal G are arranged in this order, and in the FET 110, the gate terminal, the drain terminal D, and the source terminal S are arranged in this order.
[0073]
As shown in FIG. 21, when such FETs 80, 90, 100, and 110 are used, it is possible to further reduce the inductor causing the surge voltage as a whole as compared with the example shown in FIG. Become. Also in this case, the distance between one end of the input capacitor 10 and the drain terminal D of the FET 100 forming the first switch element 21 and the drain terminal D of the FET 90 forming the third switch element 23 are substantially equal, and If the distance between the other end of the input capacitor 10 and the source terminal S of the FET 110 forming the second switch element 22 and the source terminal S of the FET 80 forming the fourth switch element 24 are substantially equal, the first arm Since it is no longer necessary to distinguish between the first and second arms, the power transmission start signal may be supplied to either arm.
[0074]
As described above, in this embodiment, since the surge voltage is reduced by devising the actual arrangement of the first to fourth switch elements 21 to 24, each switch constituting the switching circuit 20 is provided. It is not necessary to use an element having a particularly high withstand voltage as an element, so that not only can the cost be reduced, but also the size of the entire device can be reduced. In addition, the conversion efficiency can be improved.
[0075]
The present invention is not limited to the above embodiments, and various changes can be made within the scope of the invention described in the claims, and these are also included in the scope of the present invention. Needless to say.
[0076]
For example, in the switching power supply device illustrated in FIG. 1, a diode is used as a rectifying element included in the rectifying circuit 50. However, a synchronous rectifying circuit may be configured by using a transistor or the like as the rectifying element.
[0077]
In the switching power supply device shown in FIG. 1, the control circuit 70 belongs to the secondary circuit, and the control circuit 70 and the switching circuit 20 are insulated from each other by the insulating circuits 71 to 74. The control circuit 70 may be configured to belong to the primary side circuit by insulating the circuit 70 from the output circuit.
[0078]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a switching power supply device in which a surge voltage applied to a switch element is reduced. Further, according to the present invention, it is possible to provide a switching power supply control method capable of reducing a surge voltage applied to a switch element. Therefore, it is not necessary to use a switch element having a particularly high withstand voltage, so that not only the cost can be reduced, but also the size of the entire device can be reduced. In addition, the conversion efficiency can be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a switching power supply according to a preferred embodiment of the present invention.
FIG. 2 is a waveform diagram of output signals OUT-A to OUT-D generated by a control circuit 70;
FIG. 3 is an equivalent circuit diagram showing a state of a primary circuit in a period a.
FIG. 4 is an equivalent circuit diagram showing a state of a primary circuit in a period b.
FIG. 5 is an equivalent circuit diagram showing a state of a primary circuit in a period c1.
FIG. 6 is an equivalent circuit diagram showing a state of a primary circuit in a period c2.
FIG. 7 is an equivalent circuit diagram showing a state of a primary circuit in a period d.
FIG. 8 is an equivalent circuit diagram showing a state of a primary circuit in a period e.
FIG. 9 is an equivalent circuit diagram of the embodiment showing a state of the primary circuit when a surge voltage occurs.
FIG. 10 is an equivalent circuit diagram of a comparative example showing a state of a primary side circuit when a surge voltage occurs.
FIG. 11 is a waveform diagram showing a change in a source-drain voltage when a second switch element 22 is turned off in the embodiment.
FIG. 12 is a waveform diagram showing a change in a source-drain voltage when a fourth switch element 24 is turned off in a comparative example.
FIGS. 13A and 13B are schematic perspective views showing the outer shape of the FET 80, wherein FIG. 13A is a view as viewed from the top, and FIG. 13B is a view as viewed from the bottom (mounting surface).
FIG. 14 is a top view schematically showing a state in which a switching circuit 20 is formed on a printed circuit board using four FETs 80.
FIG. 15 is a top view schematically showing, as a comparative example, a state in which a positional relationship between a common connection terminal of two FETs 80 constituting each arm and a terminal connected to the input capacitor 10 is reversed.
FIGS. 16A and 16B are schematic perspective views showing the outer shape of the FET 90, wherein FIG. 16A is a view as viewed from the top, and FIG. 16B is a view as viewed from the bottom (mounting surface).
FIG. 17 is a top view schematically showing a state in which a switching circuit 20 is formed on a printed circuit board using two FETs 80 and two FETs 90.
FIGS. 18A and 18B are schematic perspective views showing the outer shape of the FET 85, wherein FIG. 18A is a view as seen from the top, and FIG. 18B is a view as seen from the bottom (mounting surface).
FIG. 19 is a top view schematically showing a state in which a switching circuit 20 is formed on a printed circuit board using four FETs 85.
20 is a top view schematically showing another state in which the switching circuit 20 is formed on a printed circuit board using four FETs 80. FIG.
FIG. 21 is a top view schematically showing a state in which a switching circuit 20 is formed on a printed circuit board using FETs 80, 90, 100, and 110.
[Explanation of symbols]
1 DC input power supply
2, 3 input power terminals
4,5 output power terminals
6 Load
10 Input capacitor
20 Switching circuit
21 First switch element
22 Second switch element
23 Third switch element
24 Fourth switch element
21c-24c capacitor
25-28 Inductor
30 transformer
30a Secondary side center tap
31 Primary winding
32,33 secondary winding
40 inductor
50 rectifier circuit
51 First diode
52 Second diode
50a Rectification output point
60 smoothing circuit
61 Output choke
62 output capacitor
70 control circuit
71-74 Insulation circuit
80, 85, 90, 100, 110 FET
81, 86, 91 Bottom (mounting surface)
82, 87, 92 side view
H1 High side terminal of the first arm
H2 High side terminal of the second arm
L1 Lower terminal of the first arm
L2 Low side terminal of the second arm
M1 Midpoint of first arm
M2 Midpoint of second arm
G Gate terminal
S source terminal
D Drain terminal

Claims

An input capacitor, a transformer, and a second arm provided between the input capacitor and the primary winding of the transformer, the second arm being located farther from the input capacitor than the first arm and the first arm. A full-bridge type switching circuit having an arm, an output circuit connected to a secondary winding of the transformer, and a control circuit for controlling a phase shift of the switching circuit, wherein the first arm has a first arm. A first pair of switch elements including a switch element and a second switch element, a first capacitor connected in parallel to the first switch element, and a second capacitor connected in parallel to the second switch element. wherein the second arm includes a second pair of switching elements and a third switching element and the fourth switching element, parallel to said third switching element A switching power supply comprising a fourth capacitor connected in parallel to the third capacitor and the fourth switching element connected, first capacitor provided on said first arm and said second Each of the capacitors has a larger capacitance value than the third capacitor and the fourth capacitor provided in the second arm, and the control circuit uses the power transmission start signal to A switching power supply device configured to control one arm and control the second arm by using a power transmission end signal.

An input capacitor, a transformer, and a second arm provided between the input capacitor and the primary winding of the transformer, the second arm being located farther from the input capacitor than the first arm and the first arm. A full-bridge type switching circuit having an arm, an output circuit connected to a secondary winding of the transformer, and a control circuit for controlling a phase shift of the switching circuit, wherein the first arm has a first arm. A first pair of switch elements including a switch element and a second switch element, a first capacitor connected in parallel to the first switch element, and a second capacitor connected in parallel to the second switch element. wherein the second arm includes a second pair of switching elements and a third switching element and the fourth switching element, parallel to said third switching element A switching power supply comprising a fourth capacitor connected in parallel to the third capacitor and the fourth switching element connected, said provided first arm first capacitor and the second A method of controlling a switching power supply device having a larger capacitance value than the third capacitor and the fourth capacitor provided in the second arm by a phase shift control method , wherein each of the two capacitors is provided in the second arm. Controlling the first arm using a power transmission start signal, and controlling the second arm using a power transmission end signal.