JP3604253B2

JP3604253B2 - 半導体記憶装置

Info

Publication number: JP3604253B2
Application number: JP07099997A
Authority: JP
Inventors: 隆川久保; 賢也佐野; 直子梁瀬; 和秀阿部; 周一小松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 2004-12-22
Anticipated expiration: 2017-03-25
Also published as: JPH10270651A

Description

【０００１】
【発明の属する技術分野】
本発明は、ペロブスカイト型結晶構造などを有する誘電性材料からなる誘電体膜を具備した薄膜キャパシタを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
最近、記憶媒体として強誘電体薄膜を用いた記憶装置（強誘電体メモリ）の開発が行われており、一部にはすでに実用化されている。強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われない、しかも膜厚が十分薄い場合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能であるなどの特徴を持つ。また、１ビットのメモリセルを一つのトランジスタと一つの強誘電体キャパシタで作成することができるため、大容量化にも適している。
【０００３】
強誘電体メモリに適した強誘電体薄膜には、残留分極が大きいこと、残留分極の温度依存性が小さいこと、残留分極の長時間保持が可能であること（リテンション）などが必要である。
【０００４】
現在、強誘電体材料としては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴは、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほぼ１：１のモル比で固溶したものが自発分極が大きく、低い電界でも反転することができ、記憶媒体として優れていると考えられている。ＰＺＴは、強誘電体相と常誘電体層の転移温度（キュリー温度）が３００℃以上と比較的高いため、通常の電子回路が使用される温度範囲（１２０℃以下）では、記憶された内容が熱によって失われる心配は少ない。
【０００５】
しかしながら、ＰＺＴの良質な薄膜は作成が難しいことが知られている。第一に、ＰＺＴの主成分である鉛は５００℃以上で蒸発しやすく、そのため組成の正確な制御が難しい。第二に、ＰＺＴがペロブスカイト型結晶構造を形成したときにはじめて強誘電性が現れるが、このペロブスカイト型結晶を持つＰＺＴは得るのが難しく、パイロクロアと呼ばれる結晶構造のほうが容易に得られるという問題がある。また、シリコンデバイスに応用した場合には、主成分である鉛のシリコン中への拡散を防ぐことが難しいという問題もある。
【０００６】
ＰＺＴ以外ではチタン酸バリウム（ＢａＴｉＯ_３）が代表的な強誘電体として知られている。チタン酸バリウムはＰＺＴと同じくペロブスカイト型結晶を持ち、キュリー温度は約１２０℃であることが知られている。Ｐｂと比べるとＢａは蒸発しにくいので、チタン酸バリウムの薄膜作成においては、組成の制御が比較的容易である。また、チタン酸バリウムが結晶化した場合は、ペロブスカイト型以外の結晶構造をとることはほとんどない。
【０００７】
これらの長所にもかかわらず、チタン酸バリウムの薄膜キャパシタが強誘電体メモリの記憶媒体としてさほど検討されていない理由として、ＰＺＴと比べて残留分極が小さく、しかも残留分極の温度依存性が大きいことが挙げられる。この原因は、チタン酸バリウムのキュリー温度が低い（１２０℃）ことにあり、このため強誘電体メモリを作成した場合、１００℃以上の高温にさらされた場合に記憶内容が失われる恐れがあるばかりではなく、通常電子回路が使用される温度範囲（８５℃以下）でも残留分極の温度依存性が大きく、動作が不安定である。したがって、チタン酸バリウムからなる強誘電体薄膜を使用した薄膜キャパシタは、強誘電体メモリの記憶媒体としての用途に適さないと考えられていた。
【０００８】
【発明が解決しようとする課題】
本発明者らは、新しい強誘電体薄膜として、下部電極（例えばルテニウム酸ストロンチウム（ＳｒＲｕＯ_３、以下ＳＲＯと呼ぶ。）の（１００）面）の格子定数に比較的近くやや大きな格子定数を持つ誘電材料（例えば、Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３）を選択し、かつまたＲＦマグネトロン・スパッタ法という成膜過程でミスフィット転位が比較的入りにくい成膜方法を採用して、分極軸であるｃ軸方向にエピタキシャル成長させることにより、膜厚２００ｎｍ以上の比較的厚い膜厚をもつ薄膜においても、エピタキシャル効果により本来の誘電体の格子定数よりも膜厚方向（ｃ軸）に格子定数が伸び、面内方向（ａ軸）の格子定数が縮んだ状態を保つことができることを見いだした。
【０００９】
その結果、強誘電キュリー温度を高温側にシフトさせ、室温領域で大きな残留分極を示し、かつ８５℃程度まで温度を上げても十分大きな残留分極を保持できる強誘電体薄膜が実現可能であることを確認している。
【００１０】
例えば、下部電極として導電性ペロブスカイト結晶であるＳＲＯ（格子定数ａ：０．３９３）を使用し、誘電体としてチタン酸バリウムストロンチウム（Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３、以下ＢＳＴと呼ぶ。組成領域０．３０≦ｘ≦０．９０。）を用いることにより、本来室温では強誘電性を示さないはずの組成領域（ｘ≦０．７）でも強誘電性が発現し、またもともと室温で強誘電性を示す組成領域（ｘ＞０．７）においては、本来室温以上にあるキュリー温度がさらに上昇するという、実用上好ましい強誘電体特性を実現できることを実験的に確認している。
【００１１】
このエピタキシャル成長させた強誘電体薄膜を使用した薄膜キャパシタを用いて、不揮発性の半導体メモリを構成することができる。エピタキシャル薄膜キャパシタは，以下に述べるような種々の構造で作成することが可能である。
（１）トランジスタの電極上に、選択エピタキシャル成長ないしは固相エピタキシャル成長により単結晶Ｓｉプラグを作製し、その上にエピタキシャル薄膜キャパシタを作成する方法（特願平７−０８２０９１）。
（２）トランジスタを覆う層間絶縁膜上に、一端がＳｉ基板に接しているシード部分からの成長による単結晶ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）層を作製し、その上にエピタキシャル薄膜キャパシタを作成し、予めＳＯＩ層の下に形成したコンタクトプラグによりトランジスタの電極の一つとキャパシタを接続する方法（特願Ｈ７−２２５０９）。
（３）トランジスタを覆う層間絶縁膜上に、グラフォエピタキシー法により単結晶Ｓｉ層を作製し、その上にエピタキシャル薄膜キャパシタを作成し、さらにコンタクトプラグを形成してトランジスタの電極の一つとキャパシタの電極の一つを接続する方法（特願平７−２２５０９）。
（４）Ｓｉ基板上にエピタキシャル薄膜キャパシタを作製し、別個に並置して作製したトランジスタの電極と配線により接続する方法（特願平８−０３４８６７）。
【００１２】
このうち、（１）の方法はトランジスタの直上に積層して薄膜キャパシタを作製することができるため構造上は最も高集積化には適するが、単結晶Ｓｉプラグを作製する工程のプロセスウィンドが狭く、一つのメモリデバイスの中に数十メガ個以上の数のプラグを作製する歩留まりを考慮すると、クリアすべき技術課題が大きい。
【００１３】
また（２）および（３）の方法は、キャパシタを作製する土台となる単結晶Ｓｉ層の作製に、それぞれＳＯＩ法およびグラフォエピタキシャル法を採用しているが、どちらも再溶融・凝固などの高温の熱処理過程を含み、技術的に確立された方法であるとはいえず、やはりクリアすべき技術課題が大きい。
【００１４】
また（４）の方法は、技術的な問題は少ないが、キャパシタとトランジスタをＳｉ基板上に別個に並置して作るためにスペース効率が悪くなり、高集積化したメモリ素子を作るのが困難であるという別の問題点がある。
【００１５】
なお、以上の説明では強誘電性を有する誘電体薄膜について述べたが、高誘電率を有する常誘電性の誘電体薄膜についても同様な問題がある。
本発明は、エピタキシャル効果を利用して強誘電性を発現した誘電体薄膜、あるいはエピタキシャル効果により強誘電性又は常誘電性が強化された誘電体薄膜を使用した半導体メモリにおいて、作成方法が容易で、かつ比較的高集積化が可能なキャパシタセルを提供するためになされたものである。
【００１６】
【課題を解決するための手段】
前述した問題を解決するために本発明は、半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリックス状に配列したメモリセルアレイを有する半導体記憶装置であって、前記トランジスタのゲート電極配線の側部及び上部には該ゲート電極配線を覆うように絶縁膜が形成され、前記トランジスタのソースあるいはドレイン電極上に、前記トランジスタのゲート電極配線側部の前記絶縁膜上から、該ゲート電極配線に隣接して配設されたゲート電極配線側部の前記絶縁膜上へかけて、連続して形成された前記キャパシタの下部電極層と、この下部電極層上に設けられた前記キャパシタの誘電体膜と、この誘電体膜上に設けられた前記キャパシタの上部電極層とを有し、前記下部電極層及び前記誘電体膜は、少なくとも前記ソースあるいはドレイン電極上において、前記ソースあるいはドレイン電極の結晶方位を引き継いでエピタキシャル成長若しくは配向成長していることを特徴とする半導体記憶装置を提供する。
【００１７】
かかる発明において、以下の態様が好ましい。
（１）前記ソースあるいはドレイン電極と前記下部電極層との間にはバリア金属層が形成され、このバリア金属層は、前記ソースあるいはドレイン電極の結晶方位を引き継いでエピタキシャル成長ないしは配向成長していること。
【００１８】
（２）前記キャパシタの上部電極層が、前記ソースあるいはドレイン電極上においてエピタキシャル成長若しくは配向成長している前記誘電体膜の部分にのみ接していること。
【００１９】
（３）前記上部電極層が前記誘電体膜と接する部分以外の領域に、前記上部電極層と前記下部電極層との間を埋めるように、前記誘電体膜とは別に埋め込み絶縁膜が形成されていること。
【００２０】
【課題を解決するための手段】
前述した問題を解決するために本発明は、半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリックス状に配列したメモリセルアレイを有する半導体記憶装置であって、前記トランジスタのゲート電極配線の側部及び上部には該ゲート電極配線を覆うように絶縁膜が形成され、前記トランジスタのソースあるいはドレイン電極上に、前記トランジスタのゲート電極配線側部の前記絶縁膜上から、該ゲート電極配線に隣接して配設されたゲート電極配線側部の前記絶縁膜上へかけて、連続して形成された前記キャパシタの下部電極層と、この下部電極層上に設けられた前記キャパシタの誘電体膜と、この誘電体膜上に設けられた前記キャパシタの上部電極層とを有し、前記下部電極層及び前記誘電体膜は、少なくとも前記ソースあるいはドレイン電極上において、前記ソースあるいはドレイン電極の結晶方位を引き継いでエピタキシャル成長若しくは配向成長しており、かつ前記キャパシタの上部電極層が、前記ソースあるいはドレイン電極上においてエピタキシャル成長若しくは配向成長している前記誘電体膜の部分にのみ接していることを特徴とする半導体記憶装置の製造方法を提供する。
【００２１】
（６）前記誘電体膜の本来のキュリー温度が２００℃以下であることを特徴とする請求項１乃至６記載の半導体記憶装置。
上記した本発明においては以下に示す有利な作用効果がある。
【００２２】
すなわち，従来の強誘電体膜として使用されている低融点の鉛を含むＰｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）や，ビスマスを含むＳｒＢｉ_２Ｔａ_２Ｏ _９（ＳＢＴ）では、Ｓｉ基板中への拡散の問題が厳しいために，トランジスタから遠く離して形成する必要があった。しかしながら、本発明にかかるエピタキシャルＢＳＴ誘電体膜を使用したキャパシタにおいては、低融点金属を含まず拡散速度が遅いことと、粒界を持たずにバリア性の高いエピタキシャル成長したバリアメタルを使用することが可能になったために、トランジスタの１つの電極ないしはその延長のＳｉ電極の上に直接強誘電体キャパシタや高誘電率のキャパシタを形成することが初めて可能になった。
【００２３】
この発明によって、例えば前述の従来例（１）に比較して選択エピタキシャルＣＶＤ成長法などによる単結晶Ｓｉプラグが不要になり、単にスパッタ法によりバリアメタル、下部電極、誘電体膜などをコンフォーマルにエピタキシャル成長させればよいため、技術的にはるかに容易になる。
【００２４】
また、トランジスタの一つの電極ないしはその延長上に形成された、絶縁膜に開けられたコンタクトホール内に、スパッタ法によってコンフォーマルなエピタキシャル成長によりキャパシタを形成するためには、コンタクトホールの高さに比べて幅が十分に広く、アスペクト比が０．５以下であることが望ましい。
【００２５】
また，前記コンタクトホール内の底面のＳｉ基板に接して形成されたキャパシタの部分がエピタキシャル成長して強誘電性を持ち，一方コンタクトホール内の側面の絶縁膜に接して形成されたキャパシタの部分は常誘電性であるか弱い強誘電性であるため、キャパシタの上部電極は誘電体膜の基板に対向した部分、若しくは配向成長している部分にのみ接していることが望ましい。
【００２６】
また、誘電体固有のキュリー温度を２００℃以下と規定した理由は、キュリー温度が２００℃以上と高いものは、ペロブスカイト結晶を構成する元素に低融点金属である鉛かビスマスを含むため、これらの誘電体は本発明のプロセスに適さないためである。
【００２７】
本発明によれば、シリコンプロセスに適合するのに困難な低融点金属である鉛やビスマスを含むことを避け、エピタキシャル成長時に導入される歪により誘起された強誘電体膜を、トランジスタの一つの電極ないしはその延長上に容易に形成することが可能となり、信頼性の高い超高集積化した半導体記憶素子を作成することが可能になる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ説明する。
図１は、本発明の一実施形態にかかる工程を示す工程断面図である。１は第１導電型半導体基板、２は素子間分離酸化膜、３はゲート酸化膜、４はワード線（ゲート電極配線）、５ａはゲート電極配線の周囲を取り囲む絶縁膜、５ｂ、１０ａ、１０ｂは層間絶縁膜、６は第２導電型不純物拡散層、８はビット線、９はビット線のコンタクトプラグ、１１はコンタクトホール底部領域、１２はバリア金属、１３は下部電極、１４は誘電体薄膜、１５ａ、１５ｂは上部電極、１６はドライブ線である。
【００２９】
図１（ａ）は、メモリセルのトランジスタ部および層間絶縁膜５ｂを形成し、化学的機械的研磨（ＣＭＰ）法により平坦化した後、トランジスタの一つの電極およびその延長部にコンタクトホール１１を開口したところである。このとき、その後のスパッタにより電極や誘電体膜がＳｉ基板上にエピタキシャル成長できるように、コンタクトホールの深さと幅のアスペクト比を０．４に設定した。また、コンタクトホールの開口にはＲＩＥ法でおよそ８０％の深さまでエッチングした後、さらにフッ酸を使用した湿式選択エッチングによりＳｉの清浄表面を出した。
【００３０】
次に同図（ｂ）に示すように、バリアメタル１２として反応性スパッタ法（Ｔｉターゲット使用。）若しくは通常のスパッタ法（ＴｉＮターゲット使用。）により６００℃でＴｉＮを積層し、マスクを用いたＲＩＥによりコンタクトホール及びその周辺以外の不要部を除去した。かかる両スパッタ法における雰囲気は、例えばＡｒとＮ_２の混合ガス雰囲気とし、混合比は例えばＡｒ：Ｎ_２＝１０：１とし、全圧は例えば数ミリＴｏｒｒとした。このとき、コンタクトホールの底のＳｉ基板に接した部分は（００１）方向に配向した単結晶のＴｉＮであったが、側壁の絶縁膜に接した部分は、多結晶のＴｉＮであった。
【００３１】
次に同図（ｃ）に示すように、引き続き下部電極１３としてスパッタ法により６００℃で白金薄膜と、導電性ペロブスカイト膜、例えばＳＲＯ膜を、さらにＢａのモル分率７０％のＢＳＴ薄膜１４をスパッタ法により６００℃で４０ｎｍの厚さに成長させた。白金薄膜の成膜の場合はＡｒガス雰囲気を用い、ＳＲＯ膜及びＢＳＴ薄膜の成膜の場合はＡｒとＯ_２の混合ガス雰囲気（例えばＡｒ：Ｏ_２＝４：１。）を用いた。このとき、コンタクトホールの底の単結晶のＴｉＮの上には白金およびＳＲＯからなる下部電極、ＢＳＴ誘電体膜すべて（００１）方位にエピタキシャル成長していたが、側面の部分や絶縁膜の上では全て多結晶膜であった。さらに全体に層間絶縁膜７により被覆した。
【００３２】
その後、図２（ａ）に示すように、ワード線の上部に形成されたＴｉＮ膜１２をストッパーとして用いたＣＭＰ法による加工により、コンタクトホール内部以外の部分の下部電極および誘電体膜を除去した。
【００３３】
次に図２（ｂ）に示すように、コンタクトホール内の層間絶縁膜７をフォトリソグラフィーおよびＲＩＥ法によりパターニングし、上部電極１５ａとしてＳＲＯ膜を成膜温度６００℃でスパッタ法により形成し、さらにＡｌ電極１５ｂを室温でスパッタ法により形成後、ＣＭＰ法によりコンタクトホール内部以外の部分の上部電極を除去した。また、トランジスタのキャパシタしたとは接続しない他の電極上には，周知の方法によりポリシリコンからなるビット線用のコンタクトプラグ９を作製した。
【００３４】
次に図２（ｃ）に示すように、ドライブ線１６およびビット線８を形成した。
このようにして形成した強誘電体薄膜キャパシタの特性を測定したところ、残留分極量として０．４２Ｃ／ｍ^２と大きな値が得られ、強誘電体キャパシタとして機能することが確かめられた。
【００３５】
なお、本発明は上記実施形態に限定されるものではない。スパッタリング法としてはマグネトロンスパッタリング法を用いることも可能である。
例えば、層間絶縁膜７をパターニングする方法として、リソグラフィによる方法を示したが、全面に形成した層間絶縁膜７を全面異方性エッチングによりエッチバックすることにより、コンタクトホールの側壁（ゲート電極配線の周囲を取り囲む絶縁膜５ａの側壁部）に層間絶縁膜７を選択的に残す方法を用いても良い。
【００３６】
また、誘電体膜の製造工程としては、層間絶縁膜７のパターニングの前に予め形成しておく方法を示したが、層間絶縁膜７のパターニングの後に埋め込み形成する方法や、層間絶縁膜７のパターニングの前に予め一層目を形成しておき、当該膜７のパターニングの後にさらに二層目を形成する方法を採用しても良い。
【００３７】
また、例えば、ＲＩＥ等のエッチング工程やＣＭＰ工程により、ＳＲＯ等の導電性ペロブスカイトからなる電極に損傷層が形成された場合には、硝酸セリウムアンモニウムと過塩素酸とを含む混合溶液を用いて損傷層を除去することが可能である。また、ＢＳＴ等のペロブスカイトからなる誘電体層に上記工程により損傷層が形成された場合には、ＥＤＴＡ（エチレンジアミンテトラアセテート）、過酸化水素水、及びアンモニアを含む混合溶液を用いて損傷層を除去することが可能である。
【００３８】
また、バリア絶縁膜としてはＴｉＮ膜の他にＴｉＡｌＮ膜を用いても良いし、場合によっては省略することも可能である。
ＴｉＡｌＮ膜の成膜条件は、まずＳｉ基板を１％ＨＦ溶液で３分間エッチングした後、超純水にて３０分間リンスする。ここで、ＨＦ洗浄後にＨＣｌとＨ_２Ｏとの混合溶液に１分つける方法を用いることも可能である。次に、成膜室内１×１０^−７Ｔｏｒｒ以下で８５０℃に加熱する。さらに、基板温度を６００℃にし、イオンビーム反応性成膜にてＴｉＡｌＮ膜を成膜速度約０．０３ｎｍ／分で成膜した。蒸着源としてはＴｉはＥＢ蒸着、ＡｌはＫ−ｃｅｌｌ（Ｋｎｕｎｄｓｅｎｃｅｌｌ）を用いた。またＮ_２ ^＋イオンを１００ｅＶに加速して基板に照射した。
【００３９】
さらに、上記実施形態では強誘電体膜を形成してＦＲＡＭを形成する方法を示したが、高誘電率常誘電体膜を形成してＤＲＡＭを形成する方法や、ＦＲＡＭとＤＲＡＭが混在したメモリーデバイスを形成する方法に適用することが可能である。この場合、ＤＲＡＭの絶縁膜としてＢＳＴを用いる場合、ストロンチウムの含有比率を大きくしたもの（例えばストロンチウム８０％、バリウム２０％。）を用いることが可能である。
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【００４０】
【発明の効果】
以上詳述したように本発明によれば、シリコンプロセスに適合するのに困難な低融点金属である鉛やビスマスを含むことを避け、エピタキシャル成長時に導入される歪により誘起された強誘電体膜若しくは常誘電体膜を半導体基板上に容易なプロセスで作製することができ，信頼性の高い超高集積化した半導体記憶素子の実現が可能になり、本発明の工業的価値は極めて大きい。
【図面の簡単な説明】
【図１】本発明の一実施形態のメモリセルを製造する工程を示した工程断面図。
【図２】図１に続く本発明の一実施形態のメモリセルを製造する工程を示した工程断面図。
【符号の説明】
１…第１導電型半導体基板
２…素子間分離酸化膜
３…ゲート酸化膜
４…ワード線（ゲート電極配線）
５ａ…ゲート電極配線の周囲を取り囲む絶縁膜
５ｂ、１０ａ、１０ｂ…層間絶縁膜
６…第２導電型不純物拡散層
７…層間絶縁膜
８…ビット線
９…ビット線のコンタクトプラグ
１１…コンタクトホール底部領域
１２…バリア金属
１３…下部電極
１４…誘電体薄膜
１５ａ、１５ｂ…上部電極
１６…ドライブ線

Claims

半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリックス状に配列したメモリセルアレイを有する半導体記憶装置であって、前記トランジスタのゲート電極配線の側部及び上部には該ゲート電極配線を覆うように絶縁膜が形成され、前記トランジスタのソースあるいはドレイン電極上に、前記トランジスタのゲート電極配線側部の前記絶縁膜上から、該ゲート電極配線に隣接して配設されたゲート電極配線側部の前記絶縁膜上へかけて、連続して形成された前記キャパシタの下部電極層と、この下部電極層上に設けられた前記キャパシタの誘電体膜と、この誘電体膜上に設けられた前記キャパシタの上部電極層とを有し、前記下部電極層及び前記誘電体膜は、少なくとも前記ソースあるいはドレイン電極上において、前記ソースあるいはドレイン電極の結晶方位を引き継いでエピタキシャル成長若しくは配向成長しており、かつ前記キャパシタの上部電極層が、前記ソースあるいはドレイン電極上においてエピタキシャル成長若しくは配向成長している前記誘電体膜の部分にのみ接していることを特徴とする半導体記憶装置。
前記上部電極層が前記誘電体膜と接する部分以外の領域において、前記上部電極層と前記下部電極層との間を埋めるように、前記誘電体膜とは別に埋め込み絶縁膜が形成されていることを特徴とする請求項１記載の半導体記憶装置。
前記ゲート電極配線側部の前記絶縁膜上における前記下部電極層の上端部と、前記上部電極層の上端部とは概略同一平面内にあることを特徴とする請求項１、２のいずれかに記載の半導体記憶装置。