JP3604841B2 - 昇圧回路及びその昇圧制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、回路網内のノードの電位を電源電位以上のブートストラップ電位に昇圧するための昇圧回路及びその昇圧制御方法に関する。
【０００２】
具体的には、メモリ素子等の集積回路の書き込み時に、回路網内のワード線の電位を電源電位の数倍の電位であるブートストラップ電位に昇圧するための昇圧回路及びその昇圧制御方法に関する。
【０００３】
【従来の技術】
一般に、昇圧回路は、与えられた電源電位レベルを越える昇圧電圧を発生するため、半導体集積回路における様々な回路において用いられる。
【０００４】
例えば、ＤＲＡＭやＳＲＡＭ等の半導体メモリにおいて、選択されたワード線を電源電位を越える高いレベルに昇圧させるために用いられる。
【０００５】
図４は、第１従来例の昇圧回路を説明するための回路図である。
【０００６】
第１従来例の昇圧回路Ａは、図４に示すように、電源電位Ｖｃｃと昇圧ノードＰとの間に接続されたＮＭＯＳトランジスタＱ１と、昇圧ノードＰに接続された昇圧のためのＭＯＳキャパシタ３とを含んで構成されていた。
【０００７】
動作において、昇圧ノードＰは、昇圧前、電源電位Ｖｃｃ−しきい値電圧Ｖｔｈ１の電位にプリチャージされる。また昇圧時、昇圧のタイミングを与えるクロック信号ＣＫが接地電位から電源電位Ｖｃｃまで上昇すると、ＭＯＳキャパシタ（静電容量Ｃ０）３の容量結合により、昇圧ノードＰの電位が昇圧される。
【０００８】
このような昇圧回路Ａは、半導体集積回路の高速化の為に、ＲＡＭやＥＥＰＲＯＭ等のメモリデバイスのワード線等を電源電位以上に昇圧させるために用いられることが多い。
【０００９】
図５は、第２従来例の昇圧回路を説明するための回路図である。
【００１０】
また、第２従来例の昇圧回路としては、特開平６−１８７７８８号公報（発明の名称：昇圧回路、出願日：１９９２年１２月１７日）に開示されているものがある。
【００１１】
図５に示すように、昇圧回路Ｂは、電源電位Ｖｃｃと昇圧ノード２との間に接続されたＰＭＯＳトランジスタＱ２のバックゲート電極がＰＭＯＳトランジスタＱ３とＭＯＳキャパシタ（静電容量Ｃ０）３と接続されて構成されていた。
【００１２】
このような昇圧回路Ｂでは、昇圧前の期間において、昇圧ノード２は電源電位Ｖｃｃレベルにプリチャージされる。従って、ＭＯＳキャパシタ３による昇圧条件が緩和され、与えられた電源電位Ｖｃｃのレベルが低くなっても、正常な昇圧動作が実行できるといった効果を奏することが開示されている。
【００１３】
【発明が解決しようとする課題】
しかしながら、このような第１従来例の昇圧回路Ａでは、正常に動作する為に、プリチャージ動作時の昇圧ノードＰの電位がＭＯＳキャパシタ３のしきい値電圧Ｖｔｈ１よりも大きい必要があるが、回路の微細化や消費電力の低減化の技術的要求に応じて、電源電位Ｖｃｃは低下する傾向にあり、１．５〜２．０Ｖでの使用も要求されている。
【００１４】
このため、昇圧回路Ａでは、プリチャージ動作時に昇圧ノードＰの電位をＭＯＳキャパシタ３のしきい値電圧Ｖｔｈ１以上にすることが難しいという技術的課題があった。
【００１５】
また、電池駆動を行うような装置内で昇圧回路Ａを用いる場合、電源電位Ｖｃｃの保証値が１．５〜３．６Ｖと幅広いため、電源電位Ｖｃｃの低電圧側をターゲットとして設計した場合、電源電位Ｖｃｃの高電圧側で過昇圧状態が生じてしまう可能性があり、その結果、デバイス破壊を招く可能性があるという技術的課題もあった。
である。
【００１６】
また、第２従来例の昇圧回路Ｂでは、プリチャージ動作用にＰｃｈトランジスタＱ２を用いているので、プリチャージ時に昇圧ノード２の電位を電源電位Ｖｃｃに保つことができる。昇圧時、ＰｃｈトランジスタＱ２は非導通になって昇圧ノード２は昇圧されるが、クランプ回路を用いていない為、過昇圧が起こる可能性があり、その結果、第１従来例と同様に、デバイス破壊を招く可能性があるという技術的課題があった。
【００１７】
本発明は、このような従来の問題点を解決することを課題としており、特に、回路網内のノードの電位を電源電位以上のブートストラップ電位に昇圧するための昇圧回路において、電源とノードの間に直列に接続された複数段のプリチャージ用トランジスタを有し、昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用トランジスタの各々のしきい値電圧と電源電位との和で決定されるブートストラップ電位に最終段のプリチャージ用トランジスタに接続されたキャパシタの電位をクランプし、また、非昇圧期間に、全てのプリチャージ用トランジスタを活性化してキャパシタの電位を電源電位にプリチャージするように構成されている充電クランプ手段を設けることに依り、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタに電源電位を供給することを可能とし、その結果、低電圧においても十分な昇圧を可能とし、更に、高電圧での昇圧期間中においても過昇圧に起因するデバイスの破壊を防ぐことができる昇圧回路及びその昇圧制御方法を実現することを課題としている。
【００１８】
【課題を解決するための手段】
請求項１に記載の発明は、回路網内のノードＰの電位を電源電位Ｖcc以上のブートストラップ電位に昇圧するための昇圧回路において、
非昇圧期間に、前記ノードＰに接続されたキャパシタＱ3 の電位を電源の電源電位Ｖccにプリチャージすると共に、昇圧期間に、前記キャパシタ電位を昇圧すると共に、当該キャパシタ電位が前記ブートストラップ電位［Ｖcc＋Ｖth(tr1)＋Ｖth(tr2)＋…＋Ｖth(trn) ］に達した際に当該キャパシタ電位をクランプして前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に保持して過昇圧を防止する充電クランプ手段２０を有し、
前記充電クランプ手段２０は、電源と前記ノードＰの間に直列に接続された複数段のプリチャージ用トランジスタＴｒ 1 ，…，Ｔｒ n を有し、前記昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用トランジスタＴｒ 2 ，…，Ｔｒ n の各々を活性化し、当該初段プリチャージ用トランジスタＴｒ 1 を除くプリチャージ用トランジスタＴｒ 2 ，…，Ｔｒ n の各々のしきい値電圧Ｖ th （Ｖ th(tr2) ，…，Ｖ th(trn) ）と前記電源電位Ｖ cc との和で決定される前記ブートストラップ電位［Ｖ cc ＋Ｖ th(tr1) ＋Ｖ th(tr2) ＋…＋Ｖ th(trn) ］に最終段のプリチャージ用トランジスタＴｒ n に接続された前記キャパシタＱ 3 の電位をクランプするように構成されている、
ことを特徴とする昇圧回路１０である。
【００１９】
請求項１に記載の発明に依れば、この様なプリチャージ機能を設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタＱ３に電源電位Ｖｃｃを供給することができるようになる結果、プリチャージ動作時のノードＰの電位を電源電位Ｖｃｃに保持できるようになるといった効果を奏する。
【００２０】
また、この様なクランプ機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００２２】
また、この様なクランプ機能を充電クランプ手段２０に設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００２３】
その結果、例えば、電源電位Ｖｃｃの保証値が１．５〜３．６Ｖと幅広いような電池駆動を行うような装置内で昇圧回路１０を用いて電源電位Ｖｃｃの低電圧側をターゲットとして設計するような場合であっても、電源電位Ｖｃｃの高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【００２４】
請求項２に記載の発明は、請求項１記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記非昇圧期間に、全てのプリチャージ用トランジスタＴｒ1 ，…，Ｔｒn を活性化して前記キャパシタＱ3 の電位を電源電位Ｖccにプリチャージするように構成されている、
ことを特徴とする昇圧回路１０である。
【００２５】
請求項２に記載の発明に依れば、請求項１に記載の効果に加えて、この様なプリチャージ機能を充電クランプ手段２０に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタＱ3 に電源電位Ｖccを供給することができるようになる結果、プリチャージ動作時のノードＰの電位をキャパシタＱ3 のしきい値電圧Ｖthよりも大きい電位（則ち、ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］）に保持できるようになるといった効果を奏する。
【００２６】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位Ｖｃｃを使用する場合であっても、十分な昇圧動作ができるようになるといった効果を奏する。
【００２７】
請求項３に記載の発明は、請求項２記載の昇圧回路１０において、
前記プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn はＰｃｈトランジスタであって、
前記充電クランプ手段２０は、前記昇圧期間に、プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn に所定の電位を入力し、プリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn の各々のしきい値電圧Ｖth（Ｖth(tr2) ，…，Ｖth(trn) ）と前記電源電位Ｖccとの和で決定される前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に最終段のプリチャージ用ＰｃｈトランジスタＴｒn に接続された前記キャパシタＱ3 の電位をクランプするように構成されている、
ことを特徴とする昇圧回路１０である。
【００２８】
請求項３に記載の発明に依れば、請求項２に記載の効果に加えて、この様なＰｃｈトランジスタを用いて、最終段のプリチャージ用ＰｃｈトランジスタＴｒn に接続されたキャパシタＱ3 の電位をブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］）にクランプする機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００２９】
請求項４に記載の発明は、請求項３記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記非昇圧期間に、全てのプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn を活性化して前記キャパシタＱ3 の電位を電源電位Ｖccにプリチャージするように構成されている、
ことを特徴とする昇圧回路１０である。
【００３０】
請求項４に記載の発明に依れば、請求項３に記載の効果に加えて、この様なプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn を充電クランプ手段２０に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタＱ3 に電源電位Ｖccを供給することができるようになるといった効果を奏する。
【００３１】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位Ｖｃｃを使用する場合であっても、電源電位ＶｃｃをキャパシタＱ３に供給して十分な昇圧動作ができるようになるといった効果を奏する。
【００３２】
請求項５に記載の発明は、請求項４記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記昇圧期間に、前記プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn に所定の電位を入力し、プリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn の各々のゲートに所定の電位を各々入力して活性化し、前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に前記キャパシタＱ3 の電位をクランプするように構成されている、
ことを特徴とする昇圧回路１０である。
【００３３】
請求項５に記載の発明に依れば、請求項４に記載の効果に加えて、この様なプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn を充電クランプ手段２０に設けることに依り、電源電位Ｖccの高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【００３４】
請求項６に記載の発明は、請求項５記載の昇圧回路１０において、
前記充電クランプ手段２０は、前記非昇圧期間に、全てのプリチャージ用ＰｃｈトランジスタＴｒ1 ，…，Ｔｒn のゲートに所定の電位を入力して活性化して前記キャパシタＱ3 の電位を電源電位Ｖccにプリチャージするように構成されている、
ことを特徴とする昇圧回路１０である。
【００３５】
請求項６に記載の発明に依れば、請求項５に記載の効果と同様の効果を奏する。
【００３６】
請求項７に記載の発明は、請求項１乃至６のいずれか一項に記載の昇圧回路１０において、
上記最終段プリチャージ用トランジスタＴｒn と接地電位ＧＮＤとの間に直列接続された駆動用ＰｃｈトランジスタＱ1 及び駆動用ＮｃｈトランジスタＱ2 を有し、当該駆動用ＰｃｈトランジスタＱ1 と当該駆動用ＮｃｈトランジスタＱ2 との接続点が当該最終段プリチャージ用トランジスタＴｒn のゲートに接続されて成る駆動手段３０を有する、
ことを特徴とする昇圧回路１０である。
【００３７】
請求項７に記載の発明に依れば、請求項１乃至６のいずれか一項に記載の効果に加えて、この様な駆動手段３０を設けることに依り、簡便な回路構成で、充電クランプ手段２０のプリチャージ動作やクランプ動作の制御が実行できるようになると共に、回路規模を縮小できる低コストの昇圧回路１０を実現できるといった効果を奏する。
【００３８】
請求項８に記載の発明は、請求項１乃至７のいずれか一項に記載の昇圧回路１０において、
前記キャパシタＱ3 は、ＭＯＳキャパシタＱ3 であって、前記初段プリチャージ用トランジスタＴｒ1 の入力端と前記最終段プリチャージ用トランジスタＴｒn の出力端との間に接続されている、
ことを特徴とする昇圧回路１０である。
【００３９】
請求項８に記載の発明に依れば、請求項１乃至７のいずれか一項に記載の効果に加えて、集積回路に適したＭＯＳキャパシタＱ3 を用いることに依り、前述のプリチャージ機能を用いて、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ3 に電源電位を供給することが、簡便且つコンパクトな回路規模で実現できるようになるといった効果を奏する。
【００４０】
請求項９に記載の発明は、請求項８に記載の昇圧回路１０において、
非昇圧期間の昇圧制御信号Ｖ(CKB) に応じて、前記駆動用ＮｃｈトランジスタＱ2 を活性化すると共に、当該駆動用ＰｃｈトランジスタＱ1 を不活性化することに依り、前記充電クランプ手段２０における前記初段プリチャージ用トランジスタＴｒ1 乃至前記最終段プリチャージ用トランジスタＴｒn を活性化すると共に、前記ＭＯＳキャパシタＱ3 の電位を電源電位Ｖccにプリチャージして昇圧出力信号１３を生成する、
ことを特徴とする昇圧回路１０の昇圧制御方法である。
【００４１】
請求項９に記載の発明に依れば、請求項８に記載の効果と同様の効果を奏する。
【００４２】
請求項１０に記載の発明は、請求項９に記載の昇圧制御方法において、
昇圧期間の昇圧制御信号Ｖ(CKB) に応じて、前記駆動用ＮｃｈトランジスタＱ2 を不活性化すると共に、前記駆動用ＰｃｈトランジスタＱ1 を活性化して前記初段プリチャージ用トランジスタＴｒ1 を不活性化した後に、前記ＭＯＳキャパシタＱ3 の容量結合を用いて前記初段プリチャージ用トランジスタＴｒ1 を除く全ての前記初段プリチャージ用トランジスタＴｒ1 を活性化し、前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に当該ＭＯＳキャパシタＱ3 の電位をクランプして昇圧出力信号１３を生成する、
ことを特徴とする昇圧制御方法である。
【００４３】
請求項１０に記載の発明に依れば、請求項９に記載の効果と同様の効果を奏する。
【００４４】
請求項１１に記載の発明は、請求項１０に記載の昇圧制御方法において、
メモリ素子への非書き込みに応じた非昇圧期間に、当該非書き込みに応じたクロック信号として前記昇圧制御信号Ｖ(CKB) を用い、前記駆動用ＮｃｈトランジスタＱ2 を活性化すると共に、当該駆動手段３０の駆動用ＰｃｈトランジスタＱ1 を不活性化することに依り、前記初段プリチャージ用ＰｃｈトランジスタＴｒ1 乃至前記最終段プリチャージ用ＰｃｈトランジスタＴｒn を活性化すると共に、前記ＭＯＳキャパシタＱ3 の電位を電源電位Ｖccにプリチャージし、前記昇圧出力信号１３を生成して当該メモリ素子のワード線に供給する、
ことを特徴とする昇圧制御方法である。
【００４５】
請求項１１に記載の発明に依れば、請求項１０に記載の効果と同様の効果を奏する。
【００４６】
請求項１２に記載の発明は、請求項１１に記載の昇圧制御方法において、
メモリ素子への書き込みに応じた昇圧期間に、当該書き込みに応じたクロック信号として前記昇圧制御信号Ｖ(CKB) を用い、前記駆動用ＮｃｈトランジスタＱ2 を不活性化すると共に、前記駆動用ＰｃｈトランジスタＱ1 を活性化すると共に、前記ＭＯＳキャパシタＱ3 の容量結合を用いて全ての前記初段プリチャージ用トランジスタＴｒ1 ，…，Ｔｒn を活性化し、前記ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ＋…＋Ｖth(trn) ］に当該ＭＯＳキャパシタＱ3 の電位をクランプし、前記昇圧出力信号１３を生成して当該メモリ素子のワード線に供給する、
ことを特徴とする昇圧制御方法である。
【００４７】
請求項１２に記載の発明に依れば、請求項１１に記載の効果と同様の効果を奏する。
【００４８】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態を説明する。
【００４９】
以下に開示する第１実施形態及び第２実施形態の昇圧回路１０はいずれかも、与えられた電源電位レベル（則ち、電源電位Ｖｃｃ）を越える昇圧電圧（単位は［Ｖ］）を発生するため、ＩＣやＬＳＩ等の半導体集積回路内の回路網において用いられるものである。
【００５０】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭの略称）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭの略称）等の半導体メモリ素子において、メモリ内部における書き込み等の動作に、電源電位よりも高い電圧が必要になることがある。例えば、ＤＲＡＭや高速のＳＲＡＭでは、トランスファーゲートのしきい値電圧による電圧降下や速度の低下を防ぐために、ワード線の論理値Ｈのレベルを電源電位Ｖｃｃよりもしきい値電圧の２倍分以上高い電圧に昇圧（これをブートストラップという）する必要がある。また、ＥＰＲＯＭやＥＥＰＲＯＭでは、プログラム動作時に、電源電位よりも高い電圧が必要になる。
【００５１】
そこで、昇圧回路１０は、選択されたワード線を電源電位Ｖｃｃを越える高い電圧レベル（電源電位Ｖｃｃの数倍の電圧レベル、則ち、ブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］）に昇圧させるために用いられる回路手段である。
【００５２】
続いて、第１実施形態を説明する。
【００５３】
図１は、昇圧回路１０の第１実施形態の基本構成を説明するための回路図である。
【００５４】
昇圧回路１０は、図１に示すように、充電クランプ手段２０と駆動回路３０とＭＯＳキャパシタＱ３とを有している。
【００５５】
ＭＯＳキャパシタＱ３は、ＭＯＳキャパシタであって、初段プリチャージ用ＰｃｈトランジスタＴｒ１の入力端であるゲートと最終段プリチャージ用ＰｃｈトランジスタＴｒｎの出力端であるドレインとの間に接続されている。
【００５６】
この様に、集積回路に適したＭＯＳキャパシタＱ３を用いることに依り、前述のプリチャージ機能を用いて、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ３に電源電位を供給することが、簡便且つコンパクトな回路規模で実現できるようになるといった効果を奏する。
【００５７】
充電クランプ手段２０は、電源と昇圧ノードＰの間に直列に接続された複数段のプリチャージ用ＰｃｈトランジスタＴｒ１，…，Ｔｒｎを有している。そこで、本実施形態では、プリチャージ用ＰｃｈトランジスタＴｒ１，Ｔｒ２が電源と昇圧ノードＰの間に直列に接続されたケースについて述べる。
【００５８】
充電クランプ手段２０は、非昇圧期間に、昇圧ノードＰ（具体的には、ワード線に接続されたノード）に接続されたＭＯＳキャパシタＱ３の電位を電源の電源電位Ｖｃｃにプリチャージする機能（以降、プリチャージと略す）を有する。
【００５９】
具体的には、充電クランプ手段２０は、非昇圧期間に、全てのプリチャージ用ＰｃｈトランジスタＴｒ１，Ｔｒ２を活性化してＭＯＳキャパシタＱ３の電位を電源電位Ｖｃｃにプリチャージする機能を有する。
【００６０】
この様なプリチャージ機能を充電クランプ手段２０に設けることに依り、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ３に電源電位Ｖｃｃを供給することができるようになる結果、プリチャージ動作時の昇圧ノードＰの電位をＶｃｃに保持できるようになるといった効果を奏する。
【００６１】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位Ｖｃｃを使用する場合であっても、十分な昇圧動作ができるようになるといった効果を奏する。
【００６２】
充電クランプ手段２０は、昇圧期間に、ＭＯＳキャパシタＱ３を昇圧すると共に、ＭＯＳキャパシタＱ３のがブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］に達した際にＭＯＳキャパシタＱ３をクランプしてブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］に保持して過昇圧を防止する機能（以降、クランプ機能と略す）を有する。
【００６３】
具体的には、充電クランプ手段２０は、昇圧期間に、電源に接続された初段プリチャージ用ＰｃｈトランジスタＴｒ１を不活性化する機能を有し、更に、初段プリチャージ用ＰｃｈトランジスタＴｒ１を除くプリチャージ用ＰｃｈトランジスタＴｒ２，…，Ｔｒｎの各々を活性化し、初段プリチャージ用ＰｃｈトランジスタＴｒ１を除くプリチャージ用ＰｃｈトランジスタＴｒ２，…，Ｔｒｎの各々のしきい値電圧Ｖｔｈ（Ｖｔｈ（ｔｒ２），…，Ｖｔｈ（ｔｒｎ））と電源電位Ｖｃｃとの和で決定されるブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］に最終段のプリチャージ用ＰｃｈトランジスタＴｒｎに接続されたＭＯＳキャパシタＱ３の電位をクランプする機能を有する。
【００６４】
このとき、昇圧のタイミングを与える昇圧制御信号Ｖ（ＣＫＢ）（則ち、メモリ素子への書き込みのタイミング信号であるクロック信号ＣＫ）が昇圧回路１０の入力端子から与えられると、ＭＯＳキャパシタＱ３（静電容量Ｃ０）の容量結合により、昇圧ノードＰの電位が昇圧される。
【００６５】
この様なクランプ機能を充電クランプ手段２０に設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００６６】
その結果、例えば、電源電位Ｖｃｃの保証値が１．５〜３．６Ｖと幅広いような電池駆動を行うような装置内で昇圧回路１０を用いて電源電位Ｖｃｃの低電圧側をターゲットとして設計するような場合であっても、電源電位Ｖｃｃの高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【００６７】
以上説明したように、このような機能を有する充電クランプ手段２０を設けることに依り、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタＱ３に電源電位Ｖｃｃを供給することができるようになる結果、プリチャージ動作時の昇圧ノードＰの電位をＭＯＳキャパシタＱ３のしきい値電圧Ｖｔｈよりも大きい電位に保持できるようになるといった効果を奏する。
【００６８】
また、この様なクランプ機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【００６９】
一方、駆動手段３０は、図１に示すように、上記最終段プリチャージ用ＰｃｈトランジスタＴｒｎと接地電位ＧＮＤとの間に直列接続された駆動用ＰｃｈトランジスタＱ１及び駆動用ＮｃｈトランジスタＱ２を有し、駆動用ＰｃｈトランジスタＱ１と駆動用ＮｃｈトランジスタＱ２との接続点が最終段プリチャージ用ＰｃｈトランジスタＴｒｎのゲートに接続されて構成されている。
【００７０】
この様な駆動手段３０を設けることに依り、簡便な回路構成で、充電クランプ手段２０のプリチャージ動作やクランプ動作の制御が実行できるようになると共に、回路規模を縮小できる低コストの昇圧回路１０を実現できるといった効果を奏する。
【００７１】
昇圧制御方法を説明する。
【００７２】
図２は、図１の昇圧回路１０に用いられる昇圧制御方法を説明するためのタイミングチャートである。
【００７３】
本昇圧制御方法は、非昇圧期間の昇圧制御信号Ｖ（ＣＫＢ）に応じて、駆動用ＮｃｈトランジスタＱ２を活性化すると共に、駆動用ＰｃｈトランジスタＱ１を不活性化することに依り、充電クランプ手段２０における初段プリチャージ用ＰｃｈトランジスタＴｒ１乃至最終段プリチャージ用ＰｃｈトランジスタＴｒｎを活性化すると共に、ＭＯＳキャパシタＱ３の電位を電源電位Ｖｃｃにプリチャージして昇圧出力信号１３を生成する工程を有している。
【００７４】
更に、昇圧期間の昇圧制御信号Ｖ（ＣＫＢ）に応じて、駆動用ＮｃｈトランジスタＱ２を不活性化すると共に、駆動用ＰｃｈトランジスタＱ１を活性化すると共に、ＭＯＳキャパシタＱ３の容量結合を用いて全てのプリチャージ用ＰｃｈトランジスタＴｒ１，…，Ｔｒｎを活性化し、ブートストラップ電位［Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）］にＭＯＳキャパシタＱ３の電位をクランプして昇圧出力信号１３を生成する工程を有している。
【００７５】
更に詳しく、昇圧制御方法、及びこの方法が用いられたときの昇圧回路１０の基本動作を説明する。
【００７６】
まず、非昇圧期間においては、図２に示すように、昇圧制御信号Ｖ（ＣＫＢ）は論理値Ｈ（＝電源電位Ｖｃｃ）であり、論理素子ＮＯＴ３２を用いた昇圧制御信号Ｖ（ＣＫＢ）の反転信号であるＶ（ｃｋ）は、図２に示すように、論理値Ｌ（接地電位ＧＮＤ）になる。
【００７７】
充電クランプ手段２０において、プリチャージ用ＰｃｈトランジスタＴｒ２のゲートに接続されたノードの電圧値であるＶ（３）は、図２に示すように、駆動用ＮｃｈトランジスタＱ２が活性化され、駆動用ＰｃｈトランジスタＱ１が不活性化されることにより、論理値Ｌになる。
【００７８】
これにより、初段プリチャージ用ＰｃｈトランジスタＴｒ１と最終段プリチャージ用ＰｃｈトランジスタＴｒ２のゲートは、図２に示すように、接地電位ＧＮＤとなり、それぞれ活性化され、昇圧出力信号１３の電圧値Ｖ（０）の電位は、電源電位Ｖｃｃとなる。これがプリチャージ状態である。
【００７９】
昇圧期間においては、図２に示すように、昇圧制御信号Ｖ（ＣＫＢ）が論理値Ｌに換わり、昇圧制御信号Ｖ（ＣＫＢ）の反転信号Ｖ（ｃｋ）が論理値Ｈになる。
【００８０】
充電クランプ手段２０の初段プリチャージ用ＰｃｈトランジスタＴｒ１のゲートには電源電位Ｖｃｃが入力され、不活性化される。
【００８１】
このとき、駆動手段３０における駆動用ＮｃｈトランジスタＱ２が不活性化され、同時に、駆動用ＰｃｈトランジスタＱ１が活性化されるので、図２に示すように、プリチャージ用ＰｃｈトランジスタＴｒ２のゲート電位Ｖ（３）も電源電位Ｖｃｃになり、最終段プリチャージ用ＰｃｈトランジスタＴｒ２が不活性化される。
【００８２】
但し、これは一瞬の状態で、充電クランプ手段２０のＭＯＳキャパシタＱ３に昇圧制御信号Ｖ（ＣＫＢ）の反転信号Ｖ（ｃｋ）が入力されることにより、ＭＯＳキャパシタＱ３において容量結合が起こり、図２に示すように、昇圧出力信号１３の電圧値Ｖ（０）の電位が上昇してその値が電源電位Ｖｃｃ＋最終段プリチャージ用ＰｃｈトランジスタＴｒ２のしきい値電圧Ｖｔｈ（ｔｒ２）以上になった時、最終段プリチャージ用ＰｃｈトランジスタＴｒ２が活性化され、その結果、最終段プリチャージ用ＰｃｈトランジスタＴｒ２のソースに接続されたノード（又はプリチャージ用ＰｃｈトランジスタＴｒ１のドレインに接続されたノード）における電位Ｖ（２）が上昇し始める。
【００８３】
この時、充電クランプ手段２０の最終段プリチャージ用ＰｃｈトランジスタＴｒ２のソースに接続されたノード（又はプリチャージ用ＰｃｈトランジスタＴｒ１のドレインに接続されたノード）におけるＶ（２）は、Ｖ（２）＝［昇圧出力信号１３の電圧値Ｖ（０）−最終段プリチャージ用ＰｃｈトランジスタＴｒ２のしきい値電圧Ｖｔｈ（ｔｒ２）］の関係が成り立つ（関係式１）。
【００８４】
このため、充電クランプ手段２０の最終段プリチャージ用ＰｃｈトランジスタＴｒ２のソースに接続されたノード（又はプリチャージ用ＰｃｈトランジスタＴｒ１のドレインに接続されたノード）におけるＶ（２）の昇圧動作は、図２に示すように、初段プリチャージ用ＰｃｈトランジスタＴｒ１により、Ｖ（２）≦電源電位Ｖｃｃ＋初段プリチャージ用ＰｃｈトランジスタＴｒ１のしきい値電圧Ｖｔｈ（ｔｒ１）（関係式２）までで停止する。
【００８５】
関係式１及び関係式２を用いて、充電クランプ手段２０の昇圧出力信号１３の電圧値Ｖ（０）は、Ｖ（０）≦電源電位Ｖｃｃ＋初段プリチャージ用ＰｃｈトランジスタＴｒ１のしきい値電圧Ｖｔｈ（ｔｒ１）＋最終段プリチャージ用ＰｃｈトランジスタＴｒ２のしきい値電圧Ｖｔｈ（ｔｒ２）という関係が成り立つ。
【００８６】
則ち、充電クランプ手段２０における昇圧出力信号１３の電圧値Ｖ（０）は、図２に示すように、非昇圧期間に、電源電位Ｖｃｃにプリチャージされ、昇圧期間に、最大でもＶｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２）までしか上昇しないことになる。
【００８７】
例えば、メモリ素子への書き込みを例に取ると、メモリ素子への非書き込みに応じた非昇圧期間に、非書き込みに応じたクロック信号として昇圧制御信号Ｖ（ＣＫＢ）を用い、駆動用ＮｃｈトランジスタＱ２を活性化すると共に、駆動手段３０の駆動用ＰｃｈトランジスタＱ１を不活性化することに依り、初段プリチャージ用ＰｃｈトランジスタＴｒ１乃至最終段プリチャージ用ＰｃｈトランジスタＴｒｎを活性化すると共に、ＭＯＳキャパシタＱ３の電位を電源電位Ｖｃｃにプリチャージし、昇圧出力信号１３を生成してメモリ素子のワード線に供給することができる。
【００８８】
また、メモリ素子への書き込みに応じた昇圧期間に、書き込みに応じたクロック信号として昇圧制御信号Ｖ(CKB)を用い、駆動用ＮｃｈトランジスタＱ2を不活性化すると共に、駆動用ＰｃｈトランジスタＱ1 を活性化して初段プリチャージ用ＰｃｈトランジスタＴｒ1 を不活性化した後に、ＭＯＳキャパシタＱ3 の容量結合を用いて全てのプリチャージ用Ｐｃｈトランジスタを活性化し、ブートストラップ電位［Ｖcc＋Ｖth(tr1) ＋Ｖth(tr2) ］にＭＯＳキャパシタＱ3 の電位をクランプし、昇圧出力信号１３を生成してメモリ素子のワード線に供給することもできる。
【００８９】
次に、図面に基づき、昇圧回路１０の第２実施形態を説明する。
【００９０】
図３は、昇圧回路１０の第２実施形態を説明するための回路図である。
発明の実施の形態を説明する。
【００９１】
なお、第１実施形態の昇圧回路１０及びこれに用いられる昇圧制御方法において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００９２】
第２実施形態の昇圧回路１０は、第１実施形態と同様な回路構成で、プリチャージ用ＰｃｈトランジスタＴｒ３，Ｔｒ４，Ｔｒ５を、電源電位Ｖｃｃと昇圧ノード間に、３段に直列接続した回路構成を有している。
【００９３】
プリチャージ用ＰｃｈトランジスタＴｒ３は、電源電位Ｖｃｃとプリチャージ用ＰｃｈトランジスタＴｒ４との間に設けられ、そのゲートが、論理素子ＮＯＴ３２の出力端子に接続されている。
【００９４】
プリチャージ用ＰｃｈトランジスタＴｒ４には、活性化／不活性化を制御するためのスイッチ回路３０１がゲートに接続されている。
【００９５】
第１スイッチ回路３０１は、プリチャージ用ＰｃｈトランジスタＴｒ３のドレインの電位Ｖ（６）に応じて、プリチャージ用ＰｃｈトランジスタＴｒ４の活性化／不活性化を制御する論理回路であって、プリチャージ用ＰｃｈトランジスタＴｒ４のゲートとＭＯＳキャパシタＱ３との間にもいけられている。
【００９６】
同様に、プリチャージ用ＰｃｈトランジスタＴｒ５には、活性化／不活性化を制御するためのスイッチ回路３０２がゲートに接続されている。
【００９７】
第２スイッチ回路３０２は、プリチャージ用ＰｃｈトランジスタＴｒ４のドレインの電位Ｖ（７）に応じて、プリチャージ用ＰｃｈトランジスタＴｒ５の活性化／不活性化を制御する論理回路であって、プリチャージ用ＰｃｈトランジスタＴｒ５のゲートとＭＯＳキャパシタＱ３との間にもいけられている。
【００９８】
この様な構成の昇圧回路１０は、プリチャージ用ＰｃｈトランジスタＴｒ３，Ｔｒ４，Ｔｒ５に接続されたＭＯＳキャパシタＱ３を、クロック信号としての昇圧制御信号Ｖ（ＣＫＢ）を用いて順次充電し、最終的に電源電位Ｖｃｃの略整数倍の昇圧出力信号１３を得る機能を有する。
【００９９】
具体的には、前述したクリップ機能により、昇圧期間に、第１スイッチ回路３０１の出力電位Ｖ（４）は、Ｖ（４）＝電源電位Ｖｃｃ＋プリチャージ用ＰｃｈトランジスタＴｒ４のしきい値電圧値Ｖｔｈ（ｔｒ４）まで上昇し、第２スイッチ回路３０２の出力電位Ｖ（５）は、Ｖ（５）＝電源電位Ｖｃｃ＋プリチャージ用ＰｃｈトランジスタＴｒ４のしきい値電圧値Ｖｔｈ（ｔｒ４）＋プリチャージ用ＰｃｈトランジスタＴｒ５のしきい値電圧値Ｖｔｈ（ｔｒ５）までしか上昇しない。
【０１００】
このため、昇圧ノードＰの電位Ｖ（０）は、Ｖ（０）＝電源電位Ｖｃｃ＋プリチャージ用ＰｃｈトランジスタＴｒ３のしきい値電圧値Ｖｔｈ（ｔｒ３）＋プリチャージ用ＰｃｈトランジスタＴｒ４のしきい値電圧値Ｖｔｈ（ｔｒ４）＋プリチャージ用ＰｃｈトランジスタＴｒ５のしきい値電圧値Ｖｔｈ（ｔｒ５）までの上昇に制限されることになる。
【０１０１】
このようにプリチャージ用ＰｃｈトランジスタＴｒ１，…，Ｔｒｎを、電源電位Ｖｃｃ−昇圧ノードＰ間に直列に接続することによって、昇圧電位の最大値のクリップ動作を実行することができるようになる。
【０１０２】
【発明の効果】
請求項１に記載の発明に依れば、この様なプリチャージ機能を設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタに電源電位を供給することができるようになる結果、プリチャージ動作時のノードの電位をキャパシタのしきい値電圧よりも大きい電位に保持できるようになるといった効果を奏する。
【０１０３】
また、この様なクランプ機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【０１０４】
また、この様なクランプ機能を充電クランプ手段に設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【０１０５】
その結果、例えば、電源電位の保証値が１．５〜３．６Ｖと幅広いような電池駆動を行うような装置内で昇圧回路を用いて電源電位の低電圧側をターゲットとして設計するような場合であっても、電源電位の高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【０１０６】
請求項２に記載の発明に依れば、請求項１に記載の効果に加えて、この様なプリチャージ機能を充電クランプ手段に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタに電源電位を供給することができるようになる結果、プリチャージ動作時のノードの電位を電源電位に保持できるようになるといった効果を奏する。
【０１０７】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位を使用する場合であっても、十分な昇圧動作ができるようになるといった効果を奏する。
【０１０８】
請求項３に記載の発明に依れば、請求項２に記載の効果に加えて、この様なＰｃｈトランジスタを用いて、最終段のプリチャージ用Ｐｃｈトランジスタに接続されたキャパシタの電位をブートストラップ電位）にクランプする機能を設けることに依り、高電圧での昇圧期間中においても、過昇圧に起因するデバイスの破壊を防ぐことができるようになるといった効果を奏する。
【０１０９】
請求項４に記載の発明に依れば、請求項３に記載の効果に加えて、この様なプリチャージ用Ｐｃｈトランジスタを充電クランプ手段に設けることに依り、非昇圧期間のプリチャージ動作中にキャパシタに電源電位を供給することができるようになるといった効果を奏する。
【０１１０】
例えば、回路の微細化や消費電力の低減化の技術的要求に応じて、１．５〜２．０Ｖ程度の低い電源電位を使用する場合であっても、電源電位をキャパシタに供給して十分な昇圧動作ができるようになるといった効果を奏する。
【０１１１】
請求項５に記載の発明に依れば、請求項４に記載の効果に加えて、この様なプリチャージ用Ｐｃｈトランジスタを充電クランプ手段に設けることに依り、電源電位の高電圧側での過昇圧状態の発生を回避できるようになり、このような過昇圧状態に起因するデバイス破壊を回避できるようになるといった効果を奏する。
【０１１２】
請求項６に記載の発明に依れば、請求項５に記載の効果と同様の効果を奏する。
【０１１３】
請求項７に記載の発明に依れば、請求項１乃至６のいずれか一項に記載の効果に加えて、この様な駆動手段を設けることに依り、簡便な回路構成で、充電クランプ手段のプリチャージ動作やクランプ動作の制御が実行できるようになると共に、回路規模を縮小できる低コストの昇圧回路を実現できるといった効果を奏する。
【０１１４】
請求項８に記載の発明に依れば、請求項１乃至７のいずれか一項に記載の効果に加えて、集積回路に適したＭＯＳキャパシタを用いることに依り、前述のプリチャージ機能を用いて、非昇圧期間のプリチャージ動作中にＭＯＳキャパシタに電源電位を供給することが、簡便且つコンパクトな回路規模で実現できるようになるといった効果を奏する。
【０１１５】
請求項９に記載の発明に依れば、請求項８に記載の効果と同様の効果を奏する。
【０１１６】
請求項１０に記載の発明に依れば、請求項９に記載の効果と同様の効果を奏する。
【０１１７】
請求項１１に記載の発明に依れば、請求項１０に記載の効果と同様の効果を奏する。
【０１１８】
請求項１２に記載の発明に依れば、請求項１１に記載の効果と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の昇圧回路の第１実施形態を説明するための回路図である。
【図２】図１の昇圧回路の基本動作及び昇圧制御方法を説明するためのタイミングチャートである。
【図３】本発明の昇圧回路の第２実施形態を説明するための回路図である。
【図４】第１従来例の昇圧回路を説明するための回路図である。
【図５】第２従来例の昇圧回路を説明するための回路図である。
【符号の説明】
１０ 昇圧回路
１３ 昇圧出力信号
２０ 充電クランプ手段
３０ 駆動手段
ＧＮＤ 接地電位
Ｐ ノード（昇圧ノード）
Ｑ１ 駆動用Ｐｃｈトランジスタ
Ｑ２ 駆動用Ｎｃｈトランジスタ
Ｑ３ キャパシタ（ＭＯＳキャパシタ）
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，…，Ｔｒｎ プリチャージ用トランジスタ
Ｔｒ１ 初段プリチャージ用トランジスタ
Ｔｒ２，Ｔｒ８，Ｔｒｎ 最終段プリチャージ用トランジスタ
Ｖ（０） ノード（昇圧ノード）の電位
Ｖ（２） 初段プリチャージ用トランジスタのドレイン側電位
Ｖ（３） 最終段プリチャージ用トランジスタのゲート電位（Ｑ１のドレイン電位）
Ｖｃｃ 電源電位
Ｖｔｈ，Ｖｔｈ（ｔｒ１），Ｖｔｈ（ｔｒ２） しきい値電圧
Ｖｃｃ＋Ｖｔｈ（ｔｒ１）＋Ｖｔｈ（ｔｒ２） ブートストラップ電位
Ｖ（ＣＫ） 昇圧制御信号（クロック信号）の反転信号
Ｖ（ＣＫＢ） 昇圧制御信号（クロック信号）

Claims (12)

1. 回路網内のノードの電位を電源電位以上のブートストラップ電位に昇圧するための昇圧回路において、
   非昇圧期間に、前記ノードに接続されたキャパシタの電位を電源電位にプリチャージすると共に、昇圧期間に、前記キャパシタ電位を昇圧すると共に、当該キャパシタ電位が前記ブートストラップ電位に達した際に当該キャパシタ電位をクランプして前記ブートストラップ電位に保持して過昇圧を防止する充電クランプ手段を有し、
   該充電クランプ手段は、電源と前記ノードの間に直列に接続された複数段のプリチャージ用トランジスタを有し、前記昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用トランジスタの各々のしきい値電圧と前記電源電位との和で決定される前記ブートストラップ電位に最終段プリチャージ用トランジスタに接続された前記キャパシタの電位をクランプするように構成されている、
   ことを特徴とする昇圧回路。
2. 前記充電クランプ手段は、前記非昇圧期間に、全てのプリチャージ用トランジスタを活性化して前記キャパシタの電位を電源電位にプリチャージするように構成されている、
   ことを特徴とする請求項１記載の昇圧回路。
3. 前記プリチャージ用トランジスタはＰｃｈトランジスタであって、
   前記充電クランプ手段は、前記昇圧期間に、プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用Ｐｃｈトランジスタの各々のしきい値電圧と前記電源電位との和で決定される前記ブートストラップ電位に最終段のプリチャージ用Ｐｃｈトランジスタに接続された前記キャパシタの電位をクランプするように構成されている、
   ことを特徴とする請求項２記載の昇圧回路。
4. 前記充電クランプ手段は、前記非昇圧期間に、全てのプリチャージ用Ｐｃｈトランジスタを活性化して前記キャパシタの電位を電源電位にプリチャージするように構成されている、
   ことを特徴とする請求項３記載の昇圧回路。
5. 前記充電クランプ手段は、前記昇圧期間に、前記プリチャージ用トランジスタに所定の電位を入力し、プリチャージ用Ｐｃｈトランジスタの各々のゲートに所定の電位を各々入力して活性化し、前記ブートストラップ電位に前記キャパシタの電位をクランプするように構成されている、
   ことを特徴とする請求項４記載の昇圧回路。
6. 前記充電クランプ手段は、前記非昇圧期間に、全てのプリチャージ用Ｐｃｈトランジスタのゲートに所定の電位を入力して活性化して前記キャパシタの電位を電源電位にプリチャージするように構成されている、
   ことを特徴とする請求項５記載の昇圧回路。
7. 上記最終段プリチャージ用トランジスタと接地電位との間に直列接続された駆動用Ｐｃｈトランジスタ及び駆動用Ｎｃｈトランジスタを有し、当該駆動用Ｐｃｈトランジスタと当該駆動用Ｎｃｈトランジスタとの接続点が当該最終段プリチャージ用トランジスタのゲートに接続されて成る駆動手段を有する、
   ことを特徴とする請求項１乃至６のいずれか一項に記載の昇圧回路。
8. 前記キャパシタは、ＭＯＳキャパシタであって、初段プリチャージ用トランジスタの入力端と前記最終段プリチャージ用トランジスタの出力端との間に接続されている、
   ことを特徴とする請求項１乃至７のいずれか一項に記載の昇圧回路。
9. 非昇圧期間の昇圧制御信号に応じて、前記駆動用Ｎｃｈトランジスタを活性化すると共に、当該駆動用Ｐｃｈトランジスタを不活性化することに依り、前記充電クランプ手段における前記初段プリチャージ用トランジスタ乃至前記最終段プリチャージ用トランジスタを活性化すると共に、前記ＭＯＳキャパシタの電位を電源電位にプリチャージして昇圧出力信号を生成する、
   ことを特徴とする請求項８に記載の昇圧回路の昇圧制御方法。
10. 昇圧期間の昇圧制御信号に応じて、前記駆動用Ｎｃｈトランジスタを不活性化すると共に、前記駆動用Ｐｃｈトランジスタを活性化して前記初段プリチャージ用トランジスタを不活性化した後に、前記ＭＯＳキャパシタの容量結合を用いて前記初段プリチャージ用トランジスタを除く全ての前記初段プリチャージ用トランジスタを活性化し、前記ブートストラップ電位に当該ＭＯＳキャパシタの電位をクランプして昇圧出力信号を生成する、
    ことを特徴とする請求項９に記載の昇圧制御方法。
11. メモリ素子への非書き込みに応じた非昇圧期間に、当該非書き込みに応じたクロック信号として前記昇圧制御信号を用い、前記駆動用Ｎｃｈトランジスタを活性化すると共に、当該駆動手段の駆動用Ｐｃｈトランジスタを不活性化することに依り、前記初段プリチャージ用Ｐｃｈトランジスタ乃至前記最終段プリチャージ用Ｐｃｈトランジスタを活性化すると共に、前記ＭＯＳキャパシタの電位を電源電位にプリチャージし、前記昇圧出力信号を生成して当該メモリ素子のワード線に供給する、
    ことを特徴とする請求項１０に記載の昇圧制御方法。
12. メモリ素子への書き込みに応じた昇圧期間に、当該書き込みに応じたクロック信号として前記昇圧制御信号を用い、前記駆動用Ｎｃｈトランジスタを不活性化すると共に、前記駆動用Ｐｃｈトランジスタを活性化し、前記ＭＯＳキャパシタの容量結合を用いて前記プリチャージ用トランジスタを活性化し、前記ブートストラップ電位に当該ＭＯＳキャパシタの電位をクランプし、前記昇圧出力信号を生成して当該メモリ素子のワード線に供給する、
    ことを特徴とする請求項１１に記載の昇圧制御方法。

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