JP3606769B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には半導体素子と同寸法に形成した半導体装置に関する。
【０００２】
【従来の技術】
半導体素子と同寸法に形成した半導体装置いわゆるチップサイズパッケージは、半導体素子の電極端子形成面に、はんだボール等の実装用の外部接続端子を電極端子と電気的に接続して配列した製品である。図７に半導体装置の外観図を示す。１０が半導体素子、１２が外部接続端子である。チップサイズパッケージでは電極端子形成面という限られたスペースに外部接続端子１２を配列するため、電極端子形成面の全面を外部接続端子１２の搭載面として外部接続端子１２を配列している。１４は電極端子形成面を保護する保護膜である。
【０００３】
図８は半導体素子１０の電極端子形成面における外部接続端子１２の配置例を示す。外部接続端子１２がアレイ状に配置されていることを示す。電極端子形成面における電極端子の配列は製品によってまちまちであるが、図示例のように、電極端子形成面の外周縁に沿って電極端子１６が配置されているような場合には、各々の外部接続端子１２から配線パターン１８を外側に引き出して、外部接続端子１２と電極端子１６とを接続する。
【０００４】
配線パターン１８は外部接続端子１２を接合する部位が外部接続端子１２を接合するための所定の大きさのランド１８ａに形成される。すなわち、配線パターン１８は一端が電極端子１６に接続するとともに、他端が外部接続端子１２の配置位置に合わせてランド１８ａに形成されている。
図９に配線パターン１８に外部接続端子１２を接合した状態の断面図を示す。２０は半導体素子１０の表面を被覆する絶縁層である。絶縁層２０のうち電極端子１６を形成した部位は露出している。配線パターン１８は絶縁層２０によって半導体素子１０の表面を被覆した状態でスパッタリング等により導体層を形成し、この導体層をエッチングして形成される。図９で、１８ａが配線パターン１８の他端部に設けたランドである。
【０００５】
【発明が解決しようとする課題】
チップサイズパッケージでは、上記のように、半導体素子の電極端子形成面に外部接続端子１２を配列し、外部接続端子１２と電極端子１６とを電気的に接続する配線パターン１８を形成している。
この配線パターン１８は、各々の外部接続端子１２と電極端子１６とを対応して接続するから、外部接続端子１２の配置数が少ない場合、あるいは外部接続端子１２の配置スペースに余裕がある場合は問題ないが、外部接続端子１２が高密度に配列されるようになると、配線パターン１８を形成することが非常に困難になるという問題が生じる。
【０００６】
従来の製品は、隣接する外部接続端子１２の間に配線パターン１８を通すように配線パターン１８を設計するから、隣接する外部接続端子１２の間のスペースが狭くなると、隣接する外部接続端子１２の間に配線パターン１８を通すことが窮屈になるからである。外部接続端子１２が多数個配列される場合には、隣接する外部接続端子１２の間に複数本の配線パターン１８を通さなければならないことも生じる。
チップサイズパッケージでは、今後、入出端子数がますます増大することが予想され、場合によっては隣接する外部接続端子１２のスペース間に１本も配線パターン１８を通すことができないといった場合も想定される。
【０００７】
本発明は、このような半導体素子と同寸法に形成する半導体装置における配線パターンの形成に関しての問題点を解消すべくなされたものであり、半導体素子の入出力端子数が増大したような場合であっても、電極端子と外部接続端子とを容易に配線パターンによって接続でき多ピン化に好適に対応できる半導体装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、半導体素子の電極端子形成面に外部接続端子が設けられ、半導体素子の複数の電極端子と該各電極端子と対応する外部接続端子とが、一端が前記電極端子に接続され他端が前記外部接続端子を接合するランドに接続される各配線部を介して電気的に接続された半導体装置において、絶縁性樹脂材からなり、半導体素子の電極端子形成面上に形成される第１の絶縁層と、該第１の絶縁層上に形成される前記各配線部と、絶縁性樹脂材からなり、前記第１の絶縁層上に、前記配線部を被覆するように形成される第２の絶縁層と、 該第２の絶縁層の表面に形成される前記各ランドと、前記第２の絶縁層中の、前記各ランドが配置された平面領域内に配置され、前記各配線部と前記対応するランドとを電気的に接続するビアとを有し、前記第２の絶縁層上には前記ランドのみが配置され、前記第１の絶縁層上には前記ランドの平面領域よりも狭幅に形成されると共に、該ランドが配置された平面領域と重複して配置される複数の前記配線部が配置されていることを特徴とする。
また、前記配線部の他端部に、前記ランドよりも小径の接続パッドが形成されていることを特徴とする。
また、前記ビアが、前記配線層とランドとの間に形成された絶縁層に、前記配線部が底面に露出するビア孔が形成され、該ビア孔の底面の配線部の表面および内側面を被覆する導体層によって形成されていることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて詳細に説明する。
図１は半導体素子１０の電極端子形成面における配線と外部接続端子１２との接合部分の構成を示す断面図である。
本実施形態の半導体装置は、電極端子形成面に形成する電極端子１６と外部接続端子１２としてのはんだボールとを電気的に接続するための配線を、一端側で電極端子１６に接続する引回し用の配線部３０と外部接続端子１２を接合するためのランド３２とが相互に干渉しないように絶縁層３４を介して別の層に形成し、配線部３０とランド３２とをビア３６を介して電気的に接続したことを特徴とする。
【００１０】
配線部３０は半導体素子１０の電極端子形成面を被覆する絶縁層（第１の絶縁層）２０の表面に、一端側で電極端子１６に接続して形成する。従来の半導体装置では、図９に示すように、配線部３０の他端側には外部接続端子１２を接合するためのランド１８ａを形成するが、本半導体装置では配線部３０の他端部は絶縁層（第２の絶縁層）３４を介してランド３２に電気的に接続するための接続パッド３０ａに形成する。接続パッド３０ａはビア３６を介して配線部３０とランド３２とを電気的に接続するためのものであり、配線部３０の幅寸法と同程度の径寸法でランド３２の径寸法よりも小さく形成する。ビア３６は、絶縁層３４に接続パッド３０ａが底面に露出するビア穴を形成し、ビア穴の内面に導体層を被着して形成される。
【００１１】
ランド３２の径寸法は配線３６の幅寸法と比較するとはるかに大径である。図１ではランド３２（外部接続端子１２）と配線部３０との位置関係を断面図で示し、図２では外部接続端子１２と配線部３０との位置関係を平面図で示す。本実施形態では配線部３０とランド３２とを別の層に形成しているからランド３２と配線部３０とが平面配置で重複するように配線部３０を配置することが可能である。図１、２ではランド３２の下側を通過して配線部３０が配置されている様子を示す。
【００１２】
前述したように、従来の半導体装置では配線とランドとを同一の配線層内に形成しているから、ランドと配線が干渉しないように配線はランド間を通すように配置している。これに対して、本実施形態の半導体装置では、ランド３２が配置される部位にも配線部３０を引き回すことができるから、配線部３０を配置する実質的なスペースが増大し、外部接続端子１２が高密度に配置される場合でも容易に配線部３０を形成することが可能になる。
すなわち、本実施形態の半導体装置で配線部３０を設計する場合は、電極端子１６とランド３２に接続する接続パッド３０ａとの間を配線部３０で接続すればよい。
【００１３】
配線部３０の他端に形成する接続パッド３０ａはビア３６を介してランド３２と電気的に接続可能な位置に配置する。図２に示す例では、接続パッド３０ａは外部接続端子１２（ランド３２）の中心に配置しているが、接続パッド３０ａは必ずしもランド３２の中心に配置しなければならないわけではない。ランド３２と配線部３０とはビア３６により層間で電気的に接続されればよいから、ビア３６はランド３２を配置する平面領域内に配置すればよい。配線部３０および接続パッド３０ａを配置する場合は、このような接続パッド３０ａの配置位置の任意性を考慮してある程度自由に配置することが可能である。
【００１４】
図３は外部接続端子１２としてはんだボールのかわりにリードピンを接合した状態の断面図である。絶縁層３４を介して配線部３０の上層にランド３２を形成し、配線部３０とランド３２とをビア３６により電気的に接続し、ランド３２に外部接続端子１２を立設している。４０はリードピンをランド３２に接合するはんだである。このように外部接続端子１２としてリードピンを接合する場合も、上記実施形態とまったく同様に、ランド３２の配置位置と干渉させずに配線部３０を形成することができる。３８はランド３２を形成した面を保護するソルダーレジスト等の保護膜である。
【００１５】
図４、５は図１に示す半導体装置を製造する方法を示す。
図４は半導体素子１０の電極端子形成面に配線部３０を形成するまでの製造工程である。図４（ａ） はまず、電極端子形成面に絶縁層２０を形成した状態を示す。絶縁層２０はポリイミド等の電気的絶縁性を有する樹脂材を電極端子形成面に塗布し、あるいは絶縁性樹脂材からなる樹脂フィルムを接着して形成することができる。
図４（ｂ） は絶縁層２０を化学的にエッチングし、あるいは絶縁層２０にレーザ光を照射して電極端子１６を露出させた状態である。
【００１６】
図４（ｃ） は、次に、絶縁層２０の表面に配線部３０を形成するための導体層４２を示す。導体層４２はスパッタリングあるいはめっき等を施すことにより、電極端子１６が露出する絶縁層２０の露出穴の内面および絶縁層２０の表面を被覆して形成することができる。導体層４２を所定の厚さに形成するため、スパッタリングあるいは無電解銅めっきにより導体層を薄く形成し、この導体層をめっき給電層として電解銅めっきを施してもよい。
【００１７】
図４（ｄ） は、次に、導体層４２を化学的にエッチングして配線部３０を形成した状態を示す。配線部３０を形成するには、導体層４２の表面に感光性レジストを塗布し、露光・現像して配線部３０を形成する部位のみを残したレジストパターンを形成し、このレジストパターンをマスクとして導体層４２をエッチングすればよい。エッチング後、レジストパターンを溶解除去することにより、絶縁層２０の表面に配線部３０が形成される。配線部３０は一端側で電極端子１６に接続し、他端側に接続パッド３０ａが形成されたものである。
図４（ｅ） は、配線部３０を形成した面にポリイミド等の電気的絶縁性を有する樹脂を塗布し、あるいは電気的絶縁性を有する樹脂フィルムを接着して絶縁層３４を形成した状態を示す。
【００１８】
図５は絶縁層３４の表面に配線部３０と電気的に接続してランド３２を形成する製造工程を示す。図５（ａ） は絶縁層３４をエッチングし、あるいは絶縁層３４にレーザ光を照射して底面に配線部３０の接続パッド３０ａが露出するビア穴３４ａを形成した状態を示す。ビア穴３４ａは配線部３０の接続パッド３０ａとランド３２とを電気的に接続するビア３６を形成するためのもので、配線部３０の接続パッド３０ａの位置に合わせて絶縁層３４に露出穴を形成する。
図５（ｂ） は、次に、絶縁層３４の表面にスパッタリングあるいはめっきによりランド３２を形成するための導体層４４を形成した状態である。導体層４４はビア穴３４ａの内面、接続パッド３０ａに密着させて形成する。なお、電解銅めっき等を施して導体層４４が所定の厚さに形成されるようにしてもよい。
【００１９】
図５（ｃ） は、導体層４４をエッチングしてランド３２を所定のパターンに形成した状態である。導体層４４をエッチングしてランド３２を形成する方法は、前述したと同様に、導体層４４の表面にランド３２を形成する部位を被覆したレジストパターンを形成し、レジストパターンをマスクとして導体層４４をエッチングする方法による。
導体層４４をエッチングすることにより、導体層４４のうちランド３２となる部位のみが残り、ランド３２はビア穴３４ａ内に形成された導体層４４であるビア３６によって下層の配線部３０と電気的に接続される。なお、次に、ランド３２の表面に金めっき等の保護めっきを施してもよい。
【００２０】
図５（ｄ） は、ランド３２を形成した面をソルダーレジスト等の保護膜３８によって被覆した状態を示す。保護膜３８はランド３２を形成した部位を露出させて外表面を被覆する。
図５（ｅ） は、最後にランド３２に外部接続端子１２としてはんだボールを接合した状態を示す。各々のランド３２にはんだボールを供給し、はんだリフローによってはんだボールを接合することができる。こうして、絶縁層３４を介して配線部３０とランド３４とが別層に形成され、配線部３０を介して半導体素子１０の電極端子１６と外部接続端子１２とが電気的に接続された半導体装置が得られる。
【００２１】
なお、配線部３０およびランド３２を形成する方法は、上述した方法に限るものではない。
たとえば、いわゆるセミアディティブ法によって配線部３０を形成することもできる。図６（ａ） は図４（ｂ） に示す工程の後、スパッタリングあるいは無電解銅めっき等によって電極端子１６の露出表面、絶縁層２０の露出穴の内面および絶縁層２０の表面にめっき給電層とする薄い導体層４６を形成した状態を示す。次に、この導体層４６の表面に感光性レジストを塗布し、露光・現像して、配線部３０として残す部位を露出させたレジストパターン４８を形成する（図６（ｂ））。次に、導体層４６をめっき給電層として電解銅めっきを施し導体部５０を形成する。導体部５０は導体層４６が露出する部位に積み上がるようにして形成される。
【００２２】
導体部５０を形成した後、レジストパターン４８を溶解して除去し、導体層４６を露出させる。この状態で絶縁層２０の表面には導体層４６と導体部５０が露出する。次に、露出している導体層４６を化学的にエッチングして除去し、導体部５０を絶縁層２０の表面に残す。図６（ｄ） は絶縁層２０の表面に導体部５０を残すことによって、絶縁層２０の表面に配線部３０が形成された状態を示す。
導体層４６はめっき給電層としてきわめて薄く形成するから、エッチングによって簡単に溶解除去することができる。このとき、導体部５０をレジスト等で保護する必要はなく、導体部５０のパターンにしたがって配線部３０が形成されるようになる。
【００２３】
絶縁層３４の表面にランド３２を形成する場合も、上述した方法を利用することができる。すなわち、図６（ｄ） に示す状態で絶縁層３４により配線部３０を被覆し、絶縁層３４の表面にめっき給電用の薄い導体層を形成する。次に、この導体層の表面にレジストパターンを形成し、ランド３２のパターンにしたがって導体部を形成し、レジストパターンを除去してめっき給電用の導体層をエッチングすることにより、ランド３２を形成することができる。
【００２４】
なお、上述した図４〜６に示す実施形態ではいずれも、個片に形成した半導体素子１０に対して所要の処理を施すことにより半導体素子の電極端子形成面に外部接続端子を配置した半導体装置を製造しているが、半導体素子の個片に切断する前の所定の半導体素子が形成された半導体ウエハに対して、上述した実施形態と同様に配線部３０、ランド３２、絶縁層３４等を形成し、半導体ウエハを個片に切断して半導体装置を得ることも可能である。
【００２５】
本発明に係る半導体装置は、上述したように、配線部３０とランド３２とを別層に形成したことにより、ランド３２の配置位置に制約されずに配線部３０を配置することが可能になる。これによって、外部接続端子１２の配置数が増大し、ランド３２がきわめて高密度に配置される場合でも、半導体素子１０の電極端子形成面で配線部３０を引き回すことが可能となり、従来の半導体装置では配線部３０の引き回しができず、配線層を複数層に形成している製品についても容易に配線部３０を配置することが可能になる。
【００２６】
【発明の効果】
本発明に係る半導体装置は、上述したように、半導体素子の電極端子形成面に形成する外部接続端子を接合するためのランドと、半導体素子の電極端子とランドとを接続する配線部とを絶縁層を介して積層して配置したことにより、電極端子形成面に高密度でランドを配置する場合でも、ランドに干渉させずに配線部を配置することが可能になる。これによって、外部接続端子を接合するためのランドの接合面積を確保して、かつ多ピン化にも好適に対応できる半導体装置として提供することが可能になる。
【図面の簡単な説明】
【図１】半導体装置の一実施形態の要部の構成を示す断面図である。
【図２】外部接続端子と配線パターンとの相互配置を示す平面図である。
【図３】半導体装置の他の実施形態の要部の構成を示す断面図である。
【図４】半導体装置の製造方法を示す説明図である。
【図５】半導体装置の製造方法を示す説明図である。
【図６】半導体装置の他の製造方法を示す説明図である。
【図７】半導体素子と同寸法に形成した半導体装置の断面図である。
【図８】半導体素子の電極端子形成面の平面図である。
【図９】配線パターンと外部接続端子の構成を示す断面図である。
【符号の説明】
１０ 半導体素子
１２ 外部接続端子
１６ 電極端子
２０ 絶縁層
３０ 配線部
３０ａ 接続パッド
３２ ランド
３４ 絶縁層
３４ａ ビア穴
３６ ビア
３８ 保護膜
４０ はんだ
４２、４４、４６ 導体層
４８ レジストパターン
５０ 導体部
【発明の属する技術分野】
本発明は半導体装置に関し、より詳細には半導体素子と同寸法に形成した半導体装置に関する。
【０００２】
【従来の技術】
半導体素子と同寸法に形成した半導体装置いわゆるチップサイズパッケージは、半導体素子の電極端子形成面に、はんだボール等の実装用の外部接続端子を電極端子と電気的に接続して配列した製品である。図７に半導体装置の外観図を示す。１０が半導体素子、１２が外部接続端子である。チップサイズパッケージでは電極端子形成面という限られたスペースに外部接続端子１２を配列するため、電極端子形成面の全面を外部接続端子１２の搭載面として外部接続端子１２を配列している。１４は電極端子形成面を保護する保護膜である。
【０００３】
図８は半導体素子１０の電極端子形成面における外部接続端子１２の配置例を示す。外部接続端子１２がアレイ状に配置されていることを示す。電極端子形成面における電極端子の配列は製品によってまちまちであるが、図示例のように、電極端子形成面の外周縁に沿って電極端子１６が配置されているような場合には、各々の外部接続端子１２から配線パターン１８を外側に引き出して、外部接続端子１２と電極端子１６とを接続する。
【０００４】
配線パターン１８は外部接続端子１２を接合する部位が外部接続端子１２を接合するための所定の大きさのランド１８ａに形成される。すなわち、配線パターン１８は一端が電極端子１６に接続するとともに、他端が外部接続端子１２の配置位置に合わせてランド１８ａに形成されている。
図９に配線パターン１８に外部接続端子１２を接合した状態の断面図を示す。２０は半導体素子１０の表面を被覆する絶縁層である。絶縁層２０のうち電極端子１６を形成した部位は露出している。配線パターン１８は絶縁層２０によって半導体素子１０の表面を被覆した状態でスパッタリング等により導体層を形成し、この導体層をエッチングして形成される。図９で、１８ａが配線パターン１８の他端部に設けたランドである。
【０００５】
【発明が解決しようとする課題】
チップサイズパッケージでは、上記のように、半導体素子の電極端子形成面に外部接続端子１２を配列し、外部接続端子１２と電極端子１６とを電気的に接続する配線パターン１８を形成している。
この配線パターン１８は、各々の外部接続端子１２と電極端子１６とを対応して接続するから、外部接続端子１２の配置数が少ない場合、あるいは外部接続端子１２の配置スペースに余裕がある場合は問題ないが、外部接続端子１２が高密度に配列されるようになると、配線パターン１８を形成することが非常に困難になるという問題が生じる。
【０００６】
従来の製品は、隣接する外部接続端子１２の間に配線パターン１８を通すように配線パターン１８を設計するから、隣接する外部接続端子１２の間のスペースが狭くなると、隣接する外部接続端子１２の間に配線パターン１８を通すことが窮屈になるからである。外部接続端子１２が多数個配列される場合には、隣接する外部接続端子１２の間に複数本の配線パターン１８を通さなければならないことも生じる。
チップサイズパッケージでは、今後、入出端子数がますます増大することが予想され、場合によっては隣接する外部接続端子１２のスペース間に１本も配線パターン１８を通すことができないといった場合も想定される。
【０００７】
本発明は、このような半導体素子と同寸法に形成する半導体装置における配線パターンの形成に関しての問題点を解消すべくなされたものであり、半導体素子の入出力端子数が増大したような場合であっても、電極端子と外部接続端子とを容易に配線パターンによって接続でき多ピン化に好適に対応できる半導体装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、半導体素子の電極端子形成面に外部接続端子が設けられ、半導体素子の複数の電極端子と該各電極端子と対応する外部接続端子とが、一端が前記電極端子に接続され他端が前記外部接続端子を接合するランドに接続される各配線部を介して電気的に接続された半導体装置において、絶縁性樹脂材からなり、半導体素子の電極端子形成面上に形成される第１の絶縁層と、該第１の絶縁層上に形成される前記各配線部と、絶縁性樹脂材からなり、前記第１の絶縁層上に、前記配線部を被覆するように形成される第２の絶縁層と、 該第２の絶縁層の表面に形成される前記各ランドと、前記第２の絶縁層中の、前記各ランドが配置された平面領域内に配置され、前記各配線部と前記対応するランドとを電気的に接続するビアとを有し、前記第２の絶縁層上には前記ランドのみが配置され、前記第１の絶縁層上には前記ランドの平面領域よりも狭幅に形成されると共に、該ランドが配置された平面領域と重複して配置される複数の前記配線部が配置されていることを特徴とする。
また、前記配線部の他端部に、前記ランドよりも小径の接続パッドが形成されていることを特徴とする。
また、前記ビアが、前記配線層とランドとの間に形成された絶縁層に、前記配線部が底面に露出するビア孔が形成され、該ビア孔の底面の配線部の表面および内側面を被覆する導体層によって形成されていることを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて詳細に説明する。
図１は半導体素子１０の電極端子形成面における配線と外部接続端子１２との接合部分の構成を示す断面図である。
本実施形態の半導体装置は、電極端子形成面に形成する電極端子１６と外部接続端子１２としてのはんだボールとを電気的に接続するための配線を、一端側で電極端子１６に接続する引回し用の配線部３０と外部接続端子１２を接合するためのランド３２とが相互に干渉しないように絶縁層３４を介して別の層に形成し、配線部３０とランド３２とをビア３６を介して電気的に接続したことを特徴とする。
【００１０】
配線部３０は半導体素子１０の電極端子形成面を被覆する絶縁層（第１の絶縁層）２０の表面に、一端側で電極端子１６に接続して形成する。従来の半導体装置では、図９に示すように、配線部３０の他端側には外部接続端子１２を接合するためのランド１８ａを形成するが、本半導体装置では配線部３０の他端部は絶縁層（第２の絶縁層）３４を介してランド３２に電気的に接続するための接続パッド３０ａに形成する。接続パッド３０ａはビア３６を介して配線部３０とランド３２とを電気的に接続するためのものであり、配線部３０の幅寸法と同程度の径寸法でランド３２の径寸法よりも小さく形成する。ビア３６は、絶縁層３４に接続パッド３０ａが底面に露出するビア穴を形成し、ビア穴の内面に導体層を被着して形成される。
【００１１】
ランド３２の径寸法は配線３６の幅寸法と比較するとはるかに大径である。図１ではランド３２（外部接続端子１２）と配線部３０との位置関係を断面図で示し、図２では外部接続端子１２と配線部３０との位置関係を平面図で示す。本実施形態では配線部３０とランド３２とを別の層に形成しているからランド３２と配線部３０とが平面配置で重複するように配線部３０を配置することが可能である。図１、２ではランド３２の下側を通過して配線部３０が配置されている様子を示す。
【００１２】
前述したように、従来の半導体装置では配線とランドとを同一の配線層内に形成しているから、ランドと配線が干渉しないように配線はランド間を通すように配置している。これに対して、本実施形態の半導体装置では、ランド３２が配置される部位にも配線部３０を引き回すことができるから、配線部３０を配置する実質的なスペースが増大し、外部接続端子１２が高密度に配置される場合でも容易に配線部３０を形成することが可能になる。
すなわち、本実施形態の半導体装置で配線部３０を設計する場合は、電極端子１６とランド３２に接続する接続パッド３０ａとの間を配線部３０で接続すればよい。
【００１３】
配線部３０の他端に形成する接続パッド３０ａはビア３６を介してランド３２と電気的に接続可能な位置に配置する。図２に示す例では、接続パッド３０ａは外部接続端子１２（ランド３２）の中心に配置しているが、接続パッド３０ａは必ずしもランド３２の中心に配置しなければならないわけではない。ランド３２と配線部３０とはビア３６により層間で電気的に接続されればよいから、ビア３６はランド３２を配置する平面領域内に配置すればよい。配線部３０および接続パッド３０ａを配置する場合は、このような接続パッド３０ａの配置位置の任意性を考慮してある程度自由に配置することが可能である。
【００１４】
図３は外部接続端子１２としてはんだボールのかわりにリードピンを接合した状態の断面図である。絶縁層３４を介して配線部３０の上層にランド３２を形成し、配線部３０とランド３２とをビア３６により電気的に接続し、ランド３２に外部接続端子１２を立設している。４０はリードピンをランド３２に接合するはんだである。このように外部接続端子１２としてリードピンを接合する場合も、上記実施形態とまったく同様に、ランド３２の配置位置と干渉させずに配線部３０を形成することができる。３８はランド３２を形成した面を保護するソルダーレジスト等の保護膜である。
【００１５】
図４、５は図１に示す半導体装置を製造する方法を示す。
図４は半導体素子１０の電極端子形成面に配線部３０を形成するまでの製造工程である。図４（ａ） はまず、電極端子形成面に絶縁層２０を形成した状態を示す。絶縁層２０はポリイミド等の電気的絶縁性を有する樹脂材を電極端子形成面に塗布し、あるいは絶縁性樹脂材からなる樹脂フィルムを接着して形成することができる。
図４（ｂ） は絶縁層２０を化学的にエッチングし、あるいは絶縁層２０にレーザ光を照射して電極端子１６を露出させた状態である。
【００１６】
図４（ｃ） は、次に、絶縁層２０の表面に配線部３０を形成するための導体層４２を示す。導体層４２はスパッタリングあるいはめっき等を施すことにより、電極端子１６が露出する絶縁層２０の露出穴の内面および絶縁層２０の表面を被覆して形成することができる。導体層４２を所定の厚さに形成するため、スパッタリングあるいは無電解銅めっきにより導体層を薄く形成し、この導体層をめっき給電層として電解銅めっきを施してもよい。
【００１７】
図４（ｄ） は、次に、導体層４２を化学的にエッチングして配線部３０を形成した状態を示す。配線部３０を形成するには、導体層４２の表面に感光性レジストを塗布し、露光・現像して配線部３０を形成する部位のみを残したレジストパターンを形成し、このレジストパターンをマスクとして導体層４２をエッチングすればよい。エッチング後、レジストパターンを溶解除去することにより、絶縁層２０の表面に配線部３０が形成される。配線部３０は一端側で電極端子１６に接続し、他端側に接続パッド３０ａが形成されたものである。
図４（ｅ） は、配線部３０を形成した面にポリイミド等の電気的絶縁性を有する樹脂を塗布し、あるいは電気的絶縁性を有する樹脂フィルムを接着して絶縁層３４を形成した状態を示す。
【００１８】
図５は絶縁層３４の表面に配線部３０と電気的に接続してランド３２を形成する製造工程を示す。図５（ａ） は絶縁層３４をエッチングし、あるいは絶縁層３４にレーザ光を照射して底面に配線部３０の接続パッド３０ａが露出するビア穴３４ａを形成した状態を示す。ビア穴３４ａは配線部３０の接続パッド３０ａとランド３２とを電気的に接続するビア３６を形成するためのもので、配線部３０の接続パッド３０ａの位置に合わせて絶縁層３４に露出穴を形成する。
図５（ｂ） は、次に、絶縁層３４の表面にスパッタリングあるいはめっきによりランド３２を形成するための導体層４４を形成した状態である。導体層４４はビア穴３４ａの内面、接続パッド３０ａに密着させて形成する。なお、電解銅めっき等を施して導体層４４が所定の厚さに形成されるようにしてもよい。
【００１９】
図５（ｃ） は、導体層４４をエッチングしてランド３２を所定のパターンに形成した状態である。導体層４４をエッチングしてランド３２を形成する方法は、前述したと同様に、導体層４４の表面にランド３２を形成する部位を被覆したレジストパターンを形成し、レジストパターンをマスクとして導体層４４をエッチングする方法による。
導体層４４をエッチングすることにより、導体層４４のうちランド３２となる部位のみが残り、ランド３２はビア穴３４ａ内に形成された導体層４４であるビア３６によって下層の配線部３０と電気的に接続される。なお、次に、ランド３２の表面に金めっき等の保護めっきを施してもよい。
【００２０】
図５（ｄ） は、ランド３２を形成した面をソルダーレジスト等の保護膜３８によって被覆した状態を示す。保護膜３８はランド３２を形成した部位を露出させて外表面を被覆する。
図５（ｅ） は、最後にランド３２に外部接続端子１２としてはんだボールを接合した状態を示す。各々のランド３２にはんだボールを供給し、はんだリフローによってはんだボールを接合することができる。こうして、絶縁層３４を介して配線部３０とランド３４とが別層に形成され、配線部３０を介して半導体素子１０の電極端子１６と外部接続端子１２とが電気的に接続された半導体装置が得られる。
【００２１】
なお、配線部３０およびランド３２を形成する方法は、上述した方法に限るものではない。
たとえば、いわゆるセミアディティブ法によって配線部３０を形成することもできる。図６（ａ） は図４（ｂ） に示す工程の後、スパッタリングあるいは無電解銅めっき等によって電極端子１６の露出表面、絶縁層２０の露出穴の内面および絶縁層２０の表面にめっき給電層とする薄い導体層４６を形成した状態を示す。次に、この導体層４６の表面に感光性レジストを塗布し、露光・現像して、配線部３０として残す部位を露出させたレジストパターン４８を形成する（図６（ｂ））。次に、導体層４６をめっき給電層として電解銅めっきを施し導体部５０を形成する。導体部５０は導体層４６が露出する部位に積み上がるようにして形成される。
【００２２】
導体部５０を形成した後、レジストパターン４８を溶解して除去し、導体層４６を露出させる。この状態で絶縁層２０の表面には導体層４６と導体部５０が露出する。次に、露出している導体層４６を化学的にエッチングして除去し、導体部５０を絶縁層２０の表面に残す。図６（ｄ） は絶縁層２０の表面に導体部５０を残すことによって、絶縁層２０の表面に配線部３０が形成された状態を示す。
導体層４６はめっき給電層としてきわめて薄く形成するから、エッチングによって簡単に溶解除去することができる。このとき、導体部５０をレジスト等で保護する必要はなく、導体部５０のパターンにしたがって配線部３０が形成されるようになる。
【００２３】
絶縁層３４の表面にランド３２を形成する場合も、上述した方法を利用することができる。すなわち、図６（ｄ） に示す状態で絶縁層３４により配線部３０を被覆し、絶縁層３４の表面にめっき給電用の薄い導体層を形成する。次に、この導体層の表面にレジストパターンを形成し、ランド３２のパターンにしたがって導体部を形成し、レジストパターンを除去してめっき給電用の導体層をエッチングすることにより、ランド３２を形成することができる。
【００２４】
なお、上述した図４〜６に示す実施形態ではいずれも、個片に形成した半導体素子１０に対して所要の処理を施すことにより半導体素子の電極端子形成面に外部接続端子を配置した半導体装置を製造しているが、半導体素子の個片に切断する前の所定の半導体素子が形成された半導体ウエハに対して、上述した実施形態と同様に配線部３０、ランド３２、絶縁層３４等を形成し、半導体ウエハを個片に切断して半導体装置を得ることも可能である。
【００２５】
本発明に係る半導体装置は、上述したように、配線部３０とランド３２とを別層に形成したことにより、ランド３２の配置位置に制約されずに配線部３０を配置することが可能になる。これによって、外部接続端子１２の配置数が増大し、ランド３２がきわめて高密度に配置される場合でも、半導体素子１０の電極端子形成面で配線部３０を引き回すことが可能となり、従来の半導体装置では配線部３０の引き回しができず、配線層を複数層に形成している製品についても容易に配線部３０を配置することが可能になる。
【００２６】
【発明の効果】
本発明に係る半導体装置は、上述したように、半導体素子の電極端子形成面に形成する外部接続端子を接合するためのランドと、半導体素子の電極端子とランドとを接続する配線部とを絶縁層を介して積層して配置したことにより、電極端子形成面に高密度でランドを配置する場合でも、ランドに干渉させずに配線部を配置することが可能になる。これによって、外部接続端子を接合するためのランドの接合面積を確保して、かつ多ピン化にも好適に対応できる半導体装置として提供することが可能になる。
【図面の簡単な説明】
【図１】半導体装置の一実施形態の要部の構成を示す断面図である。
【図２】外部接続端子と配線パターンとの相互配置を示す平面図である。
【図３】半導体装置の他の実施形態の要部の構成を示す断面図である。
【図４】半導体装置の製造方法を示す説明図である。
【図５】半導体装置の製造方法を示す説明図である。
【図６】半導体装置の他の製造方法を示す説明図である。
【図７】半導体素子と同寸法に形成した半導体装置の断面図である。
【図８】半導体素子の電極端子形成面の平面図である。
【図９】配線パターンと外部接続端子の構成を示す断面図である。
【符号の説明】
１０ 半導体素子
１２ 外部接続端子
１６ 電極端子
２０ 絶縁層
３０ 配線部
３０ａ 接続パッド
３２ ランド
３４ 絶縁層
３４ａ ビア穴
３６ ビア
３８ 保護膜
４０ はんだ
４２、４４、４６ 導体層
４８ レジストパターン
５０ 導体部
Claims (3)
- 半導体素子の電極端子形成面に外部接続端子が設けられ、半導体素子の複数の電極端子と該各電極端子と対応する外部接続端子とが、一端が前記電極端子に接続され他端が前記外部接続端子を接合するランドに接続される各配線部を介して電気的に接続された半導体装置において、
絶縁性樹脂材からなり、半導体素子の電極端子形成面上に形成される第１の絶縁層と、
該第１の絶縁層上に形成される前記各配線部と、
絶縁性樹脂材からなり、前記第１の絶縁層上に、前記配線部を被覆するように形成される第２の絶縁層と、
該第２の絶縁層の表面に形成される前記各ランドと、
前記第２の絶縁層中の、前記各ランドが配置された平面領域内に配置され、前記各配線部と前記対応するランドとを電気的に接続するビアとを有し、
前記第２の絶縁層上には前記ランドのみが配置され、
前記第１の絶縁層上には前記ランドの平面領域よりも狭幅に形成されると共に、該ランドが配置された平面領域と重複して配置される複数の前記配線部が配置されていることを特徴とする半導体装置。 - 配線部の他端部に、前記ランドよりも小径の接続パッドが形成されていることを特徴とする請求項１記載の半導体装置。
- ビアが、前記配線層とランドとの間に形成された絶縁層に、前記配線部が底面に露出するビア孔が形成され、該ビア孔の底面の配線部の表面および内側面を被覆する導体層によって形成されていることを特徴とする請求項１または２記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19866899A JP3606769B2 (ja) | 1999-07-13 | 1999-07-13 | 半導体装置 |
| EP00305878A EP1069615A3 (en) | 1999-07-13 | 2000-07-12 | Semiconductor device |
| US09/615,558 US6465886B1 (en) | 1999-07-13 | 2000-07-13 | Semiconductor device having circuit pattern and lands thereon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19866899A JP3606769B2 (ja) | 1999-07-13 | 1999-07-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024023A JP2001024023A (ja) | 2001-01-26 |
| JP3606769B2 true JP3606769B2 (ja) | 2005-01-05 |
Family
ID=16395068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19866899A Expired - Fee Related JP3606769B2 (ja) | 1999-07-13 | 1999-07-13 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6465886B1 (ja) |
| EP (1) | EP1069615A3 (ja) |
| JP (1) | JP3606769B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
| US7005727B2 (en) * | 2001-12-28 | 2006-02-28 | Intel Corporation | Low cost programmable CPU package/substrate |
| US6614091B1 (en) * | 2002-03-13 | 2003-09-02 | Motorola, Inc. | Semiconductor device having a wire bond pad and method therefor |
| JP3678239B2 (ja) * | 2003-06-30 | 2005-08-03 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP2008140886A (ja) * | 2006-11-30 | 2008-06-19 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
| TWI337059B (en) * | 2007-06-22 | 2011-02-01 | Princo Corp | Multi-layer substrate and manufacture method thereof |
| US8349721B2 (en) * | 2008-03-19 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming insulating layer on conductive traces for electrical isolation in fine pitch bonding |
| US7683493B2 (en) * | 2008-04-29 | 2010-03-23 | International Business Machines Corporation | Intermetallic diffusion block device and method of manufacture |
| US8299632B2 (en) * | 2009-10-23 | 2012-10-30 | Ati Technologies Ulc | Routing layer for mitigating stress in a semiconductor die |
| US8227926B2 (en) * | 2009-10-23 | 2012-07-24 | Ati Technologies Ulc | Routing layer for mitigating stress in a semiconductor die |
| JP5544872B2 (ja) | 2009-12-25 | 2014-07-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US9224688B2 (en) * | 2013-01-04 | 2015-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal routing architecture for integrated circuits |
| US9508637B2 (en) | 2014-01-06 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protrusion bump pads for bond-on-trace processing |
| US9275967B2 (en) * | 2014-01-06 | 2016-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protrusion bump pads for bond-on-trace processing |
| US9418928B2 (en) | 2014-01-06 | 2016-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protrusion bump pads for bond-on-trace processing |
| US9305890B2 (en) | 2014-01-15 | 2016-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package having substrate with embedded metal trace overlapped by landing pad |
| KR102793907B1 (ko) * | 2020-08-24 | 2025-04-08 | 삼성전자주식회사 | 반도체 패키지 |
| US11862588B2 (en) * | 2021-01-14 | 2024-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method |
| JP7715590B2 (ja) | 2021-09-27 | 2025-07-30 | 新光電気工業株式会社 | 配線基板及び配線基板の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181041A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 半導体集積回路装置 |
| EP0469216B1 (en) * | 1990-07-31 | 1994-12-07 | International Business Machines Corporation | Method of forming metal contact pads and terminals on semiconductor chips |
| DE69635397T2 (de) * | 1995-03-24 | 2006-05-24 | Shinko Electric Industries Co., Ltd. | Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren |
| US5723822A (en) * | 1995-03-24 | 1998-03-03 | Integrated Device Technology, Inc. | Structure for fabricating a bonding pad having improved adhesion to an underlying structure |
| JPH10284634A (ja) * | 1997-04-03 | 1998-10-23 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-07-13 JP JP19866899A patent/JP3606769B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-12 EP EP00305878A patent/EP1069615A3/en not_active Withdrawn
- 2000-07-13 US US09/615,558 patent/US6465886B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6465886B1 (en) | 2002-10-15 |
| JP2001024023A (ja) | 2001-01-26 |
| EP1069615A3 (en) | 2002-04-03 |
| EP1069615A2 (en) | 2001-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041005 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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