JP3607580B2 - 電圧制御発振器 - Google Patents
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- H03K3/0315—Ring oscillators
Description
【０００１】
【発明の属する技術分野】
本発明は、制御電圧によって発振周波数を制御することができる電圧制御発振器（以下、「ＶＣＯ」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のＶＣＯの一例を示す回路図である。
このＶＣＯは、論理回路のクロック信号を生成するためのリング発振方式のもので、縦続接続されたインバータ１１，１２，１３を有している。インバータ１３の出力側は、ディプレッション型の電界効果トランジスタ（ＦＥＴ）（以下、「ＤＦＥＴ」という）１４ａとエンハンスメント型のＦＥＴ（以下、「ＥＦＥＴ」という）１４ｂを並列に接続したトランスファゲート（以下、「ＴＧ」という）１４を介して、インバータ１１の入力側に接続されている。
【０００３】
インバータ１２の出力側は、出力バッファ１５の入力側に接続され、この出力バッファ１５の出力側が出力端子１６に接続されている。
このＶＣＯは、同様に、縦続接続されたインバータ２１，２２，２３を有し、このインバータ２３の出力側が、ＴＧ２４を介してインバータ２１の入力側に接続されている。インバータ２２の出力側は、出力バッファ２５を介して出力端子２６に接続されている。
【０００４】
ＴＧ１４，２４を構成するＤＦＥＴ及びＥＦＥＴのゲートは、制御電圧ＣＬＴが与えられる制御端子３１に共通に接続されている。ＴＧ１４，２４の出力側は、インバータ３２ａ，３２ｂで構成されるラッチ３２で相互に接続されている。即ち、ＴＧ１４の出力側はインバータ３２ａを介してＴＧ２４の出力側に接続され、ＴＧ２４の出力側はインバータ３２ｂを介してＴＧ１４の出力側に接続されている。ラッチ３２は、インバータ１１〜１３及びＴＧ１４で構成されるリング発振回路と、インバータ２１〜２３及びＴＧ２４で構成されるリング発振回路の出力信号が逆極性になるように制御するものである。
【０００５】
このようなＶＣＯでは、インバータ１１〜１３及びＴＧ１４で構成されるリング発振回路において、そのループ遅延時間に応じた周波数で発振動作が行われる。ループ遅延時間は、インバータ１１〜１３の遅延時間とＴＧ１４の遅延時間の合計であるが、ＴＧ１４の遅延時間は制御端子３１に与えられる制御電圧ＣＬＴに応じて変化する。即ち、制御電圧ＣＬＴが低くなると、ＴＧ１４のチャネル抵抗が大きくなって遅延時間が増加し、発振周波数は低下する。逆に、制御電圧ＣＬＴが高くなるとＴＧ１４のチャネル抵抗が小さくなって遅延時間が減少し、発振周波数は上昇する。インバータ２１〜２３とＴＧ２４で構成されるリング発振回路においても、制御電圧ＣＬＴによって同様に発振周波数が制御される。これにより、比較的広い範囲で発振周波数を制御することができる。
【０００６】
これらの２つのリング発振回路は、ラッチ３２を介して接続され、出力信号が相互に逆極性になるように制御される。そして、インバータ１２の出力信号の一部が、出力バッファ１５を介して出力端子１６から発振信号ＱＹとして出力される。また、インバータ２２の出力信号の一部が、出力バッファ２５を介して出力端子２６から、発振信号ＱＹとは逆極性の発振信号ＱＮとして出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＶＣＯでは、次のような課題があった。
例えば、このＶＣＯを使用して位相同期回路（以下、「ＰＬＬ」という）を構成する場合、固定させるべき周波数は決まっているので、従来のＶＣＯの特徴といえる広い周波数制御範囲が災いして、位相同期させるときの同期引き込み時間が長くなるという課題があった。
【０００８】
更に、ＴＧ１４，２４を構成するＤＦＥＴやＥＦＥＴの挿入損失とゲート容量のため、遅延時間が大きくなり、発振周波数の上限が制約されるという課題があった。
【０００９】
本発明は、前記従来技術が持っていた課題を解決し、高い発振周波数が得られ、ＰＬＬに使用したときには同期引き込み時間が短いＶＣＯを提供するものである。
【００１０】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明は、ＶＣＯにおいて、奇数個の反転増幅器が縦続接続された第１の反転増幅回路と、前記第１の反転増幅回路の出力側と入力側の間に接続され、制御電極に与えられる制御電圧に従って導通状態が制御される第１の帰還用のトランジスタと、前記第１の反転増幅回路の出力側と入力側の間に前記第１のトランジスタと並列に接続された帰還用の第１の抵抗と、奇数個の反転増幅器が縦続接続された第２の反転増幅回路と、前記第２の反転増幅回路の出力側と入力側の間に接続され、制御電極に与えられる前記制御電圧に従って導通状態が制御される第２の帰還用のトランジスタと、前記第２の反転増幅回路の出力側と入力側の間に前記第２のトランジスタと並列に接続された帰還用の第２の抵抗と、前記第１の帰還用のトランジスタの出力信号を反転して前記第２の反転増幅回路の入力側に与える第１のインバータ及び前記第２の帰還用のトランジスタの出力信号を反転して前記第１の反転増幅回路の入力側に与える第２のインバータからなるラッチ回路とを備えている。
【００１１】
第１の発明によれば、以上のようにＶＣＯを構成したので、次のような作用が行われる。
奇数個の反転増幅器で構成された反転増幅回路の出力信号は、制御電圧に従って導通状態が制御される帰還用のトランジスタとこれに並列に接続された帰還用の抵抗を介して、この反転増幅回路の入力側に帰還されて発振動作が行われる。このとき、帰還用のトランジスタの導通状態によってループ遅延時間が異なるので、制御電圧でこのトランジスタを制御することにより、発振周波数を制御することができる。また、トランジスタに並列接続された抵抗の値を適切に設定することにより、発振周波数の可変範囲を所望の値にすることができる。
【００１２】
第２の発明は、ＶＣＯにおいて、奇数個の反転増幅器をリング状に接続して構成したリング発振回路と、前記リング発振回路を構成する反転増幅器の出力側と電源電位または共通電位との間に接続され、制御電極に与えられる制御電圧に従って導通状態が制御されるトランジスタとを備えている。第３の発明は、第２の発明におけるトランジスタに、抵抗を直列に接続している。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＶＣＯの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１６】
このＶＣＯは、図２のＶＣＯと同様に、例えば論理回路のクロック信号を生成するためのリング発振方式のもので、縦続接続された奇数個（例えば、３個）の反転増幅器（例えば、インバータ）１１〜１３からなる反転増幅回路を有している。インバータ１３の出力側は、帰還用のトランジスタ（例えば、ＤＦＥＴ１４ａとＥＦＥＴ１４ｂ）を並列に接続したＴＧ１４を介して、インバータ１１の入力側に接続されている。このＴＧ１４には、更に帰還用の抵抗１７が並列に接続されている。インバータ１２の出力側には、縦続接続されたインバータ１５ａ〜１５ｃからなる出力バッファ１５が接続され、この出力バッファ１５の出力側が出力端子１６に接続されている。
【００１７】
このＶＣＯは、同様に、縦続接続された３個のインバータ２１〜２３を有し、インバータ２３の出力側が、ＤＦＥＴ２４ａとＥＦＥＴ２４ｂを並列に接続したＴＧ２４を介して、インバータ２１の入力側に接続されている。このＴＧ２４には、更に帰還用の抵抗２７が並列に接続されている。インバータ２２の出力側には、縦続接続されたインバータ２５ａ〜２５ｃからなる出力バッファ２５が接続され、この出力バッファ２５の出力側が出力端子２６に接続されている。
【００１８】
ＴＧ１４，２４を構成するＤＦＥＴ１４ａ，２４ａ及びＥＦＥＴ１４ｂ，２４ｂの制御電極（例えば、ゲート）は、制御電圧ＣＬＴが与えられる制御端子３１に接続されている。また、ＴＧ１４，２４の出力側は、２つのインバータ３２ａ，３２ｂで構成されたラッチ３２で相互に接続されている。即ち、ＴＧ１４の出力側には、インバータ３２ａの入力側が接続され、このインバータ３２ａの出力側がＴＧ２４の出力側に接続されている。また、ＴＧ２４の出力側には、インバータ３２ｂの入力側が接続され、このインバータ３２ｂの出力側がＴＧ１４の出力側に接続されている。ラッチ３２は、インバータ１１〜１３及びＴＧ１４で構成されるリング発振回路と、インバータ２１〜２３及びＴＧ２４で構成されるリング発振回路の出力信号を常に逆極性になるように制御するものである。尚、ここでは、高速動作を行うために、回路素子としてＧａＡｓＭＥＳＦＥＴが使用されている。
【００１９】
次に、動作を説明する。
このＶＣＯでは、インバータ１１〜１３、ＴＧ１４及び抵抗１７で構成されるリング発振回路において、そのループ遅延時間に応じた周波数での発振動作が行われる。ループ遅延時間は、インバータ１１〜１３の遅延時間と、ＴＧ１４及び抵抗１７の並列回路の遅延時間の合計であるが、この内、ＴＧ１４の遅延時間は、制御端子３１に与えられる制御電圧ＣＬＴに応じて変化する。即ち、制御電圧ＣＬＴが低くなると、ＴＧ１４のチャネル抵抗が大きくなり、このＴＧ１４と抵抗１７の合成抵抗が大きくなって遅延時間が増加し、発振周波数は低下する。逆に、制御電圧ＣＬＴが高くなると、ＴＧ１４のチャネル抵抗が小さくなり、このＴＧ１４と抵抗１７の合成抵抗が小さくなって遅延時間が減少し、発振周波数は上昇する。
【００２０】
インバータ２１〜２３、ＴＧ２４及び抵抗２７で構成されるリング発振回路でも、制御電圧ＣＬＴによって同様に発振周波数が制御される。
これらの２つのリング発振回路は、ラッチ３２を介して接続され、出力信号が相互に逆極性になるように制御される。そして、インバータ１２の出力信号の一部が、出力バッファ１５を介して出力端子１６から発振信号ＱＹとして出力される。また、インバータ２２の出力信号の一部が、出力バッファ２５を介して出力端子２６から発振信号ＱＹとは逆極性の発振信号ＱＮとして出力される。
【００２１】
図３は、図１のＶＣＯの周波数特性を示す概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周波数を示し、制御電圧ＣＬＴに対する発振周波数の関係が図中の実線で概念的に示されている。尚、図３中の破線は、図２に示した従来のＶＣＯの周波数特性である。
【００２２】
図３に示すように、制御電圧ＣＬＴが高いときは、ＴＧ１４，２４のチャネル抵抗が小さくなり、このＴＧ１４，２４に並列に接続された抵抗１７，２７の影響が少なくなって、図２と図１のＶＣＯの発振周波数の差は小さい。
【００２３】
一方、制御電圧ＣＬＴが低くなると、ＴＧ１４，２４のチャネル抵抗が大きくなり、このＴＧ１４，２４に並列に接続された抵抗１７，２７の値が支配的になる。これにより、制御電圧ＣＬＴを下げてもＴＧ１４，２４と抵抗１７，２７の合成抵抗はあまり大きくならず、発振周波数の低下は少ない。これに対して、図２のＶＣＯでは、ＴＧ１４，２４に抵抗１７，２７が並列に接続されていないので、図３中の破線で示すように、ＴＧ１４，２４のチャネル抵抗の増加に応じて発振周波数が大きく低下する。
【００２４】
以上のように、この第１の実施形態のＶＣＯは、ＴＧ１４，２４にそれぞれ抵抗１７，２７を並列に接続しているので、これらのＴＧ１４，２４及び抵抗１７，２７の合成抵抗の可変範囲を狭くすることができる。従って、抵抗１７，２７の値を適切に選択することにより、所望の発振周波数制御範囲を設定することが可能になり、ＰＬＬに使用したときには同期引き込み時間を短くすることができるという利点がある。
【００２５】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＶＣＯの回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２６】
このＶＣＯは、図１のＶＣＯと同様に、例えば論理回路のクロック信号を生成するためのリング発振方式のもので、リング状に接続された３個のインバータ１１〜１３を有している。インバータ１３の出力側は、インバータ１１の入力側に接続されると共に、負荷用の抵抗１８を介して負荷用のＦＥＴ１９のドレインに接続され、このＦＥＴ１９のソースが共通電位（例えば、接地電位）ＧＮＤに接続されている。ＦＥＴ１９のゲートは制御端子３１に接続され、制御電圧ＣＬＴが与えられるようになっている。インバータ１２の出力側は、出力バッファ１５を介して出力端子１６に接続されている。
【００２７】
このＶＣＯは、同様に、リング状に接続された３個のインバータ２１〜２３を有している。インバータ２３の出力側は、直列に接続された抵抗２８及びＦＥＴ２９を介して、接地電位ＧＮＤに接続されている。ＦＥＴ２９のゲートは、制御端子３１に接続され、制御電圧ＣＬＴが与えられるようになっている。また、インバータ２２の出力側は、出力バッファ２５を介して出力端子２６に接続されている。更に、インバータ１３，２３の出力側は、ラッチ３２で相互に接続されている。
【００２８】
次に動作を説明する。
リング状に接続されたインバータ１１〜１３及びインバータ２１〜２３は、それぞれ３段のリング発振回路として動作する。また、ラッチ３２は、２つのリング発振回路を逆相駆動する。これにより、出力端子１６，２６から同一周波数で相互に逆極性の発振信号ＱＹ，ＱＮが出力される。
【００２９】
このとき、インバータ１３の出力側と接地電位ＧＮＤの間に接続された抵抗１８及びＦＥＴ１９の直列回路と、インバータ２３の出力側と接地電位ＧＮＤの間に接続された抵抗２８及びＦＥＴ２９の直列回路は、それぞれリング発振回路の負荷として動作する。
【００３０】
図５は、図４のＶＣＯの周波数特性を示す概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周波数を示し、制御電圧ＣＬＴに対する発振周波数の関係が図中の実線で概念的に示されている。尚、図５中の一点鎖線は、図４中の抵抗１８，２８の抵抗値Ｒを０とした場合の周波数特性である。
【００３１】
図５に示すように、制御電圧ＣＬＴが低いときは、ＦＥＴ１９，２９のチャネル抵抗がほぼ無限大になり、インバータ１３，２３に与える負荷はほとんど生じない。これにより、発振周波数はインバータ１１〜１３のループ遅延時間にほぼ対応した最高周波数が得られる。即ち、制御電圧ＣＬＴが低いときは、抵抗１８，２８の値に比べて、ＦＥＴ１９，２９のチャネル抵抗の値が支配的になる。これにより、制御電圧ＣＬＴが低いときの発振周波数は、抵抗１８，２８の値による差は小さい。
【００３２】
一方、制御電圧ＣＬＴが高くなると、ＦＥＴ１９，２９のチャネル抵抗が小さくなり、インバータ１３，２３の負荷が増加し、発振周波数は低下する。ＦＥＴ１９，２９には、それぞれ抵抗１８，２８が直列に接続されているので、この場合は抵抗１８，２８の値が支配的になる。即ち、制御電圧ＣＬＴが高いときは、抵抗１８，２８の値が小さいほど負荷の増加は大きくなり、発振周波数の低下の割合は大きくなる。
【００３３】
以上のように、この第２の実施形態のＶＣＯは、リング発振回路を構成するインバータ１３，２３の出力側と接地電位ＧＮＤの間に、それぞれ抵抗１８及びＦＥＴ１９の直列回路と、抵抗２８及びＦＥＴ２９の直列回路を負荷として接続している。
【００３４】
これにより、制御電圧ＣＬＴでＦＥＴ１９，２９のチャネル抵抗を制御することにより、リング発振回路の負荷をほぼ０から所定の値まで変化させることができる。従って、抵抗１８，２８の値を適切に選択することにより、所望の発振周波数制御範囲を設定することができるという利点がある。
【００３５】
更に、制御電圧ＣＬＴを低くすることによってリング発振器の負荷をほぼ０にすることができるので、発振可能な最高周波数を低下させることがなく、高い発振周波数が得られるという利点がある。
【００３６】
（第３の実施形態）
図６は、本発明の第３の実施形態を示すＶＣＯの回路図であり、図１及び図４中の要素と共通の要素には共通の符号が付されている。
【００３７】
このＶＣＯは、図４のＶＣＯの変形例であり、図１及び図４のＶＣＯを組み合わせた構成となっている。即ち、このＶＣＯは、３個のインバータ１１〜１３及びＴＧ１４をリング状に接続したリング発振回路と、３個のインバータ２１〜２３及びＴＧ２４をリング状に接続したリング発振回路を有している。更に、インバータ１３の出力側と接地電位ＧＮＤの間には、直列接続された抵抗１８及びＦＥＴ１９が接続され、インバータ２３の出力側と接地電位ＧＮＤの間には、直列接続された抵抗２８及びＦＥＴ２９が接続されている。ＦＥＴ１９，２９のゲートは制御端子３１に接続されると共に、これらのＦＥＴ１９，２９のドレイン電圧が、ＴＧ１４，２９の制御電圧として与えられるようになっている。
【００３８】
このＶＣＯでは、図４のＶＣＯと同様に、インバータ１３の出力側と接地電位ＧＮＤの間に接続された抵抗１８及びＦＥＴ１９の直列回路と、インバータ２３の出力側と接地電位ＧＮＤの間に接続された抵抗２８及びＦＥＴ２９の直列回路が、それぞれリング発振回路の負荷として動作する。これにより、制御端子３１に与えられる制御電圧ＣＬＴが上昇すると、ＦＥＴ１９，２９のチャネル抵抗は減少し、これらのリング発振回路の負荷が増加して発振周波数は低下する。
【００３９】
同時に、ＦＥＴ１９，２９のドレイン電圧は低下し、ＴＧ１４，２４に対する制御電圧は低下する。このため、ＴＧ１４，２４のチャネル抵抗が増加してループ遅延時間が大きくなり、リング発振回路の発振周波数は更に低下する。従って、このＶＣＯは図４のＶＣＯに比べて、発振周波数の制御範囲を広くすることができる。
【００４０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｇ）のようなものがある。
（ａ） ＶＣＯを構成する回路素子はＧａＡｓＭＥＳＦＥＴに限定されない。
（ｂ） リング発振回路を構成するインバータの数は３個に限定されず、奇数であれば良い。この数は、インバータの遅延時間と所望の発振周波数によって決められる。
【００４１】
（ｃ） ＴＧ１４，２４の構成は、図１に示したものに限定されない。即ち、並列に接続されるトランジスタの数や特性は、所望の導通特性が得られるようなものを選択することができる。
（ｄ） 図４において広い周波数制御範囲を必要とする場合は、抵抗１８，２８の値を０にすれば良い。即ち、抵抗１８，２８を削除しても良い。
【００４２】
（ｅ） 図４及び図６において、ＦＥＴ１９，２９の一端を接地電位ＧＮＤに接続しているが、ＦＥＴの種類によっては、図示しない電源電位に接続する場合もある。
（ｆ） 出力バッファ１５，２５の構成は、図示したものに限定されない。
【００４３】
（ｇ） ２つのリング発振回路をラッチ３２で接続して逆極性の発振信号ＱＹ，ＱＮを出力するように構成しているが、１つのリング発振回路のみで構成しても良い。その場合には、ラッチ３２は不要となる。
【００４４】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、反転増幅回路の出力側と入力側に接続されて制御電圧で導通状態が変化する帰還用のトランジスタに、帰還用の抵抗を並列に接続している。これにより、抵抗の値を適切に設定することにより、導通状態の可変範囲を任意に制限することが可能になり、所望の発振周波数制御範囲を設定することができる。更に、第１及び第２の帰還用のトランジスタの出力信号を反転して、それぞれ第２及び第１の反転増幅回路の入力側に与えるラッチ回路を有している。これにより、相互に位相が反転した発振信号が得られるという効果がある。
【００４５】
第２及び第３の発明によれば、リング発振回路を構成する反転増幅器の出力側に、制御電圧によって導通状態が変化するトランジスタを接続している。これにより、発振周波数の最大値を下げることなく、発振周波数の制御を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＶＣＯの回路図である。
【図２】従来のＶＣＯの一例を示す回路図である。
【図３】図１のＶＣＯの周波数特性を示す概念図である。
【図４】本発明の第２の実施形態を示すＶＣＯの回路図である。
【図５】図４のＶＣＯの周波数特性を示す概念図である。
【図６】本発明の第３の実施形態を示すＶＣＯの回路図である。
【符号の説明】
１１〜１３，２１〜２３ インバータ
１４，２４ ＴＧ（トランスファゲート）
１５，２５ 出力バッファ
１６，２６ 出力端子
１７，１８，２７，２８ 抵抗
１９，２９ ＦＥＴ（電界効果トランジスタ）
３１ 制御端子
３２ ラッチ
【発明の属する技術分野】
本発明は、制御電圧によって発振周波数を制御することができる電圧制御発振器（以下、「ＶＣＯ」という）に関するものである。
【０００２】
【従来の技術】
図２は、従来のＶＣＯの一例を示す回路図である。
このＶＣＯは、論理回路のクロック信号を生成するためのリング発振方式のもので、縦続接続されたインバータ１１，１２，１３を有している。インバータ１３の出力側は、ディプレッション型の電界効果トランジスタ（ＦＥＴ）（以下、「ＤＦＥＴ」という）１４ａとエンハンスメント型のＦＥＴ（以下、「ＥＦＥＴ」という）１４ｂを並列に接続したトランスファゲート（以下、「ＴＧ」という）１４を介して、インバータ１１の入力側に接続されている。
【０００３】
インバータ１２の出力側は、出力バッファ１５の入力側に接続され、この出力バッファ１５の出力側が出力端子１６に接続されている。
このＶＣＯは、同様に、縦続接続されたインバータ２１，２２，２３を有し、このインバータ２３の出力側が、ＴＧ２４を介してインバータ２１の入力側に接続されている。インバータ２２の出力側は、出力バッファ２５を介して出力端子２６に接続されている。
【０００４】
ＴＧ１４，２４を構成するＤＦＥＴ及びＥＦＥＴのゲートは、制御電圧ＣＬＴが与えられる制御端子３１に共通に接続されている。ＴＧ１４，２４の出力側は、インバータ３２ａ，３２ｂで構成されるラッチ３２で相互に接続されている。即ち、ＴＧ１４の出力側はインバータ３２ａを介してＴＧ２４の出力側に接続され、ＴＧ２４の出力側はインバータ３２ｂを介してＴＧ１４の出力側に接続されている。ラッチ３２は、インバータ１１〜１３及びＴＧ１４で構成されるリング発振回路と、インバータ２１〜２３及びＴＧ２４で構成されるリング発振回路の出力信号が逆極性になるように制御するものである。
【０００５】
このようなＶＣＯでは、インバータ１１〜１３及びＴＧ１４で構成されるリング発振回路において、そのループ遅延時間に応じた周波数で発振動作が行われる。ループ遅延時間は、インバータ１１〜１３の遅延時間とＴＧ１４の遅延時間の合計であるが、ＴＧ１４の遅延時間は制御端子３１に与えられる制御電圧ＣＬＴに応じて変化する。即ち、制御電圧ＣＬＴが低くなると、ＴＧ１４のチャネル抵抗が大きくなって遅延時間が増加し、発振周波数は低下する。逆に、制御電圧ＣＬＴが高くなるとＴＧ１４のチャネル抵抗が小さくなって遅延時間が減少し、発振周波数は上昇する。インバータ２１〜２３とＴＧ２４で構成されるリング発振回路においても、制御電圧ＣＬＴによって同様に発振周波数が制御される。これにより、比較的広い範囲で発振周波数を制御することができる。
【０００６】
これらの２つのリング発振回路は、ラッチ３２を介して接続され、出力信号が相互に逆極性になるように制御される。そして、インバータ１２の出力信号の一部が、出力バッファ１５を介して出力端子１６から発振信号ＱＹとして出力される。また、インバータ２２の出力信号の一部が、出力バッファ２５を介して出力端子２６から、発振信号ＱＹとは逆極性の発振信号ＱＮとして出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＶＣＯでは、次のような課題があった。
例えば、このＶＣＯを使用して位相同期回路（以下、「ＰＬＬ」という）を構成する場合、固定させるべき周波数は決まっているので、従来のＶＣＯの特徴といえる広い周波数制御範囲が災いして、位相同期させるときの同期引き込み時間が長くなるという課題があった。
【０００８】
更に、ＴＧ１４，２４を構成するＤＦＥＴやＥＦＥＴの挿入損失とゲート容量のため、遅延時間が大きくなり、発振周波数の上限が制約されるという課題があった。
【０００９】
本発明は、前記従来技術が持っていた課題を解決し、高い発振周波数が得られ、ＰＬＬに使用したときには同期引き込み時間が短いＶＣＯを提供するものである。
【００１０】
【課題を解決するための手段】
前記課題を解決するため、本発明の内の第１の発明は、ＶＣＯにおいて、奇数個の反転増幅器が縦続接続された第１の反転増幅回路と、前記第１の反転増幅回路の出力側と入力側の間に接続され、制御電極に与えられる制御電圧に従って導通状態が制御される第１の帰還用のトランジスタと、前記第１の反転増幅回路の出力側と入力側の間に前記第１のトランジスタと並列に接続された帰還用の第１の抵抗と、奇数個の反転増幅器が縦続接続された第２の反転増幅回路と、前記第２の反転増幅回路の出力側と入力側の間に接続され、制御電極に与えられる前記制御電圧に従って導通状態が制御される第２の帰還用のトランジスタと、前記第２の反転増幅回路の出力側と入力側の間に前記第２のトランジスタと並列に接続された帰還用の第２の抵抗と、前記第１の帰還用のトランジスタの出力信号を反転して前記第２の反転増幅回路の入力側に与える第１のインバータ及び前記第２の帰還用のトランジスタの出力信号を反転して前記第１の反転増幅回路の入力側に与える第２のインバータからなるラッチ回路とを備えている。
【００１１】
第１の発明によれば、以上のようにＶＣＯを構成したので、次のような作用が行われる。
奇数個の反転増幅器で構成された反転増幅回路の出力信号は、制御電圧に従って導通状態が制御される帰還用のトランジスタとこれに並列に接続された帰還用の抵抗を介して、この反転増幅回路の入力側に帰還されて発振動作が行われる。このとき、帰還用のトランジスタの導通状態によってループ遅延時間が異なるので、制御電圧でこのトランジスタを制御することにより、発振周波数を制御することができる。また、トランジスタに並列接続された抵抗の値を適切に設定することにより、発振周波数の可変範囲を所望の値にすることができる。
【００１２】
第２の発明は、ＶＣＯにおいて、奇数個の反転増幅器をリング状に接続して構成したリング発振回路と、前記リング発振回路を構成する反転増幅器の出力側と電源電位または共通電位との間に接続され、制御電極に与えられる制御電圧に従って導通状態が制御されるトランジスタとを備えている。第３の発明は、第２の発明におけるトランジスタに、抵抗を直列に接続している。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＶＣＯの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００１６】
このＶＣＯは、図２のＶＣＯと同様に、例えば論理回路のクロック信号を生成するためのリング発振方式のもので、縦続接続された奇数個（例えば、３個）の反転増幅器（例えば、インバータ）１１〜１３からなる反転増幅回路を有している。インバータ１３の出力側は、帰還用のトランジスタ（例えば、ＤＦＥＴ１４ａとＥＦＥＴ１４ｂ）を並列に接続したＴＧ１４を介して、インバータ１１の入力側に接続されている。このＴＧ１４には、更に帰還用の抵抗１７が並列に接続されている。インバータ１２の出力側には、縦続接続されたインバータ１５ａ〜１５ｃからなる出力バッファ１５が接続され、この出力バッファ１５の出力側が出力端子１６に接続されている。
【００１７】
このＶＣＯは、同様に、縦続接続された３個のインバータ２１〜２３を有し、インバータ２３の出力側が、ＤＦＥＴ２４ａとＥＦＥＴ２４ｂを並列に接続したＴＧ２４を介して、インバータ２１の入力側に接続されている。このＴＧ２４には、更に帰還用の抵抗２７が並列に接続されている。インバータ２２の出力側には、縦続接続されたインバータ２５ａ〜２５ｃからなる出力バッファ２５が接続され、この出力バッファ２５の出力側が出力端子２６に接続されている。
【００１８】
ＴＧ１４，２４を構成するＤＦＥＴ１４ａ，２４ａ及びＥＦＥＴ１４ｂ，２４ｂの制御電極（例えば、ゲート）は、制御電圧ＣＬＴが与えられる制御端子３１に接続されている。また、ＴＧ１４，２４の出力側は、２つのインバータ３２ａ，３２ｂで構成されたラッチ３２で相互に接続されている。即ち、ＴＧ１４の出力側には、インバータ３２ａの入力側が接続され、このインバータ３２ａの出力側がＴＧ２４の出力側に接続されている。また、ＴＧ２４の出力側には、インバータ３２ｂの入力側が接続され、このインバータ３２ｂの出力側がＴＧ１４の出力側に接続されている。ラッチ３２は、インバータ１１〜１３及びＴＧ１４で構成されるリング発振回路と、インバータ２１〜２３及びＴＧ２４で構成されるリング発振回路の出力信号を常に逆極性になるように制御するものである。尚、ここでは、高速動作を行うために、回路素子としてＧａＡｓＭＥＳＦＥＴが使用されている。
【００１９】
次に、動作を説明する。
このＶＣＯでは、インバータ１１〜１３、ＴＧ１４及び抵抗１７で構成されるリング発振回路において、そのループ遅延時間に応じた周波数での発振動作が行われる。ループ遅延時間は、インバータ１１〜１３の遅延時間と、ＴＧ１４及び抵抗１７の並列回路の遅延時間の合計であるが、この内、ＴＧ１４の遅延時間は、制御端子３１に与えられる制御電圧ＣＬＴに応じて変化する。即ち、制御電圧ＣＬＴが低くなると、ＴＧ１４のチャネル抵抗が大きくなり、このＴＧ１４と抵抗１７の合成抵抗が大きくなって遅延時間が増加し、発振周波数は低下する。逆に、制御電圧ＣＬＴが高くなると、ＴＧ１４のチャネル抵抗が小さくなり、このＴＧ１４と抵抗１７の合成抵抗が小さくなって遅延時間が減少し、発振周波数は上昇する。
【００２０】
インバータ２１〜２３、ＴＧ２４及び抵抗２７で構成されるリング発振回路でも、制御電圧ＣＬＴによって同様に発振周波数が制御される。
これらの２つのリング発振回路は、ラッチ３２を介して接続され、出力信号が相互に逆極性になるように制御される。そして、インバータ１２の出力信号の一部が、出力バッファ１５を介して出力端子１６から発振信号ＱＹとして出力される。また、インバータ２２の出力信号の一部が、出力バッファ２５を介して出力端子２６から発振信号ＱＹとは逆極性の発振信号ＱＮとして出力される。
【００２１】
図３は、図１のＶＣＯの周波数特性を示す概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周波数を示し、制御電圧ＣＬＴに対する発振周波数の関係が図中の実線で概念的に示されている。尚、図３中の破線は、図２に示した従来のＶＣＯの周波数特性である。
【００２２】
図３に示すように、制御電圧ＣＬＴが高いときは、ＴＧ１４，２４のチャネル抵抗が小さくなり、このＴＧ１４，２４に並列に接続された抵抗１７，２７の影響が少なくなって、図２と図１のＶＣＯの発振周波数の差は小さい。
【００２３】
一方、制御電圧ＣＬＴが低くなると、ＴＧ１４，２４のチャネル抵抗が大きくなり、このＴＧ１４，２４に並列に接続された抵抗１７，２７の値が支配的になる。これにより、制御電圧ＣＬＴを下げてもＴＧ１４，２４と抵抗１７，２７の合成抵抗はあまり大きくならず、発振周波数の低下は少ない。これに対して、図２のＶＣＯでは、ＴＧ１４，２４に抵抗１７，２７が並列に接続されていないので、図３中の破線で示すように、ＴＧ１４，２４のチャネル抵抗の増加に応じて発振周波数が大きく低下する。
【００２４】
以上のように、この第１の実施形態のＶＣＯは、ＴＧ１４，２４にそれぞれ抵抗１７，２７を並列に接続しているので、これらのＴＧ１４，２４及び抵抗１７，２７の合成抵抗の可変範囲を狭くすることができる。従って、抵抗１７，２７の値を適切に選択することにより、所望の発振周波数制御範囲を設定することが可能になり、ＰＬＬに使用したときには同期引き込み時間を短くすることができるという利点がある。
【００２５】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すＶＣＯの回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２６】
このＶＣＯは、図１のＶＣＯと同様に、例えば論理回路のクロック信号を生成するためのリング発振方式のもので、リング状に接続された３個のインバータ１１〜１３を有している。インバータ１３の出力側は、インバータ１１の入力側に接続されると共に、負荷用の抵抗１８を介して負荷用のＦＥＴ１９のドレインに接続され、このＦＥＴ１９のソースが共通電位（例えば、接地電位）ＧＮＤに接続されている。ＦＥＴ１９のゲートは制御端子３１に接続され、制御電圧ＣＬＴが与えられるようになっている。インバータ１２の出力側は、出力バッファ１５を介して出力端子１６に接続されている。
【００２７】
このＶＣＯは、同様に、リング状に接続された３個のインバータ２１〜２３を有している。インバータ２３の出力側は、直列に接続された抵抗２８及びＦＥＴ２９を介して、接地電位ＧＮＤに接続されている。ＦＥＴ２９のゲートは、制御端子３１に接続され、制御電圧ＣＬＴが与えられるようになっている。また、インバータ２２の出力側は、出力バッファ２５を介して出力端子２６に接続されている。更に、インバータ１３，２３の出力側は、ラッチ３２で相互に接続されている。
【００２８】
次に動作を説明する。
リング状に接続されたインバータ１１〜１３及びインバータ２１〜２３は、それぞれ３段のリング発振回路として動作する。また、ラッチ３２は、２つのリング発振回路を逆相駆動する。これにより、出力端子１６，２６から同一周波数で相互に逆極性の発振信号ＱＹ，ＱＮが出力される。
【００２９】
このとき、インバータ１３の出力側と接地電位ＧＮＤの間に接続された抵抗１８及びＦＥＴ１９の直列回路と、インバータ２３の出力側と接地電位ＧＮＤの間に接続された抵抗２８及びＦＥＴ２９の直列回路は、それぞれリング発振回路の負荷として動作する。
【００３０】
図５は、図４のＶＣＯの周波数特性を示す概念図であり、横軸は制御電圧ＣＬＴを、縦軸は発振周波数を示し、制御電圧ＣＬＴに対する発振周波数の関係が図中の実線で概念的に示されている。尚、図５中の一点鎖線は、図４中の抵抗１８，２８の抵抗値Ｒを０とした場合の周波数特性である。
【００３１】
図５に示すように、制御電圧ＣＬＴが低いときは、ＦＥＴ１９，２９のチャネル抵抗がほぼ無限大になり、インバータ１３，２３に与える負荷はほとんど生じない。これにより、発振周波数はインバータ１１〜１３のループ遅延時間にほぼ対応した最高周波数が得られる。即ち、制御電圧ＣＬＴが低いときは、抵抗１８，２８の値に比べて、ＦＥＴ１９，２９のチャネル抵抗の値が支配的になる。これにより、制御電圧ＣＬＴが低いときの発振周波数は、抵抗１８，２８の値による差は小さい。
【００３２】
一方、制御電圧ＣＬＴが高くなると、ＦＥＴ１９，２９のチャネル抵抗が小さくなり、インバータ１３，２３の負荷が増加し、発振周波数は低下する。ＦＥＴ１９，２９には、それぞれ抵抗１８，２８が直列に接続されているので、この場合は抵抗１８，２８の値が支配的になる。即ち、制御電圧ＣＬＴが高いときは、抵抗１８，２８の値が小さいほど負荷の増加は大きくなり、発振周波数の低下の割合は大きくなる。
【００３３】
以上のように、この第２の実施形態のＶＣＯは、リング発振回路を構成するインバータ１３，２３の出力側と接地電位ＧＮＤの間に、それぞれ抵抗１８及びＦＥＴ１９の直列回路と、抵抗２８及びＦＥＴ２９の直列回路を負荷として接続している。
【００３４】
これにより、制御電圧ＣＬＴでＦＥＴ１９，２９のチャネル抵抗を制御することにより、リング発振回路の負荷をほぼ０から所定の値まで変化させることができる。従って、抵抗１８，２８の値を適切に選択することにより、所望の発振周波数制御範囲を設定することができるという利点がある。
【００３５】
更に、制御電圧ＣＬＴを低くすることによってリング発振器の負荷をほぼ０にすることができるので、発振可能な最高周波数を低下させることがなく、高い発振周波数が得られるという利点がある。
【００３６】
（第３の実施形態）
図６は、本発明の第３の実施形態を示すＶＣＯの回路図であり、図１及び図４中の要素と共通の要素には共通の符号が付されている。
【００３７】
このＶＣＯは、図４のＶＣＯの変形例であり、図１及び図４のＶＣＯを組み合わせた構成となっている。即ち、このＶＣＯは、３個のインバータ１１〜１３及びＴＧ１４をリング状に接続したリング発振回路と、３個のインバータ２１〜２３及びＴＧ２４をリング状に接続したリング発振回路を有している。更に、インバータ１３の出力側と接地電位ＧＮＤの間には、直列接続された抵抗１８及びＦＥＴ１９が接続され、インバータ２３の出力側と接地電位ＧＮＤの間には、直列接続された抵抗２８及びＦＥＴ２９が接続されている。ＦＥＴ１９，２９のゲートは制御端子３１に接続されると共に、これらのＦＥＴ１９，２９のドレイン電圧が、ＴＧ１４，２９の制御電圧として与えられるようになっている。
【００３８】
このＶＣＯでは、図４のＶＣＯと同様に、インバータ１３の出力側と接地電位ＧＮＤの間に接続された抵抗１８及びＦＥＴ１９の直列回路と、インバータ２３の出力側と接地電位ＧＮＤの間に接続された抵抗２８及びＦＥＴ２９の直列回路が、それぞれリング発振回路の負荷として動作する。これにより、制御端子３１に与えられる制御電圧ＣＬＴが上昇すると、ＦＥＴ１９，２９のチャネル抵抗は減少し、これらのリング発振回路の負荷が増加して発振周波数は低下する。
【００３９】
同時に、ＦＥＴ１９，２９のドレイン電圧は低下し、ＴＧ１４，２４に対する制御電圧は低下する。このため、ＴＧ１４，２４のチャネル抵抗が増加してループ遅延時間が大きくなり、リング発振回路の発振周波数は更に低下する。従って、このＶＣＯは図４のＶＣＯに比べて、発振周波数の制御範囲を広くすることができる。
【００４０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｇ）のようなものがある。
（ａ） ＶＣＯを構成する回路素子はＧａＡｓＭＥＳＦＥＴに限定されない。
（ｂ） リング発振回路を構成するインバータの数は３個に限定されず、奇数であれば良い。この数は、インバータの遅延時間と所望の発振周波数によって決められる。
【００４１】
（ｃ） ＴＧ１４，２４の構成は、図１に示したものに限定されない。即ち、並列に接続されるトランジスタの数や特性は、所望の導通特性が得られるようなものを選択することができる。
（ｄ） 図４において広い周波数制御範囲を必要とする場合は、抵抗１８，２８の値を０にすれば良い。即ち、抵抗１８，２８を削除しても良い。
【００４２】
（ｅ） 図４及び図６において、ＦＥＴ１９，２９の一端を接地電位ＧＮＤに接続しているが、ＦＥＴの種類によっては、図示しない電源電位に接続する場合もある。
（ｆ） 出力バッファ１５，２５の構成は、図示したものに限定されない。
【００４３】
（ｇ） ２つのリング発振回路をラッチ３２で接続して逆極性の発振信号ＱＹ，ＱＮを出力するように構成しているが、１つのリング発振回路のみで構成しても良い。その場合には、ラッチ３２は不要となる。
【００４４】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、反転増幅回路の出力側と入力側に接続されて制御電圧で導通状態が変化する帰還用のトランジスタに、帰還用の抵抗を並列に接続している。これにより、抵抗の値を適切に設定することにより、導通状態の可変範囲を任意に制限することが可能になり、所望の発振周波数制御範囲を設定することができる。更に、第１及び第２の帰還用のトランジスタの出力信号を反転して、それぞれ第２及び第１の反転増幅回路の入力側に与えるラッチ回路を有している。これにより、相互に位相が反転した発振信号が得られるという効果がある。
【００４５】
第２及び第３の発明によれば、リング発振回路を構成する反転増幅器の出力側に、制御電圧によって導通状態が変化するトランジスタを接続している。これにより、発振周波数の最大値を下げることなく、発振周波数の制御を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＶＣＯの回路図である。
【図２】従来のＶＣＯの一例を示す回路図である。
【図３】図１のＶＣＯの周波数特性を示す概念図である。
【図４】本発明の第２の実施形態を示すＶＣＯの回路図である。
【図５】図４のＶＣＯの周波数特性を示す概念図である。
【図６】本発明の第３の実施形態を示すＶＣＯの回路図である。
【符号の説明】
１１〜１３，２１〜２３ インバータ
１４，２４ ＴＧ（トランスファゲート）
１５，２５ 出力バッファ
１６，２６ 出力端子
１７，１８，２７，２８ 抵抗
１９，２９ ＦＥＴ（電界効果トランジスタ）
３１ 制御端子
３２ ラッチ
Claims (3)
- 奇数個の反転増幅器が縦続接続された第１の反転増幅回路と、
前記第１の反転増幅回路の出力側と入力側の間に接続され、制御電極に与えられる制御電圧に従って導通状態が制御される第１の帰還用のトランジスタと、
前記第１の反転増幅回路の出力側と入力側の間に前記第１のトランジスタと並列に接続された帰還用の第１の抵抗と、
奇数個の反転増幅器が縦続接続された第２の反転増幅回路と、
前記第２の反転増幅回路の出力側と入力側の間に接続され、制御電極に与えられる前記制御電圧に従って導通状態が制御される第２の帰還用のトランジスタと、
前記第２の反転増幅回路の出力側と入力側の間に前記第２のトランジスタと並列に接続された帰還用の第２の抵抗と、
前記第１の帰還用のトランジスタの出力信号を反転して前記第２の反転増幅回路の入力側に与える第１のインバータ及び前記第２の帰還用のトランジスタの出力信号を反転して前記第１の反転増幅回路の入力側に与える第２のインバータからなるラッチ回路とを、
備えたことを特徴とする電圧制御発振器。 - 奇数個の反転増幅器をリング状に接続して構成したリング発振回路と、
前記リング発振回路を構成する反転増幅器の出力側と電源電位または共通電位との間に接続され、制御電極に与えられる制御電圧に従って導通状態が制御されるトランジスタとを、
備えたことを特徴とする電圧制御発振器。 - 前記トランジスタに直列に抵抗を接続したことを特徴とする請求項２記載の電圧制御発振器。
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