JP3607638B2 - クロスバ装置及びコンピュータ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のＣＰＵと複数の主記憶装置との間の接続関係を切り替えるクロスバ装置、及びこのクロスバ装置を使用したコンピュータ装置に関する。
【０００２】
【従来の技術】
複数のＣＰＵと複数の主記憶装置を持つコンピュータ装置においては、任意のＣＰＵから任意の主記憶装置をアクセスするための切り替え手段としてクロスバ装置が用いられる。
【０００３】
図５は、従来一般的に使用されている４×４クロスバ装置の構成例を示すブロック図である。この４×４クロスバ装置は、４つの入力データを、それぞれが希望する出力部（ルーティングアドレスによって示される出力部）に転送するものであり、データ入力部（ＤＡＴＡ入力部）１０−１〜１０−４、ルーティングアドレス入力部（ＲＡ入力部）１１−１〜１１−４、タイミングレジスタ１２−１〜１２−４、セレクト信号保持レジスタ１３−１〜１３−４、出力部１４−１〜１４−４、アービタ（競合調停回路）２０−１〜２０−４、及び４ＷＡＹセレクタ部３０−１〜３０−４から構成されている。ここで、データ入力部１０−１〜１０−４、ＲＡ入力部１１−１〜１１−４、タイミングレジスタ１２−１〜１２−４、セレクト信号保持レジスタ１３−１〜１３−４及び出力部１４−１〜１４−４は、クロックに同期して入力データの出力を行う。
【０００４】
データ入力部１０−１〜１０−４は、図示を省略した入力ポートから入力された入力データを保持し、ＲＡ入力部１１−１〜１１−４は、図示を省略した入力ポートから入力されたルーティングアドレスを保持する。尚、ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスは、それぞれデータ入力部１０−１〜１０−４に保持されている入力データの出力先の出力部を示す。
【０００５】
アービタ２０−１〜２０−４は、ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位（複数のＲＡ入力部に保持されているルーティングアドレスが、自アービタに対応する出力部を指し示している場合、どのＲＡ入力部に対応する入力データを優先的に選択するのかを示す優先順位）とに基づいて、４ＷＡＹセレクタ部３０−１〜３０−４に対するセレクト信号２００−１〜２００−４を生成する。アービタ２０−１〜２０−４の処理は、論理数が多く、遅延時間を発生させる。
【０００６】
セレクト信号保持レジスタ１３−１〜１３−４は、それぞれセレクト信号２００−１〜２００−４を保持するレジスタであり、アービタ２０−１〜２０−４で発生する遅延時間によるタイミングのずれを吸収するためのものである。
【０００７】
タイミングレジスタ１２−１〜１２−４は、セレクト信号２００−１〜２００−４を一度セレクト信号保持レジスタ１３−１〜１３−４で受けているので、タイミングを合わすために置かれたレジスタである。
【０００８】
４ＷＡＹセレクタ部３０−１〜３０−４は、それぞれアービタ２０−１〜２０−４が生成したセレクト信号２００−１〜２００−４に従って、データ入力部１０−１〜１０−４に保持されている入力データの内の１つを選択し、出力部１４−１〜１４−４に格納する機能を有する。
【０００９】
次に、図５に示した４×４クロスバ装置の動作を、図６のタイムチャートを参照して説明する。
【００１０】
０Ｔ時、図６に示すように、入力ポートからの入力データが、データ入力部１０−１に保持され、ルーティングアドレスが、ＲＡ入力部１１−１に保持される。尚、他のデータ入力部１０−２〜１０−４及びＲＡ入力部１１−２〜１１−４においても、同様の動作が行われる。
【００１１】
０Ｔ時から１Ｔ時の間で、アービタ２０−１が、各ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位とに基づいてセレクト信号２００−１を生成し、セレクト信号保持レジスタ１３−１に格納する。尚、この場合、アービタ２０−１は、データ入力部１０−１を選択するセレクト信号２００−１を生成したとする。また、０Ｔ時から１Ｔ時の間で、データ入力部１０−１に保持されていた入力データが、セレクト信号２００−１とのタイミングを合わせるために、タイミングレジスタ１２−１に格納される。尚、他のアービタ２０−２〜２０−４、セレクト信号保持レジスタ１３−２〜１３−４及びタイミングレジスタ１２−２〜１２−４においても同様の動作が行われる。
【００１２】
１Ｔ時から２Ｔ時の間で、４ＷＡＹセレクタ部３０−１が、セレクト信号２００−１（この場合、タイミングレジスタ１２−１の選択を指示している）に従って、タイミングレジスタ１２−１に保持されている入力データを選択し、出力部１４−１に格納する。尚、他の４ＷＡＹセレクタ部３０−２〜３０−４においても、同様の動作が行われる。このように、図５に示した４×４クロスバ装置では、データ、アドレス共に入力から出力まで３Ｔかかる。以上が、図５に示した４×４クロスバ装置の動作である。
【００１３】
上述した４×４クロスバ装置以外にも、図７に示すようなバイパス機能付き４×４クロスバ装置が従来から提案されている（例えば、特開平１１−２１２８６６号公報）。図７のバイパス機能付き４×４クロスバ装置は、図５に示す４×４クロスバ装置にバイパス情報保持部４０−１〜４０−４、２ＷＡＹセレクタ部３１−１〜３１−４及びバイパス信号線１００−１〜１００−４を追加したものであり、他の図５と同一符号は同一部分を表している。
【００１４】
バイパス信号線１００−１〜１００−４は、それぞれタイミングレジスタ１２−１〜１２−４及び４ＷＡＹセレクタ部３０−１〜３０−４をバイパスする。
【００１５】
バイパス情報保持部４０−１〜４０−４には、それぞれバイパス信号線１００−１〜１００−４を選択するのか、４ＷＡＹセレクタ部３０−１〜３０−４を選択するのかを示すバイパス情報が格納されており、このバイパス情報が２ＷＡＹセレクタ部３１−１〜３１−４に対するセレクト信号３００−１〜３００−４となる。
【００１６】
２ＷＡＹセレクタ部３１−１〜３１−４は、それぞれセレクト信号３００−１〜３００−４に従ってバイパス信号線１００−１〜１００−４或いは４ＷＡＹセレクタ部３０−１〜３０−４を選択する。
【００１７】
次に、図７に示したバイパス機能付き４×４クロスバ装置の動作を説明する。先ず、図８を参照して、バイパス情報保持部４０−１に、バイパス信号線１００−１を選択することを指示するバイパス情報が格納されている時の動作を説明する。
【００１８】
０Ｔ時、図示を省略した入力ポートからの入力データが、データ入力部１０−１に保持され、ルーティングアドレスが、ＲＡ入力部１１−１に保持される。尚、他のデータ入力部１０−２〜１０−４及びＲＡ入力部１１−２〜１１−４においても、同様の動作が行われる。
【００１９】
０Ｔ時から１Ｔ時の間、２ＷＡＹセレクタ部３１−１が、バイパス情報保持部４０−１から出力されるセレクト信号３００−１に従ってバイパス信号線１００−１を選択する。これにより、データ入力部１０−１に保持されている入力データが、タイミングレジスタ１２−１及び４ＷＡＹセレクタ部３０−１をバイパスするバイパス信号線１００−１及び２ＷＡＹセレクタ部３１−１を介して出力部１４−１に格納される。
【００２０】
このように、バイパス情報保持部４０−１に、バイパス信号線１００−１の選択を指示するバイパス情報を格納した場合は、タイミングレジスタ１２−１のステージをバイパスすることができるので、データ転送時間を図５の４×４クロスバ装置に比較して１クロック分短縮でき、入力から出力までに要する時間を２Ｔとすることができる。
【００２１】
次に、バイパス情報保持部４０−１に、４ＷＡＹセレクタ部３０−１の選択を指示するバイパス情報を格納した時の動作を説明する。この場合の動作は、図５に示した４×４クロスバ装置とほぼ同等で、１Ｔ時から２Ｔ時の間に入力データが２ＷＡＹセレクタ部３１−１を通過するという点が違うだけである。従って、この場合の転送時間は、３Ｔとなる。
【００２２】
上述したように、図７のバイパス機能付き４×４クロスバ装置は、バイパス情報保持部４０−１に、バイパス信号線１００−１の選択を指示するバイパス情報を格納しておくことにより、出力部１４−１が自出力部の真上に存在するデータ入力部１０−１を固定的に選択する状態になるが、データ転送時間を短縮することができる。従って、例えば、データ入力部１０−１に対応して設けられたＣＰＵが、出力部１４−１に対応して設けられた主記憶装置しかアクセスせず、他のデータ入力部１０−２〜１０−４に対応して設けられたＣＰＵが、上記主記憶装置をアクセスしないコンピュータ装置を構成する場合、バイパス情報保持部４０−１にバイパス信号線１００−１の選択を指示するバイパス情報を格納しておくことにより、上記ＣＰＵと上記主記憶装置との間のデータ転送時間を短くすることができる。
【００２３】
【発明が解決しようとする課題】
しかしながら、図７に示した従来のバイパス機能付き４×４クロスバ装置は、転送時間を短縮するためのバイパス信号線により、或るデータ入力部と、複数存在する出力部の内の、上記入力部と所定の関係にある１つの出力部（図７の例では、データ入力部の真下にある出力部）とが固定的に接続される構成となっているため、データの転送時間を短縮することが可能なコンピュータ装置の構成が、ごく限られたものになってしまうという問題がある。即ち、図７に示したバイパス機能付き４×４クロスバ装置では、或るＣＰＵが特定の主記憶装置を固定的にアクセスするコンピュータ装置であっても、上記特定の主記憶装置が上記或るＣＰＵの真下に存在する主記憶装置（ＣＰＵとストレートの関係にある主記憶装置）の場合しか転送時間を短縮することができず、上記特定の主記憶装置が上記或るＣＰＵの真下に存在しない主記憶装置（ＣＰＵとクロスの関係にある主記憶装置）の場合は転送時間を短縮することができないという問題がある。
【００２４】
そこで、本発明の目的は、或るＣＰＵが特定の主記憶装置を固定的にアクセスするコンピュータ装置であれば、上記ＣＰＵがストレートの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、クロスの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、データの転送時間を短縮できるようにすることにある。
【００２５】
【課題を解決するための手段】
本発明のクロスバ装置は、上記目的を達成するため、
複数の入力ポート（図１のポート０〜ポート３）と、
該各入力ポート（図１のポート０〜ポート３）毎のデータ入力部（図１の１０−１〜１０−４）と、
複数の出力部（図１の１４−１〜１４−４）と、
該各出力部（図１の１４−１〜１４−４）毎のセレクタ部（図１の３０−１〜３０−４）と、
出力先が前記複数の出力部の内の特定の出力部に固定される入力ポートを示す情報および前記特定の出力部を示す情報に基づいて、出力先が前記特定の出力部に固定される入力ポートについては、対応するデータ入力部をバイパスさせるバイパス信号線（図１の１０１−１〜１０１−４の何れか）を有効にし、前記特定の出力部に対応するセレクタ部に前記有効にしたバイパス信号線（図１の１０１−１〜１０１−４の何れか）を選択させるセレクト信号生成手段（図１のＡ−１〜Ａ−４）とを備えている。
【００２６】
この構成によれば、出力先が特定の出力部に固定される入力ポート（上記特定の出力部に接続されている主記憶装置を固定的にアクセスするＣＰＵが接続されている入力ポート）から入力されたデータは、データ入力部をバイパスするバイパス信号線に介して、各セレクタ部に送られる。各セレクタ部の内、上記特定の出力部に対応するセレクタ部は、セレクト信号生成手段の指示に従って、バイパス信号線を選択する。従って、ＣＰＵが固定的にアクセスする主記憶装置が、ストレートの関係にある主記憶装置であっても、クロスの関係にある主記憶装置であっても、データの転送時間を短縮することが可能になる。
【００２７】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。図１のブロック図は、本発明のクロスバ装置の一例としての４×４クロスバ装置を示す。図１に示す４×４クロスバ装置は、アービタ２０−１〜２０−４の代わりにセレクト信号生成部Ａ−１〜Ａ−４を備えている点、バイパス信号線１００−１〜１００−４の代わりにバイパス信号線１０１−１〜１０１−４を備えている点、２ＷＡＹセレクタ部３１−１〜３１−４の代わりに２ＷＡＹセレクタ部３２−１〜３２−４を備えている点が図７に示したバイパス機能付き４×４クロスバ装置と相違している。なお、図１において、前掲図７と対応する部分には同一の符号を付け、その説明を省略する。
【００２８】
セレクト信号生成部Ａ−１〜Ａ−４は、それぞれ２ＷＡＹセレクタ部３２−１〜３２−４に対するセレクト信号４００−１〜４００−４及び４ＷＡＹセレクタ部３０−１〜３０−４に対するセレクト信号６００−１〜６００−４を生成する機能を有する。このような機能を有するセレクト信号生成部Ａ−１は、セレクト信号保持レジスタ１３−１、アービタ２０−１、２ＷＡＹセレクタ部３３−１、固定値保持部５０−１、及び構成情報保持部６０−１から構成されている。尚、他のセレクト信号生成部Ａ−２〜Ａ−４も同様の構成を有する。また、以下の説明では、セレクト信号生成部Ａ−ｊ（１≦ｊ≦４）内の構成要素を示す場合、−ｊを用いるものとする。例えば、セレクト信号生成部Ａ−４内のアービタを示す場合は、アービタ２０−４と記すものとする。
【００２９】
各セレクト信号生成部Ａ−１〜Ａ−４内の構成情報保持部６０−１〜６０−４には、本実施の形態の４×４クロスバ装置を用いて構成するコンピュータ装置の構成に応じた情報が格納される。
【００３０】
具体的には、出力先が特定の出力部に固定される入力ポートを示す情報、および上記特定の出力部を示す情報が格納される。なお、本実施の形態では、各構成情報保持部６０−１〜６０−４に格納する情報をそれぞれ２ビット構成とし、出力先が特定の出力部に固定される入力ポートに対応する構成情報保持部の第０ビット目に“１”を、上記特定の出力部に対応する構成情報保持部の第１ビット目に“１”を立て、それ以外のビットには、“０”を立てるものとする。例えば、入力ポート０の出力先が、出力部１４−３に固定されるのであれば、構成情報保持部６０−１の第０ビット目に“１”を立て、構成情報保持部６０−３の第１ビット目に“１”を立て、それ以外のビットに“０”を立てる。
【００３１】
また、各構成情報保持部６０−１〜６０−４に保持されている２ビット構成の情報の内の、第０ビット目は、それぞれ２ＷＡＹセレクタ部３２−１〜３２−４に対するセレクト信号４００−１〜４００−４となり、第１ビット目は、それぞれセレクタ３３−１〜３３−４に対するセレクト信号４０１−１〜４０１−４となる。
【００３２】
固定値保持部５０−１〜５０−４の内、特定の入力ポートを固定的に選択する出力部に対応する固定値保持部には、上記特定の入力ポートを４ＷＡＹセレクタ部に選択させるための固定値が格納されている。例えば、出力部１４−２が入力ポート０を固定的に選択するのであれば、出力部１４−２と対応する固定値保持部５０−２には、４ＷＡＹセレクタ部３０−２に入力ポート０を選択させるための固定値が格納される。尚、本実施の形態では、上記固定値を４ビット構成とし、第０ビット目〜第３ビット目をそれぞれ入力ポート０〜入力ポート３に対応させる。そして、入力ポートｉ（０≦ｉ≦３）を固定的に選択させる場合には、第ｉビット目のみに“１”を立て、他のビットには“０”を立てるものとする。
【００３３】
アービタ２０−１〜２０−４は、ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位とに従って、セレクト信号６００−１〜６００−４を生成する。尚、本実施の形態では、セレクト信号６００−１〜６００−４のデータ幅は４ビットであり、第０ビット〜第３ビットがそれぞれデータ入力部１０−１〜１０−４（入力ポート０〜入力ポート３）に対応している。そして、４ＷＡＹセレクタ部３０−１〜３０−４にデータ入力部１０−ｉを選択させる場合には、第ｉビット目に“１”を立て、他のビットには“０”を立てる。
【００３４】
また、本実施の形態における優先順位は、固定的なものであっても良いし、ラウンド・ロビンの手法等によって変更されるものであっても良い。優先順位を固定的なものにする場合は、各アービタ２０−１〜２０−４における優先順位を、例えば次のようにする。アービタ２０−１における優先順位は、データ入力部１０−１を一番高くし、以下１０−２、１０−３，１０−４の順とする。また、アービタ２０−２における優先順位は、データ入力部１０−２、１０−３，１０−４、１０−１の順、アービタ２０−３における優先順位は、データ入力部１０−３、１０−４、１０−１、１０−２の順、アービタ２０−４における優先順位は、データ入力部１０−４、１０−１，１０−２、１０−３の順とする。
【００３５】
ここで、優先順位を上記したように固定にしておくと、優先順位の低いデータ入力部のデータが、出力部に出力されなくなるという事態が発生する恐れがある。このようなことを防ぐことが必要な場合には、ラウンド・ロビンの手法等により、一定の時間間隔で優先順位をずらすようにすれば良い。例えば、アービタ２０−１における優先順位を、データ入力部１０−１、１０−２、１０−３，１０−４の順から１０−２、１０−３，１０−４、１０−１の順に、次に１０−３、１０−４、１０−１、１０−２の順に、更に、１０−４、１０−１、１０−２、１０−３の順に、そして元の優先順位に戻すことで、各データ入力部のデータが均一に出力される様になる。固定的な優先順位を使用する場合であっても、ラウンド・ロビンの手法によって変更される優先順位を使用する場合であっても、セレクト信号を生成するアドレス系のパス１１−ｊ→２０−ｊ→１３−ｊ→３３−ｊ→３０−ｊ→１４−ｊの方が、データ系のパス１０−ｊ→３２−ｊ→１２−ｊ→３０−ｊ→１４−ｊよりも回路構成経路が複雑なため、遅延時間が大きくなるのが一般的である。
【００３６】
２ＷＡＹセレクタ部３３−１〜３３−４は、それぞれセレクト信号４０１−１〜４０１−４に従って、固定値保持部５０−１〜５０−４或いはセレクト信号保持レジスタ１３−１〜１３−４を選択する。尚、本実施の形態においては、セレクト信号４０１−１〜４０１−４が“１”の場合は、固定値保持部５０−１〜５０−４を選択し、“０”の場合は、セレクト信号保持レジスタ１３−１〜１３−４を選択するものとする。
【００３７】
データ入力部１０−１〜１０−４とタイミングレジスタ１２−１〜１２−４との間に設けられている２ＷＡＹセレクタ部３２−１〜３２−４は、それぞれセレクト信号生成部Ａ−１〜Ａ−４からのセレクト信号４００−１〜４００−４に従って、データ入力部１０−１〜１０−４或いはバイパス信号線１０１−１〜１０１−４を選択する。尚、本実施の形態では、セレクト信号４００−１〜４００−４が“１”の場合は、バイパス信号線１０１−１〜１０１−４を選択し、“０”の場合は、データ入力部１０−１〜１０−４を選択するものとする。
【００３８】
次に本実施の形態の動作について説明する。尚、以下の説明においては、データとルーティングアドレスが同時に入力されるものとし、また、１マシンサイクル時間を１Ｔと定義する。
【００３９】
先ず、図２のタイムチャートを参照し、本実施の形態の４×４クロスバ装置を入力ポート、出力ポート間のルーティングに制限の無いコンピュータ装置に使用した場合（特定の出力部に出力先が固定される入力ポートが存在しないコンピュータ装置に使用した場合）の動作を、入力ポート０のデータが出力部１４−１に送出される場合を例に挙げて説明する。尚、この場合、各構成情報保持部６０−１〜６０−４には、それぞれ２ビット構成の情報として“００”を格納し、２ＷＡＹセレクタ部３２−１〜３２−４が、データ入力部１０−１〜１０−４を選択し、２ＷＡＹセレクタ部３３−１〜３３−４が、セレクト信号保持レジスタ１３−１〜１３−４を選択する状態にしておく。
【００４０】
図２に示すように、０Ｔ時、入力ポート０の入力データは、データ入力部１０−１に保持され、ルーティングアドレスはＲＡ入力部１１−１に保持される。
【００４１】
０Ｔ時から１Ｔ時の間で、アービタ２０−１が、各ＲＡ入力部１１−１〜１１−４に保持されているルーティングアドレスと、予め定められている優先順位（固定的に決まっているものであっても、ラウンド・ロビンの手法等によって変更されるものであっても良い）とに基づいてセレクト信号を生成し、セレクト信号保持レジスタ１３−１に格納する。尚、この場合、アービタ２０−１は、データ入力部１０−１（入力ポート０）を選択するセレクト信号“１０００”を生成したとする。また、０Ｔ時から１Ｔ時の間で、データ入力部１０−１に保持されていた入力データが、セレクト信号６００−１とのタイミングを合わせるために、２ＷＡＹセレクタ部３２−１を介してタイミングレジスタ１２−１に格納される。
【００４２】
１Ｔ時から２Ｔ時の間で、２ＷＡＹセレクタ部３３−１が、セレクト信号４０１−１に従ってセレクト信号保持レジスタ１３−１を選択する。これにより、セレクト信号保持レジスタ１３−１に保持されている、データ入力部１０−１を選択するセレクト信号“１０００”が、セレクト信号６００−１として４ＷＡＹセレクタ部３０−１に供給され、４ＷＡＹセレクタ部３０−１が、タイミングレジスタ１２−１に保持されている入力データを選択し、出力部１４−１に格納する。このようにデータ、アドレス共に入力から出力まで３Ｔかかる。
【００４３】
次に、図３のタイムチャートを参照し、本実施の形態の４×４クロスバ装置をルーティングが固定になる入力ポート，出力ポートが存在するコンピュータ装置に使用した場合の動作を、入力ポート０のデータが固定的に出力部１４−１に送出される場合（入力ポートと出力部とがストレートの関係にある場合）を例の挙げて説明する。尚、この場合、構成情報保持部６０−１には、“１１”を格納し、他の構成情報保持部６０−２〜６０−４には、“００”を格納しておく。また、固定値保持部５０−１には、“１０００”を格納しておく。
【００４４】
図３のタイムチャートに示すように、０Ｔ時、構成情報保持部６０−１に“１１”が保持されているので、２ＷＡＹセレクタ部３２−１は、入力部１０−１に保持されているデータではなく、バイパス信号線１０１−１を通過した入力ポート０の入力データを選択し、レジスタ１２−１に格納する。
【００４５】
０Ｔ時から１Ｔ時において、構成情報保持部６０−１に保持されているデータ“１１”に従って２ＷＡＹセレクタ部３３−１は、固定値保持部５０−１に保持されている固定値“１０００”を選択し、それをセレクト信号６００−１として４ＷＡＹセレクタ部３０−１に送出する。これにより、４ＷＡＹセレクタ部３０−１は、セレクト信号６００−１に従ってタイミングレジスタ１２−１からのデータを選択して、出力部１４−１に格納する。このように、或る入力ポートから入力される入力データを、ストレートの関係にある出力部に固定的に出力する場合、転送時間を１Ｔ短縮し、２Ｔとすることができる。
【００４６】
次に、図４のタイムチャートを参照し、本実施の形態の４×４クロスバ装置をルーティングが固定になる入力ポート，出力ポートが存在するコンピュータ装置に使用した場合の動作を、入力ポート１（データ入力部１０−２）のデータが固定的に出力部１４−１に送出される場合（入力ポートと出力部とがクロスの関係にある場合）を例に挙げて説明する。尚、この場合、構成情報保持部６０−１，６０−２には、それぞれ“０１”，“１０”を格納し、他の構成情報保持部６０−３，６０−４には、“００”を格納しておく。また、固定値保持部５０−１には、“０１００”を格納しておく。
【００４７】
図４のタイムチャートに示すように、０Ｔ時、構成情報保持部６０−２に“１０”が保持されているので、２ＷＡＹセレクタ部３２−２は、入力部１０−２に保持されているデータではなく、バイパス信号線１０１−２を通過した入力ポート１の入力データを選択し、タイミングレジスタ１２−２に格納する。
【００４８】
０Ｔ時から１Ｔ時において、構成情報保持部６０−１に保持されているデータ“０１”に従って２ＷＡＹセレクタ部３３−１は、固定値保持部５０−１に保持されている固定値“０１００”を選択し、それをセレクト信号６００−１として４ＷＡＹセレクタ部３０−１に送出する。これにより、４ＷＡＹセレクタ部３０−１は、セレクト信号６００−１に従ってタイミングレジスタ１２−２からのデータを選択して、出力部１４−１に格納する。このように、或る入力ポートから入力される入力データを、クロスの関係にある出力部に固定的に出力する場合も、転送時間を１Ｔ短縮し、２Ｔとすることができる。
【００４９】
以上のように、本実施の形態によれば、ルーティングが固定になる入力ポートと出力部とが、クロスの関係にある場合も、ストレートの関係にある場合も、転送時間を１Ｔ短縮し、２Ｔとすることができる。また、タイミングレジスタ１２−１と出力部１４−１との間の回路構成を図７に比べ簡略化することで（図７の従来の技術では、２個のセレクタ部３０−１，３１−１が必要になるが、図１に示した本実施の形態では、１個のセレクタ部３０−１で済む）、遅延短縮が可能となり、より高速なパイプラインを実現することができる。
【００５０】
【発明の効果】
本発明によれば、或るＣＰＵが特定の主記憶装置を固定的にアクセスするコンピュータ装置であれば、上記ＣＰＵがストレートの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、クロスの関係にある主記憶装置を固定的にアクセスするコンピュータ装置であっても、データの転送時間を短縮できる。その理由は、出力先が複数の出力部の内の特定の出力部に固定される入力ポートを示す情報および上記特定の出力部を示す情報に基づいて、出力先が複数の出力部の内の特定の出力部に固定される入力ポートについては、対応するデータ入力部をバイパスさせるバイパス信号線を有効にし、上記特定の出力部に対応するセレクタ部に上記有効にしたバイパス信号線を選択させるセレクト信号生成手段を備えているからである。
【００５１】
また、本発明によれば、より高速なパイプラインを実現が可能となる。その理由は、タイミングレジスタと出力部との間に設けるセレクタ部の数を１個にしたからである。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成例を示すブロック図である。
【図２】入力ポート，出力部間にルーティングの制限がない場合の図１の動作を示すタイムチャートである。
【図３】入力ポート，出力部間にルーティングが固定（ストレートで固定）になるパスが存在する場合の図１の動作を示すタイムチャートである。
【図４】入力ポート，出力部間にルーティングが固定（クロスで固定）になるパスが存在する場合の図１の動作を示すタイムチャートである。
【図５】従来の４×４クロスバ装置の構成例を示すブロック図である。
【図６】図５の動作を説明するためのタイムチャートである。
【図７】従来のバイパス機能付きクロスバ装置の構成例を示すブロック図である。
【図８】図７の動作を説明するためのタイムチャートである。
【符号の説明】
１０−１〜１０−４…データ入力部（ＤＡＴＡ入力部）
１１−１〜１１−４…ルーティングアドレス入力部（ＲＡ入力部）
１２−１〜１２−４…タイミングレジスタ
１３−１〜１３−４…セレクト信号保持レジスタ
１４−１〜１４−４…出力部
１００−１〜１００−４…バイパス信号線
１０１−１〜１０１−４…バイパス信号線
２０−１〜２０−４…アービタ
Ａ−１〜Ａ−４…セレクト信号生成部
３０−１〜３０−４…４ＷＡＹセレクタ部
３１−１〜３１−４…２ＷＡＹセレクタ部
３２−１〜３２−４…２ＷＡＹセレクタ部
３００−１〜３００−４…セレクト信号
４０−１〜４０−４…バイパス情報保持部
４００−１〜４００−４…セレクト信号
４０１−１…セレクト信号
５０−１…固定値保持部
６０−１〜６０−４…構成情報保持部
３３−１…２ＷＡＹセレクタ部

Claims (3)

1. 複数の入力ポートと、
   該各入力ポート毎のデータ入力部と、
   複数の出力部と、
   該各出力部毎のセレクタ部と、
   出力先が前記複数の出力部の内の特定の出力部に固定される入力ポートを示す情報および前記特定の出力部を示す情報に基づいて、出力先が前記特定の出力部に固定される入力ポートについては、対応するデータ入力部をバイパスさせるバイパス信号線を有効にし、前記特定の出力部に対応するセレクタ部に前記有効にしたバイパス信号線を選択させるセレクト信号生成手段とを備えたことを特徴とするクロスバ装置。
2. 複数の入力ポートと、
   該各入力ポート毎のデータ入力部と、
   該各データ入力部毎に設けられ、対応するデータ入力部をバイパスするバイパス信号線と、
   前記各データ入力部毎に設けられ、対応するデータ入力部或いは対応するバイパス信号線の内の何れか一方を選択する第１のセレクタ部と、
   該各第１のセレクタ部毎のタイミングレジスタと、
   前記各出力部毎に設けられ、前記複数のタイミングレジスタの内の１つを選択する第２のセレクタ部と、
   出力先が前記複数の出力部の内の特定の出力部に固定される入力ポートを示す情報および前記特定の出力部を示す情報に基づいて、前記複数の第１のセレクタ部の内の、出力先が前記特定の出力部に固定される入力ポートと対応する第１のセレクタ部にバイパス信号線を選択させ、他の第１のセレクタ部にデータ入力部を選択させ、前記複数の第２のセレクタ部の内の、前記特定の出力部に対応する第２のセレクタ部に、前記バイパス信号線を選択させた第１のセレクタ部に対応するタイミングレジスタを選択させ、他の第２のセレクタ部に、ルーティングアドレスと予め定められている優先順位とに基づいて決まるタイミングレジスタを選択させるセレクト信号生成手段とを備えたことを特徴とするクロスバ装置。
3. 請求項１または２記載のクロスバ装置を、少なくとも１台のＣＰＵと少なくとも１台の主記憶装置との間に介挿してなることを特徴とするコンピュータ装置。

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