JP3619772B2

JP3619772B2 - 半導体装置

Info

Publication number: JP3619772B2
Application number: JP2000384288A
Authority: JP
Inventors: 一也松澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-18
Filing date: 2000-12-18
Publication date: 2005-02-16
Anticipated expiration: 2020-12-18
Also published as: JP2002185007A

Description

【０００１】
【発明の属する技術分野】
この発明は、発熱を伴う半導体素子を用いて構成される半導体装置に関する。
【０００２】
【従来の技術】
ＬＳＩの微細化に伴って、半導体素子自身の自己加熱による電気的特性の劣化が問題になる。例えば、絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳトランジスタという）では、チャネル領域のドレイン近傍に自己加熱領域があり、微細素子ではこの自己加熱領域での発熱がドレイン電流の低下の原因になることが知られている。
【０００３】
図２２は、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板を用いたＭＯＳトランジスタの集積化構造を示している。このＭＯＳトランジスタ構造において、チャネル領域のドレイン近傍に自己加熱領域Ａが発生する。これは、ＭＯＳトランジスタがオンのとき、ソースからチャネルを通ってドレインに電子が走行する間に、ドレインに与えられる電源電圧から電子にエネルギーが供給され、高エネルギー状態となった電子がフォノン散乱を起こし、フォノンを介してシリコン格子に熱としてエネルギーが伝達されるためである。この様な自己加熱領域Ａが発生すると、フォノン散乱確率は更に増大し、局所的なキャリア移動度低下によりドレイン電流を減少させることになる。
【０００４】
ＭＯＳトランジスタの側面は素子分離絶縁膜３に接しており、上部は層間絶縁膜４で覆われている。素子分離絶縁膜３や層間絶縁膜４は通常、シリコン酸化膜等により形成される。シリコン酸化膜の熱伝導率は、シリコンの１／１００程度であるから、自己加熱領域Ａで発生した熱は上方や側方には逃げにくい。特に、図２２のようにＳＯＩ基板を用いた場合には、素子領域の下部にも分離用絶縁膜５があり、これも多くの場合シリコン酸化膜で形成されるから、自己加熱領域Ａで発生した熱は、下方にも逃げられない。従って、素子領域に熱が集中して、特性劣化が大きくなる。
【０００５】
【発明が解決しようとする課題】
以上のように、微細な半導体素子を集積した構造では、素子の自己加熱領域に起因する特性劣化が問題になる。
この発明は、半導体素子の自己加熱による特性劣化を抑制することを可能とした半導体装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板に形成された半導体素子と、この半導体素子を他の領域から電気的に分離する絶縁膜と、前記半導体素子の発熱領域に隣接し且つ前記絶縁膜に覆われるように形成された前記絶縁膜より熱伝導率の高い熱伝導膜とを有し、前記半導体素子は、前記発熱領域と離れた位置に前記発熱領域に流れるキャリアを供給するキャリアソース領域を有し、前記熱伝導膜は、前記発熱領域と前記キャリアソース領域との間にまたがって形成されていることを特徴とする。
【０００７】
この発明によると、半導体素子を他から分離する絶縁膜、例えば素子分離絶縁膜や層間絶縁膜等に比べて熱伝導率の高い熱伝導膜を、半導体素子の発熱領域に隣接して配置することにより、発熱領域の熱が分散される。これにより、局所的なキャリア移動度低下を抑制し、半導体素子の特性劣化を抑制することができる。
【０００８】
この発明においてより具体的には、半導体素子は、発熱領域と離れた位置に発熱領域に流れるキャリアを供給するキャリアソース領域を有し、熱伝導膜は、その発熱領域とキャリアソース領域との間にまたがって形成される。この様にすると、発熱領域の熱がキャリアソース領域に伝達される結果、キャリアの注入効率が高くなり、これが発熱による電流低下を補償する働きをする。
【０００９】
半導体素子がＭＯＳトランジスタの場合、発熱領域はチャネル領域のドレイン近傍にある。従って、熱伝導膜は、ドレイン領域とソース領域の間にまたがって、ドレイン領域近傍にある発熱領域の熱をソース領域側に伝えるように形成することが好ましい。
半導体素子がバイポーラトランジスタの場合、発熱領域はコレクタ加速領域にある。従って熱伝導膜は、コレクタ加速領域とエミッタ領域との間にまたがって、発熱領域の熱をエミッタ領域側に伝えるように形成することが好ましい。
【００１０】
この発明は特に、半導体基板内部に、半導体素子の領域をその下地基板から電気的に分離する分離用絶縁膜が形成されている、いわゆるＳＯＩ基板を用いた場合に特に有効である。
【００１１】
ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）とｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）を対にして隣接配置し、相補型トランジスタ回路（以下、ＣＭＯＳ回路）を構成する場合には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの領域に連続して形成されるゲート電極の一方側で、ＮＭＯＳトランジスタのドレイン領域とＰＭＯＳトランジスタのソース領域が素子分離領域を挟んで対向し、他方側でＮＭＯＳトランジスタのソース領域とＰＭＯＳトランジスタのドレイン領域が素子分離領域を挟んで対向するように、端子接続が行われるようにする。そして、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの間の素子分離膜部分に周囲の素子分離絶縁膜より熱伝導率の高い熱伝導膜を埋め込む。
【００１２】
この様なＣＭＯＳ回路構造とすれば、ＮＭＯＳトランジスタのドレイン近傍の発熱領域の熱は、ＰＭＯＳトランジスタのソース領域側に伝達され、ＰＭＯＳトランジスタのドレイン近傍の発熱領域の熱はＮＭＯＳトランジスタのソース領域側に伝達される。この様な熱分散によって、ＣＭＯＳ回路の電流低下を効果的に抑制することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態１による集積回路の一つのＮＭＯＳトランジスタ領域の断面構造を示している。この実施の形態では、シリコン基板１０に、分離用絶縁膜であるシリコン酸化膜１１により分離されたｐ型シリコン層１２が形成されたＳＯＩ基板を用いている。
【００１４】
ｐ型シリコン層１２に、ゲート絶縁膜１５を介して多結晶シリコン膜によるゲート電極１６が形成され、ゲート電極１６に自己整合されてｎ^＋型のソース領域１３及びドレイン領域１４が形成されている。ゲート電極１６の側壁には側壁絶縁膜１８が形成されている。ソース領域１３、ドレイン領域１４及びゲート電極１６の表面には、サリサイド工程により金属シリサイド膜１７が形成されている。
【００１５】
ＭＯＳトランジスタ領域の周囲には、例えばＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法等による素子分離絶縁膜としてシリコン酸化膜１９が埋め込まれている。ＭＯＳトランジスタ直上には、ソース領域１３からドレイン領域１４にまたがるように、且つソース領域１３、ドレイン領域１４及びゲート電極１６の表面のシリサイド膜１７に接した状態で、熱伝導膜としてのＳｉＣ膜２０がパターン形成されている。
【００１６】
ＳｉＣ膜２０で覆われたＭＯＳトランジスタ領域は、層間絶縁膜であるシリコン酸化膜２１により覆われ、このシリコン酸化膜２１及びＳｉＣ膜２０を貫通して、ソース、ドレイン及びゲートに対するコンタクト孔が開けられ、ここにＷ膜等のコンタクトプラグ２２，２３，２４が埋め込まれている。層間絶縁膜２１上に更にアルミ等の配線２５，２６，２７が形成されている。
【００１７】
ＳｉＣ膜２０は、バンドギャップの大きい半導体であり、不純物をドープしなければほぼ絶縁体であり、ＭＯＳトランジスタの特性には影響はない。そして、ＳｉＣ膜２０は、熱伝導率がシリコンの約３倍であり、ＭＯＳトランジスタ領域を囲むシリコン酸化膜１１，１９，２１の約３００倍である。従って、チャネル領域のドレイン領域１４の近傍にある発熱領域（自己加熱領域）Ａで発生した熱は、ＳｉＣ膜２０を介してソース領域１３側に伝わり、ＭＯＳトランジスタ領域全体に亘って平均化される。
【００１８】
図２は、図１の構造について、シミュレーションにより求めたｐ型シリコン層１２の表面におけるチャネル長方向の格子温度分布である。ＳｉＣ膜２０がある場合（ｗｉｔｈＳｉＣ）の格子温度を実線で、ＳｉＣ膜がない場合（ｗ／ｏＳｉＣ）を破線で示している。格子温度のことを一般に熱という。素子条件は、チャネル幅Ｗとチャネル長ＬがＷ／Ｌ＝１．０μｍ／０．１４μｍ、ゲート絶縁膜厚がｔｏｘ＝３ｎｍ、ｐ型シリコン層１２の濃度がＮｓｏｉ＝５×１０^１７／ｃｍ^３である。バイアス条件は、Ｖｇ＝Ｖｄ＝１．５Ｖである。周囲温度は、Ｔａｍｂ＝４００Ｋ、基板底面温度は、Ｔｂｏｔｔｏｍ＝３００Ｋである。
【００１９】
図２から明らかなように、ＭＯＳトランジスタ直上にＳｉＣ膜２０を配置することにより、格子温度分布が平坦化されている。即ち、ＳｉＣ膜がない場合のドレイン領域近傍での格子温度ピークが、ＳｉＣ膜２０を配置することで減少する。これにより、ドレイン領域近傍の発熱領域Ａの熱に起因するドレイン電流低下が抑制されることになる。
【００２０】
なお、ソース領域１３近傍のチャネル領域、ソース領域１３及びドレイン領域１４内では、ＳｉＣ膜２０を配置することにより、逆に格子温度が上昇している。しかしこれらの領域でのキャリアの振る舞いは、界面散乱とクーロン散乱が支配的であり、これらの散乱機構は格子温度に依存しない。従って、これらの領域の格子温度上昇は、電流低下の原因にはならない。
【００２１】
図３は、上述したシミュレーションに用いたＳｉＣ膜がある場合のＭＯＳトランジスタのドレイン電流値の、ＳｉＣ膜がない場合のＭＯＳトランジスタのドレイン電流値に対する比のドレイン電圧依存性を示している。これは、ドレイン電圧が上昇して発熱が大きくなる程、ＳｉＣ膜を持つ構造の方が多くのドレイン電流が流れ得ることを示している。
また、図１の構造では、ソース領域１３及びドレイン領域１４の表面にシリサイド膜１７が形成されている。この場合、シリサイド膜１７の格子温度もＳｉＣ膜２０の存在により上昇することから、シリサイド／シリコン界面のコンタクト抵抗が低減し、これもドレイン電流を増加させる一因となっている。
【００２２】
図１の集積回路構造を得るための製造工程を簡単に説明する。図４に示すように、ＳＯＩ基板にゲート絶縁膜１５を形成してゲート電極１６を形成する。ゲート電極１６の側壁にシリコン窒化膜等による側壁絶縁膜１８を形成した後、イオン注入を行って、ソース領域１３及びドレイン領域１４を形成する。次いで、サリサイド工程により、ソース領域１３、ドレイン領域１４及びゲート電極１６の表面に金属シリサイド膜１７を形成する。その後、素子分離領域にＲＩＥにより溝を加工し、この溝にシリコン酸化膜１９を埋め込む。
【００２３】
ここまでは、通常の工程である。この後、図５に示すように、ＳｉＣ膜２０を堆積し、これをＲＩＥによりパターニングして、ＭＯＳトランジスタ領域のみに残す。ＳｉＣ膜２０の堆積には、低温でのＣＶＤ法を利用する。
その後、図１に示すように、層間絶縁膜としてのシリコン酸化膜２１を堆積する。そして、ＲＩＥによりシリコン酸化膜２１及びＳｉＣ膜２０を貫通するコンタクト孔を開口し、コンタクトプラグ２２，２３，２４を埋め込む。その後配線２５，２６，２７を形成する。
【００２４】
［実施の形態２］
図６は、別の実施の形態による集積回路構造を示している。図１と対応する部分には図１と同じ符号を付して詳細な説明は省く。この実施の形態では、ＳｉＣ膜２０が、ＭＯＳトランジスタ表面には直接接触しない状態で、層間絶縁膜であるシリコン酸化膜２１の内部に、ソース領域１３からドレイン領域１４にまたがるように埋め込まれている。
ＳｉＣ膜２０がソース領域１３及びドレイン領域１４に直接接触しなくても、ドレイン領域近傍で発生した熱は、ドレイン側のコンタクトプラグ２３を介し、ＳｉＣ膜２０を介し、ソース側のコンタクトプラグ２２を介して、ソース領域１３に良好に伝達される。従って、実施の形態１と同様に、格子温度の平坦化が図られ、局所発熱によるドレイン電流低下が抑制される。
【００２５】
［実施の形態３］
図７は、更に別の実施の形態による集積回路構造を示している。図１の実施の形態との相違は、図１の場合ＳｉＣ膜２０をＭＯＳトランジスタ領域のみに残すようにパターニングしているのに対し、この実施の形態ではＳｉＣ膜２０をパターニングすることなく、基板全面に堆積したままとしている点である。
この様にすれば、実施の形態１と同様の効果が得られる上、ＭＯＳトランジスタ領域の冷却効果が期待できる。
【００２６】
［実施の形態４］
図８は、この発明をＣＭＯＳ回路に適用した実施の形態の平面図である。図９、図１０及び図１１は、それぞれ図８のＡ−Ａ’断面、Ｂ−Ｂ’断面及びＣ−Ｃ’断面を示している。シリコン基板３０の互いに隣接する位置にＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰが形成される。
【００２７】
ＮＭＯＳトランジスタＱＮの素子領域はｐ型シリコン層３２ｎであり、ＰＭＯＳトランジスタＱＰの素子領域はｎ型シリコン層３２ｐである。各素子領域を取り囲むように素子分離絶縁膜であるシリコン酸化膜３１が形成されている。但し、ＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰにより挟まれた素子分離領域には、シリコン酸化膜に代わって、熱伝導膜としてのＳｉＣ膜４１が埋め込まれている。
【００２８】
ＮＭＯＳトランジスタＱＮのドレイン領域３５ｎ及びソース領域３６ｎは、ｎ^＋型拡散層により形成され、ＰＭＯＳトランジスタＱＰのドレイン領域３５ｐ及びソース領域３６ｐは、ｐ^＋型拡散層により形成されている。ゲート電極３４は、両トランジスタＱＮ，ＱＰに対して連続的にパターン形成されている。この実施の形態の場合も、ゲート電極、ソース及びドレイン領域には、金属シリサイド膜３７が形成されている。
トランジスタ領域は層間絶縁膜３８により覆われ、この層間絶縁膜３８の各ソース、ドレイン領域にはコンタクトプラグ３９ｎ，４０ｎ，３９ｐ，４０ｐが埋め込まれている。
【００２９】
この実施の形態の場合、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰのソース領域（Ｓ）とドレイン領域（Ｄ）の配置関係は、図８に示すように、通常のＣＭＯＳ回路の場合と異なる。即ち、ゲート電極３４の一方側では、ＮＭＯＳトランジスタＱＮのドレイン領域Ｄ（３５ｎ）とＰＭＯＳトランジスタＱＰのソース領域Ｓ（３６ｐ）が、ＳｉＣ膜４１が埋め込まれた素子分離領域を挟んで対向する。ゲート電極３４の他方側では、ＮＭＯＳトランジスタＱＮのソース領域Ｓ（３６ｎ）とＰＭＯＳトランジスタＱＰのドレイン領域Ｄ（３５ｐ）が、ＳｉＣ膜４１が埋め込まれた素子分離領域を挟んで対向する。
【００３０】
ＭＯＳトランジスタのソース領域とドレイン領域は、通常の対象構造の場合、いずれをソース、ドレインとして用いてもよい。一般には、図８のようなレイアウトとした場合、ゲート電極の一方側をドレイン同士とし、他方側をソース同士とする。これは端子接続が容易だからである。これに対してこの実施の形態では、図１にＣＭＯＳインバータを構成する場合の端子接続を示したように、出力端子Ｖｏｕｔに共通につながる二つのドレイン領域Ｄがゲート電極を挟んで斜め方向に位置するため、端子接続は少し複雑になる。しかし、敢えてこの様な端子配置をしたのは、理由があってのことである。
【００３１】
即ち、上述のように端子配置を行ったとすると、ＮＭＯＳトランジスタＱＮの発熱領域Ａ１とＰＭＯＳトランジスタＱＰの発熱領域Ａ２とは、図８に示したように位置する。この結果、ＮＭＯＳトランジスタＱＮの発熱領域Ａ１の熱は、矢印で示したように、ＳｉＣ膜４１を介してＰＭＯＳトランジスタＱＰのソース領域側に伝わる。同様にＰＭＯＳトランジスタＱＰの発熱領域Ａ２の熱は、矢印で示したように、ＳｉＣ膜４１を介してＮＭＯＳトランジスタＱＮのソース領域側に伝わる。
【００３２】
従って、ゲート電極の同じ側で二つのドレインが対向するようにした通常の配置の場合と異なり、ＣＭＯＳ回路全体の熱が極めて良好に分散される。更に、ソース領域に熱が伝えられれることから、実施の形態１で説明したようにキャリア注入効率が高くなり、ドレイン電流低下が効果的に抑制される。また、ソース側でシリサイドとシリコンのコンタクト抵抗が減少して、これも自己加熱による電流低下を補償する働きをする。以上により、ＣＭＯＳ回路の自己加熱による特性劣化が効果的に抑制される。
【００３３】
具体的に、この様なＣＭＯＳ回路の製造工程を、図１２〜図１５を参照して説明する。図１２〜図１５は、図１１に対応する断面での製造工程図である。図１２に示すように、シリコン基板３０にまず、素子分離絶縁膜となるシリコン酸化膜３１を形成する。次に、図１３に示すように、シリコン酸化膜３１の素子形成領域部分をエッチングにより除去し、ここに選択的にＳｉＣ膜４１を埋め込み形成する。
【００３４】
次いで、ＳｉＣ膜４１をＲＩＥにより選択エッチングして、図１４に示すように、ＮＭＯＳトランジスタＱＮ及びＰＭＯＳトランジスタＱＰを形成する二つの素子形成領域の間の素子分離領域のみに残す。その後、図１５に示すように、各トランジスタ形成領域にはシリコン層３２ｎ，３２ｐを選択成長させ、それぞれにイオン注入を行って、ｐ型，ｎ型とする。
以下、図示しないが、通常の工程に従って、ＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰを形成する。
【００３５】
［実施の形態５］
図１６及び図１７は、この発明をバイポーラトランジスタを含む集積回路に適用した実施の形態の平面図（但し電極を除く）とそのＡ−Ａ’断面図である。この例では、ｐ型シリコン基板５０にｎ^＋型コレクタ埋め込み層５２を介して、コレクタ加速領域となるｎ型シリコン層５３が形成されたウェハを用いている。素子分離領域には、シリコン酸化膜５１が埋め込まれている。ｎ型シリコン層５３にｐ型ベース層５４を形成し、更にその中にｎ^＋型エミッタ層５５を形成して、ｎｐｎトランジスタが構成される。
【００３６】
この様なトランジスタ構造のエミッタ領域に接する素子分離領域に、熱伝導膜としてＳｉＣ膜５９が埋め込まれている。ＳｉＣ膜５９には、ｎ^＋型エミッタ層５５、ｐ型ベース層５４及びｎ型コレクタ層５３の一側面が接する状態とする。そして、コレクタ埋め込み層５２に達するコンタクト孔を開口して、Ｗ膜の堆積とパターニングにより、エミッタ、ベース、コレクタの各電極５６，５７，５８が形成される。エミッタ電極５６は、好ましくは、図１７に示すように、ＳｉＣ膜５９上に延在するようにパターン形成される。
【００３７】
バイポーラ・トランジスタの場合、エミッタから注入された少数キャリアは、ベースを走行してコレクタに達し、コレクタ領域で加速されて高エネルギー状態になり、フォノン散乱により自己加熱が生じる。即ち、図１７に示したように、ｎ型コレクタ層５３内に発熱領域Ａが発生する。この実施の形態の場合、発熱領域Ａの熱は、ＳｉＣ膜５９によって上方に伝達され、エミッタ電極５６に伝わる。これにより、発熱が分散されると同時に、エミッタ電極５６の加熱によってエミッタコンタクト抵抗の低下、従ってエミッタ注入効率の向上が図られ、発熱によるコレクタ電流低下が抑制される。
【００３８】
この実施の形態の製造工程を、図１７の断面に対応する図１８〜図２１を参照して簡単に説明する。図１８，は、通常の工程に従って、素子分離を行い、トランジスタを形成した状態を示している。この後、図１９に示すように、素子分離領域ののシリコン酸化膜５１のトランジスタに接する部分をＲＩＥによりエッチングして、溝を形成する。続いて、図２０に示すように、溝にＳｉＣ膜５９を埋め込み形成する。そして、図２１に示すように、コレクタコンタクト用の開口を開けた後、図１７に示すように各電極５６，５７，５８を形成する。
【００３９】
この発明は上記実施の形態に限られない。例えば上記各実施の形態では、熱伝導膜としてＳｉＣ膜を用いたが、素子分離絶縁膜や層間絶縁膜等の絶縁材料に比べて、熱伝導率が高い他の絶縁材料、例えばＡｌＮ，Ａｌ_２Ｏ_３等の金属窒化物や金属酸化物を用い得る。
【００４０】
【発明の効果】
以上述べたようにこの発明によれば、半導体素子の自己加熱による特性劣化を抑制することができ、微細素子を用いたＬＳＩの更なる高集積化が可能になる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＭＯＳトランジスタ領域の断面図である。
【図２】同実施の形態によるＭＯＳトランジスタ表面の格子温度分布をシミュレーションした結果を示す図である。
【図３】同実施の形態によるＭＯＳトランジスタのドレイン電流の従来構造のドレイン電流との比のトレイン電圧依存性を示す図である。
【図４】同実施の形態の製造工程を示す断面図である。
【図５】同実施の形態の製造工程を示す断面図である。
【図６】他の実施の形態によるＭＯＳトランジスタ領域の断面図である。
【図７】他の実施の形態によるＭＯＳトランジスタ領域の断面図である。
【図８】他の実施の形態によるＣＭＯＳ回路の平面図である。
【図９】図８のＡ−Ａ’断面図である。
【図１０】図８のＢ−Ｂ’断面図である。
【図１１】図８のＣ−Ｃ’断面図である。
【図１２】同実施の形態の製造工程を示す断面図である。
【図１３】同実施の形態の製造工程を示す断面図である。
【図１４】同実施の形態の製造工程を示す断面図である。
【図１５】同実施の形態の製造工程を示す断面図である。
【図１６】他の実施の形態によるバイポーラ・トランジスタ部の平面図である。
【図１７】図１６のＡ−Ａ’断面図である。
【図１８】同実施の形態の製造工程を示す断面図である。
【図１９】同実施の形態の製造工程を示す断面図である。
【図２０】同実施の形態の製造工程を示す断面図である。
【図２１】同実施の形態の製造工程を示す断面図である。
【図２２】従来のＭＯＳトランジスタの自己発熱の様子を示す断面図である。
【符号の説明】
１０…シリコン基板、１１…シリコン酸化膜、１２…ｐ型シリコン層、１３…ソース領域、１４…ドレイン領域、１５…ゲート絶縁膜、１６…ゲート電極、１７…金属シリサイド膜、１８…側壁絶縁膜、１９…シリコン酸化膜（素子分離絶縁膜）、２０…ＳｉＣ膜（熱伝導膜）、２１…シリコン酸化膜（層間絶縁膜）、２２，２３，２４…コンタクトプラグ、２５，２６，２７…配線、３０…シリコン基板、３１…シリコン酸化膜（素子分離絶縁膜）、３２ｎ，３２ｐ…シリコン層、３４…ゲート電極、３５ｎ，３５ｐ…ドレイン領域（Ｄ）、３６ｎ，３６ｐ…ソース領域（Ｓ）、３７…金属シリサイド膜、３８…シリコン酸化膜（層間絶縁膜）、３９ｎ，３９ｐ，４０ｎ，４０ｐ…コンタクトプラグ、４１…ＳｉＣ膜（熱伝導膜）、５０…シリコン基板、５１…シリコン酸化膜（素子分離絶縁膜）、５２…コレクタ埋め込み層、５３…コレクタ層、５４…ベース層、５５…エミッタ層、５６，５７，５８…電極、５９…ＳｉＣ膜（熱伝導膜）。

Claims

半導体基板と、
この半導体基板に形成された素子分離領域と、
この素子分離領域に埋め込まれる素子分離絶縁膜と、
前記半導体基板に前記素子分離絶縁膜により囲まれて隣接するように形成された少なくとも二つの素子形成領域と、
これら二つの素子形成領域に連続するゲート電極をもって形成されたｎチャネル型の第１の絶縁ゲート型電界効果トランジスタ及びｐチャネル型の第２の絶縁ゲート型電界効果トランジスタを有し、前記ゲート電極の両側で、前記第１の絶縁ゲート型電界効果型トランジスタのドレイン領域及び前記第２の絶縁ゲート型電界効果型トランジスタのソース領域が前記素子分離絶縁膜を挟んで対向すると共に、前記第１の絶縁ゲート型電界効果型トランジスタのソース領域及び前記第２の絶縁ゲート型電界効果型トランジスタのドレイン領域が前記素子分離絶縁膜を挟んで対向するように前記ドレイン領域及び前記ソース領域が端子接続されて構成された相補型トランジスタ回路と
を備え、
前記二つの素子形成領域の間の前記素子分離領域に埋め込まれた前記素子分離絶縁膜は、他の素子分離領域に埋め込まれた前記素子分離絶縁膜よりも熱伝導率の高い熱伝導膜とされた
ことを特徴とする半導体装置。