JP3621482B2

JP3621482B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3621482B2
Application number: JP31074295A
Authority: JP
Inventors: 結資矢野
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1995-11-29
Filing date: 1995-11-29
Publication date: 2005-02-16
Anticipated expiration: 2015-11-29
Also published as: JPH09148457A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、とくにＲＯＭいわゆるリードオンリーメモリーの識別パターンを備える半導体装置の構造および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
リードオンリーメモリーの識別パターンを備える従来技術における半導体装置の製造方法を、図１９から図２５の断面図と、図２６の半導体装置の平面図を用いて説明する。
【０００３】
まずはじめに図１９に示すように、半導体基板１１上の素子分離領域に膜厚が５５０ｎｍのフィールド酸化膜１２を形成する。
【０００４】
つぎに図２０に示すように、ホトリソグラフィー処理により、Ｎ型チャネル層形成領域３１とフィールド酸化膜１２上の識別パターン形成領域３２とを開口するように、第１の感光性樹脂２１を形成する。
【０００５】
つぎに図２１に示すように、第１の感光性樹脂２１とフィールド酸化膜１２との整合する半導体基板１１に、リンをイオン注入し、デプレッションＭＯＳトランジスタのチャネル部分となる領域にＮ型チャネル層２７を形成する。
【０００６】
つぎに図２２に示すように、第１の感光性樹脂２１をエッチングマスクに用いて、エッチング液としてフッ酸を使用し、フィールド酸化膜１２をエッチングして識別パターン２３を形成する。この識別パターン２３は、半導体装置形成後、ＲＯＭの内容を識別するために形成するため、最終工程までこのパターンが識別できるように、フィールド酸化膜１２を５０ｎｍ以上はエッチングしておく。
【０００７】
しかし、Ｎ型チャネル層形成領域３１は、フィールド酸化膜１２の整合する半導体基板１１を開口するだけでなく、部分的にフィールド酸化膜１２上にもフィールド開口部２９ができる。このため、フィールド開口部２９部分のフィールド酸化膜１２もエッチングされてしまう。
【０００８】
つぎに図２３に示すように、第１の感光性樹脂２１を除去する。その後、熱酸化処理により、フィールド酸化膜１２の整合する半導体基板１１に酸化シリコンからなるゲート酸化膜１３を形成する。その後、化学気相成長法（以下ＣＶＤ法と記す）により、多結晶シリコンからなるゲート電極１４を形成する。その後、ホトエッチング処理によって、ゲート電極１４とゲート酸化膜１３とをパターニングする。
【０００９】
つぎに図２４に示すように、ゲート電極１４とフィールド酸化膜１２との整合する半導体基板１１にイオン注入法により、不純物を導入し、トランジスタのソースドレインとなる高濃度拡散領域１５を形成する。
【００１０】
つぎに図２５に示すように、ＣＶＤ法によりリンとボロンを含む酸化シリコンからなる層間絶縁膜１６を形成する。その後、窒素雰囲気中で、熱処理を行い、層間絶縁膜１６を流動化させる、いわゆるリフローを行い層間絶縁膜１６の表面を平坦化させると同時に、イオン注入により形成した高濃度拡散領域１５の不純物を活性化する。
【００１１】
その後、ホトエッチング処理によって、層間絶縁膜１６に接続穴１７を形成する。その後、アルミニウムからなる配線１８を全面に形成し、ホトエッチング処理によって、アルミニウムをパターニングする。
【００１２】
【発明が解決しようとする課題】
図２５と図２６を用いて、従来技術の課題について説明する。図２６は従来技術の半導体装置を示す平面図であり、一点鎖線部分の断面が、図２５の断面図である。フィールド酸化膜１２上に形成した識別パターン２３は、記号や、文字、数字からなり、これらのパターンでＲＯＭの内容を識別するように形成する。
【００１３】
フィールド酸化膜１２上に形成した識別パターン２３は、半導体基板１１上のシリコン酸化膜の膜厚がフィールド酸化膜１２領域と異なる。このために、この膜厚差による光３４の干渉色の違いから、識別パターン２３を識別することができる。
【００１４】
この識別を明瞭にするため識別パターン２３を形成するエッチング工程では、フィールド酸化膜１２を充分エッチングしておく必要がある。この識別できる理由は、前述のように光３４の干渉色の差である。フィールド酸化膜１２と層間絶縁膜１６が同じシリコン酸化膜で屈折率が同じであるので、光３４の干渉色の差は、識別パターン２３と層間絶縁膜１６、およびフィールド酸化膜１２と層間絶縁膜１６との膜厚差で決定する。
【００１５】
また図２６に示すように、ＲＯＭはフィールド酸化膜１２の間の素子領域３０に対して垂直にゲート電極１４がならび、素子領域３０とゲート電極１４とで格子状の構造となっている。デプレッションＭＯＳトランジスタのＮ型チャネル層２７は、ゲート電極１４と素子領域３０との交差する領域に形成するが、これらのゲート電極１４と素子領域３０との交差する領域にＮ型チャネル層２７を形成するかしないかで、様々なＲＯＭを形成するすることができる。
【００１６】
しかし、Ｎ型チャネル層２７を形成するための第１の感光性樹脂開口領域３３は、ゲート電極１４と素子領域３０との交差する領域だけでなく、ホトリソグラフィー工程の合わせズレを考慮し、その周囲も開口する必要があるため、フィールド酸化膜１２領域も開口する。
【００１７】
よって識別パターン２３の識別を確実にするため、フィールド酸化膜１２を充分にエッチングすると、Ｎ型チャネル層２７の周囲のフィールド酸化膜１２がうすくなる。この結果、フィールド開口部２９部分の寄生的ＭＯＳトランジスタの閾値電圧が下がり、電気的にリークを生じ、ＲＯＭの読み出し動作時に誤動作してしまう。
【００１８】
つまり識別パターン２３の識別を確実にするため、フィールド酸化膜１２を充分にエッチングすると、フィールド酸化膜１２の分離性が悪化する。逆に、フィールド酸化膜１２のエッチングが充分で無いと、識別パターン２３の識別が困難になるという問題点が発生する。
【００１９】
本発明の目的は、上記課題を解決して、識別パターン２３の識別を明瞭にし、また、フィールド酸化膜１２の分離性を向上することが可能な半導体装置の構造および半導体装置の製造方法に関する。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の形成方法は、下記記載の工程を採用する。
【００２１】
本発明の半導体装置の製造方法は、半導体基板上の素子分離領域にフィールド酸化膜を形成する工程と、ホトリソグラフィー工程により、Ｎ型チャネル層形成領域と、識別パターン形成領域とを開口した感光性樹脂を形成する工程と、フィールド酸化膜と感光性樹脂との整合する半導体基板に、デプレッションＭＯＳトランジスタのチャネル領域となるＮ型チャネル層を形成する工程と、エッチング工程により、感光性樹脂の整合するフィールド酸化膜を薄くし、フィールド酸化膜上に識別パターンを形成し、感光性樹脂を除去する工程と、フィールド酸化膜の整合する半導体基板上にゲート酸化膜を形成する工程と、全面に多結晶シリコンを形成する工程と、ホトエッチング処理によりゲート電極を形成し、ゲート電極の形成と同時に識別パターン形成領域上部を大きく覆うようにバッファ多結晶シリコンを形成する工程と、ゲート電極とフィールド酸化膜との整合する半導体基板に高濃度拡散領域を形成する工程と、全面に層間絶縁膜を形成する工程と、加熱処理を行い、高濃度拡散領域との不純物を活性化する工程と、ホトエッチング処理により層間絶縁膜に接続穴を形成する工程と、配線を形成する工程とを有する。
【００２２】
本発明の半導体装置の製造方法は、半導体基板上の素子分離領域にフィールド酸化膜を形成する工程と、ホトリソグラフィー工程により、Ｎ型チャネル層形成領域と、識別パターン形成領域とを開口した感光性樹脂を形成する工程と、フィールド酸化膜と感光性樹脂との整合する半導体基板に、デプレッションＭＯＳトランジスタのチャネル領域となるＮ型チャネル層を形成する工程と、エッチング工程により、感光性樹脂の整合するフィールド酸化膜を薄くし、フィールド酸化膜上に識別パターンを形成し、感光性樹脂を除去する工程と、フィールド酸化膜の整合する半導体基板上に犠牲酸化膜を形成する工程と、全面にバッファシリコン窒化膜を形成する工程と、ホトエッチング処理により、識別パターン形成領域上部を大きく覆うようにバッファシリコン窒化膜を形成し、犠牲酸化膜を除去する工程と、フィールド酸化膜の整合する半導体基板上にゲート酸化膜を形成する工程と、全面に多結晶シリコンを形成する工程と、ホトエッチング処理によりゲート電極を形成する工程と、ゲート電極とフィールド酸化膜との整合する半導体基板に高濃度拡散領域を形成する工程と、全面に層間絶縁膜を形成する工程と、加熱処理を行い、高濃度拡散領域との不純物を活性化する工程と、ホトエッチング処理により層間絶縁膜に接続穴を形成する工程と、配線を形成する工程とを有する。
【００２３】
本発明の半導体装置の製造方法は、フィールド酸化膜に形成した識別パターンをシリコン酸化膜と屈折率の違う多結晶シリコン、またはシリコン窒化膜で大きく覆う。このため、識別パターンとフィールド酸化膜との干渉色の差は、識別パターンの膜厚と、フィールド酸化膜の膜厚との差だけで決まる。
【００２４】
この結果、従来技術のように層間絶縁膜も含めた膜厚で干渉色が決まるのではなくなるので、従来技術と本発明を比較した場合、干渉色に差を生じる原因である相対的な膜厚差が従来技術より大きくなり、干渉色の差がはっきりする。
【００２５】
また従来技術のように、層間絶縁膜も含めた膜厚の場合、膜厚が厚くなると、干渉色が出にくく、見えにくい。本発明では識別パターンのフィールド酸化膜のエッチングを少なくしても、従来技術より干渉色の差が生ずる相対的なシリコン酸化膜の膜厚差に余裕ができるので、本発明での干渉色の差は従来より明瞭である。よって、識別パターンを形成するためのフィールド酸化膜のエッチングは、従来より少なくて済み、フィールド酸化膜の分離性も向上する。
【００２６】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法における最良の実施形態を説明する。はじめに図１から図９を用いて、本発明を実施するための最良の第１の実施形態における半導体装置の製造方法を説明する。図１から図９は本発明の第１の実施形態における半導体装置の製造方法を工程順に示す断面図であり、図１０は本発明の第１の実施形態における半導体装置を示す平面図である。
【００２７】
まずはじめに図１に示すように、Ｐ型の半導体基板１１上に、ＣＶＤ法により膜厚１５０ｎｍの窒化シリコン（図示せず）を全面に形成する。その後、感光性樹脂（図示せず）を回転塗布法により全面に形成し、所定のホトマスクを用いて露光し、現像処理を行い、素子領域上に感光性樹脂を形成するようにパターニングする。
【００２８】
その後、この感光性樹脂をエッチングマスクに用いて、エッチングガスとして四フッ炭素を使用し、反応性イオンエッチング法（以下ＲＩＥと記す）により窒化シリコンを素子領域にパターニングし、酸化防止膜（図示せず）を形成する。その後、感光性樹脂を除去する。
【００２９】
その後、酸化防止膜の整合する半導体基板１１を、水蒸気を添加した酸素雰囲気中で温度１０００℃の熱処理を１０５分行い、酸化シリコンを形成する、いわゆる選択酸化により、膜厚５５０ｎｍの酸化シリコンのフィールド酸化膜１２を素子分離領域に形成する。その後、酸化防止膜を温度１８０℃に加熱したリン酸で除去する。
【００３０】
つぎに図２に示すように、第１の感光性樹脂２１を回転塗布法により全面に形成し、所定のホトマスクを用いて露光し、現像処理を行い、Ｎ型チャネル層形成領域３１と、識別パターン形成領域３２を開口するように第１の感光性樹脂２１をパターニングする。
【００３１】
つぎに図３に示すように、第１の感光性樹脂２１とフィールド酸化膜１２との整合する半導体基板１１に、リンを加速エネルギー５０ｋｅＶ、注入量３．０×１０^１３ａｔｏｍｓ／ｃｍ^２でイオン注入し、デプレッションＭＯＳトランジスタのＮ型チャネル層２７を形成する。
【００３２】
つぎに図４に示すように、第１の感光性樹脂２１をエッチングマスクにして、エッチング液としてフッ酸を用いて、フィールド酸化膜１２をエッチングする。このエッチングは、時間制御により１０ｎｍ〜３０ｎｍの厚さエッチングして、フィールド酸化膜１２に段差を形成し、識別パターン２３を形成する。
【００３３】
つぎに図５に示すように、第１の感光性樹脂２１を除去する。その後、酸素雰囲気中で温度１０００℃の熱処理を１２分間行い、フィールド酸化膜１２との整合する半導体基板１１に酸化シリコンからなる膜厚２０ｎｍのゲート酸化膜１３を形成する。
【００３４】
その後、反応性ガスとしてモノシランを使用して、ＣＶＤ法により膜厚３５０ｎｍの多結晶シリコン２４を全面に形成する。
【００３５】
つぎに図６に示すように、第２の感光性樹脂２２を回転塗布法によって全面に形成し、ホトマスクを用いて露光し、現像処理を行い、ゲート電極形成領域上と識別パターン２３上とに第２の感光性樹脂２２を形成するようにパターニングする。ここで識別パターン２３上の第２の感光性樹脂２２は、識別パターン２３を充分に覆うよう、回りのフィールド酸化膜１２上にもパターニングする。
【００３６】
その後、第２の感光性樹脂２２をエッチングマスクに、エッチングガスとして六フッ化イオウを使用してＲＩＥにより、多結晶シリコン２４をエッチングし、ゲート電極１４と、バッファ多結晶シリコン２５とを形成し、フッ酸によりゲート酸化膜１３をパターニングする。
【００３７】
つぎに図７に示すように、第２の感光性樹脂２２を除去する。その後、ゲート電極１４とフィールド酸化膜１２との整合する半導体基板１１に砒素を加速エネルギー６０ｋｅＶ、注入量３．０×１０^１５ａｔｏｍｓ／ｃｍ^２でイオン注入し、トランジスタのソースドレインとなる高濃度拡散領域１５を形成する。
【００３８】
つぎに図８に示すように、反応性ガスとしてモノシランとホスフィンとジボランと酸素と窒素とを使用するＣＶＤ法により、膜厚７００ｎｍのリンとボロンとを含んだ酸化シリコンの層間絶縁膜１６を形成する。
【００３９】
その後、窒素雰囲気中で温度９００℃の熱処理を３０分行い層間絶縁膜１６を流動化させる、いわゆるリフローを行い、層間絶縁膜１６の表面を平坦化させると同時に、イオン注入により形成した、高濃度拡散領域１５の不純物を活性化する。
【００４０】
その後、膜厚１．１μｍの感光性樹脂（図示せず）を全面に形成し、所定のホトマスクを用いて露光し現像し感光性樹脂を接続穴形成領域のみを開口するようにパターニングする。その後、感光性樹脂をエッチングマスクとして、エッチングガスとして三フッ化メタンを使用してＲＩＥにより、層間絶縁膜１６をエッチングし、感光性樹脂を除去し、開口径０．８μｍの接続穴１７を形成する。
【００４１】
つぎに図９に示すように、スパッタリング法により膜厚１μｍのアルミニウムからなる配線１８を全面に形成し、膜厚１．６μｍの感光性樹脂（図示せず）を回転塗布法により全面に形成し、所定のホトマスクを用いて露光し、現像処理を行い、感光性樹脂を配線１８の形成領域に形成するようにパターニングする。
【００４２】
その後、感光性樹脂をエッチングマスクとして、エッチングガスとして三塩化ボロンと三塩化メタンとを用いて、ＲＩＥにより配線１８をパターニングし、配線１８と高濃度拡散領域１５、および配線１８とゲート電極１４とを接続する。その後、感光性樹脂を除去する。
【００４３】
ＲＯＭと識別パターン２３を図１０の平面図に示す。図９に示した断面図は、図１０の一点鎖線部分の断面を示している。図１０に示すように、フィールド酸化膜１２に形成した識別パターン２３をシリコン酸化膜と屈折率の違うバッファ多結晶シリコン２５で大きく覆うため、図９に示すように、光３４の干渉色が識別パターン２３の膜厚と、フィールド酸化膜１２の膜厚との差だけで決まる。
【００４４】
このため、従来技術のように層間絶縁膜１６も含めた膜厚の干渉色より、干渉色の差が生ずる相対的な膜厚差は大きくなり、干渉色の差がはっきりする。また干渉色の差が出る識別パターン２３、またはフィールド酸化膜１２の膜厚は、従来技術のように層間絶縁膜１６を含めた膜厚にまで厚くならず、干渉色の出にくい膜厚まで厚くならない。
【００４５】
このため、干渉色もでやすくなるので、従来技術より識別パターン２３の識別がしやすくなる。また、識別パターン２３の形成のためのフィールド酸化膜１２のエッチングも１０ｎｍ〜３０ｎｍと少しのエッチングで済み、フィールド酸化膜１２の分離性も従来より向上する。
【００４６】
つぎに第１の実施形態と同等な効果が得られる他の実施形態を説明する。以下図１１から図１７を用いて、本発明を実施するための最良の第２の実施形態における半導体装置の製造方法を説明する。図１１から図１７は、本発明の第２の実施形態における半導体装置の製造方法を工程順に示す断面図で、図１８は、本発明の第２の実施形態における半導体装置を示す平面図である。
【００４７】
まず図１１に示すように、第１の実施形態と同様にＰ型の半導体基板１１上の素子分離領域にフィールド酸化膜１２を形成し、半導体基板１１上にＮ型チャネル層２７と、フィールド酸化膜１２上に識別パターン２３とを形成する。
【００４８】
つぎに図１２に示すように、酸素雰囲気中で温度１０００℃の熱処理を１２分間行い、フィールド酸化膜１２との整合する半導体基板１１に酸化シリコンからなる膜厚２０ｎｍの犠牲酸化膜２６を形成する。この犠牲酸化膜２６は、その後に形成するバッファシリコン窒化膜２８のエッチング時に半導体基板１１表面に結晶欠陥などのダメージを与えないように形成しておく。
【００４９】
その後、反応性ガスとしてジクロルシランとアンモニアとを使用するＣＶＤ法により膜厚１５０ｎｍのバッファシリコン窒化膜２８を全面に形成する。
【００５０】
次に、感光性樹脂（図示せず）を回転塗布法により全面に形成し、ホトマスクを用いて露光し、現像処理を行い、識別パターン２３上に感光性樹脂を形成するようにパターニングする。このとき識別パターン２３上の感光性樹脂は、識別パターン２３を充分に覆うよう、回りのフィールド酸化膜１２上にもパターニングする。
【００５１】
その後、感光性樹脂をエッチングマスクに用いて、エッチングガスとしてフッ化炭素を使用してＲＩＥにより、バッファシリコン窒化膜２８をパターニングする。その後、感光性樹脂を除去する。その状態を図１３に示す。
【００５２】
ここで半導体基板１１は、フィールド酸化膜１２、または犠牲酸化膜２６で覆われているので、エッチング時のダメージは、半導体基板１１には発生しない。
【００５３】
つぎに図１４に示すように、エッチング液としてフッ酸を使用して犠牲酸化膜２６を除去する。
【００５４】
つぎに図１５に示すように、酸素雰囲気中で温度１０００℃の熱処理を１２分間行い、フィールド酸化膜１２との整合する半導体基板１１に酸化シリコンからなる膜厚２０ｎｍのゲート酸化膜１３を形成する。
【００５５】
その後、反応性ガスとしてモノシランを使用するＣＶＤ法により膜厚が３５０ｎｍの多結晶シリコン２４を全面に形成する。
【００５６】
つぎに図１６に示すように、第２の感光性樹脂２２を回転塗布法により全面に形成し、ホトマスクを用いて露光し、現像処理を行い、ゲート電極形成領域上に第２の感光性樹脂２２を形成するようにパターニングする。
【００５７】
その後、第２の感光性樹脂２２をエッチングマスクに、エッチングガスとして六フッ化イオウを使用してＲＩＥにより、多結晶シリコン２４をエッチングし、ゲート電極１４を形成する。その後、エッチング液としてフッ酸を用いてゲート酸化膜１３をパターニングする。
【００５８】
つぎに図１７に示すように、第１の実施形態と同様に第２の感光性樹脂２２を除去し、高濃度拡散領域１５と、層間絶縁膜１６とを形成し、層間絶縁膜１６をエッチングし、接続穴１７を形成し、配線１８を形成して、配線１８と高濃度拡散領域１５、および配線１８とゲート電極１４とを接続する。
【００５９】
ＲＯＭと識別パターン２３部分の平面図を図１８に示す。図１７に示した断面図は図１８の一点鎖線部分の断面を示している。先の第１の実施形態と同様に図１８に示すように、フィールド酸化膜１２に形成した識別パターン２３をシリコン酸化膜と屈折率の違うバッファシリコン窒化膜２８で大きく覆うため、図１７に示すように、光３４の干渉色が識別パターン２３の膜厚と、フィールド酸化膜１２の膜厚との差だけで決まる。
【００６０】
このため、従来技術のように層間絶縁膜１６も含めた膜厚で干渉色より、干渉色の差が生ずる相対的な膜厚差は大きくなり干渉色の差がはっきりする。また干渉色の差が出る識別パターン２３、またはフィールド酸化膜１２の膜厚は、従来技術のように層間絶縁膜１６を含めた膜厚にまで厚くならず、干渉色の出にくい膜厚まで厚くならない。
【００６１】
このため干渉色もでやすくなるので、従来技術より識別パターン２３の識別がしやすくなる。さらに識別パターン２３の形成のためのフィールド酸化膜１２のエッチングも１０ｎｍ〜３０ｎｍと少しのエッチングで済み、フィールド酸化膜１２の分離性も従来より向上する。
【００６２】
さらにまた本発明の第１と第２の実施形態では、Ｎ型チャネルのＭＯＳトランジスタについて説明したが、Ｐ型チャネルのＭＯＳトランジスタでＲＯＭを形成する場合も、以上で説明した実施形態と同等の効果が得られる。
【００６３】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の構造と半導体装置の製造方法では、識別パターンの認識が従来より向上し、フィールド酸化膜の素子分離性も向上する。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体装置の平面図である。
【図１１】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１６】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１７】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１８】本発明の実施形態における半導体装置の平面図である。
【図１９】従来技術における半導体装置の製造方法を示す断面図である。
【図２０】従来技術における半導体装置の製造方法を示す断面図である。
【図２１】従来技術における半導体装置の製造方法を示す断面図である。
【図２２】従来技術における半導体装置の製造方法を示す断面図である。
【図２３】従来技術における半導体装置の製造方法を示す断面図である。
【図２４】従来技術における半導体装置の製造方法を示す断面図である。
【図２５】従来技術における半導体装置の製造方法を示す断面図である。
【図２６】従来技術における半導体装置の平面図である。
【符号の説明】
１２フィールド酸化膜
１４ゲート電極
２３識別パターン
２４多結晶シリコン
２６犠牲酸化膜
３２識別パターン形成領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device and its, in particular a method for manufacturing a structure and a semiconductor device including an identification pattern in ROM so-called read-only memory.
[0002]
[Prior art]
A conventional method for manufacturing a semiconductor device having a read-only memory identification pattern will be described with reference to cross-sectional views of FIGS. 19 to 25 and a plan view of the semiconductor device of FIG.
[0003]
First, as shown in FIG. 19, a field oxide film 12 having a thickness of 550 nm is formed in an element isolation region on the semiconductor substrate 11.
[0004]
Next, as shown in FIG. 20, the first photosensitive resin 21 is formed by photolithography so as to open the N-type channel layer formation region 31 and the identification pattern formation region 32 on the field oxide film 12. .
[0005]
Next, as shown in FIG. 21, phosphorus is ion-implanted into the semiconductor substrate 11 in which the first photosensitive resin 21 and the field oxide film 12 are aligned, and an N-type channel layer is formed in a region that becomes a channel portion of the depletion MOS transistor. 27 is formed.
[0006]
Next, as shown in FIG. 22, the identification pattern 23 is formed by etching the field oxide film 12 using the first photosensitive resin 21 as an etching mask and using hydrofluoric acid as an etchant. Since this identification pattern 23 is formed to identify the contents of the ROM after the semiconductor device is formed, the field oxide film 12 is etched by 50 nm or more so that this pattern can be identified until the final process.
[0007]
However, the N-type channel layer formation region 31 not only opens the semiconductor substrate 11 with which the field oxide film 12 is aligned, but also has a field opening 29 partially on the field oxide film 12. Therefore, the field oxide film 12 in the field opening 29 is also etched.
[0008]
Next, as shown in FIG. 23, the first photosensitive resin 21 is removed. Thereafter, a gate oxide film 13 made of silicon oxide is formed on the semiconductor substrate 11 with which the field oxide film 12 is aligned by thermal oxidation. Thereafter, the gate electrode 14 made of polycrystalline silicon is formed by chemical vapor deposition (hereinafter referred to as CVD). Thereafter, the gate electrode 14 and the gate oxide film 13 are patterned by a photoetching process.
[0009]
Next, as shown in FIG. 24, impurities are introduced into the semiconductor substrate 11 where the gate electrode 14 and the field oxide film 12 are aligned by ion implantation to form a high-concentration diffusion region 15 that becomes the source and drain of the transistor.
[0010]
Next, as shown in FIG. 25, an interlayer insulating film 16 made of silicon oxide containing phosphorus and boron is formed by CVD. Thereafter, heat treatment is performed in a nitrogen atmosphere to fluidize the interlayer insulating film 16, so-called reflow is performed to flatten the surface of the interlayer insulating film 16, and at the same time, impurities in the high concentration diffusion region 15 formed by ion implantation are removed. Activate.
[0011]
Thereafter, a connection hole 17 is formed in the interlayer insulating film 16 by a photoetching process. Thereafter, a wiring 18 made of aluminum is formed on the entire surface, and the aluminum is patterned by a photoetching process.
[0012]
[Problems to be solved by the invention]
The problem of the prior art will be described with reference to FIGS. 25 and 26. FIG. FIG. 26 is a plan view showing a conventional semiconductor device, and a cross-sectional view taken along the alternate long and short dash line is a cross-sectional view of FIG. The identification pattern 23 formed on the field oxide film 12 is composed of symbols, letters, and numbers, and is formed so as to identify the contents of the ROM with these patterns.
[0013]
Identification pattern 23 formed on the field oxide film 12, the film thickness of the silicon oxide film on the semiconductor substrate 11 is different from the field oxide film 12 area. For this reason, the identification pattern 23 can be identified from the difference in the interference color of the light 34 due to this film thickness difference.
[0014]
In order to clarify this identification, in the etching process for forming the identification pattern 23, the field oxide film 12 needs to be sufficiently etched. The reason for this identification is the difference in the interference color of the light 34 as described above. Since field oxide film 12 and interlayer insulating film 16 are the same silicon oxide film and have the same refractive index, the difference in interference color of light 34 is caused by identification pattern 23 and interlayer insulating film 16, and field oxide film 12 and interlayer insulating film. It is determined by the film thickness difference from 16.
[0015]
Further, as shown in FIG. 26, the ROM has a gate electrode 14 perpendicular to the element region 30 between the field oxide films 12, and the element region 30 and the gate electrode 14 have a lattice structure. The N-type channel layer 27 of the depletion MOS transistor is formed in a region where the gate electrode 14 and the element region 30 intersect. The N-type channel layer 27 is formed in a region where these gate electrode 14 and the element region 30 intersect. Depending on whether or not, various ROMs can be formed.
[0016]
However, the first photosensitive resin opening region 33 for forming the N-type channel layer 27 is not only a region where the gate electrode 14 and the element region 30 intersect but also a misalignment of the photolithography process, Since the periphery also needs to be opened, the field oxide film 12 region is also opened.
[0017]
Therefore, if the field oxide film 12 is sufficiently etched to ensure the identification pattern 23, the field oxide film 12 around the N-type channel layer 27 becomes light. As a result, the threshold voltage of the parasitic MOS transistor in the field opening 29 is lowered, causing electrical leakage, and malfunctioning during the ROM read operation.
[0018]
That is, if the field oxide film 12 is sufficiently etched to ensure the identification pattern 23, the separability of the field oxide film 12 is deteriorated. On the other hand, if the field oxide film 12 is not sufficiently etched, the identification pattern 23 is difficult to identify.
[0019]
An object of the present invention relates to a semiconductor device structure and a semiconductor device manufacturing method capable of solving the above-described problems, clarifying the identification pattern 23, and improving the separability of the field oxide film 12.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, a method for forming a semiconductor device of the present invention employs the following steps.
[0021]
The method of manufacturing a semiconductor device according to the present invention includes a step of forming a field oxide film in an element isolation region on a semiconductor substrate and a photosensitivity in which an N-type channel layer formation region and an identification pattern formation region are opened by a photolithography process. The step of forming the resin, the step of forming the N-type channel layer that becomes the channel region of the depletion MOS transistor on the semiconductor substrate where the field oxide film and the photosensitive resin are aligned, and the etching step are performed to align the photosensitive resin. Thinning the field oxide film, forming an identification pattern on the field oxide film, removing the photosensitive resin, forming a gate oxide film on the semiconductor substrate that matches the field oxide film, and polycrystalline on the entire surface Forming the gate electrode by the process of forming silicon and photoetching, and identifying at the same time as forming the gate electrode Forming a buffer polycrystalline silicon so as to largely cover the upper part of the turn forming region; forming a high-concentration diffusion region on the semiconductor substrate where the gate electrode and the field oxide film are aligned; and forming an interlayer insulating film on the entire surface A step of performing a heat treatment to activate impurities in the high concentration diffusion region, a step of forming a connection hole in the interlayer insulating film by a photo-etching treatment, and a step of forming a wiring.
[0022]
The method of manufacturing a semiconductor device according to the present invention includes a step of forming a field oxide film in an element isolation region on a semiconductor substrate and a photosensitivity in which an N-type channel layer formation region and an identification pattern formation region are opened by a photolithography process. The step of forming the resin, the step of forming the N-type channel layer that becomes the channel region of the depletion MOS transistor on the semiconductor substrate where the field oxide film and the photosensitive resin are aligned, and the etching step are performed to align the photosensitive resin. Thinning the field oxide film, forming an identification pattern on the field oxide film, removing the photosensitive resin, forming a sacrificial oxide film on the semiconductor substrate that matches the field oxide film, and buffer silicon over the entire surface Cover the upper part of the identification pattern formation region by the nitride film forming process and photoetching process. Forming a buffer silicon nitride film and removing the sacrificial oxide film; forming a gate oxide film on a semiconductor substrate having a matching field oxide film; forming a polycrystalline silicon over the entire surface; and a photoetching process. A step of forming a gate electrode, a step of forming a high concentration diffusion region in a semiconductor substrate where the gate electrode and the field oxide film are aligned, a step of forming an interlayer insulating film on the entire surface, a heat treatment, and a high concentration The method includes a step of activating impurities in the diffusion region, a step of forming a connection hole in the interlayer insulating film by a photoetching process, and a step of forming a wiring.
[0023]
In the semiconductor device manufacturing method of the present invention, the identification pattern formed on the field oxide film is largely covered with polycrystalline silicon or silicon nitride film having a refractive index different from that of the silicon oxide film. For this reason, the difference in interference color between the identification pattern and the field oxide film is determined only by the difference between the thickness of the identification pattern and the thickness of the field oxide film.
[0024]
As a result, the interference color at the film thickness, including the interlayer insulating film as in the prior art is not determined, when comparing the prior art and the present invention, the relative film thickness is cause for the difference in interference color The difference becomes larger than that of the prior art, and the difference in interference color becomes clear.
[0025]
Further, in the case of a film thickness including an interlayer insulating film as in the prior art, when the film thickness is thick, interference colors are difficult to appear and are difficult to see. In the present invention, even if etching of the field oxide film of the identification pattern is reduced, the relative difference in thickness of the silicon oxide film that causes a difference in interference color compared to the prior art can be afforded. Is clearer than before. Therefore, the etching of the field oxide film for forming the identification pattern is less than in the prior art, and the separability of the field oxide film is improved.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the best embodiment of the method for manufacturing a semiconductor device of the present invention will be described. First, a method for manufacturing a semiconductor device according to the first embodiment for carrying out the present invention will be described with reference to FIGS. 1 to 9 are cross-sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of steps, and FIG. 10 is a plan view showing the semiconductor device according to the first embodiment of the present invention.
[0027]
First, as shown in FIG. 1, silicon nitride (not shown) having a thickness of 150 nm is formed on the entire surface of a P-type semiconductor substrate 11 by a CVD method. Thereafter, a photosensitive resin (not shown) is formed on the entire surface by a spin coating method, exposed using a predetermined photomask, developed, and patterned to form a photosensitive resin on the element region.
[0028]
Thereafter, using this photosensitive resin as an etching mask, using tetrafluorocarbon as an etching gas, and patterning silicon nitride in the element region by a reactive ion etching method (hereinafter referred to as RIE), an antioxidant film (not shown) Z). Thereafter, the photosensitive resin is removed.
[0029]
Thereafter, a heat treatment at a temperature of 1000 ° C. is performed for 105 minutes in an oxygen atmosphere to which water vapor is added to the semiconductor substrate 11 with which the antioxidant film is matched, thereby forming silicon oxide, so-called selective oxidation. An oxide film 12 is formed in the element isolation region. Thereafter, the antioxidant film is removed with phosphoric acid heated to a temperature of 180 ° C.
[0030]
Next, as shown in FIG. 2, a first photosensitive resin 21 is formed on the entire surface by spin coating, exposed using a predetermined photomask, developed, and identified from the N-type channel layer forming region 31. The first photosensitive resin 21 is patterned so as to open the pattern formation region 32.
[0031]
Next, as shown in FIG. 3, phosphorus is ionized at an acceleration energy of 50 keV and an implantation amount of 3.0 × 10 ¹³ atoms / cm ² into the semiconductor substrate 11 in which the first photosensitive resin 21 and the field oxide film 12 are aligned. Implantation is performed to form an N-type channel layer 27 of a depletion MOS transistor.
[0032]
Next, as shown in FIG. 4, the field oxide film 12 is etched using the first photosensitive resin 21 as an etching mask and using hydrofluoric acid as an etchant. In this etching, a thickness of 10 nm to 30 nm is etched by time control, a step is formed in the field oxide film 12, and an identification pattern 23 is formed.
[0033]
Next, as shown in FIG. 5, the first photosensitive resin 21 is removed. Thereafter, a heat treatment at a temperature of 1000 ° C. is performed in an oxygen atmosphere for 12 minutes to form a gate oxide film 13 made of silicon oxide and having a thickness of 20 nm on the semiconductor substrate 11 aligned with the field oxide film 12.
[0034]
Thereafter, using a monosilane as a reactive gas, a polycrystalline silicon 24 having a thickness of 350 nm is formed on the entire surface by a CVD method.
[0035]
Next, as shown in FIG. 6, a second photosensitive resin 22 is formed on the entire surface by a spin coating method, exposed using a photomask, developed, and formed on the gate electrode formation region and the identification pattern 23. Patterning is performed to form the second photosensitive resin 22. Here, the second photosensitive resin 22 on the identification pattern 23 is also patterned on the surrounding field oxide film 12 so as to sufficiently cover the identification pattern 23.
[0036]
Thereafter, the polycrystalline silicon 24 is etched by RIE using sulfur hexafluoride as an etching gas with the second photosensitive resin 22 as an etching mask, and the gate electrode 14 and the buffer polycrystalline silicon 25 are formed. The gate oxide film 13 is patterned with hydrofluoric acid.
[0037]
Next, as shown in FIG. 7, the second photosensitive resin 22 is removed. After that, arsenic is ion-implanted into the semiconductor substrate 11 where the gate electrode 14 and the field oxide film 12 are aligned at an acceleration energy of 60 keV and an implantation amount of 3.0 × 10 ¹⁵ atoms / cm ² , and high-concentration diffusion that becomes the source and drain of the transistor Region 15 is formed.
[0038]
Next, as shown in FIG. 8, an interlayer insulating film 16 of silicon oxide containing phosphorus and boron having a thickness of 700 nm is formed by CVD using monosilane, phosphine, diborane, oxygen and nitrogen as reactive gases. To do.
[0039]
Thereafter, heat treatment at a temperature of 900 ° C. in a nitrogen atmosphere is performed for 30 minutes to fluidize the interlayer insulating film 16, so-called reflow is performed to flatten the surface of the interlayer insulating film 16 and at the same time, a high concentration formed by ion implantation. The impurities in the diffusion region 15 are activated.
[0040]
Thereafter, a photosensitive resin (not shown) having a film thickness of 1.1 μm is formed on the entire surface, exposed and developed using a predetermined photomask, and patterned so that only the connection hole forming region is opened. Thereafter, the interlayer insulating film 16 is etched by RIE using trifluorofluoride as an etching gas with the photosensitive resin as an etching mask, and the photosensitive resin is removed to form a connection hole 17 having an opening diameter of 0.8 μm. To do.
[0041]
Next, as shown in FIG. 9, a wiring 18 made of aluminum having a thickness of 1 μm is formed on the entire surface by sputtering, and a photosensitive resin (not shown) having a thickness of 1.6 μm is formed on the entire surface by spin coating. Then, exposure is performed using a predetermined photomask, development processing is performed, and patterning is performed so that a photosensitive resin is formed in a region where the wiring 18 is formed.
[0042]
Thereafter, the wiring 18 is patterned by RIE using boron trichloride and methane trichloride as etching gases using a photosensitive resin as an etching mask, and the wiring 18 and the high-concentration diffusion region 15 and the wiring 18 and the gate electrode 14 are patterned. Connect. Thereafter, the photosensitive resin is removed.
[0043]
The ROM and the identification pattern 23 are shown in the plan view of FIG. The cross-sectional view shown in FIG. 9 shows a cross section of the dashed-dotted line portion in FIG. As shown in FIG. 10, since the identification pattern 23 formed in the field oxide film 12 is largely covered with the buffer polycrystalline silicon 25 having a refractive index different from that of the silicon oxide film, the interference color of the light 34 is identified as shown in FIG. It is determined only by the difference between the film thickness of the pattern 23 and the film thickness of the field oxide film 12.
[0044]
For this reason, the relative film thickness difference in which the interference color difference occurs is larger than the interference color of the film thickness including the interlayer insulating film 16 as in the prior art, and the interference color difference becomes clear. In addition, the thickness of the identification pattern 23 or the field oxide film 12 that produces a difference in interference color does not increase to a thickness that includes the interlayer insulating film 16 as in the prior art, but increases to a thickness that does not easily generate an interference color. Don't be.
[0045]
For this reason, the interference color is also easily generated, so that the identification pattern 23 can be identified more easily than in the prior art. In addition, the field oxide film 12 for forming the identification pattern 23 can be etched by a small amount of 10 nm to 30 nm, and the separation property of the field oxide film 12 is improved as compared with the prior art.
[0046]
Next, another embodiment capable of obtaining the same effect as that of the first embodiment will be described. A method for manufacturing a semiconductor device according to the second embodiment for carrying out the present invention will be described below with reference to FIGS. 11 to 17 are cross-sectional views showing a method of manufacturing a semiconductor device according to the second embodiment of the present invention in the order of steps, and FIG. 18 is a plan view showing the semiconductor device according to the second embodiment of the present invention. .
[0047]
First, as shown in FIG. 11, a field oxide film 12 is formed in an element isolation region on a P-type semiconductor substrate 11 as in the first embodiment, and an N-type channel layer 27 and a field oxide film are formed on the semiconductor substrate 11. An identification pattern 23 is formed on the film 12.
[0048]
Next, as shown in FIG. 12, a heat treatment at a temperature of 1000 ° C. is performed in an oxygen atmosphere for 12 minutes to form a 20 nm-thick sacrificial oxide film 26 made of silicon oxide on the semiconductor substrate 11 aligned with the field oxide film 12. . The sacrificial oxide film 26 is formed so as not to damage the surface of the semiconductor substrate 11 such as crystal defects during etching of the buffer silicon nitride film 28 to be formed thereafter.
[0049]
Thereafter, a buffer silicon nitride film 28 having a thickness of 150 nm is formed on the entire surface by a CVD method using dichlorosilane and ammonia as reactive gases.
[0050]
In the following, it is formed on the entire surface sensitive photosensitive resin (not shown) by a spin coating method, and exposed using a photomask, followed by development, patterned so as to form a photosensitive resin on the identification pattern 23. At this time, the photosensitive resin on the identification pattern 23 is also patterned on the surrounding field oxide film 12 so as to sufficiently cover the identification pattern 23.
[0051]
Thereafter, the buffer silicon nitride film 28 is patterned by RIE using a photosensitive resin as an etching mask and using carbon fluoride as an etching gas. After that, removing the photosensitive resin. The state is shown in FIG.
[0052]
Here, since the semiconductor substrate 11 is covered with the field oxide film 12 or the sacrificial oxide film 26, damage during etching does not occur in the semiconductor substrate 11.
[0053]
Next, as shown in FIG. 14, the sacrificial oxide film 26 is removed using hydrofluoric acid as an etchant.
[0054]
Next, as shown in FIG. 15, a heat treatment at a temperature of 1000 ° C. is performed for 12 minutes in an oxygen atmosphere to form a gate oxide film 13 made of silicon oxide and having a thickness of 20 nm on the semiconductor substrate 11 aligned with the field oxide film 12. .
[0055]
Thereafter, polycrystalline silicon 24 having a thickness of 350 nm is formed on the entire surface by a CVD method using monosilane as a reactive gas.
[0056]
Next, as shown in FIG. 16, the second photosensitive resin 22 is formed on the entire surface by a spin coating method, exposed using a photomask, developed, and the second photosensitive resin 22 is formed on the gate electrode formation region. Pattern to form 22.
[0057]
Thereafter, the polycrystalline silicon 24 is etched by RIE using the second photosensitive resin 22 as an etching mask and using sulfur hexafluoride as an etching gas to form the gate electrode 14. Thereafter, the gate oxide film 13 is patterned using hydrofluoric acid as an etchant.
[0058]
Next, as shown in FIG. 17, the second photosensitive resin 22 is removed in the same manner as in the first embodiment, a high concentration diffusion region 15 and an interlayer insulating film 16 are formed, and the interlayer insulating film 16 is etched. Then, the connection hole 17 is formed, the wiring 18 is formed, and the wiring 18 and the high concentration diffusion region 15 and the wiring 18 and the gate electrode 14 are connected.
[0059]
A plan view of the ROM and the identification pattern 23 is shown in FIG. The cross-sectional view shown in FIG. 17 shows the cross section of the dashed-dotted line portion in FIG. As in the first embodiment, as shown in FIG. 18, the identification pattern 23 formed in the field oxide film 12 is largely covered with a buffer silicon nitride film 28 having a refractive index different from that of the silicon oxide film. Thus, the interference color of the light 34 is determined only by the difference between the film thickness of the identification pattern 23 and the film thickness of the field oxide film 12.
[0060]
For this reason, the relative film thickness difference in which the interference color difference is larger than the interference color in the film thickness including the interlayer insulating film 16 as in the prior art becomes larger and the interference color difference becomes clear. In addition, the thickness of the identification pattern 23 or the field oxide film 12 that produces a difference in interference color does not increase to a thickness that includes the interlayer insulating film 16 as in the prior art, but increases to a thickness that does not easily generate an interference color. Don't be.
[0061]
For this reason, since the interference color is also easy to identify, it is easier to identify the identification pattern 23 than in the prior art. Further, the etching of the field oxide film 12 for forming the identification pattern 23 may be as little as 10 nm to 30 nm, and the separability of the field oxide film 12 is improved as compared with the prior art.
[0062]
Furthermore, in the first and second embodiments of the present invention, the N-type channel MOS transistor has been described. However, when the ROM is formed by the P-type channel MOS transistor, the same effects as those of the above-described embodiment are provided. Is obtained.
[0063]
【The invention's effect】
As is clear from the above description, in the structure of the semiconductor device and the method for manufacturing the semiconductor device of the present invention, recognition of the identification pattern is improved as compared with the prior art, and element isolation of the field oxide film is also improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 10 is a plan view of a semiconductor device according to an embodiment of the present invention.
FIG. 11 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 12 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 13 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 14 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
FIG. 15 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention.
16 is a cross-sectional view showing a method for manufacturing a semiconductor device in an embodiment of the present invention. FIG.
FIG. 17 is a cross-sectional view showing the method of manufacturing a semiconductor device in the embodiment of the present invention.
FIG. 18 is a plan view of a semiconductor device according to an embodiment of the present invention.
FIG. 19 is a cross-sectional view showing a method for manufacturing a semiconductor device in the prior art.
FIG. 20 is a cross-sectional view showing a method of manufacturing a semiconductor device in the prior art.
FIG. 21 is a cross-sectional view showing a method for manufacturing a semiconductor device in the prior art.
FIG. 22 is a cross-sectional view showing a method of manufacturing a semiconductor device in the prior art.
FIG. 23 is a cross-sectional view showing a method of manufacturing a semiconductor device in the prior art.
FIG. 24 is a cross-sectional view showing a method of manufacturing a semiconductor device in the prior art.
FIG. 25 is a cross-sectional view showing a method of manufacturing a semiconductor device in the prior art.
FIG. 26 is a plan view of a conventional semiconductor device.
[Explanation of symbols]
12 Field oxide film 14 Gate electrode 23 Identification pattern 24 Polycrystalline silicon 26 Sacrificial oxide film 32 Identification pattern formation region

Claims

The identification pattern composed of stage difference in the field oxide film on a semiconductor substrate provided in covered semiconductor device thereon with an interlayer insulating film,
A film having a refractive index different from that of the field oxide film is provided between the field oxide film and the interlayer insulating film so as to sufficiently cover the identification pattern, and a difference in refractive index between the field oxide film and the film is determined. , said field oxide film is a silicon oxide wherein the film is phosphorus, beyond the differences in refractive index in the case where silicon oxide including boron, the field oxide film is a silicon oxide wherein the film is polycrystalline silicon or A semiconductor device having a degree corresponding to a difference in refractive index in the case of a silicon nitride film.

The semiconductor device according to claim 1, wherein the identification pattern is an identification pattern of a read-only memory.

3. The semiconductor device according to claim 1, wherein the film having a refractive index different from that of the field oxide film is polycrystalline silicon or a silicon nitride film.

Forming a field oxide film in an element isolation region on a semiconductor substrate;
Forming a photosensitive resin by opening a channel layer forming region of the semiconductor substrate and an identification pattern forming region of the field oxide film by a photolithography process;
The channel layer region is formed by ion-implanting an impurity having a conductivity type opposite to that of the semiconductor substrate into the semiconductor substrate in the opening of the photosensitive resin, and the field oxide film in the opening of the photosensitive resin is etched. Forming the identification pattern and removing the photosensitive resin;
Forming a gate oxide film on the semiconductor substrate;
Forming polycrystalline silicon on the entire surface of the semiconductor substrate;
Forming a gate electrode by a photo-etching process of the polycrystalline silicon;
Forming a high concentration diffusion region in the semiconductor substrate in which the gate electrode and the field oxide film are aligned;
Forming an interlayer insulating film on the entire surface of the semiconductor substrate;
Forming a connection hole in the interlayer insulating film by a photo-etching process;
In a manufacturing method of a semiconductor device having a step of forming a wiring,
A method of manufacturing a semiconductor device, wherein the polycrystalline silicon is left on the identification pattern to form buffer polycrystalline silicon in the step of forming a gate electrode by a photoetching process of the polycrystalline silicon.

Forming a field oxide film in an element isolation region on a semiconductor substrate;
Forming a photosensitive resin in which a channel layer forming region of the semiconductor substrate and an identification pattern forming region of the field oxide film are opened by a photolithography process;
The channel layer region is formed by ion-implanting an impurity having a conductivity type opposite to that of the semiconductor substrate into the semiconductor substrate in the opening of the photosensitive resin, and the field oxide film in the opening of the photosensitive resin is etched. Forming the identification pattern and removing the photosensitive resin;
Forming a gate oxide film on the semiconductor substrate;
Forming polycrystalline silicon on the entire surface of the semiconductor substrate;
Forming a gate electrode by a photo-etching process of the polycrystalline silicon;
Forming a high concentration diffusion region in the semiconductor substrate in which the gate electrode and the field oxide film are aligned;
Forming an interlayer insulating film on the entire surface of the semiconductor substrate;
Forming a connection hole in the interlayer insulating film by a photo-etching process;
In a manufacturing method of a semiconductor device having a step of forming a wiring,
The channel layer region is formed by ion-implanting an impurity having a conductivity type opposite to that of the semiconductor substrate into the semiconductor substrate in the opening of the photosensitive resin, and the field oxide film in the opening of the photosensitive resin is etched. A sacrificial oxide film is formed on the semiconductor substrate between the step of forming the identification pattern and removing the photosensitive resin and the step of forming a gate oxide film on the semiconductor substrate. A method of manufacturing a semiconductor device, comprising: forming a silicon nitride film over the entire surface, and forming a buffer silicon nitride film by leaving the silicon nitride film on the identification pattern by a photoetching process.