JP3621667B2

JP3621667B2 - Semiconductor device and mounting method thereof

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Publication number: JP3621667B2
Application number: JP2001283974A
Authority: JP
Inventors: 昇太郎小野; 紀夫安原; 雄介川口; 信一帆玉; 明夫中川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-18
Filing date: 2001-09-18
Publication date: 2005-02-16
Anticipated expiration: 2021-09-18
Also published as: JP2003092402A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその実装方法に関し、特に高周波動作を行う同期整流用の半導体装置に関する。
【０００２】
【従来の技術】
従来、コンピュータ等に使用される電源には、同期整流方式のＤＣ−ＤＣコンバータが多用されている。ＤＣ−ＤＣコンバータは、その高効率化のために低オン抵抗特性が重要視されており、ＤＣ−ＤＣコンバータを構成するＭＯＳトランジスタには、トレンチゲート型が広く使用されてきた。
【０００３】
ところが近年の高周波化に伴い、ＤＣ−ＤＣコンバータには低オン抵抗化と同時にスイッチング損失の低減が求められてきている。従って、ＭＯＳトランジスタにおいても低抵抗化及び低容量化が重要となっている。この観点においてトレンチゲート型のＭＯＳトランジスタは、薄いゲート絶縁膜が直接ドレイン層と接する構造を有するが故に、ゲート・ドレイン間の寄生容量が大きく、好ましいものではない。
【０００４】
そこで、トレンチゲート型に代わってオフセットゲート型のＭＯＳトランジスタが用いられ始めている。従来のオフセットゲート型ＭＯＳトランジスタの構造について、図６を用いて説明する。図６はＭＯＳトランジスタの断面図である。
【０００５】
図示するように、ｐ^＋型シリコン基板１００上のｐ型エピタキシャル成長層１１０の表面領域内に、ｐ型ベース層１２０が選択的に設けられている。ベース層１２０の表面領域内には、ｎ^＋型ソース層１３０が選択的に設けられ、更にソース層１３０に接するようにしてｐ^＋型コンタクト層１４０が設けられている。また、隣接するベース層１２０間のｐ型エピタキシャル層１１０の表面領域内にはｎ^＋型ドレイン層１５０が設けられ、このｎ^＋型ドレイン層１５０からベース層１２０内に沿って且つソース層１３０と離隔するようにしてｎ型ドレイン層１６０が設けられている。ソース層１３０とｎ型ドレイン層１６０との間のベース層１２０上には、ゲート絶縁膜１７０を介在してゲート電極１８０が設けられ、ゲート電極を絶縁膜１９０が取り囲んでいる。ソース層１３０及びコンタクト層１４０上には互いを電気的に短絡するようにしてソース電極２００が設けられ、ｎ^＋型ドレイン層１５０上にはドレイン電極２１０が設けられている。これらソース電極２００及びドレイン電極２１０を被覆するようにして層間絶縁膜２２０が設けられており、層間絶縁膜２２０上にはコンタクトホール２３０を介してドレイン電極２１０と接続されるドレイン配線層２４０が設けられている。また、ｐ型エピタキシャル層１１０内には、ソース電極２００直下からｐ^＋型シリコン基板に達するｐ^＋型リーチスルー層２５０が設けられ、ソース層１３０がｐ^＋型シリコン基板１００に電気的に接続されている。そして、ｐ^＋型シリコン基板１００裏面上にソース電極２６０が設けられている。
【０００６】
上記のような構成によれば、ｐ^＋型シリコン基板裏面にもソース電極を設けることにより、ＭＯＳトランジスタの寄生容量や寄生インダクタンスを低減できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳトランジスタであると、ドレイン電極２１０及びドレイン配線層２４０とゲート電極１８０とが絶縁膜１９０及び層間絶縁膜２２０を介在して近接する。より具体的には、ゲート電極１８０は、横方向でドレイン電極２１０と隣接し、上方向でドレイン配線層２４０と隣接する。その結果、ＭＯＳトランジスタの帰還容量が増大し、高周波動作時に悪影響を及ぼすという問題があった。
【０００８】
この発明は、上記事情に鑑みてなされたもので、その目的は、ゲート・ドレイン間の寄生容量を低減できる半導体装置及びその実装方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の一態様に係る半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域上に形成された第１、第２ＭＯＳトランジスタと、前記第１半導体領域の主表面上に形成され、前記第１、第２ＭＯＳトランジスタを被覆する層間絶縁膜と、前記層間絶縁膜上に形成されたドレイン電極と、前記第１半導体領域の裏面上に形成され、前記第１半導体領域よりも高不純物濃度の第１導電型の第２半導体領域と、前記第２半導体領域の裏面上に形成されたソース電極とを具備し、
前記第１、第２ＭＯＳトランジスタの各々は、前記第１半導体領域の表面に、互いに離隔するようにして選択的に設けられた第２導電型のソース領域及びドレイン領域と、前記第１半導体領域上に、前記ソース領域及びドレイン領域間に渡って、ゲート絶縁膜を介在して設けられたゲート電極と、前記第１半導体領域の表面内に前記ソース領域と接するように形成され、前記第１半導体領域よりも高不純物濃度の第１導電型の第３半導体領域と、前記第１半導体領域内に、前記第３半導体領域と前記第２半導体領域とを接続するように形成され、前記第１半導体領域よりも高不純物濃度の第４半導体領域と、前記層間絶縁膜内において、前記ドレイン領域上に設けられ、且つ前記ドレイン電極と接続された第１電極と、前記層間絶縁膜内において、前記ソース領域上及び前記第３半導体領域上に設けられ、且つ前記ドレイン電極と電気的に分離された第２電極と、前記層間絶縁膜内において、前記ゲート電極の少なくとも一部及び前記ドレイン電極とオーバーラップするように前記ゲート電極上に設けられ、前記第２電極と同電位、または前記第１、第２電極の間の一定電位を有する第１導電膜とを備え、
前記第１、第２ＭＯＳトランジスタは前記ドレイン領域及び第１電極を共有し、前記ドレイン電極は、前記層間絶縁膜上において、ドレイン領域上から前記第１、第２ＭＯＳトランジスタの前記ソース領域及び前記第３半導体領域上に渡る領域の全面に形成され、前記ゲート電極に与えられる電位は、前記第１半導体領域の表面側から印加され、前記ドレイン領域に与えられる電位は、前記第１半導体領域の表面側から、前記ドレイン電極及び前記第１電極を介して印加され、前記ソース領域に与えられる電位は、前記第１半導体領域の裏面側から、前記ソース電極、前記第２、第４、第３半導体領域、及び前記第２電極を介して印加される。
また、この発明の一態様に係る半導体装置の実装方法は、前記ソース領域を実装基板のソース配線上に接着させることにより、前記半導体装置を実装基板に実装する。
【００１０】
上記のような半導体装置であると、ゲート電極と配線層との間に、絶縁膜及び層間絶縁膜を介在して第１導電膜が設けられている。そしてこの第１導電膜は第２電極と同じ電位、または第１、第２電極の間の一定電位が与えられている。従って、第１導電膜がシールドの役割を果たす結果、ゲート電極と配線層との間の寄生容量が低減され、帰還容量を削減できる。そのため、高速のスイッチング動作時等における半導体装置の動作信頼性を向上できる。
【００１１】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る半導体装置について図１を用いて説明する。図１はオフセットゲート型のＭＯＳトランジスタの断面図である。
【００１３】
図示するように、ｐ^＋型シリコン基板１０上のｐ型エピタキシャル成長層１１の表面領域内に、ｐ型ベース層１２が選択的に設けられている。ベース層１２の表面領域内には、ｎ^＋型ソース層１３が選択的に設けられ、更にソース層１３に接するようにしてｐ^＋型コンタクト層１４が設けられている。また、隣接するベース層１２間のｐ型エピタキシャル層１１の表面領域内にはｎ^＋型ドレイン層１５が設けられ、このｎ^＋型ドレイン層１５からベース層１２内に沿って且つソース層１３と離隔するようにしてｎ型ドレイン層１６が設けられている。ソース層１３とｎ型ドレイン層１６との間のベース層１２上には、ゲート絶縁膜１７を介在してゲート電極１８が設けられ、ゲート電極１８の上面及び側面を絶縁膜１９が取り囲んでいる。ソース層１３及びコンタクト層１４上には互いを電気的に短絡するようにしてソース電極２０が設けられている。このソース電極２０は、ゲート電極１８を被覆する絶縁膜１９の上面及び側面を取り囲むようにして設けられており、ソース電極２０とドレイン層１５、１６との間は絶縁膜２１によって絶縁されている。すなわち、ゲート電極１８の上面及び側面をソース電極２０が取り囲む構造である。絶縁膜２１は、絶縁膜１９の一部であっても良い。そして、ソース電極２０及び絶縁膜２１を被覆するようにして、全面に層間絶縁膜２２が設けられている。更に、層間絶縁膜２２表面から絶縁膜２１を貫通してｎ^＋型ドレイン層１５に達するコンタクトホール２３が開口され、ドレイン電極（ドレイン配線層）２４が、このコンタクトホール２３を埋め込み、且つ層間絶縁膜２２上に延設されている。この層間絶縁膜２２上のドレイン配線層２４は、ゲート電極１８及びソース電極２０上にまで拡がって設けられている（ゲート電極１８、ソース電極２０にオーバーラップしている）。また、ｐ型エピタキシャル層１１内には、ソース電極２０直下からｐ^＋型シリコン基板に達するｐ^＋型リーチスルー層２５が設けられることにより、ソース層１３がｐ^＋型シリコン基板１０に電気的に接続されている。そして、ｐ^＋型シリコン基板１０裏面上にソース電極２６が設けられている。
【００１４】
図示するＭＯＳトランジスタにおいて、ソース・ドレイン間、及びゲートに順方向電圧が印加されると、ソース層１３・ドレイン層１６間のベース層１２表面にチャネルが形成される。すると、ドレイン層１６からチャネルを通ってソース層１３に達する電流は、ソース電極２０、コンタクト層１４、リーチスルー層２５、及びｐ^＋型シリコン基板を通ってソース電極２６へ流れ込む。
【００１５】
上記構成を有するＭＯＳトランジスタであると、ゲート電極１８直上に存在するドレイン配線層２４及びゲート電極１８側部に存在するドレイン配線層２４と、ゲート電極１８との間に、ソース電極２０が介在している。このソース電極２０は、通常接地電位に固定されている。その結果、ソース電極２０がシールドとしての役割を果たすため、ＭＯＳトランジスタのゲート・ドレイン間の寄生容量を低減できる。寄生容量を低減できれば、高速スイッチング等、ＭＯＳトランジスタの高周波動作時における動作信頼性を向上できる。
【００１６】
また、本実施形態に係るＭＯＳトランジスタでは、高不純物濃度のリーチスルー層２５によって、ソース層１３とｐ^＋型シリコン基板１０とを接続している。従って、ＭＯＳトランジスタの低抵抗化を図ることが出来る。更に図１の構成においては、実質的にソース電極として機能するのはソース電極２６である。すると、実装工程は、ソース電極２６の電極面が実装基板上に接するようにして行われる。すなわち、ソース電極２６はソース電位を供給する配線面にワイヤボンディングされるのではなく、ソース電極２６面が直接配線面に接するようにして接着される。従って、ボンディングワイヤによって発生する寄生インダクタンス等の問題を解消できる上に、実装工程を簡略化することが出来る。
【００１７】
なお、本実施形態に係るＭＯＳトランジスタでは、コンタクトホール２３は、ドレイン配線層ともなるドレイン電極２４によって埋め込まれている。しかし、コンタクトホール２３内を金属プラグ等により埋め込むことでドレイン電極２４を形成し、その後、改めてドレイン配線層となる金属配線層を層間絶縁膜２２上に形成しても良い。
【００１８】
次にこの発明の第２の実施形態に係る半導体装置について、図２を用いて説明する。図２はオフセットゲート型のＭＯＳトランジスタの断面図である。なお、ｐ型エピタキシャル成長層１１内の構造は第１の実施形態と同様であるので説明は省略し、ｐ型エピタキシャル成長層１１上の構造についてのみ説明する。
【００１９】
すなわち、ソース層１３とｎ型ドレイン層１６との間のベース層１２上には、ゲート絶縁膜１７を介在してゲート電極１８が設けられ、ゲート電極１８を絶縁膜１９が取り囲んでいる。ソース層１３及びコンタクト層１４上には互いを電気的に短絡するようにしてソース電極２０が設けられている。このソース電極２０は、絶縁膜１９を介在してゲート電極１８の直上まで延設されている。また、ドレイン層１５上にはドレイン電極２４が設けられている。そして、ソース電極２０、ドレイン電極２４、及び絶縁膜１９を被覆するようにして、全面に層間絶縁膜２２が設けられている。更に、層間絶縁膜２２表面からドレイン電極２４に達するコンタクトホール２３が開口され、ドレイン配線層２７が、このコンタクトホール２３を埋め込み、且つ層間絶縁膜２２上に延設されている。
【００２０】
上記構成を有するＭＯＳトランジスタであると、ゲート電極１８直上に存在するドレイン配線層２７とゲート電極１８との間に、ソース電極２０が介在している。そして、このソース電極２０は、通常接地電位に固定されている。従って、上記第１の実施形態で説明したように、ソース電極２０がシールドとしての役割を果たすため、ＭＯＳトランジスタのゲート・ドレイン間の寄生容量を低減できる。
【００２１】
このように、本実施形態によれば上記第１の実施形態と同様の効果を得ることが出来る。また、第１の実施形態に比べて比較的容易に実施が可能である。なぜなら、絶縁膜１９を用いたセルフアラインによってドレイン電極２４を形成出来るためであり、微細化に適した構造と言うことが出来る。勿論、図１に示すように、ドレイン電極２４及びドレイン配線層２７を一体のものとして形成しても構わない。
【００２２】
次にこの発明の第３の実施形態に係る半導体装置について、図３を用いて説明する。図３は、オフセットゲート型のＭＯＳトランジスタの断面図である。なお、ｐ型エピタキシャル成長層１１内の構造は第１の実施形態と同様であるので説明は省略し、ｐ型エピタキシャル成長層１１上の構造についてのみ説明する。
【００２３】
すなわち、ソース層１３とｎ型ドレイン層１６との間のベース層１２上には、ゲート絶縁膜１７を介在してゲート電極１８が設けられ、ゲート電極を絶縁膜１９が取り囲んでいる。また、隣接するゲート電極１８間には絶縁膜１９と同一の高さを有する絶縁膜１９−１が、絶縁膜１９から所定の間隔だけ離隔して設けられ、更に、隣接する絶縁膜１９、１９−１間のドレイン層１６上にも、絶縁膜１９、１９−１よりも小さな膜厚を有する絶縁膜１９−２が設けられている。そして、絶縁膜１９、１９−１間の絶縁膜１９−２上には多結晶シリコン膜２８が設けられている。ソース層１３及びコンタクト層１４上には互いを電気的に短絡するようにしてソース電極２０が設けられている。このソース電極２０は、ゲート電極１８を被覆する絶縁膜１９の上面から多結晶シリコン膜２８上まで延設されており、多結晶シリコン膜２８と電気的にも接続されている。そして、ソース電極２０及び絶縁膜１９−１を被覆するようにして、全面に層間絶縁膜２２が設けられている。更に、層間絶縁膜２２表面から絶縁膜１９−１を貫通してｎ^＋型ドレイン層１５に達するコンタクトホール２３が開口され、ドレイン電極（ドレイン配線層）２４が、このコンタクトホール２３を埋め込み、且つ層間絶縁膜２２上に延設されている。
【００２４】
上記構成を有するＭＯＳトランジスタであると、ゲート電極１８直上に存在するドレイン配線層２７とゲート電極１８との間に、ソース電極２０が介在している。そして、このソース層２０は、通常接地電位に固定されている。更に、ゲート電極１８の側面には、ソース電極２０に接続され、ソース電極２０と同電位とされた多結晶シリコン膜２８が設けられている。従って、上記第１の実施形態で説明したように、ソース電極２０及び多結晶シリコン膜２８がシールドとしての役割を果たすため、ＭＯＳトランジスタのゲート・ドレイン間の寄生容量を低減できる。
【００２５】
このように、本実施形態によれば上記第１の実施形態と同様の効果を得ることが出来る。また、第１の実施形態に比べて比較的容易に実施が可能である。なぜなら、多結晶シリコン膜２８は、ゲート電極１８材を流用できるからである。すなわち、ゲート電極の形成は、ゲート電極１８を形成するための多結晶シリコン膜をゲート絶縁膜１７上に形成した後、この多結晶シリコン膜をゲート電極パターンにパターニングすることで行う。この際、ゲート電極に隣接する部分に多結晶シリコン膜を残しておくことで、多結晶シリコン膜２８が作成できる。
【００２６】
なお、上記第２の実施形態で説明した図２に示すように、コンタクトホール２３内を金属プラグ等により埋め込むことでドレイン電極２４を形成し、その後、改めて層間絶縁膜２２上にドレイン配線層２７を形成しても構わない。また、多結晶シリコン膜２８は、ゲート電極とは別の工程で形成する金属配線層であっても良く、導電膜であり且つソース電極と同電位が与えられていれば限定されるものではない。
【００２７】
なお、上記実施形態のように、必ずしもソース電極２０をゲート電極１８直上まで引き出さなければならないものではない。このような場合について、上記実施形態の変形例として、図４、図５を用いて説明する。
【００２８】
図４はこの発明の第１乃至第３の実施形態の第１の変形例に係るＭＯＳトランジスタの断面図である。図示するように、本変形例に係るＭＯＳトランジスタでは、ゲート電極１８直上にソース電極２０を設ける代わりに導電膜２９−１を設けている。この導電膜２９−１にはソース電極２０と同電位が与えられている。
【００２９】
図５はこの発明の第１乃至第３の実施形態の第２の変形例に係るＭＯＳトランジスタの断面図である。図示するように、本変形例に係るＭＯＳトランジスタは、上記第１の変形例で説明した図４の構成において、ドレイン電極２４とゲート電極１８側壁との間にも導電膜２９−２を設けたものである。導電膜２９−２にも、ソース電極２０電位と同電位が与えられている。
【００３０】
このように、ゲート電極１８の周辺に、ソース電極と同電位の領域を設けることで、第１乃至第３の実施形態と同様の効果を得ることが出来る。なお、導電膜２９−１、２９−２は、必ずしもソース電極と同電位である必要はない。例えばソース電位とドレイン電位との間の電位であって且つ一定電位であれば上記効果が得られる。また、電流をドレイン層１５、１６、ソース層１３、ソース電極２０、コンタクト層１４、リーチスルー層２５、及びｐ^＋型シリコン基板に流すことで、実質的なソース電極はソース電極２６であって、ソース電極２０は単なる電流経路の一部に過ぎない場合を例に挙げて説明した。しかし、勿論、ソース電極２０を実質的にソース電極として機能するものとして用いても良い。すなわち、半導体装置を実装する際に、実装基板上においてソース電位を供給する配線層とソース電極２０とを接続しても構わない。更に、上記実施形態及びその変形例ではオフセットゲート型のＭＯＳトランジスタを例に挙げて説明したが、同一面上に３つの異なる電位の電極が存在し、そのうちの２者間でのオーバーラップによる寄生容量が問題になるような構成の半導体装置全般に適用できる。
【００３１】
上記のように、第１乃至第３の実施形態及びその第１、第２の変形例によれば、ソース電極２０、またはソース電極２０と導電膜２８、２９−１、２９−２により、ゲート電極１８を取り囲んでいる。そして導電膜２８、２９−１、２９−２に、ソース電極２０と同電位、またはソース電位とドレイン電位との間の一定電位を与えている。そのため、ＭＯＳトランジスタのゲート電極とドレイン電極及びドレイン配線層との間の寄生容量が低減され、帰還容量を削減できる。そのため、高速のスイッチング動作時等における半導体装置の動作信頼性を向上できる。
【００３２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００３３】
【発明の効果】
以上説明したように、この発明によれば、ゲート・ドレイン間の寄生容量を低減できる半導体装置及びその実装方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＯＳトランジスタの断面図。
【図２】この発明の第２の実施形態に係るＭＯＳトランジスタの断面図。
【図３】この発明の第３の実施形態に係るＭＯＳトランジスタの断面図。
【図４】この発明の第１乃至第３の実施形態の第１の変形例に係るＭＯＳトランジスタの断面図。
【図５】この発明の第１乃至第３の実施形態の第２の変形例に係るＭＯＳトランジスタの断面図。
【図６】従来のＭＯＳトランジスタの断面図。
【符号の説明】
１０、１００…ｐ^＋型シリコン基板
１１、１１０…ｐ型エピタキシャル成長層
１２、１２０…ｐ型ベース層
１３、１３０…ｎ^＋型ソース層
１４、１４０…ｐ^＋型コンタクト層
１５、１５０…ｎ^＋型ドレイン層
１６、１６０…ｎ型ドレイン層
１７、１７０…ゲート絶縁膜
１８、１８０…ゲート電極
１９、１９−１、１９−２、２１、２２、１９０、２２０…絶縁膜
２０、２６、２００、２６０…ソース電極
２３、２３０…コンタクトホール
２４、２１０…ドレイン電極（ドレイン配線層）
２５、２５０…ｐ^＋型リーチスルー層
２７、２４０…ドレイン配線層
２８…多結晶シリコン膜
２９−１、２９−２…導電膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a mounting method thereof, and more particularly, to a semiconductor device for synchronous rectification that performs high-frequency operation.
[0002]
[Prior art]
Conventionally, a synchronous rectification type DC-DC converter is frequently used as a power source used in a computer or the like. In DC-DC converters, low on-resistance characteristics are regarded as important in order to increase efficiency, and a trench gate type has been widely used as a MOS transistor constituting the DC-DC converter.
[0003]
However, with the recent increase in frequency, DC-DC converters are required to have low on-resistance and simultaneously reduce switching loss. Therefore, it is important to reduce the resistance and the capacity of the MOS transistor. From this point of view, the trench gate type MOS transistor is not preferable because it has a structure in which a thin gate insulating film is in direct contact with the drain layer, and has a large parasitic capacitance between the gate and the drain.
[0004]
Therefore, an offset gate type MOS transistor has begun to be used instead of the trench gate type. A structure of a conventional offset gate type MOS transistor will be described with reference to FIG. FIG. 6 is a cross-sectional view of a MOS transistor.
[0005]
As shown in the figure, a p-type base layer 120 is selectively provided in the surface region of the p-type epitaxial growth layer 110 on the p ⁺ -type silicon substrate 100. An n ⁺ type source layer 130 is selectively provided in the surface region of the base layer 120, and a p ⁺ type contact layer 140 is further provided so as to be in contact with the source layer 130. Further, an n ⁺ -type drain layer 150 is provided in the surface region of the p-type epitaxial layer 110 between the adjacent base layers 120, and extends along the base layer 120 from the n ⁺ -type drain layer 150 and the source layer 130. An n-type drain layer 160 is provided so as to be spaced apart. A gate electrode 180 is provided on the base layer 120 between the source layer 130 and the n-type drain layer 160 with a gate insulating film 170 interposed therebetween, and the insulating film 190 surrounds the gate electrode. A source electrode 200 is provided on the source layer 130 and the contact layer 140 so as to be electrically short-circuited with each other, and a drain electrode 210 is provided on the n ⁺ -type drain layer 150. An interlayer insulating film 220 is provided so as to cover the source electrode 200 and the drain electrode 210, and a drain wiring layer 240 connected to the drain electrode 210 through the contact hole 230 is provided on the interlayer insulating film 220. It has been. Further, the p-type epitaxial layer 110, ^{p +} -type reach through layer 250 is provided extending from the right under the source electrode 200 to the ^{p +} -type silicon substrate, a source layer 130 is electrically connected to the ^{p +} -type silicon substrate 100 ing. A source electrode 260 is provided on the back surface of the p ⁺ type silicon substrate 100.
[0006]
According to the above configuration, the parasitic capacitance and the parasitic inductance of the MOS transistor can be reduced by providing the source electrode on the back surface of the p ⁺ type silicon substrate.
[0007]
[Problems to be solved by the invention]
However, in the conventional MOS transistor, the drain electrode 210 and the drain wiring layer 240 are adjacent to the gate electrode 180 with the insulating film 190 and the interlayer insulating film 220 interposed therebetween. More specifically, the gate electrode 180 is adjacent to the drain electrode 210 in the lateral direction and adjacent to the drain wiring layer 240 in the upward direction. As a result, the feedback capacity of the MOS transistor is increased, and there is a problem in that it adversely affects the high frequency operation.
[0008]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of reducing a parasitic capacitance between a gate and a drain and a mounting method thereof .
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device according to an aspect of the present invention includes a first conductivity type first semiconductor region, first and second MOS transistors formed on the first semiconductor region, and the first semiconductor region. Formed on a main surface of one semiconductor region and covering the first and second MOS transistors; a drain electrode formed on the interlayer insulating film; and formed on a back surface of the first semiconductor region. A first conductivity type second semiconductor region having a higher impurity concentration than the first semiconductor region, and a source electrode formed on the back surface of the second semiconductor region,
Each of the first and second MOS transistors includes a source region and a drain region of a second conductivity type selectively provided on the surface of the first semiconductor region so as to be separated from each other, and on the first semiconductor region And a gate electrode provided between the source region and the drain region with a gate insulating film interposed therebetween, and in contact with the source region within the surface of the first semiconductor region. A third semiconductor region of a first conductivity type having a higher impurity concentration than the region, and the first semiconductor region formed in the first semiconductor region so as to connect the third semiconductor region and the second semiconductor region; A fourth semiconductor region having a higher impurity concentration than the region, and a first electrode provided on the drain region and connected to the drain electrode in the interlayer insulating film, and in the interlayer insulating film Te, provided in the source region and on the third semiconductor region, and a second electrode to which the is drain electrodes electrically separated, in the interlayer insulating film, at least a portion and said drain of said gate electrode A first conductive film provided on the gate electrode so as to overlap the electrode, and having the same potential as the second electrode or a constant potential between the first and second electrodes ,
The first and second MOS transistors share the drain region and the first electrode, and the drain electrode is formed on the interlayer insulating film from above the drain region to the source region and the third MOS transistor. The potential applied to the gate electrode is applied from the surface side of the first semiconductor region, and the potential applied to the drain region is formed on the entire surface of the first semiconductor region. The potential applied to the source region through the drain electrode and the first electrode from the back surface side of the first semiconductor region, the source electrode, the second, fourth, and third semiconductor regions and Ru is applied via the second electrode.
In the semiconductor device mounting method according to one aspect of the present invention, the semiconductor device is mounted on the mounting substrate by bonding the source region onto the source wiring of the mounting substrate.
[0010]
In the semiconductor device as described above, the first conductive film is provided between the gate electrode and the wiring layer with an insulating film and an interlayer insulating film interposed therebetween. The first conductive film is given the same potential as the second electrode or a constant potential between the first and second electrodes. Therefore, as a result of the first conductive film serving as a shield, the parasitic capacitance between the gate electrode and the wiring layer is reduced, and the feedback capacitance can be reduced. Therefore, the operation reliability of the semiconductor device during high-speed switching operation can be improved.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.
[0012]
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a cross-sectional view of an offset gate type MOS transistor.
[0013]
As shown in the figure, a p-type base layer 12 is selectively provided in a surface region of a p-type epitaxial growth layer 11 on a p ⁺ -type silicon substrate 10. In the surface region of the base layer 12, an n ⁺ type source layer 13 is selectively provided, and a p ⁺ type contact layer 14 is further provided so as to be in contact with the source layer 13. An n ⁺ -type drain layer 15 is provided in the surface region of the p-type epitaxial layer 11 between the adjacent base layers 12, and extends along the base layer 12 from the n ⁺ -type drain layer 15 and the source layer 13. An n-type drain layer 16 is provided so as to be spaced apart. A gate electrode 18 is provided on the base layer 12 between the source layer 13 and the n-type drain layer 16 with a gate insulating film 17 interposed therebetween, and an insulating film 19 surrounds the upper surface and side surfaces of the gate electrode 18. . A source electrode 20 is provided on the source layer 13 and the contact layer 14 so as to electrically short-circuit each other. The source electrode 20 is provided so as to surround the upper surface and the side surface of the insulating film 19 covering the gate electrode 18, and the source electrode 20 and the drain layers 15 and 16 are insulated by the insulating film 21. . That is, the source electrode 20 surrounds the upper surface and side surfaces of the gate electrode 18. The insulating film 21 may be a part of the insulating film 19. An interlayer insulating film 22 is provided on the entire surface so as to cover the source electrode 20 and the insulating film 21. Furthermore, a contact hole 23 is formed from the surface of the interlayer insulating film 22 through the insulating film 21 to reach the n ⁺ -type drain layer 15, and a drain electrode (drain wiring layer) 24 fills the contact hole 23 and provides interlayer insulation. The film 22 is extended. The drain wiring layer 24 on the interlayer insulating film 22 is provided so as to extend over the gate electrode 18 and the source electrode 20 (overlapping the gate electrode 18 and the source electrode 20). Further, the p-type epitaxial layer 11, by p ⁺ -type reach through layer 25 extending from the right under the source electrode 20 to the p ⁺ -type silicon substrate is provided, electrically to the source layer 13 is p ⁺ -type silicon substrate 10 It is connected. A source electrode 26 is provided on the back surface of the p ⁺ type silicon substrate 10.
[0014]
In the illustrated MOS transistor, when a forward voltage is applied between the source and drain and the gate, a channel is formed on the surface of the base layer 12 between the source layer 13 and the drain layer 16. Then, the current reaching the source layer 13 from the drain layer 16 through the channel flows into the source electrode 26 through the source electrode 20, the contact layer 14, the reach through layer 25, and the p ⁺ type silicon substrate.
[0015]
In the case of the MOS transistor having the above-described configuration, the source electrode 20 is interposed between the drain wiring layer 24 immediately above the gate electrode 18 and the drain wiring layer 24 present on the side of the gate electrode 18 and the gate electrode 18. ing. The source electrode 20 is normally fixed at the ground potential. As a result, since the source electrode 20 serves as a shield, the parasitic capacitance between the gate and drain of the MOS transistor can be reduced. If the parasitic capacitance can be reduced, the operational reliability of the MOS transistor during high-frequency operation such as high-speed switching can be improved.
[0016]
In the MOS transistor according to this embodiment, the source layer 13 and the p ⁺ type silicon substrate 10 are connected by the reach-through layer 25 having a high impurity concentration. Therefore, the resistance of the MOS transistor can be reduced. Further, in the configuration of FIG. 1, the source electrode 26 substantially functions as the source electrode. Then, the mounting process is performed such that the electrode surface of the source electrode 26 is in contact with the mounting substrate. That is, the source electrode 26 is not bonded to the wiring surface that supplies the source potential, but is bonded so that the surface of the source electrode 26 is in direct contact with the wiring surface. Therefore, problems such as parasitic inductance generated by the bonding wire can be solved and the mounting process can be simplified.
[0017]
In the MOS transistor according to this embodiment, the contact hole 23 is filled with the drain electrode 24 that also serves as a drain wiring layer. However, the drain electrode 24 may be formed by embedding the contact hole 23 with a metal plug or the like, and then a metal wiring layer to be a drain wiring layer may be formed on the interlayer insulating film 22 again.
[0018]
Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. FIG. 2 is a sectional view of an offset gate type MOS transistor. Since the structure in the p-type epitaxial growth layer 11 is the same as that in the first embodiment, the description thereof will be omitted, and only the structure on the p-type epitaxial growth layer 11 will be described.
[0019]
That is, the gate electrode 18 is provided on the base layer 12 between the source layer 13 and the n-type drain layer 16 with the gate insulating film 17 interposed, and the insulating film 19 surrounds the gate electrode 18. A source electrode 20 is provided on the source layer 13 and the contact layer 14 so as to electrically short-circuit each other. The source electrode 20 extends to the position immediately above the gate electrode 18 with the insulating film 19 interposed therebetween. A drain electrode 24 is provided on the drain layer 15. An interlayer insulating film 22 is provided on the entire surface so as to cover the source electrode 20, the drain electrode 24, and the insulating film 19. Further, a contact hole 23 reaching the drain electrode 24 from the surface of the interlayer insulating film 22 is opened, and a drain wiring layer 27 is embedded in the contact hole 23 and extends on the interlayer insulating film 22.
[0020]
In the case of the MOS transistor having the above-described configuration, the source electrode 20 is interposed between the drain wiring layer 27 and the gate electrode 18 existing immediately above the gate electrode 18. The source electrode 20 is normally fixed at the ground potential. Therefore, as described in the first embodiment, since the source electrode 20 serves as a shield, the parasitic capacitance between the gate and the drain of the MOS transistor can be reduced.
[0021]
As described above, according to the present embodiment, the same effects as those of the first embodiment can be obtained. Further, it can be implemented relatively easily as compared with the first embodiment. This is because the drain electrode 24 can be formed by self-alignment using the insulating film 19, which can be said to be a structure suitable for miniaturization. Of course, as shown in FIG. 1, the drain electrode 24 and the drain wiring layer 27 may be integrally formed.
[0022]
Next, a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG. FIG. 3 is a cross-sectional view of an offset gate type MOS transistor. Since the structure in the p-type epitaxial growth layer 11 is the same as that in the first embodiment, the description thereof will be omitted, and only the structure on the p-type epitaxial growth layer 11 will be described.
[0023]
That is, the gate electrode 18 is provided on the base layer 12 between the source layer 13 and the n-type drain layer 16 with the gate insulating film 17 interposed therebetween, and the insulating film 19 surrounds the gate electrode. An insulating film 19-1 having the same height as the insulating film 19 is provided between the adjacent gate electrodes 18 so as to be separated from the insulating film 19 by a predetermined distance. Further, the adjacent insulating films 19, 19 are provided. An insulating film 19-2 having a smaller film thickness than the insulating films 19 and 19-1 is also provided on the drain layer 16 between −1. A polycrystalline silicon film 28 is provided on the insulating film 19-2 between the insulating films 19 and 19-1. A source electrode 20 is provided on the source layer 13 and the contact layer 14 so as to electrically short-circuit each other. The source electrode 20 extends from the upper surface of the insulating film 19 covering the gate electrode 18 to the polycrystalline silicon film 28 and is also electrically connected to the polycrystalline silicon film 28. An interlayer insulating film 22 is provided on the entire surface so as to cover the source electrode 20 and the insulating film 19-1. Further, a contact hole 23 that reaches the n ⁺ -type drain layer 15 from the surface of the interlayer insulating film 22 through the insulating film 19-1 is opened, and a drain electrode (drain wiring layer) 24 fills the contact hole 23, and The interlayer insulating film 22 is extended.
[0024]
In the case of the MOS transistor having the above-described configuration, the source electrode 20 is interposed between the drain wiring layer 27 and the gate electrode 18 existing immediately above the gate electrode 18. The source layer 20 is normally fixed at the ground potential. Further, a polycrystalline silicon film 28 connected to the source electrode 20 and having the same potential as the source electrode 20 is provided on the side surface of the gate electrode 18. Therefore, as described in the first embodiment, since the source electrode 20 and the polycrystalline silicon film 28 serve as a shield, the parasitic capacitance between the gate and the drain of the MOS transistor can be reduced.
[0025]
As described above, according to the present embodiment, the same effects as those of the first embodiment can be obtained. Further, it can be implemented relatively easily as compared with the first embodiment. This is because the gate electrode 18 material can be used for the polycrystalline silicon film 28. That is, the gate electrode is formed by forming a polycrystalline silicon film for forming the gate electrode 18 on the gate insulating film 17 and then patterning the polycrystalline silicon film into a gate electrode pattern. At this time, the polycrystalline silicon film 28 can be formed by leaving the polycrystalline silicon film in a portion adjacent to the gate electrode.
[0026]
As shown in FIG. 2 described in the second embodiment, the drain electrode 24 is formed by embedding the contact hole 23 with a metal plug or the like, and then the drain wiring layer 27 is formed on the interlayer insulating film 22 again. May be formed. The polycrystalline silicon film 28 may be a metal wiring layer formed in a process different from that of the gate electrode, and is not limited as long as it is a conductive film and has the same potential as the source electrode. .
[0027]
Note that, as in the above-described embodiment, the source electrode 20 does not necessarily have to be pulled out to a position directly above the gate electrode 18. Such a case will be described with reference to FIGS. 4 and 5 as a modification of the embodiment.
[0028]
FIG. 4 is a cross-sectional view of a MOS transistor according to a first modification of the first to third embodiments of the present invention. As shown in the figure, in the MOS transistor according to this modification, a conductive film 29-1 is provided instead of providing the source electrode 20 immediately above the gate electrode 18. The same potential as the source electrode 20 is applied to the conductive film 29-1.
[0029]
FIG. 5 is a cross-sectional view of a MOS transistor according to a second modification of the first to third embodiments of the present invention. As shown in the figure, in the MOS transistor according to this modification, a conductive film 29-2 is provided between the drain electrode 24 and the side wall of the gate electrode 18 in the configuration of FIG. 4 described in the first modification. Is. The same potential as the potential of the source electrode 20 is also applied to the conductive film 29-2.
[0030]
Thus, by providing a region having the same potential as that of the source electrode around the gate electrode 18, the same effects as those of the first to third embodiments can be obtained. Note that the conductive films 29-1 and 29-2 are not necessarily at the same potential as the source electrode. For example, if the potential is between the source potential and the drain potential and is constant, the above effect can be obtained. In addition, when a current is passed through the drain layers 15 and 16, the source layer 13, the source electrode 20, the contact layer 14, the reach-through layer 25, and the p ⁺ type silicon substrate, the substantial source electrode is the source electrode 26. In the above description, the source electrode 20 is only a part of the current path. However, as a matter of course, the source electrode 20 may be used substantially as a source electrode. That is, when the semiconductor device is mounted, the wiring layer for supplying the source potential and the source electrode 20 may be connected on the mounting substrate. Furthermore, in the above-described embodiment and its modification, the offset gate type MOS transistor has been described as an example. However, there are three electrodes with different potentials on the same plane, and the parasitic between the two of them is overlapped. The present invention can be applied to all semiconductor devices having a structure in which capacity becomes a problem.
[0031]
As described above, according to the first to third embodiments and the first and second modifications thereof, the gate is formed by the source electrode 20 or the source electrode 20 and the conductive films 28, 29-1, and 29-2. The electrode 18 is surrounded. The conductive films 28, 29-1, and 29-2 are given the same potential as the source electrode 20, or a constant potential between the source potential and the drain potential. Therefore, the parasitic capacitance between the gate electrode and the drain electrode and drain wiring layer of the MOS transistor is reduced, and the feedback capacitance can be reduced. Therefore, the operation reliability of the semiconductor device during high-speed switching operation can be improved.
[0032]
Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention in the implementation stage. Furthermore, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent requirements are deleted from all the constituent requirements shown in the embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the column of the effect of the invention Can be extracted as an invention.
[0033]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device capable of reducing the parasitic capacitance between the gate and the drain and a mounting method thereof.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a MOS transistor according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view of a MOS transistor according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view of a MOS transistor according to a third embodiment of the present invention.
FIG. 4 is a cross-sectional view of a MOS transistor according to a first modification of the first to third embodiments of the present invention.
FIG. 5 is a cross-sectional view of a MOS transistor according to a second modification of the first to third embodiments of the present invention.
FIG. 6 is a cross-sectional view of a conventional MOS transistor.
[Explanation of symbols]
10, 100 ... p ⁺ type silicon substrate 11, 110 ... p type epitaxial growth layer 12, 120 ... p type base layer 13, 130 ... n ⁺ type source layer 14,140 ... p ⁺ type contact layer 15, 150 ... n ⁺ type Drain layers 16, 160 ... n-type drain layers 17, 170 ... gate insulating films 18, 180 ... gate electrodes 19, 19-1, 19-2, 21, 22, 190, 220 ... insulating films 20, 26, 200, 260 ... Source electrodes 23, 230 ... Contact holes 24, 210 ... Drain electrode (drain wiring layer)
25, 250... P ⁺ type reach through layers 27, 240... Drain wiring layer 28... Polycrystalline silicon films 29-1, 29-2.

Claims

A first semiconductor region of a first conductivity type;
First and second MOS transistors formed on the first semiconductor region;
An interlayer insulating film formed on the main surface of the first semiconductor region and covering the first and second MOS transistors;
A drain electrode formed on the interlayer insulating film;
A second semiconductor region of a first conductivity type formed on a back surface of the first semiconductor region and having a higher impurity concentration than the first semiconductor region;
A source electrode formed on the back surface of the second semiconductor region;
Each of the first and second MOS transistors includes a source region and a drain region of a second conductivity type selectively provided on the surface of the first semiconductor region so as to be separated from each other;
A gate electrode provided on the first semiconductor region with a gate insulating film interposed between the source region and the drain region;
A third semiconductor region of a first conductivity type formed in contact with the source region within the surface of the first semiconductor region and having a higher impurity concentration than the first semiconductor region;
A fourth semiconductor region formed in the first semiconductor region so as to connect the third semiconductor region and the second semiconductor region, and having a higher impurity concentration than the first semiconductor region;
A first electrode provided on the drain region and connected to the drain electrode in the interlayer insulating film;
A second electrode provided on the source region and the third semiconductor region and electrically isolated from the drain electrode in the interlayer insulating film;
In the interlayer insulating film , provided on the gate electrode so as to overlap at least a part of the gate electrode and the drain electrode, and at the same potential as the second electrode or between the first and second electrodes and a first conductive film having a constant potential,
The first and second MOS transistors share the drain region and the first electrode;
The drain electrode is formed on the entire surface of the interlayer insulating film from the drain region to the source region and the third semiconductor region of the first and second MOS transistors.
The potential applied to the gate electrode is applied from the surface side of the first semiconductor region,
The potential applied to the drain region is applied from the surface side of the first semiconductor region via the drain electrode and the first electrode,
The potential applied to the source region is applied from the back side of the first semiconductor region via the source electrode, the second, fourth, third semiconductor region, and the second electrode.
Semiconductor device comprising a call.

The semiconductor device according to claim 1, wherein the first conductive film is a part of the second electrode.

A second conductive film provided between the gate electrode and the first electrode of the first and second MOS transistors and electrically isolated from the gate electrode and the first electrode; The semiconductor device according to claim 1, wherein the film has the same potential as the second electrode or a constant potential between the first and second electrodes.

The semiconductor device according to claim 3, wherein the second conductive film is a part of the second electrode.

5. The semiconductor device according to claim 3, wherein a material of the second conductive film is the same as that of the gate electrode.

A first insulating film formed on the top surface and side wall of the gate electrode;
A second insulating film formed on the first semiconductor region so that an upper surface thereof is flush with an upper surface of the first insulating film;
The first electrode claims 1 to 5 semiconductor according to any one of to, characterized in that provided in the surface of the second insulating film so as to fill the first contact hole reaching said second semiconductor region apparatus.

The first electrode is a part of the drain electrode , and is connected to the drain region through a second contact hole provided so as to reach the drain region from the surface of the interlayer insulating film. The semiconductor device according to claim 1.

A first insulating film formed on the top surface and side wall of the gate electrode;
A second insulating film formed on the second semiconductor region so that an upper surface of the second semiconductor region is flush with an upper surface of the first insulating film;
The semiconductor device according to claim 7, wherein the second contact hole is provided so as to penetrate the second insulating film.

The semiconductor device according to claim 1, wherein a material of the first electrode is different from a material of the drain electrode .

10. The semiconductor device according to claim 1, further comprising a fifth semiconductor region of a first conductivity type provided in a region extending from the source region to the drain region in the surface of the first semiconductor region. The semiconductor device described.

A method for mounting a semiconductor device according to claim 1,
Implementation of the by adhering on the source wiring of the mounting board source electrode, you characterized <br/> implementing the semiconductor device on the mounting substrate semiconductors devices.