JP3622390B2 - 強誘電体キャパシタを有する半導体記憶装置 - Google Patents
強誘電体キャパシタを有する半導体記憶装置 Download PDFInfo
- Publication number
- JP3622390B2 JP3622390B2 JP35813696A JP35813696A JP3622390B2 JP 3622390 B2 JP3622390 B2 JP 3622390B2 JP 35813696 A JP35813696 A JP 35813696A JP 35813696 A JP35813696 A JP 35813696A JP 3622390 B2 JP3622390 B2 JP 3622390B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- plate
- transistor
- ferroelectric
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、１つのメモリセル内にそれぞれ異なる記憶データを記憶可能な複数の強誘電体キャパシタを有する半導体記憶装置にかかり、特に複数の強誘電体キャパシタの立体的な配置構造と、そのキャパシタを選択的に切り替える回路構成に関する。
【０００２】
【従来の技術】
従来、強誘電体メモリ素子は、そのセル形式が、２個の選択トランジスタと２個の強誘電体キャパシタとにより１ビットを構成するもの（２Ｔｒ−２Ｃａｐ方式）と、１個の選択トランジスタと１個の強誘電体キャパシタとにより１ビットを構成するもの（１Ｔｒ−１Ｃａｐ方式）との２種類があった。
２Ｔｒ−２Ｃａｐ方式は、データ読出時の基準をセル内部で設定でき、データ読出動作がプロセスや膜特性等のバラツキの影響を受けにくい、また低電圧動作が可能であるといった利点を有する。
これに対し、１Ｔｒ−１Ｃａｐ方式では、高集積化に適したものとするために、データ読出の基準となるセルをビット線対ごとに共有させて、メモリセル自体は簡素化されている。
【０００３】
【発明が解決しようとする課題】
これら強誘電体メモリ素子も、他のメモリ素子と同様に大容量化の要請がつよく、全体の記憶容量を増やす際、チップ面積の増大を如何に最小限に抑えるかが重要な課題となっている。このため、単位面積当たりの容量値を向上させることを目的として、誘電率の高い強誘電薄膜の開発や、電極表面積の増大といった様々な検討が進められ、ある程度の成果を上げている。
ところが、従来のセル形式のまま、強誘電体メモリ素子の単位面積当たり容量値を上げようとしても、強誘電薄膜の開発自体の困難性や強誘電薄膜の扱いが難しいといったことに起因して、蓄積容量値を大幅に向上させることは容易でない。
【０００４】
本発明は、このような実情に鑑みてなされ、セル面積を増大させることなく、単位面積当たりのメモリ容量を大幅に向上させることができる新たなセル構造を提案し、これを用いた大容量で高性能な強誘電体メモリ素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の強誘電体記憶装置では、選択トランジスタを共通化した複数の強誘電体キャパシタをメモリセル内に複数設け、その何れにデータを記憶させ、また何れの記憶データを読出すかを制御する回路を具備させる構成にした。
すなわち、本発明の強誘電体記憶装置では、一対のビット線の一方にソースまたはドレインの何れか一方が接続されている選択トランジスタと、当該選択トランジスタのソースまたはドレインの他方側に、記憶ノード電極を並列に接続させ、それぞれが異なる記憶データを蓄積できる複数の強誘電体キャパシタと、によりメモリセルが構成され、当該複数の強誘電体キャパシタのプレート電極に接続され、ワード線が励起されることを条件に、入力されるプレート線選択信号に応じて、複数の強誘電体キャパシタの何れかのプレート電極をプレート電圧供給線に選択的に接続させるプレート線選択回路を有することを特徴とする。
【０００６】
複数の強誘電体キャパシタは、選択トランジスタを挟んで半導体基板面に垂直な方向に互いに離間して配置させると、単位面積あたりのメモリ容量値を従来の少なくとも２倍以上にでき好ましい。
【０００７】
また、選択トランジスタおよび複数の強誘電体キャパシタは、半導体基板上の厚い絶縁層内に埋め込まれたかたちで配置させると、選択トランジスタがＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型の素子分離構造となり、選択トランジスタの高速化および低消費電力化を図り、さらにキャパシタのプレート線同士の電気的干渉を小さくでき、好ましい。
【０００８】
このような構成の強誘電体記憶装置では、１メモリセルで複数ビットの情報を記憶でき、従来の数倍の記憶容量を達成できる。また、強誘電体キャパシタを立体配置させることによって、占有面積を同等あるいは面積増大を極力抑えることが可能となる。加えて、選択トランジスタの高性能化等を図ることができ、この結果、大容量で高速動作が可能な強誘電体記憶装置を実現させることが容易化される。
【０００９】
一方、メモリセル内に２つの強誘電体キャパシタを設けた場合、これを選択的にプレート線に接続させるプレート線選択回路の具体的構成としては、各プレート電極とプレート電圧供給線との接続経路途中それぞれに制御ゲートを設け、その２つの制御ゲートを、プレート線選択信号によって互いに反転動作させるようにすることができる。
すなわち、この場合のプレート線選択回路は、前記ワード線が第１の入力端子に接続され、前記プレート線選択信号が第２の入力端子に接続されるＡＮＤゲートと、前記２つの強誘電体キャパシタの一方のプレート電極と前記プレート電圧供給線との間に接続され、ゲートに前記ＡＮＤゲートの出力が接続されている第１の制御ゲートと、他方のプレート電極と前記プレート電圧供給線との間に接続され、ゲートに前記ＡＮＤゲートの出力がインバータを介して接続され、前記第１の制御ゲートに対し反転動作する第２の制御ゲートと、を有することを特徴とする。
【００１０】
また、これらの制御ゲートを、プレート線選択信号とその反転信号によって動作するトランスミッションゲート構成にすると、導通時の低インピーダンス化、及び非導通時の高インピーダンス化を図ることができ、好ましい。
すなわち、この場合のプレート線選択回路において、前記ＡＮＤゲートは、それぞれ前記第１の入力端子と前記第２の入力端子とを有する第１のＡＮＤゲートと第２のＡＮＤゲートから構成され、当該第１のＡＮＤゲートは、その第２の入力端子に前記プレート線選択信号が入力され、その出力が前記第１の制御ゲートを構成するトランジスタのゲートに接続され、前記第２のＡＮＤゲートは、その第２の入力端子に前記プレート線選択信号の反転信号が入力され、その出力が前記第２の制御ゲートを構成するトランジスタのゲートに前記インバータを介して接続され、前記第１の制御ゲートを構成するトランジスタは、第１のＡＮＤゲートの出力がインバータを介してゲートに接続されている逆導電型のトランジスタとともに、第１のトランスミッションゲートを構成し、前記第２の制御ゲートを構成するトランジスタは、第２のＡＮＤゲートの出力がゲートに接続されている逆導電型のトランジスタとともに、第２のトランスミッションゲートを構成していることを特徴とする。
【００１１】
このようなプレート線選択回路は、回路構成が簡易であり、単位面積あたりのメモリ容量増大を目的として本発明で新たに提案される１Ｔｒ−２Ｃａｐ方式の強誘電体記憶装置について、そのメモリセル内のキャパシタ切換回路として適している。
【００１２】
【発明の実施の形態】
以下、本発明に係わる強誘電体記憶装置（強誘電体メモリ）を、図面を参照しながら詳細に説明する。
本発明の強誘電体メモリの特徴は、上記したように、それぞれ異なるデータが記憶できる強誘電体キャパシタを各メモリセル内に複数有し、また、その選択を制御する回路が設けられていることにある。したがって、メモリセル内の強誘電体キャパシタ数に限定はなく、その配置についても特に制限はない。ただし、セル面積の増大を抑える意味では、キャパシタを基板面と垂直な方向に３次元的に配置させるのが望ましい。
【００１３】
ここでは、共通な選択トランジスタを挟んで、２つの強誘電体キャパシタを上下に対称に設け、セル面積を変えずにメモリ容量を２倍にできる場合を例として、本発明を説明する。
図１（ａ）は、本発明の強誘電体記憶装置のメモリセル構成例を示す等価回路図であり、図１（ｂ）は、プレート線選択回路の構成例を示す回路図である。
図中、符号１は、強誘電体メモリのメモリセル、２は選択トランジスタを示す。Ｃ０ およびＣ１ は２つの強誘電体キャパシタを示し、その記憶ノードとなる電極（本発明では、記憶ノード電極と称する）を符号３で示し、そのプレート電極を符号４で示す。また、ＢＬはビット線、ＷＬはワード線、ＰＬ０ ，ＰＬ１ はそれぞれ強誘電体キャパシタＣ０ ，Ｃ１ のプレート電極に接続されたプレート線である。
【００１４】
本発明では、このように共通な選択トランジスタ２の一方の不純物拡散領域（例えば、ドレイン）に、２つの強誘電体キャパシタＣ０ ，Ｃ１ がその記憶ノード電極３側から並列に接続されて、メモリセルが構成されている。そして、同様な構成のメモリセルがビット線ＢＬとワード線の各交点ごとに規則正しく配置され、メモリアレイ全体が構成されている。
【００１５】
一方、本発明の強誘電体メモリでは、図１（ａ）に示すように、例えばメモリアレイ周囲にプレート線選択回路５が設けられている。プレート線選択回路５には、上記したワード線ＷＬと２本のプレート線ＰＬ０ ，ＰＬ１ 、及びプレート電圧供給線ＰＬが接続されている。この外、図示せぬ選択信号線等も接続されている。このプレート線選択回路５の機能および具体的な構成については、後述する。
【００１６】
図２は、図１のメモリセル１およびプレート線選択回路５と、このメモリセル１に隣接し、ビット線ＢＬを共有する他のメモリセルの概略断面図である。なお、この図２では、他のメモリセルのプレート線の取出構造は、簡略化のため省略している。また、図２は、プレート線選択回路５とプレート線の接続は模式的に示したものであり、実際の回路（例えば、図１（ｂ））には対応していない。
【００１７】
図２中、符号１０ｂ，１０ｃは、図示せぬシリコン基板のエッチバックにより残されたＭＯＳトランジスタの能動領域、１１は第１の層間絶縁層、１６は第２層間絶縁層、１７は接続プラグ、１８は第３の層間絶縁層、１９は半導体基板、２０は接着層を示す。
本実施形態の強誘電体メモリ装置は、選択トランジスタ２を挟んで、半導体基板１９の面に垂直な方向に２つの強誘電体キャパシタＣ０ ，Ｃ１ が配置されている。このため、メモリセル１の大きさが殆ど選択トランジスタ２の占有面積で決まり、またメモリセル１が２つの強誘電体キャパシタＣ０ ，Ｃ１ を有して２ビットのデータを記憶できる。したがって、選択トランジスタ２と強誘電体キャパシタを平面上に並べた場合に比べ、単位面積あたりの容量値をおおよそ４倍に向上させ、極めて大容量の強誘電体メモリに適した構造を有している。
【００１８】
つぎに、このように構成された強誘電体メモリの製造方法について、各製造過程の断面を示す図３〜９に沿って説明する。
図３（ａ）では、まずシリコン基板１０を用意し、このシリコン基板１０の表面に、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングにより、所定深さの溝１０ａを形成する。次に説明するように、この溝１０ａ同士の間隔内が絶縁膜で埋められることによって、メモリセル１の選択トランジスタ２、或いはプレート線選択回路５を構成するトランジスタについて、素子分離が達成される。この溝間隔部分のうち、図の左端（符号１０ｂ）がメモリセル１の選択トランジスタ２の能動領域となり、他の溝間隔部分１０ｃがプレート線選択回路５を構成するトランジスタの能動領域となる。
【００１９】
図３（ｂ）では、溝１０ａが形成されたシリコン基板１０上に、図示せぬシリコン酸化膜を薄く成膜した後、第１の層間絶縁層１１とエッチングストッパ膜１２を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法により成膜する。また、このエッチングストッパ膜１２上に、比較的に厚めの犠牲層１３を、例えばＣＶＤ法やＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ） 法を用いて形成する。
この第１の層間絶縁層１１としては、例えば酸化シリコン膜を用いることができ、犠牲層１３は、酸化シリコン系の膜で構成される。また、エッチングストッパ膜１２は、その上層側の犠牲層１３に対しエッチング選択比が高い材料、例えば窒化シリコン膜等から構成される。第１の層間絶縁層１１は、その成膜後に、例えば化学的機械研磨（ＣＭＰ）等により平坦化しておくことが望ましい。
そして、メモリセル側の能動領域となる溝間隔部分１０ｂに達するコンタクト孔１４を、例えばＲＩＥ等の異方性エッチングにより形成する。
【００２０】
図４（ｃ）では、まず、記憶ノード電極材料をコンタクト孔１４に埋め込むかたちで成膜し、エッチバックすることによりプラグ状の記憶ノード電極３を形成する。
その後、フッ酸系のエッチング液により犠牲層１３を除去し、またリン酸系のエッチング液によりエッチングストッパ膜１２を除去する。
【００２１】
図４（ｄ）では、まず、強誘電体膜１５とプレート電極４となる膜を連続的に、例えばＣＶＤ法で成膜する。そして、この積層膜を、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングにより所定形状に加工する。これにより、選択トランジスタの能動領域１０ｂから立設したかたちで強誘電体キャパシタＣ０ が形成される。
【００２２】
図５（ｅ）では、まず、第２の層間絶縁層１６を全面に成膜する。第２の層間絶縁層１６は、例えば酸化シリコン膜で構成される。
この第２の層間絶縁層１６と第１の層間絶縁層１１とに、コンタクト孔を形成する。このコンタクト孔は、強誘電体キャパシタＣ０ のプレート電極上と、プレート線選択回路５を構成する所定トランジスタの能動領域１０ｃ上で開口される。
そして、これらコンタクト孔を埋め込むかたちで、ポリシリコン等からなる膜を成膜し、これをエッチバックすることにより、接続プラグ１７を形成する。
また、タングステン（Ｗ）、またはＷとアルミニウム（Ａｌ）の積層膜を成膜し、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングによって、プレート線ＰＬ０ を形成する。
【００２３】
図６（ｆ）では、まず、全面に酸化シリコン系の第３の層間絶縁層１８を、ＣＶＤ法等で比較的に厚く成膜する。成膜した第３の層間絶縁層１８上に、シリコンウェーハ等の半導体基板１９との接着材料として、例えばポリシリコンからなる接着層２０を成膜後、接着層２０上面をＣＭＰ等で平坦化する。そして、この接着層２０側から半導体基板１９を張り合わせ、熱処理により密着させる。
【００２４】
図７（ｇ）では、いま張り合わせた半導体基板１９を上にして、その上面から機械研磨とＣＭＰ等で研磨していき、第１の層間絶縁層１１が表面に露出したとことで研磨を終了させる。これにより、第１の層間絶縁層１１表面にトランジスタの能動領域１０ｂ，１０ｃが埋め込まれたかたちで残される。
【００２５】
図８（ｈ）では、まず、能動領域１０ｂ，１０ｃに対し、チャネル導電型に応じて不純物を打ち分けた後、メモリセル１側の能動領域１０ｂに選択トランジスタ２のゲート電極となるワード線ＭＬと、プレート線選択回路５側のトランジスタのゲート電極２１とを、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングで形成する。これらの電極材料は、ポリシリコン膜である。次いで、これらの電極ＭＬ，２１をマスクとして、全面にイオン注入で不純物をチャネル導電型に応じて打ち分けることによって、各能動領域１０ｂ，１０ｃにソース領域２２とドレイン領域２３を形成する。
また、全面に酸化シリコン等の絶縁膜を成膜した後、同様な加工技術を用いて、ポリシリコンからなるビット線ＢＬを、メモリセル１の選択トランジスタ２のソース領域２２に接続させたかたちで形成する。
そして、全面に酸化シリコン等からなる第１の層間絶縁層１１再び成膜し、その上面を平坦化する。
【００２６】
その後は、先に説明した図４の工程と同様な方法によって、第２の強誘電体キャパシタＣ１ を形成し（図９（ｉ））、これとプレート線選択回路５とを接続する第２のプレート線ＰＬ１ を形成する（図２）。
その後は、保護膜の形成およびパッド窓明け等を経て、当該強誘電体メモリを完成させることができる。
【００２７】
最後に、図１（ｂ）に例示したプレート線選択回路５の具体的な構成と、動作について説明する。なお、メモリセルへのデータ書込とデータ読出動作は、基本的に通常の場合と変わらないことから、ここでの動作説明は、プレート線の選択的な切換えについて行なう。
【００２８】
図中符号ＴＧ０，ＴＧ１ は、トランスファーゲートを示している。トランスファーゲートＴＧ０ は、プレート電圧供給線ＰＬとプレート線ＰＬ０ との間に接続されている。また，トランスファーゲートＴＧ１ は、プレート電圧供給線ＰＬとプレート線ＰＬ１ との間に接続されている。各トランスファーゲートＴＧ０，ＴＧ１ は、ソース同士およびドレイン同士を相互接続させたＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ３０）と、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ３１）とから構成されている。
【００２９】
一方、符号ＡＮＤ０，ＡＮＤ１ は、ＡＮＤゲートを示している。ＡＮＤ０，ＡＮＤ１ の一方の入力には、ワード線ＷＬが接続されている。ＡＮＤ０ の他方の入力には、プレート線選択信号ＡＰＯ が入力される。これに対し、ＡＮＤ１ の他方の入力には、プレート線選択信号ＡＰＯ の反転信号／ＡＰＯが入力される。
ＡＮＤ０ の出力は、トランスファゲートＴＧ０ を構成するＮＭＯＳ３１のゲートに接続されるとともに、インバータＩＮＶ０ を介して、トランスファゲートＴＧ０ を構成するＰＭＯＳ３０のゲートに接続されている。
同様に、ＡＮＤ１ の出力は、トランスファゲートＴＧ１ のＮＭＯＳ３１のゲートと、インバータＩＮＶ１ を介してトランスファゲートＴＧ１ のＰＭＯＳ３０のゲートに接続されている。
【００３０】
図１（ａ）の強誘電体キャパシタＣ０ が選択され、ワード線ＷＬが励起されると、このような構成のプレート線選択回路５にプレート線選択信号ＡＰＯ が入力される。
このプレート線選択回路５はハイアクティブとすれば、ＡＮＤ０ の出力が“ｈｉｇｈ（Ｈ）”となり、トランスファゲートＴＧ０ を構成するＮＭＯＳ３１およびＰＭＯＳ３０がともに導通して、プレート線ＰＬ０ をプレート電圧供給線ＰＬに接続する。
一方、ＡＮＤ１ の出力は、“ｌｏｗ（Ｌ）”のままで、非選択の強誘電体キャパシタＣ１ のプレート線ＰＬ１ には、プレート電圧が供給されない。
【００３１】
これとは逆に、強誘電体キャパシタＣ１ が選択され、ワード線ＷＬが励起されると、プレート線選択信号ＡＰＯ は入力されず、その反転信号／ＡＰＯが入力される。このため、ＡＮＤ０ の出力は“Ｌ”、ＡＮＤ１ の出力が“Ｈ”となり、トランスファゲートＴＧ０ が遮断しトランスファゲートＴＧ１ が導通する。したがって、プレート電圧供給線ＰＬに接続されるプレート線がＰＬ０ からＰＬ１ に切り替えられる。
【００３２】
【発明の効果】
以上説明してきたように、本発明に係わる強誘電体キャパシタを有する半導体記憶装置によれば、１つの選択トランジスタと複数の強誘電体キャパシタで１メモリセルを構成させ、１メモリセルに複数ビットのデータを記憶させることができる。この際、三次元的に複数の強誘電体キャパシタを配置させることでメモリセルの占有面積の増大を極力抑制することができる。
また、ＳＯＩ型の素子分離構造を採用することで、選択トランジスタの高速化および低消費電力化が図れるほか、２つの強誘電体キャパシタのプレート電極に接続されている２つのプレート線間で電気的干渉が小さく、当該強誘電体キャパシタの安定動作が確保される。
【００３３】
よって、本発明により、セル面積を増大させることなく、単位面積当たりのメモリ容量を大幅に向上させることができる新たなセル構造を提案し、これを用いた大容量で高性能な強誘電体メモリ素子を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の実施形態にかかる強誘電体記憶装置のメモリセル構成例を示す等価回路図である。図１（ｂ）は、プレート線選択回路の構成例を示す回路図である。
【図２】図２は、図１のメモリセルおよびプレート線選択回路と、このメモリセルに隣接し、ビット線を共有する他のメモリセルの概略断面図である。
【図３】図３は、図１および図２に示す強誘電体メモリの各製造過程を示す概略断面図であり、記憶ノード電極形成用コンタクト孔の開口工程までを示す。
【図４】図４は、図３に続く概略断面図であり、最初の強誘電体キャパシタの形成工程までを示す。
【図５】図５は、図４に続く概略断面図であり、プレート線の形成工程までを示す。
【図６】図６は、図５に続く概略断面図であり、半導体基板の張り合せ工程までを示す。
【図７】図７は、図６に続く概略断面図であり、シリコン基板を研磨することによるトランジスタ能動領域の形成工程までを示す。
【図８】図８は、図７に続く概略断面図であり、トランジスタ、ビット線およびワード線の形成工程までを示す。
【図９】図９は、図８に続く概略断面図であり、２つ目の強誘電体キャパシタの形成工程までを示す。
【符号の説明】
１…メモリセル、２…選択トランジスタ、３…記憶ノード電極、４…プレート電極、５…プレート線選択回路、１０…シリコン基板、１０ａ…素子分離用の溝、１０ｂ，１０ｃ…トランジスタの能動領域、１１…第１の層間絶縁層、１２…エッチングストッパ膜、１３…犠牲層、１４…コンタクト孔、１５…強誘電体膜、１６…第２の層間絶縁層、１７…接続プラグ、１８…第３の層間絶縁層、１９…半導体基板、２０…接着層、２１…ゲート電極、２２…ソース領域、２３…ドレイン領域、３０…トランスファゲートを構成するＰＭＯＳ、３１…トランスファゲートを構成するＮＭＯＳ、Ｃ０，Ｃ１ …２つの強誘電体キャパシタ、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート電圧供給線、ＰＬ０，ＰＬ１ …プレート線、ＴＧ０，ＴＧ１ …トランスファーゲート、ＡＮＤ０，ＡＮＤ１ …ＡＮＤゲート、ＩＮＶ０，ＩＮＶ１ …インバータ、ＡＰＯ …プレート線選択信号、／ＡＰＯ…プレート線選択信号の反転信号。
【発明の属する技術分野】
本発明は、１つのメモリセル内にそれぞれ異なる記憶データを記憶可能な複数の強誘電体キャパシタを有する半導体記憶装置にかかり、特に複数の強誘電体キャパシタの立体的な配置構造と、そのキャパシタを選択的に切り替える回路構成に関する。
【０００２】
【従来の技術】
従来、強誘電体メモリ素子は、そのセル形式が、２個の選択トランジスタと２個の強誘電体キャパシタとにより１ビットを構成するもの（２Ｔｒ−２Ｃａｐ方式）と、１個の選択トランジスタと１個の強誘電体キャパシタとにより１ビットを構成するもの（１Ｔｒ−１Ｃａｐ方式）との２種類があった。
２Ｔｒ−２Ｃａｐ方式は、データ読出時の基準をセル内部で設定でき、データ読出動作がプロセスや膜特性等のバラツキの影響を受けにくい、また低電圧動作が可能であるといった利点を有する。
これに対し、１Ｔｒ−１Ｃａｐ方式では、高集積化に適したものとするために、データ読出の基準となるセルをビット線対ごとに共有させて、メモリセル自体は簡素化されている。
【０００３】
【発明が解決しようとする課題】
これら強誘電体メモリ素子も、他のメモリ素子と同様に大容量化の要請がつよく、全体の記憶容量を増やす際、チップ面積の増大を如何に最小限に抑えるかが重要な課題となっている。このため、単位面積当たりの容量値を向上させることを目的として、誘電率の高い強誘電薄膜の開発や、電極表面積の増大といった様々な検討が進められ、ある程度の成果を上げている。
ところが、従来のセル形式のまま、強誘電体メモリ素子の単位面積当たり容量値を上げようとしても、強誘電薄膜の開発自体の困難性や強誘電薄膜の扱いが難しいといったことに起因して、蓄積容量値を大幅に向上させることは容易でない。
【０００４】
本発明は、このような実情に鑑みてなされ、セル面積を増大させることなく、単位面積当たりのメモリ容量を大幅に向上させることができる新たなセル構造を提案し、これを用いた大容量で高性能な強誘電体メモリ素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の強誘電体記憶装置では、選択トランジスタを共通化した複数の強誘電体キャパシタをメモリセル内に複数設け、その何れにデータを記憶させ、また何れの記憶データを読出すかを制御する回路を具備させる構成にした。
すなわち、本発明の強誘電体記憶装置では、一対のビット線の一方にソースまたはドレインの何れか一方が接続されている選択トランジスタと、当該選択トランジスタのソースまたはドレインの他方側に、記憶ノード電極を並列に接続させ、それぞれが異なる記憶データを蓄積できる複数の強誘電体キャパシタと、によりメモリセルが構成され、当該複数の強誘電体キャパシタのプレート電極に接続され、ワード線が励起されることを条件に、入力されるプレート線選択信号に応じて、複数の強誘電体キャパシタの何れかのプレート電極をプレート電圧供給線に選択的に接続させるプレート線選択回路を有することを特徴とする。
【０００６】
複数の強誘電体キャパシタは、選択トランジスタを挟んで半導体基板面に垂直な方向に互いに離間して配置させると、単位面積あたりのメモリ容量値を従来の少なくとも２倍以上にでき好ましい。
【０００７】
また、選択トランジスタおよび複数の強誘電体キャパシタは、半導体基板上の厚い絶縁層内に埋め込まれたかたちで配置させると、選択トランジスタがＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型の素子分離構造となり、選択トランジスタの高速化および低消費電力化を図り、さらにキャパシタのプレート線同士の電気的干渉を小さくでき、好ましい。
【０００８】
このような構成の強誘電体記憶装置では、１メモリセルで複数ビットの情報を記憶でき、従来の数倍の記憶容量を達成できる。また、強誘電体キャパシタを立体配置させることによって、占有面積を同等あるいは面積増大を極力抑えることが可能となる。加えて、選択トランジスタの高性能化等を図ることができ、この結果、大容量で高速動作が可能な強誘電体記憶装置を実現させることが容易化される。
【０００９】
一方、メモリセル内に２つの強誘電体キャパシタを設けた場合、これを選択的にプレート線に接続させるプレート線選択回路の具体的構成としては、各プレート電極とプレート電圧供給線との接続経路途中それぞれに制御ゲートを設け、その２つの制御ゲートを、プレート線選択信号によって互いに反転動作させるようにすることができる。
すなわち、この場合のプレート線選択回路は、前記ワード線が第１の入力端子に接続され、前記プレート線選択信号が第２の入力端子に接続されるＡＮＤゲートと、前記２つの強誘電体キャパシタの一方のプレート電極と前記プレート電圧供給線との間に接続され、ゲートに前記ＡＮＤゲートの出力が接続されている第１の制御ゲートと、他方のプレート電極と前記プレート電圧供給線との間に接続され、ゲートに前記ＡＮＤゲートの出力がインバータを介して接続され、前記第１の制御ゲートに対し反転動作する第２の制御ゲートと、を有することを特徴とする。
【００１０】
また、これらの制御ゲートを、プレート線選択信号とその反転信号によって動作するトランスミッションゲート構成にすると、導通時の低インピーダンス化、及び非導通時の高インピーダンス化を図ることができ、好ましい。
すなわち、この場合のプレート線選択回路において、前記ＡＮＤゲートは、それぞれ前記第１の入力端子と前記第２の入力端子とを有する第１のＡＮＤゲートと第２のＡＮＤゲートから構成され、当該第１のＡＮＤゲートは、その第２の入力端子に前記プレート線選択信号が入力され、その出力が前記第１の制御ゲートを構成するトランジスタのゲートに接続され、前記第２のＡＮＤゲートは、その第２の入力端子に前記プレート線選択信号の反転信号が入力され、その出力が前記第２の制御ゲートを構成するトランジスタのゲートに前記インバータを介して接続され、前記第１の制御ゲートを構成するトランジスタは、第１のＡＮＤゲートの出力がインバータを介してゲートに接続されている逆導電型のトランジスタとともに、第１のトランスミッションゲートを構成し、前記第２の制御ゲートを構成するトランジスタは、第２のＡＮＤゲートの出力がゲートに接続されている逆導電型のトランジスタとともに、第２のトランスミッションゲートを構成していることを特徴とする。
【００１１】
このようなプレート線選択回路は、回路構成が簡易であり、単位面積あたりのメモリ容量増大を目的として本発明で新たに提案される１Ｔｒ−２Ｃａｐ方式の強誘電体記憶装置について、そのメモリセル内のキャパシタ切換回路として適している。
【００１２】
【発明の実施の形態】
以下、本発明に係わる強誘電体記憶装置（強誘電体メモリ）を、図面を参照しながら詳細に説明する。
本発明の強誘電体メモリの特徴は、上記したように、それぞれ異なるデータが記憶できる強誘電体キャパシタを各メモリセル内に複数有し、また、その選択を制御する回路が設けられていることにある。したがって、メモリセル内の強誘電体キャパシタ数に限定はなく、その配置についても特に制限はない。ただし、セル面積の増大を抑える意味では、キャパシタを基板面と垂直な方向に３次元的に配置させるのが望ましい。
【００１３】
ここでは、共通な選択トランジスタを挟んで、２つの強誘電体キャパシタを上下に対称に設け、セル面積を変えずにメモリ容量を２倍にできる場合を例として、本発明を説明する。
図１（ａ）は、本発明の強誘電体記憶装置のメモリセル構成例を示す等価回路図であり、図１（ｂ）は、プレート線選択回路の構成例を示す回路図である。
図中、符号１は、強誘電体メモリのメモリセル、２は選択トランジスタを示す。Ｃ０ およびＣ１ は２つの強誘電体キャパシタを示し、その記憶ノードとなる電極（本発明では、記憶ノード電極と称する）を符号３で示し、そのプレート電極を符号４で示す。また、ＢＬはビット線、ＷＬはワード線、ＰＬ０ ，ＰＬ１ はそれぞれ強誘電体キャパシタＣ０ ，Ｃ１ のプレート電極に接続されたプレート線である。
【００１４】
本発明では、このように共通な選択トランジスタ２の一方の不純物拡散領域（例えば、ドレイン）に、２つの強誘電体キャパシタＣ０ ，Ｃ１ がその記憶ノード電極３側から並列に接続されて、メモリセルが構成されている。そして、同様な構成のメモリセルがビット線ＢＬとワード線の各交点ごとに規則正しく配置され、メモリアレイ全体が構成されている。
【００１５】
一方、本発明の強誘電体メモリでは、図１（ａ）に示すように、例えばメモリアレイ周囲にプレート線選択回路５が設けられている。プレート線選択回路５には、上記したワード線ＷＬと２本のプレート線ＰＬ０ ，ＰＬ１ 、及びプレート電圧供給線ＰＬが接続されている。この外、図示せぬ選択信号線等も接続されている。このプレート線選択回路５の機能および具体的な構成については、後述する。
【００１６】
図２は、図１のメモリセル１およびプレート線選択回路５と、このメモリセル１に隣接し、ビット線ＢＬを共有する他のメモリセルの概略断面図である。なお、この図２では、他のメモリセルのプレート線の取出構造は、簡略化のため省略している。また、図２は、プレート線選択回路５とプレート線の接続は模式的に示したものであり、実際の回路（例えば、図１（ｂ））には対応していない。
【００１７】
図２中、符号１０ｂ，１０ｃは、図示せぬシリコン基板のエッチバックにより残されたＭＯＳトランジスタの能動領域、１１は第１の層間絶縁層、１６は第２層間絶縁層、１７は接続プラグ、１８は第３の層間絶縁層、１９は半導体基板、２０は接着層を示す。
本実施形態の強誘電体メモリ装置は、選択トランジスタ２を挟んで、半導体基板１９の面に垂直な方向に２つの強誘電体キャパシタＣ０ ，Ｃ１ が配置されている。このため、メモリセル１の大きさが殆ど選択トランジスタ２の占有面積で決まり、またメモリセル１が２つの強誘電体キャパシタＣ０ ，Ｃ１ を有して２ビットのデータを記憶できる。したがって、選択トランジスタ２と強誘電体キャパシタを平面上に並べた場合に比べ、単位面積あたりの容量値をおおよそ４倍に向上させ、極めて大容量の強誘電体メモリに適した構造を有している。
【００１８】
つぎに、このように構成された強誘電体メモリの製造方法について、各製造過程の断面を示す図３〜９に沿って説明する。
図３（ａ）では、まずシリコン基板１０を用意し、このシリコン基板１０の表面に、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングにより、所定深さの溝１０ａを形成する。次に説明するように、この溝１０ａ同士の間隔内が絶縁膜で埋められることによって、メモリセル１の選択トランジスタ２、或いはプレート線選択回路５を構成するトランジスタについて、素子分離が達成される。この溝間隔部分のうち、図の左端（符号１０ｂ）がメモリセル１の選択トランジスタ２の能動領域となり、他の溝間隔部分１０ｃがプレート線選択回路５を構成するトランジスタの能動領域となる。
【００１９】
図３（ｂ）では、溝１０ａが形成されたシリコン基板１０上に、図示せぬシリコン酸化膜を薄く成膜した後、第１の層間絶縁層１１とエッチングストッパ膜１２を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ） 法により成膜する。また、このエッチングストッパ膜１２上に、比較的に厚めの犠牲層１３を、例えばＣＶＤ法やＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ） 法を用いて形成する。
この第１の層間絶縁層１１としては、例えば酸化シリコン膜を用いることができ、犠牲層１３は、酸化シリコン系の膜で構成される。また、エッチングストッパ膜１２は、その上層側の犠牲層１３に対しエッチング選択比が高い材料、例えば窒化シリコン膜等から構成される。第１の層間絶縁層１１は、その成膜後に、例えば化学的機械研磨（ＣＭＰ）等により平坦化しておくことが望ましい。
そして、メモリセル側の能動領域となる溝間隔部分１０ｂに達するコンタクト孔１４を、例えばＲＩＥ等の異方性エッチングにより形成する。
【００２０】
図４（ｃ）では、まず、記憶ノード電極材料をコンタクト孔１４に埋め込むかたちで成膜し、エッチバックすることによりプラグ状の記憶ノード電極３を形成する。
その後、フッ酸系のエッチング液により犠牲層１３を除去し、またリン酸系のエッチング液によりエッチングストッパ膜１２を除去する。
【００２１】
図４（ｄ）では、まず、強誘電体膜１５とプレート電極４となる膜を連続的に、例えばＣＶＤ法で成膜する。そして、この積層膜を、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングにより所定形状に加工する。これにより、選択トランジスタの能動領域１０ｂから立設したかたちで強誘電体キャパシタＣ０ が形成される。
【００２２】
図５（ｅ）では、まず、第２の層間絶縁層１６を全面に成膜する。第２の層間絶縁層１６は、例えば酸化シリコン膜で構成される。
この第２の層間絶縁層１６と第１の層間絶縁層１１とに、コンタクト孔を形成する。このコンタクト孔は、強誘電体キャパシタＣ０ のプレート電極上と、プレート線選択回路５を構成する所定トランジスタの能動領域１０ｃ上で開口される。
そして、これらコンタクト孔を埋め込むかたちで、ポリシリコン等からなる膜を成膜し、これをエッチバックすることにより、接続プラグ１７を形成する。
また、タングステン（Ｗ）、またはＷとアルミニウム（Ａｌ）の積層膜を成膜し、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングによって、プレート線ＰＬ０ を形成する。
【００２３】
図６（ｆ）では、まず、全面に酸化シリコン系の第３の層間絶縁層１８を、ＣＶＤ法等で比較的に厚く成膜する。成膜した第３の層間絶縁層１８上に、シリコンウェーハ等の半導体基板１９との接着材料として、例えばポリシリコンからなる接着層２０を成膜後、接着層２０上面をＣＭＰ等で平坦化する。そして、この接着層２０側から半導体基板１９を張り合わせ、熱処理により密着させる。
【００２４】
図７（ｇ）では、いま張り合わせた半導体基板１９を上にして、その上面から機械研磨とＣＭＰ等で研磨していき、第１の層間絶縁層１１が表面に露出したとことで研磨を終了させる。これにより、第１の層間絶縁層１１表面にトランジスタの能動領域１０ｂ，１０ｃが埋め込まれたかたちで残される。
【００２５】
図８（ｈ）では、まず、能動領域１０ｂ，１０ｃに対し、チャネル導電型に応じて不純物を打ち分けた後、メモリセル１側の能動領域１０ｂに選択トランジスタ２のゲート電極となるワード線ＭＬと、プレート線選択回路５側のトランジスタのゲート電極２１とを、通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチングで形成する。これらの電極材料は、ポリシリコン膜である。次いで、これらの電極ＭＬ，２１をマスクとして、全面にイオン注入で不純物をチャネル導電型に応じて打ち分けることによって、各能動領域１０ｂ，１０ｃにソース領域２２とドレイン領域２３を形成する。
また、全面に酸化シリコン等の絶縁膜を成膜した後、同様な加工技術を用いて、ポリシリコンからなるビット線ＢＬを、メモリセル１の選択トランジスタ２のソース領域２２に接続させたかたちで形成する。
そして、全面に酸化シリコン等からなる第１の層間絶縁層１１再び成膜し、その上面を平坦化する。
【００２６】
その後は、先に説明した図４の工程と同様な方法によって、第２の強誘電体キャパシタＣ１ を形成し（図９（ｉ））、これとプレート線選択回路５とを接続する第２のプレート線ＰＬ１ を形成する（図２）。
その後は、保護膜の形成およびパッド窓明け等を経て、当該強誘電体メモリを完成させることができる。
【００２７】
最後に、図１（ｂ）に例示したプレート線選択回路５の具体的な構成と、動作について説明する。なお、メモリセルへのデータ書込とデータ読出動作は、基本的に通常の場合と変わらないことから、ここでの動作説明は、プレート線の選択的な切換えについて行なう。
【００２８】
図中符号ＴＧ０，ＴＧ１ は、トランスファーゲートを示している。トランスファーゲートＴＧ０ は、プレート電圧供給線ＰＬとプレート線ＰＬ０ との間に接続されている。また，トランスファーゲートＴＧ１ は、プレート電圧供給線ＰＬとプレート線ＰＬ１ との間に接続されている。各トランスファーゲートＴＧ０，ＴＧ１ は、ソース同士およびドレイン同士を相互接続させたＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ３０）と、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ３１）とから構成されている。
【００２９】
一方、符号ＡＮＤ０，ＡＮＤ１ は、ＡＮＤゲートを示している。ＡＮＤ０，ＡＮＤ１ の一方の入力には、ワード線ＷＬが接続されている。ＡＮＤ０ の他方の入力には、プレート線選択信号ＡＰＯ が入力される。これに対し、ＡＮＤ１ の他方の入力には、プレート線選択信号ＡＰＯ の反転信号／ＡＰＯが入力される。
ＡＮＤ０ の出力は、トランスファゲートＴＧ０ を構成するＮＭＯＳ３１のゲートに接続されるとともに、インバータＩＮＶ０ を介して、トランスファゲートＴＧ０ を構成するＰＭＯＳ３０のゲートに接続されている。
同様に、ＡＮＤ１ の出力は、トランスファゲートＴＧ１ のＮＭＯＳ３１のゲートと、インバータＩＮＶ１ を介してトランスファゲートＴＧ１ のＰＭＯＳ３０のゲートに接続されている。
【００３０】
図１（ａ）の強誘電体キャパシタＣ０ が選択され、ワード線ＷＬが励起されると、このような構成のプレート線選択回路５にプレート線選択信号ＡＰＯ が入力される。
このプレート線選択回路５はハイアクティブとすれば、ＡＮＤ０ の出力が“ｈｉｇｈ（Ｈ）”となり、トランスファゲートＴＧ０ を構成するＮＭＯＳ３１およびＰＭＯＳ３０がともに導通して、プレート線ＰＬ０ をプレート電圧供給線ＰＬに接続する。
一方、ＡＮＤ１ の出力は、“ｌｏｗ（Ｌ）”のままで、非選択の強誘電体キャパシタＣ１ のプレート線ＰＬ１ には、プレート電圧が供給されない。
【００３１】
これとは逆に、強誘電体キャパシタＣ１ が選択され、ワード線ＷＬが励起されると、プレート線選択信号ＡＰＯ は入力されず、その反転信号／ＡＰＯが入力される。このため、ＡＮＤ０ の出力は“Ｌ”、ＡＮＤ１ の出力が“Ｈ”となり、トランスファゲートＴＧ０ が遮断しトランスファゲートＴＧ１ が導通する。したがって、プレート電圧供給線ＰＬに接続されるプレート線がＰＬ０ からＰＬ１ に切り替えられる。
【００３２】
【発明の効果】
以上説明してきたように、本発明に係わる強誘電体キャパシタを有する半導体記憶装置によれば、１つの選択トランジスタと複数の強誘電体キャパシタで１メモリセルを構成させ、１メモリセルに複数ビットのデータを記憶させることができる。この際、三次元的に複数の強誘電体キャパシタを配置させることでメモリセルの占有面積の増大を極力抑制することができる。
また、ＳＯＩ型の素子分離構造を採用することで、選択トランジスタの高速化および低消費電力化が図れるほか、２つの強誘電体キャパシタのプレート電極に接続されている２つのプレート線間で電気的干渉が小さく、当該強誘電体キャパシタの安定動作が確保される。
【００３３】
よって、本発明により、セル面積を増大させることなく、単位面積当たりのメモリ容量を大幅に向上させることができる新たなセル構造を提案し、これを用いた大容量で高性能な強誘電体メモリ素子を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の実施形態にかかる強誘電体記憶装置のメモリセル構成例を示す等価回路図である。図１（ｂ）は、プレート線選択回路の構成例を示す回路図である。
【図２】図２は、図１のメモリセルおよびプレート線選択回路と、このメモリセルに隣接し、ビット線を共有する他のメモリセルの概略断面図である。
【図３】図３は、図１および図２に示す強誘電体メモリの各製造過程を示す概略断面図であり、記憶ノード電極形成用コンタクト孔の開口工程までを示す。
【図４】図４は、図３に続く概略断面図であり、最初の強誘電体キャパシタの形成工程までを示す。
【図５】図５は、図４に続く概略断面図であり、プレート線の形成工程までを示す。
【図６】図６は、図５に続く概略断面図であり、半導体基板の張り合せ工程までを示す。
【図７】図７は、図６に続く概略断面図であり、シリコン基板を研磨することによるトランジスタ能動領域の形成工程までを示す。
【図８】図８は、図７に続く概略断面図であり、トランジスタ、ビット線およびワード線の形成工程までを示す。
【図９】図９は、図８に続く概略断面図であり、２つ目の強誘電体キャパシタの形成工程までを示す。
【符号の説明】
１…メモリセル、２…選択トランジスタ、３…記憶ノード電極、４…プレート電極、５…プレート線選択回路、１０…シリコン基板、１０ａ…素子分離用の溝、１０ｂ，１０ｃ…トランジスタの能動領域、１１…第１の層間絶縁層、１２…エッチングストッパ膜、１３…犠牲層、１４…コンタクト孔、１５…強誘電体膜、１６…第２の層間絶縁層、１７…接続プラグ、１８…第３の層間絶縁層、１９…半導体基板、２０…接着層、２１…ゲート電極、２２…ソース領域、２３…ドレイン領域、３０…トランスファゲートを構成するＰＭＯＳ、３１…トランスファゲートを構成するＮＭＯＳ、Ｃ０，Ｃ１ …２つの強誘電体キャパシタ、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート電圧供給線、ＰＬ０，ＰＬ１ …プレート線、ＴＧ０，ＴＧ１ …トランスファーゲート、ＡＮＤ０，ＡＮＤ１ …ＡＮＤゲート、ＩＮＶ０，ＩＮＶ１ …インバータ、ＡＰＯ …プレート線選択信号、／ＡＰＯ…プレート線選択信号の反転信号。
Claims (5)
- 一対のビット線の一方にソースまたはドレインの何れか一方が接続されている選択トランジスタと、
当該選択トランジスタのソースまたはドレインの他方側に、記憶ノード電極を並列に接続させ、それぞれが異なる記憶データを蓄積できる複数の強誘電体キャパシタと、によりメモリセルが構成され、
当該複数の強誘電体キャパシタのプレート電極に接続され、ワード線が励起されることを条件に、入力されるプレート線選択信号に応じて、複数の強誘電体キャパシタの何れかのプレート電極をプレート電圧供給線に選択的に接続させるプレート線選択回路を有する
強誘電体キャパシタを有する半導体記憶装置。 - 前記複数の強誘電体キャパシタは、前記選択トランジスタを挟んで半導体基板面に垂直な方向に互いに離間して配置されている
請求項１に記載の強誘電体キャパシタを有する半導体記憶装置。 - 前記選択トランジスタおよび前記複数の強誘電体キャパシタは、半導体基板上の厚い絶縁層内に埋め込まれたかたちで配置されている
請求項２に記載の強誘電体キャパシタを有する半導体記憶装置。 - 前記強誘電体キャパシタは、メモリセル内に一対設けられ、
前記プレート線選択回路は、
前記ワード線が第１の入力端子に接続され、前記プレート線選択信号が第２の入力端子に接続されるＡＮＤゲートと、
前記２つの強誘電体キャパシタの一方のプレート電極と前記プレート電圧供給線との間に接続され、ゲートに前記ＡＮＤゲートの出力が接続されている第１の制御ゲートと、
他方のプレート電極と前記プレート電圧供給線との間に接続され、ゲートに前記ＡＮＤゲートの出力がインバータを介して接続され、前記第１の制御ゲートに対し反転動作する第２の制御ゲートと、を有する
請求項１に記載の強誘電体キャパシタを有する半導体記憶装置。 - 前記ＡＮＤゲートは、それぞれ前記第１の入力端子と前記第２の入力端子とを有する第１のＡＮＤゲートと第２のＡＮＤゲートから構成され、
当該第１のＡＮＤゲートは、その第２の入力端子に前記プレート線選択信号が入力され、その出力が前記第１の制御ゲートを構成するトランジスタのゲートに接続され、
前記第２のＡＮＤゲートは、その第２の入力端子に前記プレート線選択信号の反転信号が入力され、その出力が前記第２の制御ゲートを構成するトランジスタのゲートに前記インバータを介して接続され、
前記第１の制御ゲートを構成するトランジスタは、第１のＡＮＤゲートの出力がインバータを介してゲートに接続されている逆導電型のトランジスタとともに、第１のトランスミッションゲートを構成し、
前記第２の制御ゲートを構成するトランジスタは、第２のＡＮＤゲートの出力がゲートに接続されている逆導電型のトランジスタとともに、第２のトランスミッションゲートを構成している
請求項４に記載の強誘電体キャパシタを有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35813696A JP3622390B2 (ja) | 1996-12-29 | 1996-12-29 | 強誘電体キャパシタを有する半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35813696A JP3622390B2 (ja) | 1996-12-29 | 1996-12-29 | 強誘電体キャパシタを有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200058A JPH10200058A (ja) | 1998-07-31 |
| JP3622390B2 true JP3622390B2 (ja) | 2005-02-23 |
Family
ID=18457735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35813696A Expired - Fee Related JP3622390B2 (ja) | 1996-12-29 | 1996-12-29 | 強誘電体キャパシタを有する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3622390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10049720B2 (en) | 2016-07-29 | 2018-08-14 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1049256A (ja) * | 1996-07-31 | 1998-02-20 | Matsushita Electric Ind Co Ltd | 電気配線材処理構造 |
| KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| JP3617615B2 (ja) * | 1999-11-08 | 2005-02-09 | シャープ株式会社 | 強誘電体記憶装置 |
| US6566698B2 (en) * | 2000-05-26 | 2003-05-20 | Sony Corporation | Ferroelectric-type nonvolatile semiconductor memory and operation method thereof |
| WO2011145468A1 (en) * | 2010-05-21 | 2011-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
| US8854865B2 (en) * | 2010-11-24 | 2014-10-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US10600468B2 (en) * | 2018-08-13 | 2020-03-24 | Wuxi Petabyte Technologies Co, Ltd. | Methods for operating ferroelectric memory cells each having multiple capacitors |
-
1996
- 1996-12-29 JP JP35813696A patent/JP3622390B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10049720B2 (en) | 2016-07-29 | 2018-08-14 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10200058A (ja) | 1998-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240387428A1 (en) | Memory devices having vertical transistors and methods for forming the same | |
| US12170258B2 (en) | Memory devices having vertical transistors and methods for forming the same | |
| US12408339B2 (en) | Memory devices having vertical transistors and methods for forming the same | |
| US12349341B2 (en) | Memory devices having vertical transistors and methods for forming the same | |
| US6350635B1 (en) | Memory cell having a vertical transistor with buried source/drain and dual gates | |
| US5909618A (en) | Method of making memory cell with vertical transistor and buried word and body lines | |
| US20240332232A1 (en) | Memory devices having vertical transistors and methods for forming the same | |
| US20250070065A1 (en) | Memory devices having vertical transistors and methods for forming the same | |
| US12408338B2 (en) | Memory devices having vertical transistors and methods for forming the same | |
| JP2002329795A (ja) | 半導体メモリ装置及びその製造方法 | |
| CN116391452A (zh) | 具有垂直晶体管和堆叠存储单元的存储器器件及其形成方法 | |
| WO2023028821A1 (en) | Memory devices having vertical transistors and methods for forming thereof | |
| JP2002289703A (ja) | 半導体記憶装置およびその製造方法 | |
| CN101248529B (zh) | 具有侧栅控和顶栅控读出晶体管的双端口增益单元 | |
| CN116391454A (zh) | 具有交错布局中的垂直晶体管的存储器器件 | |
| CN116584162A (zh) | 具有垂直晶体管的存储器器件及其形成方法 | |
| CN116391261A (zh) | 具有垂直晶体管的存储器器件及其形成方法 | |
| JP3622390B2 (ja) | 強誘電体キャパシタを有する半導体記憶装置 | |
| CN116391262A (zh) | 具有垂直晶体管的存储器器件及其形成方法 | |
| WO2023029142A1 (en) | Memory devices having vertical transistors and methods for forming thereof | |
| JPH06334148A (ja) | 半導体装置及びその製造方法 | |
| TWI908153B (zh) | 使用半導體元件的三次元積層記憶體裝置 | |
| JPH0555517A (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071203 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091203 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |