JP3623219B2 - データ受信回路 - Google Patents

Description

【０００１】
本発明は、超高速データ転送速度でシリアル入力データストリームを受信するためのデータ受信回路に関する。
【０００２】
ＤＥ・６８９・１９・２１１・Ｔ２には、シリアルデータ用の受信器が記載されている。この受信器には、シフトレジスタが含まれており、このシフトレジスタにデータ・ビット・ストリームのサンプルが読込まれる。サンプル点は、わずかにデータビット周期の半分だけで互いに分離されている。デコーダによって、シフトレジスタに含まれるサンプルが評価される。
【０００３】
ＤＥ・１９５・２９・６９０・Ａ１には、マイクロコンピュータが記載されている。このマイクロコンピュータには、データ出力用のシリアル入出力回路が含まれており、パラレルデータはシリアルデータに変換され、また、シリアル入力データは、パラレルデータに変換される。このマイクロコンピュータには、転送クロック信号をシリアル入出力回路に印加するためのクロック信号供給装置付き内臓型シリアル入出力回路が含まれている。また、このマイクロコンピュータには、外部回路からの信号に基づきクロック供給装置を初期化するための初期設定装置が含まれている。
【０００４】
ＤＥ・６９０・２５・５１０・Ｔ２には、非同期式高速データインタフェースが記載されている。非同期式インタフェースは、第１クロックによって同期した状態で転送されるシリアル・データ・フレームを処理するために用いられ、このインタフェースには、第１クロックを用いたデータのシリアル直並列変換用に設けた装置が含まれている。また、このインタフェースには、データバッファと、このデータバッファ及び直並列変換済みデータの埋め込み用に設けた装置とが含まれている。更に、この非同期式インタフェースには、第１クロックに対して非同期である第２クロックに同期して、バッファからのデータを処理するための装置も含まれており、第２装置は、第１装置が埋め込み動作を完了する前に、この処理動作を開始する。
【０００５】
転送速度が高速になるにつれて、データすなわち情報は、転送チャネルを介して次第に短い時間で転送される。しかしながら、データ転送速度が高速である程、その高速のデータ転送速度で受信される入力データストリームを受信するためのデータ受信回路に対しては回路の複雑さが増大する。超高速データ転送速度でシリアル入力データストリームを受信し得る従来のデータ受信回路もまた、その回路の複雑さのために消費電力が大きい。
【０００６】
従って、本発明の目的は、回路が複雑でなく、高速のデータ転送速度でシリアル入力データストリームを受信するためのデータ受信回路を提供することである。
【０００７】
本発明は、この目的を、特許の請求項１に規定する特徴を有するデータ受信回路によって達成する。
本発明によるデータ受信回路における他の有利な改善点は、従属請求項に規定する。
【０００８】
本発明は、高速のデータ転送速度でシリアル入力データストリームを受信するためのデータ受信回路を提供する。このデータ受信回路には、以下の要素が含まれる。すなわち、
シリアル入力データストリームを低速のデータ転送速度で複数の個別データストリームに分離するためのデータストリーム分離回路と、
基準クロック信号を生成するための基準クロック信号生成回路であって、基準クロック信号のクロック周波数が個別データストリームのデータ転送速度に対応する前記基準クロック信号生成回路と、
複数の直列接続された遅延要素から構成された遅延素子系列を有する遅延回路であって、遅延素子系列における第１遅延要素は、生成された基準クロック信号を受信し、各遅延要素は、遅延回路における信号出力部を介して、遅延された基準クロック信号を出力する前記遅延回路と、
（ｄ）複数のレジスタバンクを含む非同期的にクロック制御された第１レジスタアレイであって、第１レジスタアレイにおける各レジスタバンクは、対応する個別データストリームによって非同期的にクロック制御され、また、個別データストリームでの信号変化をバッファに記憶するために、遅延された基準クロック信号を遅延素子系列から読み込む前記第１レジスタアレイと、
複数のレジスタバンクを含む同期的にクロック制御された第２レジスタアレイであって、第２レジスタアレイにおける各レジスタバンクは、基準クロック信号によって同期的にクロック制御され、また、第１レジスタアレイの対応するレジスタバンクのレジスタ内容を読み込んでバッファに記憶する前記第２レジスタアレイと、
シリアル入力データストリームを再構成するために、第２レジスタアレイにおいてバッファに記憶されたレジスタ内容を評価する同期的にクロック制御された論理回路と、
が含まれる。
【０００９】
本発明によるデータ受信回路における１つの利点は、データストリーム分離回路の入力容量が極めて小さく、従って、本発明によるデータ受信回路は、超高データ周波数の入力信号を受信し得ることである。このことは、一例として、１０ギガビット／秒等の超高速データ転送速度でシリアル入力データストリームを受信することが可能なことを意味する。
【００１０】
本発明によるデータ受信回路の他の利点は、遅延回路において遅延素子系列を介してルーティングされるのが、従来の受信器構成でのように、受信された高周波入力信号ではなく、むしろ、比較的低周波の基準クロック信号であり、このことによって、データ受信回路において、“パターン雑音”による干渉が大幅に低減されるということである。パターン雑音干渉によって、受信された変則的なデータ信号は、それ自体と干渉する。遅延素子系列に印加される基準クロック信号は、規則的で比較的低周波の信号であるため、パターン雑音は、本発明によるデータ受信回路では起こり得ない。
【００１１】
本発明によるデータ受信回路の他の利点は、データ受信回路の回路構成の設計に、類似したモジュールが含まれるモジュラ方式を採用でき、従って、回路配線の観点から、実装及び一体化が容易なことである。
【００１２】
本発明によるデータ受信回路の他の利点は、シリアル入力データストリームを再構成するための同期的にクロック制御された論理回路を、自動合成（ＶＨＤＬ）で実現でき、こうして開発の複雑さをほとんど伴わずに他の技術に容易に確実に移行し得ることである。
【００１３】
本発明によるデータ受信回路における１つの好適な実施形態において、非同期的にクロック制御された第１レジスタアレイの各レジスタバンクは、対応する個別データストリームの立ち上がり信号端をバッファに記憶するための第１レジスタと、対応する個別データストリームの立ち下がり信号端をバッファに記憶するための第２レジスタと、を有する。
【００１４】
本発明によるデータ受信回路における１つの好適な実施形態において、同期的にクロック制御された第２レジスタアレイの各レジスタバンクは、基準クロック信号の立ち上がり信号端において第１レジスタアレイ内にある対応するレジスタバンクにおける２つのレジスタのレジスタ内容を読み込む２つのレジスタを有する。
【００１５】
第１レジスタアレイ及び第２レジスタアレイにおけるレジスタは、複数のエッジトリガＤ型フリップフロップを含むことが好ましい。
第１レジスタアレイ及び第２レジスタアレイにおけるレジスタのエッジトリガＤ型フリップフロップの数は、遅延素子系列における直列接続の遅延要素の数に等しいことが好ましい。
【００１６】
非同期的にクロック制御された第１レジスタアレイ内にある全てのレジスタバンクにおける第１レジスタのＤ型フリップフロップのクロック入力部は、データストリーム分離回路によって出力された個別データストリームを受信することが好ましい。
【００１７】
非同期的にクロック制御された第１レジスタアレイ内にある全てのレジスタバンクにおける第２レジスタのＤ型フリップフロップのクロック入力部は、データストリーム分離回路によって出力された個別データストリームを反転した形態で受信することが好ましい。
【００１８】
非同期的にクロック制御された第１レジスタアレイにあるレジスタバンクにおける第１レジスタと第２レジスタのＤ型フリップフロップのデータ入力部は、遅延回路の対応する信号出力部に接続されていることが好ましい。
【００１９】
同期的にクロック制御された第２レジスタアレイ内にある全てのレジスタバンクにおけるレジスタのＤ型フリップフロップのクロック入力部は、生成された基準クロック信号を受信することが好ましい。
【００２０】
同期的にクロック制御された第２レジスタアレイにおけるレジスタバンクにある第１レジスタのＤ型フリップフロップのデータ入力部は、非同期的にクロック制御された第１レジスタアレイにおける対応するレジスタバンクにある第１レジスタのＤ型フリップフロップのデータ出力部に接続されていることが好ましい。
【００２１】
同期的にクロック制御された第２レジスタアレイにおけるレジスタバンクにある第２レジスタのＤ型フリップフロップのデータ入力部は、非同期的にクロック制御された第１レジスタアレイにおける対応するレジスタバンクにある第２レジスタのＤ型フリップフロップのデータ出力に接続されていることが好ましい。
【００２２】
同期的にクロック制御された第２レジスタアレイにおけるレジスタバンクのＤ型フリップフロップのデータ出力部は、同期的にクロック制御された論理回路に接続されていることが好ましい。
【００２３】
本発明によるデータ受信回路における１つの特に好適な実施形態において、データストリーム分離回路は、複数の分離段においてカスケード状に接続された複数のデータストリーム分離回路要素を含み、シリアル入力データストリームのデータ転送速度は分離段毎に半減される。
【００２４】
個別データストリームの数は、分離段の数がｋである場合、２ｋであることが好ましい。
本発明によるデータ受信回路における１つの好適な実施形態において、遅延素子系列は、信号伝播時間が調整可能な複数の直列接続のインバータを含む。
【００２５】
この場合、直列接続の遅延要素の数は、基準クロック信号のクロック周期と遅延要素の信号伝播時間との間の比に等しいことが好ましい。
遅延要素の信号伝播時間は、シリアル入力データストリームの受信データビットの期間以下であることが好ましい。
【００２６】
遅延要素の信号伝播時間は、シリアル入力データストリームにおける受信データビット期間の４分の１であることが好ましい。
本発明によるデータ受信回路における基準クロック信号生成回路は、個別データストリームのデータ転送速度に対応する低周波数で発振する低周波発振器を有することが好ましい。
【００２７】
１つの代替実施形態において、基準クロック信号生成回路は、高周波数で発振する高周波発振器と、個別データストリームのデータ転送速度に対応してこの高周波数を低周波数に分割する周波数分割器とを有する。
【００２８】
発振器は、電圧制御式発振器であることが好ましい。
基準クロック生成回路によって生成される基準クロック信号は、シリアル入力データストリームに対して一定の位相差を有することが好ましい。
本発明によるデータ受信回路の１つの好適な実施形態において、基準クロック信号生成回路は、基準クロック信号とシリアル入力データストリームとの間の位相差を計算してデジタル位相差信号を出力する位相差計算ユニットを有している。
【００２９】
この場合、デジタル位相差信号は、信号安定化のためにデジタルフィルタによってフィルタ処理されることが好ましい。
フィルタ処理されたデジタル位相差信号は、デジタル／アナログ変換器によって、基準信号生成回路において電圧制御式発振器用のアナログ発振器制御電圧に変換することが好ましく、ここで、電圧制御式発振器は、基準クロック信号とシリアル入力データストリームとの間における位相差を最小限に抑えるために、印加された発振器制御電圧に基づき、変更された周波数で発振する。
【００３０】
本発明によるデータ受信回路における１つの特に好適な実施形態において、論理回路は、遅延要素の信号出力部から出力される遅延された基準クロック信号を温度計により符号化するための温度計符号化回路を有する。
【００３１】
論理回路はシリアル入力データストリームを再構成するために、カスケード状に第２レジスタアレイにあるレジスタのレジスタ内容に対して排他的論理和演算を行うことが好ましい。
【００３２】
本発明によるデータ受信回路における遅延回路は、遅延素子系列における最終遅延要素からの遅延された基準クロック信号と、遅延素子系列における第１遅延要素への入力信号用基準信号との間で位相結合を行うことが好ましい。
【００３３】
この場合、遅延回路は位相検出器を有し、この位相検出器の第１信号入力部は第１遅延要素の信号出力部に接続され、この位相検出器の第２信号入力部は最終遅延要素の信号出力部に接続され、また、この位相検出器において遅延素子系列を制御するための制御信号を出力する出力部にはデジタルフィルタが接続されていることが好ましい。
【００３４】
本発明によるデータ受信回路における１つの特に好適な実施形態において、データストリーム分離回路は、４つの分離段においてカスケード状に接続されたデータストリーム分離回路要素を有し、ここで、遅延素子系列には、６４個の遅延要素が含まれており、第１レジスタアレイと第２レジスタアレイは各々１６個のレジスタバンクを含み、各レジスタバンクは、各々６４個のＤ型フリップフロップを含む２つのレジスタを有している。
【００３５】
１つの特に好適な実施形態において、１つの遅延要素の信号伝播時間は、約２５ピコ秒である。
本発明によるデータ受信回路は、１０ギガビット／秒のデータ転送速度でシリアルデータストリームを受信するために用いることが好ましい。
【００３６】
本発明によるデータ受信回路の好適な実施形態は、本発明に対して基本的な特徴を説明するために、添付の図面を参照して以下において記述する。
図１から分かるように、本発明によるデータ受信回路は、一例として、１０ギガバイト／秒の超高速データ転送速度でシリアル入力データストリームを受信するための信号入力部１を有する。受信されたシリアル入力データストリームは、回線２を介して、データストリーム分離回路の信号入力部３へ供給される。このデータストリーム分離回路は、低速のデータ転送速度で複数の個別データストリームにシリアル入力データストリームを分離し、個別データストリームは、信号出力部５−１、５−２乃至５−Ｎと、対応する信号回線６−１、６−２乃至６−Ｎとを介して、非同期的にクロック制御された下流の第１レジスタアレイ８の信号入力部７−１、７−２、７−Ｎへ出力される。
【００３７】
シリアル入力データストリームを分離するためのデータストリーム分離回路４には、ドイツ特許申請Ｎｏ．１００・６１．７６８．９に詳述されているように、カスケード状に複数の分離段に接続されたデータストリーム分離回路構成要素が含まれる。この場合、各データストリーム分離回路要素には、特定のデータ転送速度でシリアル入力データストリームを受信するための信号入力部と、シリアル入力データストリームの立ち上がり信号端でオンし又データストリーム分離回路要素の第１信号出力部を介して、データ転送速度の半分の速度で第１シリアル出力データストリームを出力する第１エッジトリガ型フリップフロップと、シリアル入力データストリームの立ち下がり信号端でオンし又データストリーム分離回路要素の第２信号出力部を介して、データ転送速度の半分の速度で第２シリアル出力データストリームを出力する第２エッジトリガ型フリップフロップと、が含まれる。
【００３８】
図１に示すデータストリーム分離回路４には、ツリー構造で接続された複数のデータストリーム分離回路要素が含まれる。この場合、データストリーム分離回路構成要素は、完全に異なる設計品である。データストリーム分離回路４は、データ信号入力部３すなわち１つの好適な実施形態における立ち下がり及び立ち上がり信号端で発生するイベントや信号変化を、受信されたシリアルデータストリームのデータ転送速度より１６倍小さい低速データ転送速度で個別データストリームを出力する１６個の信号出力部５−１乃至５−１６に分散する。シリアル入力データストリームのデータ転送速度が１０ギガバイト／秒である場合、例えば、データストリーム分離回路４は、各信号出力部５において、１．２５ギガバイト／秒の低速データ転送速度で個別データストリームを出力する。この実施形態において、データストリーム分離回路４は、カスケード状に前後に接続された４つの分離段を有し、データ転送速度は、各分離段で半減される。この場合、信号変化又はイベントの最大標準は、４つの分離段を有するデータストリーム分離回路からデータストリーム分離回路４の各データ出力部５−１、５−Ｎにおいて、１６個のものに低下する。
【００３９】
個別データストリームは、非同期的にクロック制御された下流のレジスタアレイ８においてバッファに記憶される。非同期的にクロック制御された第１レジスタアレイは、遅延回路１２において信号出力部１１−１乃至１１−Ｎから回線１−１乃至１０−Ｎを介して、遅延された基準クロック信号を受信するためのクロック入力部９−１，９−Ｎを有する。
【００４０】
また、図１に示すように、データ受信回路４は、基準クロック信号であって、そのクロック周波数が信号回線６−１乃至６−Ｎ上の個別データストリームのデータ転送速度に対応する前記基準クロック信号を生成するための基準クロック信号生成回路１３を含む。基準クロック信号生成回路１３は、生成された基準クロック信号をクロック信号回線１４、１５、１６を介して遅延回路１２と、同期的にクロック制御された第２レジスタアレイ１７と、同期的にクロック制御された論理回路１８と、に出力する。
【００４１】
（データストリーム分離回路４の下流側で接続される）非同期的にクロック制御された第１レジスタアレイ８には、複数のレジスタバンクが含まれており、第１レジスタアレイ８における各レジスタバンクは、信号入力部７−１乃至７−Ｎに印加される対応した個別データストリームによってクロック制御され、個別データストリームの信号変化の時間をバッファに記憶するために、遅延回路１２から信号回線１０−１乃至１０−Ｎを介して、遅延された基準クロック信号を読み込む。遅延回路１２によって非同期的にクロック制御された第１レジスタアレイ８におけるレジスタバンクは、データ出力部１９−１乃至１９−Ｎ及びデータ回線２０−１乃至２０−Ｎを介して、同期的にクロック制御された第２レジスタアレイ１７の信号入力部２１−１乃至２１−Ｎであって、同期的にクロック制御された第２レジスタアレイ１７内の対応するレジスタバンクに接続された前記信号入力部２１−１乃至２１−Ｎに接続される。同期的にクロック制御された第２レジスタアレイ１７の各レジスタバンクは、基準クロック信号生成回路１３により生成された基準クロック信号によって同期的にクロック制御される。第１レジスタアレイ８においてデータ回線２０を介して接続された対応するレジスタバンクのレジスタ内容は、読み込まれて第２レジスタアレイ１７におけるレジスタバンクでバッファに記憶される。同期的にクロック制御された第２レジスタアレイ１７は、データ回線２３−１乃至２３−Ｎを介して、下流の同期的にクロック制御された論理回路１８のデータ入力部２４−１乃至２４−Ｎに接続されるデータ回線２２−１乃至２２−Ｎを有する。同期的にクロック制御された論理回路１８は、本発明によるデータ受信回路のデータ入力部１において、シリアル入力データストリームを再構成するために第２レジスタアレイ１７においてバッファに記憶されたレジスタ内容を評価し、再構成されたデータストリームを低速データ転送速度でデータ出力部２５−１乃至２５−Ｎを介して出力し、更にデータ処理を行う。
【００４２】
図２は、本発明によるデータ受信回路の好適な実施形態の回路設計を詳細に示す。図２に示す例において、説明を簡単にするために、データストリーム分離回路４は、２つの分離段と４つの信号出力部５のみを有する。データストリーム分離回路４は、信号入力部１に印加される原シリアル入力データストリームにおけるデータ転送速度の４分の１の速度で４つの個別データストリームを出力する。非同期的にクロック制御された第１レジスタアレイ８は、複数のレジスタバンク２６−１乃至２６−４を含み、第１レジスタアレイ８の各レジスタバンク２６は、回線６−１乃至６−４上の対応する個別データストリームにより非同期的にクロック制御される。個別データストリームにおける信号変化をバッファに記憶するために、第１レジスタアレイ８の各レジスタバンク２６は、遅延回路１１の信号出力部１０−１乃至１０−Ｍから、遅延された基準クロック信号を読み込む。遅延回路１２は、複数の直列接続の遅延要素２７−１乃至２７−Ｍから構成された遅延素子系列２７を含む。基準クロック信号生成回路１３によって生成された基準クロック信号は、遅延素子系列２７の第１遅延要素２７−１に印加される。各遅延要素２７−ｉは、非同期的にクロック制御された第１レジスタアレイ８に回線１０−ｉを介して、遅延された基準クロック信号を出力する。この場合、遅延素子系列２７における遅延要素２７−ｉの数は、基準クロック信号のクロック周期Ｔｒｅｆと遅延要素２７−ｉの信号伝播時間との間の比に対応する。
【００４３】
例えば、シリアル入力データストリームのデータ転送速度ｒＥが１０ギガバイト／秒の場合であって、且つ図２に示すように、データストリーム分離回路４が２つの分離段ｋ＝２で実現されている場合、データストリーム分離回路４上の２ｋの個別データストリームすなわち４つの個別データストリームは、非同期的にクロック制御された第１レジスタアレイ８に出力される。データストリーム分離回路４は、２つの分離段において、データ転送速度を４分の１にする。基準クロック信号生成回路１３によって生成された基準クロック信号は、個別データストリームのデータ転送速度に対応するクロック周波数Ｔｒｅｆを有する。すなわち、図２に示す例において、基準クロック信号生成回路１３は、２．５ギガヘルツの基準クロックを生成する。遅延素子系列２７の遅延要素２７−ｉは、シリアル入力データストリームにおける受信データビットの期間以下である個々の信号伝播時間を各々有する。遅延要素２７−ｉの信号伝播時間は、シリアル入力データストリームにおける受信データビットの期間の４分の１になるように選択することが好ましい。個別データストリーム用のデータ転送速度が２．５ギガバイト／秒の場合、基準クロック周期の期間は４００ピコ秒である。遅延要素は、例えば、信号伝播時間又は遅延要素すなわちバッファの遅延が約２５ピコ秒の状態で、ＣＭＯＳ技術を用いて製造されたインバータであることが好ましい。遅延要素の数Ｍは、図示した例の基準クロック信号Ｔｒｅｆのクロック周期すなわち４００ピコ秒と、用いた遅延要素の信号伝播時間すなわち２５ピコ秒との比から計算される。図２に示す例において、直列接続の遅延要素の数は、Ｍ４００ピコ秒／２５ピコ秒＝１６である。図２に示す例においては、説明図を簡単にするために、８つの遅延要素のみを示す。
【００４４】
遅延回路１２は、最終遅延要素２７−Ｍからの遅延された基準クロック信号と、第１遅延要素２７−１の入力部に印加される基準クロック信号との間における位相結合を行う。遅延回路１２は、ＤＬＬ（遅延ロックループ）回路の形態であり、また、位相検出器２８ａを有し、位相検出器２８ａの第１入力部２９は、最終遅延要素２７−Ｍの信号出力部１１−Ｍ用の回線３０を介して接続されており、また、位相検出器２８ａの第２入力部３１は、回線３２を介して第１遅延要素２７−１の信号入力部１１−０に接続されている。位相検出器２８は、回線３４を介してループフィルタ３６用の回線３５に接続された出力部３３を有する。ループフィルタ３６は、遅延素子系列２７の期間を制御するために、制御信号出力部３７を用いて、回線３８を介して、制御信号を遅延素子系列２７に出力する。遅延素子系列２７の遅延要素２７−ｉは、回線３８を介して起動される。遅延素子系列２７には、何らかの時間遅延でそれぞれの入力信号をそれぞれの出力部に転送する一連のバッファすなわちインバータ回路が含まれる。この場合、個々のインバータの時間遅延は、前述の製造技術により許される程度に短く配分してある。１２０ｎｍＣＭＯＳ技術の場合、インバータ要素の最小遅延時間は、約２５ピコ秒である。この場合、遅延要素の時間遅延は、シリアル入力データストリームにおけるビットの期間以下である。遅延要素２７−ｉの時間遅延は、受信されたシリアル入力データストリームにおけるデータビットの期間未満であるため、受信されたシリアルデータストリームは、実効的に過剰サンプリングされ、このことによって、本発明によるデータ受信回路の誤り率は大幅に低減される。
【００４５】
遅延素子系列２７には、基準クロック信号生成回路１３によって生成された基準クロック信号が供給され、この基準クロック信号の周波数は、個別データストリームの低速データ転送速度に対応する。
【００４６】
遅延素子系列２７は、ある程度、本発明によるデータ受信回路のクロックを代表する。基準クロック信号は、遅延素子系列２７のＭ個の信号出力部に影響を与えない。基準クロック信号は、２５ピコ秒毎に、遅延回路１２の次の信号出力部１１−ｉ＋１に進んでいる。基準クロック周期内のいずれかの瞬間において、遅延素子系列２７の信号出力部１１−ｉが、同期的にクロック制御された第１レジスタアレイ８のレジスタバンク２６に全て読み込まれた場合、バッファに記憶されたデータから後で読み込み動作の厳密な時間を再構成することが可能である。
【００４７】
図２に示す例において、非同期的にクロック制御されたレジスタアレイ８には、４つのレジスタバンク２６−１乃至２６−４が含まれており、各レジスタバンク２６は、個別データストリームによって回線６−１乃至６−４を介して非同期的にクロック制御され、個別データストリームの信号変化をバッファに記憶するために、信号回線１０―１乃至１０−Ｍ上にある遅延された基準クロック信号を遅延素子系列２７から読み込む。
【００４８】
非同期的にクロック制御された第１レジスタアレイにおける各レジスタバンク２６−１乃至２６−４（図２に示す）には、対応する個別データストリームの立ち上がり信号端をバッファに記憶するための第１レジスタと、対応する個別データストリームの立ち下がり信号端をバッファに記憶するための第２レジスタと、が含まれる。この場合、各レジスタは、Ｍ個のＤ型フリップフロップから構成される。レジスタバンク２６にある第１レジスタにおけるＤ型フリップフロップのクロック入力部すなわち左側の欄にあるＤ型フリップフロップは、反転無しで個別データストリームを受信し、一方、第２レジスタにおけるＤ型フリップフロップのクロック入力部すなわち右側の欄においては、反転した形態でデータストリームが受信される。従って、第１レジスタのＤ型フリップフロップは、個別データストリームの立ち上がり信号端でオンし、一方、第２レジスタのＤ型フリップフロップは、立ち下がり信号端でオンする。第１レジスタは、個別データストリームの立ち上がり信号端に反応し、対応するレジスタバンク２６の第２レジスタは、立ち下がり信号端に反応する。データストリーム分離回路４の信号出力部５の１つにおいて信号変化があって、この信号変化がデータ受信回路の信号入力部１におけるシリアル入力データストリームの信号変化によって生じた場合、このイベントすなわち信号変化の時間は、遅延素子系列２７の信号出力部１１−ｉを読み込むことによって、明確に求められ又記録される。データストリーム分離回路４は、その信号出力部５の１つが低速データ転送クロック速度で２つ以上の信号変化すなわちイベントを生成し得ないことを保証することから、第１レジスタアレイ８における非同期的にクロック制御されたレジスタバンク２６は、容易に同期化し得る。
【００４９】
非同期的にクロック制御された第１レジスタアレイ８内にあるレジスタバンク２６におけるＤ型フリップフロップのデータ出力部は、データバス２０を介して、Ｄ型フリップフロップのデータ入力部と、同期的にクロック制御された第２レジスタアレイ１７内にある対応するレジスタバンク２８とに転送される。第２レジスタアレイ１７内にあるレジスタバンク２８の数は、第１レジスタアレイ８内にあるレジスタバンク２６の数に対応する。レジスタバンク２８内にあるＤ型フリップフロップの数は、レジスタバンク２６内にあるＤ型フリップフロップの数に対応しており、従って、遅延素子系列２７における遅延要素の数Ｍに対応する。第２レジスタアレイ１７内にある各レジスタバンク２８は、その一部として、２つのレジスタから構成される。第２レジスタアレイ１７内にあるＤ型フリップフロップ全てのクロック入力部は、基準クロック信号生成回路１３から基準クロック回線１５を介して基準クロック信号でクロック制御される。基準クロック信号の立ち上がり信号端において、同期的にクロック制御されたレジスタアレイ１７のレジスタは、データバス２０を介して、第１レジスタアレイ８の対応するレジスタバンク２６にあるその２つのレジスタのレジスタ内容を読み込む。同期的にクロック制御された第２レジスタアレイ１７におけるレジスタバンク２８にある第１レジスタのＤ型フリップフロップのデータ入力部は、第１レジスタにあるＤ型フリップフロップのデータ出力部と、非同期的にクロック制御された第１レジスタアレイ８の対応するレジスタバンク２６とに接続されている。同期的にクロック制御された第２レジスタアレイ１７におけるレジスタバンク２８にある第２レジスタのＤ型フリップフロップのデータ入力部は、非同期的にクロック制御された第１レジスタアレイ８の対応するレジスタバンク２６を有する第２レジスタにあるＤ型フリップフロップのデータ出力部に接続されている。同期的にクロック制御された第２レジスタアレイ１７におけるレジスタバンク２８にあるＤ型フリップフロップのデータ出力部は、データバス４０を介して、同期的にクロック制御された論理回路１８に接続されている。同期的にクロック制御された論理回路１８は、信号入力部１に印加されるシリアル入力データストリームを再構成するために、第２レジスタアレイ１７にバッファに記憶されたレジスタ内容を評価する。
【００５０】
基準クロック信号生成回路１３は、様々な方法で実現し得る。第１実施形態において、基準クロック信号生成回路１３は、個別データストリームのデータ転送速度に対応する低周波数で発振する、つまり、一例として図に示す例では２．５ＧＨｚで発振する低周波発振器を有する。
【００５１】
他の実施形態において、基準クロック信号生成回路１３には、高周波数で発振する高周波発振器と、その高周波数を個別データストリームのデータ転送速度に対応する低周波数に分割する周波数分割器とが含まれる。
【００５２】
図２に示す好適な実施形態において、基準クロック信号は、受信されたデータから回復される。このことによって、受信データ用のデータ転送クロックと基準クロック信号用の基準クロックとの間における位相の関係が固定化される。
【００５３】
シリアル入力データストリームにおけるＭ個のビットで起こる信号端すなわちイベントの数は、データレコードに依存して、０からＭの間である。論理回路１８は、信号端の数を求め、又次の公称位置に対するそこでの相対的な食い違いを判断する。この場合、その公称位置は、受信されたデータ信号の位相と基準クロック信号の位相が一致した場合、データ受信回路の入力部１における信号変化時遅延を伴い基準クロック信号が到着する遅延素子系列２７の出力部１１−ｉである。遅延要素２７−ｉの信号伝播時間がデータビット周期の４分の１である場合、データストリームにおいて信号端の時間的位置に対しては４つの可能性がある。これらの可能性の１つは、公称位置に対応する。遅延素子系列におけるＭ個の利用可能な公称位置は、３つの位置を各々有し、これらの位置において信号端が発生する位置は、本発明によるデータ受信回路の信号入力部へ、信号干渉の結果として、信号端が早く到着し過ぎたり又は遅く到着し過ぎたりした場合のみ、又は、受信クロックと基準信号クロックとの間における位相差が存在する場合である。
【００５４】
位相差計算ユニットは、好適には、値＋１で公称位置の前にある位置を重み付けし、値−１で公称位置の後にある位置を重み付けする。２つの公称位置のちょうど間にある位置は、それらの位置の前にある公称位置又はそれらの位置の後にある公称位置と均一に関連付けられ、重み＋２又は重み−２のいずれかで重み付けされる。このようにして決定された値は、個々の信号端に対して合計されて、２＋ｌｄＭビット数（暫定解像度２ビットのＭ個の発生し得る信号端）となり、発生する信号端の数に渡って平均される。このように、位相差計算ユニットは、実際に存在する位相差の推定値を計算する。計算された位相差の値は、回線４１を介して論理回路１８によってデジタルフィルタ４２に出力され、ここで、この値は、それを安定化するために、デジタルフィルタ処理を受ける。フィルタ４２からのデジタル出力値は、回線４３を介してデジタル／アナログ変換器４４に出力され、そこで、この値はアナログ制御電圧に変換される。アナログ制御電圧は、制御回線４５を介して電圧制御式発振器４６に出力され、電圧制御式発振器４６の発信は、この制御電圧の変化に従って、速くなったり又は遅くなったりする。発振器４６が出力する発振器信号は、回線４７を介して、周波数分割器４８に出力され、周波数分割器４８は、周波数分割により所望の基準クロック信号を生成する。
【００５５】
第２レジスタアレイ１７から読み込まれるデータは、シリアル入力データストリームを再構成するために、同期的にクロック制御された論理回路１８によって評価される。この場合、データは、複数のステップでデジタル的に再構成される。まず、論理回路１８は、データストリーム分離回路４のどの出力部５−ｉで信号変化が発生したか判断する。一例として、このことは、先行クロック周期におけるレジスタバンクのレジスタ内容の比較によって行なわれる。次に、対象となっているレジスタバンクに記憶された時間が評価される。この時間は、対象となっているレジスタバンクに記憶された信号イメージによって、遅延回路１２における全ての信号出力部１１に対して逐一特徴付けられる。このレジスタバンクのレジスタは、データ入力部で検出された信号端が立ち上がり信号端か立ち下がり信号端であるか規定する。このようにして、論理回路１８は、立ち上がり信号端又は立ち下がり信号端がシリアル入力データストリームにおいて発生した時間を明確にする。この信号端符号化情報は、同期的にクロック制御された論理回路１８によって、レベル符号化信号の形態に変換し直すことが好ましい。１つの好適な実施形態において、論理回路１８は、回線１０を介して遅延素子系列２７の信号出力部１１から出力される遅延された基準クロック信号の温度計符号化を行うための温度計符号化回路を有する。温度計符号化は、遅延素子系列のＭ個の出力を圧縮するために行なわれる。このように変換し直すことは、論理回路１８により、バッファに記憶された各立ち上がり信号端と次の立ち下がり信号端との間にロジック・ハイのデータビットを挿入することによって、また、立ち下がり信号端と次の立ち上がり信号端との間にロジック・ローのデータビットを挿入することによって行なわれる。
【００５６】
１つの他の実施形態において、論理回路１８は、シリアル入力データストリームを再構成するために、信号回線４０を介して受信された、第２レジスタアレイ１７におけるレジスタのレジスタ内容の排他的論理和をとり、また、Ｍ個の信号出力部を用いて、再構成されたデータ信号ストリームを低速データ転送速度で出力し、更にデータ処理を行う。
【００５７】
図２は、本発明によるデータ受信回路の好適な実施形態を示す。他の実施形態において、ＤＬＬ回路１２の代わりに、多位相発振器、特に、リング発振器が用いられるが、その設計によって、互いに対してシフトされた複数のクロック信号が出力される。時間的にシフトされた基準クロック信号を増やす場合、時間的にシフトされた新たなクロック信号を位相補間回路によって生成することが好ましい。
【図面の簡単な説明】
【図１】高速のデータ転送速度でシリアル入力データストリームを受信するための本発明によるデータ受信回路を示すブロック図。
【図２】高速のデータ転送速度でシリアル入力データストリームを受信するための本発明によるデータ受信回路の好適な実施形態を示す図。
【符号の説明】
１…データ入力部、２…回線、３…信号入力部、４…データストリーム分離回路、５…データ出力部、６…データ回線、７…データ入力部、８…非同期的にクロック制御されたレジスタアレイ、９…入力部、１０…回線、１１…信号出力部、１２…遅延回路、１３…基準信号生成回路、１４…クロック回線、１５…クロック回線、１６…クロック回線、１７…同期的にクロック制御されたレジスタアレイ、１８…論理回路、１９…データ出力部、２０…データ回線、２１…データ入力部、２２…データ出力部、２３…データ回線、２４…信号入力部、２５…データ出力部、２６…レジスタバンク、２７…遅延要素、２８…レジスタバンク、２８ａ…位相検出器、２９…信号入力部、３０…回線、３１…信号入力部、３２…回線、３３…出力部、３４…回線、３５…入力部、３６…デジタルループフィルタ、３７…出力部、３８…制御回線、３９…データ回線、４０…回線、４１…回線、４２…デジタルフィルタ、４３…回線、４４…デジタル／アナログ変換器、４５…回線、４６…電圧制御式発振器、４７…回線、４８…周波数分割器。

Claims (27)

1. 高速のデータ転送速度でシリアル入力データストリームを受信するためのデータ受信回路であって、
   （ａ）低速のデータ転送速度で前記シリアル入力データストリームを複数の個別データストリームに分離するためのデータストリーム分離回路（４）と、
   （ｂ）基準クロック信号を生成するための基準クロック信号生成回路（１３）であって、前記基準クロック信号のクロック周波数が前記個別データストリームのデータ転送速度に対応する前記基準クロック信号生成回路（１３）と、
   （ｃ）複数の直列接続された遅延要素から構成された遅延素子系列（２７）を有する遅延回路（１２）であって、前記遅延素子系列（２７）における第１遅延要素（２７−１）は、前記生成された基準クロック信号を受信し、各遅延要素は、前記遅延回路（１２）における信号出力部（１１）を介して、遅延された基準クロック信号を出力する前記遅延回路（１２）と、
   （ｄ）複数のレジスタバンク（２６）を含む非同期的にクロック制御された第１レジスタアレイ（８）であって、前記第１レジスタアレイ（８）における各レジスタバンク（２６）は、対応する個別データストリームによって非同期的にクロック制御され、また、前記個別データストリームでの信号変化をバッファ記憶するために、前記遅延された基準クロック信号を前記遅延回路（１２）から読み込む前記第１レジスタアレイ（８）と、
   （ｅ）複数のレジスタバンク（２８）を含む同期的にクロック制御された第２レジスタアレイ（１７）であって、前記第２レジスタアレイ（１７）における各レジスタバンク（２８）は、前記基準クロック信号によって同期的にクロック制御され、また、前記第１レジスタアレイ（８）の対応するレジスタバンク（２６）のレジスタ内容を読み込んでバッファに記憶する前記第２レジスタアレイ（１７）と、
   （ｆ）前記シリアル入力データストリームを再構成するために、前記第２レジスタアレイ（１７）においてバッファに記憶された前記レジスタ内容を評価する同期的にクロック制御された論理回路（１８）と、が含まれることを特徴とするデータ受信回路。
2. 請求項１に記載のデータ受信回路であって、
   非同期的にクロック制御された第１レジスタアレイ（８）の各レジスタバンク（２６）は、前記対応する個別データストリームの立ち上がり信号端をバッファに記憶するための第１レジスタと、前記対応する個別データストリームの立ち下がり信号端をバッファに記憶するための第２レジスタとを有することを特徴とするデータ受信回路。
3. 請求項２に記載のデータ受信回路であって、
   同期的にクロック制御された第２レジスタアレイ（１７）の各レジスタバンク（２８）は、前記基準クロック信号の立ち上がり信号端において前記第１レジスタアレイ（８）内にある前記対応するレジスタバンク（２６）における２つのレジスタのレジスタ内容を読み込む２つのレジスタを有することを特徴とするデータ受信回路。
4. 請求項１乃至３のいずれか１つに記載のデータ受信回路であって、
   前記第１レジスタアレイ（８）及び前記第２レジスタアレイ（１７）における前記レジスタは、各々がクロック入力部、データ入力部、及びデータ出力部を有する複数のエッジトリガＤ型フリップフロップを含むことを特徴とするデータ受信回路。
5. 請求項４に記載のデータ受信回路であって、
   前記第１レジスタアレイ（８）及び前記第２レジスタアレイ（１７）における前記レジスタのエッジトリガＤ型フリップフロップの数は、遅延素子系列（２７）における直列接続の遅延要素（２７−ｉ）の数（Ｍ）に等しいことを特徴とするデータ受信回路。
6. 請求項４又は５に記載のデータ受信回路であって、
   前記非同期的にクロック制御された第１レジスタアレイ（８）内にある前記全てのレジスタバンク（２６）における前記第１レジスタの前記Ｄ型フリップフロップの前記クロック入力部は、データストリーム分離回路（４）によって出力された個別データストリームを受信することを特徴とするデータ受信回路。
7. 請求項４乃至６のいずれか１つに記載のデータ受信回路であって、
   前記非同期的にクロック制御された第１レジスタアレイ（８）内にある前記全てのレジスタバンク（２６）における前記第２レジスタの前記Ｄ型フリップフロップの前記クロック入力部は、データストリーム分離回路（４）によって出力された個別データストリームを反転した形態で受信することを特徴とするデータ受信回路。
8. 請求項４乃至７のいずれか１つに記載のデータ受信回路であって、
   前記非同期的にクロック制御された第１レジスタアレイ（８）にあるレジスタバンク（２６）における前記第１レジスタと前記第２レジスタの前記Ｄ型フリップフロップの前記データ入力部は、前記遅延素子系列（２７）の対応する信号出力部（１１）に接続されていることを特徴とするデータ受信回路。
9. 請求項４乃至８のいずれか１つに記載のデータ受信回路であって、
   前記同期的にクロック制御された第２レジスタアレイ（１７）内にある全てのレジスタバンク（２８）における前記レジスタの前記Ｄ型フリップフロップの前記クロック入力部は、前記生成された基準クロック信号を受信することを特徴とするデータ受信回路。
10. 請求項４乃至９のいずれか１つに記載のデータ受信回路であって、
    前記同期的にクロック制御された第２レジスタアレイ（１７）におけるレジスタバンク（２８）にある前記第１レジスタの前記Ｄ型フリップフロップの前記データ入力部は、前記非同期的にクロック制御された第１レジスタアレイ（８）における対応するレジスタバンク（２６）にある前記第１レジスタの前記Ｄ型フリップフロップのデータ出力部に接続されていることを特徴とするデータ受信回路。
11. 請求項４乃至９のいずれか１つに記載のデータ受信回路であって、
    前記同期的にクロック制御された第２レジスタアレイ（１７）におけるレジスタバンク（２８）にある前記第２レジスタの前記Ｄ型フリップフロップの前記データ入力部は、前記非同期的にクロック制御された第１レジスタアレイ（８）における対応するレジスタバンク（２６）にある前記第２レジスタの前記Ｄ型フリップフロップのデータ出力部に接続されていることを特徴とするデータ受信回路。
12. 請求項４乃至１１のいずれか１つに記載のデータ受信回路であって、
    前記同期的にクロック制御された第２レジスタアレイ（１７）における前記レジスタバンク（２８）の前記Ｄ型フリップフロップの前記データ出力部は、前記論理回路（１８）に接続されていることを特徴とするデータ受信回路。
13. 請求項１乃至１２のいずれか１つに記載のデータ受信回路であって、
    前記データストリーム分離回路（４）は、複数の分離段においてカスケード状に接続されたデータストリーム分離回路要素を含み、前記シリアル入力データストリームのデータ転送速度は分離段毎に半減されることを特徴とするデータ受信回路。
14. 請求項１乃至１３のいずれか１つに記載のデータ受信回路であって、
    個別データストリームの数は、分離段の数がｋである場合、２^ｋであることを特徴とするデータ受信回路。
15. 請求項１乃至１４のいずれか１つに記載のデータ受信回路であって、
    前記遅延素子系列（２７）は、信号伝播時間が調整可能な複数の直列接続のインバータを含むことを特徴とするデータ受信回路。
16. 請求項１乃至１５のいずれか１つに記載のデータ受信回路であって、
    直列接続の遅延要素（２７−ｉ）の数は、前記基準クロック信号のクロック周期と遅延要素（２７−ｉ）の信号伝播時間との間の比に等しいことを特徴とするデータ受信回路。
17. 請求項１乃至１６のいずれか１つに記載のデータ受信回路であって、
    遅延要素（２７−ｉ）の前記信号伝播時間は、前記シリアル入力データストリームの受信データビットの期間以下であることを特徴とするデータ受信回路。
18. 請求項１乃至１７のいずれか１つに記載のデータ受信回路であって、
    遅延要素（２７−ｉ）の前記信号伝播時間は、前記シリアル入力データストリームにおける受信データビット期間の４分の１であることを特徴とするデータ受信回路。
19. 請求項１乃至１８のいずれか１つに記載のデータ受信回路であって、
    前記基準クロック信号生成回路（１３）は、前記個別データストリームのデータ転送速度に対応する低周波数で発振する低周波発振器を有することを特徴とするデータ受信回路。
20. 請求項１乃至１７のいずれか１つに記載のデータ受信回路であって、
    前記基準クロック信号生成回路（１３）は、高周波数で発振する高周波発振器と、前記高周波数を前記個別データストリームのデータ転送速度に対応する低周波数に分割する周波数分割器とを有することを特徴とするデータ受信回路。
21. 請求項１乃至２０のいずれか１つに記載のデータ受信回路であって、
    前記発振器は、電圧制御式発振器であることを特徴とするデータ受信回路。
22. 請求項１乃至２１のいずれか１つに記載のデータ受信回路であって、
    前記基準クロック生成回路（１３）によって生成される前記基準クロック信号は、前記受信シリアル入力データストリームに対して一定の位相差を有することを特徴とするデータ受信回路。
23. 請求項１乃至２２のいずれか１つに記載のデータ受信回路であって、
    前記基準クロック信号と前記シリアル入力データストリームとの間の位相差計算を行い、また、デジタル位相差信号を出力する位相差計算ユニットが設けられていることを特徴とするデータ受信回路。
24. 請求項２３に記載のデータ受信回路であって、
    前記デジタル位相差信号は、信号安定化のためにデジタルフィルタ（４２）によってフィルタ処理されることを特徴とするデータ受信回路。
25. 請求項２４に記載のデータ受信回路であって、
    前記フィルタ処理されたデジタル位相差信号は、デジタル／アナログ変換器（４４）によって、前記基準クロック信号生成回路（１３）において電圧制御式発振器（４６）用のアナログ発振器制御電圧に変換され、
    前記電圧制御式発振器（４６）は、前記基準クロック信号と前記シリアル入力データストリームとの間における位相差を最小限に抑えるために、前記印加された発振器制御電圧に基づき、変更された周波数で発振することを特徴とするデータ受信回路。
26. 請求項１乃至２５のいずれか１つに記載のデータ受信回路であって、
    前記データストリーム分離回路（４）は、４つの分離段においてカスケード状に接続されたデータストリーム分離回路要素を有し、
    前記遅延回路（１２）は、６４個の遅延要素（２７）を含み、
    前記第１レジスタアレイ（８）と前記第２レジスタアレイ（１７）は、１６個のレジスタバンクを含み、各レジスタバンクは、各々６４個のＤ型フリップフロップから構成される２つのレジスタを含む、ことを特徴とするデータ受信回路。
27. 請求項１乃至２６のいずれか１つに記載のデータ受信回路であって、
    遅延要素（２７−ｉ）の信号伝播時間は、約２５ピコ秒であることを特徴とするデータ受信回路。

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