JP3632344B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3632344B2 JP3632344B2 JP00010697A JP10697A JP3632344B2 JP 3632344 B2 JP3632344 B2 JP 3632344B2 JP 00010697 A JP00010697 A JP 00010697A JP 10697 A JP10697 A JP 10697A JP 3632344 B2 JP3632344 B2 JP 3632344B2
- Authority
- JP
- Japan
- Prior art keywords
- guard ring
- region
- main
- ring region
- distance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の属する技術分野】
本発明は、ガードリング構造を持つリーチスルー型の高耐圧の半導体装置に関する。
【0002】
【従来の技術】
従来技術として、2種類のガードリング構造を例示する。
第一の従来技術として図4に、それぞれ等間隔な4つのガードリング領域をもつ構造の断面図を示す。図4中、11はn+型の基板領域、5はn型のドリフト領域、10はp型の主領域である。基板領域11はカソード電極21と接続されていて、主領域10はアノード電極20と接続されている。1〜4はp型のガードリング領域で、図4中、左端の主領域10を囲むように、環状に配置されている。なお、図4では右側半分のみを示しているが、実際には主領域10の左側にも存在し、主領域10を囲んでいる。これらのガードリング領域1〜4は、どの電極とも接続されていない。
【0003】
これらの主領域10およびガードリング領域1〜4は、素子表面の所定の領域からp型の不純物を熱拡散させることで形成しているので、その断面構造の端部は図4に示すように丸くなっている。また、主領域10に近い内側のガードリング領域から、1は第一ガードリング領域、2は第二ガードリング領域、3は第三ガードリング領域そして4は第四ガードリング領域と呼ぶことにする。さらに、主領域10と第一ガードリング領域1との距離をL1とし、第一ガードリング領域1と第二ガードリング領域2との距離をL2とする。同様に、第二ガードリング領域2と第三ガードリング領域3との距離、第三ガードリング領域3と第四ガードリング領域4との距離をそれぞれ、L3およびL4とする。なお、図4では、4本のガードリング領域を示したが、本数は必要とする耐圧等によって決められる。ここでは、L1=L2=L3=L4であり、このような構造を以下、等間隔ガードリング構造と呼ぶことにする。また、6は層間絶縁膜である。
【0004】
第一の従来技術においては、p型の主領域10とn型のドリフト領域5の主接合部に逆バイアスが印加された場合、少なくともその主接合部でアバランシェ降伏が起こる電圧以下で、その主接合部から伸びた空乏層が基板領域に到達するようなリーチスルー型のガードリング構造について説明する。一例を示すと、例えば600V程度の耐圧を持たせるためには、ドリフト領域5の厚さは約50μm、不純物濃度は約1×1014/cm3である。
【0005】
まず、その機能について説明する。
アノード電極20は接地し、カソード電極21に正の電位を印加すると、p型の主領域10とn型のドリフト領域5の接合部に逆バイアスがかかり、高耐圧を得るために低不純物濃度で形成されているドリフト領域5には空乏層が広がる。主領域10とドリフト領域5の間に形成される接合面は、平坦な部分ばかりではなく、主領域10の端部では図4に示すように湾曲している。そのため、平面接合部よりも湾曲している接合部のほうが電界強度が高くなっている。よって、仮にガードリング領域が無い場合、主領域10の平坦な接合面で期待される降伏電圧より低い電圧で、主領域10端部の湾曲している接合部においてアバランシェ降伏が起こる。
【0006】
しかし、主領域10の端部の隣にp型のガードリング領域を配置すると、カソード電位が上昇して、主領域10から伸びた空乏層が隣接するp型のガードリング領域に伸びた時点で、主領域10の横方向の電界の上昇は緩和され、さらなるカソード電位の上昇と共に、そのガードリング領域から空乏層が伸び始める。こうして、ガードリング領域が存在すると、主領域10端部への電界集中を防ぐことができ、耐圧を向上させることができる。これがガードリング構造の機能である。
【0007】
このような等間隔ガードリング構造は設計が簡単であり、主領域10の接合面の電界強度の最大値よりも、第一ガードリング領域1の接合における電界強度の最大値は必ず低く、以後外側のガードリング領域における電界強度の最大値は内側のガードリング領域よりも低くなる。最外周のガードリング領域については例外であるが、これは必ずそうなるように本数を余分に設定するなどの工夫をしている。
【0008】
そして、主領域10と第一ガードリング領域1との距離L1を狭くするほど、主領域10の湾曲した接合部の電界強度は緩和されるため、主領域10における電界強度が最大となる領域は湾曲した接合部でも平坦な接合に近い領域へと移動する。よって、主領域10とドリフト領域5の接合部の耐圧はより高くなる。しかし、主領域10ならびに各ガードリング領域の距離をどこまでも狭めていけば、素子の耐圧は主領域10の平坦なpn接合面において期待される降伏電圧値に近づくかというとそうではない。あまりに近い距離となるガードリング構造では、アバランシェ降伏と同時に耐圧機能が失われてしまうことが実験で確認された。
【0009】
すなわち、等間隔ガードリング構造で、各距離L1〜L4が狭くなっていると、逆バイアス印加時の電界強度が最大となる領域は常に主領域10の端部に有るとはいえ、隣接する第一ガードリング領域1の接合面における電界強度の最大値も、主領域10における電界強度の最大値に近い値となっている。よって、アバランシェ降伏が生じると、主領域のみならず、同時に近くのガードリング領域でもアバランシェ降伏が生じる。このとき、p型のガードリング領域に流れ込んだ電流がn型のドリフト領域5を経て、接地されたp型の主領域10へと移動する間に、あたかもバイポーラトランジスタのベース二次降伏のような現象によって局所的に電流が集中するため、主接合の一部が破壊に至ると推察している。
【0010】
このことから、従来の等間隔ガードリング構造では、耐圧を向上させるために主領域10および各ガードリング領域間の距離を狭く設定しようとしても、狭くし過ぎると、耐圧構造の一部が破壊されてしまうという制限が生じるために、主領域10および各ガードリング領域間の距離を狭めて耐圧を向上するにも限界が生じていた。
【0011】
次に、図5は第二の従来技術を示す図である。これは「B.J.バリガ著、“MODERN POWER DEVICES” John Wiley & Sons, Inc.」に紹介されたガードリング構造の断面図であり、上記の文献の99頁に記載されたFig3.26をもとに描いたものである。図5中、番号34はp型のドリフト領域、30はn+型の主接合、31はn+型の第一ガードリング領域、32はn+型の第二ガードリング領域そして、33はn+型の第三ガードリング領域である。また、番号35は拡散窓を形成する絶縁膜である。なお、図中の破線は空乏層端を示している。
【0012】
この構造では、外側のガードリング領域ほど相互の距離が狭くなっており、また、ガードリング領域自身の幅も狭くなっている。このように構成すると、主接合30の端部の空乏層を図5に示すように横方向になだらかに広げる働きをする。外側のガードリング領域ほどガードリング領域自身の幅が狭くなっているが、これは外側のガードリング領域の下のドリフト領域34にできる空乏層幅が小さくなっているので、デバイスの周辺構造の面積を節約するために有効最小限の大きさに切り詰めている。このように設定すれば、主接合30に逆バイアスを印加していき、図5のように全てのガードリング領域に空乏層が形成されたとき、各ガードリング領域に均等に電位差が分配されることになり、理想的には全てのガードリング領域の端部で同時にアバランシェ降伏を起こすことができる、と記載されている。
【0013】
また、図5の構造は、主接合30から伸びた空乏層が図5中の破線に示されるようにドリフト領域34の主接合30が設けられた面と対向する裏面までは到達しない構造、いわゆるノンリーチスルー型の構成となっている。
【0014】
【発明が解決しようとする課題】
上記のように、第一の従来技術の等間隔のガードリング構造では、主領域の平坦部において期待される耐圧より、相当低い耐圧しか得られなかった。また、第二の従来技術はノンリーチスルー型であって本発明の対象とするリーチスルー型の高耐圧の半導体装置とは異なったものである。
【0015】
本発明は上記のような問題点に着目し、より耐圧の高いガードリング構造を提供することを目的としている。
【0016】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するような構成とする。
すなわち、請求項1に記載の発明においては、一導電型(例えばn型)で高濃度の半導体基体の一主面に接して、同一導電型(例えばn型)で層状のドリフト領域を有し、前記半導体基体の前記主面との接合面と対向する前記ドリフト領域の表面に、反対導電型(例えばp型)の主領域を有し、前記ドリフト領域の前記表面に、前記主領域を囲むように所定の距離を隔てて環状に設けられた反対導電型(例えばp型)の第一のガードリング領域と、前記第一のガードリング領域を囲むように所定の距離を隔てて環状に設けられた反対導電型(例えばp型)の第二のガードリング領域とを少なくとも有する。また、前記第一のガードリング領域の接合深さは前記主領域と前記ドリフト領域との間に形成される主接合面の接合深さと同じであり、前記主接合面に逆バイアスを印加するにつれて前記ドリフト領域に広がる空乏層が、前記主接合面でアバランシェ降伏が生じる前に、前記半導体基体の前記主面に到達すべく、前記ドリフト領域の不純物濃度と厚さは所定の範囲に設定されていて、さらに、前記主接合面にアバランシェ降伏条件まで逆バイアスが印加されたとき、少なくとも前記第一のガードリング領域並びに前記第二のガードリング領域の近傍では、前記層状の前記ドリフト領域の前記表面から前記半導体基体の前記主面との接合面に至るまでの領域が空乏化するように設定されていて、さらに、前記第一のガードリング領域と前記第二のガードリング領域との距離を、前記主領域と前記第一のガードリング領域との距離よりも小さな所定値であって、かつ、前記主接合面がアバランシェ降伏する条件において、前記第一のガードリング領域と前記ドリフト領域との間の接合面における電界強度の最大値が、前記主接合面における電界強度の最大値の85%以下となる範囲の距離に設定した構成とする。
【0017】
このような構成による作用について説明する。前記主接合は平坦部で接合している部分だけでなく、その端部において湾曲した接合部分が存在するため、平坦な接合部よりも湾曲している接合部の電界強度が高くなっているのである。しかし、前記主領域と前記第一のガードリング領域との距離が狭いほど、前記主接合の端部の湾曲した接合部の電界強度が緩和されるため、前記主接合における電界強度が最大となる領域は湾曲した接合部でも平坦な接合部に近い領域へと移り、平坦な接合において期待される耐圧に近づく。そして、本構成では、前記第一のガードリング領域と前記第二のガードリング領域との距離を、前記主領域と前記第一のガードリング領域との距離よりも狭く配置することによって、前記第一のガードリング領域の接合部における電界強度を緩和しており、特に前記第一のガードリング領域における電界強度の最大値が、前記主接合における電界強度の最大値の85%以下になるように配置しているので、前記第一のガードリング領域で降伏することはない。
【0018】
また、請求項2に記載の発明においては、請求項1に記載の半導体装置において、前記第二のガードリング領域のさらに外側に同様の構造のガードリング領域を少なくとも一つ設け、第二のガードリング領域とその外側のガードリング領域間の距離およびそれよりも外側のガードリング領域相互間の距離を、前記第一のガードリング領域と第二のガードリング領域との距離と等しいか若しくはそれ以上に設定している。
【0019】
後記発明の実施の形態で詳述するごとく、必要とする耐圧等に応じて、第二ガードリング領域のさらに外側に第三、第四、…のガードリング領域を設ける場合もあるが、その場合に、第二ガードリング領域と第三ガードリング領域との距離、および第三と第四、第四と第五など、さらに外側のガードリング領域相互間の距離を、第一のガードリング領域と第二のガードリング領域との距離と等しいか若しくはそれ以上に設定する。本発明においては、基本的には請求項1に記載するように、第一のガードリング領域とドリフト領域との間の接合面における電界強度の最大値が、主接合面における電界強度の最大値の85%以下となるように、第一のガードリング領域と第二のガードリング領域との距離を、主領域と第一のガードリング領域との距離よりも小さな所定値に設定すればよいのであるが、必要とする耐圧等に応じて第三以降のガードリング領域を設けた場合には、それら相互間の距離をそれぞれのガードリング領域における電界強度の最大値が第一ガードリング領域における電界強度の最大値と同等かそれ以下になるように適宜設定すればよい。そのためには上記のごとく外側のガードリング領域相互間の距離を、第一のガードリング領域と第二のガードリング領域との距離と等しいか若しくはそれ以上に設定すればよい。
【0020】
【発明の効果】
以上説明したように本発明によれば、例えば、高耐圧バイポーラトランジスタの周辺耐圧構造などにおいて、従来と同じ非常に低い不純物濃度のドリフト領域を利用した場合、より高い耐圧を確保することができる。もしくは、製品として同等の耐圧を持たせるためには、ドリフト領域の厚さをさらに小さくすることができるので、バイポーラトランジスタのオン抵抗を低減できる。また、主領域と第一のガードリング領域との距離をより狭く設定することができるため、従来に比べて耐圧構造領域の面積も節約できる、という効果が得られる。
【0021】
【発明の実施の形態】
以下、本発明について、図面に基づいて詳細に説明する。
図1は素子の基本構造を説明する断面図である。なお、この実施の形態では半導体をシリコンとして説明する。
図1中、11はn+型の基板領域、5はn型のドリフト領域、10はp型の主領域である。基板領域11はカソード電極21と接続されていて、主領域10はアノード電極20と接続されている。1〜4はp型のガードリング領域で、図1中、左端の主領域10を囲むように、環状に配置されている。なお、図1では右側半分のみを示しているが、実際には主領域10の左側にも存在し、主領域10を囲んでいる。これらのガードリング領域1〜4は、どの電極とも接続されていない。
【0022】
また、主領域10およびガードリング領域1〜4は、素子表面の所定の領域からp型の不純物を熱拡散させることで形成しているので、その断面構造の端部は図1に示すように丸くなっている。また、主領域10に近い内側のガードリング領域から、1は第一ガードリング領域、2は第二ガードリング領域、3は第三ガードリング領域そして4は第四ガードリング領域と呼ぶことにする。さらに、主領域10と第一ガードリング領域1との距離をL1とし、第一ガードリング領域1と第二ガードリング領域2との距離をL2とする。同様に、第二ガードリング領域2と第三ガードリング領域3との距離、第三ガードリング領域3と第四ガードリング領域4との距離をそれぞれL3およびL4とする。本図では、4本のガードリング領域を示したが、本発明の要点は2本目までのガードリング領域にあり、それ以上の本数については必要とする耐圧等によって決められる。また、6は層間絶縁膜である。
【0023】
本実施の形態は、p型の主領域10とn型のドリフト領域5の主接合部に逆バイアスが印加された場合、少なくともその主接合部でアバランシェ降伏が起こる電圧以下で、その主接合部から伸びた空乏層が基板領域に到達するようなリーチスルー型のガードリング構造となっている。例えば、600Vの耐圧を確保する構造であれば、ドリフト領域5の厚さは約50μm、不純物濃度は約1×1014/cm3である。また、主領域10ならびにガードリング領域1〜4は、所定の領域にボロンイオンを約5×1015/cm2注入し、さらに熱拡散によって接合深さがおよそ10μmとなるようにした。なお、各ガードリング領域自身の幅はおよそ接合深さ程度である。ちなみに、上記主領域10並びにドリフト領域5の構造条件においては、平坦なpn接合とした場合の耐圧は数値計算によれば約837Vである。
【0024】
まず、その機能について説明する。
アノード電極20は接地し、カソード電極21に正の電位を印加すると、p型の主領域10とn型のドリフト領域5の接合部に逆バイアスがかかり、高耐圧を得るために低不純物濃度で形成されているドリフト領域5には空乏層が広がる。そして、主領域10から伸びた空乏層が隣接するp型の第一ガードリング領域1に伸びた時点で主領域10の横方向の電界の上昇は緩和されるため、主領域10端部への電界集中を防ぐことができる。
【0025】
そして、主領域10と第一ガードリング領域1との距離L1を狭くするほど、主領域10の湾曲した接合部の電界強度は緩和されるため、主領域10における電界強度が最大となる領域は湾曲した接合部でも平坦な接合に近い領域へと移動する。よって、主領域10とドリフト領域5の接合部の耐圧はより高くなる。しかし、第一ガードリング領域1と第二ガードリング領域2との距離L2をL1と同じ距離に設定すると、アバランシェ降伏と同時にガードリング領域でもアバランシェ降伏が生じ、第一ガードリング領域1へ流れた電流が主領域10に到達するまでに、あたかもバイポーラトランジスタの二次降伏破壊現象と同じような現象によって、主領域10の主接合部の一部が耐圧機能を失ってしまう。
【0026】
本発明者は、試作実験と数値計算によって、主領域10の主接合がアバランシェ降伏する条件で、主領域10の主接合における電界強度の最大値E0に対する第一ガードリング領域1の接合部における電界強度の最大値E1の比k〔k=(E1/E0)×100%〕が85%以下になるようにすれば、第一ガードリング領域1でアバランシェ降伏が起こらないことをつきとめた。これ以上の電界強度比になると、第一ガードリング領域1は空乏層から発生する僅かの電荷の蓄積により、接地された主領域10と共にアバランシェ降伏に至る可能性がある。
【0027】
以下、従来の技術で紹介した図4に示すような等間隔ガードリング構造を例として詳しく説明する。まず、主領域10並びに各ガードリング領域間の距離に対する降伏電圧を調べるため、上記600V程度を得ることができるように、ドリフト領域5の厚さは約50μm、不純物濃度は約1×1014/cm3、さらには主領域10及び各ガードリング領域の接合深さXjは約10μmとして試作実験を行なった。なお、各ガードリング領域自身の幅は、接合深さ程度の10μmとしている。ちなみに、上記主領域10並びにドリフト領域5の構造条件においては、平坦なpn接合とした場合の耐圧は数値計算によれば約837Vである。なお、最外周のガードリングの電界強度をそれより内側のガードリングの電界強度より低く抑さえるため、ガードリング本数は十分な本数としている。また、上記構造条件でアバランシェ降伏した際の第一ガードリング領域1における電界強度比kを数値計算で求めた。
【0028】
図2は上記構造条件において、主領域10並びに各ガードリング領域間の距離Lに対する降伏電圧および第一ガードリング領域1における電界強度比kを示している。まず、横軸は主領域10並びに各ガードリング領域間の距離を示していて、各領域が接した場合を0としている。左側の縦軸は降伏電圧を示しており、右側の縦軸の電界強度比kとは、その降伏条件での主領域10の主接合における電界強度の最大値に対する第一ガードリング領域1の接合部における電界強度の最大値の比である。
【0029】
まず、主領域並びに各ガードリング間の距離Lを狭く設定していくと、図2中左側の縦軸に示す降伏電圧はほぼ直線的に上昇している。しかし、L=7μmにおいては、印加電圧が710Vにおいてアバランシェ降伏したと同時に、瞬時に耐圧機能が失われてしまったのである。
また、図2の左側の縦軸に示す前記電界強度比kは、主領域10並びに各ガードリング間の距離Lが狭くなるほど上昇していて、上記アバランシェ降伏と共に瞬時に耐圧機能が失われたL=7μmの条件では、その値が86%となっている。
【0030】
また、図3は主領域10及び各ガードリング領域の接合深さXjを変えた場合について、降伏電圧と第一ガードリング領域1の電界強度比の関係を示したグラフである。まず、図3中の横軸は降伏電圧を示しており、縦軸の電界強度比kとは、その降伏条件での主領域10の主接合における電界強度の最大値E0に対する第一ガードリング領域1の接合部における電界強度の最大値E1の比である。また、図3中のDは主領域及び各ガードリング領域の拡散窓間の距離を示している。すなわち、Dから横方向の接合深さの2倍を差し引いた距離が前記までのL1〜L4などに相当する。また、主領域及び各ガードリング領域の接合深さXjに関しては、7〜11μmの1μm刻みの深さとしている。
【0031】
図3中、例えば主領域及び各ガードリング領域の接合深さがXj=11μmの場合、主領域及び各ガードリング領域の拡散窓間の距離Dが24μmにおいて、降伏電圧が710Vで瞬時破壊が生じており、このときの電界強度比kは87%であった。また、主領域及び各ガードリング領域の接合深さがXj=7μmの場合、主領域及び各ガードリング領域の拡散窓間の距離Dが21μmにおいて降伏電圧は690Vとなり、この条件では瞬時破壊は起こっておらず、このときの電界強度比は85%であった。このようにして、接合深さXjを変更した場合においても、アバランシェ降伏と共に瞬時に耐圧機能が失われる条件が存在し、その条件は接合深さによらず第一ガードリング領域1における電界強度比kが85%を越えた場合であることがわかった。
【0032】
そこで、本実施例においては、より高い耐圧を得るために主領域10と第一ガードリングの間隔L1が狭くても、第一ガードリングで降伏が起こらない構造として、主領域10における電界強度の最大値に対して、第一ガードリング1における電界強度の最大値の比kが85%以下となるように、主領域10と第一ガードリングの間隔L1と、第一ガードリング1と第二ガードリング2の間隔L2との関係をL1>L2(L2≠0)とし、上記のように85%以下となる範囲の値に設定する。
【0033】
すなわち、本発明及び本実施の形態のように、アバランシェ降伏条件よりはるかに低い逆バイアスで空乏層が基板領域11との接合に到達する構造では、アバランシェ降伏条件における主領域10の電界強度の最大値E0は、主領域10と基板領域11との電位差と、主領域10と第一ガードリング領域1との距離L1の関数となっている。また、アバランシェ降伏条件における第一ガードリング領域1の電界強度の最大値E1は、第一ガードリング領域1と基板領域11との電位差と、第一ガードリング領域1と第二ガードリング領域2との距離L1の関数となっている。すなわち、第一ガードリング領域1と第二ガードリング領域2との距離L2をガードリング領域同士が接触しない範囲のしかるべき狭い値に設定し、主領域10と第一ガードリング領域1との距離をそれより広い値の範囲の中で数値計算を行ない、第一ガードリング領域1における電界強度比が85%以下になるように設定する。また、第三ガードリング領域3、第四ガードリング領域4さらにはそれより外側のガードリング領域の距離については、それぞれのガードリング領域における電界強度の最大値が第一ガードリング領域1における電界強度の最大値と同等かそれ以下になるように適宜設定する。
【0034】
このように設定することにより、例えば図4に示した従来技術の等間隔ガードリング構造においては、主領域10でのアバランシェ降伏と同時に第一ガードリング領域1でもアバランシェ降伏が起こって耐圧保持機能が失われていた印加電圧でも、本実施の形態においては、安全な耐圧機能を確保することができ、さらに高い耐圧が得られる。
【0035】
なお、上記の説明においては、ガードリング配置を変更することによって、より高い耐圧が得られるとしているが、例えば、一定の耐圧を得る場合は、ドリフト領域2の厚みが従来より小さくできるため、ドリフト領域2の抵抗を低減できる。
【0036】
ところで、前記図5に示した第二の従来技術は、主接合30と第一ガードリング領域31との距離(図1ではL1)よりも第一ガードリング領域31と第二ガードリング領域32との距離(図1ではL2)が短いという点で、一見、本発明と似かよってみえる。しかし、以下に説明するように、両者は基本的に異なっている。
【0037】
まず、図5に示した従来技術におけるガードリング構造は、アバランシェ降伏条件に近い逆バイアス時に、図5中の破線で示すように主接合30から伸びた空乏層はドリフト領域34の裏面まで到達しない。これに対して、図1に示した本発明の構造では、空乏層は逆バイアスが低い時点で基板領域11に到達し、その後は外側へ伸びることで、より外側のガードリング領域の電界強度を緩和する構造になっている。よって、主領域10並びに各ガードリング領域の電界状況は、第二の従来技術とは著しく異なっている。つまり、第二の従来技術と本発明では構成の前提条件が全く異なっており、L1>L2の点は同じでも、その作用は全く異なっている。
【0038】
また、図5のガードリング構造において、外側のガードリング領域ほど距離を狭くしている目的は、アバランシェ降伏時に各ガードリング領域に均等に電位を分配し、理想的には全てのガードリング領域で同時にアバランシェ降伏を起こさせるため、と前記文献には記載されている。これに対して、図1に示した本発明のガードリング構造では、主領域10のみでアバランシェ降伏を起こさせるために主領域10と第一ガードリング領域1との距離L1と、第一ガードリング領域1と第二ガードリング領域2との距離L2に限って、L1>L2という関係を設定しているもので、ガードリング領域に電位を均等に分配することは目的ではない。例えば、第二ガードリング領域2と第三ガードリング領域3との距離L3は第一ガードリング領域1と第二ガードリング領域2との距離L2と同等でよい。もしくは、さらにデバイスの周辺構造の面積を節約するために、第二ガードリング領域2と第三ガードリング領域3もしくはそれより外側のガードリング領域の電界強度の最大値を第一ガードリング領域における電界強度の最大値とほぼ同じ値とするように、第三ガードリング領域とそれより外側のガードリング領域については、外側ほど距離が広くなるように設定しても何ら構わない。
このように、図5に示した第二の従来例と図1の本発明とは、構成も違い、機能も著しく異なっている。
【図面の簡単な説明】
【図1】本発明の一実施の形態を示す断面図。
【図2】主領域並びに各ガードリング間の距離と降伏電圧及びその降伏電圧時の第一ガードリング領域における電界強度比の関係を示したグラフ。
【図3】主領域及び各ガードリング領域の接合深さを変えた場合について、降伏電圧とその降伏電圧での第一ガードリング領域の電界強度比の関係を示したグラフ。
【図4】第一の従来技術の断面図。
【図5】第二の従来技術の断面図。
【符号の説明】
1…第一ガードリング領域
2…第二ガードリング領域
3…第三ガードリング領域
4…第四ガードリング領域
5…ドリフト領域
6…層間絶縁膜
10…主領域
11…基板領域
20…アノード電極
21…カソード電極
30…主接合
31…第一ガードリング領域
32…第二ガードリング領域
33…第三ガードリング領域
34…ドリフト領域
35…絶縁膜
L1…主領域と第一ガードリングと領域との距離
L2…第一ガードリング領域と第二ガードリング領域との距離
L3…第二ガードリング領域と第三ガードリング領域との距離
L4…第三ガードリング領域と第四ガードリング領域との距離
D…主領域及び各ガードリング領域の拡散窓間の距離
Claims (2)
- 一導電型で高濃度の半導体基体の一主面に接して、同一導電型で層状のドリフト領域を有し、
前記半導体基体の前記主面との接合面と対向する前記ドリフト領域の表面に、反対導電型の主領域を有し、
前記ドリフト領域の前記表面に、前記主領域を囲むように所定の距離を隔てて環状に設けられた反対導電型の第一のガードリング領域と、前記第一のガードリング領域を囲むように所定の距離を隔てて環状に設けられた反対導電型の第二のガードリング領域とを少なくとも有し、前記第一のガードリング領域の接合深さは前記主領域と前記ドリフト領域との間に形成される主接合面の接合深さと同じであり、
前記主接合面に逆バイアスを印加するにつれて前記ドリフト領域に広がる空乏層が、前記主接合面でアバランシェ降伏が生じる前に、前記半導体基体の前記主面に到達すべく、前記ドリフト領域の不純物濃度と厚さは所定の範囲に設定されていて、
さらに、前記主接合面にアバランシェ降伏条件まで逆バイアスが印加されたとき、少なくとも前記第一のガードリング領域並びに前記第二のガードリング領域の近傍では、前記層状の前記ドリフト領域の前記表面から前記半導体基体の前記主面との接合面に至るまでの領域が空乏化するように設定されていて、
さらに、前記第一のガードリング領域と前記第二のガードリング領域との距離を、前記主領域と前記第一のガードリング領域との距離よりも小さな所定値であって、かつ、前記主接合面がアバランシェ降伏する条件において、前記第一のガードリング領域と前記ドリフト領域との間の接合面における電界強度の最大値が、前記主接合面における電界強度の最大値の85%以下となる範囲の距離に設定したことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第二のガードリング領域のさらに外側に同様の構造のガードリング領域を少なくとも一つ設け、第二のガードリング領域とその外側のガードリング領域間の距離およびそれよりも外側のガードリング領域相互間の距離を、前記第一のガードリング領域と第二のガードリング領域との距離と等しいか若しくはそれ以上に設定したことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00010697A JP3632344B2 (ja) | 1997-01-06 | 1997-01-06 | 半導体装置 |
| US09/003,463 US5994754A (en) | 1997-01-06 | 1998-01-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00010697A JP3632344B2 (ja) | 1997-01-06 | 1997-01-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200090A JPH10200090A (ja) | 1998-07-31 |
| JP3632344B2 true JP3632344B2 (ja) | 2005-03-23 |
Family
ID=11464842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00010697A Expired - Lifetime JP3632344B2 (ja) | 1997-01-06 | 1997-01-06 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5994754A (ja) |
| JP (1) | JP3632344B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000074130A1 (en) * | 1999-05-28 | 2000-12-07 | Advanced Power Devices, Inc. | Discrete schottky diode device with reduced leakage current |
| US7575921B2 (en) * | 1999-12-30 | 2009-08-18 | Vbi Technologies, L.L.C. | Spore-like cells and uses thereof |
| US7560275B2 (en) * | 1999-12-30 | 2009-07-14 | Vbi Technologies, L.L.C. | Compositions and methods for generating skin |
| US6642558B1 (en) * | 2000-03-20 | 2003-11-04 | Koninklijke Philips Electronics N.V. | Method and apparatus of terminating a high voltage solid state device |
| US20020151050A1 (en) * | 2000-10-30 | 2002-10-17 | Vacanti Charles A. | Isolation of spore-like cells from tissues exposed to extreme conditions |
| SE0004377D0 (sv) * | 2000-11-29 | 2000-11-29 | Abb Research Ltd | A semiconductor device and a method for production thereof |
| JP3708057B2 (ja) * | 2001-07-17 | 2005-10-19 | 株式会社東芝 | 高耐圧半導体装置 |
| JP3808755B2 (ja) * | 2001-11-07 | 2006-08-16 | 富士通株式会社 | Jitコンパイラを備えた仮想計算機 |
| US6747294B1 (en) * | 2002-09-25 | 2004-06-08 | Polarfab Llc | Guard ring structure for reducing crosstalk and latch-up in integrated circuits |
| US20050259368A1 (en) * | 2003-11-12 | 2005-11-24 | Ted Letavic | Method and apparatus of terminating a high voltage solid state device |
| EP1691413A1 (fr) * | 2005-02-11 | 2006-08-16 | Axalto SA | Composant électronique protégé contre les attaques. |
| JP2007109712A (ja) * | 2005-10-11 | 2007-04-26 | Shindengen Electric Mfg Co Ltd | トランジスタ、ダイオード |
| JP5554002B2 (ja) * | 2008-03-10 | 2014-07-23 | 株式会社ジーシー | 軟骨組織再生シートの作製方法 |
| EP2499240A1 (en) | 2009-11-12 | 2012-09-19 | Vbi Technologies, LLC | Subpopulations of spore-like cells and uses thereof |
| JP5558393B2 (ja) * | 2011-03-10 | 2014-07-23 | 株式会社東芝 | 半導体装置 |
| JP6063629B2 (ja) * | 2012-03-12 | 2017-01-18 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2014138048A (ja) | 2013-01-16 | 2014-07-28 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
| CN104981903B (zh) | 2013-03-14 | 2017-12-01 | 富士电机株式会社 | 半导体装置 |
| JP6496992B2 (ja) * | 2014-07-22 | 2019-04-10 | 富士電機株式会社 | 半導体装置 |
| EP3012870A1 (en) * | 2014-10-20 | 2016-04-27 | ABB Technology AG | Edge termination for high voltage semiconductor devices |
| JP2018078348A (ja) * | 2018-02-09 | 2018-05-17 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7697255B2 (ja) * | 2021-04-27 | 2025-06-24 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1358275A (en) * | 1972-04-25 | 1974-07-03 | Ferranti Ltd | Semiconductor devices |
| GB2131603B (en) * | 1982-12-03 | 1985-12-18 | Philips Electronic Associated | Semiconductor devices |
| FR2581252B1 (fr) * | 1985-04-26 | 1988-06-10 | Radiotechnique Compelec | Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation |
| JP2989113B2 (ja) * | 1995-02-20 | 1999-12-13 | ローム株式会社 | 半導体装置およびその製法 |
-
1997
- 1997-01-06 JP JP00010697A patent/JP3632344B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-05 US US09/003,463 patent/US5994754A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10200090A (ja) | 1998-07-31 |
| US5994754A (en) | 1999-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3632344B2 (ja) | 半導体装置 | |
| US11195908B2 (en) | Semiconductor device with carrier lifetime control | |
| US8809969B2 (en) | Semiconductor device | |
| JP5396756B2 (ja) | 半導体装置 | |
| JP3751463B2 (ja) | 高耐圧半導体素子 | |
| CN110556427B (zh) | 半导体器件及其结边缘区 | |
| US11133406B2 (en) | Semiconductor device | |
| US10204980B2 (en) | Semiconductor device and manufacturing method of the same | |
| JPH0434311B2 (ja) | ||
| JPH05226638A (ja) | 半導体装置 | |
| JP2000077682A (ja) | ショットキーダイオード | |
| WO2019158594A1 (en) | Bidirectional thyristor device | |
| JP2000150859A (ja) | ダイオード | |
| JP2012004466A (ja) | 半導体装置 | |
| JPH1140822A (ja) | 半導体装置 | |
| JP2019096732A (ja) | 半導体装置 | |
| US20160104614A1 (en) | Semiconductor Device and a Method of Manufacturing Same | |
| JP2005101254A (ja) | 双方向高耐圧プレーナ型半導体装置 | |
| JP3297087B2 (ja) | 高耐圧半導体装置 | |
| JP4264316B2 (ja) | 半導体装置とその製造方法 | |
| JP2000183366A (ja) | 半導体素子 | |
| JPH11307785A (ja) | 電力用半導体装置 | |
| JP7352151B2 (ja) | スイッチング素子 | |
| JP3103665B2 (ja) | 半導体装置 | |
| JP6658560B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041104 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041213 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120107 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130107 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |