JP3638486B2 - 半導体素子の実装方法及び金属ペースト - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子(チップ、ペレットまたはダイ等)の電極と、回路基板上の端子電極とを電気的に接続する方法に係り、特に接合用金属ペーストを用いたフェースダウンボンディング法による半導体素子の実装方法およびその方法に使用される金属ペーストに関する。
【0002】
【従来の技術】
従来、電子部品の接続端子と回路基板上の回路パターン端子との電気的接続には、はんだ付けが一般に利用されてきたが、近年、例えばICフラットパッケージ等の小型化と、接続端子の増加等により、接続端子間のいわゆるピッチ間隔が次第に狭くなり、従来のはんだ付け技術では対処することが次第に難しくなってきている。
【0003】
そこで、最近では、例えば、裸の素子と呼ばれている外装されていない能動、受動素子であるチップ(chip)、ペレット(pellet)、ダイ(die)等の半導体素子を回路基板上に電気的に接続しつつ実装する場合には、半導体素子の電極パッド上に予めはんだバンプを形成し、このはんだバンプを回路基板の端子電極に対向して下向きに配置し、高温に加熱して融着する、いわゆるフェイスダウンボンディング法が広く採用されている。このはんだバンプは、例えばCr(クロム)、Cu(銅)およびAu(金)からなる3層の金属薄膜(Under Bump Metals)の上に、レジストを用いて、はんだやめっき或いは蒸着によって一般に形成される。
【0004】
この実装方法は、接続後の機械的強度が強く、かつ半導体素子の電極と回路基板の端子電極との電気的接続を一括して行えることから有効な半導体素子の実装方法とされていた。
【0005】
【発明が解決しようとする課題】
しかしながら、上述した従来のはんだバンプを用いた半導体素子の実装方法においては、加熱溶融の際にはんだが広がって、互いに隣接するはんだバンプ(電極)同士がショートする危険性があり、微細化に対応しきれない場合があるといった問題があった。
【0006】
なお、金属超微粒子を有する金属ペーストでボールを形成し、このボールを前記はんだバンプの代わりに使用する方法も提案されている(特開平9−326416号公報等参照)。しかし、ここで使用されている金属超微粒子は、例えば、金属を真空中、若干のガスの存在下で蒸発させることによって気相中から金属のみから成る超微粒子を凝結させて、超微細な金属微粒子を得る方法で作製された金属単体の超微粒子であると考えられ、安定性、物性及びコストの面で問題があると考えられる。
【0007】
本発明は上記事情に鑑みて為されたもので、微細ピッチの電極への接続であっても隣の電極とショートする危険性がなく、安定性が高く、低コストで信頼性の高い電気接続を実現できる半導体素子の実装方法およびその方法に使用される金属ペーストを提供することを目的とする。
【0008】
【課題を解決するための手段】
請求項1に記載の発明は、平均粒径が1〜10nmの実質的に金属成分からなるコア部の周囲を、炭素数が5以上の有機物からなる被覆層で被覆した複合金属超微粒子を予め作製し、該複合金属超微粒子を溶媒に分散させて金属ペーストを調整する工程と、該金属ペーストを回路基板の端子電極上に付着させて主に複合金属超微粒子からなる金属ペーストボールを形成する工程と、該金属ペーストボール上にフェイスダウン法を用いて半導体素子の電極を接続する工程と、低温焼成により半導体素子と回路基板とを電気的に接続する工程とを有することを特徴とする半導体素子の実装方法である。
【0009】
この方法によれば、複合金属超微粒子は、液相中での化学的なプロセスにおいて作製することができるので、大がかりな真空装置を用いることなく、簡単な装置を用いて通常の大気雰囲気下において大量生産が可能であり、コストが安価である。しかも、周囲を有機化合物で被覆されているので、溶媒中における凝集性が小さいばかりでなく、安定していてハンドリングがしやすく、従って、複合金属超微粒子が均一に分散した金属ペーストを調整できるばかりでなく、工程管理が容易である。更に、粒径が均一であるので、低温焼成の際に、一定温度で全ての複合金属超粒子どうしが融着する。
【0011】
金属粒子の融点は粒径が小さくなると低下することが知られているが、その効果が現れはじめるのは20nm以下であり、10nm以下になるとその効果が顕著となる。従って、平均粒径が1〜10nmの実質的に金属成分からなるコア部は、該金属が持つ融点よりかなり低い温度で互いに溶融結合し、これによって、低温焼成が可能となる。また、コア金属と該コア金属を保護する保護皮膜としての役割を果たす被覆層とを強固にイオン結合させて、溶媒中における分散安定性を向上させ、しかも粒子としての性状安定性を高めることができる。
【0012】
請求項2に記載の発明は、前記コア部は、正に帯電したAg,AuまたはPb金属超微粒子で、前記被覆層は、有機性陰イオンであることを特徴とする請求項1記載の半導体素子の実装方法である。
請求項3に記載の発明は、前記金属ペーストには、0.1〜1μm程度の導電率が高い金属と樹脂分とが添加されていることを特徴とする請求項1または2記載の半導体素子の実装方法である。この導電率が高い金属としては、Ag,Au,PdまたはAl等が挙げられる。これにより、金属を介して高い導電率を確保して半導体素子実装の信頼性を高めることができる。
【0013】
請求項4に記載の発明は、前記低温焼成を200〜250℃の温度範囲で行うことを特徴とする請求項1乃至3のいずれかに記載の半導体素子の実装方法である。
請求項5に記載の発明は、平均粒径が1〜10nmの実質的に金属成分からなるコア部の周囲を、炭素数が5以上の有機物からなる被覆層で被覆した複合金属超微粒子を予め作製し、該複合金属超微粒子を溶媒に分散させて調整したことを特徴とする金属ペーストである。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
先ず、図1に示すように、実質的に金属成分からなるコア部10と、有機化合物からなる被覆層12とからなる複合金属超微粒子14を作製する。このような複合金属超微粒子14は、有機化合物からなる被覆層12により覆われているので安定であり、しかも溶媒中において凝集する傾向が小さい。
【0015】
この複合金属超微粒子14は、有機化合物と出発物質である金属塩、例えば炭酸塩・蟻酸塩・酢酸塩由来の金属成分から構成されており、その中心部が金属成分からなり、その周りをイオン性有機化合物が取り囲んでいる。この時、有機化合物と金属成分とは、その一部又は全部が化学的に結合した状態で一体化して存在しており、界面活性剤によりコーティングされることにより安定化された従来の超微粒子と異なり、安定性が高いとともに、より高い金属濃度においても安定である。
【0016】
複合金属超微粒子14のコア部10の平均粒径は1〜10nmとする。このように構成することにより、コア部10を構成する金属が持つ融点よりもかなり低い温度でコア部10を溶融させることができ、これによって、低温焼成が可能となる。
【0017】
この複合金属超微粒子14は、例えば非水系溶媒中で且つイオン性有機物の存在下で金属塩、例えば炭酸塩・蟻酸塩・酢酸塩をその分解還元温度以上でかつイオン性有機物の分解温度以下で加熱することによって製造することができる。金属成分としては、Ag,AuまたはPbが用いられ、イオン性の有機物としては炭素数5以上の脂肪酸およびアルキルベンゼンスルフォン酸、アルキルスルフォン酸が用いられる。
【0018】
加熱温度は、金属塩、例えば炭酸塩・蟻酸塩・酢酸塩の分解還元温度以上でかつイオン性有機物の分解温度以下であり、例えば酢酸銀の場合、分解開始温度が200℃あるので、200℃以上かつ上記のイオン性有機物が分解しない温度に保持すればよい。この場合、イオン性有機物が分解しにくいようにするために、加熱雰囲気は、不活性ガス雰囲気であることが好ましいが、非水溶剤の選択により、大気下においても加熱可能である。
【0019】
また、加熱するに際し、各種アルコール類を添加することもでき、反応を促進することが可能になる。アルコール類は、上記効果が得られる限り特に制限されず、例えばラウリルアルコール、グリセリン、エチレングリコール等が挙げられる。アルコール類の添加量は、用いるアルコールの種類等に応じて適宜定めることができるが、通常は重量部として金属塩100に対して5〜20程度、好ましくは5〜10とすれば良い。
【0020】
加熱が終了した後、公知の精製法により精製を行う。精製法は例えば遠心分離、膜精製、溶媒抽出等により行えば良い。
【0021】
例えば、有機アニオン性物質としてオレイン酸を、金属源として酢酸銀をそれぞれ用い、これらを留点250℃のナフテン系高沸点溶媒の中に入れ、240℃にて3時間加熱し、更にアセトンを加えて沈殿精製を行うことで、平均粒径が約10nmのクラスター状の正に帯電したAg金属超微粒子(コア金属)の周囲を有機性陰イオン(被覆層)で被覆した複合金属超微粒子を作製することができる。
【0022】
そして、複合金属超微粒子14をトルエン等の所定の溶媒に分散させ、必要に応じて、0.1〜1μm程度の、例えばAg,Au,PdまたはAl等の導電率が高い金属と樹脂分とを添加した金属ペーストを調整し、図2(a)に示すように、この金属ペーストを回路基板20の端子電極22の所定の位置に滴下して、主に複合金属超微粒子14からなる高さ約2μmの金属ペーストボール24を形成する。
【0023】
このような金属ペーストは、分散粒子である複合金属超微粒子14が非常に細かいので、複合金属超微粒子14を混合して攪拌した状態ではほぼ透明であるが、溶媒の種類、複合金属超微粒子濃度、温度等を適宜に選択することにより、表面張力、粘性等の物性値を調整することができる。
【0024】
次に、図2(b)に示すように、半導体素子30を下向きにしたフェイスダウン法を用い、半導体素子30に設けた電極パッド部と前記金属ペーストボール24との位置合わせを行う、いわゆるフリップチップ方式で、金属ペーストボール24上に半導体素子30の電極パッド部を接続し、必要に応じて、半導体素子30の重量によるレベリングを行う。
【0025】
この状態で、例えば200〜250℃で30分間の熱風炉により低温焼成を行うことにより、半導体素子30と回路基板20とを電気的に接続する。つまり、金属ペーストボール24に含まれるトルエン等の溶媒を蒸発させ、更に金属ペーストボール24の主成分である複合金属超微粒子14をこの被覆層(有機化合物)12(図1参照)のコア部10からの離脱或いは被覆層12自体の分解温度以上に加熱することで、コア部10から被覆層12を離脱或いは被覆層12を分解して消滅させ、同時にコア部10を溶融結合させる。
【0026】
このように、例えば200〜250℃の温度範囲で低温焼成して半導体素子と回路基板とを電気的に接続することで、熱歪みを起こり難くし、しかもはんだを用いないため、はんだの流れによるショートを回避して、より微細なピッチでの接続が可能となる。
【0027】
この時、前述のように、導電率が高い金属を添加した金属ペーストを使用することで、該金属を介して高い導電率を確保して半導体素子実装の信頼性を高めることもできる。
【0028】
【発明の効果】
以上説明したように、この発明によれば、微細ピッチの電極への接続であっても隣の電極とショートする危険性がなく、安定性が高く、低コストで信頼性の高い電気接続を実現して、半導体素子を回路基板に実装できる。
【図面の簡単な説明】
【図1】複合金属超微粒子の構造を模式的に示す図である。
【図2】本発明の実施の形態の半導体素子の実装方法を工程順に示す図である。
【符号の説明】
10 コア部
12 被覆層
14 複合金属超微粒子
20 回路基板
22 端子電極
24 金属ペーストボール
30 半導体素子
Claims (5)
- 平均粒径が1〜10nmの実質的に金属成分からなるコア部の周囲を、炭素数が5以上の有機物からなる被覆層で被覆した複合金属超微粒子を予め作製し、該複合金属超微粒子を溶媒に分散させて金属ペーストを調整する工程と、
該金属ペーストを回路基板の端子電極上に付着させて主に複合金属超微粒子からなる金属ペーストボールを形成する工程と、
該金属ペーストボール上にフェイスダウン法を用いて半導体素子の電極を接続する工程と、
低温焼成により半導体素子と回路基板とを電気的に接続する工程とを有することを特徴とする半導体素子の実装方法。 - 前記コア部は、正に帯電したAg,AuまたはPb金属超微粒子で、前記被覆層は、有機性陰イオンであることを特徴とする請求項1記載の半導体素子の実装方法。
- 前記金属ペーストには、0.1〜1μm程度の導電率が高い金属と樹脂分とが添加されていることを特徴とする請求項1または2記載の半導体素子の実装方法。
- 前記低温焼成を200〜250℃の温度範囲で行うことを特徴とする請求項1乃至3のいずれかに記載の半導体素子の実装方法。
- 平均粒径が1〜10nmの実質的に金属成分からなるコア部の周囲を、炭素数が5以上の有機物からなる被覆層で被覆した複合金属超微粒子を予め作製し、該複合金属超微粒子を溶媒に分散させて調整したことを特徴とする金属ペースト。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35179699A JP3638486B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体素子の実装方法及び金属ペースト |
| TW089126168A TW511122B (en) | 1999-12-10 | 2000-12-08 | Method for mounting semiconductor device and structure thereof |
| US09/731,898 US6519842B2 (en) | 1999-12-10 | 2000-12-08 | Method for mounting semiconductor device |
| KR1020000074899A KR100737498B1 (ko) | 1999-12-10 | 2000-12-09 | 반도체 소자의 실장 방법 및 실장 구조 |
| EP00127089A EP1107305A3 (en) | 1999-12-10 | 2000-12-11 | Method for mounting a semiconductor device |
| US10/315,172 US20030079680A1 (en) | 1999-12-10 | 2002-12-10 | Method for mounting a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35179699A JP3638486B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体素子の実装方法及び金属ペースト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168140A JP2001168140A (ja) | 2001-06-22 |
| JP3638486B2 true JP3638486B2 (ja) | 2005-04-13 |
Family
ID=18419673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35179699A Expired - Lifetime JP3638486B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体素子の実装方法及び金属ペースト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3638486B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146695A (ja) * | 2002-10-25 | 2004-05-20 | Ebara Corp | 金属化装置 |
| JP2004107728A (ja) * | 2002-09-18 | 2004-04-08 | Ebara Corp | 接合材料及び接合方法 |
| JP2005205696A (ja) * | 2004-01-21 | 2005-08-04 | Ebara Corp | 接合用品 |
| US7615476B2 (en) * | 2005-06-30 | 2009-11-10 | Intel Corporation | Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages |
| JP4779710B2 (ja) * | 2006-03-03 | 2011-09-28 | トヨタ自動車株式会社 | 接合方法およびこれを用いたインバータ |
| WO2009090849A1 (ja) * | 2008-01-17 | 2009-07-23 | Applied Nanoparticle Laboratory Corporation | ワイヤボンディング方法及び電子部品実装体 |
| WO2009116136A1 (ja) * | 2008-03-18 | 2009-09-24 | 株式会社応用ナノ粒子研究所 | 複合銀ナノペースト、その製法及びナノペースト接合方法 |
| JP5824201B2 (ja) * | 2009-09-11 | 2015-11-25 | Dowaエレクトロニクス株式会社 | 接合材およびそれを用いた接合方法 |
| CN106415822B (zh) * | 2014-05-27 | 2021-04-06 | 电化株式会社 | 半导体封装体及其制造方法 |
-
1999
- 1999-12-10 JP JP35179699A patent/JP3638486B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001168140A (ja) | 2001-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040126 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050111 |
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Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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