JP3639736B2

JP3639736B2 - Package for semiconductor devices

Info

Publication number: JP3639736B2
Application number: JP01236299A
Authority: JP
Inventors: 欣司永田; 誠笠井
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 1999-01-20
Filing date: 1999-01-20
Publication date: 2005-04-20
Anticipated expiration: 2019-01-20
Also published as: JP2000216304A

Description

【０００１】
【発明の属する技術分野】
本発明はパッケージ本体の平坦性（コプラナリティ性）、特には実装面における平坦性に優れる半導体装置用パッケージに関する。
【０００２】
【従来の技術】
図３はＢＧＡ（ボールグリッドアレイ）型半導体装置用パッケージ１０の一例を示す断面図である。
１２は所要の配線パターン１３が形成された基板である。図示の例での基板１２は、最表層の配線パターンも含めて５層に形成された配線パターン１３を有している。各層間の配線パターン１３間はスルーホールめっき被膜１４を介して所要の電気的接続がなされている。
【０００３】
基板１２の中央部には、半導体チップ収納孔１５が形成されている。収納孔１５の壁面は階段状に形成され、所要各層の配線パターン１３が段差面上に露出され、半導体チップとの電気的接続が可能になされている。
また収納孔１５の底部を覆って、絶縁層（樹脂層）１６を介して接着剤層（プリプレグ層）１７によりヒートシンク１８が基板１２に接着されている。
半導体チップ収納孔１５の底部をなす、このヒートシンク１８面上に半導体チップ（図示せず）が搭載される。
【０００４】
また、ヒートシンク１８が固定された側と反対側の基板１２表面（実装面側）の配線パターン１３ａ（表層配線パターン）を覆ってソルダーレジスト層１９が形成される。
このソルダーレジストには感光性樹脂が用いられ、フォトリソグラフィー法により透孔が形成され、表層配線パターン１３ａのランド部が露出され、この透孔内にはんだボール２０が配置されると共にリフローされることにより、はんだボール２０がランド部に接合されて半導体装置用パッケージ１０に完成される。
なお、はんだボールは、半導体素子を搭載して素子収納孔を封止した後、最終工程で形成することもある。
【０００５】
上記半導体装置用パッケージ１０の製法としては、多層の基板１２の最表層にソルダーレジスト層１９および透孔を形成して、また配線パターン１３に必要なめっきを施して後、最終段階で、絶縁層１６を介して接着剤層１７によりヒートシンク１８を接着する。絶縁層１６にはエポキシ系の熱硬化性樹脂が用いられ、また接着剤層１７にはＢＴレジン等の熱硬化性樹脂が用いられる。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置用パッケージ１０には次の課題がある。
すなわち、昨今では、多層に形成された基板１２にあっても全体としてかなり薄型化が進行している。
そのため、基板１２に反りが発生しやすく、したがって、接合した多数のはんだボール２０の基準位置からの高さにバラツキが生じ、コプラナリティ性（平坦性）に劣るという課題がある。通常この高さのバラツキは１００μｍ以下であることが要求される。
【０００７】
そこで、本発明は上記問題点を解決すべくなされたものであり、その目的とするところは、コプラナリティ性に優れる半導体装置用パッケージを提供するにある。
【０００８】
【課題を解決するための手段】
本発明は上記目的を達成するため次の構成を備える。
すなわち、本発明に係る半導体装置用パッケージは、所要の配線パターンが形成されると共に、半導体チップ収納孔が厚さ方向に貫通して形成された基板と、該基板の実装面の反対側の面に開口する半導体チップ収納孔の開口部を覆って前記基板に接着層により固定されたヒートシンクと、該基板の実装面に形成された配線パターンの外部接続端子が形成されるランド部を露出させて前記基板の実装面を覆って形成されたソルダーレジスト層とを具備する半導体装置用パッケージにおいて、前記ソルダーレジスト層が、感光性レジストを用いて形成され、前記ソルダーレジスト層を覆って該ソルダーレジスト層よりも熱膨張係数の小さな樹脂から成る樹脂層が形成されていることを特徴としている。
【０００９】
このように表層側の熱膨張係数の大きなソルダーレジスト層を覆ってこれよりも熱膨張係数の小さな樹脂層を設けたことにより、ソルダーレジスト層の熱収縮を抑制でき、基板の反りを解消でき、コプラナリティ性に優れる半導体装置用パッケージを提供できる。
またソルダーレジスト層に、感光性樹脂を用いることにより、はんだボールを形成する透孔の位置および孔径を正確に形成できる。
【００１０】
前記ランド部にはんだボールを接合して半導体装置用パッケージとしてもよい。
前記樹脂層に熱硬化性樹脂を用いることができる。
【００１１】
また本発明に係る半導体装置用パッケージは、所要の配線パターンが形成されると共に、半導体チップ収納孔が厚さ方向に貫通して形成された基板と、該基板の実装面の反対側の面に開口する半導体チップ収納孔の開口部を覆って前記基板に第１の樹脂層を介して接着層により固定されたヒートシンクと、該基板の実装面に形成された配線パターンの外部接続端子が形成されるランド部を露出させて前記基板の実装面を覆って形成されたソルダーレジスト層とを具備する半導体装置用パッケージにおいて、前記ソルダーレジスト層が、感光性レジストを用いて形成され、前記ソルダーレジスト層を覆って該ソルダーレジスト層よりも熱膨張係数の小さい樹脂から成る第２の樹脂層が形成されていることを特徴としている。
基板が第１の樹脂層と第２の樹脂層とにより挟まれたサンドイッチ構造となるから、さらに反りの発生を抑制することができる。
【００１２】
前記ランド部にはんだボールを接合して半導体装置用パッケージとしてもよい。
また前記第１および第２の樹脂層を、熱硬化性樹脂を用いて形成することができる。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
図１は、半導体装置用パッケージ３０の部分断面図（図３に示す従来装置のものの右半分に相当する部位の断面図）である。図３の従来のものと同一の部材は同一の符号をもって示す。
基板１２は、両面銅箔付きのＢＴ基材１２ａ、１２ａを同じＢＴレジンからなるプリプレグ層１２ｂを介して積層してなる。
この多層の基板１２は公知の製造方法で製造できる。
【００１４】
１９は、従来と同様に、基板１２の表層配線パターン１３ａを覆って形成された、感光性樹脂からなるソルダーレジスト層である。ソルダーレジスト層１９には従来と同様にフォトリソグラフィー法により透孔１９ａが形成され、表層配線パターン１３ａのランド部が露出される。
なお、１４ｂはスルーホール１４ａ内に充填された穴埋め用樹脂である。
基板１２の実装面とは反対側の面には、従来と同様にして、エポキシ系樹脂等の熱硬化性樹脂からなる絶縁層（第１の樹脂層）１６を介してＢＴレジンからなる接着剤層（プリプレグ層）１７によりヒートシンク１８が固定される。
【００１５】
本実施の形態で特徴的なのは、上記ソルダーレジスト層１９を覆って第２の樹脂層３２を形成した点にある。
第２の樹脂層３２は、熱膨張係数がソルダーレジスト層１９の熱膨張係数よりも小さな樹脂を用いる。
第２の樹脂層３２は、スクリーン印刷等により塗布した後、熱硬化して形成される。
前記透孔１９ａに対応する第２の樹脂層３２の部位にも透孔３２ａが形成されている。
透孔１９ａ、３２ａ内にはんだボール２０が配置され、リフローしてランド部に接合することにより半導体装置用パッケージとして完成される。なお、はんだボールは、半導体チップを搭載して半導体チップを封止した後に接合してもよい。
【００１６】
表１は、ソルダーレジスト層１９用に使用できる感光性樹脂の種類と熱膨張係数を示す。
表２は、第２の樹脂層３２に使用できる熱硬化型の樹脂の種類と熱膨張係数を示す。
表３は、基板材料、ヒートシンク材料の熱膨張係数を示す。
表４は、コプラナリティ性を示すものである。
【００１７】
【表１】

【００１８】
【表２】

【００１９】
【表３】

【表４】

【００２０】
第１の樹脂層１６は、上記のように熱硬化型の樹脂を用いると、ヒートシンク１８の接合強度が大きくなって有利である。
また第１の樹脂層１６と第２の樹脂層３２とは、熱膨張係数が接近した樹脂、好ましくは同一の材質から成る樹脂を用いるとよい。
第１の樹脂層１６は上記のように、ヒートシンク１８の接合強度の点から熱硬化型の樹脂を用いるのが好適であるが、第２の樹脂層３２は、熱膨張係数がソルダーレジスト層１９の熱膨張係数のものより小さいものであればよく、さらに好適には第１の樹脂層１６とその熱膨張係数が接近した樹脂であればよく、必ずしも熱硬化型の樹脂を用いる必要はなく、感光性レジストのような樹脂を用いることもできる。
【００２１】
上記のように、第２の樹脂層３２に、ソルダーレジスト層１９の熱膨張係数よりも小さな熱膨張係数を有する樹脂を用いることによって、基板１２の反りを防止できる。
表１〜３に示すように、基板１２材料やヒートシンク１８の材料は、第１、第２の樹脂層１６、３２やソルダーレジスト層１９の樹脂材料よりも熱膨張係数がほぼ１桁ほど小さい（１／４〜１／５程度のものもある）。したがって、基板１２の反りの問題は、熱膨張係数の大きな樹脂材料の配置等による熱収縮のバランスに負うところが大きい。
【００２２】
発明者が検討したところ、従来においては、熱膨張係数が最も大きいソルダーレジスト層１９が最外層に位置することにより、全体としての熱収縮のバランスがとれずに、基板１２に反りが発生することが判明した。
なお、基板１２の反りは、基板１２とヒートシンク１８とを接着する際に、ＢＴレジンからなる接着剤層（プリプレグ層）１７を熱硬化させる際の熱履歴を経ることにより発生しやすい。
【００２３】
そこで本実施の形態のように、ソルダーレジスト層１９を覆って、ソルダーレジスト層１９よりも熱膨張係数の小さな第２の樹脂層３２を設けることによって、ソルダーレジスト層１９の熱収縮をある程度抑えることができ、これにより反りがほとんど解消できるのである。
特に、第１の樹脂層１６と第２の樹脂層３２とに、熱膨張係数が接近した樹脂を用いることにより、基板１２がサンドイッチ構造となり、反りをさらに好適に解消できる。
本実施の形態の場合、表４に示すように、バンプの高さのバラツキが１００μｍ以内に収まり、コプラナリティ性に優れるものとなる。
【００２４】
基板１２の反りの解消の点からは、表層の樹脂層を、ソルダーレジスト層１９と第２の樹脂層３２との２層構造に設けることなく、ソルダーレジスト層１９の代わりに、エポキシ樹脂等からなる第２の樹脂層にすべて置き換えることが考えられる。
しかしながら、ソルダーレジスト層１９が必要なことは次の理由による。
すなわち、ソルダーレジスト層１９に感光性樹脂を用いてフォトリソグラフィー法により、正確な位置に、かつ正確な穴径の透孔１９ａを開口できるのである。正確な穴径の透孔１９ａによりはんだボール２０が正確に位置決めされて、リフローされることにより、正確な位置に正確な高さのバンプ形成が可能となるのである。
【００２５】
ところが、ソルダーレジスト層１９の代わりにエポキシ樹脂等からなる第２の樹脂層を形成するとすれば、熱硬化後の収縮により、正確な位置に正確な穴径の透孔を形成することができず、バンプの位置や高さにバラツキが生じてしまうのである。
したがって、本実施の形態では、感光性樹脂によるソルダーレジスト層１９は必須である。
【００２６】
ヒートシンク１８は、基板１２の片面の全面に亙って固定してもよいし、図３の例のように、半導体チップ収納孔１５を覆うだけの、基板１２片面の一部領域に接合するだけのものであってもよい。この場合、例えば図２に示すように、基板１２のヒートシンク１８を接合する面に枠状の導体パターン１３ｃを設けて、この枠状導体パターン１３ｃにヒートシンク１８をはんだを用いて接合するようにしてもよい。したがってこの場合には、接着剤層（プリプレグ層）１７を用いてヒートシンク１８を接着する必要がないから、基板１２のヒートシンクを接合する面に形成された配線パターン１３ｂを覆うレジストは、ソルダーレジスト層１９と同じ素材のソルダーレジスト層に形成してもよい。
【００２７】
以上本発明につき好適な実施例を挙げて種々説明したが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのはもちろんである。
【００２８】
【発明の効果】
本発明に係る半導体装置用パッケージによれば、実装面側の熱膨張係数の最も大きなソルダーレジスト層を覆ってこれよりも熱膨張係数の小さな樹脂層を設けたことにより、ソルダーレジスト層の熱収縮を抑制でき、パッケージ本体を構成する樹脂基板の反りを解消でき、コプラナリティ性に優れる半導体装置用パッケージを提供できる。
またソルダーレジスト層に、感光性樹脂を用いたから、外部接続端子となるバンプを形成する透孔の位置および孔径を正確に形成できる。
【図面の簡単な説明】
【図１】半導体装置用パッケージの部分断面図である。
【図２】ヒートシンクをはんだを用いて固定した実施の形態の断面図である。
【図３】従来の半導体装置用パッケージの一例を示す断面図である。
【符号の説明】
１２基板
１２ａＢＴ基材
１２ｂプリプレグ層
１３、１３ａ、１３ｂ配線パターン
１３ｃ枠状部
１４スルーホールめっき被膜
１４ａスルーホール
１５半導体チップ収納孔
１６第１の樹脂層
１７接着剤層
１８ヒートシンク
１９ソルダーレジスト層
２０はんだボール
３０半導体装置用パッケージ
３２第２の樹脂層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a package for a semiconductor device that is excellent in flatness (coplanarity) of a package main body, and particularly in flatness on a mounting surface.
[0002]
[Prior art]
FIG. 3 is a cross-sectional view showing an example of a package 10 for a BGA (ball grid array) type semiconductor device.
Reference numeral 12 denotes a substrate on which a required wiring pattern 13 is formed. The substrate 12 in the illustrated example has a wiring pattern 13 formed in five layers including the wiring pattern of the outermost layer. Necessary electrical connections are made between the wiring patterns 13 between the respective layers via through-hole plating films 14.
[0003]
A semiconductor chip housing hole 15 is formed in the center of the substrate 12. The wall surface of the storage hole 15 is formed in a staircase shape, and the wiring pattern 13 of each required layer is exposed on the step surface so that it can be electrically connected to the semiconductor chip.
Further, a heat sink 18 is bonded to the substrate 12 by an adhesive layer (prepreg layer) 17 through an insulating layer (resin layer) 16 so as to cover the bottom of the accommodation hole 15.
A semiconductor chip (not shown) is mounted on the surface of the heat sink 18 that forms the bottom of the semiconductor chip housing hole 15.
[0004]
Also, a solder resist layer 19 is formed so as to cover the wiring pattern 13a (surface layer wiring pattern) on the surface (mounting surface side) of the substrate 12 opposite to the side on which the heat sink 18 is fixed.
A photosensitive resin is used for the solder resist, and through holes are formed by a photolithography method, the land portions of the surface layer wiring pattern 13a are exposed, and the solder balls 20 are disposed in the through holes and reflowed. As a result, the solder ball 20 is joined to the land portion to complete the semiconductor device package 10.
Note that the solder ball may be formed in the final step after the semiconductor element is mounted and the element housing hole is sealed.
[0005]
The semiconductor device package 10 is manufactured by forming a solder resist layer 19 and a through-hole on the outermost layer of the multilayer substrate 12 and performing necessary plating on the wiring pattern 13, followed by an insulating layer at the final stage. The heat sink 18 is bonded by the adhesive layer 17 through 16. An epoxy thermosetting resin is used for the insulating layer 16, and a thermosetting resin such as BT resin is used for the adhesive layer 17.
[0006]
[Problems to be solved by the invention]
The conventional semiconductor device package 10 has the following problems.
That is, in recent years, the thickness of the substrate 12 formed in multiple layers has been considerably reduced as a whole.
For this reason, the substrate 12 is likely to be warped. Therefore, there is a problem in that the height from the reference position of a large number of joined solder balls 20 varies, resulting in poor coplanarity (flatness). Usually, this height variation is required to be 100 μm or less.
[0007]
Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a package for a semiconductor device having excellent coplanarity.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention comprises the following arrangement.
That is, the package for a semiconductor device according to the present invention has a substrate on which a required wiring pattern is formed and a semiconductor chip housing hole is formed penetrating in the thickness direction, and a surface opposite to the mounting surface of the substrate. A heat sink fixed to the substrate by an adhesive layer covering the opening of the semiconductor chip housing hole that is open to the substrate, and a land portion on which an external connection terminal of a wiring pattern formed on the mounting surface of the substrate is exposed. In a package for a semiconductor device comprising a solder resist layer formed so as to cover the mounting surface of the substrate, the solder resist layer is formed using a photosensitive resist, and the solder resist layer is covered with the solder resist layer. It is characterized in that a resin layer made of a resin having a smaller thermal expansion coefficient is formed.
[0009]
Thus, by covering the solder resist layer with a large thermal expansion coefficient on the surface layer side and providing a resin layer with a smaller thermal expansion coefficient than this, the thermal contraction of the solder resist layer can be suppressed, and the warpage of the substrate can be eliminated, A package for a semiconductor device having excellent coplanarity can be provided.
Further, by using a photosensitive resin for the solder resist layer, the positions and diameters of the through holes for forming the solder balls can be accurately formed.
[0010]
A solder ball may be joined to the land portion to form a package for a semiconductor device.
A thermosetting resin can be used for the resin layer.
[0011]
The package for a semiconductor device according to the present invention includes a substrate on which a required wiring pattern is formed and a semiconductor chip housing hole is formed through the thickness direction, and a surface opposite to the mounting surface of the substrate. A heat sink that covers the opening of the open semiconductor chip housing hole and is fixed to the substrate by an adhesive layer via a first resin layer, and an external connection terminal of a wiring pattern formed on the mounting surface of the substrate are formed. And a solder resist layer formed so as to cover the mounting surface of the substrate, the solder resist layer is formed using a photosensitive resist, and the solder resist layer A second resin layer made of a resin having a smaller thermal expansion coefficient than that of the solder resist layer is formed.
Since the substrate has a sandwich structure sandwiched between the first resin layer and the second resin layer, the occurrence of warpage can be further suppressed.
[0012]
A solder ball may be joined to the land portion to form a package for a semiconductor device.
The first and second resin layers can be formed using a thermosetting resin.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described in detail with reference to the accompanying drawings.
1 is a partial cross-sectional view of a semiconductor device package 30 (a cross-sectional view of a portion corresponding to the right half of the conventional device shown in FIG. 3). The same members as those in FIG. 3 are denoted by the same reference numerals.
The board | substrate 12 laminates | stacks the BT

base materials

12a and 12a with double-sided copper foil via the prepreg layer 12b which consists of the same BT resin.
The multilayer substrate 12 can be manufactured by a known manufacturing method.
[0014]
Reference numeral 19 denotes a solder resist layer made of a photosensitive resin, which is formed so as to cover the surface wiring pattern 13a of the substrate 12 as in the prior art. Through holes 19a are formed in the solder resist layer 19 by a photolithography method as in the prior art, and the land portions of the surface wiring pattern 13a are exposed.
14b is a hole filling resin filled in the through hole 14a.
An adhesive made of BT resin is provided on the surface opposite to the mounting surface of the substrate 12 through an insulating layer (first resin layer) 16 made of a thermosetting resin such as an epoxy resin, as in the conventional case. The heat sink 18 is fixed by the layer (prepreg layer) 17.
[0015]
A characteristic feature of the present embodiment is that the second resin layer 32 is formed so as to cover the solder resist layer 19.
For the second resin layer 32, a resin having a thermal expansion coefficient smaller than that of the solder resist layer 19 is used.
The second resin layer 32 is formed by thermal curing after being applied by screen printing or the like.
A through hole 32a is also formed in a portion of the second resin layer 32 corresponding to the through hole 19a.
Solder balls 20 are disposed in the through

holes

19a and 32a, and are reflowed and joined to the land portion to complete a package for a semiconductor device. The solder balls may be bonded after the semiconductor chip is mounted and the semiconductor chip is sealed.
[0016]
Table 1 shows the types and thermal expansion coefficients of photosensitive resins that can be used for the solder resist layer 19.
Table 2 shows the types and thermal expansion coefficients of thermosetting resins that can be used for the second resin layer 32.
Table 3 shows the thermal expansion coefficients of the substrate material and the heat sink material.
Table 4 shows the coplanarity.
[0017]
[Table 1]

[0018]
[Table 2]

[0019]
[Table 3]

[Table 4]

[0020]
When the thermosetting resin is used for the first resin layer 16 as described above, the bonding strength of the heat sink 18 is advantageously increased.
Further, the first resin layer 16 and the second resin layer 32 may be made of resins having close thermal expansion coefficients, preferably resins made of the same material.
As described above, the first resin layer 16 is preferably a thermosetting resin from the viewpoint of the bonding strength of the heat sink 18, but the second resin layer 32 has a thermal expansion coefficient of the solder resist layer 19. It is only necessary that the thermal expansion coefficient is smaller than that of the first resin layer 16, more preferably a resin having a thermal expansion coefficient close to that of the first resin layer 16, and it is not always necessary to use a thermosetting resin. A resin such as a photosensitive resist can also be used.
[0021]
As described above, warpage of the substrate 12 can be prevented by using a resin having a thermal expansion coefficient smaller than that of the solder resist layer 19 for the second resin layer 32.
As shown in Tables 1 to 3, the material of the substrate 12 and the material of the heat sink 18 have a coefficient of thermal expansion that is approximately an order of magnitude smaller than the resin materials of the first and second resin layers 16 and 32 and the solder resist layer 19 ( Some are about 1/4 to 1/5). Therefore, the problem of warping of the substrate 12 is largely due to the balance of thermal shrinkage due to the arrangement of a resin material having a large thermal expansion coefficient.
[0022]
As a result of investigation by the inventor, conventionally, since the solder resist layer 19 having the largest thermal expansion coefficient is located in the outermost layer, the overall thermal contraction is not balanced and the substrate 12 is warped. There was found.
The warpage of the substrate 12 is likely to occur due to a thermal history when the adhesive layer (prepreg layer) 17 made of BT resin is thermally cured when the substrate 12 and the heat sink 18 are bonded.
[0023]
Therefore, as in the present embodiment, by covering the solder resist layer 19 and providing the second resin layer 32 having a smaller thermal expansion coefficient than the solder resist layer 19, the thermal contraction of the solder resist layer 19 is suppressed to some extent. This can almost eliminate the warpage.
In particular, by using a resin having a thermal expansion coefficient close to the first resin layer 16 and the second resin layer 32, the substrate 12 has a sandwich structure, and the warp can be more preferably eliminated.
In the case of the present embodiment, as shown in Table 4, the variation in bump height is within 100 μm, and the coplanarity is excellent.
[0024]
From the standpoint of eliminating the warpage of the substrate 12, the surface resin layer is not provided in a two-layer structure of the solder resist layer 19 and the second resin layer 32, and instead of the solder resist layer 19, an epoxy resin or the like is used. It can be considered that the second resin layer is completely replaced.
However, the solder resist layer 19 is necessary for the following reason.
That is, the through-hole 19a having an accurate hole diameter can be opened at an accurate position by photolithography using a photosensitive resin for the solder resist layer 19. The solder ball 20 is accurately positioned and reflowed by the through hole 19a having an accurate hole diameter, so that a bump having an accurate height can be formed at an accurate position.
[0025]
However, if a second resin layer made of an epoxy resin or the like is formed instead of the solder resist layer 19, a through hole having an accurate hole diameter cannot be formed at an accurate position due to shrinkage after thermosetting. As a result, variations in the position and height of the bumps occur.
Therefore, in this embodiment, the solder resist layer 19 made of a photosensitive resin is essential.
[0026]
The heat sink 18 may be fixed over the entire surface of one side of the substrate 12 or only joined to a partial region of the one side of the substrate 12 so as to cover the semiconductor chip housing hole 15 as in the example of FIG. It may be. In this case, for example, as shown in FIG. 2, a frame-shaped conductor pattern 13c is provided on the surface of the substrate 12 where the heat sink 18 is bonded, and the heat sink 18 is bonded to the frame-shaped conductor pattern 13c using solder. Also good. Therefore, in this case, since it is not necessary to adhere the heat sink 18 using the adhesive layer (prepreg layer) 17, the resist covering the wiring pattern 13b formed on the surface to which the heat sink of the substrate 12 is bonded is a solder resist layer. You may form in the soldering resist layer of the same material as 19. FIG.
[0027]
While the present invention has been described in detail with reference to a preferred embodiment, the present invention is not limited to this embodiment, and it goes without saying that many modifications can be made without departing from the spirit of the invention. .
[0028]
【The invention's effect】
According to the package for a semiconductor device according to the present invention, the solder resist layer having the largest thermal expansion coefficient on the mounting surface side is provided and the resin layer having the smaller thermal expansion coefficient is provided. Therefore, the warpage of the resin substrate constituting the package body can be eliminated, and a package for a semiconductor device having excellent coplanarity can be provided.
Further, since the photosensitive resin is used for the solder resist layer, the position and the diameter of the through hole for forming the bump serving as the external connection terminal can be accurately formed.
[Brief description of the drawings]
FIG. 1 is a partial cross-sectional view of a package for a semiconductor device.
FIG. 2 is a cross-sectional view of an embodiment in which a heat sink is fixed using solder.
FIG. 3 is a cross-sectional view showing an example of a conventional package for a semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 12 Board | substrate 12a BT base material

12b Pre-preg layer

13, 13a, 13b Wiring pattern 13c Frame-shaped part 14 Through-hole plating film 14a Through-hole 15 Semiconductor chip accommodation hole 16 1st resin layer 17 Adhesive layer 18 Heat sink 19 Solder resist layer 20 Solder ball 30 Package for semiconductor device 32 Second resin layer

Claims

A necessary wiring pattern is formed, and the substrate on which the semiconductor chip housing hole is formed penetrating in the thickness direction and the opening of the semiconductor chip housing hole that opens on the surface opposite to the mounting surface of the substrate are covered. And a solder formed so as to cover the mounting surface of the substrate by exposing a heat sink fixed to the substrate by an adhesive layer and a land portion where an external connection terminal of a wiring pattern formed on the mounting surface of the substrate is formed. In a package for a semiconductor device comprising a resist layer,
The solder resist layer is formed using a photosensitive resist,
A package for a semiconductor device, wherein a resin layer made of a resin having a smaller thermal expansion coefficient than that of the solder resist layer is formed so as to cover the solder resist layer.

2. The package for a semiconductor device according to claim 1, wherein solder bumps are formed on the land portions as external connection terminals.

The semiconductor device package according to claim 1, wherein the resin layer is made of a thermosetting resin.

A necessary wiring pattern is formed, and the substrate on which the semiconductor chip housing hole is formed penetrating in the thickness direction and the opening of the semiconductor chip housing hole that opens on the surface opposite to the mounting surface of the substrate are covered. Mounting the substrate by exposing a heat sink fixed to the substrate by an adhesive layer through a first resin layer and a land portion where an external connection terminal of a wiring pattern formed on the mounting surface of the substrate is formed. In a package for a semiconductor device comprising a solder resist layer formed to cover the surface,
The solder resist layer is formed using a photosensitive resist,
A package for a semiconductor device, wherein a second resin layer made of a resin having a smaller thermal expansion coefficient than that of the solder resist layer is formed so as to cover the solder resist layer.

5. The package for a semiconductor device according to claim 4, wherein solder bumps are formed as external connection terminals on the land portion.

6. The package for a semiconductor device according to claim 4, wherein the second resin layer is made of a thermosetting resin and is made of the same material as the first resin layer.