JP3641395B2

JP3641395B2 - Inverter protection device

Info

Publication number: JP3641395B2
Application number: JP21837299A
Authority: JP
Inventors: 計吾新舎; 文隆高
Original assignee: デンヨー株式会社
Priority date: 1999-08-02
Filing date: 1999-08-02
Publication date: 2005-04-20
Anticipated expiration: 2019-08-02
Also published as: JP2001045768A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子で構成されたインバータ回路を用いて直流電源から交流出力を生成するインバータ装置に設けられ、特にモータ及びコンデンサ負荷が接続されたときに該インバータ回路を構成する半導体素子を保護する機能を有するインバータの保護装置に関するものである。
【０００２】
【従来の技術】
図２は、従来のインバータ装置の一例を示す概略の構成図である。
このインバータ装置は、直流を発生する直流電源としてのバッテリ10を有している。バッテリ10のプラス側Vdd 及びマイナス側Vss には、単相のインバータ回路11が接続されている。インバータ回路11は、ＩＧＢＴ(Insulated Gate Bipolar Transistor) 12を有している。ＩＧＢＴ12のコレクタはプラス側Vddに接続され、該ＩＧＢＴ12のエミッタがノードN11 に接続されている。ＩＧＢＴ12のゲートには、ゲート信号S20aが入力されるようになっている。ＩＧＢＴ12のエミッタには還流ダイオード12aのアノードが接続され、該還流ダイオード12a のカソードには該ＩＧＢＴ12のコレクタが接続されている。ノードN11にはＩＧＢＴ13のコレクタが接続され、該ＩＧＢＴ13のエミッタがマイナス側Vssに接続されている。ＩＧＢＴ13のゲートには、ゲート信号S20aに対して相補的にゲート信号S20bが入力されるようになっている。ＩＧＢＴ13のエミッタには還流ダイオード13aのアノードが接続され、該還流ダイオード13a のカソードには該ＩＧＢＴ13のコレクタが接続されている。
【０００３】
又、プラス側VddにはＩＧＢＴ14のコレクタが接続され、該ＩＧＢＴ14のエミッタがノードN12に接続されている。ＩＧＢＴ14のゲートには、ゲート信号S20aに対して位相が１８０度遅れたゲート信号S20cが入力されるようになっている。ＩＧＢＴ14のエミッタには還流ダイオード14aのアノードが接続され、該還流ダイオード14aのカソードには該ＩＧＢＴ14のコレクタが接続されている。ノードN12にはＩＧＢＴ15のコレクタが接続され、該ＩＧＢＴ15のエミッタがマイナス側Vss に接続されている。ＩＧＢＴ15のゲートには、ゲート信号S20cに対して相補的にゲート信号S20dが入力されるようになっている。ＩＧＢＴ15のエミッタには還流ダイオード15aのアノードが接続され、該還流ダイオード15a のカソードには該ＩＧＢＴ15のコレクタが接続されている。ノードN11 は線材W1を介して単相出力端子T11に接続され、ノードN12が線材W2を介して単相出力端子T12 に接続されている。単相出力端子T11，T12には、負荷L1が接続されている。負荷L1は、例えばモータ等の誘導性負荷である。線材W2は、電流検出器16を貫通するようになっている。電流検出器16は、線材W2に流れる電流の電流値に対応した検出信号S16 を出力するものである。電流検出器16の出力側には、単相電源を作るためのＰＷＭ(Pulse Width Modulation)信号を図示しない別電源から入力してゲート信号S20a，S20b，S20c，S20dを生成する制御部20が接続されている。
【０００４】
制御部20は、判定回路21を有している。判定回路21は、検出信号S16の値を基準値THと比較し、該検出信号S16の値が該基準値TH以下のときに動作モードの判定信号S21を出力し、該検出信号S16の値が該基準値THよりも大きいときに電流制限モードの該判定信号S21を出力する回路である。基準値THは、ＩＧＢＴ12，13，14，15の例えば定格電流値に設定されている。判定回路21の出力側には、２入力のＡＮＤ回路22，23の各第１の入力端子が接続されている。ＡＮＤ回路22，23の各第２の入力端子には、単相の交流電圧を作るための図示しないＰＷＭ信号生成部から出力されたＰＷＭ信号Sg1，Sg2がそれぞれ入力されるようになっている。ＡＮＤ回路22の出力端子にはインバータ24の入力端子が接続され、ＡＮＤ回路23の出力端子にはインバータ25の入力端子が接続されている。インバータ24、ＡＮＤ回路22、インバータ25、及びＡＮＤ回路23の各出力端子からは、ゲート信号S20a，S20b，S20c，S20dがそれぞれ出力されるようになっている。インバータ24、ＡＮＤ回路22、インバータ25、及びＡＮＤ回路23の各出力端子には、ＩＧＢＴ12，13，14，15の各ゲートがそれぞれ接続されている。
【０００５】
次に、図２において負荷L1が接続されているときの動作を説明する。
ゲート信号S20a，S20b，S20c，S20dはＩＧＢＴ12，13，14，15の各ゲートにそれぞれ入力され、該ＩＧＢＴ12，13が相補的にオン状態／オフ状態になり、且つ該ＩＧＢＴ14，15が該ＩＧＢＴ12，13に対してそれぞれ位相が１８０度遅れてオン状態／オフ状態になって単相出力端子T11，T12から単相の交流電圧が発生する。そして、交流出力電流I11が負荷L1に供給される。又、交流出力電流I11は電流検出器16によって検出され、該電流検出器16から該交流出力電流I11の電流値に対応した検出信号S16が出力される。検出信号S16 は制御部20中の判定回路21に入力され、該検出信号S16が基準値THを越えた場合には、判定信号S21が電流制限モードになり、ゲート信号S20b，S20dのパルス幅が狭くなった電流制限状態になる。この場合、負荷L1（即ち、モータ）が円滑に起動できるようにするため、ＩＧＢＴ12，14は電流制限状態にならない。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の図２のインバータ装置では、負荷L1として例えばコンデンサ内蔵の水銀灯等で大きなコンデンサ負荷が接続された場合、この水銀灯を再点灯するとき、このコンデンサは充電されているので、ＩＧＢＴ12がオン状態になったとき、該ＩＧＢＴ12、ノードN11、単相出力端子T11、負荷L1、単相出力端子T12、ノードN12、及び還流ダイオード14aを介して該ＩＧＢＴ12の定格電流値を大幅に越える放電電流が流れる。又、ＩＧＢＴ14がオン状態になったとき、該ＩＧＢＴ14、ノードN12、単相出力端子T12、負荷L1、単相出力端子T11、ノードN11、及び還流ダイオード12aを介して該ＩＧＢＴ14の定格電流値を大幅に越える放電電流が流れる。この場合、ＩＧＢＴ12，14は、電流制限状態にならないので、破損することがあるという課題があった。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明は、直流を出力する直流電源部と、前記直流電源部の一方の出力側に接続された第１の半導体素子と該直流電源部の他方の出力側に接続された第２の半導体素子とで構成され、前記直流を交流出力に変換して出力するインバータ回路とを、備えたインバータ装置に設けられ、該各半導体素子を保護するインバータの保護装置であって、前記インバータ回路の出力の電流値を検出して検出信号を出力する電流検出部と、保護回路とを備え、前記保護回路は、前記検出信号の値を第１の基準値と比較し、該検出信号の値が該第１の基準値以下のときに動作モードになり、該検出信号の値が該第１の基準値よりも大きいときに電流制限モードになる第１の判定回路と、前記検出信号の値を前記第１の基準値よりも大きい第２の基準値と比較し、該検出信号の値が該第２の基準値以下のときに動作モードになり、該検出信号の値が該第２の基準値よりも大きいときに電流制限モードになる第２の判定回路と、前記第１の判定回路が動作モードのときに前記第２の半導体素子を制御信号に基づいてオン状態／オフ状態にし、該第１の判定回路が電流制限モードのときに該制御信号を制御して該第２の半導体素子を電流制限状態にする第１の論理回路と、前記第２の判定回路が動作モードのときに前記第１の半導体素子を制御信号に基づいてオン状態／オフ状態にし、該第２の判定回路が電流制限モードのときに該制御信号を制御して該第１の半導体素子を電流制限状態にする第２の論理回路とを、備えている。
【０００８】
【発明の実施の形態】
図１は、本発明の実施形態を示すインバータ装置の一例を示す概略の構成図である。
このインバータ装置は、直流を出力する直流電源部（例えば、バッテリ）30を有している。バッテリ30の一方の出力側（例えば、プラス側）Vdd 及び他方の出力側（例えば、マイナス側）Vss には、単相のインバータ回路31が接続されている。インバータ回路31は、第１の半導体素子（例えば、ＩＧＢＴ）32を有している。ＩＧＢＴ32のコレクタはプラス側Vddに接続され、該ＩＧＢＴ32のエミッタがノードN21に接続されている。ＩＧＢＴ32のゲートには、ゲート信号S40aが入力されるようになっている。ＩＧＢＴ32のエミッタには還流ダイオード32a のアノードが接続され、該還流ダイオード32a のカソードには該ＩＧＢＴ32のコレクタが接続されている。ノードN21には第２の半導体素子（例えば、ＩＧＢＴ）33のコレクタが接続され、該ＩＧＢＴ33のエミッタがマイナス側Vss に接続されている。ＩＧＢＴ33のゲートには、ゲート信号S40aに対して相補的にゲート信号S40bが入力されるようになっている。ＩＧＢＴ33のエミッタには還流ダイオード33a のアノードが接続され、該還流ダイオード33a のカソードには該ＩＧＢＴ33のコレクタが接続されている。
【０００９】
又、プラス側Vdd には第１の半導体素子（例えば、ＩＧＢＴ）34のコレクタが接続され、該ＩＧＢＴ34のエミッタがノードN22に接続されている。ＩＧＢＴ34のゲートには、ゲート信号S40aに対して位相が１８０度遅れたゲート信号S40cが入力されるようになっている。ＩＧＢＴ34のエミッタには還流ダイオード34a のアノードが接続され、該還流ダイオード34aのカソードには該ＩＧＢＴ34のコレクタが接続されている。ノードN22には第２の半導体素子（例えば、ＩＧＢＴ）35のコレクタが接続され、該ＩＧＢＴ35のエミッタがマイナス側Vssに接続されている。ＩＧＢＴ35のゲートには、ゲート信号S40cに対して相補的にゲート信号S40dが入力されるようになっている。ＩＧＢＴ35のエミッタには還流ダイオード35aのアノードが接続され、該還流ダイオード35aのカソードには該ＩＧＢＴ35のコレクタが接続されている。ノードN21は線材W11を介して単相出力端子T21に接続され、ノードN22が線材W12を介して単相出力端子T22に接続されている。単相出力端子T21，T22には、負荷L2が接続されている。線材W12は、電流検出部（例えば、電流検出器）36を貫通するようになっている。電流検出器36は、交流出力電流I31の電流値を検出して検出信号S36を出力するものである。電流検出器36の出力側には、単相電源を作るためのＰＷＭ信号を図示しない別電源から入力してゲート信号S40a，S40b，S40c，S40dを生成する制御部40が接続されている。制御部40の出力側には、ＩＧＢＴ32，33，34，35の各ゲートが接続されている。
【００１０】
制御部40は、第１及び第２の判定回路41，42を有している。判定回路41は、例えばコンパレータや論理回路等で構成され、検出信号S36 の値を第１の基準値TH1 と比較し、該検出信号S36 の値が該基準値TH1 以下のときに動作モードの第１の判定信号S41 を出力し、該検出信号S36 の値が該基準値TH1 よりも大きいときに電流制限モードの該判定信号S41 を出力する回路である。基準値TH1 は、ＩＧＢＴ32，33，34，35の例えば定格電流値に設定されている。判定回路42は、判定回路41と同様に、検出信号S36 の値を第２の基準値TH2 と比較し、該検出信号S36 の値が該基準値TH2 以下のときに動作モードの第２の判定信号S42 を出力し、該検出信号S36 の値が該基準値TH2 よりも大きいときに電流制限モードの該判定信号S42 を出力する回路である。基準値TH2 は、ＩＧＢＴ32，33，34，35の定格電流値の例えば２倍のパルス定格電流値に設定されている。
【００１１】
判定回路41の出力側には、２入力のＡＮＤ回路43，44の各第１の入力端子が接続されている。判定回路42の出力側には、２入力のＡＮＤ回路45，46の各第１の入力端子が接続されている。又、この制御部40は、単相の交流電圧を作るための図示しないＰＷＭ信号生成部から出力されたＰＷＭ信号Sg1 ，Sg2 を反転して出力信号S47 ，S48 をそれぞれ出力するインバータ47，48を有している。インバータ47，48の各出力端子には、ＡＮＤ回路45，46の各第２の入力端子がそれぞれ接続されている。又、ＰＷＭ信号Sg1 ，Sg2 は、ＡＮＤ回路43，44の各第２の入力端子に入力されるようになっている。ＡＮＤ回路43，44で第１の論理回路が構成され、ＡＮＤ回路45，46及びインバータ47，48で第２の論理回路が構成されている。これらの第１及び第２の論理回路と判定回路41，42とで保護回路が構成されている。ＡＮＤ回路43，44，45，46の各出力端子には、ＩＧＢＴ32，33，34，35の各ゲートがそれぞれ接続されている。
【００１２】
次に、図１の動作（１），（２）を説明する。
（１）負荷L2がモータ負荷の場合の動作
起動時において、判定信号S41 が動作モード（即ち、高レベル、以下、“Ｈ”とする）のとき、ゲート信号S40a，S40b，S40c，S40dが出力される。ゲート信号S40a，S40bはＩＧＢＴ32，33の各ゲートにそれぞれ入力され、該ＩＧＢＴ32，33が相補的にオン状態／オフ状態になる。ゲート信号S40c，S40dはＩＧＢＴ34，35の各ゲートにそれぞれ入力され、該ＩＧＢＴ34，35がＩＧＢＴ32，33に対してそれぞれ位相が１８０度遅れて相補的にオン状態／オフ状態になる。そして、単相出力端子T21 ，T22 から単相の交流電圧が発生する。そして、負荷L2に交流出力電流I31 が供給される。交流出力電流I31 は電流検出器36で検出され、該電流検出器36から該交流出力電流I31 の電流値に対応した検出信号S36 が出力される。検出信号S36 は制御部40に入力され、該検出信号S36 が基準値TH1 を越えた場合には、判定信号S41 が電流制限モードになり、ゲート信号S40b，S40dのパルス幅が狭くなった電流制限状態になる。この場合、検出信号S36 が基準値TH2 を越えなければ、判定信号S42 は電流制限状態にならないので、ＩＧＢＴ32，34がオン状態で還流ダイオード34a，32aを通して逆起電力が還流することで、負荷L2が円滑に起動される。
【００１３】
（２）負荷L2がコンデンサ付き水銀灯等の容量性負荷の場合の動作
負荷L2が接続された場合、再点灯時において、コンデンサが充電されているので、ＩＧＢＴ32又はＩＧＢＴ34がオン状態になったときに該ＩＧＢＴ32又はＩＧＢＴ34のパルス定格電流値を大幅に越える放電電流が流れることがあるが、検出信号S36 が基準値TH1を越えたとき、判定信号S41が電流制限モードになり、且つ検出信号S36 が基準値TH2 を越えたとき、判定信号S42 が電流制限モードになる。そのため、ゲート信号S40a，S40b，S40c，S40dが制御されてＩＧＢＴ32，33，34，35が該ゲート信号S40a，S40b，S40c，S40dのパルス幅が狭くなった電流制限状態になる。
【００１４】
以上のように、この実施形態では、負荷L2として容量性負荷を接続した場合、再点灯におけるコンデンサ放電時において、判定信号S41 ，S42 が電流制限モードになり、ゲート信号S40a，S40b，S40c，S40dが制御されてＩＧＢＴ32，33，34，35が電流制限状態になるようにしたので、ＩＧＢＴ32，34の破損が回避できる。その上、負荷L2として誘導性負荷を接続した場合でも、交流出力電流I31がＩＧＢＴ32，33，34，35のパルス定格電流値を越えなければ、判定信号S42 が電流制限状態にならないので、ＩＧＢＴ32，34が電流制限状態にならない。そのため、ＩＧＢＴ32，34と還流ダイオード32a，34aを介して還流電流を流すことで、負荷L2が円滑に起動される。
【００１５】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（ａ）図１中のバッテリ30は、例えば商用電源を整流及び平滑化する電源装置等、直流電源を発生するものであれば、任意のものでよい。
（ｂ）図１中のＩＧＢＴ32，33，34，35は、例えばMOSFETやバイポーラトランジスタ等でもよい。
（ｃ）実施形態では、単相のインバータ回路を例にして説明したが、本発明は、三相のインバータ回路にも適用できる。
【００１６】
【発明の効果】
以上詳細に説明したように、請求項１に係る発明によれば、充電された状態の容量性負荷を接続した場合、放電時において、半導体素子のパルス定格電流値を越えた電流でも第１及び第２の判定回路が電流制限モードになり、第１及び第２の半導体素子が電流制限状態になるようにしたので、該第１及び第２の半導体素子の破損を回避できる。更に、誘導性負荷を接続した場合でも、インバータ回路の電流値が第２の基準値を越えなければ、第２の判定回路が電流制限モードにならないので、第１の半導体素子が電流制限状態にならない。そのため、還流電流を流すことで、誘導性負荷を円滑に起動できる。
【図面の簡単な説明】
【図１】本発明の実施形態のインバータ装置の構成図である。
【図２】従来のインバータ装置の構成図である。
【符号の説明】
30 バッテリ（直流電源部）
31 インバータ回路
32，33，34，35 ＩＧＢＴ（半導体素子）
32a ，33a ，34a ，35a 還流ダイオード
36 電流検出器（電流検出部）
40 制御部（保護回路）
41，42 判定回路
43，44，45，46 ＡＮＤ回路（論理回路）
47，48 インバータ（論理回路）[0001]
BACKGROUND OF THE INVENTION
The present invention is provided in an inverter device that generates an alternating current output from a direct current power source using an inverter circuit composed of a semiconductor element, and particularly protects the semiconductor element constituting the inverter circuit when a motor and a capacitor load are connected. The present invention relates to an inverter protection device having a function of
[0002]
[Prior art]
FIG. 2 is a schematic configuration diagram illustrating an example of a conventional inverter device.
This inverter device has a battery 10 as a DC power source that generates DC. A single-phase inverter circuit 11 is connected to the positive side Vdd and the negative side Vss of the battery 10. The inverter circuit 11 includes an IGBT (Insulated Gate Bipolar Transistor) 12. The collector of the IGBT 12 is connected to the positive side Vdd, and the emitter of the IGBT 12 is connected to the node N11. A gate signal S20a is input to the gate of the IGBT 12. The anode of the return diode 12a is connected to the emitter of the IGBT 12, and the collector of the IGBT 12 is connected to the cathode of the return diode 12a. The collector of the IGBT 13 is connected to the node N11, and the emitter of the IGBT 13 is connected to the negative side Vss. The gate signal S20b is input to the gate of the IGBT 13 in a complementary manner to the gate signal S20a. The anode of the return diode 13a is connected to the emitter of the IGBT 13, and the collector of the IGBT 13 is connected to the cathode of the return diode 13a.
[0003]
Further, the collector of the IGBT 14 is connected to the plus side Vdd, and the emitter of the IGBT 14 is connected to the node N12. A gate signal S20c having a phase delayed by 180 degrees with respect to the gate signal S20a is input to the gate of the IGBT14. The anode of the return diode 14a is connected to the emitter of the IGBT 14, and the collector of the IGBT 14 is connected to the cathode of the return diode 14a. The collector of the IGBT 15 is connected to the node N12, and the emitter of the IGBT 15 is connected to the negative side Vss. The gate signal S20d is input to the gate of the IGBT 15 in a complementary manner to the gate signal S20c. The anode of the return diode 15a is connected to the emitter of the IGBT 15, and the collector of the IGBT 15 is connected to the cathode of the return diode 15a. Node N11 is connected to single-phase output terminal T11 via wire W1, and node N12 is connected to single-phase output terminal T12 via wire W2. A load L1 is connected to the single-phase output terminals T11 and T12. The load L1 is an inductive load such as a motor. The wire W2 penetrates the current detector 16. The current detector 16 outputs a detection signal S16 corresponding to the current value of the current flowing through the wire W2. Connected to the output side of the current detector 16 is a control unit 20 for generating a gate signal S20a, S20b, S20c, S20d by inputting a PWM (Pulse Width Modulation) signal for creating a single-phase power supply from another power supply (not shown) Has been.
[0004]
The control unit 20 includes a determination circuit 21. The determination circuit 21 compares the value of the detection signal S16 with a reference value TH, and outputs an operation mode determination signal S21 when the value of the detection signal S16 is equal to or less than the reference value TH, and the value of the detection signal S16 is This circuit outputs the determination signal S21 in the current limit mode when the reference value TH is larger. The reference value TH is set to, for example, the rated current value of the IGBTs 12, 13, 14, and 15. The first input terminals of the two-input AND circuits 22 and 23 are connected to the output side of the determination circuit 21. PWM signals Sg1 and Sg2 output from a PWM signal generator (not shown) for generating a single-phase AC voltage are input to the second input terminals of the AND circuits 22 and 23, respectively. The output terminal of the AND circuit 22 is connected to the input terminal of the inverter 24, and the output terminal of the AND circuit 23 is connected to the input terminal of the inverter 25. Gate signals S20a, S20b, S20c, and S20d are output from the output terminals of the inverter 24, the AND circuit 22, the inverter 25, and the AND circuit 23, respectively. The gates of the IGBTs 12, 13, 14, and 15 are connected to the output terminals of the inverter 24, the AND circuit 22, the inverter 25, and the AND circuit 23, respectively.
[0005]
Next, the operation when the load L1 is connected in FIG. 2 will be described.
The gate signals S20a, S20b, S20c, and S20d are input to the gates of the IGBTs 12, 13, 14, and 15, respectively. The IGBTs 12 and 13 are complementarily turned on / off, and the IGBTs 14 and 15 are turned on. 13 is turned on / off with a phase delay of 180 degrees, and single-phase AC voltages are generated from the single-phase output terminals T11 and T12. Then, the AC output current I11 is supplied to the load L1. The AC output current I11 is detected by the current detector 16, and a detection signal S16 corresponding to the current value of the AC output current I11 is output from the current detector 16. The detection signal S16 is input to the determination circuit 21 in the control unit 20. When the detection signal S16 exceeds the reference value TH, the determination signal S21 enters the current limit mode, and the pulse widths of the gate signals S20b and S20d are The current limit state becomes narrower. In this case, the IGBTs 12 and 14 do not enter a current limiting state so that the load L1 (ie, the motor) can be started smoothly.
[0006]
[Problems to be solved by the invention]
However, in the conventional inverter device of FIG. 2, when a large capacitor load is connected as the load L1, for example, by a mercury lamp with a built-in capacitor, the capacitor 12 is charged when the mercury lamp is turned on again. In this state, a discharge current that greatly exceeds the rated current value of the IGBT 12 is obtained via the IGBT 12, the node N11, the single-phase output terminal T11, the load L1, the single-phase output terminal T12, the node N12, and the freewheeling diode 14a. Flowing. When the IGBT 14 is turned on, the rated current value of the IGBT 14 is greatly increased through the IGBT 14, the node N12, the single-phase output terminal T12, the load L1, the single-phase output terminal T11, the node N11, and the free-wheeling diode 12a. Discharge current that exceeds In this case, since the IGBTs 12 and 14 are not in the current limiting state, there is a problem that they may be damaged.
[0007]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a DC power supply unit that outputs DC, a first semiconductor element connected to one output side of the DC power supply unit, and the other output side of the DC power supply unit. An inverter protection device for protecting each semiconductor element provided in an inverter device comprising an inverter circuit comprising a connected second semiconductor element and converting and outputting the direct current to an alternating current output. And a protection circuit that detects a current value of the output of the inverter circuit and outputs a detection signal, and the protection circuit compares the value of the detection signal with a first reference value, A first determination circuit that enters an operation mode when the value of the detection signal is less than or equal to the first reference value, and enters a current limiting mode when the value of the detection signal is greater than the first reference value; The value of the detection signal is set to be greater than the first reference value. Compared with a second reference value, the operation mode is entered when the value of the detection signal is less than or equal to the second reference value, and current limiting is performed when the value of the detection signal is greater than the second reference value. A second determination circuit that enters a mode, and when the first determination circuit is in an operation mode, the second semiconductor element is turned on / off based on a control signal, and the first determination circuit performs current limiting A first logic circuit that controls the control signal in a mode to place the second semiconductor element in a current limiting state; and controls the first semiconductor element when the second determination circuit is in an operation mode. A second logic circuit that is turned on / off based on a signal and controls the control signal to place the first semiconductor element in a current limit state when the second determination circuit is in a current limit mode. Have.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a schematic configuration diagram showing an example of an inverter device showing an embodiment of the present invention.
This inverter device has a DC power supply unit (for example, a battery) 30 that outputs DC. A single-phase inverter circuit 31 is connected to one output side (for example, plus side) Vdd and the other output side (for example, minus side) Vss of the battery 30. The inverter circuit 31 has a first semiconductor element (for example, IGBT) 32. The collector of the IGBT 32 is connected to the plus side Vdd, and the emitter of the IGBT 32 is connected to the node N21. A gate signal S40a is input to the gate of the IGBT 32. The anode of the return diode 32a is connected to the emitter of the IGBT 32, and the collector of the IGBT 32 is connected to the cathode of the return diode 32a. The node N21 is connected to the collector of a second semiconductor element (for example, IGBT) 33, and the emitter of the IGBT 33 is connected to the minus side Vss. The gate signal S40b is input to the gate of the IGBT 33 in a complementary manner to the gate signal S40a. The anode of the return diode 33a is connected to the emitter of the IGBT 33, and the collector of the IGBT 33 is connected to the cathode of the return diode 33a.
[0009]
Further, the collector of the first semiconductor element (for example, IGBT) 34 is connected to the plus side Vdd, and the emitter of the IGBT 34 is connected to the node N22. A gate signal S40c whose phase is delayed by 180 degrees with respect to the gate signal S40a is input to the gate of the IGBT 34. The anode of the return diode 34a is connected to the emitter of the IGBT 34, and the collector of the IGBT 34 is connected to the cathode of the return diode 34a. A collector of a second semiconductor element (for example, IGBT) 35 is connected to the node N22, and an emitter of the IGBT 35 is connected to the negative side Vss. A gate signal S40d is complementarily input to the gate of the IGBT 35 with respect to the gate signal S40c. The anode of the return diode 35a is connected to the emitter of the IGBT 35, and the collector of the IGBT 35 is connected to the cathode of the return diode 35a. Node N21 is connected to single-phase output terminal T21 via wire W11, and node N22 is connected to single-phase output terminal T22 via wire W12. A load L2 is connected to the single-phase output terminals T21 and T22. The wire W12 passes through a current detection unit (for example, a current detector) 36. The current detector 36 detects the current value of the AC output current I31 and outputs a detection signal S36. Connected to the output side of the current detector 36 is a control unit 40 that generates a gate signal S40a, S40b, S40c, and S40d by inputting a PWM signal for creating a single-phase power supply from another power supply (not shown). The gates of the IGBTs 32, 33, 34, and 35 are connected to the output side of the control unit 40.
[0010]
The control unit 40 includes first and second determination circuits 41 and 42. The determination circuit 41 is composed of, for example, a comparator, a logic circuit, etc., compares the value of the detection signal S36 with the first reference value TH1, and when the value of the detection signal S36 is equal to or less than the reference value TH1, This is a circuit that outputs a determination signal S41 of 1 and outputs the determination signal S41 in the current limiting mode when the value of the detection signal S36 is larger than the reference value TH1. The reference value TH1 is set to, for example, the rated current value of the IGBTs 32, 33, 34, and 35. Similar to the determination circuit 41, the determination circuit 42 compares the value of the detection signal S36 with the second reference value TH2, and when the value of the detection signal S36 is less than or equal to the reference value TH2, the second determination of the operation mode is performed. This circuit outputs a signal S42 and outputs the determination signal S42 in the current limiting mode when the value of the detection signal S36 is larger than the reference value TH2. The reference value TH2 is set to a pulse rated current value that is, for example, twice the rated current value of the IGBTs 32, 33, 34, and 35.
[0011]
The first input terminals of the 2-input AND circuits 43 and 44 are connected to the output side of the determination circuit 41. The first input terminals of the 2-input AND circuits 45 and 46 are connected to the output side of the determination circuit 42. The control unit 40 also includes inverters 47 and 48 that invert the PWM signals Sg1 and Sg2 output from a PWM signal generation unit (not shown) for generating a single-phase AC voltage and output output signals S47 and S48, respectively. Have. The second input terminals of the AND circuits 45 and 46 are connected to the output terminals of the inverters 47 and 48, respectively. The PWM signals Sg1 and Sg2 are input to the second input terminals of the AND circuits 43 and 44, respectively. The AND circuits 43 and 44 constitute a first logic circuit, and the AND circuits 45 and 46 and the inverters 47 and 48 constitute a second logic circuit. The first and second logic circuits and the determination circuits 41 and 42 constitute a protection circuit. The gates of the IGBTs 32, 33, 34, and 35 are connected to the output terminals of the AND circuits 43, 44, 45, and 46, respectively.
[0012]
Next, operations (1) and (2) in FIG. 1 will be described.
(1) When the operation is started when the load L2 is a motor load, the gate signals S40a, S40b, S40c, and S40d are output when the judgment signal S41 is in the operation mode (ie, high level, hereinafter referred to as “H”). Is done. The gate signals S40a and S40b are input to the gates of the IGBTs 32 and 33, respectively, and the IGBTs 32 and 33 are complementarily turned on / off. The gate signals S40c and S40d are respectively input to the gates of the IGBTs 34 and 35, and the IGBTs 34 and 35 are complementarily turned on / off with a phase delay of 180 degrees with respect to the IGBTs 32 and 33, respectively. A single-phase AC voltage is generated from the single-phase output terminals T21 and T22. Then, the AC output current I31 is supplied to the load L2. The AC output current I31 is detected by the current detector 36, and a detection signal S36 corresponding to the current value of the AC output current I31 is output from the current detector 36. The detection signal S36 is input to the control unit 40. When the detection signal S36 exceeds the reference value TH1, the determination signal S41 is in the current limit mode, and the pulse width of the gate signals S40b and S40d is reduced. It becomes a state. In this case, if the detection signal S36 does not exceed the reference value TH2, the determination signal S42 does not enter the current limiting state. Therefore, the back electromotive force recirculates through the freewheeling diodes 34a and 32a while the IGBTs 32 and 34 are on, and the load L2 Is started smoothly.
[0013]
(2) When the operating load L2 is connected when the load L2 is a capacitive load such as a mercury lamp with a capacitor, the capacitor is charged at the time of re-lighting, so that the IGBT 32 or the IGBT 34 is turned on. A discharge current that significantly exceeds the pulse rated current value of the IGBT 32 or IGBT 34 may flow, but when the detection signal S36 exceeds the reference value TH1, the determination signal S41 enters the current limiting mode, and the detection signal S36 When the value TH2 is exceeded, the judgment signal S42 enters the current limit mode. Therefore, the gate signals S40a, S40b, S40c, and S40d are controlled, and the IGBTs 32, 33, 34, and 35 enter a current limiting state in which the pulse widths of the gate signals S40a, S40b, S40c, and S40d are narrowed.
[0014]
As described above, in this embodiment, when a capacitive load is connected as the load L2, the determination signals S41 and S42 are in the current limiting mode and the gate signals S40a, S40b, S40c, and S40d when the capacitor is discharged during relighting. Is controlled so that the IGBTs 32, 33, 34, and 35 are in a current limiting state, so that the IGBTs 32 and 34 can be prevented from being damaged. In addition, even when an inductive load is connected as the load L2, if the AC output current I31 does not exceed the pulse rated current value of the IGBTs 32, 33, 34, and 35, the determination signal S42 does not enter the current limiting state. 34 is not in current limit. Therefore, the load L2 is started smoothly by flowing a reflux current through the IGBTs 32 and 34 and the reflux diodes 32a and 34a.
[0015]
In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. Examples of such modifications include the following.
(A) The battery 30 in FIG. 1 may be any battery as long as it generates DC power, such as a power supply device that rectifies and smoothes commercial power.
(B) The IGBTs 32, 33, 34, and 35 in FIG. 1 may be, for example, MOSFETs or bipolar transistors.
(C) In the embodiment, a single-phase inverter circuit has been described as an example, but the present invention can also be applied to a three-phase inverter circuit.
[0016]
【The invention's effect】
As described above in detail, according to the first aspect of the present invention, when a charged capacitive load is connected, the first and Since the second determination circuit is in the current limit mode and the first and second semiconductor elements are in the current limit state, damage to the first and second semiconductor elements can be avoided. Furthermore, even when an inductive load is connected, if the current value of the inverter circuit does not exceed the second reference value, the second determination circuit does not enter the current limit mode, so that the first semiconductor element enters the current limit state. Don't be. Therefore, the inductive load can be started smoothly by flowing the reflux current.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an inverter device according to an embodiment of the present invention.
FIG. 2 is a configuration diagram of a conventional inverter device.
[Explanation of symbols]
30 Battery (DC power supply)
31 Inverter circuit
32, 33, 34, 35 IGBT (semiconductor element)
32a, 33a, 34a, 35a freewheeling diode
36 Current detector (current detector)
40 Control unit (protection circuit)
41, 42 judgment circuit
43, 44, 45, 46 AND circuit (logic circuit)
47, 48 Inverter (logic circuit)

Claims

A DC power supply unit that outputs direct current, a first semiconductor element connected to one output side of the DC power supply unit, and a second semiconductor element connected to the other output side of the DC power supply unit. An inverter circuit that converts the direct current into alternating current output and outputs the inverter circuit, and is an inverter protection device that protects each semiconductor element,
A current detection unit that detects a current value of an output of the inverter circuit and outputs a detection signal;
With a protection circuit,
The protection circuit is
The value of the detection signal is compared with a first reference value, and an operation mode is entered when the value of the detection signal is less than or equal to the first reference value, and the value of the detection signal is greater than the first reference value. A first determination circuit that enters a current limiting mode when it is large;
The value of the detection signal is compared with a second reference value that is larger than the first reference value, and an operation mode is entered when the value of the detection signal is less than or equal to the second reference value. A second determination circuit that enters a current limiting mode when is greater than the second reference value;
The second semiconductor element is turned on / off based on a control signal when the first determination circuit is in an operation mode, and the control signal is controlled when the first determination circuit is in a current limit mode. A first logic circuit for bringing the second semiconductor element into a current limiting state;
The first semiconductor element is turned on / off based on a control signal when the second determination circuit is in an operation mode, and the control signal is controlled when the second determination circuit is in a current limit mode. And a second logic circuit for bringing the first semiconductor element into a current limiting state.