JP3642466B2

JP3642466B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3642466B2
Application number: JP10512699A
Authority: JP
Inventors: 和己山口
Original assignee: 関西日本電気株式会社
Priority date: 1999-04-13
Filing date: 1999-04-13
Publication date: 2005-04-27
Anticipated expiration: 2019-04-13
Also published as: JP2000299457A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極を溝内部に設けた縦型のＰチャネル型パワーＭＯＳトランジスタと、このＭＯＳトランジスタを保護するポリシリコンからなる双方向性ダイオードとを有した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
この種の半導体装置であるパワーＭＯＳＦＥＴは、チップのセル部にトランジスタ機能を有する多数の並列接続されたユニットセルが配置され、ゲートパッド部には外部への電気的接続のためのゲートパッドの周りにポリシリコンからなるゲート保護のための双方向性ダイオードが配置された構造が一般的である。このＭＯＳＦＥＴはチャネルが半導体本体の溝深さ方向に形成され、チャネルが半導体本体の面方向に形成されるゲートプレーナ型のＭＯＳＦＥＴに比較してユニットセルの高集積化が可能であり、単位面積あたりのチャネル幅を大きくとれ、素子の低オン抵抗化に非常に有効であることが知られている。以下、従来のＰチャネル型パワーＭＯＳＦＥＴについて、図５を参照して説明する。
【０００３】
図において１は半導体本体で、高濃度Ｐ型であるＰ+ 型半導体基板２と、この半導体基板２上に設け、セル部Ａの表面にＵ字型溝３が格子状に形成されると共にゲートパッド部Ｂに凹部４が形成されたエピタキシャル層５とを有している。まず、セル部Ａについて説明する。エピタキシャル層５表面に形成されたＵ字型溝３の内部にゲート酸化膜６を介してポリシリコンからなるゲート電極７が形成されている。エピタキシャル層５はエピタキシャル層５の初期層であり低濃度Ｐ型であるＰ- 型ドレイン領域８と、このドレイン領域８表面層のＵ字型溝３により分離された領域にＵ字型溝３より浅く設けたＮ型ベース領域９と、ベース領域９の表面層に設けたＮ+ 型コンタクトベース領域９ａおよびＰ+ 型ソース領域１０とを含んでいる。エピタキシャル層５上にはゲート電極７を被覆するように層間絶縁膜１１を設け、更にその上には層間絶縁膜１１のコンタクトホールを通してソース領域１０およびコンタクトベース領域９ａ表面とオーミック接触により電気的接続するアルミニウムを主金属とするソース電極１２を設けている。ソース電極１２はその一部を外部への電気的接続のためのソースパッドとしている。
【０００４】
次に、ゲートパッド部Ｂについて説明する。エピタキシャル層５表面に形成された凹部４内面にフィールド酸化膜１３を設け、このフィールド酸化膜１３上の外周にポリシリコンからなる双方向性ダイオード１４を設けている。双方向性ダイオード１４はＰ+ 型ポリシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポリシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポリシリコン層１５のＰ−Ｎ接合により構成されている。この双方向性ダイオード１４を被覆するようにフィールド酸化膜１３および双方向性ダイオード１４上にセル部Ａと共通の層間絶縁膜１１を設けている。層間絶縁膜１１上には層間絶縁膜１１のコンタクトホールを通して双方向性ダイオード１４の最外周部（図５では右端側）のＰ+ 型ポリシリコン層１５と電気的接続したセル部Ａと共通のソース電極１２と、双方向性ダイオード１４の最内周部（図５では左端側）のＰ+ 型ポリシリコン層１５と電気的接続した外部への電気的接続のためのゲートパッド１７を設けている。ゲートパッド１７はゲート電極７に図示しないゲート配線により接続されている。
【０００５】
【発明が解決しようとする課題】
ところで、上記の従来のＰチャネル型パワーＭＯＳＦＥＴの双方向性ダイオード１４は、Ｐ+ ／Ｎ／Ｐ+ ／Ｎ／Ｐ+ とＮ型ポリシリコン層１６をＰ+ 型ポリシリコン層１５で挟む導電型のＰ−Ｎ接合構造としており、その形成は、Ｎ型ポリシリコン層１６をベース領域９と同時形成し、Ｐ+ 型ポリシリコン層１５をソース領域１０と同時形成しているため、双方向性ダイオード１４及びセル部Ａを形成するための不純物ドーズ量をそれぞれ独立に制御することができず、Ｐ+ 型ポリシリコン層１５及びＮ型ポリシリコン層１６を形成するための不純物ドーズ量は優先的に決定されるソース領域１０及びベース領域９を形成するための不純物ドーズ量と同一となる。ソース領域１０を形成するためのホウ素又は弗化ホウ素イオンのドーズ量は５×１０１５ｃｍ-2程度に制御されるため同時形成されるＰ+ 型ポリシリコン層１５の不純物濃度を十分高くすることができない。またＰ+ ポリシリコン層１５をソース領域１０と同時形成しており、ホウ素イオン又は弗化ホウ素イオンのイオン注入後の熱拡散時間が短いため、Ｐ+ 型ポリシリコン層１５をポリシリコンブロック内に十分深く形成することができない。そのため、双方向性ダイオード１４の降伏電圧波形はソフトとなり、双方向性ダイオード１４の動作抵抗が大きくなって、Ｐチャネル型ＭＯＳＦＥＴの静電破壊耐量が低くなり、また双方向性ダイオード１４の降伏電圧値の製造バラツキ及び製品での変動が大きいという問題がある。また仮にソース領域１０の濃度を更に高くできたとしても、Ｐ+ 型ポリシリコン層のホウ素がフィールド絶縁膜を突き抜ける虞がある。また、Ｎ型ポリシリコン層１６の不純物濃度を単独に制御できないため、双方向性ダイオード１４の降伏電圧値を任意に制御できないという問題がある。
従って、本発明は上記の問題点を解決するためになされたもので、Ｐチャネル型ＭＯＳトランジスタの双方向性ダイオードをＰ型ポリシリコン層をＮ+ 型ポリシリコン層で挟む導電型のＰ−Ｎ接合構造とし、Ｐ型ポリシリコン層の不純物濃度の制御をセル部とは別工程で単独に制御することにより双方向性ダイオードの降伏電圧波形をハード波形とし、双方向性ダイオードの降伏電圧値の製造バラツキ及び製品変動を小さく、かつ降伏電圧値を任意に制御可能な半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ドレイン領域となる低濃度Ｐ型半導体層を表面側に含む半導体本体表面のセル部に初期溝とゲートパッド部に初期凹部とを形成する第１工程と、第１工程完了後、前記初期溝および初期凹部の内面にＬＯＣＯＳ酸化膜を形成することより初期溝がＵ字型溝および初期凹部が凹部に形状変形された後、半導体本体表面をポリシリコン膜で被覆し、このポリシリコン膜にＰ型イオン注入層を形成して後、このポリシリコン膜をパターニングして前記凹部のＬＯＣＯＳ酸化膜上の外周にポリシリコンブロックを形成する第２工程と、第２工程完了後、前記ＬＯＣＯＳ酸化膜をマスクにＮ型不純物をイオン注入しその後熱拡散して、前記半導体層の表面層の前記Ｕ字型溝に分離された領域にＮ型ベース領域を形成し、前記熱拡散により前記Ｐ型不純物イオン注入層を熱拡散して前記ポリシリコンブロックをＰ型ポリシリコン層とする第３工程と、第３工程完了後、前記Ｐ型ポリシリコン層の少なくとも最内周部および最外周部と前記ベース領域表面の一部とを露出させたレジストパターンを形成し、このレジストパターンをマスクに高濃度Ｎ型不純物をイオン注入しその後熱拡散して、前記ベース領域表面層に高濃度Ｎ型コンタクトベース領域と前記Ｐ型ポリシリコン層の少なくとも最内周部および最外周部に高濃度Ｎ型ポリシリコン層とを形成し、前記ポリシリコンブロックを双方向性ダイオードとする第４工程と、第４工程完了後、前記ベース領域およびコンタクトベース領域の表面の一部と前記ダイオードの表面を被覆させたレジストパターンを形成して後、このレジストパターンと前記ＬＯＣＯＳ酸化膜とをマスクに高濃度Ｐ型不純物をイオン注入しその後熱拡散して、前記ベース領域の表面層に高濃度Ｐ型ソース領域を形成する第５工程と、第５工程完了後、前記Ｕ字型溝のＬＯＣＯＳ酸化膜を除去するとともに前記凹部のＬＯＣＯＳ酸化膜をフィールド酸化膜として残す第６工程と、第６工程完了後、Ｕ字型溝内面を含む露出した半導体本体表面にゲート酸化膜を形成した後、その上からポリシリコン膜で被覆し、このポリシリコン膜をパターニングして、前記ソース領域表面の一部およびＵ字型溝のポリシリコン膜を残してゲート電極を形成する第７工程と、第７工程完了後、その上から層間絶縁膜で被覆し、この層間絶縁膜をパターニングして、前記コンタクトベース領域およびソース領域の表面と前記ポリシリコンブロックの最内周部および最外周部の高濃度Ｎ型ポリシリコン層の表面とを露出する第８工程と、第８工程完了後、その上からアルミニウム膜で被覆し、このアルミニウムを主金属とする金属膜をパターニングして、前記コンタクトベース領域およびソース領域と前記最外周部の高濃度Ｎ型ポリシリコン層とに電気的接続するソース電極を形成し、前記最内周部の高濃度Ｎ型ポリシリコン層に電気的接続するゲートパッドを前記フィールド絶縁膜上のダイオード内側に前記層間絶縁膜を介して形成する第９工程とを有する。
【０００７】
【発明の実施の形態】
以下に、本発明に基づき１実施例のＰチャネル型パワーＭＯＳＦＥＴおよびその製造方法を図１乃至図４を参照して説明する。
まず、構成を説明すると、図１において、２１は半導体本体で、高濃度Ｐ型であるＰ+ 型半導体基板２２と、この半導体基板２２上に設け、セル部Ａの表面にＵ字型溝２３が格子状に形成されると共にゲートパッド部Ｂに凹部２４が形成されたエピタキシャル層２５とを有している。セル部Ａについて説明する。エピタキシャル層２５表面に形成されたＵ字型溝２３の内部にゲート酸化膜２６を介してポリシリコンからなるゲート電極２７が形成されている。エピタキシャル層２５はエピタキシャル層２５の初期層であり低濃度Ｐ型であるＰ- 型ドレイン領域２８と、このドレイン領域２８表面層のＵ字型溝２３により分離された領域にＵ字型溝２３より浅く設けたＮ型ベース領域２９と、ベース領域２９の表面層に設けたＮ+ 型コンタクトベース領域２９ａおよびＰ+ 型ソース領域３０とを含んでいる。エピタキシャル層２５表面のＵ字型溝２３により分離された各領域の平面的な構造は図２に示すように、ソース領域３０は全体が略正方形であり、且つ、所定の一定幅で離隔した非環状の略４等分に分割された３角形の４分割ソース領域３０ａであり、ベース領域２９（コンタクトベース領域２９ａを含む）は４分割ソース領域３０ａ間の幅狭なソース分割ベース領域２９ｂである。エピタキシャル層２５上にはゲート電極２７を被覆するように層間絶縁膜３１を設け、更にその上には層間絶縁膜３１のコンタクトホールを通してソース領域３０およびコンタクトベース領域２９ａ表面とオーミック接触により電気的接続するアルミニウムを主金属とするソース電極３２を設けている。ソース電極３２はその一部を外部への電気的接続のためのソースパッドとしている。
【０００８】
次に、ゲートパッド部Ｂについて説明する。エピタキシャル層２５表面に形成された凹部２４内面にフィールド酸化膜３３を設け、このフィールド酸化膜３３上の周りにポリシリコンからなる双方向性ダイオード３４を設けている。双方向性ダイオード３４はＮ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｐ+ 型ポリシリコン層３５のＰ−Ｎ接合により構成されている。この双方向性ダイオード３４を被覆するようにフィールド酸化膜３３および双方向性ダイオード３４上にセル部Ａと共通の層間絶縁膜３１を設けている。フィールド酸化膜３３上の双方向性ダイオード３４の内側には層間絶縁膜３１を介して外部への電気的接続のためのゲートパッド３７を設けている。双方向性ダイオード３４の最外周部（図１では右端側）のＮ+ 型ポリシリコン層３５には層間絶縁膜３１のコンタクトホールを通してセル部Ａからソース電極３２が跨り電気的接続しており、双方向性ダイオード３４の最内周部（図１では左端側）のＮ+ 型ポリシリコン層３５には層間絶縁膜３１のコンタクトホールを通してゲートパッド３７が跨り電気的接続している。ゲートパッド３７はゲート電極２７に図示しないゲート配線により接続されている。
【０００９】
上記構成によれば、ポリシリコンの双方向性ダイオード３４をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ とＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３５で挟む導電型構造としているので、双方向性ダイオード３４の降伏電圧波形はハードとなり、動作抵抗が小さくなるためＰチャネル型パワーＭＯＳＦＥＴの静電破壊耐量が向上する。またＮ+ 型ポリシリコン層３５の不純物濃度が高いため、ゲートパッド３７とＮ+ 型ポリシリコン層３５に挟まれた層間絶縁膜３１の製造工程での汚染に対してもＮ+ 型ポリシリコン層３５の表面層は影響されることはなく、双方向性ダイオード３４の降伏電圧値の製造バラツキ及び製品変動は小さくなり、設計どおりの降伏電圧値で信頼性の高い双方向性ダイオード３４を有するＰチャネル型パワーＭＯＳＦＥＴを製造できる。
【００１０】
次に製造方法を図３（ａ）〜（ｄ）、図４（ｅ）〜（ｈ）および図１を参照して説明する。
先ず、第１工程はこの工程の完了後を図３（ａ）に示すように、半導体本体２１として高濃度Ｐ型であるＰ+ 型半導体基板２２上に低濃度Ｐ型半導体層であるＰ- 型エピタキシャル層２５を形成したウェーハを準備し、このエピタキシャル層２５の表面に熱酸化法によりシリコン酸化膜５３を例えば、膜厚５００オングストローム程度に形成し、更にその上にシリコン窒化膜５４をＣＶＤ法により例えば、膜厚９００オングストローム程度に成長させた後、フォトリソグラフィ法およびドライエッチ法により選択的に窒化膜５４、酸化膜５３およびエピタキシャル層２５をエッチングして、セル部Ａとなる領域に初期溝５５を格子状に形成すると共に、ゲートパッド部Ｂとなる領域に初期凹部５６を形成する。初期溝５５および初期凹部５６は深さを例えば、１．３μｍねらいでエッチングして形成される。
【００１１】
次に、第２工程はこの工程の完了後を図３（ｂ）に示すように、第１工程完了後、窒化膜５４をマスクとして初期溝５５および初期凹部５６の内面を熱酸化して例えば、膜厚７０００オングストローム程度のＬＯＣＯＳ酸化膜５７を形成すると、初期溝５５がＵ字型溝２３、および、初期凹部５６が凹部２４に形状変形される。その後、ウェーハの表面をＣＶＤ法によりポリシリコン膜で被覆し、この上からホウ素イオンまたは弗化ホウ素イオンを例えば４．０×１０¹⁴ｃｍ^-2程度のドーズ量でイオン注入して表面にホウ素イオン注入層５８を形成する。この後、フォトリソグラフィ法およびドライエッチ法により、ゲートパッド部ＢのＬＯＣＯＳ酸化膜５７上にポリシリコン膜を残してポリシリコンブロック５９を形成する。
【００１２】
次に、第３工程はこの工程の完了後を図３（ｃ）に示すように、第２工程完了後、窒化膜５４および酸化膜５３をウェットエッチ法により全面除去し、熱酸化法によりイオン注入のためのシリコン酸化膜６０を例えば、膜厚１００オングストローム程度に形成して後、ＬＯＣＯＳ酸化膜５７をマスクにしてシリコン酸化膜６０を介してセル部Ａの表面層内に選択的にヒ素イオン又はリンイオンを例えば３．０×１０¹³ｃｍ^-2程度のドーズ量でイオン注入及び熱拡散してＮ型ベース領域２９を形成する。このときの熱拡散によりホウ素イオン注入層５８も熱拡散され、ポリシリコンブロック５９全体がＰ型ポリシリコン層３６となる。ヒ素イオン又はリンイオンのイオン注入のとき露出されたポリシリコンブロック５９にもヒ素イオン又はリンイオンが同時に注入されるがホウ素イオン注入層５８よりドーズ量が少ないためＰ型ポリシリコン層３６への影響はない。
【００１３】
次に、第４工程はこの工程の完了後を図３（ｄ）に示すように、第３工程完了後、フォトリソグラフィ法でのレジストパターン６１をマスクにベース領域２９表面層に選択的にヒ素イオン又はリンイオンを例えば５．０×１０¹⁵ｃｍ^-2程度のドーズ量でイオン注入しレジストパターン６１を除去後に熱拡散してＮ+ 型コンタクトベース領域２９ａを形成する。このとき同時に、Ｐ型ポリシリコン層３６の少なくとも最内周部および最外周部（本実施例では最内周部および最外周部と中央部）にも選択的にヒ素イオン又はリンイオンをイオン注入及び熱拡散してＮ+ 型ポリシリコン層３５を形成し、Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+ 型ポリシリコン層３５のＰ−Ｎ接合からなる双方向性ダイオード３４を構成する。
【００１４】
次に、第５工程はこの工程の完了後を図４（ｅ）に示すように、第４工程完了後、ＬＯＣＯＳ酸化膜５７及びレジストパターン６２をマスクにベース領域２９およびコンタクトベース領域２９ａの表面層内に選択的にホウ素イオン又は弗化ホウ素イオンを例えば５．０×１０１５ｃｍ−２程度のドーズ量でイオン注入しレジストパターン６２を除去してＰ+ 型ソース領域３０を形成する。ベース領域２９、コンタクトベース領域２９ａ及びソース領域３０が形成された後のエピタキシャル層２５の元のままの領域はＰ- 型ドレイン領域２８となる。
【００１５】
次に、第６工程はこの工程の完了後を図４（ｆ）に示すように、第５工程完了後、凹部２４内のＬＯＣＯＳ酸化膜５７および双方向性ダイオード３４をフォトリソグラフィ法でのレジストパターン６３でマスクしウェットエッチ法によりＵ字型溝２３内のＬＯＣＯＳ酸化膜５７とベース領域２９、コンタクトベース領域２９ａおよびソース領域３０上の酸化膜６０を除去することによりベース領域２９、ソース領域３０およびコンタクトベース領域２９ａの表面と溝２３の内面を露出させ、凹部２４に形成されたＬＯＣＯＳ酸化膜５７をフィールド酸化膜３３として残す。
【００１６】
次に、第７工程はこの工程の完了後を図４（ｇ）に示すように、第６工程完了後、ベース領域２９、コンタクトベース領域２９ａおよびソース領域３０の表面と溝２３の内面に熱酸化法によりゲート酸化膜２６を形成する。ゲート酸化膜２６の膜厚は、例えば、溝２３の内面のベース領域２９上で５００Å程度に形成される。以上の工程を経たウェーハの表面をＣＶＤ法によりポリシリコン膜で被覆し、フォトリソグラフィ法およびドライエッチ法により、ソース領域３０表面の一部および溝２３のポリシリコン膜を残してゲート電極２７を形成する。
【００１７】
次に、第８工程はこの工程の完了後を図４（ｈ）に示すように、第７工程完了後、ウェーハの表面を層間絶縁膜３１で被覆し、この層間絶縁膜３１および酸化膜２６をレジストパターンをマスクにエッチングしソース領域３０及びコンタクトベース領域２９ａと双方向性ダイオード３４の最内周部および最外周部のＮ+ 型ポリシリコン層３５表面を露出させる。そして、このとき使用したレジストパターンを除去する。
【００１８】
次に、第９工程はこの工程の完了後を図１に示すように、第８工程完了後、ウェーハの表面をアルミニウムを主金属とする金属膜で被覆し、レジストパターンをマスクに不要部分をエッチングにより除去して、セル部Ａ上からゲートパッド部Ｂ上に跨がって、表面が露出されたソース領域３０及びコンタクトベース領域２９ａと双方向性ダイオード３４の最外周部（図１では右端側）のＮ+ 型ポリシリコン層３５とに電気的接続したソース電極３２を形成し、ゲートパッド部Ｂにおいて双方向性ダイオード４２の内側のフィールド酸化膜３３上に層間絶縁膜３１を介して、双方向性ダイオード４２の最内周部（図１では左端側）の表面が露出されたＮ+ 型ポリシリコン層３５に電気的接続したゲートパッド３７を形成する。ソース電極３２はその一部を外部への電気的接続のためのソースパッドとしている。ゲートパッド４７は図示しないゲート配線を介してゲート電極２７に電気的に接続されている。
【００１９】
以上説明した方法によれば、ポリシリコンの双方向性ダイオード３４をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ とＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３５で挟む導電型のＰ−Ｎ接合構造として形成するとき、Ｐ型ポリシリコン層３６を形成するためのイオン注入をウェーハ表面をポリシリコン膜で被覆後ポリシリコンブロック５９を形成する前に行い、かつ、Ｐ型ポリシリコン層３６を形成するためのイオン注入後の熱拡散をベース領域２９を形成するためのイオン注入後の熱拡散と同時に行うことにより、Ｐ型ポリシリコン層３６を形成するためのイオン注入以外に新たに工程を追加することなく、Ｐ型ポリシリコン層３６の不純物のドーズ量の制御をセル部Ａとは独立に任意に行え、かつ、Ｐ型ポリシリコン層３６の拡散深さをセル部Ａの不純物濃度や拡散深さに影響せずに十分深くでき、更にＮ+ 型ポリシリコン層３５を形成するためのイオン注入及び熱拡散はコンタクトベース領域２９ａを形成するためのイオン注入及び熱拡散と同時に行うことにより、新たに工程を追加することなく、Ｎ+ 型ポリシリコン層３５は高不純物濃度に形成できる。したがって、降伏電圧波形のハードで降伏電圧値の製造バラツキ及び工程変動の小さい双方向性ダイオード３４を有するＰチャネル型パワーＭＯＳＦＥＴを安定して製造することができる。また、Ｐチャネル型ポリシリコン層３６の不純物濃度を制御することにより双方向性ダイオードの降伏電圧値を任意に設定できる。
【００２０】
上記実施例において、双方向性ダイオードをＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ の導電型Ｐ−Ｎ接合構造で説明したが、要求される降伏電圧値によりＰ−Ｎ接合の段数を増減してもよい。
また、セル部Ａのエピタキシャル層表面の平面的な構造を図２に示すソースが非環状パターンのもので説明したが、これに限定されることなく、他の非環状パターンやソース領域がベース領域を取り囲む環状パターンであってもよい。
また、Ｕ字型溝を格子状に形成されたもので説明したが、ストライプ状に形成されたものであってもよい。
また、Ｐチャネル型パワーＭＯＳトランジスタをパワーＭＯＳＦＥＴで説明したが、伝導度変調型ＭＯＳＦＥＴであってもよい。この場合、半導体基板を高濃度Ｎ型とする。
また、半導体本体を半導体基板上にエピタキシャル層を成長させたもので説明したが、半導体基板だけで構成してもよい。
またＰチャネル型パワーＭＯＳトランジスタは半導体集積回路の中に含まれたものであってもよい。
【００２１】
【発明の効果】
本発明の半導体装置の製造方法によれば、ポリシリコンの双方向性ダイオードをＰ型ポリシリコン層を高不純物濃度のＮ型ポリシリコン層で挟む導電型構造として形成するとき、Ｐ型ポリシリコン層を形成するためのイオン注入をウェーハ表面をポリシリコン膜で被覆後ポリシリコンブロックを形成する前に行い、かつ、Ｐ型ポリシリコン層を形成するためのイオン注入後の熱拡散をベース領域を形成するためのイオン注入後の熱拡散と同時に行い、Ｎ型ポリシリコン層を形成するためのイオン注入及び熱拡散はコンタクトベース領域を形成するためのイオン注入及び熱拡散と同時に行うことにより、Ｐ型ポリシリコン層を形成するためのイオン注入以外に新たに工程を追加することなく、Ｐ型ポリシリコン層の不純物のドーズ量の制御をセル部とは独立に行え、かつ、セル部の不純物濃度や拡散深さに影響しないように行え、Ｎ型ポリシリコン層はコンタクトベース領域と同時に高不純物濃度に形成でき、降伏電圧波形のハードで降伏電圧値の製造バラツキ及び工程変動の小さい双方向性ダイオードを有する半導体装置を安定して製造することができる。また、Ｐ型ポリシリコン層の不純物濃度を制御することによりダイオードの段数を増減する以外に双方向性ダイオードの降伏電圧値を任意に設定できる。
【図面の簡単な説明】
【図１】本発明の１実施例であるＰチャネル型パワーＭＯＳＦＥＴの要部断面図。
【図２】図１のＰチャネル型パワーＭＯＳＦＥＴのＵ字型溝で分離された半導体本体表面の１セル分の平面パターンを示す１実施例のパターン図。
【図３】図１のＰチャネル型パワーＭＯＳＦＥＴの製造工程（第１〜第４工程）を示す要部断面図
【図４】図１のＰチャネル型パワーＭＯＳＦＥＴの製造工程（第５〜第８工程）を示す要部断面図
【図５】従来のＰチャネル型パワーＭＯＳＦＥＴの要部断面図。
【符号の説明】
２１半導体本体
２２半導体基板
２３Ｕ字型溝
２４凹部
２５エピタキシャル層
２６ゲート酸化膜
２７ゲート電極
２８ドレイン領域
２９ベース領域
２９ａコンタクトベース領域
３０ソース領域
３１層間絶縁膜
３２ソース電極
３３フィールド酸化膜
３４双方向性ダイオード
３５Ｎ+ 型ポリシリコン層
３６Ｐ型ポリシリコン層
３７ゲートパッド
５３シリコン酸化膜
５４窒化膜
５５初期溝
５６初期凹部
５７ＬＯＣＯＳ酸化膜
５８ホウ素イオン注入層
５９ポリシリコンブロック
６０シリコン酸化膜
６１，６２，６３レジストパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor equipment, in particular, organic and P-channel type power MOS transistor of the vertical type in which a gate electrode is internally grooved, and a bidirectional diode made of polysilicon to protect the MOS transistor relates to a method of manufacturing a semiconductor equipment was.
[0002]
[Prior art]
In a power MOSFET which is a semiconductor device of this type, a large number of parallel connected unit cells having transistor functions are arranged in a cell portion of a chip, and a gate pad portion is provided around a gate pad for electrical connection to the outside. In general, a structure in which a bidirectional diode made of polysilicon for gate protection is arranged. This MOSFET has a channel formed in the depth direction of the groove of the semiconductor body, and the unit cell can be highly integrated compared with a gate planar type MOSFET in which the channel is formed in the surface direction of the semiconductor body. It is known that the channel width can be increased and it is very effective for reducing the on-resistance of the device. Hereinafter, a conventional P-channel power MOSFET will be described with reference to FIG.
[0003]
In the figure, reference numeral 1 denotes a semiconductor body, a P + type semiconductor substrate 2 which is a high concentration P type, and a U-shaped groove 3 formed on the surface of the cell portion A in the form of a lattice and a gate. The pad portion B has an epitaxial layer 5 in which a recess 4 is formed. First, the cell part A will be described. A gate electrode 7 made of polysilicon is formed inside a U-shaped groove 3 formed on the surface of the epitaxial layer 5 via a gate oxide film 6. The epitaxial layer 5 is an initial layer of the epitaxial layer 5 and is a low-concentration P-type drain region 8 and a region separated by a U-shaped groove 3 on the surface layer of the drain region 8 from the U-shaped groove 3. It includes an N-type base region 9 provided shallow, and an N + -type contact base region 9 a and a P + -type source region 10 provided in the surface layer of the base region 9. An interlayer insulating film 11 is provided on the epitaxial layer 5 so as to cover the gate electrode 7, and is further electrically connected to the surface of the source region 10 and the contact base region 9 a by ohmic contact through a contact hole of the interlayer insulating film 11. A source electrode 12 whose main metal is aluminum is provided. Part of the source electrode 12 serves as a source pad for electrical connection to the outside.
[0004]
Next, the gate pad portion B will be described. A field oxide film 13 is provided on the inner surface of the recess 4 formed on the surface of the epitaxial layer 5, and a bidirectional diode 14 made of polysilicon is provided on the outer periphery of the field oxide film 13. The bidirectional diode 14 is constituted by a PN junction of a P + type polysilicon layer 15-an N type polysilicon layer 16-a P + type polysilicon layer 15-an N type polysilicon layer 16-a P + type polysilicon layer 15. Has been. An interlayer insulating film 11 common to the cell portion A is provided on the field oxide film 13 and the bidirectional diode 14 so as to cover the bidirectional diode 14. On the interlayer insulating film 11, it is common to the cell portion A electrically connected to the P + -type polysilicon layer 15 in the outermost peripheral portion (the right end side in FIG. 5) of the bidirectional diode 14 through the contact hole of the interlayer insulating film 11. A source electrode 12 and a gate pad 17 for electrical connection to the outside which is electrically connected to the P + type polysilicon layer 15 in the innermost peripheral portion (left side in FIG. 5) of the bidirectional diode 14 are provided. Yes. The gate pad 17 is connected to the gate electrode 7 by a gate wiring (not shown).
[0005]
[Problems to be solved by the invention]
By the way, the bidirectional diode 14 of the conventional P-channel type power MOSFET described above has a conductivity type in which P + / N / P + / N / P + and an N-type polysilicon layer 16 are sandwiched between P + -type polysilicon layers 15. Since the N-type polysilicon layer 16 is formed simultaneously with the base region 9 and the P + -type polysilicon layer 15 is formed simultaneously with the source region 10, the formation is bidirectional. The impurity dose for forming the diode 14 and the cell portion A cannot be controlled independently, and the impurity dose for forming the P + -type polysilicon layer 15 and the N-type polysilicon layer 16 is preferential. This is the same as the impurity dose for forming the source region 10 and the base region 9 determined in (1). Since the dose of boron or boron fluoride ions for forming the source region 10 is controlled to about 5 × 10 15 cm −2, the impurity concentration of the simultaneously formed P + -type polysilicon layer 15 cannot be made sufficiently high. . Further, since the P + polysilicon layer 15 is formed simultaneously with the source region 10 and the thermal diffusion time after ion implantation of boron ions or boron fluoride ions is short, the P + type polysilicon layer 15 is placed in the polysilicon block. It cannot be formed deep enough. Therefore, the breakdown voltage waveform of the bidirectional diode 14 becomes soft, the operating resistance of the bidirectional diode 14 increases, the electrostatic breakdown resistance of the P-channel MOSFET decreases, and the breakdown voltage of the bidirectional diode 14 decreases. There is a problem that the manufacturing variation of the value and the variation in the product are large. Even if the concentration of the source region 10 can be further increased, boron in the P + -type polysilicon layer may penetrate through the field insulating film. Further, since the impurity concentration of the N-type polysilicon layer 16 cannot be controlled independently, there is a problem that the breakdown voltage value of the bidirectional diode 14 cannot be arbitrarily controlled.
Accordingly, the present invention has been made to solve the above-mentioned problems, and is a conductive type PN in which a bidirectional diode of a P channel type MOS transistor is sandwiched between a P type polysilicon layer and an N + type polysilicon layer. By using a junction structure and controlling the impurity concentration of the P-type polysilicon layer independently in a process separate from the cell part, the breakdown voltage waveform of the bidirectional diode is changed to a hard waveform, and the breakdown voltage value of the bidirectional diode is manufacturing variations and reduce product variability and an object to provide a method for producing arbitrarily controllable semiconductor equipment breakdown voltage value.
[0006]
[Means for Solving the Problems]
A method for manufacturing a semiconductor device according to the present invention includes a first step of forming an initial groove in a cell portion on the surface of a semiconductor body including a low-concentration P-type semiconductor layer serving as a drain region on the surface side and an initial recess in a gate pad portion. After the first step is completed, a LOCOS oxide film is formed on the inner surfaces of the initial groove and the initial recess, so that the initial groove is deformed into a U-shaped groove and the initial recess is formed into a recess. A second step of forming a polysilicon block on the outer periphery of the LOCOS oxide film in the recess by patterning the polysilicon film after forming a P-type ion implantation layer on the polysilicon film, After completing the two steps, N-type impurities are ion-implanted using the LOCOS oxide film as a mask and then thermally diffused to form an N-type base region in a region separated by the U-shaped groove in the surface layer of the semiconductor layer. A third step of thermally diffusing the P-type impurity ion-implanted layer by the thermal diffusion to make the polysilicon block a P-type polysilicon layer; and after completion of the third step, at least the most of the P-type polysilicon layer. A resist pattern is formed in which an inner peripheral portion and an outermost peripheral portion and a part of the surface of the base region are exposed. Using the resist pattern as a mask, high-concentration N-type impurities are ion-implanted, and then thermally diffused to form the base region A high-concentration N-type contact base region is formed on the surface layer and a high-concentration N-type polysilicon layer is formed on at least the innermost and outermost portions of the P-type polysilicon layer, and the polysilicon block is formed as a bidirectional diode. And a resist pattern that covers a part of the surface of the base region and the contact base region and the surface of the diode after completion of the fourth step. After the formation, a high concentration P-type source region is formed on the surface layer of the base region by ion implantation of a high concentration P-type impurity using this resist pattern and the LOCOS oxide film as a mask and then thermal diffusion. And after completion of the fifth step, the LOCOS oxide film in the U-shaped groove is removed and the LOCOS oxide film in the concave portion is left as a field oxide film. A gate oxide film is formed on the surface of the exposed semiconductor body including the semiconductor film, and then covered with a polysilicon film. The polysilicon film is patterned to form part of the source region surface and polysilicon in the U-shaped groove. The seventh step of forming the gate electrode leaving the film, and after completion of the seventh step , the interlayer insulating film is covered from above, and the interlayer insulating film is patterned to form the contact base region. And an eighth step of exposing the surface of the source region and the surface of the innermost and outermost high-concentration N-type polysilicon layer of the polysilicon block, and after completion of the eighth step , an aluminum film is formed thereon. Covering and patterning a metal film containing aluminum as a main metal to form a source electrode electrically connected to the contact base region and the source region and the high-concentration N-type polysilicon layer in the outermost periphery, And a ninth step of forming a gate pad electrically connected to the innermost peripheral high concentration N-type polysilicon layer inside the diode on the field insulating film through the interlayer insulating film.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
In the following, a P-channel power MOSFET according to one embodiment and a method for manufacturing the same according to the present invention will be described with reference to FIGS.
First, the structure will be described. In FIG. 1, reference numeral 21 denotes a semiconductor body, which is provided on a P + type semiconductor substrate 22 which is a high concentration P type, and on the semiconductor substrate 22, and a U-shaped groove 23 on the surface of the cell portion A. Are formed in a lattice shape and have an epitaxial layer 25 in which a recess 24 is formed in the gate pad portion B. The cell part A will be described. A gate electrode 27 made of polysilicon is formed inside a U-shaped groove 23 formed on the surface of the epitaxial layer 25 via a gate oxide film 26. The epitaxial layer 25 is an initial layer of the epitaxial layer 25 and is a low-concentration P-type drain region 28 and a region separated by a U-shaped groove 23 in the surface layer of the drain region 28 from the U-shaped groove 23. An N type base region 29 provided shallow, and an N + type contact base region 29 a and a P + type source region 30 provided in the surface layer of the base region 29 are included. As shown in FIG. 2, the planar structure of each region separated by the U-shaped groove 23 on the surface of the epitaxial layer 25 is a non-square shape in which the source region 30 is generally square and separated by a predetermined constant width. A triangular quadrant source region 30a that is divided into substantially four equal parts in a ring shape, and a base region 29 (including a contact base region 29a) is a narrow source split base region 29b between the quadrant source regions 30a. . An interlayer insulating film 31 is provided on the epitaxial layer 25 so as to cover the gate electrode 27, and is further electrically connected to the surface of the source region 30 and the contact base region 29 a by ohmic contact through the contact hole of the interlayer insulating film 31. A source electrode 32 whose main metal is aluminum is provided. A part of the source electrode 32 serves as a source pad for electrical connection to the outside.
[0008]
Next, the gate pad portion B will be described. A field oxide film 33 is provided on the inner surface of the recess 24 formed on the surface of the epitaxial layer 25, and a bidirectional diode 34 made of polysilicon is provided around the field oxide film 33. The bidirectional diode 34 is constituted by a PN junction of an N + type polysilicon layer 35-a P type polysilicon layer 36-an N + type polysilicon layer 35-a P type polysilicon layer 36-a P + type polysilicon layer 35. Has been. An interlayer insulating film 31 common to the cell portion A is provided on the field oxide film 33 and the bidirectional diode 34 so as to cover the bidirectional diode 34. Inside the bidirectional diode 34 on the field oxide film 33, a gate pad 37 for electrical connection to the outside is provided via the interlayer insulating film 31. The source electrode 32 extends from the cell portion A through the contact hole of the interlayer insulating film 31 to the N + type polysilicon layer 35 at the outermost peripheral portion (right end side in FIG. 1) of the bidirectional diode 34 and is electrically connected. A gate pad 37 is straddled and electrically connected to the N + -type polysilicon layer 35 in the innermost peripheral portion (left end side in FIG. 1) of the bidirectional diode 34 through a contact hole in the interlayer insulating film 31. The gate pad 37 is connected to the gate electrode 27 by a gate wiring (not shown).
[0009]
According to the above configuration, the polysilicon bidirectional diode 34 has a conductive structure in which N + / P / N + / P / N + and the P-type polysilicon layer 36 are sandwiched by the N + -type polysilicon layer 35. The breakdown voltage waveform of the bidirectional diode 34 becomes hard and the operating resistance is reduced, so that the electrostatic breakdown resistance of the P-channel type power MOSFET is improved. Further, since the impurity concentration of the N + type polysilicon layer 35 is high, the N + type polysilicon layer is also resistant to contamination in the manufacturing process of the interlayer insulating film 31 sandwiched between the gate pad 37 and the N + type polysilicon layer 35. The surface layer 35 is not affected, the manufacturing variation and the product variation of the breakdown voltage value of the bidirectional diode 34 are reduced, and the P having the bidirectional diode 34 having high reliability at the breakdown voltage value as designed. A channel type power MOSFET can be manufactured.
[0010]
Next, a manufacturing method will be described with reference to FIGS. 3A to 3D, FIGS. 4E to 4H, and FIG.
First, in the first step, after the completion of this step, as shown in FIG. 3A, a P− type semiconductor layer which is a low concentration P type semiconductor layer is formed on a P + type semiconductor substrate 22 which is a high concentration P type as a semiconductor body 21. A wafer on which a type epitaxial layer 25 is formed is prepared, a silicon oxide film 53 is formed on the surface of the epitaxial layer 25 by a thermal oxidation method, for example, to a thickness of about 500 angstroms, and a silicon nitride film 54 is further formed thereon by a CVD method. For example, after the film is grown to a thickness of about 900 angstroms, the nitride film 54, the oxide film 53, and the epitaxial layer 25 are selectively etched by a photolithography method and a dry etching method, and an initial trench is formed in a region to be the cell portion A. 55 is formed in a lattice shape, and an initial recess 56 is formed in a region to be the gate pad portion B. The initial groove 55 and the initial recess 56 are formed by etching with a depth of, for example, 1.3 μm.
[0011]
Next, in the second step, as shown in FIG. 3B, after the completion of this step, the inner surfaces of the initial groove 55 and the initial recess 56 are thermally oxidized using the nitride film 54 as a mask after the completion of the first step. When the LOCOS oxide film 57 having a thickness of about 7000 angstroms is formed, the initial groove 55 is deformed into the U-shaped groove 23 and the initial concave portion 56 is deformed into the concave portion 24. Thereafter, the surface of the wafer is coated with a polysilicon film by a CVD method, and boron ions or boron fluoride ions are ion-implanted with a dose of about 4.0 × 10 ¹⁴ cm ^−2, for example, to form boron ions on the surface. An injection layer 58 is formed. Thereafter, a polysilicon block 59 is formed by leaving a polysilicon film on the LOCOS oxide film 57 of the gate pad portion B by photolithography and dry etching.
[0012]
Next, in the third step, as shown in FIG. 3C, after the completion of this step, after the completion of the second step, the nitride film 54 and the oxide film 53 are entirely removed by a wet etching method, and ions are formed by a thermal oxidation method. After the silicon oxide film 60 for implantation is formed to a thickness of, for example, about 100 angstroms, arsenic ions are selectively formed in the surface layer of the cell portion A through the silicon oxide film 60 using the LOCOS oxide film 57 as a mask. Alternatively, phosphorus ions are ion-implanted and thermally diffused at a dose of about 3.0 × 10 ¹³ cm ⁻² to form the N-type base region 29. The boron ion implantation layer 58 is also thermally diffused by the thermal diffusion at this time, and the entire polysilicon block 59 becomes the P-type polysilicon layer 36. Arsenic ions or phosphorous ions are simultaneously implanted into the exposed polysilicon block 59 when arsenic ions or phosphorous ions are implanted. However, since the dose amount is smaller than that of the boron ion implanted layer 58, the P-type polysilicon layer 36 is not affected. .
[0013]
Next, in the fourth step, as shown in FIG. 3D, after the completion of this step, after the completion of the third step, arsenic is selectively applied to the surface layer of the base region 29 using the resist pattern 61 by photolithography as a mask. Ions or phosphorus ions are implanted at a dose of, for example, about 5.0 × 10 ¹⁵ cm ⁻² to remove the resist pattern 61 and then thermally diffuse to form the N + -type contact base region 29a. At the same time, arsenic ions or phosphorus ions are selectively implanted into at least the innermost peripheral portion and the outermost peripheral portion (in this embodiment, the innermost peripheral portion, the outermost peripheral portion and the central portion) of the P-type polysilicon layer 36, and N + type polysilicon layer 35-P type polysilicon layer 36-N + type polysilicon layer 35-P type polysilicon layer 36-N + type polysilicon is formed by thermal diffusion to form N + type polysilicon layer 35. A bidirectional diode 34 composed of a PN junction of the layer 35 is formed.
[0014]
Next, in the fifth step, as shown in FIG. 4E, after the completion of this step, after the completion of the fourth step, the surfaces of the base region 29 and the contact base region 29a using the LOCOS oxide film 57 and the resist pattern 62 as a mask. Boron ions or boron fluoride ions are selectively implanted into the layer at a dose of, for example, about 5.0 × 10 15 cm −2 to remove the resist pattern 62 and form the P + -type source region 30. The original region of the epitaxial layer 25 after the base region 29, the contact base region 29 a and the source region 30 are formed becomes a P − type drain region 28.
[0015]
Next, in the sixth step, as shown in FIG. 4F after the completion of this step, after the completion of the fifth step, the LOCOS oxide film 57 and the bidirectional diode 34 in the recess 24 are resist-resisted by photolithography. The base region 29 and the source region 30 are masked with the pattern 63 and the LOCOS oxide film 57, the base region 29, the contact base region 29a and the oxide film 60 on the source region 30 in the U-shaped groove 23 are removed by wet etching. The surface of the contact base region 29a and the inner surface of the groove 23 are exposed, and the LOCOS oxide film 57 formed in the recess 24 is left as the field oxide film 33.
[0016]
Next, in the seventh step, as shown in FIG. 4G, after the completion of this step, heat is applied to the surfaces of the base region 29, the contact base region 29a and the source region 30 and the inner surface of the groove 23 after the completion of the sixth step. A gate oxide film 26 is formed by an oxidation method. The thickness of the gate oxide film 26 is, for example, about 500 mm on the base region 29 on the inner surface of the groove 23. The surface of the wafer that has undergone the above steps is covered with a polysilicon film by a CVD method, and a gate electrode 27 is formed by leaving a portion of the surface of the source region 30 and the polysilicon film in the trench 23 by a photolithography method and a dry etching method. To do.
[0017]
Next, in the eighth step, as shown in FIG. 4 (h) after the completion of this step, after completion of the seventh step, the surface of the wafer is covered with the interlayer insulating film 31, and the interlayer insulating film 31 and the oxide film 26 are covered. The resist pattern is used as a mask to expose the source region 30, the contact base region 29a, and the innermost and outermost N + polysilicon layer 35 surfaces of the bidirectional diode 34. Then, the resist pattern used at this time is removed.
[0018]
Next, in the ninth step, as shown in FIG. 1 after the completion of this step, after the completion of the eighth step, the surface of the wafer is coated with a metal film containing aluminum as a main metal, and unnecessary portions are formed using a resist pattern as a mask. The outermost peripheral portion of the bidirectional diode 34 (the rightmost end in FIG. 1) is removed by etching and straddles the cell pad A to the gate pad portion B, and the surface of the source region 30 and the contact base region 29a are exposed. The source electrode 32 electrically connected to the N + type polysilicon layer 35 on the side) is formed, and on the field oxide film 33 inside the bidirectional diode 42 in the gate pad portion B, the interlayer insulating film 31 is interposed. A gate pad 37 is formed which is electrically connected to the N + type polysilicon layer 35 where the surface of the innermost peripheral portion (left end side in FIG. 1) of the bidirectional diode 42 is exposed. A part of the source electrode 32 serves as a source pad for electrical connection to the outside. The gate pad 47 is electrically connected to the gate electrode 27 through a gate wiring (not shown).
[0019]
According to the above-described method, the P-type polysilicon layer 34 is sandwiched between the N + / P / N + / P / N + and the P-type polysilicon layer 36 with the N + -type polysilicon layer 35. When forming as a -N junction structure, ion implantation for forming the P-type polysilicon layer 36 is performed before the polysilicon block 59 is formed after the wafer surface is coated with the polysilicon film, and the P-type polysilicon layer By performing thermal diffusion after ion implantation for forming 36 simultaneously with thermal diffusion after ion implantation for forming base region 29, new ion implantation other than for ion implantation for forming P-type polysilicon layer 36 is newly performed. Without adding a process, the impurity dose of the P-type polysilicon layer 36 can be arbitrarily controlled independently of the cell part A, and the diffusion depth of the P-type polysilicon layer 36 can be controlled by the cell part A. The ion implantation and thermal diffusion for forming the N + -type polysilicon layer 35 can be sufficiently deep without affecting the concentration of the pure material and the diffusion depth, and the ion implantation and thermal diffusion for forming the contact base region 29a. By carrying out simultaneously, the N <+> type polysilicon layer 35 can be formed with a high impurity concentration without adding a new process. Therefore, it is possible to stably manufacture a P-channel type power MOSFET having a bidirectional diode 34 having a breakdown voltage waveform that is hard and has small manufacturing voltage variations and small process variations. Further, the breakdown voltage value of the bidirectional diode can be arbitrarily set by controlling the impurity concentration of the P channel type polysilicon layer 36.
[0020]
In the above embodiment, the bidirectional diode has been described with the N + / P / N + / P / N + conductive PN junction structure, but the number of stages of the PN junction is increased or decreased depending on the required breakdown voltage value. May be.
Further, the planar structure of the surface of the epitaxial layer of the cell portion A has been described with the source shown in FIG. 2 having a non-annular pattern. However, the present invention is not limited to this, and other non-annular patterns and source regions may be the base region. An annular pattern surrounding
Further, although the U-shaped groove is described as being formed in a lattice shape, it may be formed in a stripe shape.
Further, although the P channel type power MOS transistor has been described as a power MOSFET, a conductivity modulation type MOSFET may be used. In this case, the semiconductor substrate is a high concentration N type.
Further, although the semiconductor main body has been described as having an epitaxial layer grown on a semiconductor substrate, it may be composed of only a semiconductor substrate.
The P-channel power MOS transistor may be included in a semiconductor integrated circuit.
[0021]
【The invention's effect】
According to the method for manufacturing a semiconductor device of the present invention, when a bidirectional diode of polysilicon is formed as a conductive structure in which a P-type polysilicon layer is sandwiched between high impurity concentration N-type polysilicon layers, a P-type polysilicon layer is formed. The base surface is formed by performing ion implantation to form a Pb type polysilicon layer after covering the wafer surface with a polysilicon film and before forming a polysilicon block. The ion implantation and the thermal diffusion for forming the N-type polysilicon layer are performed simultaneously with the ion implantation and the thermal diffusion for forming the contact base region. Control of the impurity dose of the P-type polysilicon layer can be controlled without adding a new process other than ion implantation for forming the polysilicon layer. The N-type polysilicon layer can be formed at a high impurity concentration at the same time as the contact base region, and the breakdown voltage waveform is hard to break, and can be performed without affecting the impurity concentration and diffusion depth of the cell portion. It is possible to stably manufacture a semiconductor device having a bidirectional diode with small variations in voltage value and small process variations. In addition to controlling the impurity concentration of the P-type polysilicon layer, the breakdown voltage value of the bidirectional diode can be arbitrarily set in addition to increasing or decreasing the number of diode stages.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a main part of a P-channel type power MOSFET according to an embodiment of the present invention.
2 is a pattern diagram of one embodiment showing a planar pattern for one cell on the surface of a semiconductor body separated by a U-shaped groove of the P-channel power MOSFET of FIG. 1; FIG.
3 is a fragmentary cross-sectional view showing a manufacturing process (first to fourth processes) of the P-channel power MOSFET of FIG. 1. FIG. 4 is a manufacturing process of the P-channel power MOSFET of FIG. FIG. 5 is a fragmentary cross-sectional view of a conventional P-channel type power MOSFET.
[Explanation of symbols]
21 Semiconductor body 22 Semiconductor substrate 23 U-shaped groove 24 Recess 25 Epitaxial layer 26 Gate oxide film 27 Gate electrode 28 Drain region 29 Base region 29a Contact base region 30 Source region 31 Interlayer insulating film 32 Source electrode 33 Field oxide film 34 Bidirectional Diode 35 N + type polysilicon layer 36 P type polysilicon layer 37 Gate pad 53 Silicon oxide film 54 Nitride film 55 Initial groove 56 Initial recess 57 LOCOS oxide film 58 Boron ion implantation layer 59 Polysilicon block 60 Silicon oxide film 61, 62, 63 resist pattern

Claims

A first step of forming an initial groove in the cell portion on the surface of the semiconductor body including a low-concentration P-type semiconductor layer serving as a drain region on the surface side and an initial recess in the gate pad portion;
After the first step is completed, a LOCOS oxide film is formed on the inner surfaces of the initial groove and the initial recess, so that the initial groove is U-shaped and the initial recess is deformed into a recess, and then the surface of the semiconductor body is made of a polysilicon film. Covering, forming a P-type ion implantation layer on the polysilicon film, and then patterning the polysilicon film to form a polysilicon block on the outer periphery of the LOCOS oxide film in the recess;
After completion of the second step, N-type impurities are ion-implanted using the LOCOS oxide film as a mask and then thermally diffused to form an N-type base region in a region separated by the U-shaped groove in the surface layer of the semiconductor layer A third step of thermally diffusing the P-type impurity ion-implanted layer by the thermal diffusion to make the polysilicon block a P-type polysilicon layer;
After completion of the third step, a resist pattern is formed in which at least the innermost and outermost peripheral portions of the P-type polysilicon layer and a part of the surface of the base region are exposed, and a high concentration N is formed using the resist pattern as a mask. Type impurities are ion-implanted and then thermally diffused to form a high-concentration N-type polysilicon layer on at least the innermost and outermost peripheral parts of the high-concentration N-type contact base region and the P-type polysilicon layer on the base region surface layer. And forming the polysilicon block as a bidirectional diode,
After completion of the fourth step, a resist pattern is formed which covers a part of the surface of the base region and contact base region and the surface of the diode, and then the high concentration P is formed using the resist pattern and the LOCOS oxide film as a mask. A fifth step of forming a high-concentration P-type source region in the surface layer of the base region by ion-implanting a type impurity and then thermal diffusion;
After the fifth step is completed, a sixth step of removing the LOCOS oxide film in the U-shaped groove and leaving the LOCOS oxide film in the concave portion as a field oxide film;
After completion of the sixth step, a gate oxide film is formed on the exposed semiconductor body surface including the inner surface of the U-shaped groove, and then covered with a polysilicon film from above, and the polysilicon film is patterned to form the source region surface. A seventh step of forming a gate electrode leaving a part of the polysilicon film and a polysilicon film of a U-shaped groove;
After the completion of the seventh step , the interlayer insulating film is coated from above, and the interlayer insulating film is patterned, and the surface of the contact base region and the source region and the height of the innermost peripheral portion and the outermost peripheral portion of the polysilicon block are increased. An eighth step of exposing the surface of the concentration N-type polysilicon layer;
After completion of the eighth step , a metal film containing aluminum as a main metal is coated thereon, and this metal film is patterned to form the contact base region and the source region, and the high-concentration N-type polysilicon layer at the outermost periphery. A source electrode that is electrically connected to the gate electrode is formed, and a gate pad that is electrically connected to the high-concentration N-type polysilicon layer at the innermost peripheral portion is formed inside the diode on the field insulating film via the interlayer insulating film. A method for manufacturing a semiconductor device, comprising: a ninth step .