JP3647785B2

JP3647785B2 - 半導体装置の製造方法

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Publication number: JP3647785B2
Application number: JP2001299133A
Authority: JP
Inventors: 正人小山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-28
Filing date: 2001-09-28
Publication date: 2005-05-18
Anticipated expiration: 2021-09-28
Also published as: JP2003110100A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にＭＩＳ電界効果トランジスタを備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
サブ０．１ｕｍ世代のＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｌｙＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスのゲート絶縁膜はＳｉＯ₂換算１．５ｎｍ以下の性能が要求されている。厚さ１．５ｎｍのＳｉＯ₂は絶縁性が悪く、リーク電流による消費電力増加よりも高速性を重視するＬｏｇｉｃデバイスにおいてすら実用できない。また、より多くの需要が確実視される個人用携帯電子機器のためのＬＳＩデバイスに求められる最大の要求は低消費電力性であり、そのリーク電流密度がデバイス全体の消費電力に対し大きな部分を占めるゲート絶縁膜に対しては、従来のＳｉＯ₂よりも各段にリーク電流の低い新規材料の導入が必須とされている。
【０００３】
ＳｉＯ₂換算１．５ｎｍ以下の絶縁膜容量を実現しかつ低リーク特性を得るためには、ＳｉＯ₂よりも比誘電率の高い材料（Ｈｉｇｈ−Ｋ材料）を利用し、物理膜厚を大きくすることが有効である。例えば、ＳｉＯ₂の１０倍の比誘電率を持つ材料を使用すれば、ＳｉＯ２換算１．５ｎｍの性能を得るための物理膜厚は１５ｎｍに設定でき、直接トンネル電流による膜の絶縁性破綻を回避することが出来る。
【０００４】
ＳｉＯ₂よりも高い比誘電率を示すＨｉｇｈ−Ｋ材料は数多いが、１０００℃近いプロセス温度に耐えなければならないという制約から、現実のＬＳＩプロセスに適用出来るＨｉｇｈ−Ｋ材料は限られている。その中で、チタン、ジルコニウム、ハフニウムの金属酸化物は耐熱性において他材料に比べて優れた性質を有していて、ＬＳＩへの適用が有望視されている。
しかし、これらの金属酸化物をＬＳＩのゲート絶縁膜に用いることにはいくつかの原理的な困難さが伴う。なかでも最大の問題と認識されているのは、これら金属酸化物とシリコン基板の界面の電気的特性の悪さについてである。この問題を回避する為に、シリコン基板との界面の電気的特性に優れたＳｉＯ₂、ＳｉＯＮなどの材料を界面に挿入し、界面特性を向上させる方法が提案されている。
【０００５】
しかし、この方法には大きな問題点がある。それは、界面特性を向上させるために挿入するＳｉＯ₂など（以下、界面バッファ層と記載）の絶縁膜の比誘電率が低いため、金属酸化物との積層全体でのＳｉＯ₂換算膜厚を下げられなくなることである。現状、最も制御された手法でシリコン基板上に再現性良く形成できる最も薄いＳｉＯ₂膜の厚さは８オングストローム程度である。この事実に基づけば、原理的に、金属酸化物とＳｉＯ₂の積層ではＳｉＯ₂換算８オングストローム以下の絶縁膜は実現できなくなる。さらには、金属酸化物の成膜、後熱処理などの製造工程において界面バッファ層がほぼ例外無く成長するという事実があり、実質、金属酸化物とＳｉＯ₂の積層構造でＳｉＯ₂換算１５オングストローム以下の絶縁膜を実現するのは困難と推測される。
【０００６】
また、金属酸化物と界面バッファ層は異種物質であり、両者の界面には原理的に多くの格子欠陥が導入されると考えられる。このことは、ゲート絶縁膜の電気的性質を劣化させる致命的悪要因である。
【０００７】
【発明が解決しようとする課題】
上述のように、Ｈｉｇｈ−Ｋ材料（特に金属酸化物）をＳｉＯ₂、ＳｉＯＮなどの界面バッファ層と積層してゲート絶縁膜となす製造方法では、原理的側面、製造法的側面から考慮してＳｉＯ₂換算１５オングストローム以下の絶縁膜を形成することは困難であり、かつ良好な電気的特性を保持することが困難であった。
【０００８】
本発明は上述の問題点を考慮してなされたもので、その目的は、シリコン基板との界面特性を良好に保つための界面バッファ層の実質的な存在を維持しつつ、その物理膜厚を制御性良く低減させ、ＳｉＯ₂換算１５オングストローム以下の絶縁膜を有するシリコンＬＳＩデバイスの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、シリコン基板上に、シリコンと酸素を少なくとも含む絶縁膜を形成する工程と、絶縁膜上に、酸素が化学量論組成よりも不足した組成を持ち、チタン、ジルコニウム、ハフニウムのいずれかの元素、又は、チタン、ジルコニウム、ハフニウムのいずれかの元素及びシリコンを含む金属酸化物を形成する工程と、絶縁膜および金属酸化物上に、ゲート電極材料を１０ｎｍ以上２００ｎｍ未満堆積させ、積層構造を形成する工程と、積層構造を熱処理することにより、絶縁膜および金属酸化物にて酸素を再分布させる工程と、を備えることを特徴とする。
【００１１】
本発明の特徴を説明するための概略図を図１に示す。本発明の最大の特徴は、図１に示すように、シリコン基板上にＳｉＯ₂などの絶縁膜を界面バッファ層として形成する工程と、前記界面バッファ層の上部に、化学量論組成よりも酸素が不足した組成の金属酸化物を形成する工程と、さらにその上部を導電性膜、たとえばゲート電極で覆った後に熱処理工程を加える工程を行うという製造方法の手順にある。このような製造方法により、あらかじめ厚めに成膜した界面バッファ層の上部一部分が解離され、そこで発生した酸素が酸素不足の金属酸化物に吸収されて金属酸化物を化学量論組成に引き戻す一方、界面バッファ層の物理膜厚は低減する。本発明による界面バッファ層の低減幅は、金属酸化物の物理膜厚と酸素不足の程度、すなわち金属酸化物部分の酸素吸収能力によって自在に制御できる。本発明の特徴の１つは、従来の方法が出来るだけ薄い物理膜厚を持つ界面バッファ層を形成しこの上に出来るだけ静的に金属酸化物を積層していったのに対し、本発明では界面バッファ層をあらかじめ厚めに成膜し、その一部を金属酸化物に積極的に取り込むことで物理膜厚を低減するという点に発想の転換がある。
【００１２】
従来方法の特徴を説明するための概略図を図２、図３に示す。従来の方法では、現状の水準で最も薄い８オングストロームのＳｉＯ₂を形成したとしても、図２に模式的に示したように金属酸化物の堆積時に界面バッファ層が成長するケースがほとんどであり、この事実を鑑みれば、将来的に８オングストロームよりもさらに薄いＳｉＯ₂膜が再現性良くできたとしても、従来法によれば金属酸化物の成膜時点で界面バッファ層が実用できない水準まで厚膜化する。
【００１３】
また、本発明の特徴の２つめは、界面バッファ層／金属酸化物積層をゲート電極で被覆した後に熱処理することにある。その理由は以下の通りである。従来の方法では出来るだけ薄い界面バッファ層を形成した後に出来るだけ静的な手法で金属酸化物を積層したのちに、膜中欠陥を回復するためのアニールが必須であった。このアニールは窒素雰囲気中で行われることが一般的だが、図３に模式的に示したように、窒素雰囲気中に不純物として含まれる極わずかの酸素原子がシリコン基板に到達し界面バッファ層を成長させるという事実が確認されている。
これにより、この積層構造のＳｉＯ2換算膜厚は著しく劣化してしまう。これに対し、本発明では金属酸化物上部に例えばポリシリコンなどの導電性膜、プロセスの簡単化の観点から望ましくはゲート電極材料を被覆した後にアニールを行うことが特徴である。導電性膜は窒素雰囲気中の不純物酸素を効果的にブロックし界面バッファ層の成長を完全に抑える。ある見方をすれば、バッファ層／酸素不足金属酸化物積層にゲート電極で「ふた」をして熱処理することにより、この積層構造内部での酸素の再分布を利用するともいえる。従来の方法で行われる膜中欠陥回復は、本発明では界面バッファ層を構成していた酸素の再分布によって行われる。
【００１４】
さらに本発明においては、上で述べた事柄に加え、付随的な利点が生じることが原理的に予測できる。
【００１５】
原理的に予測される第一の利点として、界面バッファ層とシリコン基板との界面特性が、従来法よりも良くなる可能性が高いことが挙げられる。従来法で行われているＳｉＯ₂の薄膜化は、例えば急速熱酸化によるＳｉＯ₂極薄膜化、あるいは化学溶液処理による表面酸化膜形成などの技術により行われている。これらの手法で物理膜厚１０オングストロームを切るＳｉＯ₂が実現出来ることは間違い無いが、一方で、このような薄いＳｉＯ₂膜の素性というのは、本当に良くわかっていない。ＳｉＯ₂とＳｉの界面特性が良好であるという定説は、熱平衡状態でゆっくりと熱酸化して形成された既存のＳｉＯ₂膜についてのものであり、前記の特異的な手法で形成したＳｉＯ₂膜について必ずしも成り立つものではない。一方、本発明では通常の熱酸化ＳｉＯ₂、あるいは素性の知れたＳｉＯＮ膜などを従来の技術で制御できる範囲で成膜したのちに金属酸化物との界面付近の一部を消費して薄膜化するので、シリコン基板との界面特性に関しては従来の良質さが間違い無く保たれる。以上説明した内容を模式的に示したのが図４である。
【００１６】
本発明の第二の付随的利点として、金属酸化物と界面バッファ層の界面が構造的に安定化することが挙げられる。ここまでの説明では、金属酸化物との界面で、界面バッファ層の一部が解離されると述べてきた。この際生じる酸素については金属酸化物に吸い込まれるとして、酸素に加えてシリコン原子も生成されることをわすれてはならない。この生成されたシリコン原子はその濃度勾配が駆動力となリ金属酸化物側に拡散することが予測される。酸素原子はその拡散常数が大きいために金属酸化物全体に行き渡るが、シリコン原子はその原子半径が比較的大きいために自由に拡散できず金属酸化物の下部（界面バッファ層側）に局在分布する。本発明で規定した製造方法の条件においては金属酸化物中のシリコン原子は酸素と結合し酸化状態を示すことが予測される。添加されたシリコン原子は金属酸化物の比誘電率を若干低下させるものの、その分布が局在していることと拡散量自体が金属酸化物全体の体積に比較して微量であるために、積層絶縁膜全体のＳｉＯ₂換算膜厚への影響はほとんど考慮しなくて良い。むしろ、金属酸化物と界面バッファ層の界面に、金属酸化物とシリコン酸化物が混ざったような領域が存在することは、界面原子構造の急峻性を緩和して欠陥密度を低減させる効果がある。以上説明した事柄を模式的に図５に示す。
引き続き、本発明の実現性を説明する。図６，７は、本発明の手法において界面バッファ層の物理膜厚を低減出来ることを実証した断面ＴＥＭ写真である。
【００１７】
図６は従来法における、ジルコニウム酸化物を堆積後に６００℃６０分間酸素熱処理を行い充分に化学量論組成に到達させた後にポリシリコンを堆積した試料を１０００℃アニールした時の界面構造の変化を示す断面ＴＥＭ写真である。この場合には、１０００℃アニールをしても界面バッファ層の物理膜厚は低減しない。これに対し図７は本発明の手順により、シリコン基板上に界面バッファ層（この場合はＳｉＯＮ）を堆積、その上部に酸素不足組成のジルコニウム酸化物を堆積し、ゲート電極としてポリシリコンを堆積した後に、１０００℃で熱処理した時の界面構造の変化である。本発明の概念の適用により、１０００℃アニールによって界面ＳｉＯＮ膜の物理膜厚を１５オングストロームから１０オングストロームに低減することに成功した。図６と図７の違いはジルコニウム酸化物の初期状態として酸素の吸い込みの余地を設けているかいないかであり、この初期条件設定の違いにより酸素の再分布がおきるか起きないかの違いである。
【００１８】
図８は本発明により製作したポリシリコンゲート／ジルコニウム酸化物／ＳｉＯＮ／Ｓｉ構造の容量−電圧特性である。図９は参照のために示した、従来の方法による金ゲート／ジルコニウム酸化物／ＳｉＯＮ／Ｓｉ構造の容量−電圧特性である。まず図９の従来法の結果を説明すると、この構造においては、ジルコニウム酸化物とＳｉＯＮ界面の格子欠陥に起因して、大きなヒステリシス特性が発生しており、さらにＣ−Ｖ曲線の形から界面準位密度の多さがうかがわれる。これに対し本発明の方法によれば、図８に示したようにヒステリシス特性は完全に消失し、さらにＣ−Ｖ曲線の形から界面準位密度は実用的な水準に到達していることがわかる。これは、本発明の製造方法によって得られた積層絶縁膜構造が格子欠陥をほとんど含まない理想的な構造となっていることを示唆している。
【００１９】
また、本発明では、金属酸化物を構成する金属元素を、チタン、ジルコニウム、ハフニウム、さらにはそれらの金属元素に加えてシリコンが含まれる場合が望ましい。その根拠はこれらの元素が熱的に安定で本発明で提案した製造方法に最も適している為である。
【００２０】
以上のように、本発明の金属酸化物／界面バッファ層積層ゲート絶縁膜の製造方法によれば、従来よりも薄いＳｉＯ₂換算膜厚を有する積層絶縁膜を制御性良く製造することが可能となる。さらに付随的に金属酸化物／界面バッファ層界面の構造安定化、界面バッファ層／シリコン基板界面の電気的特性向上などの利点が生まれる。これは本発明で提案した積層絶縁膜構造の製造方法によってのみ得られるものである。
【００２１】
【発明の実施の形態】
以下、図面を参照しつつ、本発明を用いたＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）およびその製造方法を説明する。
【００２２】
図１０は、本実施例のＭＩＳＦＥＴの断面構造である。
【００２３】
図示するように、シリコン基板１上には、ゲート電極８／金属酸化膜７／界面バッファ層６の積層からなるＭＩＳ構造が形成されていて、ゲート電極８はゲート側壁９に取り囲まれている。シリコン基板１中には高濃度に不純物を拡散した深い拡散領域３および浅い拡散領域４とサリサイド５とが、ＭＩＳ構造に自己整合的に形成されている。
【００２４】
次に、図１１〜１４を参照して本実施例にかかるＭＩＳＦＥＴの製造方法を説明する。
【００２５】
通常の工程により素子分離２を施したシリコン基板１を準備する。次に、このシリコン基板表面の自然酸化膜を希ＨＦ溶液処理により剥離し、シリコン表面を水素終端する。引き続きシリコン表面にシリコン基板との界面特性の良い絶縁膜を界面バッファ層（初期状態）１０として形成する。ここでは一例としてＳｉＯＮ膜を、ＮＯ雰囲気、８５０℃の熱処理により厚さ約１．５ｎｍ成膜した。本発明においては界面バッファ層の材料としてはシリコンと酸素を必須成分として含む化合物でありＳｉＯ₂あるいはＳｉＯＮが挙げられる。特に酸素を必須成分として含むＳｉＯ₂あるいはＳｉＯＮが望ましい。界面バッファ層には、シリコンと酸素以外にも窒素添加することが望ましく、その場合、窒素濃度の望ましい範囲は１５原子％以下が望ましい。この範囲であると、比誘電率向上、不純物拡散抑制などの効果が生じ、Ｓｉ基板との界面に格子欠陥が発生し電気的特性が劣化することもない。
【００２６】
界面バッファ層の成膜方法としては、公知の方法を用いれば良く、熱酸化、熱酸窒化、プラズマ酸化、プラズマ酸窒化、熱酸化プラスプラズマ窒化等を用いることが出来る。またＳｉＯ₂やＳｉＯＮにチタン、ジルコニウム、ハフニウムなどの金属元素が混入しても構わない。金属元素の濃度は１０原子％以下が望ましく、それはこれ以上の濃度になると界面特性の著しい劣化が起きるためである。この状態での素子の断面構造を図１１に示す。界面バッファ層（初期状態）の厚さは、３オングストローム以上１５オングストーム以下の範囲内であることが望ましい。このように界面バッファ層（初期状態）の物理膜厚範囲を限定する理由は、後述するように、界面バッファ層（終状態）の最小物理膜厚を３オングストローム、最大物理膜厚を１５オングストロームとするためである。
【００２７】
この後、酸素不足組成の金属酸化膜１１を界面バッファ層１０上に堆積する。その方法は多様でありこれが本発明の適用できる範囲を限定するものではない、ここでは一例として、ジルコニウム酸化物ターゲットを用い、アルゴン雰囲気プラズマを利用したＲＦスパッタリング法により、厚さ３ｎｍのＺｒＯｘ（Ｘ＜２）を堆積した（図１２）。この例においては、スパッタリング時のプラズマ雰囲気に酸素が欠乏していることが膜からの酸素脱離を引き起こして酸素不足の金属酸化物が形成される。他にも、例えばジルコニウム金属を堆積した後に５００℃以下の低温で乾燥酸化を行う方法などが考えられる。このような実験条件ではジルコニウムは完全に化学量論組成にならず酸素不足の組成をとることがわかっている。
【００２８】
化学量論組成よりも酸素が不足した組成の金属酸化膜としては、チタン、ジルコニウム、ハフニウムのいずれかの元素の酸化物、又はチタン、ジルコニウム、ハフニウムのいずれかの元素とシリコンを含む酸化物、すなわちチタン、ジルコニウム、ハフニウムのいずれかの元素のシリケートが挙げられる。いずれの化合物も、酸素は化学量論組成から、不足酸素のパーセンテージをｘとして、０＜ｘ＜＝４０原子％以下の範囲で不足していることが望ましい。０＜ｘとする理由は、金属酸化物がわずかでも酸素不足になっていれば本発明で説明した界面膜厚の低減、界面欠陥の低減などの作用が得られるためであり、一方酸素不足の度合いを４０原子％以下であると、安定な構造を保ち、酸素を下の界面膜からより良く吸収するからである。
【００２９】
引き続き、導電性膜としてゲート電極８を堆積し、図１３の構造を得た。本発明において、導電性膜としては、ゲート電極材料が挙げられ、例えばポリシリコン、チタン、タンタル、タングステン、モリブデンなどの高融点金属材料やこれらの窒化物などを用いることができ、その堆積方法としては既存の方法を用いれば良い。導電性膜の厚さとしては、１０ｎｍ以上２００ｎｍ未満であることが望ましい。１０ｎｍ以上と規定した理由は、これ以上の厚さがあれば導電性材料の種類によらず熱処理雰囲気からの酸素拡散を十分抑制出来るためである。一方２００ｎｍ未満としたのは、既存のＬＳＩにおける標準的なゲート電極材料の厚さがこれを超えないためであり、ＬＳＩの構造的特徴から来るものである。
【００３０】
さらに、図１３の構造を熱処理し、図１４の構造を得る。ここでは一例としてゲート電極にポリシリコンを用い、熱処理条件は、昇温速度１００℃／ｓｅｃ、１０００℃、窒素雰囲気で２０秒間行った。この熱処理により、界面バッファ層（初期状態）１０の上部が還元され、生成された酸素が酸素不足組成金属酸化膜１１に補填され、金属酸化膜７と界面バッファ層（終状態）６の積層構造が形成される。界面バッファ層（終状態）６は部分的な還元作用を受けて、初期状態よりもその物理膜厚が減少する。本発明において、熱処理条件は８００℃以上から１０５０℃以下、加熱時間は５秒以上３０秒以下の範囲であることが素子特性望ましい。
【００３１】
これに引き続いてゲート電極の加工、浅い拡散領域４の形成、ゲート側壁９の形成、深い拡散領域４の形成、サリサイド５の形成を公知の方法によって行うことにより、図１０の構造を得る。
熱処理後のゲート絶縁膜は、界面バッファ層が０．３ｎｍ以上１．５ｎｍ
以下、金属酸化物層が１．５ｎｍ以上３ｎｍ以下の範囲にある積層構造となっていることにより、ＳｉＯ₂換算膜厚が低く抑えられることになる。
【００３２】
【発明の効果】
以上詳述したように本発明によれば、シリコン基板との界面特性を良好に保つための界面バッファ層の実質的な存在を維持しつつ、その物理膜厚を制御性良く低減させ、ＳｉＯ₂換算１５オングストローム以下の絶縁膜を有するシリコンＬＳＩデバイスを得ることが可能となる。
【図面の簡単な説明】
【図１】本発明のゲート絶縁膜の製造方法の特徴を説明する概略図。
【図２】従来法における問題点を示す概略図。
【図３】従来法における問題点を示す概略図。
【図４】本発明の従来法に対する改善点を示す概略図。
【図５】本発明の従来法に対する改善点を示す概略図。
【図６】従来法における熱処理時の界面バッファ層の変化を示す断面ＴＥＭ写真。
【図７】本発明における熱処理時の界面バッファ層の変化を示す断面ＴＥＭ写真。
【図８】本発明における電気的特性の改善を示す容量−電圧特性を示す特性図。
【図９】従来法における電気的特性の劣化を示す容量−電圧特性を示す特性図。
【図１０】本発明におけるＭＩＳＦＥＴの一例を示す断面図。
【図１１】本発明におけるＭＩＳＦＥＴの製造工程の一例を示す断面図。
【図１２】本発明におけるＭＩＳＦＥＴの製造工程の一例を示す断面図。
【図１３】本発明におけるＭＩＳＦＥＴの製造工程の一例を示す断面図。
【図１４】本発明におけるＭＩＳＦＥＴの製造工程の一例を示す断面図。
【符号の説明】
１・・・シリコン基板
２・・・素子分離領域
３・・・深い拡散層
４・・・浅い拡散層
５・・・サリサイド
６・・・界面バッファ層（終状態）
７・・・金属酸化膜
８・・・ゲート電極
９・・・ゲート側壁
１０・・・界面バッファ層（初期状態）
１１・・・酸素不足組成金属窒化物

Claims

シリコン基板上に、シリコンと酸素を少なくとも含む絶縁膜を形成する工程と、
前記絶縁膜上に、酸素が化学量論組成よりも不足した組成を持ち、チタン、ジルコニウム、ハフニウムのいずれかの元素、又は、チタン、ジルコニウム、ハフニウムのいずれかの元素及びシリコンを含む金属酸化物を形成する工程と、
前記絶縁膜および前記金属酸化物上に、ゲート電極材料を１０ｎｍ以上２００ｎｍ未満堆積させ、積層構造を形成する工程と、
前記積層構造を熱処理することにより、前記絶縁膜および前記金属酸化物にて酸素を再分布させる工程と、
を備えることを特徴とする半導体装置の製造方法。
前記熱処理は、 800 ℃以上 1050 ℃以下の温度範囲にて、 5 秒以上 30 秒以下の時間行うことを特徴とする請求項１に記載の半導体装置の製造方法。