JP3648499B2 - 半導体装置の製造方法、及び、半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、及び、半導体装置に関し、特に、良好な特性を有する半導体素子を形成する半導体装置の製造方法、及び、半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体装置においては、ポリシリコン配線及び拡散層の低抵抗化を図るために、これらの表面側にサリサイドメタル層が形成されている。このサリサイドメタル層を形成する場合には、ポリシリコン配線及び配線層に、均一なサリサイドメタル層を形成することが求められている。このようなサリサイドメタル層を形成するための製造工程は、例えば、特開平８−２５０７１６号に開示されている。
【０００３】
図１乃至図３に基づいて、特開平８−２５０７１６号などに開示されている、従来の半導体装置の製造工程を説明する。図１は、サリサイドメタル層を形成する前における従来の半導体装置の断面を示す図であり、図２は、サリサイドメタル層を形成した後における従来の半導体装置の断面を示す図である。図３は、図２の平面図である。
【０００４】
図１に示すように、サリサイドメタル層を形成する前に、均一なサリサイドメタル層を形成するために、希ＨＦによりクリーニングを行う。すなわち、Ｐ＋拡散層１０、１０の表面、Ｎ＋拡散層１２、１２の表面、及び、ポリシリコン層により構成されたゲート電極１４の表面に形成された自然酸化膜及び異物の除去を行う。
【０００５】
次に、図２に示すように、Ｐ＋拡散層１０、１０の表面、Ｎ＋拡散層１２、１２の表面、及び、ポリシリコン層により構成されたゲート電極１４の表面に、サリサイドメタル層を形成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の製造方法では、希ＨＦでのクリーニング処理中に、素子分離用の埋め込み絶縁膜２０を形成するシリコン酸化膜（ＳｉＯ２）が、希ＨＦにより溶け出してしまうという問題があった。すなわち、次の化学式のようにＳｉＯ２とＨＦが反応し、水ガラスが析出してしまうという問題があった。
【０００７】
ＳｉＯ２＋４ＨＦ → ＳｉＦ４＋２Ｈ２Ｏ
特に図３に示すように、この析出した水ガラス３０が、Ｐ＋拡散層１０、１０の表面、Ｎ＋拡散層１２、１２の表面、及び、ポリシリコン層により構成されたゲート電極１４の表面に付着した場合、この水ガラス３０がマスク材のように働いてしまう。このため、図２に示すように、水ガラス３０の部分にサリサイドメタル層が形成されなくなってしまい、均一なサリサイドメタル層を得ることができなくなってしまう。均一なサリサイドメタル層が形成されなくなると、Ｐ＋拡散層１０、１０、Ｎ＋拡散層１２、１２、及び、ポリシリコン層により構成されたゲート電極１４の抵抗が増加し、半導体素子としてのＭＩＳＦＥＴの特性を悪化させてしまう。
【０００８】
また、図２に示す半導体装置においては、埋め込み絶縁膜２０の高さと、ゲート電極１４の高さが異なっており、両者の間に段差が生じている。このため、この上に層間絶縁膜を形成した場合に、その層間絶縁膜の平坦性が悪化するという問題もある。
【０００９】
そこで本発明は、前記課題に鑑みてなされたものであり、均一なサリサイドメタル層が形成されて、良好な特性の半導体素子を有する半導体装置の製造方法及び半導体装置を提供することを目的とする。また、層間絶縁膜の平坦性を容易に確保することのできる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、
第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
半導体基板に埋め込み絶縁膜を形成する工程と、
第１の拡散層を有する第１のＭＩＳＦＥＴと第２の拡散層を有する第２のＭＩＳＦＥＴとを、前記埋め込み絶縁膜で素子分離して、形成する工程と、
前記半導体基板の表面側を、クリーニング液によりクリーニングする工程と、
前記クリーニングをする工程の前に、前記埋め込み絶縁膜の表面側と、前記第１のＭＩＳＦＥＴの前記第１の拡散層の一部と、前記第２のＭＩＳＦＥＴの前記第２の拡散層の一部とを、前記クリーニング液に対して耐性を有する保護膜で覆う工程と、
を備えるとともに、
前記クリーニングをする工程の後に、前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とに、サリサイドメタル層を形成する工程と、
前記保護膜の直接上に、前記保護膜を跨いで前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とを接続する配線層を形成する工程と、
を備えることを特徴とする。
【００１１】
本発明に係る半導体装置は、
第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置であって、
半導体基板に形成された、埋め込み絶縁膜と、
第１の拡散層を有する第１のＭＩＳＦＥＴと、
前第１のＭＩＳＦＥＴに対して前記埋め込み絶縁膜により素子分離された、第２の拡散層を有する第２のＭＩＳＦＥＴと、
前記埋め込み絶縁膜の表面側全体と、前記第１のＭＩＳＦＥＴの前記第１の拡散層の一部と、前記第２のＭＩＳＦＥＴの前記第２の拡散層の一部とを覆う、弗酸系の溶液に対して耐性を有する材料により形成された、保護膜と、
前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層において、前記保護膜に対して自己整合的に形成されたサリサイドメタル層と、
前記保護膜の直接上に、前記保護膜を跨ぐように形成されて、前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とを接続する配線層と、
を備えることを特徴とする。
【００１３】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、希ＨＦによりこの半導体装置をクリーニングする前に、少なくとも埋め込み絶縁膜の表面側を希ＨＦに対して耐性のある保護膜で覆うことにより、希ＨＦによるクリーニングの際に、埋め込み絶縁膜が溶け出してしまうのを回避したものである。より詳しくを、以下に説明する。
【００１４】
まず、図４に示すように、例えばシリコンから構成された半導体基板１００に、埋め込み絶縁膜１０２を形成する。本実施形態においては、この埋め込み絶縁膜１０２は、シリコン酸化膜（ＳｉＯ２）により形成される。また、本実施形態においては、この埋め込み絶縁膜１０２は、ＳＴＩ製造プロセスにより、形成される。続いて、この半導体基板１００の表面側にヒ素等の不純物イオンを打ち込むことにより、Ｎ型のウェル１１０を形成し、半導体基板１００の表面側にボロン等の不純物イオンを打ち込むことにより、Ｐ型のウェル１１２とを形成する。
【００１５】
次に、図５に示すように、この半導体基板１００の表面に、シリコン酸化膜等の絶縁膜と、ポリシリコン層とを形成し、これら絶縁膜とポリシリコン層をＲＩＥ（Reactive Ion Etching）により、所定のパターンにエッチングすることにより、ゲート絶縁膜１１４、１１６とゲート電極１２０、１２２を形成する。続いて、Ｐ型のウェル１１２の領域、及び、Ｎ型のウェル１１０の所定の領域をレジスト等で覆い、ボロン等の不純物イオンを打ち込むことにより、Ｐ＋拡散層１３０、１３０を形成する。これらＰ＋拡散層１３０、１３０の一方がソース拡散層となり、他方がドレイン拡散層となる。続いて、これとは反対に、Ｎ型のウェル１１０の領域、及び、Ｐ型のウェル１１２の所定の領域をレジスト等で覆い、ヒ素等の不純物イオンを打ち込むことにより、Ｎ＋拡散層１３２、１３２を形成する。これらＮ＋拡散層１３２、１３２の一方がソース拡散層となり、他方がドレイン拡散層となる。これにより、ＬＤＤ構造（Lightly Doped Drain Structure）のＰ型のＭＩＳＦＥＴと、Ｎ型のＭＩＳＦＥＴとが、形成される。
【００１６】
次に、図６に示すように、この半導体基板１００の表面に、絶縁膜１４０を形成する。本実施形態においては、この絶縁膜１４０は、シリコン窒化膜（ＳｉＮ）により形成されている。続いて、この埋め込み絶縁膜１０２の上部を覆うように、絶縁膜１４０上に、レジスト１４２をパターニングして形成する。
【００１７】
次に、図７に示すように、ＲＩＥにより絶縁膜１４０をエッチングすることにより、ゲート電極１２０、１２２の側壁部分に、サイドウォール１５０、１５２を形成するとともに、埋め込み絶縁膜１０２上に、この埋め込み絶縁膜１０２の表面側全体を覆う保護膜１５４を形成する。すなわち、絶縁膜１４０をエッチバックすることにより、自己整合的に、サイドウォール１５０、１５２を形成する。また、レジスト１４２で覆われた部分にある絶縁膜１４０を、エッチングで残すことにより、保護膜１５４を形成する。この保護膜１５４は、埋め込み絶縁膜１０２の表面側全体を覆うが、後述するサリサイドメタル層を形成する領域は少なくとも覆わないように、形成する。続いて、希ＨＦでクリーニングすることにより、この半導体基板１００の表面側にある自然酸化膜や異物の除去を行う。この希ＨＦでのクリーニングの際には、埋め込み絶縁膜１０２は、保護膜１５４で覆われているので、ＳｉＯ２の溶解を抑えることができ、水ガラスの生成を抑えることができる。
【００１８】
次に、図８に示すように、ゲート電極１２０、１２２のポリシリコン層の表面側と、拡散層１３０、１３２の表面側とに、サリサイドメタル層１６０、１６２、１７０、１７２を形成する。本実施形態においては、サリサイドメタル層１６０、１６２、１７０、１７２は、次のように形成する。すなわち、この半導体基板１００の表面側に、高融点金属膜を形成する。この高融点金属膜は、例えば、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ等から形成される。この高融点金属膜を形成する際には、上述したように水ガラスが生成されていないので、均一な高融点金属膜を形成することが可能になる。そして、熱処理を施すことにより、ゲート電極１２０、１２２の表面側に、自己整合的に、サリサイドメタル層１６０、１７０を形成し、拡散層１３０、１３２の表面側に、保護膜１５４に対して自己整合的に、サリサイドメタル層１６２、１７２を形成する。
【００１９】
次に、図９に示すように、この半導体基板１００の表面に、全体的に、シリコン酸化膜を形成する。この際、保護膜１５４が形成されているので、ゲート電極１２０、１２２と埋め込み絶縁膜１０２との段差が抑えられており、このため、シリコン酸化膜の平坦性が向上する。続いて、シリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより、層間絶縁膜１８０とする。
【００２０】
以上のように、本実施形態に係る半導体装置によれば、希ＨＦによるクリーニングの前に、埋め込み絶縁膜１０２を保護膜１５４で覆うこととしたので、クリーニング処理の際に、埋め込み絶縁膜１０２から水ガラスが析出してしまうのを回避することができる。このため、均一なサリサイドメタル層１６０、１６２、１７０、１７２を形成することができ、ＭＩＳＦＥＴの特性を良好に保つことができる。
【００２１】
また、埋め込み絶縁膜１０２を保護膜１５４で覆うことにより、埋め込み絶縁膜１０２とゲート電極１２０、１２２との間の段差を小さくすることができるので、この上に層間絶縁膜を形成した場合の平坦性を向上させることができる。
【００２２】
さらに、保護膜１５４の材料は、サイドウォール１５０、１５２の材料と同じ絶縁膜１４０であるので、新たな成膜工程を増加することなく、この保護膜１５４を得ることができる。
【００２３】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態の保護膜１５４を、拡散層１３０、１３２側に大きく張り出して形成することにより、ＭＩＳＦＥＴの寄生容量を増加させたものである。より詳しくを、以下に説明する。
【００２４】
本実施形態に係る半導体装置の製造方法は、図４及び図５までは、上述した第１実施形態と同様である。但し、レジスト１４２の大きさが、上述した第１実施形態と異なる。すなわち、図１０に示すように、レジスト２４２を絶縁膜１４０上に形成するが、このレジスト２４２の大きさは、埋め込み絶縁膜１０２上のみならず、Ｐ＋拡散層１３０及びＮ＋拡散層１３２上まで張り出して、大きく形成される。
【００２５】
次に、図１１に示すように、ＲＩＥにより絶縁膜１４０をエッチングすることにより、ゲート電極１２０、１２２の側壁部分に、サイドウォール１５０、１５２を形成するとともに、埋め込み絶縁膜１０２上に、この埋め込み絶縁膜１０２並びに拡散層１３０、１３２の一部を覆う保護膜２５４を形成する。すなわち、絶縁膜１４０をエッチバックすることにより、自己整合的に、サイドウォール１５０、１５２を形成する。また、レジスト２４２で覆われた部分にある絶縁膜１４０をエッチングで残すことにより、保護膜２５４を形成する。この保護膜２５４は、埋め込み絶縁膜１０２の表面側全体、及び、拡散層１３０、１３２の一部を覆うが、後述するサリサイドメタル層を形成する領域は少なくとも覆わないように、形成する。続いて、希ＨＦでクリーニングすることにより、この半導体基板１００の表面側にある自然酸化膜や異物の除去を行う。本実施形態においても、この希ＨＦでのクリーニングの際には、埋め込み絶縁膜１０２は、保護膜２５４で覆われているので、ＳｉＯ２の溶解を抑えることができ、水ガラスの生成を抑えることができる。
【００２６】
この後の製造工程は、上述した第１実施形態と同様である。すなわち、図１２に示すように、ゲート電極１２０、１２２のポリシリコン層の表面側と、拡散層１３０、１３２の表面側とに、自己整合的に、サリサイドメタル層１６０、１６２、１７０、１７２を形成する。続いて、この半導体基板１００の表面に、全体的に、シリコン酸化膜を形成する。この際、保護膜２５４が形成されているので、ゲート電極１２０、１２２と埋め込み絶縁膜１０２との段差が抑えられており、このため、シリコン酸化膜の平坦性が向上する。続いて、シリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより、層間絶縁膜１８０とする。
【００２７】
以上のように、本実施形態に係る半導体装置によっても、埋め込み絶縁膜１０２を保護膜２５４で覆うことにより、クリーニング処理の際に、埋め込み絶縁膜１０２から水ガラスが析出してしまうのを回避することができ、均一なサリサイドメタル層１６０、１６２、１７０、１７２を形成することができる。このため、ＭＩＳＦＥＴの特性を良好に保つことができる。
【００２８】
また、埋め込み絶縁膜１０２を保護膜２５４で覆うことにより、埋め込み絶縁膜１０２とゲート電極１２０、１２２との間の段差を小さくすることができるので、この上に層間絶縁膜を形成した場合の平坦性を向上させることができる。
【００２９】
さらに、保護膜２５４の材料は、サイドウォール１５０、１５２の材料と同じ絶縁膜１４０であるので、新たな成膜工程を増加することなく、この保護膜２５４を得ることができる。
【００３０】
しかも、拡散層１３０、１３２の一部までを覆うように、保護膜２５４を形成したので、この拡散層１３０、１３２がキャパシタとして機能して、ＭＩＳＦＥＴの寄生容量を増加させることができる。例えば、図１３に示すように、保護膜２５４を跨いで、拡散層１３０と拡散層１３２とを電気的に接続する配線層３００を形成したとする。この場合、配線層３００と拡散層１３０との間にキャパシタ誘電体として保護膜２５４が挟まれることとなり、配線層３００と拡散層１３２との間にもキャパシタ誘電体として保護膜２５４が挟まれることとなり、キャパシタを構成する。このため、２つのＭＩＳＦＥＴの寄生容量を増加させることができ、ＭＩＳＦＥＴの駆動能力を向上させることができる。
【００３１】
このため、例えば、図１４に示すようなＳＲＡＭセルに、本実施形態に係るＭＩＳＦＥＴを用いることにより、ＳＲＡＭセルのデータ線駆動能力を向上させることができる。すなわち、図１３におけるＰ型のＭＩＳＦＥＴをＱＰとし、Ｎ型のＭＩＳＦＥＴをＱＮとした場合、図１４のＳＲＡＭセルにおいては、ＭＩＳＦＥＴ ＱＰ１とＭＩＳＦＥＴ ＱＮ１から、１つの相補的ＭＩＳインバータが構成され、ＭＩＳＦＥＴ ＱＰ２とＭＩＳＦＥＴ ＱＮ２から、もう１つの相補的ＭＩＳインバータが構成される。ＭＩＳＦＥＴ ＱＮ３及びＭＩＳＦＥＴ ＱＮ４は、データ読み出し線であるビット線ＢＬに接続する選択トランジスタである。これらＭＩＳＦＥＴ ＱＮ３及びＭＩＳＦＥＴ ＱＮ４のゲートは、ワード線ＷＬに接続されている。
【００３２】
このようなＳＲＡＭセルに、図１３に示すような構成の相補的ＭＩＳインバータを用いた場合、相補的ＭＩＳインバータのデータ出力ノードＮ１、Ｎ２に、それぞれ、キャパシタＣ１、Ｃ２が付加された構成になる。このため、データ出力ノードＮ１、Ｎ２のビット線ＢＬに対する駆動能力を高めることができる。
【００３３】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、図７及び図１１において、半導体基板１００表面側をクリーニングする際の溶液として、フッ化水素（ＨＦ）の溶液を用いたが、フッ化アンモニウム（ＮＨ４Ｆ）などの他の弗酸系の溶液を用いることもできる。この場合、保護膜１５４、２５４は、弗酸系の溶液に対して耐性のある保護膜を使用すればよい。但し、酸化物に対するエッチングレートは、フッ化水素（ＨＦ）が高いので、弗酸系の溶液の中でも、フッ化水素（ＨＦ）の溶液が、クリーニング液として最も適している。
【００３４】
さらには、図７及び図１１において、半導体基板１００表面側をクリーニングする際の溶液は、弗酸系の溶液に限られるものでもなく、同等のクリーニング作用を有する他のクリーニング液を使用することもできる。この場合、保護膜１５４、２５４は、この使用するクリーニング液に対して耐性のある保護膜を使用すればよい。
【００３５】
また、上述した実施形態においては、埋め込み絶縁膜１０２で素子分離される半導体素子として、ＭＩＳＦＥＴを例示したが、他の半導体素子を形成し、この埋め込み絶縁膜１０２で素子分離するようにしてもよい。
【００３６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法、及び、半導体装置によれば、クリーニング液によるクリーニング処理をする前に、半導体基板に形成された埋め込み絶縁膜の表面側を保護膜で覆うようにしたので、このクリーニング処理の際に、埋め込み絶縁膜が溶解してしまうのを回避することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造工程を説明する断面図（クリーニング処理）。
【図２】従来の半導体装置の製造工程を説明する断面図（サリサイドメタル層形成処理）。
【図３】図２の半導体装置の平面図。
【図４】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図５】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図６】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図７】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図８】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図９】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１０】本発明の第２実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１１】本発明の第２実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１２】本発明の第２実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１３】本発明の第２実施形態に係る半導体装置において、配線層を形成した場合の一例を説明するための断面図。
【図１４】図１３に示すＭＩＳＦＥＴを用いてＳＲＡＭセルを構成した場合の一例を説明するための回路図。
【符号の説明】
１００ 半導体基板
１０２ 埋め込み絶縁膜
１１０ Ｎ型のウェル
１１２ Ｐ型のウェル
１１４、１１６ ゲート絶縁膜
１２０、１２２ ゲート電極
１３０ Ｐ＋拡散層
１３２ Ｎ＋拡散層
１４０ 絶縁膜
１５０、１５２ サイドウォール
１５４ 保護膜
１６０、１６２、１７０、１７２ サリサイドメタル層
１８０ 層間絶縁膜
【発明の属する技術分野】
本発明は、半導体装置の製造方法、及び、半導体装置に関し、特に、良好な特性を有する半導体素子を形成する半導体装置の製造方法、及び、半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体装置においては、ポリシリコン配線及び拡散層の低抵抗化を図るために、これらの表面側にサリサイドメタル層が形成されている。このサリサイドメタル層を形成する場合には、ポリシリコン配線及び配線層に、均一なサリサイドメタル層を形成することが求められている。このようなサリサイドメタル層を形成するための製造工程は、例えば、特開平８−２５０７１６号に開示されている。
【０００３】
図１乃至図３に基づいて、特開平８−２５０７１６号などに開示されている、従来の半導体装置の製造工程を説明する。図１は、サリサイドメタル層を形成する前における従来の半導体装置の断面を示す図であり、図２は、サリサイドメタル層を形成した後における従来の半導体装置の断面を示す図である。図３は、図２の平面図である。
【０００４】
図１に示すように、サリサイドメタル層を形成する前に、均一なサリサイドメタル層を形成するために、希ＨＦによりクリーニングを行う。すなわち、Ｐ＋拡散層１０、１０の表面、Ｎ＋拡散層１２、１２の表面、及び、ポリシリコン層により構成されたゲート電極１４の表面に形成された自然酸化膜及び異物の除去を行う。
【０００５】
次に、図２に示すように、Ｐ＋拡散層１０、１０の表面、Ｎ＋拡散層１２、１２の表面、及び、ポリシリコン層により構成されたゲート電極１４の表面に、サリサイドメタル層を形成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の製造方法では、希ＨＦでのクリーニング処理中に、素子分離用の埋め込み絶縁膜２０を形成するシリコン酸化膜（ＳｉＯ２）が、希ＨＦにより溶け出してしまうという問題があった。すなわち、次の化学式のようにＳｉＯ２とＨＦが反応し、水ガラスが析出してしまうという問題があった。
【０００７】
ＳｉＯ２＋４ＨＦ → ＳｉＦ４＋２Ｈ２Ｏ
特に図３に示すように、この析出した水ガラス３０が、Ｐ＋拡散層１０、１０の表面、Ｎ＋拡散層１２、１２の表面、及び、ポリシリコン層により構成されたゲート電極１４の表面に付着した場合、この水ガラス３０がマスク材のように働いてしまう。このため、図２に示すように、水ガラス３０の部分にサリサイドメタル層が形成されなくなってしまい、均一なサリサイドメタル層を得ることができなくなってしまう。均一なサリサイドメタル層が形成されなくなると、Ｐ＋拡散層１０、１０、Ｎ＋拡散層１２、１２、及び、ポリシリコン層により構成されたゲート電極１４の抵抗が増加し、半導体素子としてのＭＩＳＦＥＴの特性を悪化させてしまう。
【０００８】
また、図２に示す半導体装置においては、埋め込み絶縁膜２０の高さと、ゲート電極１４の高さが異なっており、両者の間に段差が生じている。このため、この上に層間絶縁膜を形成した場合に、その層間絶縁膜の平坦性が悪化するという問題もある。
【０００９】
そこで本発明は、前記課題に鑑みてなされたものであり、均一なサリサイドメタル層が形成されて、良好な特性の半導体素子を有する半導体装置の製造方法及び半導体装置を提供することを目的とする。また、層間絶縁膜の平坦性を容易に確保することのできる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、
第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
半導体基板に埋め込み絶縁膜を形成する工程と、
第１の拡散層を有する第１のＭＩＳＦＥＴと第２の拡散層を有する第２のＭＩＳＦＥＴとを、前記埋め込み絶縁膜で素子分離して、形成する工程と、
前記半導体基板の表面側を、クリーニング液によりクリーニングする工程と、
前記クリーニングをする工程の前に、前記埋め込み絶縁膜の表面側と、前記第１のＭＩＳＦＥＴの前記第１の拡散層の一部と、前記第２のＭＩＳＦＥＴの前記第２の拡散層の一部とを、前記クリーニング液に対して耐性を有する保護膜で覆う工程と、
を備えるとともに、
前記クリーニングをする工程の後に、前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とに、サリサイドメタル層を形成する工程と、
前記保護膜の直接上に、前記保護膜を跨いで前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とを接続する配線層を形成する工程と、
を備えることを特徴とする。
【００１１】
本発明に係る半導体装置は、
第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置であって、
半導体基板に形成された、埋め込み絶縁膜と、
第１の拡散層を有する第１のＭＩＳＦＥＴと、
前第１のＭＩＳＦＥＴに対して前記埋め込み絶縁膜により素子分離された、第２の拡散層を有する第２のＭＩＳＦＥＴと、
前記埋め込み絶縁膜の表面側全体と、前記第１のＭＩＳＦＥＴの前記第１の拡散層の一部と、前記第２のＭＩＳＦＥＴの前記第２の拡散層の一部とを覆う、弗酸系の溶液に対して耐性を有する材料により形成された、保護膜と、
前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層において、前記保護膜に対して自己整合的に形成されたサリサイドメタル層と、
前記保護膜の直接上に、前記保護膜を跨ぐように形成されて、前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とを接続する配線層と、
を備えることを特徴とする。
【００１３】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、希ＨＦによりこの半導体装置をクリーニングする前に、少なくとも埋め込み絶縁膜の表面側を希ＨＦに対して耐性のある保護膜で覆うことにより、希ＨＦによるクリーニングの際に、埋め込み絶縁膜が溶け出してしまうのを回避したものである。より詳しくを、以下に説明する。
【００１４】
まず、図４に示すように、例えばシリコンから構成された半導体基板１００に、埋め込み絶縁膜１０２を形成する。本実施形態においては、この埋め込み絶縁膜１０２は、シリコン酸化膜（ＳｉＯ２）により形成される。また、本実施形態においては、この埋め込み絶縁膜１０２は、ＳＴＩ製造プロセスにより、形成される。続いて、この半導体基板１００の表面側にヒ素等の不純物イオンを打ち込むことにより、Ｎ型のウェル１１０を形成し、半導体基板１００の表面側にボロン等の不純物イオンを打ち込むことにより、Ｐ型のウェル１１２とを形成する。
【００１５】
次に、図５に示すように、この半導体基板１００の表面に、シリコン酸化膜等の絶縁膜と、ポリシリコン層とを形成し、これら絶縁膜とポリシリコン層をＲＩＥ（Reactive Ion Etching）により、所定のパターンにエッチングすることにより、ゲート絶縁膜１１４、１１６とゲート電極１２０、１２２を形成する。続いて、Ｐ型のウェル１１２の領域、及び、Ｎ型のウェル１１０の所定の領域をレジスト等で覆い、ボロン等の不純物イオンを打ち込むことにより、Ｐ＋拡散層１３０、１３０を形成する。これらＰ＋拡散層１３０、１３０の一方がソース拡散層となり、他方がドレイン拡散層となる。続いて、これとは反対に、Ｎ型のウェル１１０の領域、及び、Ｐ型のウェル１１２の所定の領域をレジスト等で覆い、ヒ素等の不純物イオンを打ち込むことにより、Ｎ＋拡散層１３２、１３２を形成する。これらＮ＋拡散層１３２、１３２の一方がソース拡散層となり、他方がドレイン拡散層となる。これにより、ＬＤＤ構造（Lightly Doped Drain Structure）のＰ型のＭＩＳＦＥＴと、Ｎ型のＭＩＳＦＥＴとが、形成される。
【００１６】
次に、図６に示すように、この半導体基板１００の表面に、絶縁膜１４０を形成する。本実施形態においては、この絶縁膜１４０は、シリコン窒化膜（ＳｉＮ）により形成されている。続いて、この埋め込み絶縁膜１０２の上部を覆うように、絶縁膜１４０上に、レジスト１４２をパターニングして形成する。
【００１７】
次に、図７に示すように、ＲＩＥにより絶縁膜１４０をエッチングすることにより、ゲート電極１２０、１２２の側壁部分に、サイドウォール１５０、１５２を形成するとともに、埋め込み絶縁膜１０２上に、この埋め込み絶縁膜１０２の表面側全体を覆う保護膜１５４を形成する。すなわち、絶縁膜１４０をエッチバックすることにより、自己整合的に、サイドウォール１５０、１５２を形成する。また、レジスト１４２で覆われた部分にある絶縁膜１４０を、エッチングで残すことにより、保護膜１５４を形成する。この保護膜１５４は、埋め込み絶縁膜１０２の表面側全体を覆うが、後述するサリサイドメタル層を形成する領域は少なくとも覆わないように、形成する。続いて、希ＨＦでクリーニングすることにより、この半導体基板１００の表面側にある自然酸化膜や異物の除去を行う。この希ＨＦでのクリーニングの際には、埋め込み絶縁膜１０２は、保護膜１５４で覆われているので、ＳｉＯ２の溶解を抑えることができ、水ガラスの生成を抑えることができる。
【００１８】
次に、図８に示すように、ゲート電極１２０、１２２のポリシリコン層の表面側と、拡散層１３０、１３２の表面側とに、サリサイドメタル層１６０、１６２、１７０、１７２を形成する。本実施形態においては、サリサイドメタル層１６０、１６２、１７０、１７２は、次のように形成する。すなわち、この半導体基板１００の表面側に、高融点金属膜を形成する。この高融点金属膜は、例えば、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ等から形成される。この高融点金属膜を形成する際には、上述したように水ガラスが生成されていないので、均一な高融点金属膜を形成することが可能になる。そして、熱処理を施すことにより、ゲート電極１２０、１２２の表面側に、自己整合的に、サリサイドメタル層１６０、１７０を形成し、拡散層１３０、１３２の表面側に、保護膜１５４に対して自己整合的に、サリサイドメタル層１６２、１７２を形成する。
【００１９】
次に、図９に示すように、この半導体基板１００の表面に、全体的に、シリコン酸化膜を形成する。この際、保護膜１５４が形成されているので、ゲート電極１２０、１２２と埋め込み絶縁膜１０２との段差が抑えられており、このため、シリコン酸化膜の平坦性が向上する。続いて、シリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより、層間絶縁膜１８０とする。
【００２０】
以上のように、本実施形態に係る半導体装置によれば、希ＨＦによるクリーニングの前に、埋め込み絶縁膜１０２を保護膜１５４で覆うこととしたので、クリーニング処理の際に、埋め込み絶縁膜１０２から水ガラスが析出してしまうのを回避することができる。このため、均一なサリサイドメタル層１６０、１６２、１７０、１７２を形成することができ、ＭＩＳＦＥＴの特性を良好に保つことができる。
【００２１】
また、埋め込み絶縁膜１０２を保護膜１５４で覆うことにより、埋め込み絶縁膜１０２とゲート電極１２０、１２２との間の段差を小さくすることができるので、この上に層間絶縁膜を形成した場合の平坦性を向上させることができる。
【００２２】
さらに、保護膜１５４の材料は、サイドウォール１５０、１５２の材料と同じ絶縁膜１４０であるので、新たな成膜工程を増加することなく、この保護膜１５４を得ることができる。
【００２３】
〔第２実施形態〕
本発明の第２実施形態は、上述した第１実施形態の保護膜１５４を、拡散層１３０、１３２側に大きく張り出して形成することにより、ＭＩＳＦＥＴの寄生容量を増加させたものである。より詳しくを、以下に説明する。
【００２４】
本実施形態に係る半導体装置の製造方法は、図４及び図５までは、上述した第１実施形態と同様である。但し、レジスト１４２の大きさが、上述した第１実施形態と異なる。すなわち、図１０に示すように、レジスト２４２を絶縁膜１４０上に形成するが、このレジスト２４２の大きさは、埋め込み絶縁膜１０２上のみならず、Ｐ＋拡散層１３０及びＮ＋拡散層１３２上まで張り出して、大きく形成される。
【００２５】
次に、図１１に示すように、ＲＩＥにより絶縁膜１４０をエッチングすることにより、ゲート電極１２０、１２２の側壁部分に、サイドウォール１５０、１５２を形成するとともに、埋め込み絶縁膜１０２上に、この埋め込み絶縁膜１０２並びに拡散層１３０、１３２の一部を覆う保護膜２５４を形成する。すなわち、絶縁膜１４０をエッチバックすることにより、自己整合的に、サイドウォール１５０、１５２を形成する。また、レジスト２４２で覆われた部分にある絶縁膜１４０をエッチングで残すことにより、保護膜２５４を形成する。この保護膜２５４は、埋め込み絶縁膜１０２の表面側全体、及び、拡散層１３０、１３２の一部を覆うが、後述するサリサイドメタル層を形成する領域は少なくとも覆わないように、形成する。続いて、希ＨＦでクリーニングすることにより、この半導体基板１００の表面側にある自然酸化膜や異物の除去を行う。本実施形態においても、この希ＨＦでのクリーニングの際には、埋め込み絶縁膜１０２は、保護膜２５４で覆われているので、ＳｉＯ２の溶解を抑えることができ、水ガラスの生成を抑えることができる。
【００２６】
この後の製造工程は、上述した第１実施形態と同様である。すなわち、図１２に示すように、ゲート電極１２０、１２２のポリシリコン層の表面側と、拡散層１３０、１３２の表面側とに、自己整合的に、サリサイドメタル層１６０、１６２、１７０、１７２を形成する。続いて、この半導体基板１００の表面に、全体的に、シリコン酸化膜を形成する。この際、保護膜２５４が形成されているので、ゲート電極１２０、１２２と埋め込み絶縁膜１０２との段差が抑えられており、このため、シリコン酸化膜の平坦性が向上する。続いて、シリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより、層間絶縁膜１８０とする。
【００２７】
以上のように、本実施形態に係る半導体装置によっても、埋め込み絶縁膜１０２を保護膜２５４で覆うことにより、クリーニング処理の際に、埋め込み絶縁膜１０２から水ガラスが析出してしまうのを回避することができ、均一なサリサイドメタル層１６０、１６２、１７０、１７２を形成することができる。このため、ＭＩＳＦＥＴの特性を良好に保つことができる。
【００２８】
また、埋め込み絶縁膜１０２を保護膜２５４で覆うことにより、埋め込み絶縁膜１０２とゲート電極１２０、１２２との間の段差を小さくすることができるので、この上に層間絶縁膜を形成した場合の平坦性を向上させることができる。
【００２９】
さらに、保護膜２５４の材料は、サイドウォール１５０、１５２の材料と同じ絶縁膜１４０であるので、新たな成膜工程を増加することなく、この保護膜２５４を得ることができる。
【００３０】
しかも、拡散層１３０、１３２の一部までを覆うように、保護膜２５４を形成したので、この拡散層１３０、１３２がキャパシタとして機能して、ＭＩＳＦＥＴの寄生容量を増加させることができる。例えば、図１３に示すように、保護膜２５４を跨いで、拡散層１３０と拡散層１３２とを電気的に接続する配線層３００を形成したとする。この場合、配線層３００と拡散層１３０との間にキャパシタ誘電体として保護膜２５４が挟まれることとなり、配線層３００と拡散層１３２との間にもキャパシタ誘電体として保護膜２５４が挟まれることとなり、キャパシタを構成する。このため、２つのＭＩＳＦＥＴの寄生容量を増加させることができ、ＭＩＳＦＥＴの駆動能力を向上させることができる。
【００３１】
このため、例えば、図１４に示すようなＳＲＡＭセルに、本実施形態に係るＭＩＳＦＥＴを用いることにより、ＳＲＡＭセルのデータ線駆動能力を向上させることができる。すなわち、図１３におけるＰ型のＭＩＳＦＥＴをＱＰとし、Ｎ型のＭＩＳＦＥＴをＱＮとした場合、図１４のＳＲＡＭセルにおいては、ＭＩＳＦＥＴ ＱＰ１とＭＩＳＦＥＴ ＱＮ１から、１つの相補的ＭＩＳインバータが構成され、ＭＩＳＦＥＴ ＱＰ２とＭＩＳＦＥＴ ＱＮ２から、もう１つの相補的ＭＩＳインバータが構成される。ＭＩＳＦＥＴ ＱＮ３及びＭＩＳＦＥＴ ＱＮ４は、データ読み出し線であるビット線ＢＬに接続する選択トランジスタである。これらＭＩＳＦＥＴ ＱＮ３及びＭＩＳＦＥＴ ＱＮ４のゲートは、ワード線ＷＬに接続されている。
【００３２】
このようなＳＲＡＭセルに、図１３に示すような構成の相補的ＭＩＳインバータを用いた場合、相補的ＭＩＳインバータのデータ出力ノードＮ１、Ｎ２に、それぞれ、キャパシタＣ１、Ｃ２が付加された構成になる。このため、データ出力ノードＮ１、Ｎ２のビット線ＢＬに対する駆動能力を高めることができる。
【００３３】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、図７及び図１１において、半導体基板１００表面側をクリーニングする際の溶液として、フッ化水素（ＨＦ）の溶液を用いたが、フッ化アンモニウム（ＮＨ４Ｆ）などの他の弗酸系の溶液を用いることもできる。この場合、保護膜１５４、２５４は、弗酸系の溶液に対して耐性のある保護膜を使用すればよい。但し、酸化物に対するエッチングレートは、フッ化水素（ＨＦ）が高いので、弗酸系の溶液の中でも、フッ化水素（ＨＦ）の溶液が、クリーニング液として最も適している。
【００３４】
さらには、図７及び図１１において、半導体基板１００表面側をクリーニングする際の溶液は、弗酸系の溶液に限られるものでもなく、同等のクリーニング作用を有する他のクリーニング液を使用することもできる。この場合、保護膜１５４、２５４は、この使用するクリーニング液に対して耐性のある保護膜を使用すればよい。
【００３５】
また、上述した実施形態においては、埋め込み絶縁膜１０２で素子分離される半導体素子として、ＭＩＳＦＥＴを例示したが、他の半導体素子を形成し、この埋め込み絶縁膜１０２で素子分離するようにしてもよい。
【００３６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法、及び、半導体装置によれば、クリーニング液によるクリーニング処理をする前に、半導体基板に形成された埋め込み絶縁膜の表面側を保護膜で覆うようにしたので、このクリーニング処理の際に、埋め込み絶縁膜が溶解してしまうのを回避することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造工程を説明する断面図（クリーニング処理）。
【図２】従来の半導体装置の製造工程を説明する断面図（サリサイドメタル層形成処理）。
【図３】図２の半導体装置の平面図。
【図４】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図５】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図６】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図７】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図８】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図９】本発明の第１実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１０】本発明の第２実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１１】本発明の第２実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１２】本発明の第２実施形態に係る半導体装置の製造工程の一部を説明する断面図。
【図１３】本発明の第２実施形態に係る半導体装置において、配線層を形成した場合の一例を説明するための断面図。
【図１４】図１３に示すＭＩＳＦＥＴを用いてＳＲＡＭセルを構成した場合の一例を説明するための回路図。
【符号の説明】
１００ 半導体基板
１０２ 埋め込み絶縁膜
１１０ Ｎ型のウェル
１１２ Ｐ型のウェル
１１４、１１６ ゲート絶縁膜
１２０、１２２ ゲート電極
１３０ Ｐ＋拡散層
１３２ Ｎ＋拡散層
１４０ 絶縁膜
１５０、１５２ サイドウォール
１５４ 保護膜
１６０、１６２、１７０、１７２ サリサイドメタル層
１８０ 層間絶縁膜
Claims (11)
- 第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
半導体基板に埋め込み絶縁膜を形成する工程と、
第１の拡散層を有する第１のＭＩＳＦＥＴと第２の拡散層を有する第２のＭＩＳＦＥＴとを、前記埋め込み絶縁膜で素子分離して、形成する工程と、
前記半導体基板の表面側を、クリーニング液によりクリーニングする工程と、
前記クリーニングをする工程の前に、前記埋め込み絶縁膜の表面側と、前記第１のＭＩＳＦＥＴの前記第１の拡散層の一部と、前記第２のＭＩＳＦＥＴの前記第２の拡散層の一部とを、前記クリーニング液に対して耐性を有する保護膜で覆う工程と、
を備えるとともに、
前記クリーニングをする工程の後に、前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とに、サリサイドメタル層を形成する工程と、
前記保護膜の直接上に、前記保護膜を跨いで前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とを接続する配線層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記クリーニング液は、弗酸系の溶液である、ことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記弗酸系の溶液は、フッ化水素（ＨＦ）、又は、フッ化アンモニウム（ＮＨ４Ｆ）の溶液である、ことを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記保護膜は、弗酸系の溶液に耐性を有する材料で形成されている、ことを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
- 前記保護膜は、シリコン窒化膜により形成されている、ことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
- 前記第１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴのゲート電極の側壁部分に、サイドウォールを形成する工程をさらに備えるとともに、
前記サイドウォールと前記保護膜は同一の材料で形成されている、ことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。 - 前記第１のＭＩＳＦＥＴは、Ｐ型のＭＩＳＦＥＴであり、前記第２のＭＩＳＦＥＴはＮ型のＭＩＳＦＥＴである、ことを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
- 第１のＭＩＳＦＥＴと第２のＭＩＳＦＥＴとを有する半導体装置であって、
半導体基板に形成された、埋め込み絶縁膜と、
第１の拡散層を有する第１のＭＩＳＦＥＴと、
前記第１のＭＩＳＦＥＴに対して前記埋め込み絶縁膜により素子分離された、第２の拡散層を有する第２のＭＩＳＦＥＴと、
前記埋め込み絶縁膜の表面側全体と、前記第１のＭＩＳＦＥＴの前記第１の拡散層の一部と、前記第２のＭＩＳＦＥＴの前記第２の拡散層の一部とを覆う、弗酸系の溶液に対して耐性を有する材料により形成された、保護膜と、
前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層において、前記保護膜に対して自己整合的に形成されたサリサイドメタル層と、
前記保護膜の直接上に、前記保護膜を跨ぐように形成されて、前記第１のＭＩＳＦＥＴの前記第１の拡散層と前記第２のＭＩＳＦＥＴの前記第２の拡散層とを接続する配線層と 、
を備えることを特徴とする半導体装置。 - 前記保護膜は、シリコン窒化膜により形成されている、ことを特徴とする請求項８に記載の半導体装置。
- 前記第１のＭＩＳＦＥＴと前記第２のＭＩＳＦＥＴのゲート電極の側壁部分に形成された、前記保護膜と同一材料のサイドウォールを、さらに備えることを特徴とする請求項８に記載の半導体装置。
- 前記第１のＭＩＳＦＥＴは、Ｐ型のＭＩＳＦＥＴであり、前記第２のＭＩＳＦＥＴはＮ型のＭＩＳＦＥＴである、ことを特徴とする請求項８乃至請求項１０のいずれかに記載の半導体装置。
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| US7498622B1 (en) * | 2007-12-14 | 2009-03-03 | International Business Machines Corporation | Latchup robust gate array using through wafer via |
| US9603629B2 (en) | 2008-09-09 | 2017-03-28 | Intelligent Implant Systems Llc | Polyaxial screw assembly |
| CN103000565B (zh) * | 2011-09-14 | 2015-10-07 | 和舰科技(苏州)有限公司 | 一种提升cmos工艺中浅沟槽隔离性能的方法 |
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| JPH11340456A (ja) | 1998-05-22 | 1999-12-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6319784B1 (en) * | 1999-05-26 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Using high temperature H2 anneal to recrystallize S/D and remove native oxide simultaneously |
| US6411548B1 (en) * | 1999-07-13 | 2002-06-25 | Kabushiki Kaisha Toshiba | Semiconductor memory having transistors connected in series |
| KR100535030B1 (ko) * | 1999-12-24 | 2005-12-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6303418B1 (en) * | 2000-06-30 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating CMOS devices featuring dual gate structures and a high dielectric constant gate insulator layer |
| JP2002110997A (ja) | 2000-09-29 | 2002-04-12 | Toshiba Corp | 多結晶薄膜トランジスタの製造方法 |
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| JP2002231938A (ja) | 2001-01-30 | 2002-08-16 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2002353443A (ja) * | 2001-05-23 | 2002-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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