JP3657877B2

JP3657877B2 - Semiconductor device

Info

Publication number: JP3657877B2
Application number: JP2000371784A
Authority: JP
Inventors: 利弘牛島; 勲小澤; 貴充住吉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-12-10
Filing date: 2000-12-06
Publication date: 2005-06-08
Anticipated expiration: 2020-12-06
Also published as: JP2001230344A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に係わり、特にＴＡＢ方式のボールグリッドアレイ型半導体装置に関する。
【０００２】
【従来の技術】
図１９Ａは従来のＴＡＢテープの平面図、図１９Ｂは図１９Ａ中の１９Ｂ−１９Ｂ線に沿う断面図、図１９Ｃは図１９Ａ中の１９Ｃ−１９Ｃ線に沿う断面図である。
【０００３】
図１９Ａ〜図１９Ｃに示すように、ポリイミドテープ（絶縁性基材）１の表面上には、銅（Ｃｕ）からなるＣｕパターン２が形成されている。Ｃｕパターン２は、例えばＣｕ箔をポリイミドテープ１に例えば接着剤で貼り付け、例えばＣｕパターン２に対応したパターンを持つレジスト層をマスクに用いて、Ｃｕ箔をエッチングすることにより形成される。ポリイミドテープ１の表面上にはソルダーレジスト層３が形成されており、このソルダーレジスト層３は、Ｃｕパターン２を、少なくともワイヤボンディング部２ＷＢ、およびボールパッド部２ＢＰを除いて被覆する。
【０００４】
ポリイミドテープ１の裏面上には接着剤層４が形成されている。接着剤層４上には保護テープ５が貼られている。
【０００５】
半導体チップ６は、上記ＴＡＢテープ上に搭載されるとともに、接着剤層４を介してＴＡＢテープに接着される。
【０００６】
この接着は、図２０Ａに示すように、まず、搭載装置のウェハ・チップトレイから、半導体チップ６をピックアップし、チップ６を、圧着装置の下側金型２２上に載せる。
【０００７】
次に、図２０Ｂに示すように、保護テープ５を剥がしたＴＡＢテープとチップ６との位置補正を行った後、上側金型２３を降下させて、ＴＡＢテープをチップ６に熱圧着する。これによりチップ６は、ＴＡＢテープに接着される。
【０００８】
【発明が解決しようとする課題】
しかし、従来のＴＡＢテープでは、図１９Ｂ、図１９Ｃ、あるいは図２０Ｂに示すように、Ｃｕパターン２が形成されている面に、Ｃｕパターン２の有無により凹凸ができる。凹部２０はＣｕパターン２が無い部分で、凸部２１はＣｕパターン２が有る部分である。
【０００９】
このため、ＴＡＢテープにチップ６を熱圧着するとき、図２０Ｃに示すように、圧力が凸部２１に集中してしまい、凹部２２には圧力が掛かり難くなる。この圧力分布の差は、ＴＡＢテープとチップ６との密着力の差を生み、後々剥離の原因となる。
【００１０】
また、従来のＴＡＢテープでは、図２１Ａ、図２１Ｂに示すように、ソルダーレジスト層３と、ワイヤボンディング部２ＷＢとの交差角度θが９０度未満の部分が出る。
【００１１】
このため、ソルダーレジストをＴＡＢテープ上に印刷する際、特にワイヤボンディング部２ＷＢ近傍のＣｕパターン２において、ペースト状のソルダーレジストの流れにムラを生じ、ソルダーレジスト層３内に気泡２４を巻き込み易くなる。
【００１２】
ソルダーレジスト層３内や、ソルダーレジスト層３とポリイミドテープ１との間に気泡が発生すると、外部から気泡に水分が侵入し、時間の経過とともにＣｕパターン２を腐食させていく。
【００１３】
この発明は上記の事情に鑑み為されたもので、絶縁性機材とチップとの密着力の差を小さくし、安定した密着性を有する半導体装置を提供する。
【００１５】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、パッドを有する半導体チップと、この半導体チップ上に接着された絶縁性基材と、この絶縁性基材上に形成された、前記半導体チップのパッドに接続されるボンディング部、外部電極に接続されるパッド部、および前記ボンディング部と前記パッド部とを接続する配線部をそれぞれ含む導電性パターンと、前記絶縁性基材上に形成された電気的に浮遊な島状部とを具備することを特徴としている。
【００１６】
上記構成を有する半導体装置によれば、導電性パターンに加えて、電気的に浮遊な島状部をさらに設けることで、導電性パターンの有無により生ずる凹凸を緩和できる。このため、圧力分布の差が従来に比べて緩和され、テープとチップとの密着力の差が小さくなる。よって、安定した密着性を有する半導体装置を得ることができる。
【００２１】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２２】
（第１実施形態）
図１Ａはこの発明の第１実施形態に係る半導体装置の平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図である。
【００２３】
図１Ａ、図１Ｂに示すように、ポリイミドテープ（絶縁性基材）１の表面上には、導電性パターン、例えは銅（Ｃｕ）からなるＣｕパターン（導電性パターン）２が形成されている。Ｃｕパターン２は、ワイヤボンディング部２ＷＢ、ボールパッド部２ＢＰ、および配線部２ＷＲを含む。ボールパッド部２ＢＰは、ポリイミドテープ１のほぼ中央に設定されたパッドエリア１２に、マトリクス状に配置される。配線部２ＷＲは、ワイヤボンディング部２ＷＢとボールパッド部２ＢＰとを接続する。
【００２４】
ポリイミドテープ１の主要面上には、ソルダーレジスト層（被覆層）３が形成されている。ソルダーレジスト層３は、Ｃｕパターン２を、少なくともワイヤボンディング部２ＷＢ、およびボールパッド部２ＢＰを除いて被覆する。ポリイミドテープ１は、半導体チップ６のパッド７が露呈する開孔部８を有する。ワイヤボンディング部２ＷＢは、開孔部８に露呈したパッド７と、例えば金（Ａｕ）からなるボンディングワイヤ９を介して接続される。
【００２５】
ポリイミドテープ１の裏面上には、接着剤層４が形成されており、この接着剤層４を介して、ポリイミドテープ１は、半導体チップ６に接着されている。接着剤の一例は、アクリル−エポキシ系接着剤である。この他、シリコーン（silicone）系接着剤等も使用できる。
【００２６】
図１Ｃは、半導体装置完成後を示す断面図である。
【００２７】
開孔部８には、ボンディングワイヤ９や、パッド７を外界から封止するための封止樹脂１０が形成されている。また、ボールパッド部２ＢＰ上には、例えばハンダからなるハンダバンプ（ハンダボールとも言う）１１が形成されている。ハンダバンプ１１は、半導体チップ６の外部電極となる。この状態での、ポリイミドテープ１の厚さの一例は0.075mm±0.008mm、接着剤層４の厚さの一例は0.05mm±0.01mm、チップ６の厚さの一例は0.38mm±0.02mmである。
【００２８】
また、パッドエリア１２の外側の周辺エリア１３に形成されたハンダバンプ１１’は、オプションボールと呼ばれるもので、ＴＡＢ方式のボールグリッドアレイ型半導体装置の機械的強度を高める役目を持つ。
【００２９】
ハンダバンプ（オプションボール）１１’は、オプションパッド部２ＢＰ’上に形成され、オプションパッド部２ＢＰ’は、周辺エリア１３に配置される。
【００３０】
図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄはそれぞれ、この発明に係る半導体装置の製造方法を示す断面図である。
【００３１】
まず、図２Ａに示すように、Ｃｕパターン２が形成されたポリイミドテープ１を準備する。
【００３２】
次に、図２Ｂに示すように、ソルダーレジスト層形成パターンに対応した窓５０を持つスクリーン５１を、Ｃｕパターン２上に近づける。次に、スキージ５２を図中矢印に示す方向に移動させ、ペースト状のソルダーレジスト５３を、スクリーン５１を介してテープ１上に印刷し、ソルダーレジスト層３を形成する。これにより、ＴＡＢテープが完成する。
【００３３】
次に、図２Ｃに示すように、半導体チップ６を、下側金型２２上に載せる。次に、保護テープ５を剥がしたＴＡＢテープとチップ６との位置補正を行った後、上側金型２３を降下させて、ＴＡＢテープをチップ６に熱圧着する。これによりチップ６は、ＴＡＢテープに接着される。
【００３４】
次に、図２Ｄに示すように、Ｃｕパターン２のワイヤボンディング部２ＷＢを、チップ６のパッド７に、ボンディングワイヤ９により接続する。次に、樹脂１０により、ボンディングワイヤ９やパッド７を封止し、ボールパッド部２ＢＰ上に、ハンダバンプ１１を形成することにより、この発明に係る半導体装置が製造される。
【００３５】
上記第１実施形態に係る半導体装置は、大きく３つの要素を含んでいる。
【００３６】
以下、順に説明する。
【００３７】
（第１の要素）
図３Ａはこの発明に係る半導体装置が備えるＴＡＢテープの第１基本パターンを示す平面図、図３Ｂは図３Ａ中の３Ｂ−３Ｂ線に沿う断面図、図３Ｃは図３Ａ中の３Ｃ−３Ｃ線に沿う断面図である。
【００３８】
第１実施形態のＣｕパターン２は、図３Ａ〜図３Ｃに示すように、ワイヤボンディング部２ＷＢ、ボールパッド部２ＢＰおよび配線部２ＷＲ等に加えて、電気的に浮遊な島状部２ＩＬを有する。島状部２ＩＬは、例えば配線部２ＷＲ間、あるいはボールパッド部２ＢＰ間に配置される。
【００３９】
Ｃｕパターン２が、電気的に浮遊な島状部２ＩＬを有することで、凸部２１の面積が増え、Ｃｕパターン２の有無により生ずる凹凸を緩和できる。この結果、図４Ａ〜図４Ｃに示す熱圧着工程時、チップ６にかかる圧力分布の差が、例えば図２０Ｃ示した従来に比べて緩和できる。この結果、ＴＡＢテープとチップ６との密着力の差が小さくなり、安定した密着性を有する半導体装置を得ることができる。
【００４０】
島状部２ＩＬを配置する領域としては、少なくともパッドエリア１２の外側の周辺エリア１３、即ちチップ６の周辺部に沿って配置されることが好ましい。
【００４１】
このように島状部２ＩＬを、周辺エリア１３に配置することで、チップ６の周辺部において、ＴＡＢテープとの密着性が高まり、剥離に対してより強固な耐性を得ることができる。
【００４２】
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄはそれぞれ、島状部の基本的なパターンを示す平面図である。
【００４３】
ところで、Ｃｕパターン２が島状部２ＩＬを有すると、配線部２ＷＲの寄生容量が増え、配線部２ＷＲの電気的特性、特にＲＣＬ特性に影響がでることが懸念される。
【００４４】
この影響は、島状部２ＩＬのデザインを、図５Ａ示す平状パターンに代えて、図５Ｂに示す縞状パターン、図５Ｃに示す千鳥状パターン、図５Ｄに示す格子状パターン等に変更することで、最小限に抑制することができる。例えば図５Ｂ〜８Ｃに示すパターンは、間隙を持つ。この間隙の分、例えば配線部２ＷＲの寄生容量を減ずることができ、配線部２ＷＲの電気的特性、特にＲＣＬ特性への影響を最小限に抑制できる。また、島状部２ＩＬのデザインを変えることで、配線部２ＷＲの電気的特性を調節することも可能である。
【００４５】
（第２の要素）
図６Ａはこの発明に係る半導体装置が備えるＴＡＢテープの第２基本パターンを示す平面図、図６Ｂは図６Ａ中の６Ｂ−６Ｂ線に沿う断面図、図６Ｃは図６Ａ中の６Ｃ−６Ｃ線に沿う断面図である。
【００４６】
第１実施形態のＣｕパターン２は、図６Ａ〜図６Ｃに示すように、少なくともその配線部２ＷＲの一部に、幅が広くされた拡張部２ＷＲＷを持つ。拡張部２ＷＲＷは、配線部２ＷＲ間やボールパッド部２ＢＰ間の間隙Ｄを小さくする。
【００４７】
Ｃｕパターン２が、拡張部２ＷＲＷを有することで、島状部２ＩＬを有する場合と同様、凸部２１の面積を増やすことができ、Ｃｕパターン２の有無により生ずる凹凸を緩和できる。この結果、図７Ａ〜図７Ｃに示す熱圧着工程時、チップ６にかかる圧力分布の差が、例えば図２０Ｃ示した従来に比べて緩和できる。この結果、ＴＡＢテープとチップ６との密着力の差が小さくなり、安定した密着性を有する半導体装置を得ることができる。
【００４８】
拡張部２ＷＲＷを設ける部分としては、島状部２ＩＬと同様に、少なくともパッドエリア１２の外側の周辺エリア１３、即ちチップ６の周辺部に沿って配置されることが好ましい。
【００４９】
さらに拡張部２ＷＲＷは、例えば配線部２ＷＲの幅を拡張することで得られるため、島状部２ＩＬを設け難い部分、例えば配線密度が密な部分にも容易に設けられる、という利点がある。
【００５０】
ただし、島状部２ＩＬには、拡張部２ＷＲＷを設け難い部分、例えば配線密度が疎な部分に設け易い、という利点がある。配線密度が疎な部分に、拡張部２ＷＲＷを設ける場合には、大きな拡張部２ＷＲＷを必要とし、配線部２ＷＲの容量が大きく増大してしまうからである。
【００５１】
これら島状部２ＩＬ、拡張部２ＷＲＷはそれぞれ、半導体装置の電気的特性を考慮しつつ、適切に配置されれば良い。適切な配置の一例は、図１Ａに示したように、島状部２ＩＬは、配線密度が比較的疎な周辺エリア１３に設け、拡張部２ＷＲＷは、配線密度が比較的密なパッドエリア１２に設けられることである。
【００５２】
図８Ａ、図８Ｂ、図８Ｃ、図８Ｄはそれぞれ、拡張部の基本的なパターンを示す平面図。
【００５３】
拡張部２ＷＲＷの基本パターンの形状は、図８Ａに示すように、配線部２ＷＲの片側、もしくは両側に突き出た、もしくは膨んだフィン状である。フィン状の拡張部２ＷＲＷは、図８Ａに示すように、配線部２ＷＲの途中に、これに隣接する配線部２ＷＲ間の間隙Ｄを小さくするように設けられる。あるいは図８Ｂに示すように、別のＣｕパターン２間に延び、これら別のＣｕパターン２のボールパッド部２ＢＰ間の間隙を小さくするように、あるいは図８Ｃに示すように、別のＣｕパターン２の配線部２ＷＲ間の間隙を小さくするように設けられる。また、フィン状の拡張部２ＷＲＷは、図８Ｄに示すように、配線部２ＷＲの末端に設けられても良い。
【００５４】
これらのような拡張部２ＷＲＷや、島状部２ＩＬを含むＣｕパターン２の硬度としては、ビッカース硬さで１７０ＨＶ以上が好ましい。Ｃｕパターン２の潰れを抑制する観点からである。
【００５５】
また、この発明に係る拡張部２ＷＲＷや、島状部２ＩＬを含むＣｕパターン２を持つ場合の配線密度の一例は、Ｃｕパターン面積／テープ面積＝６８．５％である。従来の配線密度は、Ｃｕパターン面積／テープ面積＝４５．７％である。この観点から、配線密度（Ｃｕパターン面積／テープ面積）＝４５．７％を超えれば、従来の装置に比べれば、密着性が高まる。
【００５６】
（第３の要素）
図９Ａはこの発明に係る半導体装置が備えるＴＡＢテープの第３基本パターンを示す平面図、図９Ｂは図９Ａ中の９Ｂ−９Ｂ線に沿う断面図である。
【００５７】
第１実施形態のＣｕパターン２は、図９Ａ、図９Ｂに示すように、ワイヤボンディング部２ＷＢと、ソルダーレジスト層３のエッジとの交差角度θが９０度以上を保つ。交差角度θが９０度以上を保つことで、図２１Ａに示した交差角度が９０度未満の部分が出る従来に比べて、ワイヤボンディング部２ＷＢ近傍のＣｕパターン２において、印刷時、気泡が巻き込まれ難くなる。気泡が巻き込まれ難くなる結果、ソルダーレジスト層３内や、ソルダーレジスト層３とポリイミドテープ１との間に気泡が発生し難くなり、時間の経過とともにＣｕパターン２が腐食される事情を抑制できる。よって、導電性パターンの腐食に対して、高い信頼性を有する半導体装置を得ることができる。
【００５８】
図１０Ａおよび図１０Ｂはそれぞれ、上記Ｃｕパターン２を持つテープ１への、ソルダーレジスト印刷工程例を示す平面図である。
【００５９】
図１０Ａに示すように、ソルダーレジスト層形成パターンに対応した窓５０を持つスクリーン５１を、Ｃｕパターン２上に近づける。
【００６０】
次に、図１０Ｂに示すように、スキージ５２を、図中矢印に示す方向の方向に沿って動かす。具体的には、スキージ５２を、ワイヤボンディング部２ＷＢから配線部２ＷＲに向かって動かすことにより、ペースト状のソルダーレジスト５３がスクリーン５１の窓５０を介してテープ１上に印刷される。これにより、気泡が発生し難いソルダーレジスト層３が形成される。
【００６１】
図１１Ａ、および図１１Ｂはそれぞれ、ボンディング部の基本的なパターンを示す平面図である。
【００６２】
図１１Ａに示すＣｕパターン２は、交差角度θが９０度に保たれている場合であり、図１１Ｂに示すＣｕパターン２は、交差角度θが９０度を超えて保たれている場合である。交差角度θが９０度を超えて保つ場合には、ワイヤボンディング部２ＷＢの形状を、先端に向かって細るテーパ状とすれば良い。
【００６３】
次に、この発明のさらに他の実施形態のいくつかを説明する。
【００６４】
（第２実施形態）
図１２はこの発明の参考例に係る半導体装置の平面図であり、図１３はこの発明の第２実施形態に係る半導体装置の平面図である。
【００６５】
図１３に示すように、第２実施形態に係る半導体装置は、図１２に示す参考例のＣｕパターン２に対して、島状部２ＩＬをさらに設けた例である。本例の島状部２ＩＬは、パッドエリア１２の外側、即ち周辺エリア１３に設けられている。
【００６６】
なお、第２実施形態は、第１実施形態で示したオプションパッド部２ＢＰ’を持たない例を示している。
【００６７】
（第３実施形態）
図１４は、この発明の第３実施形態に係る半導体装置の平面図である。
【００６８】
図１４に示すように、第３実施形態に係る半導体装置は、図１２に示す参考例のＣｕパターン２に対して、拡張部２ＷＲＷをさらに設けた例である。本例の拡張部２ＷＲＷは、パッドエリア１２の外側、即ち周辺エリア１３に設けられている。
【００６９】
（第４実施形態）
図１５は、この発明の第４実施形態に係る半導体装置の平面図である。
【００７０】
図１５に示すように、第４実施形態に係る半導体装置は、図１２に示す参考例のＣｕパターン２に対して、島状部２ＩＬ、拡張部２ＷＲＷをそれぞれさらに設けた例である。本例の島状部２ＩＬ、拡張部２ＷＲＷはそれぞれ、パッドエリア１２の外側、即ち周辺エリア１３に設けられている。
【００７１】
（第５実施形態）
図１６は、この発明の第５実施形態に係る半導体装置の平面図。
【００７２】
図１６に示すように、第５実施形態に係る半導体装置は、図１２に示す参考例のＣｕパターン２に対して、拡張部２ＷＲＷを設けた例であり、かつ拡張部２ＷＲＷを、パッドエリア１２、周辺エリア１３のそれぞれに設けたものである。特に本例では、パッドエリア１２、周辺エリア１３のほぼ全てに対して、拡張部２ＷＲＷが設けられている。
【００７３】
（第６実施形態）
図１７はこの発明に係る半導体装置の平面図、図１８はこの発明の第６実施形態に係る半導体装置の平面図である。なお、図１７、図１８はそれぞれ、特にテープ１側からではなく、チップ６側から見た平面図である。
【００７４】
図１７に示すように、第１〜第５実施形態に係る半導体装置を、チップ６側から見ると、封止樹脂１０がテープ１の開孔部８の周囲にのみ存在する。
【００７５】
第６実施形態では、図１８に示すように、封止樹脂１０をチップ６の周囲全体に存在させるようにした。封止樹脂１０をチップ６の周囲全体に存在させることで、チップ６とテープ１との密着性を、さらに安定させることができる。
【００７６】
以上、この発明を第１〜第６実施形態により説明したが、この発明はこれら実施形態に限られるものではなく、その要旨を逸脱しない範囲で、様々に変形することが可能である。
【００７７】
例えば導電性パターン２の例として、銅（Ｃｕ）を例示したが、これは銅合金、あるいはその他の導電物に変更することもできる。また、銅合金、あるいはその他の導電物に変更した場合には、その硬度は、少なくとも１７０ＨＶ以上あることが望ましい。
【００７８】
また、半導体チップのパッド配置として、チップの周辺と、チップのセンターとにパッドを配置したものを例示したが、パッド配置は、例えばチップの周辺のみ、あるいはチップのセンターのみに変更することもできる。
【００７９】
また、半導体チップ内に形成される半導体製品としては、ＳＲＡＭ、ＦＬＡＳＨ-ＥＥＰＲＯＭ、ＤＲＡＭ、混載ＤＲＡＭ、ＣＰＵなど、小型のパッケージが要求される製品が、特に好ましい。
【００８０】
また、上記第１〜第６実施形態はそれぞれ、単独で実施することが可能であるが、これら実施形態を様々に組み合わせて実施することも可能である。
【００８１】
【発明の効果】
以上説明したように、この発明によれば、絶縁性基材とチップとの密着力の差を小さくし、安定した密着性を有する半導体装置を提供できる。
【００８２】
また、気泡の発生を抑制し、導電性パターンの腐食に対して、高い信頼性を有する半導体装置を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る半導体装置の平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図、図１Ｃは装置完成後を示す断面図。
【図２】図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄはそれぞれこの発明に係る半導体装置の製造方法を示す断面図。
【図３】図３Ａはこの発明に係る半導体装置が備えるＴＡＢテープの第１基本パターンを示す平面図、図３Ｂは図３Ａ中の３Ｂ−３Ｂ線に沿う断面図、図３Ｃは図３Ａ中の３Ｃ−３Ｃ線に沿う断面図。
【図４】図４Ａ、図４Ｂおよび図４Ｃはそれぞれ熱圧着工程を示す断面図。
【図５】図５Ａ、図５Ｂ、図５Ｃ、図５Ｄはそれぞれ島状部の基本的なパターンを示す平面図。
【図６】図６Ａはこの発明に係る半導体装置が備えるＴＡＢテープの第２基本パターンを示す平面図、図６Ｂは図６Ａ中の６Ｂ−６Ｂ線に沿う断面図、図６Ｃは図６Ａ中の６Ｃ−６Ｃ線に沿う断面図。
【図７】図７Ａ、図７Ｂおよび図７Ｃはそれぞれ熱圧着工程を示す断面図。
【図８】図８Ａ、図８Ｂ、図８Ｃ、図８Ｄはそれぞれ拡張部の基本的なパターンを示す平面図。
【図９】図９Ａはこの発明に係る半導体装置が備えるＴＡＢテープの第３基本パターンを示す平面図、図９Ｂは図９Ａ中の９Ｂ−９Ｂ線に沿う断面図。
【図１０】図１０Ａおよび図１０Ｂはそれぞれ印刷工程を示す平面図。
【図１１】図１１Ａおよび図１１Ｂはそれぞれボンディング部の基本的なパターンを示す平面図。
【図１２】図１２はこの発明の参考例に係る半導体装置の平面図。
【図１３】図１３はこの発明の第２実施形態に係る半導体装置の平面図。
【図１４】図１４はこの発明の第３実施形態に係る半導体装置の平面図。
【図１５】図１５はこの発明の第４実施形態に係る半導体装置の平面図。
【図１６】図１６はこの発明の第５実施形態に係る半導体装置の平面図。
【図１７】図１７はこの発明に係る半導体装置の平面図。
【図１８】図１８はこの発明の第６実施形態に係る半導体装置の平面図。
【図１９】図１９Ａは従来のＴＡＢテープの平面図、図１９Ｂは図１９Ａ中の１９Ｂ−１９Ｂ線に沿う断面図、図１９Ｃは図１９Ａ中の１９Ｃ−１９Ｃ線に沿う断面図。
【図２０】図２０Ａ、図２０Ｂおよび図２０Ｃはそれぞれ熱圧着工程を示す断面図。
【図２１】図２１Ａは従来のＴＡＢテープの平面図、図２１Ｂは図２１Ａ中の２１Ｂ−２１Ｂ線に沿う断面図。
【符号の説明】
１…ポリイミドテープ（絶縁性基材）、
２…Ｃｕパターン（導電性パターン）、
２ＷＢ…ワイヤボンディング部、
２ＢＰ…ボールパッド部、
２ＢＰ’…オプションパッド部、
２ＷＲ…配線部、
２ＩＬ…島状部、
２ＷＲＷ…拡張部、
３…ソルダーレジスト層（絶縁層）、
４…接着剤層、
５…保護テープ、
６…半導体チップ、
７…パッド、
８…開孔部、
９…ボンディングワイヤ、
１０…封止樹脂、
１１…ハンダバンプ（外部電極）、
１１’…オプションボール、
１２…パッドエリア、
１３…周辺エリア、
２０…凹部、
２１…凸部、
２２…下側金型、
２３…上側金型、
２４…気泡、
５０…窓、
５１…スクリーン、
５２…スキージ、
５３…ペースト状のソルダーレジスト。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a TAB ball grid array type semiconductor device.
[0002]
[Prior art]
19A is a plan view of a conventional TAB tape, FIG. 19B is a cross-sectional view taken along line 19B-19B in FIG. 19A, and FIG. 19C is a cross-sectional view taken along line 19C-19C in FIG. 19A.
[0003]
As shown in FIGS. 19A to 19C, a Cu pattern 2 made of copper (Cu) is formed on the surface of a polyimide tape (insulating base material) 1. The Cu pattern 2 is formed by, for example, attaching a Cu foil to the polyimide tape 1 with an adhesive, for example, and etching the Cu foil using, for example, a resist layer having a pattern corresponding to the Cu pattern 2 as a mask. A solder resist layer 3 is formed on the surface of the polyimide tape 1, and this solder resist layer 3 covers the Cu pattern 2 except at least the wire bonding portion 2WB and the ball pad portion 2BP.
[0004]
An adhesive layer 4 is formed on the back surface of the polyimide tape 1. A protective tape 5 is stuck on the adhesive layer 4.
[0005]
The semiconductor chip 6 is mounted on the TAB tape and bonded to the TAB tape via the adhesive layer 4.
[0006]
As shown in FIG. 20A, first, the semiconductor chip 6 is picked up from the wafer chip tray of the mounting apparatus, and the chip 6 is placed on the lower die 22 of the crimping apparatus.
[0007]
Next, as shown in FIG. 20B, after correcting the position of the TAB tape from which the protective tape 5 has been peeled off and the chip 6, the upper mold 23 is lowered and the TAB tape is thermocompression bonded to the chip 6. As a result, the chip 6 is bonded to the TAB tape.
[0008]
[Problems to be solved by the invention]
However, in the conventional TAB tape, as shown in FIG. 19B, FIG. 19C, or FIG. 20B, the surface on which the Cu pattern 2 is formed can be uneven depending on the presence or absence of the Cu pattern 2. The concave portion 20 is a portion without the Cu pattern 2, and the convex portion 21 is a portion having the Cu pattern 2.
[0009]
For this reason, when the chip 6 is thermocompression bonded to the TAB tape, as shown in FIG. 20C, the pressure is concentrated on the convex portion 21, and the concave portion 22 is difficult to be pressurized. This difference in pressure distribution causes a difference in adhesion between the TAB tape and the chip 6 and causes peeling later.
[0010]
Further, in the conventional TAB tape, as shown in FIGS. 21A and 21B, there is a portion where the crossing angle θ between the solder resist layer 3 and the wire bonding portion 2WB is less than 90 degrees.
[0011]
For this reason, when the solder resist is printed on the TAB tape, particularly in the Cu pattern 2 in the vicinity of the wire bonding portion 2WB, the flow of the paste-like solder resist is uneven, and the bubbles 24 are easily involved in the solder resist layer 3. .
[0012]
When bubbles are generated in the solder resist layer 3 or between the solder resist layer 3 and the polyimide tape 1, moisture enters the bubbles from the outside, and the Cu pattern 2 is corroded over time.
[0013]
This invention has been made in view of the above circumstances, to reduce the difference in adhesion between the insulation resistance machines and chips, that provide a semiconductor device having stable adhesion.
[0015]
[Means for Solving the Problems]
Semiconductor equipment is in accordance with one embodiment of this invention, a semiconductor chip having a pad, and the semiconductor chip onto the glued an insulating substrate, is formed on the insulating substrate, pads of the semiconductor chip A conductive portion including a bonding portion connected to the external electrode, a pad portion connected to an external electrode, and a wiring portion connecting the bonding portion and the pad portion, and an electrical formed on the insulating substrate. And a floating island-like portion.
[0016]
According to the semiconductor device having the above structure, the unevenness caused by the presence or absence of the conductive pattern can be alleviated by further providing an electrically floating island-like portion in addition to the conductive pattern. For this reason, the difference in pressure distribution is relaxed compared to the conventional case, and the difference in adhesion between the tape and the chip is reduced. Therefore, a semiconductor device having stable adhesion can be obtained.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.
[0022]
(First embodiment)
1A is a plan view of the semiconductor device according to the first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line 1B-1B in FIG. 1A.
[0023]
As shown in FIGS. 1A and 1B, a conductive pattern, for example, a Cu pattern (conductive pattern) 2 made of copper (Cu) is formed on the surface of a polyimide tape (insulating base material) 1. . Cu pattern 2 includes a wire bonding portion 2WB, a ball pad portion 2BP, and a wiring portion 2WR. The ball pad portions 2BP are arranged in a matrix form in a pad area 12 set almost at the center of the polyimide tape 1. Wiring unit 2WR connects wire bonding unit 2WB and ball pad unit 2BP.
[0024]
On the main surface of the polyimide tape 1, a solder resist layer (coating layer) 3 is formed. The solder resist layer 3 covers the Cu pattern 2 except at least the wire bonding part 2WB and the ball pad part 2BP. The polyimide tape 1 has an opening 8 where the pad 7 of the semiconductor chip 6 is exposed. The wire bonding part 2WB is connected to the pad 7 exposed in the opening 8 via a bonding wire 9 made of, for example, gold (Au).
[0025]
An adhesive layer 4 is formed on the back surface of the polyimide tape 1, and the polyimide tape 1 is bonded to the semiconductor chip 6 through the adhesive layer 4. An example of the adhesive is an acrylic-epoxy adhesive. In addition, silicone (silicone) adhesives can also be used.
[0026]
FIG. 1C is a cross-sectional view showing the semiconductor device after completion.
[0027]
A sealing resin 10 for sealing the bonding wire 9 and the pad 7 from the outside is formed in the opening 8. Further, a solder bump (also referred to as a solder ball) 11 made of, for example, solder is formed on the ball pad portion 2BP. The solder bump 11 becomes an external electrode of the semiconductor chip 6. In this state, an example of the thickness of the polyimide tape 1 is 0.075 mm ± 0.008 mm, an example of the thickness of the adhesive layer 4 is 0.05 mm ± 0.01 mm, and an example of the thickness of the chip 6 is 0.38 mm ± 0.02 mm. is there.
[0028]
The solder bumps 11 ′ formed in the peripheral area 13 outside the pad area 12 are called optional balls, and have the role of increasing the mechanical strength of the TAB type ball grid array type semiconductor device.
[0029]
The solder bump (option ball) 11 ′ is formed on the option pad portion 2 BP ′, and the option pad portion 2 BP ′ is disposed in the peripheral area 13.
[0030]
2A, 2B, 2C, and 2D are cross-sectional views showing a method for manufacturing a semiconductor device according to the present invention.
[0031]
First, as shown in FIG. 2A, a polyimide tape 1 on which a Cu pattern 2 is formed is prepared.
[0032]
Next, as shown in FIG. 2B, a screen 51 having a window 50 corresponding to the solder resist layer formation pattern is brought close to the Cu pattern 2. Next, the squeegee 52 is moved in the direction indicated by the arrow in the drawing, and a paste-like solder resist 53 is printed on the tape 1 via the screen 51 to form the solder resist layer 3. Thereby, the TAB tape is completed.
[0033]
Next, as shown in FIG. 2C, the semiconductor chip 6 is placed on the lower mold 22. Next, after correcting the position of the TAB tape and the chip 6 from which the protective tape 5 has been peeled off, the upper mold 23 is lowered and the TAB tape is thermocompression bonded to the chip 6. As a result, the chip 6 is bonded to the TAB tape.
[0034]
Next, as shown in FIG. 2D, the wire bonding portion 2WB of the Cu pattern 2 is connected to the pad 7 of the chip 6 by the bonding wire 9. Next, the bonding wire 9 and the pad 7 are sealed with the resin 10, and the solder bump 11 is formed on the ball pad portion 2BP, whereby the semiconductor device according to the present invention is manufactured.
[0035]
The semiconductor device according to the first embodiment largely includes three elements.
[0036]
Hereinafter, it demonstrates in order.
[0037]
(First element)
3A is a plan view showing a first basic pattern of a TAB tape included in the semiconductor device according to the present invention, FIG. 3B is a sectional view taken along line 3B-3B in FIG. 3A, and FIG. 3C is a line 3C-3C in FIG. 3A. FIG.
[0038]
As shown in FIGS. 3A to 3C, the Cu pattern 2 of the first embodiment has an electrically floating island-shaped portion 2IL in addition to the wire bonding portion 2WB, the ball pad portion 2BP, the wiring portion 2WR, and the like. The island-shaped part 2IL is disposed, for example, between the wiring parts 2WR or between the ball pad parts 2BP.
[0039]
Since the Cu pattern 2 has the electrically floating island-shaped portion 2IL, the area of the convex portion 21 is increased, and the unevenness caused by the presence or absence of the Cu pattern 2 can be alleviated. As a result, during the thermocompression bonding process shown in FIGS. 4A to 4C, the difference in pressure distribution applied to the chip 6 can be reduced as compared with, for example, the conventional technique shown in FIG. 20C. As a result, the difference in adhesion between the TAB tape and the chip 6 is reduced, and a semiconductor device having stable adhesion can be obtained.
[0040]
The region where the island-shaped portion 2IL is disposed is preferably disposed along at least the peripheral area 13 outside the pad area 12, that is, along the peripheral portion of the chip 6.
[0041]
By arranging the island-like part 2IL in the peripheral area 13 in this way, the adhesion with the TAB tape is increased in the peripheral part of the chip 6 and it is possible to obtain stronger resistance against peeling.
[0042]
5A, FIG. 5B, FIG. 5C, and FIG. 5D are plan views each showing a basic pattern of island portions.
[0043]
By the way, when the Cu pattern 2 has the island-shaped part 2IL, there is a concern that the parasitic capacitance of the wiring part 2WR increases, and the electrical characteristics of the wiring part 2WR, particularly the RCL characteristics, are affected.
[0044]
This effect is that the design of the island-shaped part 2IL is changed to a striped pattern shown in FIG. 5B, a staggered pattern shown in FIG. 5C, a grid pattern shown in FIG. 5D, etc. instead of the flat pattern shown in FIG. 5A. Therefore, it can be minimized. For example, the patterns shown in FIGS. 5B to 8C have gaps. For example, the parasitic capacitance of the wiring portion 2WR can be reduced by this gap, and the influence on the electrical characteristics of the wiring portion 2WR, particularly the RCL characteristics, can be minimized. It is also possible to adjust the electrical characteristics of the wiring part 2WR by changing the design of the island part 2IL.
[0045]
(Second element)
6A is a plan view showing a second basic pattern of a TAB tape included in the semiconductor device according to the present invention, FIG. 6B is a sectional view taken along line 6B-6B in FIG. 6A, and FIG. 6C is a line 6C-6C in FIG. FIG.
[0046]
As shown in FIGS. 6A to 6C, the Cu pattern 2 of the first embodiment has an extended portion 2WRW having a wide width at least in a part of the wiring portion 2WR. The extended portion 2WRW reduces the gap D between the wiring portions 2WR and between the ball pad portions 2BP.
[0047]
Since the Cu pattern 2 has the extended portion 2WRW, the area of the convex portion 21 can be increased as in the case of having the island-shaped portion 2IL, and the unevenness caused by the presence or absence of the Cu pattern 2 can be reduced. As a result, during the thermocompression bonding process shown in FIGS. 7A to 7C, the difference in pressure distribution applied to the chip 6 can be reduced as compared with the conventional example shown in FIG. 20C, for example. As a result, the difference in adhesion between the TAB tape and the chip 6 is reduced, and a semiconductor device having stable adhesion can be obtained.
[0048]
As in the island-shaped portion 2IL, the portion where the extended portion 2WRW is provided is preferably disposed along at least the peripheral area 13 outside the pad area 12, that is, the peripheral portion of the chip 6.
[0049]
Further, since the extended portion 2WRW is obtained by, for example, expanding the width of the wiring portion 2WR, there is an advantage that it can be easily provided in a portion where the island-like portion 2IL is difficult to provide, for example, a portion where the wiring density is high.
[0050]
However, the island-shaped portion 2IL has an advantage that it is easy to provide the extended portion 2WRW in a portion where it is difficult to provide the extended portion 2WRW, for example, in a portion where the wiring density is low. This is because when the extension portion 2WRW is provided in a portion where the wiring density is sparse, a large extension portion 2WRW is required, and the capacity of the wiring portion 2WR is greatly increased.
[0051]
Each of the island-shaped part 2IL and the extended part 2WRW may be appropriately arranged in consideration of the electrical characteristics of the semiconductor device. As an example of an appropriate arrangement, as shown in FIG. 1A, the island-shaped part 2IL is provided in the peripheral area 13 where the wiring density is relatively sparse, and the extension part 2WRW is provided in the pad area 12 where the wiring density is relatively dense. Is to be provided.
[0052]
FIG. 8A, FIG. 8B, FIG. 8C, and FIG. 8D are plan views each showing a basic pattern of the extension portion.
[0053]
As shown in FIG. 8A, the basic pattern of the extended portion 2WRW has a fin shape that protrudes or bulges on one side or both sides of the wiring portion 2WR. As shown in FIG. 8A, the fin-like extension portion 2WRW is provided in the middle of the wiring portion 2WR so as to reduce the gap D between the wiring portions 2WR adjacent thereto. Alternatively, as shown in FIG. 8B, another Cu pattern 2 extends between the other Cu patterns 2 so as to reduce the gap between the ball pad portions 2BP of these other Cu patterns 2, or as shown in FIG. 8C. Are provided so as to reduce the gap between the wiring portions 2WR. Further, the fin-like extension part 2WRW may be provided at the end of the wiring part 2WR as shown in FIG. 8D.
[0054]
The hardness of the Cu pattern 2 including the extended portion 2WRW and the island-shaped portion 2IL is preferably 170 HV or higher in terms of Vickers hardness. This is from the viewpoint of suppressing the collapse of the Cu pattern 2.
[0055]
An example of the wiring density when the Cu pattern 2 including the extended portion 2WRW and the island-shaped portion 2IL according to the present invention is Cu pattern area / tape area = 68.5%. The conventional wiring density is Cu pattern area / tape area = 45.7%. From this point of view, if the wiring density (Cu pattern area / tape area) exceeds 45.7%, the adhesion is improved as compared with the conventional apparatus.
[0056]
(Third element)
FIG. 9A is a plan view showing a third basic pattern of a TAB tape included in the semiconductor device according to the present invention, and FIG. 9B is a cross-sectional view taken along line 9B-9B in FIG. 9A.
[0057]
In the Cu pattern 2 of the first embodiment, as shown in FIGS. 9A and 9B, the crossing angle θ between the wire bonding portion 2WB and the edge of the solder resist layer 3 is maintained at 90 degrees or more. By maintaining the crossing angle θ at 90 degrees or more, bubbles are involved in printing in the Cu pattern 2 in the vicinity of the wire bonding part 2WB as compared with the conventional case where the crossing angle shown in FIG. 21A is less than 90 degrees. It becomes difficult. As a result of the difficulty of entraining air bubbles, air bubbles are less likely to be generated in the solder resist layer 3 or between the solder resist layer 3 and the polyimide tape 1, and the situation in which the Cu pattern 2 is corroded over time can be suppressed. Therefore, a semiconductor device having high reliability against corrosion of the conductive pattern can be obtained.
[0058]
10A and 10B are plan views showing an example of a solder resist printing process on the tape 1 having the Cu pattern 2.
[0059]
As shown in FIG. 10A, a screen 51 having a window 50 corresponding to the solder resist layer formation pattern is brought close to the Cu pattern 2.
[0060]
Next, as shown in FIG. 10B, the squeegee 52 is moved along the direction indicated by the arrow in the figure. Specifically, the paste solder resist 53 is printed on the tape 1 through the window 50 of the screen 51 by moving the squeegee 52 from the wire bonding part 2WB toward the wiring part 2WR. Thereby, the solder resist layer 3 in which bubbles are hardly generated is formed.
[0061]
11A and 11B are plan views each showing a basic pattern of the bonding portion.
[0062]
The Cu pattern 2 shown in FIG. 11A is a case where the crossing angle θ is kept at 90 degrees, and the Cu pattern 2 shown in FIG. 11B is a case where the crossing angle θ is kept exceeding 90 degrees. When the crossing angle θ is kept over 90 degrees, the shape of the wire bonding portion 2WB may be a taper that narrows toward the tip.
[0063]
Next, some of other embodiments of the present invention will be described.
[0064]
(Second Embodiment)
FIG. 12 is a plan view of a semiconductor device according to a reference example of the present invention, and FIG. 13 is a plan view of the semiconductor device according to the second embodiment of the present invention.
[0065]
As shown in FIG. 13, the semiconductor device according to the second embodiment is an example in which island-like portions 2IL are further provided with respect to the Cu pattern 2 of the reference example shown in FIG. The island-shaped part 2IL of this example is provided outside the pad area 12, that is, in the peripheral area 13.
[0066]
The second embodiment shows an example in which the option pad portion 2BP ′ shown in the first embodiment is not provided.
[0067]
(Third embodiment)
FIG. 14 is a plan view of a semiconductor device according to the third embodiment of the present invention.
[0068]
As illustrated in FIG. 14, the semiconductor device according to the third embodiment is an example in which an extension portion 2WRW is further provided with respect to the Cu pattern 2 of the reference example illustrated in FIG. 12. The extension part 2WRW of this example is provided outside the pad area 12, that is, in the peripheral area 13.
[0069]
(Fourth embodiment)
FIG. 15 is a plan view of a semiconductor device according to the fourth embodiment of the present invention.
[0070]
As shown in FIG. 15, the semiconductor device according to the fourth embodiment is an example in which island portions 2IL and extended portions 2WRW are further provided with respect to the Cu pattern 2 of the reference example shown in FIG. 12. The island-shaped part 2IL and the extended part 2WRW in this example are provided outside the pad area 12, that is, in the peripheral area 13, respectively.
[0071]
(Fifth embodiment)
FIG. 16 is a plan view of a semiconductor device according to a fifth embodiment of the present invention.
[0072]
As shown in FIG. 16, the semiconductor device according to the fifth embodiment is an example in which an extended portion 2WRW is provided for the Cu pattern 2 of the reference example shown in FIG. These are provided in each of the peripheral areas 13. In particular, in this example, the extension part 2WRW is provided for almost all of the pad area 12 and the peripheral area 13.
[0073]
(Sixth embodiment)
FIG. 17 is a plan view of a semiconductor device according to the present invention, and FIG. 18 is a plan view of a semiconductor device according to a sixth embodiment of the present invention. 17 and 18 are plan views as seen from the chip 6 side, not from the tape 1 side.
[0074]
As shown in FIG. 17, when the semiconductor device according to the first to fifth embodiments is viewed from the chip 6 side, the sealing resin 10 exists only around the opening 8 of the tape 1.
[0075]
In the sixth embodiment, as shown in FIG. 18, the sealing resin 10 is made to exist all around the chip 6. By allowing the sealing resin 10 to be present around the entire periphery of the chip 6, the adhesion between the chip 6 and the tape 1 can be further stabilized.
[0076]
As mentioned above, although this invention was demonstrated by 1st-6th embodiment, this invention is not restricted to these embodiment, In the range which does not deviate from the summary, it can change variously.
[0077]
For example, although copper (Cu) was illustrated as an example of the conductive pattern 2, it can be changed to a copper alloy or other conductive material. Moreover, when it changes into a copper alloy or another electrically conductive material, it is desirable that the hardness is at least 170HV or more.
[0078]
Further, as an example of the pad arrangement of the semiconductor chip, an example in which pads are arranged at the periphery of the chip and at the center of the chip has been illustrated. .
[0079]
In addition, as a semiconductor product formed in the semiconductor chip, a product requiring a small package such as SRAM, FLASH-EEPROM, DRAM, embedded DRAM, and CPU is particularly preferable.
[0080]
Moreover, although the said 1st-6th embodiment can each be implemented independently, it is also possible to implement combining these embodiments variously.
[0081]
【The invention's effect】
As described above, according to the present invention, a difference in adhesion between the insulating substrate and the chip can be reduced, and a semiconductor device having stable adhesion can be provided.
[0082]
In addition, it is possible to provide a semiconductor device that suppresses the generation of bubbles and has high reliability against corrosion of the conductive pattern.
[Brief description of the drawings]
FIG. 1A is a plan view of a semiconductor device according to a first embodiment of the present invention, FIG. 1B is a cross-sectional view taken along line 1B-1B in FIG. 1A, and FIG. 1C is a cross-sectional view after the device is completed.
2A, 2B, 2C, and 2D are cross-sectional views showing a method for manufacturing a semiconductor device according to the present invention, respectively.
3A is a plan view showing a first basic pattern of a TAB tape provided in the semiconductor device according to the present invention, FIG. 3B is a sectional view taken along line 3B-3B in FIG. 3A, and FIG. 3C is in FIG. 3A. Sectional drawing which follows a 3C-3C line.
4A, 4B, and 4C are cross-sectional views illustrating a thermocompression bonding process, respectively.
5A, FIG. 5B, FIG. 5C, and FIG. 5D are plan views each showing a basic pattern of island portions.
6A is a plan view showing a second basic pattern of the TAB tape included in the semiconductor device according to the present invention, FIG. 6B is a cross-sectional view taken along line 6B-6B in FIG. 6A, and FIG. 6C is in FIG. Sectional drawing which follows a 6C-6C line.
7A, 7B, and 7C are cross-sectional views showing a thermocompression bonding process, respectively.
8A, FIG. 8B, FIG. 8C, and FIG. 8D are plan views each showing a basic pattern of an extended portion.
9A is a plan view showing a third basic pattern of a TAB tape included in the semiconductor device according to the present invention, and FIG. 9B is a sectional view taken along line 9B-9B in FIG. 9A.
10A and 10B are plan views showing a printing process, respectively.
FIGS. 11A and 11B are plan views showing basic patterns of bonding portions, respectively. FIGS.
FIG. 12 is a plan view of a semiconductor device according to a reference example of the present invention.
FIG. 13 is a plan view of a semiconductor device according to a second embodiment of the present invention.
FIG. 14 is a plan view of a semiconductor device according to a third embodiment of the present invention.
FIG. 15 is a plan view of a semiconductor device according to a fourth embodiment of the present invention.
FIG. 16 is a plan view of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 17 is a plan view of a semiconductor device according to the present invention.
FIG. 18 is a plan view of a semiconductor device according to a sixth embodiment of the present invention.
19A is a plan view of a conventional TAB tape, FIG. 19B is a cross-sectional view taken along line 19B-19B in FIG. 19A, and FIG. 19C is a cross-sectional view taken along line 19C-19C in FIG. 19A.
20A, 20B, and 20C are cross-sectional views showing a thermocompression bonding process, respectively.
21A is a plan view of a conventional TAB tape, and FIG. 21B is a cross-sectional view taken along line 21B-21B in FIG. 21A.
[Explanation of symbols]
1 ... Polyimide tape (insulating substrate),
2 ... Cu pattern (conductive pattern),
2WB ... Wire bonding part,
2BP ... ball pad part,
2BP '... Option pad,
2WR: Wiring part,
2IL ... Island-shaped part,
2WRW ... expansion part,
3 ... Solder resist layer (insulating layer),
4 ... Adhesive layer,
5 ... protective tape,
6 ... Semiconductor chip,
7 ... pad,
8 ... opening part,
9: Bonding wire,
10: Sealing resin,
11 ... Solder bump (external electrode),
11 '... Option ball,
12 ... Pad area
13 ... Surrounding area,
20 ... concave,
21 ... convex part,
22 ... Lower mold,
23 ... Upper mold,
24 ... Bubbles,
50 ... window,
51 ... Screen,
52 ... Squeegee,
53 ... Paste solder resist.

Claims

A semiconductor chip having a pad;
An insulating substrate bonded onto the semiconductor chip;
Conductives each including a bonding part connected to a pad of the semiconductor chip, a pad part connected to an external electrode, and a wiring part connecting the bonding part and the pad part, formed on the insulating substrate. Sex patterns,
An electrically floating island-shaped portion formed on the insulating base material.

The semiconductor device according to claim 1, wherein the electrically floating island-shaped portion includes at least one pattern of a flat shape, a stripe shape, a staggered shape, and a lattice shape.

2. The semiconductor device according to claim 1, wherein the electrically floating island-shaped portion is disposed at least in a pad area of the insulating base material in which the pad portions are disposed in a matrix. .

The semiconductor device according to claim 1, wherein the electrically floating island-shaped portion is disposed at least outside the pad area of the insulating base material in which the pad portions are disposed in a matrix. .

The semiconductor device according to claim 4, wherein the conductive pattern includes an option pad portion arranged outside the pad area.

2. The semiconductor device according to claim 1, wherein the electrically floating island pattern is made of the same material as that of the conductive material forming the conductive pattern.

The semiconductor device according to claim 6, wherein the conductive material has a Vickers hardness of at least 170 HV.

The semiconductor device according to claim 1, wherein the insulating base material is a TAB tape.

The semiconductor device according to claim 1, wherein the wiring portion has an extended portion having a different width .

The semiconductor device according to claim 9, wherein the extension portion has a fin shape.

The semiconductor device according to claim 10, wherein the fin-like extension portion extends between another conductive pattern different from the conductive pattern.

The semiconductor device according to claim 9, wherein the extension portion is disposed at least in a pad area of the insulating base material in which the pad portions are arranged in a matrix.

10. The semiconductor device according to claim 9, wherein the extension portion is arranged outside at least a pad area of the insulating base material in which the pad portions are arranged in a matrix.

The semiconductor device according to claim 13, wherein the conductive pattern includes an option pad portion disposed outside the pad area.

15. The semiconductor device according to claim 14, wherein in the conductive pattern, the conductive material constituting the conductive pattern has a hardness of at least 170 HV.

The semiconductor device according to claim 9, wherein the insulating base material is a TAB tape.