JP3658722B2

JP3658722B2 - Liquid crystal display

Info

Publication number: JP3658722B2
Application number: JP34936098A
Authority: JP
Inventors: 知巳神尾
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1998-11-24
Filing date: 1998-11-24
Publication date: 2005-06-08
Anticipated expiration: 2018-11-24
Also published as: JP2000163025A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＴＦＴなどによる液晶表示装置に係り、特に、バックライトを用いない反射型の液晶表示装置に関する。
【０００２】
【従来の技術】
図８は、従来のＴＦＴ液晶表示装置の構成を示すブロック図である。また、図９は、液晶表示パネルの回路構成を示す回路図である。まず、液晶表示パネル（ＬＣＤ）７について図９を参照して説明する。ＬＣＤ７は、アクティブマトリクス型のものであり、図９に示すように、行方向に配設されたｍ本（例えば２３４本）の走査ライン（ゲートライン）Ｘ1〜Ｘ234と、列方向に配設されたｎ本（例えば２８０本）の信号ライン（ソースライン）Ｙ1〜Ｙ280と、各画素電極と対向して配置され、共通電圧Ｖｃｏｍが印加される対向電極ＣＯＭと、走査ラインＸ1〜Ｘ234に平行して配設され、前記共通電極ＣＯＭと接続されたｍ本の補助容量配線ＣＳと、対応する走査ラインＸ1〜Ｘ234にゲートが接続され、対応する信号ラインＹ1〜Ｙ280にソースが接続された薄膜トランジスタ（ＴＦＴ）と、ＴＦＴのドレインに接続された画素容量ＣＬＣ及び補助容量ＣＣＳとからなる。また、信号ラインＹ1〜Ｙ280は、静電保護抵抗ＲCSを介して補助容量配線ＣＳに接続されている。
【０００３】
次に、図８において、ＲＧＢデコーダ１は、ＲＧＢ各色の輝度信号と水平同期信号Ｈ、垂直同期信号Ｖをコンポジットビデオ信号から生成し、ＲＧＢ各色の輝度信号を反転アンプ３に出力し、水平同期信号Ｈ、垂直同期信号Ｖおよびコンポジット同期信号ＣＳＹをコントローラ２に出力する。コントローラ２は、水平同期信号Ｈおよび垂直同期信号Ｖ、コンポジット同期信号ＣＳＹに従って、信号ドライバに水平制御信号、走査ドライバに垂直制御信号を供給し、反転アンプ３およびアンプ６に極性反転信号ＦＲＰを供給する。反転アンプ３は、コントローラ２から供給される極性反転信号ＦＲＰに従ってＲＧＢ各色の輝度信号の信号レベルを正または負の増幅率で増幅して出力する。
【０００４】
信号側ドライバ４は、水平制御信号に従って、反転アンプ３から供給されるＲＧＢ各色の輝度信号１９を、ＬＣＤ７の信号ラインＹ1〜Ｙ280に供給する。また、走査側ドライバ５は、コントローラ２からの垂直制御信号に従って、ＬＣＤ７の走査ラインＸ1〜Ｘ234に順次ゲートパルスを印加する。アンプ６は、コントローラ２から供給される極性反転信号ＦＲＰに従って、画素容量ＣＬＣの対向電極ＣＯＭ、及び、補助容量配線ＣＳに印加する共通電圧Ｖｃｏｍの極性を反転する。ＬＣＤ７は、ゲートの選択期間に画素にソース電位がチャージされ、非選択期間中は、電位が保持されるような構造となっている。
【０００５】
【発明が解決しようとする課題】
ところで、従来技術による液晶表示装置では、装置の電源をオフにすると、ドライバ出力は、ハイインピーダンスとなる。また、ゲートの選択パルスが非アクティブとなり、画素は、直前の電位を保持したままとなる。そして、上記画素電位は、周辺配線（ゲート、ソース、補助容量配線ＣＳ）や、ＴＦＴ、ＬＣＤの高抵抗経路を介したリーク電流により徐々に放電されて、最終的に対向電極ＣＯＭ（＝補助容量配線ＣＳ）と同電位になる。
【０００６】
しかしながら、画素電位が対向電極ＣＯＭとほぼ同電位となるまでには、かなりの時間（数秒程度）を要するため、直前の表示画面が徐々に消えていくという挙動をとる。この時間は、人間の目にとっては、比較的長い時間であるため、言い換えると、十分に視認可能な時間であるため、電源オフ時、直前の表示画面がホールドされて徐々に消えていく。バックライトを用いた透過型ＬＣＤでは、先にバックライトが消灯するため、この残像は見えないが、反射型ＬＣＤでは、表示が常に見えるため、見苦しい画面が表示されてしまうとともに、残留電圧によって液晶表示パネルを劣化させるという問題があった。
【０００７】
そこで本発明は、電源オフ時における表示画面の残像を速やかに消去することができるとともに、残留電圧による液晶表示パネルの劣化を防止することができる液晶表示装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的達成のため、請求項１記載の発明による液晶表示装置は、複数の走査ラインと、該複数の走査ラインに直交するように形成された複数の信号ラインと、前記複数の走査ラインと前記複数の信号ラインとの各交点近傍に配置されたスイッチング素子と、該スイッチング素子に接続された画素電極及び補助容量と、前記複数の信号ラインに抵抗素子を介して接続された補助容量配線と、対向する共通電極とからなる液晶パネルと、前記複数の走査ラインに走査駆動信号を送出して順次水平走査する走査側駆動回路と、前記複数の信号ラインの各々に映像信号に対応する表示データ信号を送出する信号側駆動回路とを具備する液晶表示装置において、該液晶表示装置の電源スイッチがオフされたことを検出する検出手段と、前記検出手段によって電源スイッチがオフされたことが検出されると、前記走査側駆動回路を動作させたまま、前記信号側駆動回路の出力をハイインピーダンスとして、前記液晶パネルに印加される電圧をゼロとする印加電圧減衰手段と、前記印加電圧減衰手段により前記液晶パネルに印加される電圧がゼロになると、電源をオフとする電源制御手段とを具備することを特徴とする。
【０００９】
また、好ましい態様として、例えば請求項２記載のように、請求項１記載の液晶表示装置において、前記印加電圧減衰手段は、前記複数の信号ラインの電位を、前記共通電極の電位に近づけるようにしてもよい。
【００１２】
また、上記目的達成のため、請求項３記載の発明による液晶表示装置は、複数の走査ラインと、該複数の走査ラインに直交するように形成された複数の信号ラインと、前記複数の走査ラインと前記複数の信号ラインとの各交点近傍に配置されたスイッチング素子と、該スイッチング素子に接続された画素電極及び補助容量と、前記複数の信号ラインに抵抗素子を介して接続された補助容量配線と、対向する共通電極とからなる液晶パネルと、前記複数の走査ラインに走査駆動信号を送出して順次水平走査する走査側駆動回路と、前記複数の信号ラインの各々に映像信号に対応する表示データ信号を送出する信号側駆動回路とを具備する液晶表示装置において、該液晶表示装置の電源スイッチがオフされたことを検出する検出手段と、前記検出手段によって電源スイッチがオフされたことが検出されると、前記走査側駆動回路を動作させたまま、前記信号側駆動回路の出力をハイインピーダンスとする駆動回路制御手段と、前記駆動回路制御手段によって前記信号側駆動回路の出力をハイインピーダンスとした状態が所定時間経過すると、電源をオフとする電源制御手段とを具備することを特徴とする液晶表示装置。
【００１３】
また、好ましい態様として、例えば請求項４記載のように、請求項３記載の液晶表示装置において、前記電源制御手段は、垂直同期信号に基づいて、前記信号側駆動回路のハイインピーダンス状態の経過時間を判断するようにしてもよい。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
Ａ．第１実施形態
Ａ−１．第１実施形態の構成
図１は、本発明の第１の実施形態による液晶表示装置の構成を示すブロック図である。なお、図８に対応する部分には同一の符号を付けて説明を省略する。図において、シーケンス制御回路１０が、コントローラ２とドライバ４，５の間に挿入され、コントローラ２からの水平制御信号を信号ドライバ４に供給するとともに、垂直制御信号を走査ドライバ５に供給する。また、シーケンス制御回路１０は、後述する電源制御回路１１から供給される、電源スイッチＳＷのオン／オフ状態を示すフラグ信号ＰｗＡＣＴがＬｏｗになると、垂直同期信号に基づくタイミングで、フラグ信号ＯＦＦＲｅａｄｙをＨｉｇｈにする。なお、該シーケンス制御回路１０の詳細な構成については後述する。
【００１６】
上記水平制御信号は、クリア信号ＣＬＲ、出力イネーブル信号ＯＥを含んでいる。また、上記垂直制御信号は、ゲートスタート信号ＧＳＲＴ、ゲートパルスクロック信号ＧＰＣＫ、ゲート出力イネーブル信号ＧＯＥを含んでいる。
【００１７】
信号ドライバ４は、シーケンス制御回路４からの水平制御信号に従って、反転アンプ３から供給されるＲＧＢ各色の輝度信号１９をＬＣＤ７の信号ラインＹ1〜Ｙ280に供給する。走査ドライバ５は、シーケンス制御回路４からの垂直制御信号に従って、ＬＣＤ７の走査ラインＸ1〜Ｘ234に順次ゲートパルスを印加する。
【００１８】
ここで、本第１実施形態の動作にかかわる信号ドライバ４の構成について簡単に説明する。図２は、信号ドライバ４の概略構成を示すブロック図である。同図において、信号ドライバ４には、回路電源電圧ＶＤＤＣと、出力イネーブル信号ＯＥ、出力をＶＤＤＣ電位にプリチャージする制御信号ＣＬＲ、ＲＧＢ輝度信号１９、サンプリングスタート信号ＳＲＴ、及び、クロック信号ＣＫとが供給されている。
【００１９】
信号ドライバ４は、シーケンス制御回路４からのサンプリングスタート信号ＳＲＴをシフトレジスタ４ａによりシフトし、これに従って、反転アンプ３から供給されるＲＧＢ各色の輝度信号１９をサンプルホールド回路４ｂによりホールドしてバッファ４ｃを介して出力する。表示期間では、上記出力イネーブル信号ＯＥはＨｉｇｈで、制御信号ＣＬＲはＬｏｗとなり、ホールドされた輝度信号は、そのままＬＣＤ７の信号ラインＹ1〜Ｙ280に供給される。これに対して、上記出力イネーブル信号ＯＥとクリア信号ＣＬＲとがＬｏｗ（正論理の場合）のとき、スイッチ群４ｄ，４ｅが開放となるので、信号ドライバ４の出力は、ハイインピーダンスとなる。
【００２０】
電源制御回路１１は、電源スイッチＳＷがオンにされると、上記シーケンス制御回路１０に供給するフラグ信号ＰｗＡＣＴをＨｉｇｈとし、電源スイッチＳＷがオフにされると、シーケンス制御回路１０に供給するフラグ信号ＰｗＡＣＴをＬｏｗとする。また、電源制御回路１１は、上記シーケンス制御回路１０からフラグ信号ＯＦＦＲｅａｄｙが供給されると、すなわち、シーケンス制御回路１０によるオフシーケンスが完了すると、電源１２に供給している電流制御信号ＰＣＳをＬｏｗとする。電源スイッチＳＷは、装置への電源投入、電源遮断を行うためのスイッチであり、ユーザに操作される。電源１２は、電源制御回路１１からの電源制御信号ＰＣＳに従って、装置の各部への電力供給をオン／オフする。
【００２１】
Ａ−２．シーケンス制御回路の構成
次に、図３は、シーケンス制御回路の構成を示す回路図である。また、図４は、シーケンス制御回路の動作を説明するためのタイミングチャートである。同図において、シーケンス制御回路１０は、Ｄ−ＦＦ１３ａ〜Ｄ−ＦＦ１３ｅ、ＡＮＤ回路１４，１５、ＯＲ回路１６、ＮＯＴ回路１７およびＡＮＤ回路１８（複数）から構成されている。Ｄ−ＦＦ１３ａ〜Ｄ−ＦＦ１３ｅは、縦列接続されており、各々、垂直同期信号に同期して、フラグ信号ＰｗＡＣＴの状態を出力する。すなわち、電源スイッチＳＷがオフにされてフラグ信号ＰｗＡＣＴがＬｏｗとなると、それ以降に供給される、最初の垂直同期信号でＤ−ＦＦ１３ａの出力がＬｏｗとなり、第２の垂直同期信号でＤ−ＦＦ１３ｂの出力がＬｏｗとなり、第３の垂直同期信号でＤ−ＦＦ１３ｃの出力がＬｏｗ、以下同様に、第４の垂直同期信号でＤ−ＦＦ１３ｄの出力がＬｏｗ、第５の垂直同期信号でＤ−ＦＦ１３ｅの出力がＬｏｗとなる。
【００２２】
ＡＮＤ回路１４は、一方の入力端にクリア信号ＣＬＲが入力され、他方の入力端がＤ−ＦＦ１３ａの出力端に接続されており、制御信号ＣＬＲとＤ−ＦＦ１３ａの出力との論理積をとり、制御信号ＣＬＲoutとして出力する。すなわち、ＡＮＤ回路１４は、Ｄ−ＦＦ１３ａの出力がＨｉｇｈである間、つまり電源スイッチＳＷがオン状態では、制御信号ＣＬＲをそのまま制御信号ＣＬＲoutとして出力する一方、電源スイッチＳＷがオフされてフラグ信号ＰｗＡＣＴがＬｏｗとなると、最初の垂直同期信号でＤ−ＦＦ１３ａの出力がＬｏｗとなった時点で制御信号ＣＬＲoutをＬｏｗとする。
【００２３】
次に、ＡＮＤ回路１５は、一方の入力端に出力イネーブル信号ＯＥが入力され、他方の入力端がＤ−ＦＦ１３ａの出力端に接続されており、出力イネーブル信号ＯＥとＤ−ＦＦ１３ａの出力との論理積をとり、出力イネーブル信号ＯＥoutとして出力する。すなわち、ＡＮＤ回路１５は、電源スイッチＳＷがオン状態でフラグ信号ＰｗＡＣＴがＨｉｇｈの間、出力イネーブル信号ＯＥをそのまま出力イネーブル信号ＯＥoutとして出力する一方、電源スイッチＳＷがオフにされてフラグ信号ＰｗＡＣＴがＬｏｗとなると、最初の垂直同期信号でＤ−ＦＦ１３ａの出力がＬｏｗとなった時点で出力イネーブル信号ＯＥoutをＬｏｗとする。
【００２４】
次に、ＯＲ回路１６は、一方の入力端がＤ−ＦＦ１３ａの出力端に接続され、他方の入力端がＤ−ＦＦ１３ｅの出力端に接続されており、Ｄ−ＦＦ１３ａの出力とＤ−ＦＦ１３ｅの出力との論理和をとり、ＮＯＴ回路１７およびＡＮＤ回路１８（複数）の一方の入力端に供給する。すなわち、ＯＲ回路１６は、電源スイッチＳＷがオン状態の間、その出力をＨｉｇｈとする一方、電源スイッチＳＷがオフにされてフラグ信号ＰｗＡＣＴがＬｏｗとなり、最初の垂直同期信号でＤ−ＦＦ１３ａの出力がＬｏｗになってから、第５の垂直同期信号でＤ−ＦＦ１３ｅの出力がＬｏｗとなった時点、すなわち、フラグ信号ＰｗＡＣＴがＬｏｗとなってから４フィールド分の時間が経過した時点で、その出力をＬｏｗとする。
【００２５】
ＮＯＴ回路１７は、その入力端がＯＲ回路１６の出力端に接続されており、ＯＲ回路の出力を反転してフラグ信号ＯＦＦＲｅａｄｙとして出力する。すなわち、ＮＯＴ回路１７は、電源スイッチＳＷがオン状態の間、フラグ信号ＯＦＦＲｅａｄｙをＬｏｗとする一方、電源スイッチＳＷがオフにされてフラグ信号ＰｗＡＣＴがＬｏｗとなり、４フィールド分の時間が経過した時点で、フラグ信号ＯＦＦＲｅａｄｙをＨｉｇｈとする。
【００２６】
次に、ＡＮＤ回路１８（複数）は、一方の入力端がＯＲ回路１６の出力端に接続されており、他方の入力端には他の制御信号（ＧＯＥ、ＧＰＣＫ、ＧＳＲＴ、Ｖｃｏｍ）が入力されており、ＯＲ回路１６の出力がＨｉｇｈの場合、他の信号をそのまま出力し、ＯＲ回路１６の出力がＬｏｗとなると、他の信号をＬｏｗとする。すなわち、ＡＮＤ回路１８（複数）は、電源スイッチＳＷがオン状態の間、他の信号をそのまま出力する一方、電源スイッチＳＷがオフにされてフラグ信号ＰｗＡＣＴがＬｏｗとなり、４フィールド分の時間が経過した時点で、他の信号をＬｏｗとする。
【００２７】
Ａ−３．第１実施形態の動作
次に、上述した第１実施形態の動作について説明する。
電源スイッチＳＷがオフにされると、電源制御回路１１は、シーケンス制御回路１０に供給しているフラグ信号ＰｗＡＣＴをＬｏｗとする。シーケンス制御回路１０では、フラグ信号ＰｗＡＣＴがＬｏｗになると、最初の垂直同期信号で、ＡＮＤ回路１４，１５の一方の入力端に供給されているＤ−ＦＦ１３ａの出力がＬｏｗとなるので、制御信号ＣＬＲoutと出力イネーブル信号ＯＥoutとがＬｏｗとなる。制御信号ＣＬＲoutと出力イネーブル信号ＯＥoutとがＬｏｗになると、信号ドライバ４の出力は、ハイインピーダンスとなる。これに対して、他の制御信号（ＧＯＥ、ＧＰＣＫ、ＧＳＲＴ、Ｖｃｏｍ）はシーケンス制御回路１０からそのまま出力され、フラグ信号ＯＦＦＲｅａｄｙは、Ｌｏｗのままなので、走査ドライバ５は、アクティブ状態を維持する。この状態は、垂直同期信号が４フィールド分経過するまで継続する。
【００２８】
この期間において、信号ラインＹ1〜Ｙ280は、補助容量配線ＣＳの電位に近づくことになる。則ち、走査ドライバ５がアクティブ状態であるので補助容量配線ＣＳの電位が画素に書き込まれ、静電保護抵抗ＲCSと画素容量ＣLCとの時定数（τ＝ＲCS×ＣLC）に応じた時間、例えば、１ｍｓ程度の時間が経過すると、信号ラインＹ1〜Ｙ280は、補助容量配線ＣＳの電位と同電位となる。このとき、液晶に印加される電圧はゼロとなり、表示画面の残像が消去される。この時間は、人間の目に確認できない十分に短い時間である。
【００２９】
そして、４フィールド分経過して第５の垂直同期信号が供給されると、Ｄ−ＦＦ１３ｅの出力がＬｏｗとなって、ＯＲ回路１６の出力がＬｏｗとなる。この結果、ＡＮＤ回路１８（複数）の一方の入力端がＬｏｗとなり、その他の制御信号（ＧＯＥ、ＧＰＣＫ、ＧＳＲＴ、Ｖｃｏｍ）がＬｏｗとなるとともに、フラグ信号ＯＦＦＲｅａｄｙがＨｉｇｈとなる。そして、フラグ信号ＯＦＦＲｅａｄｙがＨｉｇｈになると、電源制御回路１１では、電源１２に供給している電流制御信号ＰＣＳをＬｏｗとし、電源をオフにする。
【００３０】
このように、上述した第１実施形態では、上記走査ドライバ５がアクティブ状態を維持する時間、すなわち垂直同期信号が４フィールド分経過する時間Ｔは、信号ラインが補助容量配線ＣＳの電位と同電位となる時間より十分に長いので、液晶パネルの各画素は、確実に電源投入前の印加電圧がゼロの状態にリセットされる。したがって、電源オフ時における表示画面の残像を速やかに消去することができるとともに、残留電圧による液晶表示パネルの劣化を防止することができる。
【００３１】
Ｂ．第２実施形態
次に、本発明の第２実施形態について説明する。
前述した第１実施形態では、ＬＣＤ７内部の素子を用いて画素電位を揮発させることで、電源オフ時の画面ホールド現象を防止したが、本第２実施形態では、同様のシーケンスを用いて、信号ドライバ４に供給する映像自体を白色（ノーマリーホワイトの場合）にすることで、ＬＣＤ７の全面を白色画面にし、電源オフ時の残像現象を防止する。なお、ノーマリーブラックの場合には、ＬＣＤ７の全面を黒色画面にすればよい。
【００３２】
Ｂ−１．第２実施形態の構成
図５は、本発明の第２の実施形態による液晶表示装置の構成を示すブロック図である。なお、図１に対応する部分には同一の符号を付けて説明を省略する。図において、シーケンス制御回路２０は、電源制御回路１１から供給される、電源スイッチＳＷのオン／オフ状態を示すフラグ信号ＰｗＡＣＴがＬｏｗになると、垂直同期信号に基づいて、第１のタイミングでフラグ信号ＶｗｈｉｔｅをＨｉｇｈとした後、第２のタイミングで、フラグ信号ＯＦＦＲｅａｄｙをＨｉｇｈにする。また、信号切替回路２１は、上記フラグ信号ＶｗｈｉｔｅがＨｉｇｈになると、ＲＧＢデコーダ１から出力されるＲＧＢ信号の輝度信号１９に代えて、白表示データ（ノーマリーホワイトの場合）を、反転アンプ３を介して信号ドライバ４に供給する。
【００３３】
Ｂ−２．シーケンス制御回路の構成
図６は、第２実施形態によるシーケンス制御回路の構成を示す回路図である。また、図７は、シーケンス制御回路の動作を説明するためのタイミングチャートである。図において、シーケンス制御回路２０は、Ｄ−ＦＦ２２ａ〜Ｄ−ＦＦ２２ｃ、ＮＯＴ回路２３およびＮＯＲ回路２４から構成されている。Ｄ−ＦＦ２２ａ〜Ｄ−ＦＦ２２ｃは、縦列接続されており、各々、垂直同期信号に同期して、フラグ信号ＰｗＡＣＴの状態を出力する。すなわち、電源スイッチＳＷがオフとされることで、フラグ信号ＰｗＡＣＴがＬｏｗとなると、それ以降に供給される、最初の垂直同期信号でＤ−ＦＦ２２ａの出力がＬｏｗとなり、第２の垂直同期信号でＤ−ＦＦ２２ｂの出力がＬｏｗとなり、第３の垂直同期信号でＤ−ＦＦ２２ｃの出力がＬｏｗとなる。
【００３４】
ＮＯＴ回路２３は、その入力端がＤ−ＦＦ２２ａの出力端に接続されており、Ｄ−ＦＦ２２ａの出力を反転してフラグ信号Ｖｗｈｉｔｅを出力する。すなわち、ＮＯＴ回路２３は、電源スイッチがオン状態では、フラグ信号ＶｗｈｉｔｅをＬｏｗとする一方、電源スイッチＳＷがオフにされてフラグ信号ＰｗＡＣＴがＬｏｗとなり、最初の垂直同期信号でＤ−ＦＦ２２ａの出力がＬｏｗになると、フラグ信号ＶｗｈｉｔｅをＨｉｇｈとする。
【００３５】
また、ＮＯＲ回路２４は、一方の入力端がＤ−ＦＦ２２ａの出力端に接続されており、他方の入力端がＤ−ＦＦ２２ｃの出力端に接続されており、Ｄ−ＦＦ２２ａの出力とＤ−ＦＦ２２ｃの出力との論理和を反転してフラグ信号ＯＦＦＲｅａｄｙを出力する。すなわち、ＮＯＲ回路２４は、電源スイッチがオン状態では、フラグ信号ＯＦＦＲｅａｄｙをＬｏｗとする一方、電源スイッチＳＷがオフにされてフラグ信号ＰｗＡＣＴがＬｏｗとなり、最初の垂直同期信号でＤ−ＦＦ２２ａの出力がＬｏｗになってから、第３の垂直同期信号でＤ−ＦＦ２２ｃの出力がＬｏｗとなった時点、すなわち、フラグ信号ＰｗＡＣＴがＬｏｗとなってから２フィールド分の時間が経過した時点で、フラグ信号ＯＦＦＲｅａｄｙをＨｉｇｈとする。
【００３６】
Ｂ―３．第２実施形態の動作
次に、上述した第２実施形態の動作について説明する。
電源スイッチＳＷがオフにされると、電源制御回路１１は、シーケンス制御回路２０に供給しているフラグ信号ＰｗＡＣＴをＬｏｗとする。シーケンス制御回路２０では、フラグ信号ＰｗＡＣＴがＬｏｗになると、最初の垂直同期信号で、ＮＯＴ回路の一方の入力端に供給されているＤ−ＦＦ２２ａの出力がＬｏｗとなるので、フラグ信号ＶｗｈｉｔｅがＨｉｇｈとなる。
【００３７】
フラグ信号ＶｗｈｉｔｅがＨｉｇｈになると、信号切替回路２１では、ＲＧＢデコーダ１からのＲＧＢの輝度信号１９に代えて、白表示データ（ノーマリーホワイトの場合）を反転アンプ３を介して信号ドライバ４に供給する。これにより、ＬＣＤ７は、速やかに全面白色画面となり、電源オフ時の残像を防止することができる。そして、垂直同期信号が２フィールド分経過すると、ＮＯＲ回路２４の出力であるフラグ信号ＯＦＦＲｅａｄｙがＨｉｇｈとなる。フラグ信号ＯＦＦＲｅａｄｙがＨｉｇｈになると、電流制御回路１１では、電源１２に供給している電流制御信号ＰＣＳをＬｏｗとし、電源をオフにする。
【００３８】
このように、上述した第２実施形態では、電源スイッチがオフにされると、映像信号を白色画面に置き換えてから電源をオフにすることで、電源オフ時における表示画面の残像を速やかに消去することができるとともに、残留電圧による液晶表示パネルの劣化を防止することができる。
【００３９】
【発明の効果】
請求項１記載の発明によれば、電源スイッチがオフされたことが検出手段によって検出されると、前記液晶パネルに印加される電圧を前記走査側駆動回路を動作させたまま、前記信号側駆動回路の出力をハイインピーダンスとする印加電圧減衰手段によってゼロにした後、電源制御手段によって電源をオフにするようにしたので、電源オフ時における表示画面の残像を速やかに消去することができるとともに、残留電圧による液晶表示パネルの劣化を防止することができるという利点が得られる。
【００４０】
また、請求項２記載の発明によれば、前記印加電圧減衰手段により、前記複数の信号ラインの電位を、前記共通電極の電位に近づけるようにしたので、液晶パネルの各画素が電源投入前の状態にリセットされるため、電源オフ時における表示画面の残像を速やかに消去することができるとともに、残留電圧による液晶表示パネルの劣化を防止することができるという利点が得られる。
【００４３】
また、請求項３記載の発明によれば、検出手段によって電源スイッチがオフされたことが検出されると、駆動回路制御手段によって、前記走査側駆動回路を動作させたまま、前記信号側駆動回路の出力をハイインピーダンスとし、該ハイインピーダンス状態が所定時間経過すると、電源制御手段によって電源をオフにするようにしたので、信号ラインの電位は、静電保護抵抗と画素容量との時定数に応じた時間で補助容量配線ＣＳの電位と同電位となるため、電源オフ時における表示画面の残像を速やかに消去することができるとともに、残留電圧による液晶表示パネルの劣化を防止することができるという利点が得られる。
【００４４】
また、請求項４記載の発明によれば、前記信号側駆動回路のハイインピーダンス状態の経過時間を垂直同期信号に基づいて判断するようにしたので、簡素な回路構成で、電源オフ時における表示画面の残像を速やかに消去することができるとともに、残留電圧による液晶表示パネルの劣化を防止することができるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による液晶表示装置の構成を示すブロック図である。
【図２】信号ドライバの略構成を示すブロック図である。
【図３】シーケンス制御回路の構成を示す回路図である。
【図４】本第１実施形態の動作を説明するためのタイミングチャートである。
【図５】本発明の第２実施形態による液晶表示装置の構成を示すブロック図である。
【図６】第２実施形態によるシーケンス制御回路の構成を示す回路図である。
【図７】本第２実施形態の動作を説明するためのタイミングチャートである。
【図８】従来の液晶表示装置の構成を示すブロック図である。
【図９】液晶表示パネルの回路構成を示す回路図である。
【符号の説明】
１ＲＧＢデコーダ
２コントローラ
３反転アンプ
４信号ドライバ（信号側駆動回路）
５走査ドライバ（走査側駆動回路）
６アンプ
７ＬＣＤ
１０シーケンス制御回路（印加電圧減衰手段、駆動回路制御手段）
１１電源制御回路（検出手段、電源制御手段）
１２電源
２０シーケンス制御回路（表示データ信号生成手段）
２１信号切替回路（切替手段）
ＳＷ電源スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device using TFTs and the like, and more particularly to a reflective liquid crystal display device that does not use a backlight.
[0002]
[Prior art]
FIG. 8 is a block diagram showing a configuration of a conventional TFT liquid crystal display device. FIG. 9 is a circuit diagram showing a circuit configuration of the liquid crystal display panel. First, the liquid crystal display panel (LCD) 7 will be described with reference to FIG. The LCD 7 is an active matrix type, and as shown in FIG. 9, m (for example, 234) scanning lines (gate lines) X1 to X234 arranged in the row direction, and arranged in the column direction. In addition, n signal lines (source lines) Y1 to Y280 (for example, 280 lines), a counter electrode COM that is arranged to face each pixel electrode and to which a common voltage Vcom is applied, and parallel to the scanning lines X1 to X234 A thin film transistor (m) having a gate connected to the corresponding scanning lines X1 to X234 and a source connected to the corresponding signal lines Y1 to Y280, and the m auxiliary capacitance lines CS connected to the common electrode COM. TFT) and a pixel capacitor CLC and an auxiliary capacitor CCS connected to the drain of the TFT. The signal lines Y1 to Y280 are connected to the auxiliary capacitance line CS via the electrostatic protection resistor RCS.
[0003]
Next, in FIG. 8, the RGB decoder 1 generates a luminance signal of each RGB color, a horizontal synchronizing signal H, and a vertical synchronizing signal V from the composite video signal, and outputs the RGB luminance signals to the inverting amplifier 3 for horizontal synchronization. The signal H, the vertical synchronization signal V, and the composite synchronization signal CSY are output to the controller 2. The controller 2 supplies a horizontal control signal to the signal driver, a vertical control signal to the scanning driver, and a polarity inversion signal FRP to the inverting amplifier 3 and the amplifier 6 in accordance with the horizontal synchronizing signal H, the vertical synchronizing signal V, and the composite synchronizing signal CSY. To do. The inverting amplifier 3 amplifies and outputs the signal levels of the luminance signals of RGB colors with a positive or negative amplification factor in accordance with the polarity inversion signal FRP supplied from the controller 2.
[0004]
The signal side driver 4 supplies the luminance signals 19 of RGB colors supplied from the inverting amplifier 3 to the signal lines Y1 to Y280 of the LCD 7 in accordance with the horizontal control signal. The scanning driver 5 sequentially applies gate pulses to the scanning lines X 1 to X 234 of the LCD 7 in accordance with the vertical control signal from the controller 2. The amplifier 6 inverts the polarity of the common voltage Vcom applied to the counter electrode COM of the pixel capacitor CLC and the auxiliary capacitor line CS in accordance with the polarity inversion signal FRP supplied from the controller 2. The LCD 7 has a structure in which a source potential is charged to a pixel during a gate selection period and the potential is maintained during a non-selection period.
[0005]
[Problems to be solved by the invention]
By the way, in the liquid crystal display device according to the prior art, when the power of the device is turned off, the driver output becomes high impedance. Further, the gate selection pulse becomes inactive, and the pixel keeps the previous potential. The pixel potential is gradually discharged by a leak current through the peripheral wiring (gate, source, auxiliary capacitance wiring CS), the high resistance path of the TFT and LCD, and finally the counter electrode COM (= auxiliary capacitance). It becomes the same potential as the wiring CS).
[0006]
However, since it takes a considerable time (about several seconds) until the pixel potential becomes substantially the same as the counter electrode COM, the immediately preceding display screen gradually disappears. Since this time is relatively long for human eyes, in other words, it is a sufficiently visible time, and when the power is turned off, the immediately preceding display screen is held and gradually disappears. In the case of a transmissive LCD using a backlight, this afterimage cannot be seen because the backlight is extinguished first. However, in a reflective LCD, the display is always visible, so an unsightly screen is displayed and the residual voltage causes a liquid crystal. There was a problem of deteriorating the display panel.
[0007]
Accordingly, an object of the present invention is to provide a liquid crystal display device that can quickly erase an afterimage on a display screen when the power is turned off and can prevent deterioration of a liquid crystal display panel due to a residual voltage.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, a liquid crystal display device according to a first aspect of the present invention includes a plurality of scanning lines, a plurality of signal lines formed orthogonal to the plurality of scanning lines, the plurality of scanning lines, and the plurality of scanning lines. A switching element disposed in the vicinity of each intersection with the plurality of signal lines, a pixel electrode and an auxiliary capacitor connected to the switching element, an auxiliary capacitance wiring connected to the plurality of signal lines via a resistance element, A liquid crystal panel composed of opposing common electrodes, a scanning side driving circuit that sequentially sends out a scanning driving signal to the plurality of scanning lines to perform horizontal scanning, and a display data signal corresponding to a video signal in each of the plurality of signal lines In the liquid crystal display device comprising a signal side drive circuit for transmitting the signal, detection means for detecting that the power switch of the liquid crystal display device is turned off, and the detection means When the power switch I is detected to have been turned off, While operating the scanning side driving circuit, the output of the signal side driving circuit is set to high impedance, Applied voltage attenuating means for setting the voltage applied to the liquid crystal panel to zero, and power supply control means for turning off the power when the voltage applied to the liquid crystal panel by the applied voltage attenuating means becomes zero. It is characterized by.
[0009]
As a preferred aspect, for example, in the liquid crystal display device according to claim 1, the applied voltage attenuating unit causes the potential of the plurality of signal lines to be close to the potential of the common electrode. May be.
[0012]
In addition, Claim 3 The liquid crystal display device according to the present invention includes a plurality of scanning lines, a plurality of signal lines formed so as to be orthogonal to the plurality of scanning lines, and the vicinity of intersections of the plurality of scanning lines and the plurality of signal lines. A liquid crystal panel comprising: a switching element disposed on the switching element; a pixel electrode and an auxiliary capacitor connected to the switching element; an auxiliary capacitance line connected to the plurality of signal lines via a resistance element; and an opposing common electrode A scanning side driving circuit that sends a scanning driving signal to the plurality of scanning lines and sequentially performs horizontal scanning; and a signal side driving circuit that sends a display data signal corresponding to a video signal to each of the plurality of signal lines. A liquid crystal display device comprising: a detecting means for detecting that a power switch of the liquid crystal display device is turned off; and the power switch is turned off by the detecting means. Is detected, driving circuit control means for setting the output of the signal side driving circuit to high impedance while operating the scanning side driving circuit, and the output of the signal side driving circuit by the driving circuit control means A liquid crystal display device comprising: a power control unit that turns off the power when a high impedance state has elapsed for a predetermined time.
[0013]
Moreover, as a preferable aspect, for example, Claim 4 As stated Claim 3 In the liquid crystal display device described above, the power supply control unit may determine the elapsed time of the high-impedance state of the signal side drive circuit based on a vertical synchronization signal.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
A. First embodiment
A-1. Configuration of the first embodiment
FIG. 1 is a block diagram showing the configuration of the liquid crystal display device according to the first embodiment of the present invention. The parts corresponding to those in FIG. In the figure, a sequence control circuit 10 is inserted between the controller 2 and the drivers 4 and 5, and supplies a horizontal control signal from the controller 2 to the signal driver 4 and supplies a vertical control signal to the scanning driver 5. Further, when the flag signal PwACT indicating the ON / OFF state of the power switch SW, which is supplied from the power control circuit 11 described later, becomes low, the sequence control circuit 10 sets the flag signal OFF Ready at a timing based on the vertical synchronization signal. Set to High. The detailed configuration of the sequence control circuit 10 will be described later.
[0016]
The horizontal control signal includes a clear signal CLR and an output enable signal OE. The vertical control signal includes a gate start signal GSRT, a gate pulse clock signal GPCK, and a gate output enable signal GOE.
[0017]
The signal driver 4 supplies the RGB luminance signals 19 supplied from the inverting amplifier 3 to the signal lines Y 1 to Y 280 of the LCD 7 in accordance with the horizontal control signal from the sequence control circuit 4. The scan driver 5 sequentially applies gate pulses to the scan lines X 1 to X 234 of the LCD 7 in accordance with the vertical control signal from the sequence control circuit 4.
[0018]
Here, the configuration of the signal driver 4 related to the operation of the first embodiment will be briefly described. FIG. 2 is a block diagram showing a schematic configuration of the signal driver 4. In the figure, the signal driver 4 includes a circuit power supply voltage VDDC, an output enable signal OE, a control signal CLR for precharging the output to the VDDC potential, an RGB luminance signal 19, a sampling start signal SRT, and a clock signal CK. Have been supplied.
[0019]
The signal driver 4 shifts the sampling start signal SRT from the sequence control circuit 4 by the shift register 4a, and in accordance with this, the RGB luminance signals 19 supplied from the inverting amplifier 3 are held by the sample hold circuit 4b to be buffered 4c. Output via. In the display period, the output enable signal OE is High, the control signal CLR is Low, and the held luminance signal is supplied to the signal lines Y1 to Y280 of the LCD 7 as it is. On the other hand, when the output enable signal OE and the clear signal CLR are Low (in the case of positive logic), the switch groups 4d and 4e are opened, so that the output of the signal driver 4 becomes high impedance.
[0020]
The power supply control circuit 11 sets the flag signal PwACT supplied to the sequence control circuit 10 to High when the power supply switch SW is turned on, and the flag signal supplied to the sequence control circuit 10 when the power supply switch SW is turned off. Let PwACT be Low. When the flag signal OFF Ready is supplied from the sequence control circuit 10, that is, when the off sequence by the sequence control circuit 10 is completed, the power supply control circuit 11 changes the current control signal PCS supplied to the power supply 12 to Low. And The power switch SW is a switch for turning on / off the power to the apparatus, and is operated by the user. The power supply 12 turns on / off the power supply to each part of the apparatus according to the power supply control signal PCS from the power supply control circuit 11.
[0021]
A-2. Configuration of sequence control circuit
Next, FIG. 3 is a circuit diagram showing a configuration of the sequence control circuit. FIG. 4 is a timing chart for explaining the operation of the sequence control circuit. In the figure, the sequence control circuit 10 is composed of D-FF 13a to D-FF 13e, AND circuits 14 and 15, an OR circuit 16, a NOT circuit 17 and AND circuits 18 (plural). The D-FF 13a to D-FF 13e are connected in cascade, and each output the state of the flag signal PwACT in synchronization with the vertical synchronization signal. That is, when the power switch SW is turned off and the flag signal PwACT becomes Low, the output of the D-FF 13a becomes Low with the first vertical synchronization signal supplied thereafter, and the D-FF 13b with the second vertical synchronization signal. The output of the D-FF 13c is Low at the third vertical synchronization signal, and similarly, the output of the D-FF 13d is Low at the fourth vertical synchronization signal, and the D-FF 13e at the fifth vertical synchronization signal. Output becomes Low.
[0022]
In the AND circuit 14, the clear signal CLR is input to one input terminal, the other input terminal is connected to the output terminal of the D-FF 13a, and the logical product of the control signal CLR and the output of the D-FF 13a is obtained. Output as control signal CLRout. That is, the AND circuit 14 outputs the control signal CLR as the control signal CLRout as it is while the output of the D-FF 13a is High, that is, when the power switch SW is on, while the power switch SW is turned off and the flag signal PwACT. When becomes low, the control signal CLRout is set low when the output of the D-FF 13a becomes low in the first vertical synchronization signal.
[0023]
Next, in the AND circuit 15, the output enable signal OE is input to one input terminal, the other input terminal is connected to the output terminal of the D-FF 13a, and the output enable signal OE and the output of the D-FF 13a are connected. A logical product is taken and output as an output enable signal OEout. That is, the AND circuit 15 outputs the output enable signal OE as the output enable signal OEout as it is while the power switch SW is on and the flag signal PwACT is High, while the power switch SW is turned off and the flag signal PwACT is Low. Then, the output enable signal OEout is set to Low when the output of the D-FF 13a becomes Low with the first vertical synchronization signal.
[0024]
Next, in the OR circuit 16, one input terminal is connected to the output terminal of the D-FF 13a, and the other input terminal is connected to the output terminal of the D-FF 13e, and the output of the D-FF 13a and the D-FF 13e are connected to each other. A logical sum with the output is taken and supplied to one input terminal of the NOT circuit 17 and the AND circuits 18 (plural). That is, while the power switch SW is in the ON state, the OR circuit 16 sets its output to High, while the power switch SW is turned off and the flag signal PwACT becomes Low, and the output of the D-FF 13a is the first vertical synchronization signal. Is output when the output of the D-FF 13e becomes Low with the fifth vertical synchronization signal after the signal becomes Low, that is, when the time for four fields has elapsed after the flag signal PwACT becomes Low. Is Low.
[0025]
The NOT circuit 17 has its input terminal connected to the output terminal of the OR circuit 16, inverts the output of the OR circuit, and outputs it as a flag signal OFF Ready. That is, the NOT circuit 17 sets the flag signal OFF Ready to Low while the power switch SW is on, while the power switch SW is turned off and the flag signal PwACT becomes Low and the time for four fields has elapsed. Therefore, the flag signal OFF Ready is set to High.
[0026]
Next, one input terminal of the AND circuit 18 (plural) is connected to the output terminal of the OR circuit 16, and other control signals (GOE, GPCK, GSRT, Vcom) are input to the other input terminal. When the output of the OR circuit 16 is High, other signals are output as they are. When the output of the OR circuit 16 is Low, the other signals are Low. That is, while the power switch SW is in the ON state, the AND circuit 18 (s) outputs other signals as they are, while the power switch SW is turned off and the flag signal PwACT becomes Low, and the time for four fields has elapsed. At that time, other signals are set to Low.
[0027]
A-3. Operation of the first embodiment
Next, the operation of the above-described first embodiment will be described.
When the power switch SW is turned off, the power control circuit 11 sets the flag signal PwACT supplied to the sequence control circuit 10 to Low. In the sequence control circuit 10, when the flag signal PwACT becomes Low, the output of the D-FF 13 a supplied to one input terminal of the AND circuits 14 and 15 becomes Low at the first vertical synchronization signal, so that the control signal CLRout And the output enable signal OEout become Low. When the control signal CLRout and the output enable signal OEout become Low, the output of the signal driver 4 becomes high impedance. On the other hand, other control signals (GOE, GPCK, GSRT, Vcom) are output as they are from the sequence control circuit 10, and the flag signal OFF Ready remains Low, so the scan driver 5 maintains the active state. This state continues until the vertical synchronization signal has elapsed for four fields.
[0028]
In this period, the signal lines Y1 to Y280 are close to the potential of the auxiliary capacitance line CS. That is, since the scanning driver 5 is in the active state, the potential of the auxiliary capacitance line CS is written to the pixel, and a time corresponding to the time constant (τ = RCS × CLC) between the electrostatic protection resistance RCS and the pixel capacitance CLC, for example, When a time of about 1 ms elapses, the signal lines Y1 to Y280 become the same potential as the potential of the auxiliary capacitance line CS. At this time, the voltage applied to the liquid crystal becomes zero, and the afterimage on the display screen is erased. This time is a sufficiently short time that cannot be confirmed by human eyes.
[0029]
When the fifth vertical synchronizing signal is supplied after four fields have elapsed, the output of the D-FF 13e becomes Low and the output of the OR circuit 16 becomes Low. As a result, one input terminal of the AND circuit 18 (plurality) becomes Low, the other control signals (GOE, GPCK, GSRT, Vcom) become Low, and the flag signal OFF Ready becomes High. When the flag signal OFF Ready becomes High, the power supply control circuit 11 sets the current control signal PCS supplied to the power supply 12 to Low and turns off the power supply.
[0030]
As described above, in the above-described first embodiment, the time during which the scan driver 5 maintains the active state, that is, the time T during which the vertical synchronization signal has elapsed for four fields, has the same potential as the potential of the auxiliary capacitance line CS. Therefore, each pixel of the liquid crystal panel is surely reset to a state where the applied voltage before power-on is zero. Therefore, the afterimage of the display screen when the power is turned off can be quickly erased, and the deterioration of the liquid crystal display panel due to the residual voltage can be prevented.
[0031]
B. Second embodiment
Next, a second embodiment of the present invention will be described.
In the first embodiment described above, the pixel potential is volatilized using an element inside the LCD 7 to prevent the screen hold phenomenon when the power is turned off. In the second embodiment, a signal is generated using a similar sequence. By making the video supplied to the driver 4 white (in the case of normally white), the entire surface of the LCD 7 is made a white screen, and an afterimage phenomenon when the power is turned off is prevented. In the case of normally black, the entire surface of the LCD 7 may be a black screen.
[0032]
B-1. Configuration of the second embodiment
FIG. 5 is a block diagram showing a configuration of a liquid crystal display device according to the second embodiment of the present invention. It should be noted that portions corresponding to those in FIG. In the figure, when the flag signal PwACT supplied from the power supply control circuit 11 and indicating the on / off state of the power switch SW becomes Low, the sequence control circuit 20 sets the flag signal at the first timing based on the vertical synchronization signal. After setting Vwhite to High, the flag signal OFF Ready is set to High at the second timing. In addition, when the flag signal Vwhite becomes High, the signal switching circuit 21 replaces the luminance signal 19 of the RGB signal output from the RGB decoder 1 with white display data (in the case of normally white), and the inverting amplifier 3. To the signal driver 4.
[0033]
B-2. Configuration of sequence control circuit
FIG. 6 is a circuit diagram showing a configuration of a sequence control circuit according to the second embodiment. FIG. 7 is a timing chart for explaining the operation of the sequence control circuit. In the figure, the sequence control circuit 20 includes D-FFs 22a to D-FF 22c, a NOT circuit 23, and a NOR circuit 24. The D-FF 22a to D-FF 22c are connected in cascade, and each outputs the state of the flag signal PwACT in synchronization with the vertical synchronization signal. That is, when the power switch SW is turned off, when the flag signal PwACT becomes Low, the output of the D-FF 22a becomes Low with the first vertical synchronization signal supplied thereafter, and the second vertical synchronization signal becomes The output of the D-FF 22b becomes Low, and the output of the D-FF 22c becomes Low with the third vertical synchronization signal.
[0034]
The NOT circuit 23 has its input terminal connected to the output terminal of the D-FF 22a, and inverts the output of the D-FF 22a to output a flag signal Vwhite. That is, when the power switch is on, the NOT circuit 23 sets the flag signal Vwhite to Low, while the power switch SW is turned off and the flag signal PwACT becomes Low, and the output of the D-FF 22a is the first vertical synchronization signal. When it becomes Low, the flag signal Vwhite is set to High.
[0035]
The NOR circuit 24 has one input terminal connected to the output terminal of the D-FF 22a, and the other input terminal connected to the output terminal of the D-FF 22c. The output of the D-FF 22a and the D-FF 22c Is inverted and the flag signal OFF Ready is output. That is, when the power switch is on, the NOR circuit 24 sets the flag signal OFF Ready to Low, while the power switch SW is turned off and the flag signal PwACT becomes Low, and the output of the D-FF 22a is the first vertical synchronization signal. When the output of the D-FF 22c becomes low with the third vertical synchronization signal after the signal becomes low, that is, when the time corresponding to two fields has elapsed since the flag signal PwACT became low. OFF Ready is set to High.
[0036]
B-3. Operation of the second embodiment
Next, the operation of the above-described second embodiment will be described.
When the power switch SW is turned off, the power control circuit 11 sets the flag signal PwACT supplied to the sequence control circuit 20 to Low. In the sequence control circuit 20, when the flag signal PwACT becomes Low, the output of the D-FF 22a supplied to one input terminal of the NOT circuit becomes Low at the first vertical synchronization signal, so the flag signal Vwhite becomes High. Become.
[0037]
When the flag signal Vwhite becomes High, the signal switching circuit 21 supplies white display data (in the case of normally white) to the signal driver 4 via the inverting amplifier 3 instead of the RGB luminance signal 19 from the RGB decoder 1. To do. As a result, the LCD 7 quickly becomes a white screen on the entire surface, and an afterimage when the power is turned off can be prevented. Then, when the vertical synchronizing signal has elapsed for two fields, the flag signal OFF Ready, which is the output of the NOR circuit 24, becomes High. When the flag signal OFF Ready becomes High, the current control circuit 11 sets the current control signal PCS supplied to the power source 12 to Low and turns off the power source.
[0038]
As described above, in the second embodiment described above, when the power switch is turned off, the afterimage on the display screen at the time of power off is quickly erased by replacing the video signal with a white screen and then turning off the power. In addition, it is possible to prevent deterioration of the liquid crystal display panel due to the residual voltage.
[0039]
【The invention's effect】
According to the first aspect of the present invention, when the detection means detects that the power switch is turned off, the voltage applied to the liquid crystal panel is The output of the signal side driving circuit is set to high impedance while the scanning side driving circuit is operated. Since the power is turned off by the power control means after the applied voltage attenuating means is zeroed, the afterimage of the display screen when the power is turned off can be quickly erased, and the liquid crystal display panel deteriorates due to the residual voltage. The advantage that it can be prevented is obtained.
[0040]
According to the second aspect of the present invention, since the applied voltage attenuation means causes the potentials of the plurality of signal lines to approach the potential of the common electrode, each pixel of the liquid crystal panel is turned on before the power is turned on. Since the state is reset, the afterimage of the display screen when the power is turned off can be quickly erased, and the liquid crystal display panel can be prevented from being deteriorated due to the residual voltage.
[0043]
Also, Claim 3 According to the described invention, when it is detected by the detection means that the power switch is turned off, the output of the signal side drive circuit is set to high impedance while the scan side drive circuit is operated by the drive circuit control means. When the high-impedance state has elapsed for a predetermined time, the power source is turned off by the power source control means, so that the potential of the signal line is the auxiliary capacitance at a time corresponding to the time constant between the electrostatic protection resistance and the pixel capacitance. Since the potential is the same as the potential of the wiring CS, the afterimage of the display screen when the power is turned off can be quickly erased, and the liquid crystal display panel can be prevented from being deteriorated due to the residual voltage.
[0044]
Also, Claim 4 According to the described invention, since the elapsed time of the high-impedance state of the signal side drive circuit is determined based on the vertical synchronization signal, the afterimage of the display screen when the power is turned off can be quickly obtained with a simple circuit configuration. Advantages can be obtained in that it can be erased and deterioration of the liquid crystal display panel due to residual voltage can be prevented.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a liquid crystal display device according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a schematic configuration of a signal driver.
FIG. 3 is a circuit diagram showing a configuration of a sequence control circuit.
FIG. 4 is a timing chart for explaining the operation of the first embodiment.
FIG. 5 is a block diagram showing a configuration of a liquid crystal display device according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a sequence control circuit according to a second embodiment.
FIG. 7 is a timing chart for explaining the operation of the second embodiment.
FIG. 8 is a block diagram showing a configuration of a conventional liquid crystal display device.
FIG. 9 is a circuit diagram showing a circuit configuration of a liquid crystal display panel.
[Explanation of symbols]
1 RGB decoder
2 Controller
3 Inverting amplifier
4. Signal driver (signal side drive circuit)
5 Scanning driver (scanning side drive circuit)
6 Amplifier
7 LCD
10 Sequence control circuit (applied voltage attenuation means, drive circuit control means)
11 Power supply control circuit (detection means, power supply control means)
12 Power supply
20 Sequence control circuit (display data signal generating means)
21 Signal switching circuit (switching means)
SW Power switch

Claims

A plurality of scanning lines, a plurality of signal lines formed orthogonal to the plurality of scanning lines, a switching element disposed in the vicinity of each intersection of the plurality of scanning lines and the plurality of signal lines, A liquid crystal panel including a pixel electrode and an auxiliary capacitor connected to a switching element, an auxiliary capacitor wiring connected to the plurality of signal lines via a resistance element, and a common electrode facing each other, and scanning the plurality of scanning lines In a liquid crystal display device comprising: a scanning side driving circuit for sending a driving signal and sequentially scanning horizontally; and a signal side driving circuit for sending a display data signal corresponding to a video signal to each of the plurality of signal lines.
Detecting means for detecting that the power switch of the liquid crystal display device is turned off;
When the detection means detects that the power switch is turned off, the voltage applied to the liquid crystal panel is set to zero with the output of the signal side driving circuit being set to high impedance while the scanning side driving circuit is operated. Applied voltage attenuation means, and
A liquid crystal display device comprising: power supply control means for turning off the power after the voltage applied to the liquid crystal panel by the applied voltage attenuation means becomes zero.

The liquid crystal display device according to claim 1, wherein the applied voltage attenuating unit brings the potentials of the plurality of signal lines close to the potential of the common electrode.

A plurality of scanning lines, a plurality of signal lines formed orthogonal to the plurality of scanning lines, a switching element disposed in the vicinity of each intersection of the plurality of scanning lines and the plurality of signal lines, A liquid crystal panel including a pixel electrode and an auxiliary capacitor connected to a switching element, an auxiliary capacitor wiring connected to the plurality of signal lines via a resistance element, and a common electrode facing each other, and scanning the plurality of scanning lines In a liquid crystal display device comprising: a scanning side driving circuit for sending a driving signal and sequentially scanning horizontally; and a signal side driving circuit for sending a display data signal corresponding to a video signal to each of the plurality of signal lines.
Detecting means for detecting that the power switch of the liquid crystal display device is turned off;
Drive circuit control means for setting the output of the signal side drive circuit to high impedance while operating the scanning side drive circuit when the detection means detects that the power switch is turned off;
A liquid crystal display device comprising: power supply control means for turning off the power supply when a predetermined time has elapsed when the output of the signal side drive circuit is set to high impedance by the drive circuit control means.

4. The liquid crystal display device according to claim 3 , wherein the power control means determines an elapsed time of the high-impedance state of the signal side driving circuit based on a vertical synchronization signal.